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KR102430061B1 - 시프트 레지스터 및 이를 포함하는 표시 장치 - Google Patents

시프트 레지스터 및 이를 포함하는 표시 장치 Download PDF

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KR102430061B1
KR102430061B1 KR1020170153866A KR20170153866A KR102430061B1 KR 102430061 B1 KR102430061 B1 KR 102430061B1 KR 1020170153866 A KR1020170153866 A KR 1020170153866A KR 20170153866 A KR20170153866 A KR 20170153866A KR 102430061 B1 KR102430061 B1 KR 102430061B1
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KR
South Korea
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node
potential voltage
transistor
output
stage
Prior art date
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KR1020170153866A
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English (en)
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임유석
김소현
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엘지디스플레이 주식회사
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Publication date
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Abstract

본 발명은 표시 장치 및 표시 장치 제조 방법에 관한 것으로서, 본 발명에 따른 시프트 레지스터는, 복수의 스테이지를 포함하는 시프트 레지스터(shift register)로서, 복수의 스테이지 중 제N 스테이지는, 순방향 구동 신호 또는 역방향 구동 신호를 인가받아 Q 노드를 제어하는 제1 스위칭부, 제N+2 클럭 신호를 인가받아 QB 노드를 제어하는 제2 스위칭부, Q노드가 고전위 전압으로 충전된 경우 QB노드를 저전위 전압으로 방전시키고, QB노드가 고전위 전압으로 충전된 경우 Q노드를 저전위 전압으로 방전시키는 제3 스위칭부, Q노드의 전압에 기초하여 제N 클럭 신호를 출력 단자로 출력하는 출력부를 포함하여, 이에, 시프트 레지스터는 양방항으로 구동될 수 있다.

Description

시프트 레지스터 및 이를 포함하는 표시 장치{SHIFT REGISTER AND DISPLAY DEVICE COMPRISING THE SAME}
본 발명은 시프트 레지스터 및 이를 포함하는 표시 장치에 관한 것으로서, 보다 상세하게는 순방향 및 역방향 둘 모두로 구동이 가능한 시프트 레지스터 및 이를 포함하는 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시 장치의 시장이 커지고 있다. 모바일폰(mobile phone), 태블릿(tablet), 내비게이션(Navigation), 노트북(Notebook), 텔레비젼(television), 모니터(monitor) 및 퍼블릭 디스플레이(public display; PD)와 같은 전자 디바이스에는 표시 장치가 기본적으로 탑재되어 있어 표시 장치의 수요 또한 나날이 증가하고 있다. 이와 같은 표시 장치는 영상을 표시하는 복수의 픽셀 및 복수의 픽셀 각각에서 광이 투과되거나 발광되도록 제어하는 구동부를 포함한다.
표시 장치의 구동부는 픽셀 어레이의 데이터 라인들에 데이터 신호를 공급하는 데이터 구동부, 데이터 신호에 동기되는 게이트 신호(또는 스캔 신호)를 픽셀 어레이의 게이트 라인들(또는 스캔 라인)에 순차적으로 공급하는 게이트 구동부(또는 스캔 구동부) 및 데이터 구동부와 게이트 구동부를 제어하는 타이밍 컨트롤러 등을 포함한다.
게이트 구동부는 게이트 신호를 생성하기 위한 시프트 레지스터(shift register)를 포함한다. 시프트 레지스터는 종속적으로 접속된 복수의 스테이지를 포함한다. 복수의 스테이지는 구동 신호에 응답하여 출력을 발생시키고 그 출력을 시프트 신호에 따라 다음 스테이지로 이동시킨다. 이에 따라, 게이트 구동부는 시프트 레지스터에서의 복수의 스테이지를 순차적으로 구동하여 게이트 신호를 생성한다.
본 발명의 발명자들은 하나의 순방향을 따라 순차적으로 구동되는 복수의 스테이지를 사용하는 경우, 복수의 스테이지를 역방향으로 구동하기 위해 가장 마지막에 배치된 스테이지에 구동 신호가 인가되어도 가장 처음에 배치된 스테이지 방향으로 복수의 스테이지는 구동될 수 없다는 문제점을 인식하였다.
기존의 시프트 레지스터의 경우, 상부에 배치된 스테이지에 구동 신호가 인가되고 이를 시작으로 가장 하부에 배치된 스테이지까지 차례로 구동된다. 즉, 한 방향으로만 구동되도록 시프트 레지스터는 설계되었다. 따라서, 시프트 레지스터가 형성된 표시 패널을 표시 장치로 조립할 때 시프트 레지스터가 설계된 방향과 반대 방향으로 조립할 경우, 시프트 레지스터가 역방향으로 동작하지 못하는 문제점이 존재하였다.
이에, 본 발명의 발명자들은 상부 스테이지에서 하부 스테이지 방향 뿐만 아니라, 하부 스테이지에서 상부 스테이지 방향으로도 구동이 가능한, 즉, 양방향 구동이 가능한 새로운 구조의 시프트 레지스터 및 이를 포함하는 표시 장치를 발명하였다.
한편, 본 발명의 발명자들은 양방향 구동이 가능한 시프트 레지스터의 경우 한방향으로만 구동되는 시프트 레지스터와 비교하여 시프트 레지스터에 배치되는 트랜지스터의 개수가 증가되는 문제점을 인지하였다. 다만, 시프트 레지스터에 배치되는 트랜지스터의 개수가 증가할 경우, 시프트 레지스터가 차지하는 면적이 증가되어 비표시 영역의 면적이 증가되는 문제점이 존재할 수 있다. 특히, 고해상도의 표시 장치에서는 픽셀의 수가 증가되어 게이트 라인(또는 스캔 라인)의 수 또한 증가되므로, 시프트 레지스터의 면적 증가의 문제는 보다 심각해질 수 있다.
이에, 본 발명의 발명자들은 하나의 스테이지가 복수의 출력 신호를 출력함으로써, 시프트 레지스터의 스테이지의 수가 감소되고, 이에, 시프트 레지스터가 차지하는 면적이 감소될 수 있는 새로운 구조의 시프트 레지스터 및 이를 포함하는 표시 장치를 발명하였다.
또한, 본 발명의 발명자들은 시프트 레지스터가 순방향 및 역방향 모두로 동작하기 위해 추가되는 트랜지스터의 개수를 최소화하여, 시프트 레지스터가 차지하는 면적이 감소될 수 있는 새로운 구조의 시프트 레지스터 및 이를 포함하는 표시 장치를 발명하였다.
이에, 본 발명이 해결하고자 하는 과제는 양방향으로 구동될 수 있는 시프트 레지스터 및 이를 포함하는 표시 장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 다른 과제는 양방향으로 구동가능하도록 시프트 레지스터를 구성하면서도 추가되는 트랜지스터의 개수를 최소화하여 시프트 레지스터가 차지하는 면적이 감소될 수 있는 시프트 레지스터 및 이를 포함하는 표시 장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 또 다른 과제는 하나의 스테이지가 복수의 출력 신호를 출력함으로써, 스테이지의 수가 최소화된 시프트 레지스터 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 시프트 레지스터(shift register)는 복수의 스테이지를 포함하고, 복수의 스테이지 중 제N 스테이지는, 순방향 구동 신호 또는 역방향 구동 신호를 인가받아 Q 노드를 제어하는 제1 스위칭부, 제N+2 클럭 신호를 인가받아 QB 노드를 제어하는 제2 스위칭부, Q노드가 고전위 전압으로 충전된 경우 QB노드를 저전위 전압으로 방전시키고, QB노드가 고전위 전압으로 충전된 경우 Q노드를 저전위 전압으로 방전시키는 제3 스위칭부, Q노드의 전압에 기초하여 제N 클럭 신호를 출력 단자로 출력하는 출력부를 포함할 수 있다. 이에, 시프트 레지스터는 양방항으로 구동될 수 있다.
본 발명의 다른 실시예에 따른 시프트 레지스터는 복수의 스테이지를 포함하고, 복수의 스테이지 중 제N 스테이지는, 순방향 구동 신호 또는 역방향 구동 신호를 인가받아 Q 노드를 제어하는 제1 스위칭부, 제N+3 클럭 신호를 인가받아 QB 노드를 제어하는 제2 스위칭부, Q노드가 고전위 전압으로 충전된 경우 QB노드를 저전위 전압으로 방전시키고, QB노드가 고전위 전압으로 충전된 경우 Q노드를 저전위 전압으로 방전시키는 제3 스위칭부, Q노드의 전위에 기초하여, 제N 클럭 신호를 제1 출력 단자로 출력하는 제1 출력부 및 Q노드의 전위에 기초하여, 제N+1 클럭 신호를 제2 출력 단자로 출력하는 제2 출력부를 포함할 수 있다. 이에, 시프트 레지스터는 양"?향으?? 구동될 수 있으며, 시프트 레지스터의 면적은 감소될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 본 발명의 다양한 실시예들에 따른 시프트 레지스터를 포함할 수 있다. 이에, 양"?향으?? 구동될 수 있는 시프트 레지스터를 포함하며, 비표시 영역의 면적을 감소시킬 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 시프트 레지스터의 하나의 스테이지가 전단 스테이지의 출력 신호 또는 후단 스테이지 출력 신호를 인가받거나 순방향 스타트 신호 또는 역방향 스타트 신호를 입력 신호로 인가받고, 인가받은 신호에 기초하여 순방향 또는 역방향으로 구동되게 할 수 있다.
또한, 본 발명은 시프트 레지스터의 하나의 스테이지가 복수의 출력 신호를 출력하여 시프트 레지스터에 포함된 스테이지의 수를 감소시키고 시프트 레지스터의 면적을 감소시킬 수 있다.
또한, 본 발명은 양방향으로 구동가능한 시프트 레지스터를 구성하는 트랜지스터의 개수를 최소화하여 비표시 영역의 면적을 최소화시킬 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 시프트 레지스터를 포함하는 표시 장치의 개략적인 블록도이다.
도 2는 본 발명의 일 실시예에 따른 시프트 레지스터의 개략적인 블록도이다.
도 3은 본 발명의 일 실시예에 따른 시프트 레지스터의 제N 스테이지를 나타낸 회로도이다.
도 4a 내지 도 4b는 도 3에 도시된 제N 스테이지의 구동 파형도이다.
도 5는 본 발명의 다른 실시예에 따른 시프트 레지스터의 개략적인 블록도이다.
도 6은 본 발명의 다른 실시예에 따른 시프트 레지스터의 제N 스테이지를 나타낸 회로도이다.
도 7a 내지 도 7b는 도 6에 도시된 제N 스테이지의 구동 파형도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 시프트 레지스터를 포함하는 표시 장치의 개략적인 블록도이다. 도 1을 참조하면, 표시 장치(100)는 표시 패널(110), 타이밍 컨트롤러(150), 데이터 구동부(120) 및 스캔 구동부(130, 140)를 포함한다.
표시 패널(110)은 상호 교차하는 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)(또는 스캔 라인)에 의해 구분되며, 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)에 연결된 복수의 픽셀(PX)을 포함한다. 표시 패널(110)은 복수의 픽셀(PX)에 의해 정의되는 표시 영역(110A)과 각종 신호 라인들이나 패드 등이 형성되는 비표시 영역(110B)을 포함한다. 표시 패널(110)은 액정 표시 장치, 유기 발광 표시 장치, 전기 영동 표시 장치 등과 같은 다양한 표시 장치에서 사용되는 표시 패널로 구현될 수 있다. 또한, 표시 패널(110)은 가상 현실을 구현하기 위한 표시 장치에서 사용되는 표시 패널로 구현될 수 있다. 가상 현실을 구현하기 위한 표시 패널은 일반적인 표시 패널과 유사하게 구현될 수 있으나, 초고해상도로 구현되기 때문에 배선의 수 및 스캔 구동부(130, 140)의 크기를 감소시키는 것이 매우 중요하다.
하나의 픽셀(PX)에는 게이트 라인(GL) 및/또는 데이터 라인(DL)과 연결된 트랜지스터와 게이트 신호 및 트랜지스터에 의해 공급된 데이터 신호에 대응하여 동작하는 픽셀 회로가 포함된다. 픽셀(PX)은 픽셀 회로의 구성에 따라 액정 소자를 포함하는 액정 표시 패널이나 유기 발광 소자를 포함하는 유기 발광 표시 패널 등으로 구현될 수 있다.
예를 들어, 표시 패널(110)이 액정 표시 패널로 구성된 경우, 표시 패널(110)은 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(IN Plane Switching) 모드, FFS(Fringe Field Switching) 모드 또는 ECB(Electrically Controlled Birefringence) 모드 등으로 구현될 수 있다. 표시 패널(110)이 유기 발광 표시 패널로 구성된 경우, 표시 패널(110)은 전면 발광(Top-Emission) 방식, 배면 발광(Bottom-Emission) 방식 또는 양면 발광(Dual-Emission) 방식 등으로 구현될 수 있다.
타이밍 컨트롤러(150)는 영상 보드에 연결된 LVDS 또는 TMDS 인터페이스 등의 수신 회로를 통해 수직 동기 신호, 수평 동기 신호, 데이터 인에이블 신호, 도트 클럭 등의 타이밍 신호를 입력받는다. 타이밍 컨트롤러(150)는 입력된 타이밍 신호를 기준으로 데이터 구동부(120)와 스캔 구동부(130, 140)의 동작 타이밍을 제어하기 위한 타이밍 제어 신호들을 발생시킨다.
데이터 구동부(120)는 복수의 소스 드라이브 IC(Integrated Circuit)를 포함한다. 복수의 소스 드라이브 IC는 타이밍 컨트롤러(150)로부터 디지털 비디오 데이터들(RGB)과 소스 타이밍 제어 신호(DDC)를 공급받는다. 복수의 소스 드라이브 IC는 소스 타이밍 제어 신호(DDC)에 응답하여 디지털 비디오 데이터들(RGB)을 감마 전압으로 변환하여 데이터 전압을 생성하고, 데이터 전압을 표시 패널(110)의 데이터 라인(DL)을 통해 공급한다. 복수의 소스 드라이브 IC는 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정에 의해 표시 패널(110)의 데이터 라인(DL)에 접속된다. 소스 드라이브 IC들은 표시 패널(110) 상에 형성되거나, 별도의 PCB 기판에 형성되어 표시 패널(110)과 연결되는 형태일 수도 있다.
스캔 구동부(130, 140)는 레벨 시프터(130) 및 시프트 레지스터(140)를 포함한다. 레벨 시프터(130)는 타이밍 컨트롤러(150)로부터 TTL(Transistor-Transistor-Logic) 레벨로 입력되는 클럭 신호(CLK)의 레벨을 시프팅한 후 시프트 레지스터(140)에 공급한다. 시프트 레지스터(140)는 GIP 방식에 의해 표시 패널(110)의 비표시 영역(110B)에 트랜지스터의 형태로 형성될 수 있다. 시프트 레지스터(140)는 클럭 신호(CLK) 및 구동 신호에 대응하여 스캔 신호를 시프트하여 출력하는 복수의 스테이지(ST)로 구성된다. 시프트 레지스터(140)에 포함된 복수의 스테이지(ST)는 복수의 출력단을 통해 스캔 출력(Gout)을 순차적으로 출력한다.
스캔 출력(Gout)은 고전위 전압(VGH)과 저전위 전압(VGL)으로 이루어진다. 스캔 출력(Gout)이 출력단을 통해 고전위 전압(VGH)을 출력할 때, 표시 패널(110)의 게이트 라인(GL)은 고전위 전압(VGH)을 전달받아 픽셀(PX)을 발광시킨다. 픽셀(PX)이 발광이 된 이후에는 다음 픽셀(PX)에 전달될 데이터 신호가 유입되지 못하도록 발광된 픽셀(PX)에 연결된 스테이지(ST) 출력단의 스캔 출력(Gout)은 저전위 전압(VGL)을 출력한다. 픽셀(PX)이 발광하는 동안에는 스테이지(ST) 출력 단자(OUT)의 스캔 출력(Gout)은 충분한 시간 동안 고전위 전압(VGH)으로 유지되는 것이 바람직하다.
도 2는 본 발명의 일 실시예에 따른 시프트 레지스터의 개략적인 블록도이다. 도 3은 본 발명의 일 실시예에 따른 시프트 레지스터의 제N 스테이지를 나타낸 회로도이다.
도 2를 참조하면, 시프트 레지스터(140)는 복수의 스테이지(ST)를 포함한다. 복수의 스테이지(ST)는 서로 종속적으로 접속되고 개별적인 스캔 출력(Gout)을 출력할 수 있다. 도 2에서는 설명의 편의상 제N 스테이지(ST(N)) 내지 제N+3 스테이지(ST(N+3))를 도시하였다.
이하에서 “전단 스테이지”는 해당 스테이지(ST)의 이전(상부)에 위치하는 적어도 하나의 스테이지(ST) 중 어느 하나를 의미하고, “후단 스테이지”는 해당 스테이지(ST)의 이후(하부)에 위치하는 적어도 하나의 스테이지(ST) 중 어느 하나를 의미한다.
복수의 스테이지(ST) 각각은 위상이 서로 다른 i상의 클럭 신호(CLK) 중 어느 하나의 클럭 신호(CLK)를 인가받는다. 예를 들면, 순차적으로 위상이 지연되는 4상 클럭 신호(CLK) 중 어느 하나의 클럭 신호(CLK)가 복수의 스테이지(ST) 각각에 인가될 수 있다. 4상 클럭 신호(CLK)는 하이 논리 구간이 일정 구간씩 순차적으로 위상 지연되며, 하이 논리 구간은 오버랩되지 않는다. 이러한 4상 클럭 신호(CLK)는 순차적으로 스캔 출력(Gout)으로 출력된다.
구체적으로, 복수의 스테이지(ST)가 상부에 배치된 스테이지(ST)부터 하부에 배치된 스테이지(ST) 순서로 순방향으로 구동되는 경우, 4상 클럭 신호(CLK)는 제1 클럭 신호(CLK1)를 시작으로 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3), 제4 클럭 신호(CLK4) 순서대로 하이 전압으로 변환될 수 있다. 이와 달리, 복수의 스테이지(ST)가 하부에 배치된 스테이지(ST)부터 상부에 배치된 스테이지(ST) 순서로 역방향으로 구동되는 경우, 4상 클럭 신호(CLK)는 제4 클럭 신호(CLK4)를 시작으로 제3 클럭 신호(CLK3), 제2 클럭 신호(CLK2), 제1 클럭 신호(CLK1) 순서대로 하이 전압으로 변환될 수 있다.
도 2를 참조하면, 복수의 스테이지(ST) 각각은 순방향 구동 단자(DT), 역방향 구동 단자(DT(Rev)), 제1 클럭 단자(CT1), 제2 클럭 단자(CT2), 제1 전원 단자(PT1), 제2 전원 단자(PT2) 및 출력 단자(OUT)를 포함한다. 다만, 복수의 스테이지(ST) 각각의 단자 구성은 이에 제한되지 않는다.
순방향 구동 단자(DT)는 전단 스테이지(ST)로부터 인가되는 스캔 출력(Gout)을 구동 신호로 인가받을 수 있다. 예를 들면, 제N 스테이지(ST(N))는 제N-1 스테이지(ST(N-1))의 출력 단자(OUT)로부터 출력되는 제N-1 스테이지(ST(N-1))의 스캔 출력(Gout(N-1))을 구동 신호로 인가받을 수 있다. 몇몇 실시예에서는, 제N 스테이지(ST(N))는 별도로 인가되는 순방향 스타트 신호(Vst)를 구동 신호로 인가받을 수 있다. 예를 들면, 제N 스테이지(ST(N))가 가장 상부에 위치한 첫번째 스테이지(ST)일 경우, 별도의 순방향 스타트 신호(Vst)를 구동 신호로 인가받을 수 있다.
역방향 구동 단자(DT(Rev))는 후단 스테이지(ST)로부터 인가되는 스캔 출력(Gout)을 구동 신호로 인가받을 수 있다. 예를 들면, 제N 스테이지(ST(N))는 제N+1 스테이지(ST(N+1))의 출력 단자(OUT)로부터 출력되는 제N+1 스테이지(ST(N+1))의 스캔 출력(Gout(N+1))을 구동 신호로 인가받을 수 있다. 몇몇 실시예에서는, 제N 스테이지(ST(N))는 별도로 인가되는 역방향 스타트 신호(Vst(Rev))를 구동 신호로 인가받을 수 있다. 예를 들면, 제N 스테이지(ST(N))가 가장 하부에 위치한 마지막 스테이지(ST)일 경우, 별도의 역방향 스타트 신호(Vst(Rev))를 구동 신호로 인가받을 수 있다.
제1 클럭 단자(CT1) 및 제2 클럭 단자(CT2) 각각은 위상이 서로 다른 클럭 신호(CLK) 중 하나를 인가받을 수 있다. 구체적으로, 제1 클럭 단자(CT1)에 인가되는 클럭 신호(CLK)와 제2 클럭 단자(CT2)에 인가되는 클럭 신호(CLK)에는 순차적으로 위상 지연되는 4상 클럭 신호(CLK) 중 2번의 위상 차이가 존재할 수 있다. 예를 들면, 제N 스테이지(ST(N))의 제1 클럭 단자(CT1)에는 제1 클럭 신호(CLK1)가 인가되고, 제2 클럭 단자(CT2)에는 제3 클럭 신호(CLK3)가 인가될 수 있다. 출력 단자(OUT)는 제1 클럭 단자(CT1)를 통해 입력된 클럭 신호(CLK)를 제N 스테이지(ST(N))의 스캔 출력(Gout(N))으로 출력할 수 있다.
제1 전원 단자(PT1)에는 고전위 전압(VGH)을 인가될 수 있고, 제2 전원 단자(PT2)에는 저전위 전압(VGL)이 인가될 수 있다. 고전위 전압(VGH)은 게이트 하이 전압과 동일한 전압일 수 있고, 저전위 전압(VGL)은 게이트 로우 전압과 동일한 전압일 수 있다.
따라서, 복수의 스테이지(ST) 각각은 순방향 구동 단자(DT)로 인가된 순방향 스타트 신호(Vst) 또는 전단 스테이지(ST)의 스캔 출력(Gout)의 인가에 의하여 스타트되어, 제1 클럭 단자(CT1)에 인가된 클럭 신호(CLK)를 스캔 출력(Gout)으로 출력할 수 있다. 또한, 복수의 스테이지(ST) 각각은 역방향 구동 단자(DT(Rev))로 인가된 역방향 스타트 신호(Vst(Rev)) 또는 후단 스테이지(ST)의 스캔 출력(Gout)의 인가에 의하여 스타트되어, 제1 클럭 단자(CT1)에 인가된 클럭 신호(CLK)를 스캔 출력(Gout)으로 출력할 수 있다.
복수의 스테이지(ST) 각각에 대한 보다 상세한 설명을 위해 도 3을 참조하면, 제N 스테이지(ST(N))는 제1 스위칭부(210), 제2 스위칭부(220), 제3 스위칭부(230), 제4 스위칭부(240), 출력부(250), 이상 동작 보완부(260) 및 안정화부(270)를 포함한다. 도 3에서는 설명의 편의를 위해 제N 스테이지(ST(N))를 참조로 설명하며, 해당 설명은 복수의 스테이지(ST)에도 적용될 수 있다.
도 3을 참조하면, 제1 스위칭부(210)는 순방향 구동 신호(Vst) 또는 역방향 구동 신호(Vst(Rev))를 인가받아 Q 노드(Q)를 제어하도록 구성된다. 구체적으로, 제1 스위칭부(210)는 순방향 구동 트랜지스터(Td) 및 역방향 구동 트랜지스터(Tdrev)를 포함한다.
순방향 구동 트랜지스터(Td)는 순방향 구동 신호(Vst)에 대응하여 Q노드를 고전위 전압(VGH)으로 충전시킬 수 있다. 순방향 구동 신호(Vst)는 제N 스테이지(ST(N))의 전단 스테이지(ST)인 제N-1 스테이지(ST(N-1))의 스캔 출력(Gout(N-1))이거나, 레벨 시프터(130)로부터 인가되는 별도의 순방향 스타트 신호(Vst)일 수 있다. 제N 스테이지(ST(N))가 가장 상부에 배치된 첫번째 스테이지인 경우, 순방향 구동 신호(Vst)는 별도의 순방향 스타트 신호(Vst)일 수 있다. 이와 달리 제N 스테이지(ST(N))가 가장 상부에 배치된 첫번째 스테이지가 아닐 경우, 순방향 구동 신호(Vst)는 전단 스테이지(ST)인 제N-1 스테이지(ST(N-1))의 스캔 출력(Gout(N-1))일 수 있다.
순방향 구동 트랜지스터(Td)의 게이트 전극은 순방향 구동 단자(DT)에 연결되어 순방향 구동 신호(Vst)를 인가받을 수 있다. 순방향 구동 트랜지스터(Td)의 드레인 전극은 제1 전원 단자(PT1)와 연결되어 고전위 전압(VGH)을 인가받을 수 있다. 순방향 구동 트랜지스터(Td)의 소스 전극은 Q 노드(Q)에 연결될 수 있다. 순방향 구동 트랜지스터(Td)는 게이트 전극에 순방향 구동 신호(Vst)가 인가됨에 따라, 드레인 전극에 인가되는 고전위 전압(VGH)을 소스 전극에 연결된 Q 노드(Q)에 충전할 수 있다.
역방향 구동 트랜지스터(Tdrev)는 역방향 구동 신호(Vst(Rev))에 대응하여 Q노드를 고전위 전압(VGH)으로 충전시킬 수 있다. 역방향 구동 신호(Vst(Rev))는 제N 스테이지(ST(N))의 후단 스테이지(ST)인 제N+1 스테이지(ST(N+1))의 스캔 출력(Gout(N+1))이거나, 레벨 시프터(130)로부터 인가되는 별도의 역방향 스타트 신호(Vst(Rev))일 수 있다. 제N 스테이지(ST(N))가 가장 하부에 배치된 마지막 스테이지인 경우, 역방향 구동 신호(Vst(Rev))는 별도의 역방향 스타트 신호(Vst(Rev))일 수 있다. 이와 달리 제N 스테이지(ST(N))가 가장 하부에 배치된 마지막 스테이지가 아닐 경우, 역방향 구동 신호(Vst(Rev))는 후단 스테이지(ST)인 제N+1 스테이지(ST(N+1))의 스캔 출력(Gout(N+1))일 수 있다.
역방향 구동 트랜지스터(Tdrev)의 게이트 전극은 역방향 구동 단자(DT(Rev))에 연결되어 역방향 구동 신호(Vst(Rev))를 인가받을 수 있다. 역방향 구동 트랜지스터(Tdrev)의 드레인 전극은 제1 전원 단자(PT1)와 연결되어 고전위 전압(VGH)을 인가받을 수 있다. 역방향 구동 트랜지스터(Tdrev)의 소스 전극은 Q 노드(Q)에 연결될 수 있다. 역방향 구동 트랜지스터(Tdrev)는 게이트 전극에 역방향 구동 신호(Vst(Rev))가 인가됨에 따라, 드레인 전극에 인가되는 고전위 전압(VGH)을 소스 전극에 연결된 Q 노드(Q)에 충전할 수 있다.
제2 스위칭부(220)는 제N+2 클럭 신호(CLK(N+2))를 인가받아 QB 노드(QB)를 제어하도록 구성된다. 즉, 제2 스위칭부(220)는 제N+2 클럭 신호(CLK(N+2))에 대응하여 QB 노드(QB)에 고전위 전압(VGH)을 인가하도록 구성된다. 제2 스위칭부(220)는 풀다운 트랜지스터(Tpd)를 포함한다.
풀다운 트랜지스터(Tpd)는 제N+2 클럭 신호(CLK(N+2))에 대응하여 QB 노드(QB)를 고전위 전압(VGH)으로 충전시킬 수 있다. 예를 들면, 제N+2 클럭 신호(CLK(N+2))는 제3 클럭 신호(CLK3)일 수 있다. 풀다운 트랜지스터(Tpd)의 게이트 전극은 제2 클럭 단자(CT2)에 연결되어 제N+2 클럭 신호(CLK(N+2))를 인가받을 수 있다. 풀다운 트랜지스터(Tpd)의 드레인 전극은 제1 전원 단자(PT1)에 연결되어 고전위 전압(VGH)을 인가받을 수 있다. 풀다운 트랜지스터(Tpd)의 소스 전극은 QB 노드(QB)에 연결될 수 있다. 풀다운 트랜지스터(Tpd)는 게이트 전극에 제N+2 클럭 신호(CLK(N+2))가 인가됨에 따라, 드레인 전극에 인가되는 고전위 전압(VGH)을 소스 전극에 연결된 QB 노드(QB)에 충전할 수 있다.
제3 스위칭부(230)는 Q 노드(Q)에 고전위 전압(VGH)이 충전된 경우, QB 노드(QB)를 저전위 전압(VGL)으로 방전시키고, QB 노드(QB)에 고전위 전압(VGH)이 충전된 경우, Q 노드(Q)를 저전위 전압(VGL)으로 방전시키도록 구성된다. 제3 스위칭부(230)는 제1 스위칭 트랜지스터(Ts1) 및 제2 스위칭 트랜지스터(Ts2)를 포함한다.
제1 스위칭 트랜지스터(Ts1)는 Q 노드(Q)에 인가된 전압에 대응하여 QB 노드(QB)를 저전위 전압(VGL)으로 방전시킬 수 있다. 제1 스위칭 트랜지스터(Ts1)의 게이트 전극은 Q 노드(Q)에 연결되어 Q 노드(Q)의 전압을 인가받을 수 있고, Q 노드(Q)에 고전위 전압(VGH)이 충전된 경우 고전위 전압(VGH)을 인가받을 수 있다. 제1 스위칭 트랜지스터(Ts1)의 드레인 전극은 제2 전원 단자(PT2)에 연결되어 저전위 전압(VGL)을 인가받을 수 있다. 제1 스위칭 트랜지스터(Ts1)의 소스 전극은 QB 노드(QB)에 연결될 수 있다. 제1 스위칭 트랜지스터(Ts1)는 Q 노드(Q)에 고전위 전압(VGH)이 인가됨에 따라, 드레인 전극에 인가되는 저전위 전압(VGL)으로 소스 전극에 연결된 QB 노드(QB)를 방전시킬 수 있다.
제2 스위칭 트랜지스터(Ts2)는 QB 노드(QB)에 인가된 전압에 대응하여 Q 노드(Q)를 저전위 전압(VGL)으로 방전시킬 수 있다. 제2 스위칭 트랜지스터(Ts2)의 게이트 전극은 QB 노드(QB)에 연결되어 QB 노드(QB)의 전압을 인가받을 수 있고, QB 노드(QB)에 고전위 전압(VGH)이 충전된 경우 고전위 전압(VGH)을 인가받을 수 있다. 제2 스위칭 트랜지스터(Ts2)의 드레인 전극은 제2 전원 단자(PT2)에 연결되어 저전위 전압(VGL)을 인가받을 수 있다. 제2 스위칭 트랜지스터(Ts2)의 소스 전극은 Q 노드(Q)에 연결될 수 있다. 제2 스위칭 트랜지스터(Ts2)는 QB 노드(QB)에 고전위 전압(VGH)이 인가됨에 따라, 드레인 전극에 인가되는 저전위 전압(VGL)으로 소스 전극에 연결된 Q 노드(Q)를 방전시킬 수 있다.
도 3에서는 복수의 스테이지(ST)가 제3 스위칭부(230)를 포함하는 것으로 도시하였으나, 이에 제한되지 않고 제3 스위칭부(230)는 생략될 수도 있다.
제4 스위칭부(240)는 출력부(250)와 Q 노드(Q)를 분리시켜, 출력부(250)가 Q 노드(Q)와 직접적으로 연결되는 것을 방지하도록 구성된다. 제4 스위칭부(240)는 제3 스위칭 트랜지스터(Ts3)를 포함한다.
제3 스위칭 트랜지스터(Ts3)는 고전위 전압(VGH)에 대응하여 출력부(250)의 제1 버퍼 트랜지스터(Tb1)의 게이트 전극에 Q 노드(Q)에 인가되는 전압을 인가시킬 수 있다. 구체적으로, 제3 스위칭 트랜지스터(Ts3)의 게이트 전극은 제1 전원 단자(PT1)에 연결되어 고전위 전압(VGH)을 인가받을 수 있다. 제3 스위칭 트랜지스터(Ts3)의 드레인 전극은 Q 노드(Q)에 연결될 수 있다. 제3 스위칭 트랜지스터(Ts3)의 소스 전극은 출력부(250)의 제1 버퍼 트랜지스터(Tb1)의 게이트 전극과 연결될 수 있다. 제3 스위칭 트랜지스터(Ts3)는 게이트 전극에 인가되는 고전위 전압(VGH)에 의하여 항상 턴온(turn-on)되어 있으며, 이에, 드레인 전극에 인가되는 Q 노드(Q)에 인가된 전압을 제1 버퍼 트랜지스터(Tb1)의 게이트 전극에 인가할 수 있다.
도3 에서는 복수의 스테이지(ST)가 제4 스위칭부(240)를 포함하는 것으로 도시하였으나, 이에 제한되지 않고 제4 스위칭부(240)는 생략될 수도 있다. 제4 스위칭부(240)가 생략된 경우, 출력부(250)의 제1 버퍼 트랜지스터(Tb1)의 게이트 전극은 Q 노드(Q)와 연결될 수 있다.
안정화부(270)는 Q 노드(Q) 및 QB 노드(QB)에 인가된 전압을 안정화하도록 구성된다. 안정화부(270)는 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함한다.
제1 커패시터(C1)는 Q 노드(Q)에 연결되어 Q 노드(Q)에 인가되는 전압을 저장하여 Q 노드(Q)에 인가되는 전압을 안정화할 수 있다. 제2 커패시터(C2)는 QB 노드(QB)에 연결되어 QB 노드(QB)에 인가되는 전압을 저장하여 QB 노드(QB)에 인가되는 전압을 안정화할 수 있다.
도 3 에서는 복수의 스테이지(ST)가 안정화부(270)를 포함하는 것으로 도시하였으나, 이에 제한되지 않고 안정화부(270)는 생략될 수도 있다.
출력부(250)는 출력 단자(OUT)로 스캔 출력(Gout(N))을 출력하도록 구성된다. 구체적으로, 출력부(250)는 Q 노드(Q)의 전압에 기초하여 제N 클럭 신호(CLK(N))를 출력 단자(OUT)로 출력한다. 출력부(250)는 제1 버퍼 트랜지스터(Tb1) 및 제2 버퍼 트랜지스터(Tb2)를 포함한다..
제1 버퍼 트랜지스터(Tb1)는 Q 노드(Q)에 인가되는 전압에 대응하여 출력 단자(OUT)에 제N 스캔 출력(Gout(N))을 출력시킬 수 있다. 구체적으로, 제1 버퍼 트랜지스터(Tb1)의 게이트 전극은 제4 스위칭부(240)의 제3 스위칭 트랜지스터(Ts3)의 소스 전극과 연결된다. 제1 버퍼 트랜지스터(Tb1)의 드레인 전극은 제1 클럭 단자(CT1)에 연결되어 제N 클럭 신호(CLK(N))를 인가받는다. 예를 들면, 제1 버퍼 트랜지스터(Tb1)의 드레인 전극은 제1 클럭 신호(CLK1)를 인가받을 수 있다. 제1 버퍼 트랜지스터(Tb1)의 소스 전극은 출력 단자(OUT)에 연결된다. 제1 버퍼 트랜지스터(Tb1)는 제4 스위칭부(240)의 제3 스위칭 트랜지스터(Ts3)의 소스 전극에 인가되는 고전위 전압(VGH)에 의하여 제N 클럭 신호(CLK(N))를 드레인 전극에 연결된 출력 단자(OUT)에 제N 스테이지(ST(N))의 스캔 출력(Gout(N))으로 출력시킬 수 있다. 앞서 설명한 바와 같이, 제3 스위칭 트랜지스터(Ts3)의 게이트 전극에는 고전위 전압(VGH)이 항상 인가되는 바, 제3 스위칭 트랜지스터(Ts3)는 항상 턴온되어 있다. 따라서, 제1 버퍼 트랜지스터(Tb1)의 게이트 전극에는 항상 Q 노드(Q)에 인가되는 전압이 인가될 수 있다. 이에, Q 노드(Q)에 고전위 전압(VGH)이 인가되는 경우, 제1 버퍼 트랜지스터(Tb1)는 제N 클럭 신호(CLK(N))를 제N 스테이지(ST(N))의 제N 스캔 출력(Gout(N))으로 출력할 수 있다.
제2 버퍼 트랜지스터(Tb2)는 QB 노드(QB)에 인가되는 전압에 대응하여 출력 단자(OUT)에 스캔 출력(Gout(N))을 출력시킬 수 있다. 구체적으로, 제2 버퍼 트랜지스터(Tb2)의 게이트 전극은 QB 노드(QB)에 연결된다. 제2 버퍼 트랜지스터(Tb2)의 드레인 전극은 제2 전원 단자(PT2)에 연결되어 저전위 전압(VGL)을 인가받는다. 제2 버퍼 트랜지스터(Tb2)의 소스 전극은 출력 단자(OUT)에 연결된다. 제2 버퍼 트랜지스터(Tb2)는 QB 노드(QB)에 인가되는 전압에 의하여 저전위 전압(VGL)을 제N 스테이지(ST(N))의 스캔 출력(Gout(N))으로 출력시킬 수 있다. QB 노드(QB)에 고전위 전압(VGH)이 인가되는 경우, 제2 버퍼 트랜지스터(Tb2) 턴온되어 저전위 전압(VGL)을 제N 스테이지(ST(N))의 스캔 출력(Gout(N))으로 출력할 수 있다.
이상 동작 보완부(260)는 제N 스테이지(ST(N)) 또는 시프트 레지스터(140)의 이상 동작 발생시, 출력 단자(OUT)에 고전위 전압(VGH) 또는 저전위 전압(VGL)을 인가하도록 구성된다. 이상 동작 보완부(260)는 제1 이상 동작 트랜지스터(Tab1), 제2 이상 동작 트랜지스터(Tab2) 및 제3 이상 동작 트랜지스터(Tab3)를 포함한다.
제1 이상 동작 트랜지스터(Tab1)는 제1 이상 동작 신호(ABNORMAL1)에 대응하여 출력 단자(OUT)에 제1 이상 동작 신호(ABNORMAL1)를 출력시킬 수 있다. 제1 이상 동작 신호(ABNORMAL1)는 제N 스테이지(ST(N))가 정상 동작이 아닌 이상 동작을 수행할 경우 인가되는 신호로, 제N 스테이지(ST(N))의 스캔 출력(Gout(N)) 전압으로 고전위 전압(VGH)을 출력하기 위한 신호이다. 구체적으로, 제1 이상 동작 트랜지스터(Tab1)의 게이트 전극 및 드레인 전극에는 제1 이상 동작 신호(ABNORMAL1)가 인가될 수 있다. 제1 이상 동작 트랜지스터(Tab1)의 소스 전극은 출력 단자(OUT)와 연결될 수 있다. 제N 스테이지(ST(N))의 이상 동작 수행시, 제1 이상 동작 트랜지스터(Tab1)의 게이트 전극에 제1 이상 동작 신호(ABNORMAL1)가 인가되어 제1 이상 동작 트랜지스터(Tab1)는 턴온될 수 있다. 이때, 제1 이상 동작 트랜지스터(Tab1)의 드레인 전극에 인가된 제1 이상 동작 신호(ABNORMAL1)는 고전위 전압(VGH)이며, 이에, 제1 이상 동작 트랜지스터(Tab1)의 소스 전극에 연결된 출력 단자(OUT)에 고전위 전압(VGH)의 제N 스테이지(ST(N))의 스캔 출력(Gout(N))이 출력될 수 있다.
제2 이상 동작 트랜지스터(Tab2)는 제1 이상 동작 신호(ABNORMAL1)에 대응하여 QB노드에 저전위 전압(VGL)을 출력시킬 수 있다. 제2 이상 동작 트랜지스터(Tab2)의 게이트 전극에는 제1 이상 동작 신호(ABNORMAL1)가 인가된다. 제2 이상 동작 트랜지스터(Tab2)의 드레인 전극은 제2 전원 단자(PT2)에 연결되어 저전위 전압(VGL)이 인가된다. 제2 이상 동작 트랜지스터(Tab2)의 소스 전극은 QB 노드(QB)에 연결된다. 제2 이상 동작 트랜지스터(Tab2)의 게이트 전극에 제1 이상 동작 신호(ABNORMAL1)가 인가될 경우, 제2 이상 동작 트랜지스터(Tab2)는 턴온될 수 있다. 이때, 제2 이상 동작 트랜지스터(Tab2)의 드레인 전극에 인가된 저전위 전압(VGL)은 제1 이상 동작 트랜지스터(Tab1)의 소스 전극에 연결된 QB 노드(QB)에 인가될 수 있다.
제3 이상 동작 트랜지스터(Tab3)는 제2 이상 동작 신호(ABNORMAL2)에 대응하여 출력 단자(OUT)에 저전위 전압(VGL)을 인가할 수 있다. 제2 이상 동작 신호(ABNORMAL2)는 제N 스테이지(ST(N))가 정상 동작이 아닌 이상 동작을 수행할 경우 인가되는 신호로, 제N 스테이지(ST(N))의 스캔 출력(Gout(N)) 전압으로 저전위 전압(VGL)을 출력하기 위한 신호이다. 또한 제1 이상 동작 신호(ABNORMAL1)와 제2 이상 동작 신호(ABNORMAL2)는 서로 동일한 시기에 인가되지 않을 수 있다. 제3 이상 동작 트랜지스터(Tab3)의 게이트 전극에는 제2 이상 동작 신호(ABNORMAL2)가 인가될 수 있다. 제3 이상 동작 트랜지스터(Tab3)의 드레인 전극에는 제2 전원 단자(PT2)에 연결되어 저전위 전압(VGL)이 인가된다. 제3 이상 동작 트랜지스터(Tab3)의 소스 전극은 출력 단자(OUT)에 연결될 수 있다. 제3 이상 동작 트랜지스터(Tab3)의 게이트 전극에 제2 이상 동작 신호(ABNORMAL2)가 인가될 경우, 제3 이상 동작 트랜지스터(Tab3)는 턴온된다. 이 경우, 제3 이상 동작 트랜지스터(Tab3)의 드레인 전극에 인가되는 저전위 전압(VGL)은 제3 이상 동작 트랜지스터(Tab3)의 소스 전극에 연결된 출력 단자(OUT)에 인가되어, 저전위 전압(VGL)이 제N 스테이지(ST(N))의 스캔 출력(Gout(N))으로 출력될 수 있다.
도 3에서는 복수의 스테이지(ST)가 제1 이상 동작 트랜지스터(Tab1) 내지 제3 이상 동작 트랜지스터(Tab3) 모두를 포함하는 것으로 도시하였으나, 이에 제한되지 않고 제3 이상 동작 트랜지스터(Tab3)는 생략될 수도 있다.
그리고, 도 3에서는 복수의 스테이지(ST)가 이상 동작 보완부(260)를 포함하는 것으로 도시하였으나, 이에 제한되지 않고 이상 동작 보완부(260)는 생략될 수도 있다.
도 4a 내지 도 4b는 도 3에 도시된 제N 스테이지의 구동 파형도이다. 도 4a는 제N 스테이지(ST(N))가 순방향으로 구동되는 경우의 구동 파형도이고, 도 4b는 제N 스테이지(ST(N))가 역방향으로 구동되는 경우의 구동 파형도이다. 도 4a 내지 도 4b에 도시된 구동 파형도는 이해를 돕기 위한 예시적인 파형도이며, 이에 한정되지 않는다.
먼저, 순방향 구동에 대한 설명을 위해 도 4a를 참조하면, 클럭 신호(CLK)는 4상 신호이며, 제1 클럭 신호(CLK1) 내지 제4 클럭 신호(CLK4)는 순차적으로 하이 전압에서 로우 전압으로 전환되도록 형성된다. 즉, 제1 클럭 신호(CLK1)를 시작으로 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3), 제4 클럭 신호(CLK4) 순서대로 하이 전압으로 전환된다. 제1 클럭 신호(CLK1) 내지 제4 클럭 신호(CLK4)는 중접되는 구간을 갖지 않으나, 이에 제한되지 않는다. 또한, 본 실시예에서는 4상의 클럭 신호(CLK)가 적용되었으나, 이에 제한되지 않는다.
먼저, 제4 클럭 신호(CLK4) 또는 순방향 스타트 신호(Vst)가 하이 전압으로 전환되면, Q 노드(Q)가 고전위 전압(VGH)으로 충전되고, QB 노드(QB)는 저전위 전압(VGL)으로 방전된다.
앞서 설명한 바와 같이, 제N 스테이지(ST(N))의 순방향 구동 단자(DT)에는 제N-1 스테이지(ST(N-1))의 스캔 출력(Gout(N-1)) 또는 별도의 순방향 스타트 신호(Vst)가 인가될 수 있다. 제N-1 스테이지(ST(N-1))의 스캔 출력(Gout(N-1))은 제4 클럭 신호(CLK4)일 수 있다. 제N 스테이지(ST(N))의 순방향 구동 단자(DT)에 하이 전압으로 전환된 제4 클럭 신호(CLK4) 또는 순방향 스타트 신호(Vst)가 인가될 경우, 순방향 구동 트랜지스터(Td)는 턴온되며, Q 노드(Q)에는 고전위 전압(VGH)이 충전될 수 있다. 그리고, Q 노드(Q)에 고전위 전압(VGH)이 인가됨에 따라 제1 스위칭 트랜지스터(Ts1)가 턴온되어 QB 노드(QB)에 저전위 전압(VGL)이 충전된다.
Q 노드(Q)에 고전위 전압(VGH)이 인가됨에 따라 출력부(250)의 제1 버퍼 트랜지스터(Tb1)는 턴온된다. 제1 버퍼 트랜지스터(Tb1)가 턴온됨에 따라 출력 단자(OUT)에는 제1 클럭 신호(CLK1)가 제N 스테이지(ST(N))의 스캔 출력(Gout(N))으로 출력된다.
이어서, 제1 클럭 신호(CLK1)가 하이 전압으로 전환되면, 고전위 전압(VGH)의 제1 클럭 신호(CLK1)가 제N 스테이지(ST(N))의 스캔 출력(Gout(N))으로 출력된다. Q 노드(Q)에 고전위 전압(VGH)이 인가됨에 따라 제1 클럭 신호(CLK1)가 제N 스테이지(ST(N))의 스캔 출력(Gout(N))으로 출력되며, 이에, 제1 클럭 신호(CLK1)가 하이 전압으로 전환됨에 따라, 제N 스테이지(ST(N))의 스캔 출력(Gout(N))에는 고전위 전압(VGH)이 출력된다. 그리고, 제1 클럭 신호(CLK1)가 로우 전압으로 전환되면, 저전위 전압(VGL)의 제1 클럭 신호(CLK1)가 제N 스테이지(ST(N))의 스캔 출력(Gout(N))으로 출력된다.
이어서, 제3 클럭 신호(CLK3)가 하이 전압으로 전환되면, Q 노드(Q)가 저전위 전압(VGL)으로 방전되고, QB 노드(QB)는 고전위 전압(VGH)으로 충전되며, 저전위 전압(VGL)의 제N 스테이지(ST(N))의 스캔 출력(Gout(N))이 출력된다.
제3 클럭 신호(CLK3)가 하이 전압으로 전환됨에 따라 제2 스위칭부(220)의 풀다운 트랜지스터(Tpd)는 턴온된다. 풀다운 트랜지스터(Tpd)가 턴온됨에 따라 QB 노드(QB)에는 고전위 전압(VGH)이 충전된다.
QB 노드(QB)에 고전위 전압(VGH)이 충전됨에 따라 제3 스위칭부(230)의 제2 스위칭 트랜지스터(Ts2)는 턴온된다. 제2 스위칭 트랜지스터(Ts2)가 턴온됨에 따라 Q 노드(Q)는 저전위 전압(VGL)으로 방전된다. Q 노드(Q)에 저전위 전압(VGL)이 인가됨에 따라 출력부(250)의 제1 버퍼 트랜지스터(Tb1)는 턴오프(turn-off)된다.
QB 노드(QB)에 고전위 전압(VGH)이 인가됨에 따라 출력부(250)의 제2 버퍼 트랜지스터(Tb2)는 턴온된다. 제2 버퍼 트랜지스터(Tb2)가 턴온됨에 따라 저전위 전압(VGL)이 출력 단자(OUT)에 인가되며, 저전위 전압(VGL)이 제N 스테이지(ST(N))의 스캔 출력(Gout(N))으로 출력된다.
다음으로, 역방향 구동에 대한 설명을 위해 도 4b를 참조하면, 제2 클럭 신호(CLK2), 제1 클럭 신호(CLK1), 제4 클럭 신호(CLK4) 및 제3 클럭 신호(CLK3) 순서로 하이 전압으로의 전환 및 로우 전압으로의 전환이 이루어진다. 즉, 도 4a 에서 설명한 순방향 구동 신호(Vst)가 인가되는 경우와 달리, 제4 클럭 신호(CLK4)를 시작으로 제3 클럭 신호(CLK3), 제2 클럭 신호(CLK2), 제1 클럭 신호(CLK1) 순서대로 신호가 하이 전압으로 전환된다.
먼저, 제2 클럭 신호(CLK2) 또는 역방향 구동 신호(Vst(Rev))가 하이 전압으로 전환되면, Q 노드(Q)가 고전위 전압(VGH)으로 충전되고, QB 노드(QB)는 저전위 전압(VGL)으로 방전된다.
앞서 설명한 바와 같이, 제N 스테이지(ST(N))의 역방향 구동 단자(DT(Rev))에는 제N-1 스테이지(ST(N-1))의 스캔 출력(Gout(N-1)) 또는 별도의 역방향 스타트 신호(Vst(Rev))가 인가될 수 있다. 제N-1 스테이지(ST(N-1))의 스캔 출력(Gout(N-1))은 제2 클럭 신호(CLK2)일 수 있다. 제N 스테이지(ST(N))의 역방향 구동 단자(DT(Rev))에 하이 전압으로 전환된 제2 클럭 신호(CLK2) 또는 역방향 구동 신호(Vst(Rev))가 인가될 경우, 역방향 구동 트랜지스터(Tdrev)는 턴온되며, Q 노드(Q)에는 고전위 전압(VGH)이 충전될 수 있다. 그리고, Q 노드(Q)에 고전위 전압(VGH)이 인가됨에 따라 제1 스위칭 트랜지스터(Ts1)가 턴온되어 QB 노드(QB)에 저전위 전압(VGL)이 충전된다.
Q 노드(Q)에 고전위 전압(VGH)이 인가됨에 따라 출력부(250)의 제1 버퍼 트랜지스터(Tb1)는 턴온된다. 제1 버퍼 트랜지스터(Tb1)가 턴온됨에 따라 출력 단자(OUT)에는 제1 클럭 신호(CLK1)가 제N 스테이지(ST(N))의 스캔 출력(Gout(N))으로 출력된다.
이어서, 제1 클럭 신호(CLK1)가 하이 전압으로 전환되면, 고전위 전압(VGH)의 제1 클럭 신호(CLK1)가 제N 스테이지(ST(N))의 스캔 출력(Gout(N))으로 출력된다. Q 노드(Q)에 고전위 전압(VGH)이 인가됨에 따라 제1 클럭 신호(CLK1)가 제N 스테이지(ST(N))의 스캔 출력(Gout(N))으로 출력되며, 이에, 제1 클럭 신호(CLK1)가 하이 전압으로 전환됨에 따라, 제N 스테이지(ST(N))의 스캔 출력(Gout(N))에는 고전위 전압(VGH)이 출력된다. 그리고, 제1 클럭 신호(CLK1)가 로우 전압으로 전환되면, 저전위 전압(VGL)의 제1 클럭 신호(CLK1)가 제N 스테이지(ST(N))의 스캔 출력(Gout(N))으로 출력된다.
이어서, 제3 클럭 신호(CLK3)가 하이 전압으로 전환되며, Q 노드(Q)가 저전위 전압(VGL)으로 방전되고, QB 노드(QB)는 고전위 전압(VGH)으로 충전되며, 저전위 전압(VGL)의 제N 스테이지(ST(N))의 스캔 출력(Gout(N))이 출력된다.
제3 클럭 신호(CLK3)가 하이 전압으로 전환됨에 따라 제2 스위칭부(220)의 풀다운 트랜지스터(Tpd)는 턴온된다. 풀다운 트랜지스터(Tpd)가 턴온됨에 따라 QB 노드(QB)에는 고전위 전압(VGH)이 충전된다.
QB 노드(QB)에 고전위 전압(VGH)이 충전됨에 따라 제3 스위칭부(230)의 제2 스위칭 트랜지스터(Ts2)는 턴온된다. 제2 스위칭 트랜지스터(Ts2)가 턴온됨에 따라 Q 노드(Q)는 저전위 전압(VGL)으로 방전된다. Q 노드(Q)에 저전위 전압(VGL)이 인가됨에 따라 출력부(250)의 제1 버퍼 트랜지스터(Tb1)는 턴오프(turn-off)된다.
QB 노드(QB)에 고전위 전압(VGH)이 인가됨에 따라 출력부(250)의 제2 버퍼 트랜지스터(Tb2)는 턴온된다. 제2 버퍼 트랜지스터(Tb2)가 턴온됨에 따라 저전위 전압(VGL)이 출력 단자(OUT)에 인가되며, 저전위 전압(VGL)이 제N 스테이지(ST(N))의 스캔 출력(Gout(N))으로 출력된다.
종래의 시프트 레지스터의 경우, 상부에 배치되는 스테이지에서 하부에 배치되는 스테이지 방향으로만 복수의 스테이지가 구동될 수 있었다. 즉, 종래의 시프트 레지스터는 일방향으로만 구동될 수 있었다. 이 경우, 시프트 레지스터가 형성된 표시 패널을 표시 장치로 조립할 때 시프트 레지스터가 설계된 방향과 반대 방향으로 조립할 경우, 시프트 레지스터가 역방향으로 동작하지 못하는 문제점이 존재하였다.
이와 달리, 본 발명의 일 실시예에 따른 시프트 레지스터(140) 및 이를 포함하는 표시 장치(100)는, 복수의 스테이지(ST) 각각의 제1 스위칭부(210)가 순방향 구동 트랜지스터(Td) 및 역방향 구동 트랜지스터(Tdrev)를 포함함으로써 복수의 스테이지(ST)가 양방향으로 구동될 수 있다. 구체적으로, 순방향 구동 트랜지스터(Td)에 순방향 스타트 신호(Vst) 또는 전단 스테이지(ST)의 스캔 출력(Gout(N-1))이 인가될 경우, 제N 클럭 신호(CLK(N))는 제N 스테이지(ST(N))의 스캔 출력(Gout(N))으로 출력될 수 있다. 이때, 제N 스테이지(ST(N))의 스캔 출력(Gout(N))은 제N+1 스테이지(ST(N+1))의 순방향 구동 단자(DT)로 인가될 수 있다. 따라서, 복수의 스테이지(ST)는 가장 상부에 배치되는 첫번째 스테이지(ST)를 시작으로 가장 하부에 배치되는 마지막 스테이지(ST) 방향으로 순방향 구동될 수 있다. 그리고, 역방향 구동 트랜지스터(Tdrev)에 역방향 스타트 신호(Vst(Rev)) 또는 후단 스테이지(ST)의 스캔 출력(Gout(N+1))이 인가될 경우, 제N 클럭 신호(CLK(N))는 제N 스테이지(ST(N))의 스캔 출력(Gout(N))으로 출력될 수 있다. 이때, 제N 스테이지(ST(N))의 스캔 출력(Gout(N))은 제N-1 스테이지(ST(N-1))의 역방향 구동 단자(DT(Rev))로 인가될 수 있다. 따라서, 복수의 스테이지(ST)는 하부에 배치되는 스테이지(ST)를 시작으로 상부에 배치되는 첫번째 스테이지(ST) 방향으로 역방향 구동될 수 있다. 따라서, 시프트 레지스터(140)의 첫번째 스테이지(ST)에 구동 신호가 인가되는 경우를 포함하여 최하부에 배치되는 마지막 스테이지(ST)에 구동 신호가 인가되는 경우에도 복수의 스테이지(ST)는 구동될 수 있다.
그리고, 본 발명의 일 실시예에 따른 시프트 레지스터(140) 및 이를 포함하는 표시 장치(100)는 양방향 구동이 가능한 시프트 레지스터(140)에 있어 시프트 레지스터(140)가 포함하는 구성 요소의 수를 줄여 시프트 레지스터(140)가 차지하는 면적을 줄일 수 있다. 구체적으로, 시프트 레지스터의 양방향 구동을 위해서는 기존의 하나의 방향으로 구동되는 시프트 레지스터와 비교하여 추가적인 배선 및 트랜지스터가 필요할 수 있다. 예를 들면, 순방향 구동과 역방향 구동에 관한 신호를 전달하는 신호 배선이 더 추가될 수 있다. 또한, 풀다운 트랜지스터로서 순방향 구동을 위한 풀다운 트랜지스터와 더불어 역방향 구동을 위한 풀다운 트랜지스터가 더 추가될 수 있다. 그러나, 본 발명의 일 실시예에 따른 시프트 레지스터(140)의 복수의 스테이지(ST)는 순방향 및 역방향 구동을 위한 신호 배선을 추가적으로 포함하지 않는다. 또한, 복수의 스테이지(ST)는 순방향 구동을 위한 풀다운 트랜지스터 및 역방향 구동을 위한 풀다운 트랜지스터를 모두 포함하지 않으며, 하나의 풀다운 트랜지스터(Tpd)를 포함한다. 이에, 복수의 스테이지(ST)는 더 적은 수의 배선 및 트랜지스터를 포함하면서도, 양방향으로 구동될 수 있다. 또한, 시프트 레지스터(140)가 차지하는 면적은 감소될 수 있다. 이에, 표시 장치(100)의 비표시 영역(110B)의 면적은 감소될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 시프트 레지스터의 개략적인 블록도이다. 도 6은 본 발명의 다른 실시예에 따른 시프트 레지스터의 제N 스테이지를 나타낸 회로도이다. 도 5 내지 도 6의 시프트 레지스터(540)는 도 1 내지 도 3의 시프트 레지스터(140)와 비교하여 클럭 단자(CT1, CT2) 및 출력부(660, 670)가 상이하며, 이상 동작 보완부를 포함하지 않는다는 것을 제외하면 실질적으로 동일한 바, 중복 설명은 생략한다.
도 5를 참조하면, 시프트 레지스터(540)는 복수의 스테이지(ST)를 포함한다. 복수의 스테이지(ST)는 서로 종속적으로 접속되고 개별적인 스캔 출력(Gout1(N), Gout2(N))을 출력할 수 있다. 도 5에서는 설명의 편의상 제N 스테이지(ST(N)) 내지 제N+4 스테이지(ST(N+4))를 도시하였다.
복수의 스테이지(ST) 각각은 위상이 서로 다른 i상의 클럭 신호(CLK) 중 어느 하나의 클럭 신호(CLK)를 인가받는다. 예를 들면, 순차적으로 위상이 지연되는 5상 클럭 신호(CLK) 중 어느 하나의 클럭 신호(CLK)가 복수의 스테이지(ST) 각각에 인가될 수 있다. 5상 클럭 신호(CLK)는 하이 논리 구간이 일정 구간씩 순차적으로 위상 지연된다. 각 클럭 신호(CLK)의 하이 논리 구간은 오버랩되지 않는다. 이러한 5상 클럭 신호(CLK)는 순차적으로 스캔 출력(Gout1(N), Gout2(N))으로 출력된다.
구체적으로, 복수의 스테이지(ST)가 최상부에 배치된 첫번째 스테이지(ST)부터 최하부에 배치된 마지막 스테이지(ST) 순서로 순방향으로 구동되는 경우, 5상 클럭 신호(CLK)는 제1 클럭 신호(CLK1)를 시작으로 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3), 제4 클럭 신호(CLK4), 제5 클럭 신호(CLK5) 순서대로 하이 전압으로 변환될 수 있다. 이와 달리, 복수의 스테이지(ST)가 하부에 배치된 스테이지(ST)부터 상부에 배치된 스테이지(ST) 순서로 역방향으로 구동되는 경우, 5상 클럭 신호(CLK)는 제5 클럭 신호(CLK5)를 시작으로 제4 클럭 신호(CLK4), 제3 클럭 신호(CLK3), 제2 클럭 신호(CLK2), 제1 클럭 신호(CLK1) 순서대로 하이 전압으로 변환될 수 있다.
도 5를 참조하면, 복수의 스테이지(ST) 각각은 순방향 구동 단자(DT), 역방향 구동 단자(DT(Rev)), 제1 클럭 단자(CT1), 제2 클럭 단자(CT2), 제3 클럭 단자(CT3), 제1 전원 단자(PT1), 제2 전원 단자(PT2), 제1 출력 단자(OUT1) 및 제2 출력 단자(OUT2)를 포함한다. 다만, 복수의 스테이지(ST) 각각의 단자 구성은 이에 제한되지 않는다.
순방향 구동 단자(DT)는 전단 스테이지(ST)로부터 인가되는 스캔 출력(Gout2(N-1))을 구동 신호로 인가받을 수 있다. 예를 들면, 제N 스테이지(ST(N))는 제N-1 스테이지(ST(N-1))의 제2 출력 단자(OUT2)로부터 출력되는 제N-1 스테이지(ST(N-1))의 제2 스캔 출력(Gout2(N-1))을 구동 신호로 인가받을 수 있다. 몇몇 실시예에서는, 제N 스테이지(ST(N))는 레벨 시프터(130)로부터 인가되는 별도의 순방향 스타트 신호(Vst)를 구동 신호로 인가받을 수 있다. 예를 들면, 제N 스테이지(ST(N))가 가장 상부에 배치된 첫번째 스테이지(ST)일 경우, 별도의 순방향 스타트 신호(Vst)를 구동 신호로 인가받을 수 있다.
역방향 구동 단자(DT(Rev))는 후단 스테이지(ST)로부터 인가되는 스캔 출력(Gout1(N+1))을 구동 신호로 인가받을 수 있다. 예를 들면, 제N 스테이지(ST(N))는 제N+1 스테이지(ST(N+1))의 제1 출력 단자(OUT1)로부터 출력되는 제N+1 스테이지(ST(N+1))의 제1 스캔 출력(Gout1(N+1))을 구동 신호로 인가받을 수 있다. 몇몇 실시예에서는, 제N 스테이지(ST(N))는 레벨 시프터(130)로부터 인가되는 역방향 스타트 신호(Vst(Rev))를 구동 신호로 인가받을 수 있다. 예를 들면, 제N 스테이지(ST(N))가 가장 하부에 배치된 마지막 스테이지(ST)일 경우, 별도의 역방향 스타트 신호(Vst(Rev))를 구동 신호로 인가받을 수 있다.
제1 클럭 단자(CT1), 제2 클럭 단자(CT2) 및 제3 클럭 단자(CT3) 각각은 위상이 서로 다른 클럭 신호(CLK) 중 하나를 인가받을 수 있다. 구체적으로, 제1 클럭 단자(CT1)에 인가되는 클럭 신호(CLK)와 제2 클럭 단자(CT2)에 인가되는 클럭 신호(CLK)에는 순차적으로 위상 지연되는 5상 클럭 신호(CLK) 중 1번의 위상 차이가 존재할 수 있다. 또한, 제2 클럭 단자(CT2)에 인가되는 클럭 신호(CLK)와 제3 클럭 단자(CT3)에 인가되는 클럭 신호(CLK)는 순차적으로 위상 지연되는 5상 클럭 신호(CLK) 중 2번의 위상 차이가 존재할 수 있다. 예를 들면, 제N 스테이지(ST(N))의 제1 클럭 단자(CT1)에는 제1 클럭 신호(CLK1)가 인가되고, 제2 클럭 단자(CT2)에는 제2 클럭 신호(CLK2)가 인가되며, 제3 클럭 단자(CT3)에는 제4 클럭 신호(CLK4)가 인가될 수 있다. 제1 출력 단자(OUT1)에는 제1 클럭 단자(CT1)를 통해 입력된 클럭 신호(CLK)가 제N 스테이지(ST(N))의 제1 스캔 출력(Gout1(N))으로 출력될 수 있다. 또한, 제2 출력 단자(OUT2)에는 제2 클럭 단자(CT2)를 통해 입력된 클럭 신호(CLK)가 제N 스테이지(ST(N))의 제2 스캔 출력(Gout2(N))으로 출력될 수 있다.
제1 전원 단자(PT1)는 고전위 전압(VGH)인 고전위 전압(VGH)을 인가받을 수 있고, 제2 전원 단자(PT2)는 저전위 전압(VGL)인 저전위 전압(VGL)을 인가받을 수 있다.
복수의 스테이지(ST) 각각에 대한 보다 상세한 설명을 위해 도 6을 참조하면, 제N 스테이지(ST(N))는 SLC(Simple Logic Circuit) 구조를 갖는다. 구체적으로, 제N 스테이지(ST(N))는 제1 스위칭부(610), 제2 스위칭부(620), 제3 스위칭부(630), 제4 스위칭부(640), 제5 스위칭부(650), 제1 출력부(660), 제2 출력부(670) 및 안정화부(270)를 포함한다. 도 6에서는 설명의 편의를 위해 제N 스테이지(ST(N))를 참조로 설명하며, 해당 설명은 복수의 스테이지(ST)에도 적용될 수 있다.
도 6을 참조하면, 제1 스위칭부(610)는 순방향 구동 신호(Vst) 또는 역방향 구동 신호(Vst(Rev))를 인가받아 Q 노드(Q)를 제어하도록 구성된다. 즉, 제1 스위칭부(610)는 Q 노드(Q)에 고전위 전압(VGH)을 충전할 수 있다. 구체적으로, 제1 스위칭부(610)는 순방향 구동 트랜지스터(Td) 및 역방향 구동 트랜지스터(Tdrev)를 포함한다.
순방향 구동 트랜지스터(Td)는 순방향 구동 신호(Vst)에 대응하여 Q노드를 고전위 전압(VGH)으로 충전시킬 수 있다. 순방향 구동 트랜지스터(Td)의 게이트 전극은 순방향 구동 단자(DT)에 연결되어 순방향 구동 신호(Vst)를 인가받을 수 있다. 순방향 구동 트랜지스터(Td)의 드레인 전극은 제1 전원 단자(PT1)와 연결되어 고전위 전압(VGH)을 인가받을 수 있다. 순방향 구동 트랜지스터(Td)의 소스 전극은 Q 노드(Q)에 연결될 수 있다. 순방향 구동 트랜지스터(Td)는 게이트 전극에 순방향 구동 신호(Vst)가 인가됨에 따라, 드레인 전극에 인가되는 고전위 전압(VGH)을 소스 전극에 연결된 Q 노드(Q)에 충전할 수 있다.
역방향 구동 트랜지스터(Tdrev)는 역방향 구동 신호(Vst(Rev))에 대응하여 Q노드를 고전위 전압(VGH)으로 충전시킬 수 있다. 역방향 구동 트랜지스터(Tdrev)의 게이트 전극은 역방향 구동 단자(DT(Rev))에 연결되어 역방향 구동 신호(Vst(Rev))를 인가받을 수 있다. 역방향 구동 트랜지스터(Tdrev)의 드레인 전극은 제1 전원 단자(PT1)와 연결되어 고전위 전압(VGH)을 인가받을 수 있다. 역방향 구동 트랜지스터(Tdrev)의 소스 전극은 Q 노드(Q)에 연결될 수 있다. 역방향 구동 트랜지스터(Tdrev)는 게이트 전극에 역방향 구동 신호(Vst(Rev))가 인가됨에 따라, 드레인 전극에 인가되는 고전위 전압(VGH)을 소스 전극에 연결된 Q 노드(Q)에 충전할 수 있다.
제2 스위칭부(620)는 제N+3 클럭 신호(CLK(N+3))를 인가받아 QB 노드(QB)를 제어하도록 구성된다. 제2 스위칭부(620)는 풀다운 트랜지스터(Tpd)를 포함한다.
풀다운 트랜지스터(Tpd)는 제N+3 클럭 신호(CLK(N+3))에 대응하여 QB 노드(QB)를 고전위 전압(VGH)으로 충전시킬 수 있다. 예를 들면, 제N+3 클럭 신호(CLK(N+3))는 제4 클럭 신호(CLK4)일 수 있다. 풀다운 트랜지스터(Tpd)의 게이트 전극은 제3 클럭 단자(CT3)에 연결되어 제N+3 클럭 신호(CLK(N+3))를 인가받을 수 있다. 풀다운 트랜지스터(Tpd)의 드레인 전극은 제1 전원 단자(PT1)에 연결되어 고전위 전압(VGH)을 인가받을 수 있다. 풀다운 트랜지스터(Tpd)의 소스 전극은 QB 노드(QB)에 연결될 수 있다. 풀다운 트랜지스터(Tpd)는 게이트 전극에 제N+3 클럭 신호(CLK(N+3))가 인가됨에 따라, 드레인 전극에 인가되는 고전위 전압(VGH)을 소스 전극에 연결된 QB 노드(QB)에 충전할 수 있다.
제3 스위칭부(630)는 Q 노드(Q)에 고전위 전압(VGH)이 충전된 경우, QB 노드(QB)를 저전위 전압(VGL)으로 방전시키하고, QB 노드(QB)에 고전위 전압(VGH)이 충전된 경우, Q 노드(Q)를 저전위 전압(VGL)을 방전시키도록 구성된다. 제3 스위칭부는 제1 스위칭 트랜지스터(Ts1) 및 제2 스위칭 트랜지스터(Ts2)를 포함한다.
제1 스위칭 트랜지스터(Ts1)는 Q 노드(Q)에 인가된 전압에 대응하여 QB 노드(QB)를 저전위 전압(VGL)으로 방전시킬 수 있다. 제1 스위칭 트랜지스터(Ts1)의 게이트 전극은 Q 노드(Q)에 연결되어 Q 노드(Q)의 전압을 인가받을 수 있고, Q 노드(Q)에 고전위 전압(VGH)이 충전된 경우 고전위 전압(VGH)을 인가받을 수 있다. 제1 스위칭 트랜지스터(Ts1)의 드레인 전극은 제2 전원 단자(PT2)에 연결되어 저전위 전압(VGL)을 인가받을 수 있다. 제1 스위칭 트랜지스터(Ts1)의 소스 전극은 QB 노드(QB)에 연결될 수 있다. 제1 스위칭 트랜지스터(Ts1)는 Q 노드(Q)에 고전위 전압(VGH)이 인가됨에 따라, 드레인 전극에 인가되는 저전위 전압(VGL)으로 소스 전극에 연결된 QB 노드(QB)가 방전될 수 있다.
제2 스위칭 트랜지스터(Ts2)는 QB 노드(QB)에 인가된 전압에 대응하여 Q 노드(Q)를 저전위 전압(VGL)으로 방전시킬 수 있다. 제2 스위칭 트랜지스터(Ts2)의 게이트 전극은 QB 노드(QB)에 연결되어 QB 노드(QB)의 전압을 인가받을 수 있고, QB 노드(QB)에 고전위 전압(VGH)이 충전된 경우 고전위 전압(VGH)을 인가받을 수 있다. 제2 스위칭 트랜지스터(Ts2)의 드레인 전극은 제2 전원 단자(PT2)에 연결되어 저전위 전압(VGL)을 인가받을 수 있다. 제2 스위칭 트랜지스터(Ts2)의 소스 전극은 Q 노드(Q)에 연결될 수 있다. 제2 스위칭 트랜지스터(Ts2)는 QB 노드(QB)에 고전위 전압(VGH)이 인가됨에 따라, 드레인 전극에 인가되는 저전위 전압(VGL)을 소스 전극에 연결된 Q 노드(Q)에 인가할 수 있다.
도 6에서는 복수의 스테이지(ST)가 제3 스위칭부(630)를 포함한 것으로 도시하였으나, 이에 제한되지 않고 제3 스위칭부(630)는 생략될 수도 있다.
제4 스위칭부(640)는 제1 출력부(660)와 Q 노드(Q)를 분리시켜, 제1 출력부(660)가 Q 노드(Q)와 직접적으로 연결되는 것을 방지하도록 구성된다. 제4 스위칭부(640)는 제3 스위칭 트랜지스터(Ts3)를 포함한다.
제3 스위칭 트랜지스터(Ts3)는 고전위 전압(VGH)에 대응하여 제1 출력부(660)의 제1 버퍼 트랜지스터(Tb1)의 게이트 전극에 Q 노드(Q)에 인가되는 전압을 인가시킬 수 있다. 구체적으로, 제3 스위칭 트랜지스터(Ts3)의 게이트 전극은 제1 전원 단자(PT1)에 연결되어 고전위 전압(VGH)을 인가받을 수 있다. 제3 스위칭 트랜지스터(Ts3)의 드레인 전극은 Q 노드(Q)에 연결될 수 있다. 제3 스위칭 트랜지스터(Ts3)의 소스 전극은 제1 출력부(660)의 제1 버퍼 트랜지스터(Tb1)의 게이트 전극과 연결될 수 있다. 제3 스위칭 트랜지스터(Ts3)는 게이트 전극에 인가되는 고전위 전압(VGH)에 의하여 항상 턴온(turn-on)되어 있으며, 이에, 드레인 전극에 인가되는 Q 노드(Q)에 인가된 전압을 제1 버퍼 트랜지스터(Tb1)의 게이트 전극에 인가할 수 있다.
도 6에서는 복수의 스테이지(ST)가 제4 스위칭부(640)를 포함하는 것으로 도시하였스나, 이에 제한되지 않고 제4 스위칭부(640)는 생략될 수도 있다. 제4 스위칭부(640)가 생략된 경우, 제1 출력부(660)의 제1 버퍼 트랜지스터(Tb1)의 게이트 전극은 Q 노드(Q)와 연결될 수 있다.
제5 스위칭부(650)는 제2 출력부(670)와 Q 노드(Q)를 분리시켜, 제2 출력부(670)가 Q 노드(Q)와 직접적으로 연결되는 것을 방지하도록 구성된다. 제4 스위칭부(640)는 제4 스위칭 트랜지스터(Ts4)를 포함한다.
제4 스위칭 트랜지스터(Ts4)는 고전위 전압(VGH)에 대응하여 제2 출력부(670)의 제3 버퍼 트랜지스터(Tb3)의 게이트 전극에 Q 노드(Q)에 인가되는 전압을 인가시킬 수 있다. 구체적으로, 제4 스위칭 트랜지스터(Ts4)의 게이트 전극은 제1 전원 단자(PT1)에 연결되어 고전위 전압(VGH)을 인가받을 수 있다. 제4 스위칭 트랜지스터(Ts4)의 드레인 전극은 Q 노드(Q)에 연결될 수 있다. 제4 스위칭 트랜지스터(Ts4)의 소스 전극은 제2 출력부(670)의 제3 버퍼 트랜지스터(Tb3)의 게이트 전극과 연결될 수 있다. 제4 스위칭 트랜지스터(Ts4)는 게이트 전극에 인가되는 고전위 전압(VGH)에 의하여 항상 턴온(turn-on)되어 있으며, 이에, 드레인 전극에 인가되는 Q 노드(Q)에 인가된 전압을 제3 버퍼 트랜지스터(Tb3)의 게이트 전극에 인가할 수 있다.
도 6에서는 복수의 스테이지(ST)가 제5 스위칭부(650)를 포함한 것으로 도시하였으나, 이에 제한되지 않고 제5 스위칭부(650)는 생략될 수도 있다. 제5 스위칭부(650)가 생략된 경우, 제2 출력부(670)의 제3 버퍼 트랜지스터(Tb3)의 게이트 전극은 Q 노드(Q)와 연결될 수 있다.
제1 출력부(660)는 제1 출력 단자(OUT1)로 제1 스캔 출력(Gout1(N))을 출력하도록 구성된다. 제1 출력부(660)는 제1 버퍼 트랜지스터(Tb1) 및 제2 버퍼 트랜지스터(Tb2)를 포함한다.
제1 버퍼 트랜지스터(Tb1)는 Q 노드(Q)에 인가되는 전압에 대응하여 제1 출력 단자(OUT1)에 제1 스캔 출력(Gout1(N))을 출력시킬 수 있다. 구체적으로, 제1 버퍼 트랜지스터(Tb1)의 게이트 전극은 제4 스위칭부(640)의 제3 스위칭 트랜지스터(Ts3)의 소스 전극과 연결된다. 제1 버퍼 트랜지스터(Tb1)의 드레인 전극은 제1 클럭 단자(CT1)에 연결되어 제N 클럭 신호(CLK(N))를 인가받는다. 예를 들면, 제1 버퍼 트랜지스터(Tb1)의 드레인 전극은 제1 클럭 신호(CLK1)를 인가받을 수 있다. 제1 버퍼 트랜지스터(Tb1)의 소스 전극은 제1 출력 단자(OUT1)에 연결된다. 제1 버퍼 트랜지스터(Tb1)는 제4 스위칭부(640)의 제3 스위칭 트랜지스터(Ts3)의 소스 전극에 인가되는 고전위 전압(VGH)에 의하여 제N 클럭 신호(CLK(N))를 드레인 전극에 연결된 제1 출력 단자(OUT1)에 제N 스테이지(ST(N))의 제1 스캔 출력(Gout1(N))으로 출력시킬 수 있다. 앞서 설명한 바와 같이, 제3 스위칭 트랜지스터(Ts3)의 게이트 전극에는 고전위 전압(VGH)이 항상 인가되는 바, 제3 스위칭 트랜지스터(Ts3)는 항상 턴온되어 있다. 따라서, 제1 버퍼 트랜지스터(Tb1)의 게이트 전극에는 항상 Q 노드(Q)에 인가되는 전압이 인가될 수 있다. 이에, Q 노드(Q)에 고전위 전압(VGH)이 충전되는 경우, 제1 버퍼 트랜지스터(Tb1)는 제N 클럭 신호(CLK(N))를 제N 스테이지(ST(N))의 제1 스캔 출력(Gout1(N))으로 출력할 수 있다.
제2 버퍼 트랜지스터(Tb2)는 QB 노드(QB)에 인가되는 전압에 대응하여 제1 출력 단자(OUT1)에 제1 스캔 출력(Gout1(N))을 출력시킬 수 있다. 구체적으로, 제2 버퍼 트랜지스터(Tb2)의 게이트 전극은 QB 노드(QB)에 연결된다. 제2 버퍼 트랜지스터(Tb2)의 드레인 전극은 제2 전원 단자(PT2)에 연결되어 저전위 전압(VGL)을 인가받는다. 제2 버퍼 트랜지스터(Tb2)의 소스 전극은 제1 출력 단자(OUT1)에 연결된다. 제2 버퍼 트랜지스터(Tb2)는 QB 노드(QB)에 인가되는 전압에 의하여, 저전위 전압(VGL)을 제N 스테이지(ST(N))의 제1 스캔 출력(Gout1(N))으로 출력시킬 수 있다. QB 노드(QB)에 고전위 전압(VGH)이 충전되는 경우, 제2 버퍼 트랜지스터(Tb2) 턴온되어 저전위 전압(VGL)을 제N 스테이지(ST(N))의 제1 스캔 출력(Gout1(N))으로 출력할 수 있다.
제2 출력부(670)는 제2 출력 단자(OUT2)로 제2 스캔 출력(Gout2(N))을 출력하도록 구성된다. 제2 출력부(670)는 제3 버퍼 트랜지스터(Tb3) 및 제4 버퍼 트랜지스터(Tb4)를 포함한다.
제3 버퍼 트랜지스터(Tb3)는 Q 노드(Q)에 인가되는 전압에 대응하여 제2 출력 단자(OUT2)에 제2 스캔 출력(Gout2(N))을 출력시킬 수 있다. 구체적으로, 제3 버퍼 트랜지스터(Tb3)의 게이트 전극은 제5 스위칭부(650)의 제4 스위칭 트랜지스터(Ts4)의 소스 전극과 연결된다. 제3 버퍼 트랜지스터(Tb3)의 드레인 전극은 제2 클럭 단자(CT2)에 연결되어 제N+1 클럭 신호(CLK(N+1))를 인가받는다. 예를 들면, 제3 버퍼 트랜지스터(Tb3)의 드레인 전극은 제2 클럭 신호(CLK2)를 인가받을 수 있다. 제3 버퍼 트랜지스터(Tb3)의 소스 전극은 제2 출력 단자(OUT2)에 연결된다. 제3 버퍼 트랜지스터(Tb3)는 제5 스위칭부(650)의 제4 스위칭 트랜지스터(Ts4)의 소스 전극에 인가되는 고전위 전압(VGH)에 의하여 제N+1 클럭 신호(CLK(N+1))를 드레인 전극에 연결된 제2 출력 단자(OUT2)에 제N 스테이지(ST(N))의 제2 스캔 출력(Gout2(N))으로 출력시킬 수 있다. 앞서 설명한 바와 같이, 제4 스위칭 트랜지스터(Ts4)의 게이트 전극에는 고전위 전압(VGH)이 항상 인가되는 바, 제4 스위칭 트랜지스터(Ts4)는 항상 턴온되어 있다. 따라서, 제3 버퍼 트랜지스터(Tb3)의 게이트 전극에는 항상 Q 노드(Q)에 인가되는 전압이 인가될 수 있다. 이에, Q 노드(Q)에 고전위 전압(VGH)이 충전되는 경우, 제3 버퍼 트랜지스터(Tb3)는 제N+1 클럭 신호(CLK(N+1))를 제N 스테이지(ST(N))의 제2 스캔 출력(Gout2(N))으로 출력할 수 있다.
제4 버퍼 트랜지스터(Tb4)는 QB 노드(QB)에 인가되는 전압에 대응하여 제2 출력 단자(OUT2)에 제2 스캔 출력(Gout2(N))을 출력시킬 수 있다. 구체적으로, 제4 버퍼 트랜지스터(Tb4)의 게이트 전극은 QB 노드(QB)에 연결된다. 제4 버퍼 트랜지스터(Tb4)의 드레인 전극은 제2 전원 단자(PT2)에 연결되어 저전위 전압(VGL)을 인가받는다. 제4 버퍼 트랜지스터(Tb4)의 소스 전극은 제2 출력 단자(OUT2)에 연결된다. 제4 버퍼 트랜지스터(Tb4)는 QB 노드(QB)에 인가되는 전압에 의하여, 저전위 전압(VGL)을 제N 스테이지(ST(N))의 제2 스캔 출력(Gout2(N))으로 출력시킬 수 있다. QB 노드(QB)에 고전위 전압(VGH)이 충전되는 경우, 제4 버퍼 트랜지스터(Tb4) 턴온되어 저전위 전압(VGL)을 제N 스테이지(ST(N))의 제2 스캔 출력(Gout2(N))으로 출력할 수 있다.
안정화부(270)는 Q 노드(Q) 및 QB 노드(QB)에 인가된 전압을 안정화하도록 구성된다. 안정화부(270)는 제1 커패시터(C1), 제2 커패시터(C2) 및 제3 커패시터(C3)를 포함한다.
제1 커패시터(C1)는 제1 출력부(660)의 제1 버퍼 트랜지스터(Tb1)의 게이트 전극에 연결되어 Q 노드(Q)에 인가되는 전압을 저장하여 Q 노드(Q)에 인가되는 전압을 안정화할 수 있다. 제2 커패시터(C2)는 제2 출력부(670)의 제3 버퍼 트랜지스터(Tb3)의 게이트 전극에 연결되어 Q 노드(Q)에 인가되는 전압을 저장하여 Q 노드(Q)에 인가되는 전압을 안정화할 수 있다. 그리고, 제3 커패시터(C3)는 QB 노드(QB)에 연결되어 QB 노드(QB)에 인가되는 전압을 저장하여 QB 노드(QB)에 인가되는 전압을 안정화할 수 있다.
도 6에서는 복수의 스테이지(ST)가 안정화부(270)를 포함한 것으로 도시하였으나, 이에 제한되지 않고, 안정화부(270)는 생략될 수도 있다.
도 7a 내지 도 7b는 도 6에 도시된 제N 스테이지(ST(N))의 구동 파형도이다. 도 7a는 제N 스테이지(ST(N))의 순방향으로 구동되는 경우의 구동 파형도이고, 도 7b는 제N 스테이지(ST(N))의 역방향으로 구동되는 경우의 구동 파형도이다. 도 7a 내지 도 7b에 도시된 구동 파형도는 이해를 돕기 위한 예시적인 파형도이며, 이에 한정되지 않는다.
먼저, 순방향 구동에 대한 설명의 위해 도 7a를 참조하면, 클럭 신호(CLK)는 5상 신호이며, 제1 클럭 신호(CLK1) 내지 제5 클럭 신호(CLK5)는 순차적으로 하이 전압에서 로우 전압으로 전환되도록 형성된다. 즉, 제1 클럭 신호(CLK1)를 시작으로 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3), 제4 클럭 신호(CLK4), 제5 클럭 신호(CLK5) 순서대로 하이 전압으로 전환된다. 제1 클럭 신호(CLK1) 내지 제5 클럭 신호(CLK5)는 중접되는 구간을 갖지 않으나, 이에 제한되지 않는다. 또한, 본 실시예에서는 5상의 클럭 신호(CLK)가 적용되었으나, 이에 제한되지 않는다.
먼저, 제5 클럭 신호(CLK5) 또는 순방향 스타트 신호(Vst)가 하이 전압으로 전환되면, Q 노드(Q)가 고전위 전압(VGH)으로 충전되고, QB 노드(QB)는 저전위 전압(VGL)으로 방전된다.
앞서 설명한 바와 같이, 제N 스테이지(ST(N))의 순방향 구동 단자(DT)에는 제N-1 스테이지(ST(N-1))의 제2 스캔 출력(Gout2(N-1)) 또는 별도의 순방향 스타트 신호(Vst)가 인가될 수 있다. 제N-1 스테이지(ST(N-1))의 제2 스캔 출력(Gout2(N-1))은 제5 클럭 신호(CLK5)일 수 있다. 제N 스테이지(ST(N))의 순방향 구동 단자(DT)에 하이 전압으로 전환된 제5 클럭 신호(CLK5) 또는 순방향 스타트 신호(Vst)가 인가될 경우, 순방향 구동 트랜지스터(Td)는 턴온되며, Q 노드(Q)에는 고전위 전압(VGH)이 충전될 수 있다. 그리고, Q 노드(Q)에 고전위 전압(VGH)이 인가됨에 따라 제1 스위칭 트랜지스터(Ts1)가 턴온되어 QB 노드(QB)에 저전위 전압(VGL)이 충천된다.
Q 노드(Q)에 고전위 전압(VGH)이 인가됨에 따라 제1 출력부(660)의 제1 버퍼 트랜지스터(Tb1)는 턴온된다. 제1 버퍼 트랜지스터(Tb1)가 턴온됨에 따라 제1 출력 단자(OUT1)에는 제1 클럭 신호(CLK1)가 제N 스테이지(ST(N))의 제1 스캔 출력(Gout1(N))으로 출력된다. 그리고, Q 노드(Q)에 고전위 전압(VGH)이 인가됨에 따라 제2 출력부(670)의 제3 버퍼 트랜지스터(Tb3)는 턴온된다. 제3 버퍼 트랜지스터(Tb3)가 턴온됨에 따라 제2 출력 단자(OUT2)에는 제2 클럭 신호(CLK2)가 제N 스테이지(ST(N))의 제2 스캔 출력(Gout2(N))으로 출력된다.
이어서, 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)는, 순차적으로 하이 전압으로 전환된다. 이에, 제1 출력 단자(OUT1)의 제1 스캔 출력(Gout1(N))이 고전위 전압(VGH)으로 출력되며, 이어서, 제2 출력 단자(OUT2)의 제2 스캔 출력(Gout2(N))이 고전위 전압(VGH)으로 출력된다.
구체적으로, 제1 클럭 신호(CLK1)가 하이 전압으로 전환되면, 고전위 전압(VGH)의 제1 클럭 신호(CLK1)가 제N 스테이지(ST(N))의 제1 스캔 출력(Gout1(N))으로 출력된다. Q 노드(Q)에 고전위 전압(VGH)이 인가됨에 따라 제1 클럭 신호(CLK1)가 제N 스테이지(ST(N))의 제1 스캔 출력(Gout1(N))으로 출력된다. 이에, 제1 클럭 신호(CLK1)가 하이 전압으로 전환됨에 따라, 제N 스테이지(ST(N))의 제1 스캔 출력(Gout1(N))에는 고전위 전압(VGH)이 출력된다. 그리고, 제1 클럭 신호(CLK1)가 로우 전압으로 전환되면, 저전위 전압(VGL)의 제1 클럭 신호(CLK1)가 제N 스테이지(ST(N))의 제1 스캔 출력(Gout1(N))으로 출력된다.
이어서, 제2 클럭 신호(CLK2)가 하이 전압으로 전환되면, 고전위 전압(VGH)의 제2 클럭 신호(CLK2)가 제N 스테이지(ST(N))의 제2 스캔 출력(Gout2(N))으로 출력된다. Q 노드(Q)에 고전위 전압(VGH)이 인가됨에 따라 제2 클럭 신호(CLK2)가 제N 스테이지(ST(N))의 제2 스캔 출력(Gout2(N))으로 출력된다. 이에, 제2 클럭 신호(CLK2)가 하이 전압으로 전환됨에 따라, 제N 스테이지(ST(N))의 제2 스캔 출력(Gout2(N))에는 고전위 전압(VGH)이 출력된다. 그리고, 제2 클럭 신호(CLK2)가 로우 전압으로 전환되면, 저전위 전압(VGL)의 제2 클럭 신호(CLK2)가 제N 스테이지(ST(N))의 제2 스캔 출력(Gout2(N))으로 출력된다.
이어서, 제4 클럭 신호(CLK4)가 하이 전압으로 전환되며, Q 노드(Q)가 저전위 전압(VGL)으로 방전되고, QB 노드(QB)는 고전위 전압(VGH)으로 충전되며, 저전위 전압(VGL)의 제N 스테이지(ST(N))의 제1 스캔 출력(Gout1(N)) 및 저전위 전압(VGL)의 제N 스테이지(ST(N))의 제2 스캔 출력(Gout2(N))이 출력된다.
제4 클럭 신호(CLK4)가 하이 전압으로 전환됨에 따라 제2 스위칭부(620)의 풀다운 트랜지스터(Tpd)는 턴온된다. 풀다운 트랜지스터(Tpd)가 턴온됨에 따라 QB 노드(QB)에는 고전위 전압(VGH)이 충전된다.
QB 노드(QB)에 고전위 전압(VGH)이 충전됨에 따라 제3 스위칭부(630)의 제2 스위칭 트랜지스터(Ts2)는 턴온된다. 제2 스위칭 트랜지스터(Ts2)가 턴온됨에 따라 Q 노드(Q)는 저전위 전압(VGL)으로 방전된다. Q 노드(Q)에 저전위 전압(VGL)이 인가됨에 따라 제1 출력부(660)의 제1 버퍼 트랜지스터(Tb1) 및 제2 출력부(670)의 제3 버퍼 트랜지스터(Tb3)는 턴오프된다.
QB 노드(QB)에 고전위 전압(VGH)이 인가됨에 따라 제1 출력부(660)의 제2 버퍼 트랜지스터(Tb2) 및 제2 출력부(670)의 제4 버퍼 트랜지스터(Tb4)는 턴온된다. 제2 버퍼 트랜지스터(Tb2)가 턴온됨에 따라 저전위 전압(VGL)이 제1 출력 단자(OUT1)에 인가되며, 저전위 전압(VGL)이 제N 스테이지(ST(N))의 제1 스캔 출력(Gout1(N))으로 출력된다. 그리고, 제4 버퍼 트랜지스터(Tb4)가 턴온됨에 따라 저전위 전압(VGL)이 제2 출력 단자(OUT2)에 인가되며, 저전위 전압(VGL)이 제N 스테이지(ST(N))의 제2 스캔 출력(Gout2(N))으로 출력된다.
다음으로, 역방향 구동에 대한 설명을 위해 도 7b를 참조하면, 제3 클럭 신호(CLK3), 제2 클럭 신호(CLK2), 제1 클럭 신호(CLK1), 제5 클럭 신호(CLK5) 및 제4 클럭 신호(CLK4) 순서로 하이 전압으로의 전환 및 로우 전압으로의 전환이 이루어진다. 즉, 도 7a 에서 설명한 순방향 구동 신호(Vst)가 인가되는 경우와 달리, 제5 클럭 신호(CLK5)를 시작으로 제4 클럭 신호(CLK4), 제3 클럭 신호(CLK3), 제2 클럭 신호(CLK2), 제1 클럭 신호(CLK1) 순서대로 신호가 하이 전압으로 전환된다.
먼저, 제3 클럭 신호(CLK3) 또는 역방향 구동 신호(Vst(Rev))가 하이 전압으로 전환되면, Q 노드(Q)가 고전위 전압(VGH)으로 충전되고, QB 노드(QB)는 저전위 전압(VGL)으로 방전된다.
앞서 설명한 바와 같이, 제N 스테이지(ST(N))의 역방향 구동 단자(DT(Rev))에는 제N-1 스테이지(ST(N-1))의 제1 스캔 출력(Gout1(N-1)) 또는 별도의 역방향 스타트 신호(Vst(Rev))가 인가될 수 있다. 제N-1 스테이지(ST(N-1))의 제1 스캔 출력(Gout1(N-1))은 제3 클럭 신호(CLK3)일 수 있다. 제N 스테이지(ST(N))의 역방향 구동 단자(DT(Rev))에 하이 전압으로 전환된 제3 클럭 신호(CLK3) 또는 역방향 구동 신호(Vst(Rev))가 인가될 경우, 역방향 구동 트랜지스터(Tdrev)는 턴온되며, Q 노드(Q)에는 고전위 전압(VGH)이 충전될 수 있다. 그리고, Q 노드(Q)에 고전위 전압(VGH)이 인가됨에 따라 제1 스위칭 트랜지스터(Ts1)가 턴온되어 QB 노드(QB)에 저전위 전압(VGL)이 충전된다.
Q 노드(Q)에 고전위 전압(VGH)이 인가됨에 따라 제2 출력부(670)의 제3 버퍼 트랜지스터(Tb3)는 턴온된다. 제3 버퍼 트랜지스터(Tb3)가 턴온됨에 따라 제2 출력 단자(OUT2)에는 제2 클럭 신호(CLK2)가 제N 스테이지(ST(N))의 제2 스캔 출력(Gout2(N))으로 출력된다. 제2 클럭 신호(CLK2)가 하이 전압으로 전환되면, 고전위 전압(VGH)이 제2 스캔 출력(Gout2(N))으로 출력되며, 제2 클럭 신호(CLK2)가 로우 전압으로 전환되면, 저전위 전압(VGL)이 제2 스캔 출력(Gout2(N))으로 출력된다.
이어서, 제2 클럭 신호(CLK2)와 제1 클럭 신호(CLK1)는, 순차적으로 하이 전압으로 전환된다. 이에, 제2 출력 단자(OUT2)의 제2 스캔 출력(Gout2(N))이 고전위 전압(VGH)으로 먼저 출력되며, 이어서, 제1 출력 단자(OUT1)의 제1 스캔 출력(Gout1(N))이 고전위 전압(VGH)으로 출력된다.
구체적으로, 제2 클럭 신호(CLK2)가 하이 전압으로 전환되면, 고전위 전압(VGH)의 제2 클럭 신호(CLK2)가 제N 스테이지(ST(N))의 제2 스캔 출력(Gout2(N))으로 출력된다. Q 노드(Q)에 고전위 전압(VGH)이 인가됨에 따라 제2 클럭 신호(CLK2)가 제N 스테이지(ST(N))의 제2 스캔 출력(Gout2(N))으로 출력되며, 이에, 제2 클럭 신호(CLK2)가 하이 전압으로 전환됨에 따라, 제N 스테이지(ST(N))의 제2 스캔 출력(Gout2(N))에는 고전위 전압(VGH)이 출력된다. 그리고, 제2 클럭 신호(CLK2)가 로우 전압으로 전환되면, 저전위 전압(VGL)의 제2 클럭 신호(CLK2)가 제N 스테이지(ST(N))의 제2 스캔 출력(Gout2(N))으로 출력된다.
이어서, 제1 클럭 신호(CLK1)가 하이 전압으로 전환되면, 고전위 전압(VGH)의 제1 클럭 신호(CLK1)가 제N 스테이지(ST(N))의 제1 스캔 출력(Gout1(N))으로 출력된다. Q 노드(Q)에 고전위 전압(VGH)이 인가됨에 따라 제1 클럭 신호(CLK1)가 제N 스테이지(ST(N))의 제1 스캔 출력(Gout1(N))으로 출력된다. 이에, 제1 클럭 신호(CLK1)가 하이 전압으로 전환됨에 따라, 제N 스테이지(ST(N))의 제1 스캔 출력(Gout1(N))에는 고전위 전압(VGH)이 출력된다. 그리고, 제1 클럭 신호(CLK1)가 로우 전압으로 전환되면, 저전위 전압(VGL)의 제1 클럭 신호(CLK1)가 제N 스테이지(ST(N))의 제1 스캔 출력(Gout1(N))으로 출력된다.
이어서, 제4 클럭 신호(CLK4)가 하이 전압으로 전환되며, Q 노드(Q)가 저전위 전압(VGL)으로 방전되고, QB 노드(QB)는 고전위 전압(VGH)으로 충전되며, 저전위 전압(VGL)의 제N 스테이지(ST(N))의 제1 스캔 출력(Gout1(N)) 및 저전위 전압(VGL)의 제N 스테이지(ST(N))의 제2 스캔 출력(Gout2(N))이 출력된다.
제4 클럭 신호(CLK4)가 하이 전압으로 전환됨에 따라 제2 스위칭부(620)의 풀다운 트랜지스터(Tpd)는 턴온된다. 풀다운 트랜지스터(Tpd)가 턴온됨에 따라 QB 노드(QB)에는 고전위 전압(VGH)이 충전된다.
QB 노드(QB)에 고전위 전압(VGH)이 충전됨에 따라 제3 스위칭부(630)의 제2 스위칭 트랜지스터(Ts2)는 턴온된다. 제2 스위칭 트랜지스터(Ts2)가 턴온됨에 따라 Q 노드(Q)는 저전위 전압(VGL)으로 방전된다. Q 노드(Q)에 저전위 전압(VGL)이 인가됨에 따라 제1 출력부(660)의 제1 버퍼 트랜지스터(Tb1) 및 제2 출력부(670)의 제3 버퍼 트랜지스터(Tb3)는 턴오프된다.
QB 노드(QB)에 고전위 전압(VGH)이 인가됨에 따라 제1 출력부(660)의 제2 버퍼 트랜지스터(Tb2) 및 제2 출력부(670)의 제4 버퍼 트랜지스터(Tb4)는 턴온된다. 제2 버퍼 트랜지스터(Tb2)가 턴온됨에 따라 저전위 전압(VGL)이 제1 출력 단자(OUT1)에 인가되며, 저전위 전압(VGL)이 제N 스테이지(ST(N))의 제1 스캔 출력(Gout1(N))으로 출력된다. 그리고, 제4 버퍼 트랜지스터(Tb4)가 턴온됨에 따라 저전위 전압(VGL)이 제2 출력 단자(OUT2)에 인가되며, 저전위 전압(VGL)이 제N 스테이지(ST(N))의 제2 스캔 출력(Gout2(N))으로 출력된다.
본 발명의 다른 실시예에 따른 시프트 레지스터(540) 및 이를 포함하는 표시 장치(100)는 복수의 스테이지(ST) 각각의 제1 스위칭부(610)가 순방향 구동 트랜지스터(Td) 및 역방향 구동 트랜지스터(Tdrev)를 포함함으로써 복수의 스테이지(ST)가 양방향으로 구동될 수 있다. 구체적으로, 순방향 구동 트랜지스터(Td)에 순방향 스타트 신호(Vst) 또는 전단 스테이지(ST)의 제2 스캔 출력(Gout2(N))이 인가될 경우, 제N 클럭 신호(CLK(N))는 제N 스테이지(ST(N))의 제1 스캔 출력(Gout1(N))으로 출력될 수 있고, 이어서 제N+1 클럭 신호(CLK(N+1))는 제N 스테이지(ST(N))의 제2 스캔 출력(Gout2(N))으로 출력될 수 있다. 이때, 제N 스테이지(ST(N))의 제2 스캔 출력(Gout2(N))은 제N+1 스테이지(ST(N+1))의 순방향 구동 단자(DT)로 인가될 수 있다. 따라서, 복수의 스테이지(ST)는 상부에 배치되는 스테이지(ST)를 시작으로 하부에 배치되는 스테이지(ST) 방향으로 순방향 구동될 수 있다. 그리고, 역방향 구동 트랜지스터(Tdrev)에 역방향 스타트 신호(Vst(Rev)) 또는 후단 스테이지(ST)의 제1 스캔 출력(Gout1(N))이 인가될 경우, 제N+1 클럭 신호(CLK(N+1))는 제N 스테이지(ST(N))의 제2 스캔 출력(Gout2(N))으로 출력될 수 있고, 이어서, 제N 클럭 신호(CLK(N))는 제N 스테이지(ST(N))의 제1 스캔 출력(Gout1(N))으로 출력될 수 있다. 이때, 제N 스테이지(ST(N))의 제1 스캔 출력(Gout1(N))은 제N-1 스테이지(ST(N-1))의 역방향 구동 단자(DT(Rev))로 인가될 수 있다. 따라서, 복수의 스테이지(ST)는 하부에 배치되는 스테이지(ST)를 시작으로 상부에 배치되는 스테이지(ST) 방향으로 역방향 구동될 수 있다. 따라서, 시프트 레지스터(540)의 최상부에 배치된 첫번째 스테이지(ST)에 구동 신호가 인가되는 경우를 포함하여 최하부에 배치된 마지막 스테이지(ST)에 구동 신호가 인가되는 경우에도 복수의 스테이지(ST)는 구동될 수 있다.
한편, 최근 인공적인 기술을 활용하여 인체의 오감(시각, 청각, 후각, 미각, 촉각)을 자극함으로써 실제로 얻기 힘든 또는 얻을 수 없는 경험/환경 등을 가상으로 체험할 수 있게 하는 가상 현실(VR: Virtual Reality)에 대한 관심이 높아지고 있다. 가상 현실은 입력 장치, 출력 장치, 장치 구동 소프트웨어, 콘텐츠 등 다양한 하드웨어와 소프트웨어 모듈을 통해 구현될 수 있다. 일반적으로 가상 현실 구현 장치는 입력부, 처리부 및 출력부로 구성될 수 있다. 그 중에서 출력부는 몰입도를 높인 디스플레이 장치로 구성될 수 있다.
가상 현실 구현 장치는 정보를 표현하는 표시 장치가 매우 중요하다. 특히 가상 현실로의 몰입감을 위해서는 해상도 등의 화상 표현 성능은 물론 그 형태도 중요하다. 이에 가상 현실 구현용 표시 장치의 한 형태로서 머리에 쓰는 형태의 디스플레이(Head Mounted Display, HMD) 기기가 많이 사용된다. HMD로는 가볍고 얇은 표시 장치가 사용되는 것이 유리하다.
HMD 등으로 구현되는 가상 현실 구현 장치는 사용자의 눈에 매우 가깝게 배치되기 때문에 일반적인 표시 장치에 비해 초고해상도로 구현되어야 한다. 이에, 초고해상도의 표시 장치를 구현하기 위한 배선의 개수가 증가하게 되어 배선이 차지하는 공간이 증가하게 되며, 세프트 레지스터의 크기 또한 증가하게 된다. 또한, 이렇게 배선 및 시프트 레지스터의 크기가 증가함에 따라 비표시 영역의 크기가 증가하는 문제가 발생한다.
이에, 본 발명의 다른 실시예에 따른 시프트 레지스터(540) 및 이를 포함하는 표시 장치(100)는, 복수의 스테이지(ST) 각각이 제1 출력부(660) 및 제2 출력부(670)를 포함함으로써 시프트 레지스터(540)가 비표시 영역(110B)에서 차지하는 면적을 감소시킬 수 있다. 구체적으로, 복수의 스테이지(ST) 각각은 제1 출력부(660)를 통하여 제1 출력 단자(OUT1)에 제1 스캔 출력(Gout1(N))을 출력시킬 수 있고, 제2 출력부(670)를 통하여 제2 출력 단자(OUT2)에 제2 스캔 출력(Gout2(N))을 출력시킬 수 있다. 즉, 각각의 스테이지(ST)에서는 2개의 스캔 출력(Gout1, Gout2)이 출력될 수 있다. 각각의 스캔 출력(Gout1, Gout2)은 출력 단자(OUT1, OUT2)에 연결된 게이트 배선(GL)을 통하여 복수의 픽셀(PX)에 전달될 수 있다. 따라서, 복수의 스테이지(ST) 각각이 제1 출력부(660) 및 제2 출력부(670)를 포함함으로써, 복수의 스테이지(ST)의 수는 감소될 수 있다. 이에, 시프트 레지스터(540)가 비표시 영역(110B)에서 차지하는 면적은 감소될 수 있으며, 비표시 영역(110B)의 면적은 감소될 수 있다. 따라서, 본 발명의 다른 실시예에 따른 시프트 레지스터(540) 및 이를 포함하는 표시 장치(100)가 가상 현실 구현 장치에 적용되는 경우, 비표시 영역의 최소화하면서 사용자가에 보다 몰입감 있는 가상 현실 영상을 제공할 수 있다.
본 발명의 실시예들에 따른 시프트 레지스터 및 이를 포함하는 표시 장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 시프트 레지스터는, 복수의 스테이지를 포함하는 시프트 레지스터(shift register)로서, 복수의 스테이지 중 제N 스테이지는, 순방향 구동 신호 또는 역방향 구동 신호를 인가받아 Q 노드를 제어하는 제1 스위칭부, 제N+2 클럭 신호를 인가받아 QB 노드를 제어하는 제2 스위칭부, Q노드가 고전위 전압으로 충전된 경우 QB노드를 저전위 전압으로 방전시키고, QB노드가 고전위 전압으로 충전된 경우 Q노드를 저전위 전압으로 방전시키는 제3 스위칭부, Q노드의 전압에 기초하여 제N 클럭 신호를 출력 단자로 출력하는 출력부를 포함할 수 있다.
본 발명의 다른 특징에 따르면, 순방향 구동 신호는 제N-1 스테이지의 출력 신호 또는 순방향 스타트 신호이고, 역방향 구동 신호는 제N+1 스테이지의 출력 신호 또는 역방향 스타트 신호일 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 스위칭부는, 순방향 구동 신호를 인가받는 게이트 전극, 고전위 전압을 인가받는 드레인 전극 및 Q노드에 연결된 소스 전극을 갖는 순방향 구동 트랜지스터 및 역방향 구동 신호를 인가받는 게이트 전극, 고전위 전압을 인가받는 드레인 전극 및 Q노드에 연결된 소스 전극을 갖는 역방향 구동 트랜지스터를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 스위칭부는, 제N+2 클럭 신호를 인가받는 게이트 전극, 고전위 전압을 인가 받는 드레인 전극 및 QB노드에 연결된 소스 전극을 갖는 풀다운 트랜지스터를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제3 스위칭부는, Q노드에 연결된 게이트 전극, 저전위 전압을 인가받는 드레인 전극 및 QB노드에 연결된 소스 전극을 갖는 제1 스위칭 트랜지스터 및 QB노드에 연결된 게이트 전극, 저전위 전압을 인가받는 드레인 전극 및 Q노드에 연결된 소스 전극을 갖는 제2 스위칭 트랜지스터를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 시프트 레지스터는 고전위 전압을 인가받는 게이트 전극, Q노드에 연결된 드레인 전극 및 출력부에 연결된 소스 전극을 갖는 제3 스위칭 (ct트랜지스터를 구비하는, 제4 스위칭부 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 출력부는, Q노드의 전압을 인가받는 게이트 전극, 제N 클럭 신호를 인가받는 드레인 전극, 출력 단자와 연결된 소스 전극을 갖는 제1 버퍼 트랜지스터 및 QB노드의 전압을 인가받는 게이트 전극, 저전위 전압을 인가받는 드레인 전극 및 출력 단자와 연결된 소스 전극을 갖는 제2 버퍼 트랜지스터를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 시프트 레지스터는 제1 이상 동작 신호를 인가받는 게이트 전극, 제1 이상 동작 신호를 인가받는 드레인 전극 및 출력부의 출력 단자에 연결된 소스 전극을 갖는 제1 이상 동작 트랜지스터, 제1 이상 동작 신호를 인가받는 게이트 전극, 저전위 전압을 인가받는 드레인 전극 및 QB노드에 연결된 소스 전극을 갖는 제2 이상 동작 트랜지스터를 포함하는 이상 동작 보완부를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 이상 동작 보완부는, 제2 이상 동작 신호를 인가받는 게이트 전극, 저전위 전압을 인가받는 드레인 전극 및 출력단의 출력 단자에 연결된 소스 전극을 갖는 제3 이상 동작 트랜지스터를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 시프트 레지스터는 Q노드에 연결된 제1 커패시터 및 QB노드에 연결된 제2 커패시터를 포함하는, 안정화부를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 시프트 레지스터는, 복수의 스테이지를 포함하는 시프트 레지스터(shift register)로서, 복수의 스테이지 중 제N 스테이지는, 순방향 구동 신호 또는 역방향 구동 신호를 인가받아 Q 노드를 제어하는 제1 스위칭부, 제N+3 클럭 신호를 인가받아 QB 노드를 제어하는 제2 스위칭부, Q노드가 고전위 전압으로 충전된 경우 QB노드를 저전위 전압으로 방전시키고, QB노드가 고전위 전압으로 충전된 경우 Q노드를 저전위 전압으로 방전시키는 제3 스위칭부, Q노드의 전위에 기초하여, 제N 클럭 신호를 제1 출력 단자로 출력하는 제1 출력부 및 Q노드의 전위에 기초하여, 제N+1 클럭 신호를 제2 출력 단자로 출력하는 제2 출력부를 포함할 수 있다.
본 발명의 다른 특징에 따르면, 순방향 구동 신호는 제N-1 스테이지의 출력 신호 또는 순방향 스타트 신호이고, 역방향 구동 신호는 제N+1 스테이지의 출력 신호 또는 역방향 스타트 신호일 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 스위칭부는, 순방향 구동 신호를 인가받는 게이트 전극, 고전위 전압을 인가받는 드레인 전극 및 Q노드에 연결된 소스 전극을 갖는 순방향 구동 트랜지스터 및 역방향 구동 신호를 인가받는 게이트 전극, 고전위 전압을 인가받는 드레인 전극 및 Q노드에 연결된 소스 전극을 갖는 역방향 구동 트랜지스터를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 스위칭부는, 제N+3 클럭 신호를 인가받는 게이트 전극, 고전위 전압을 인가 받는 드레인 전극 및 QB노드에 연결된 소스 전극을 갖는 풀다운 트랜지스터를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제3 스위칭부는, Q노드에 연결된 게이트 전극, 저전위 전압을 인가받는 드레인 전극 및 QB노드에 연결된 소스 전극을 갖는 제1 스위칭 트랜지스터 및 QB노드에 연결된 게이트 전극, 저전위 전압을 인가받는 드레인 전극 및 Q노드에 연결된 소스 전극을 갖는 제2 스위칭 트랜지스터를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 시프트 레지스터는 고전위 전압을 인가받는 게이트 전극, Q노드에 연결된 드레인 전극 및 제1 출력부에 연결된 소스 전극을 갖는 제3 스위칭 트랜지스터를 포함하는, 제4 스위칭부 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 시프트 레지스터는 고전위 전압을 인가받는 게이트 전극, Q노드에 연결된 드레인 전극 및 제2 출력부에 연결된 소스 전극을 갖는 제4 스위칭 트랜지스터를 포함하는, 제5 스위칭부 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 출력부는, Q노드의 전압을 인가받는 게이트 전극, 제N 클럭 신호를 인가받는 드레인 전극, 제1 출력 단자와 연결된 소스 전극을 갖는 제1 버퍼 트랜지스터 및 QB노드에 연결된 게이트 전극, 저전위 전압을 인가받는 드레인 전극 및 제1 출력 단자와 연결된 소스 전극을 갖는 제2 버퍼 트랜지스터를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 시프트 레지스터는 제1 버퍼 트랜지스터의 게이트 전극과 제1 출력 단자 사이에 연결된 제1 커패시터를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 출력부는, Q노드의 전압을 인가받는 게이트 전극, 제N+1 클럭 신호를 인가받는 드레인 전극, 제2 출력 단자와 연결된 소스 전극을 갖는 제3 버퍼 트랜지스터 및 QB노드에 연결된 게이트 전극, 저전위 전압을 인가받는 드레인 전극 및 제2 출력 단자와 연결된 소스 전극을 갖는 제4 버퍼 트랜지스터를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 시프트 레지스터는 제3 버퍼 트랜지스터의 게이트 전극과 제2 출력 단자 사이에 연결된 제2 커패시터를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 시프트 레지스터는 이상 동작 신호를 인가받는 게이트 전극, 이상 동작 신호를 인가받는 드레인 전극 및 제1 출력부의 제1 출력 단자와 제2 출력부의 제2 출력 단자에 연결된 소스 전극을 갖는 제1 이상 동작 트랜지스터 및 이상 동작 신호를 인가받는 게이트 전극, 저전위 전압을 인가받는 드레인 전극 및 QB노드에 연결된 소스 전극을 갖는 제2 이상 동작 트랜지스터를 포함하는 이상 동작 보완부를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 이상 동작 보완부는, 이상 동작 신호를 인가받는 게이트 전극, 저전위 전압을 인가받는 드레인 전극 및 출력단의 출력 단자에 연결된 소스 전극을 갖는 제3 이상 동작 트랜지스터를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 시프트 레지스터를 포함할 수 있다.
본 발명의 다른 특징에 따르면, 표시 장치는 가상 현실 구현 장치에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 500: 표시 장치
110: 표시 패널
110A: 표시 영역
110B: 비표시 영역
120: 데이터 구동부
130: 레벨 시프터
140, 540: 시프트 레지스터
150: 타이밍 컨트롤러
210, 610: 제1 스위칭부
220, 620: 제2 스위칭부
230, 630: 제3 스위칭부
240, 640: 제4 스위칭부
250: 출력부
260: 이상 동작 보완부
270, 680: 안정화부
650: 제5 스위칭부
660: 제1 출력부
670: 제2 출력부
PX: 픽셀
DL: 데이터 배선
GL: 게이트 배선
ST: 스테이지
Gout: 스캔 출력
VGH: 고전위 전압
VGL: 저전위 전압
PT: 전원 단자
Vst: 순방향 구동 신호
DT: 순방향 구동 단자
DT(Rev): 역방향 구동 단자
Vst(Rev): 역방향 구동 신호
CT: 클럭 단자
CLK: 클럭 신호
OUT: 출력 단자

Claims (25)

  1. 복수의 스테이지를 포함하는 시프트 레지스터(shift register)로서,
    상기 복수의 스테이지 중 제N 스테이지는,
    순방향 구동 신호 또는 역방향 구동 신호를 인가받아 Q노드를 제어하는 제1 스위칭부;
    제N+2 클럭 신호를 인가받아 QB노드를 제어하는 제2 스위칭부;
    상기 Q노드가 고전위 전압으로 충전된 경우 상기 QB노드를 저전위 전압으로 방전시키고, 상기 QB노드가 고전위 전압으로 충전된 경우 상기 Q노드를 저전위 전압으로 방전시키는 제3 스위칭부;
    상기 Q노드의 전압에 기초하여 제N 클럭 신호를 출력 단자로 출력하는 출력부를 포함하며,
    상기 제1 스위칭부는,
    상기 순방향 구동 신호를 인가받는 게이트 전극, 고전위 전압을 인가받는 드레인 전극 및 상기 Q노드에 연결된 소스 전극을 갖는 순방향 구동 트랜지스터; 및
    상기 역방향 구동 신호를 인가받는 게이트 전극, 고전위 전압을 인가받는 드레인 전극 및 상기 Q노드에 연결된 소스 전극을 갖는 역방향 구동 트랜지스터를 포함하고,
    상기 순방향 구동 신호는 제N-1 스테이지의 출력 신호를 포함하며,
    상기 역방향 구동 신호는 제N+1 스테이지의 출력 신호를 포함하는 시프트 레지스터.
  2. 제1항에 있어서,
    상기 복수의 스테이지 중 첫번째 스테이지는 상기 순방향 구동 신호로써 기설정된 순방향 스타트 신호를 인가받고, 상기 복수의 스테이지 중 마지막 스테이지는 상기 역방향 구동 신호로써 기설정된 역방향 스타트 신호를 인가받는, 시프트 레지스터.
  3. 삭제
  4. 제1항에 있어서,
    상기 제2 스위칭부는,
    제N+2 클럭 신호를 인가받는 게이트 전극, 고전위 전압을 인가 받는 드레인 전극 및 상기 QB노드에 연결된 소스 전극을 갖는 풀다운 트랜지스터를 포함하는, 시프트 레지스터.
  5. 제1항에 있어서,
    상기 제3 스위칭부는,
    상기 Q노드에 연결된 게이트 전극, 저전위 전압을 인가받는 드레인 전극 및 상기 QB노드에 연결된 소스 전극을 갖는 제1 스위칭 트랜지스터; 및
    상기 QB노드에 연결된 게이트 전극, 저전위 전압을 인가받는 드레인 전극 및 상기 Q노드에 연결된 소스 전극을 갖는 제2 스위칭 트랜지스터를 포함하는, 시프트 레지스터.
  6. 제1항에 있어서,
    고전위 전압을 인가받는 게이트 전극, 상기 Q노드에 연결된 드레인 전극 및 상기 출력부에 연결된 소스 전극을 갖는 제3 스위칭 트랜지스터를 구비하는, 제4 스위칭부 더 포함하는, 시프트 레지스터.
  7. 제1항에 있어서,
    상기 출력부는,
    상기 Q노드의 전압을 인가받는 게이트 전극, 상기 제N 클럭 신호를 인가받는 드레인 전극, 상기 출력 단자와 연결된 소스 전극을 갖는 제1 버퍼 트랜지스터; 및
    상기 QB노드의 전압을 인가받는 게이트 전극, 저전위 전압을 인가받는 드레인 전극 및 상기 출력 단자와 연결된 소스 전극을 갖는 제2 버퍼 트랜지스터를 포함하는, 시프트 레지스터.
  8. 제1항에 있어서,
    제1 이상 동작 신호를 인가받는 게이트 전극, 상기 제1 이상 동작 신호를 인가받는 드레인 전극 및 상기 출력부의 상기 출력 단자에 연결된 소스 전극을 갖는 제1 이상 동작 트랜지스터;
    상기 제1 이상 동작 신호를 인가받는 게이트 전극, 저전위 전압을 인가받는 드레인 전극 및 상기 QB노드에 연결된 소스 전극을 갖는 제2 이상 동작 트랜지스터를 포함하는 이상 동작 보완부를 더 포함하는, 시프트 레지스터.
  9. 제8항에 있어서,
    상기 이상 동작 보완부는,
    상기 제2 이상 동작 신호를 인가받는 게이트 전극, 저전위 전압을 인가받는 드레인 전극 및 상기 출력 단자에 연결된 소스 전극을 갖는 제3 이상 동작 트랜지스터를 더 포함하는, 시프트 레지스터.
  10. 삭제
  11. 복수의 스테이지를 포함하는 시프트 레지스터(shift register)로서,
    상기 복수의 스테이지 중 제N 스테이지는,
    순방향 구동 신호 또는 역방향 구동 신호를 인가받아 Q노드를 제어하는 제1 스위칭부;
    제N+3 클럭 신호를 인가받아 QB노드를 제어하는 제2 스위칭부;
    상기 Q노드가 고전위 전압으로 충전된 경우 상기 QB노드를 저전위 전압으로 방전시키고, 상기 QB노드가 고전위 전압으로 충전된 경우 상기 Q노드를 저전위 전압으로 방전시키는 제3 스위칭부;
    상기 Q노드의 전위에 기초하여, 제N 클럭 신호를 제1 출력 단자로 출력하는 제1 출력부; 및
    상기 Q노드의 전위에 기초하여, 제N+1 클럭 신호를 제2 출력 단자로 출력하는 제2 출력부를 포함하고,
    상기 제1 스위칭부는,
    상기 순방향 구동 신호를 인가받는 게이트 전극, 고전위 전압을 인가받는 드레인 전극 및 상기 Q노드에 연결된 소스 전극을 갖는 순방향 구동 트랜지스터; 및
    상기 역방향 구동 신호를 인가받는 게이트 전극, 고전위 전압을 인가받는 드레인 전극 및 상기 Q노드에 연결된 소스 전극을 갖는 역방향 구동 트랜지스터를 포함하고,
    상기 순방향 구동 신호는 제N-1 스테이지의 출력 신호를 포함하며,
    상기 역방향 구동 신호는 제N+1 스테이지의 출력 신호를 포함하는 시프트 레지스터.
  12. 제11항에 있어서,
    상기 복수의 스테이지 중 첫번째 스테이지는 상기 순방향 구동 신호로써 기설정된 순방향 스타트 신호를 인가받고, 상기 복수의 스테이지 중 마지막 스테이지는 상기 역방향 구동 신호로써 기설정된 역방향 스타트 신호를 인가받는, 시프트 레지스터.
  13. 삭제
  14. 제11항에 있어서,
    상기 제2 스위칭부는,
    제N+3 클럭 신호를 인가받는 게이트 전극, 고전위 전압을 인가 받는 드레인 전극 및 상기 QB노드에 연결된 소스 전극을 갖는 풀다운 트랜지스터를 포함하는, 시프트 레지스터.
  15. 제11항에 있어서,
    상기 제3 스위칭부는,
    상기 Q노드에 연결된 게이트 전극, 저전위 전압을 인가받는 드레인 전극 및 상기 QB노드에 연결된 소스 전극을 갖는 제1 스위칭 트랜지스터; 및
    상기 QB노드에 연결된 게이트 전극, 저전위 전압을 인가받는 드레인 전극 및 상기 Q노드에 연결된 소스 전극을 갖는 제2 스위칭 트랜지스터를 포함하는, 시프트 레지스터.
  16. 제11항에 있어서,
    고전위 전압을 인가받는 게이트 전극, 상기 Q노드에 연결된 드레인 전극 및 상기 제1 출력부에 연결된 소스 전극을 갖는 제3 스위칭 트랜지스터를 포함하는, 제4 스위칭부 더 포함하는, 시프트 레지스터.
  17. 제11항에 있어서,
    고전위 전압을 인가받는 게이트 전극, 상기 Q노드에 연결된 드레인 전극 및 상기 제2 출력부에 연결된 소스 전극을 갖는 제4 스위칭 트랜지스터를 포함하는, 제5 스위칭부 더 포함하는, 시프트 레지스터.
  18. 제11항에 있어서,
    상기 제1 출력부는,
    상기 Q노드의 전압을 인가받는 게이트 전극, 상기 제N 클럭 신호를 인가받는 드레인 전극, 상기 제1 출력 단자와 연결된 소스 전극을 갖는 제1 버퍼 트랜지스터; 및
    상기 QB노드에 연결된 게이트 전극, 저전위 전압을 인가받는 드레인 전극 및 상기 제1 출력 단자와 연결된 소스 전극을 갖는 제2 버퍼 트랜지스터를 포함하는, 시프트 레지스터.
  19. 삭제
  20. 제11항에 있어서,
    상기 제2 출력부는,
    상기 Q노드의 전압을 인가받는 게이트 전극, 상기 제N+1 클럭 신호를 인가받는 드레인 전극, 상기 제2 출력 단자와 연결된 소스 전극을 갖는 제3 버퍼 트랜지스터; 및
    상기 QB노드에 연결된 게이트 전극, 저전위 전압을 인가받는 드레인 전극 및 상기 제2 출력 단자와 연결된 소스 전극을 갖는 제4 버퍼 트랜지스터를 포함하는, 시프트 레지스터.
  21. 삭제
  22. 제11항에 있어서,
    이상 동작 신호를 인가받는 게이트 전극, 상기 이상 동작 신호를 인가받는 드레인 전극 및 상기 제1 출력부의 상기 제1 출력 단자와 상기 제2 출력부의 상기 제2 출력 단자에 연결된 소스 전극을 갖는 제1 이상 동작 트랜지스터; 및
    상기 이상 동작 신호를 인가받는 게이트 전극, 저전위 전압을 인가받는 드레인 전극 및 상기 QB노드에 연결된 소스 전극을 갖는 제2 이상 동작 트랜지스터를 포함하는 이상 동작 보완부를 더 포함하는, 시프트 레지스터.
  23. 제22항에 있어서,
    상기 이상 동작 보완부는,
    상기 이상 동작 신호를 인가받는 게이트 전극, 저전위 전압을 인가받는 드레인 전극 및 상기 출력 단자에 연결된 소스 전극을 갖는 제3 이상 동작 트랜지스터를 더 포함하는, 시프트 레지스터.
  24. 제1항, 제2항, 제4항 내지 제9항, 제11항, 제12항, 제14항 내지 제18항, 제20항, 제22항 및 제23항 중 어느 한 항에 있어서,
    상기 시프트 레지스터를 포함하는, 표시 장치.
  25. 삭제
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