KR102437684B1 - 표시장치 - Google Patents

Abstract

본 발명에 의한 표시장치는 이형 액티브영역, 베젤 영역, 게이트 구동회로, 제1 도전층 및 보조 도전층을 포함한다. 이형 액티브영역은 스캔라인들과 데이터라인들에 의해 구획된 픽셀들을 갖는다. 베젤 영역은 액티브영역의 외측에 위치한다. 게이트 구동회로는 베젤 영역에 배치되며, 스캔 펄스를 발생한다. 제1 도전층은 베젤 영역에 배치되며, 게이트 구동회로로부터 스캔 펄스가 인가된다. 보조 도전층은 베젤 영역에 배치되며, 제1 도전층을 스캔 라인에 전기적으로 연결하여 제1 도전층으로부터의 스캔 펄스를 스캔라인으로 전달한다. 이때, 제1 도전층 및 상기 스캔라인은, 동일층 상에서 서로 분리된다. 보조 도전층은 제1 도전층 및 스캔라인의 아래에 배치된다. 보조 도전층과, 상기 제1 도전층 및 상기 스캔라인 사이에는 하나 이상의 절연층이 개재된다.

Description

표시장치{DISPLAY DEVICE}

본 발명은 이형 액티브영역을 갖는 표시장치에 관한 것이다.

정보화 기술이 발달함에 따라 사용자와 정보 간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기발광 다이오드 표시장치(Organic Light Emitting Display: OLED), 양자점 표시장치(Quantum Dot Display; QDD), 액정 표시장치(Liquid Crystal Display: LCD) 및 플라즈마 표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.

또한, 최근에는 플렉서블(flexible) 표시장치가 상용화되고 있다. 플렉서블 표시장치는 다양한 디자인 구현이 가능하고 휴대성과 내구성에 장점이 있다. 이러한 플렉서블 표시장치는 스마트폰과 태블릿 PC와 같은 모바일 기기 뿐만 아니라 TV(Television), 자동차 디스플레이, 웨어러블 기기 등 다양한 분야에 적용되고 있다. 이러한 플렉서블 표시장치는 다양한 분야에 적용되기 위해, 기존의 사각형 형태가 아닌 다양한 형태의 이형(異形)일 것이 요구되고 있다.

이러한 이형 표시장치는 기존의 표시장치들과 형상을 달리하기 때문에, 표시장치를 구성하는 여러 구조물들의 배치가 달라질 수 밖에 없다. 예를 들어, 이형 표시장치에서는, 기존의 표시장치와는 다른 라인 배열 구조가 필요하다. 즉, 이형 표시장치의 특성에 맞게 배열되되, 서로 다른 신호(또는, 전압)가 인가되는 각 신호 라인들 사이에서 단락(short circuit) 불량 등이 발생하지 않도록 효율적으로 배치할 수 있는 신규한 라인 배열 구조 개발이 요구된다.

본 발명은 베젤 영역을 지나가는 신호 라인의 배열 구조를 달리하여, 서로 다른 신호가 인가되는 신호 라인들 사이에 발생할 수 있는 불량을 최소화한 표시장치를 제공한다.

상기 목적을 달성하기 위해, 본 발명에 의한 표시장치는 이형 액티브영역, 베젤 영역, 제1 도전층, 보조 도전층을 포함한다. 이형 액티브영역은 스캔라인들과 데이터라인들에 의해 구획된 픽셀들을 갖는다. 베젤 영역은 액티브영역의 외측에 위치한다. 제1 도전층은 베젤 영역에 배치되며, 게이트 구동회로로부터 스캔 펄스가 인가된다. 보조 도전층은 베젤 영역에 배치되며, 제1 도전층으로부터 스캔라인에 스캔 펄스를 전달한다. 이때, 보조 도전층은 적어도 하나 이상의 절연층을 사이에 두고, 제1 도전층 및 스캔라인의 아래에 배치된다.

보조 도전층은 제1 도전층 보다 얇을 수 있다.

스캔라인들과 연결된 보조 도전층들 중 적어도 어느 하나는 다른 하나와 길이가 상이할 수 있다.

본 발명에 의한 표시장치는 링크 영역, 제2 도전층을 더 포함할 수 있다. 링크 영역은 게이트 구동회로와 액티브영역 사이에 정의되며, 보조 도전층이 배치된다. 제2 도전층은 적어도 하나 이상의 절연층을 사이에 두고 제1 도전층 및 스캔라인 위에 배치되며, 데이터라인으로부터 데이터 전압을 공급받는다. 이때, 제2 도전층은 링크 영역에서, 보조 도전층과 중첩되어 제1 커패시터를 형성한다.

본 발명에 의한 표시장치는 제3 도전층을 더 포함할 수 있다. 제3 도전층은 적어도 하나 이상의 절연층을 사이에 두고, 제2 도전층 위에 배치된다. 이때, 제2 도전층은, 링크 영역에서, 제3 도전층과 중첩되어 제2 커패시터를 형성한다.

보조 도전층의 일단은, 절연층을 관통하는 제1 콘택홀을 통해 제1 도전층과 접속되고, 보조 도전층의 타단은, 절연층을 관통하는 제2 콘택홀을 통해 스캔라인과 접속될 수 있다.

본 발명의 바람직한 실시예는 게이트 구동회로와 액티브영역 사이의 층간 라인 구조를 변경하여, 도전층 상의 스텝 커버리지(step coverage) 불량을 개선하고, 서로 다른 신호가 인가되는 도전층들 사이의 단락(short circuit)을 방지할 수 있다.

또한, 액티브 영역의 형상이 이형인 경우, 스캔라인들은 그 위치에 따라 길이가 상이할 수 있다. 본 발명에 의한 바람직한 실시예는 게이트 구동 회로와 액티브영역 사이에서의 층간 라인 구조를 변경하여, 액티브영역에 형성되는 스캔라인들의 길이 차이에 의한 로드(load) 편차 보상을 용이하게 할 수 있다.

도 1은 본 발명에 의한 표시장치를 보여 주는 블록도이다.
도 2는 본 발명에 의한 표시패널을 보여 주는 도면이다.
도 3은 픽셀 어레이의 일부를 간략하게 보여 주는 도면이다.
도 4 및 도 5는 GIP 회로가 표시패널의 양측에 배치된 경우, 게이트 구동회로와 스캔라인들의 다양한 연결 형태를 보여 주는 도면들이다.
도 6은 게이트 구동회로와 액티브영역의 연결관계를 개략적으로 도시한 블록도이다.
도 7은 게이트 구동회로의 시프트 레지스터가 GIP 회로로 구현된 예를 보여 주는 도면들이다.
도 8은 GIP 회로에서 하나의 스테이지 회로 구성을 간략히 보여 주는 도면이다.
도 9는 액티브영역 내의 픽셀을 개략적으로 나타낸 구성도이다.
도 10은 도 9에 도시된 픽셀 내 회로 구성도의 일 예를 보여주는 등가 회로도이다.
도 11은 도 10에 도시된 등가 회로도의 동작을 보여주는 파형도이다.
도 12는 링크 영역의 층간 배치 구조를 설명하기 위한 단면도이다.
도 13은 본 발명의 바람직한 실시예에 의한 게이트 구동회로와 액티브영역의 연결관계를 개략적으로 도시한 블록도이다.
도 14 내지 16은 본 발명의 바람직한 실시예를 설명하기 위해 링크 영역의 층간 배치 구조를 개략적으로 도시한 단면도들이다.
도 17은 본 발명의 바람직한 실시예에 의한 효과를 설명하기 위한 도면들이다.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

본 발명에 의한 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 전계방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED), 전기영동 표시소자(Electrophoresis, EPD) 등의 표시장치 기반으로 구현될 수 있다. 이하, 설명의 편의를 위해, 표시장치가 유기발광 다이오드 소자를 포함하는 경우를 예로 들어 설명한다.

도 1은 본 발명에 의한 표시장치를 보여 주는 블록도이다. 도 2는 본 발명에 의한 표시패널을 보여 주는 도면이다. 도 3은 픽셀 어레이의 일부를 간략하게 보여 주는 도면이다. 도 4 및 도 5는 GIP 회로가 표시패널의 양측에 배치된 경우, 게이트 구동회로와 스캔라인들의 다양한 연결 형태를 보여 주는 도면들이다.

도 1 내지 도 3을 참조하면, 본 발명에 의한 표시장치는 디스플레이 구동회로 및 표시패널(110)을 포함한다.

디스플레이 구동 회로는 게이트 구동회로(120), 데이터 구동회로(140) 및 타이밍 콘트롤러(30)를 포함하여 입력 영상의 비디오 데이터전압을 표시 패널(110)의 픽셀들에 기입한다. 데이터 구동회로(140)는 타이밍 콘트롤러(30)로부터 입력되는 디지털 비디오 데이터(RGB)를 아날로그 감마보상전압으로 변환하여 데이터전압을 발생한다. 데이터 구동회로(140)로부터 출력된 데이터전압은 데이터라인들(DL)에 공급된다. 게이트 구동회로(120)는 데이터전압에 동기되는 스캔 펄스를 스캔라인들(GL)에 순차적으로 공급하여 데이터 전압이 기입되는 표시 패널(110)의 픽셀들을 선택한다.

타이밍 콘트롤러(30)는 호스트 시스템(20)으로부터 입력되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받아 데이터 구동회로(140)와 게이트 구동회로(120)의 동작 타이밍을 동기시킨다. 데이터 구동회로(140)를 제어하기 위한 데이터 타이밍 제어신호는 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 게이트 구동회로(120)를 제어하기 위한 게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다.

호스트 시스템(20)은 텔레비젼 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템(20)은 스케일러(scaler)를 내장한 SoC(System on chip)을 포함하여 입력 영상의 디지털 비디오 데이터(RGB)를 표시 패널(110)에 표시하기에 적합한 포맷으로 변환한다. 호스트 시스템(20)은 디지털 비디오 데이터와 함께 타이밍 신호들(Vsync, Hsync, DE, MCLK)을 타이밍 콘트롤러(30)로 전송한다.

표시패널(110)의 외관을 형성하는 기판(SUB)의 형상은 특정 형상으로 한정되지 않는다. 즉, 도면에서는 기판(SUB)의 형상이 대략 원형의 형상을 갖는 경우를 예로 들어 도시하였으나, 이에 한정되는 것은 아니다. 기판(SUB)의 평면 형상은 다각형, 원형, 타원형 등 다양한 평면 도형 형상을 가질 수 있다. 이하, 기판(SUB)의 형상이 원형인 경우를 예로 들어 설명한다.

표시패널(110)은 액티브영역(AA)과 베젤 영역(BZ)을 포함한다. 액티브영역(AA)은 기존의 사각형 형상이 아닌 이형이다. 액티브영역(AA)의 평면 형상은 기판(SUB)의 평면 형상과 동일할 수 있으나, 상이할 수도 있다. 예를 들어, 사각형의 외형을 갖는 표시패널(110) 상에 원형의 액티브영역(AA)이 정의될 수 있다. 이하 설명에서는, 액티브영역(AA)이 원형인 경우를 예로 들어 설명한다.

액티브영역(AA)은 데이터라인들(DL), 데이터라인들(DL)과 교차하는 스캔라인들(GL), 및 데이터라인들(DL)과 스캔라인들(GL)에 의해 매트릭스 형태로 정의된 픽셀들(10)을 포함한다. 액티브영역(AA)에는 입력 영상의 데이터가 표시된다. 액티브영역(AA)은 기준전압(Vref)을 픽셀들(10)에 공급하는 기준전압 라인(Reference Line, "REF 라인"이라 함), 고전위 전원 전압(VDD)을 픽셀들(10)에 공급하는 고전위 라인(VDD Line, 이하 "VDD 라인"이라 함)을 더 포함한다. 스캔라인들(GL)은 픽셀들(10)에 스캔 펄스를 공급한다. 스캔라인들(GL)은, 제1 스캔 펄스(SCAN1)가 인가되는 제1 스캔라인들(GL1)과, 제2 스캔 펄스(SCAN2)가 인가되는 제2 스캔라인들(GL2)을 포함한다. 데이터라인들(DL)은 픽셀들(10)에 데이터전압을 전달한다.

픽셀들(10) 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀로 나뉘어진다. 픽셀들(10) 각각은 백색 서브 픽셀을 더 포함할 수 있다. 픽셀들(10) 각각에 데이터라인(DL), 스캔라인(GL), REF 라인, 및 VDD 라인 등이 연결된다.

베젤 영역(BZ)은 액티브영역(AA)의 외측에 배치된다. 베젤 영역(BZ)에는 데이터 라우팅부(111), 멀티플렉서(Multiplexer, 160), 고전위 라우팅부(112), 기준전압 라우팅부(113), 게이트 구동회로(GIC, 120) 및 저전위 라우팅부(114)를 포함할 수 있다. 상기한 각 구성들은, 상호간 단락(shrt circuit)을 방지하기 위해, 각각 일정 간격 이격 배치되는 것이 바람직하다. 표시장치의 심미성을 향상시키기 위해, 상기 구성들을 적절히 분리 배치하여 베젤 영역(BZ)을 최소화하는 것이 바람직하다.

데이터 라우팅부(111)는 패드부(180)로부터 베젤 영역(BZ)의 양측으로 연장되며, 액티브영역(AA)의 형상을 따라 정의될 수 있다. 데이터 라우팅부(111)에는 복수의 데이터 라우팅 라인들이 배치된다. 데이터 라우팅 라인들은 데이터 구동회로(140)에 전기적으로 연결되어, 데이터 구동회로(140)에서 출력되는 데이터전압을 픽셀들(10)에 공급한다. 데이터 라우팅부(111)에 형성된 데이터 라우팅 라인들은 패드부(180)에 구비된 패드들과 전기적으로 연결되며, 데이터 구동회로(140)의 출력 채널들에 일대일로 대응된다.

데이터 구동회로(140)는 연성회로기판(140a) 상에 실장되어 이방성 도전 필름(Anisotropic Conductive Film, ACF)을 통해 패드부(180)와 전기적으로 연결될 수 있다. 연성회로기판(140a)은 표시패널(110)의 배면 방향으로 벤딩될 수 있고, 이때, 데이터 구동회로(140)는 표시패널(110)의 배면에 위치할 수 있다.

멀티플렉서(MUX, 160)는 액티브영역(AA)과 데이터 라우팅부(111) 사이에 배치된다. 멀티플렉서(160)는 데이터 라우팅부(111)에 구비된 데이터 라우팅 라인들로부터 데이터전압을 공급받아 액티브영역(AA)의 데이터라인들(DL)에 분배한다. 멀티플렉서(160)의 일단은 데이터 라우팅부(111)의 데이터 라우팅 라인들에 전기적으로 연결되고, 타단은 액티브영역(AA)의 데이터라인(DL)들과 전기적으로 연결된다. 멀티플렉서(160)는 먹스 인에이블 신호에 응답하여 데이터 구동회로(140)에서 하나의 출력 단자로부터 출력된 데이터 신호를 다수의 데이터라인들(DL)로 시분할 분배한다. 따라서, 멀티플렉서(160)는 데이터 구동회로(140)의 출력 단자와 그에 연결된 데이터 라우팅 라인들의 개수를 줄인다.

데이터 라우팅부(111)와 멀티플렉서(160)는 액티브영역(AA)과 인접하도록 배치하는 것이 바람직하다. 데이터 라우팅부(111)와 멀티플렉서(160)는 액티브영역(AA)의 상반구 및 하반구 중 어느 하나에만 배치될 수 있다. 액티브영역(AA)의 상반구는 액티브영역(AA)의 중심을 지나는 수평라인을 기준으로 상부 영역을 의미한다. 액티브영역(AA)의 하반구는 액티브영역(AA)의 중심을 지나는 수평라인을 기준으로 하부 영역을 의미한다. 데이터 라우팅부(111)와 멀티플렉서(160)는 데이터 구동회로(140)와 인접하도록 배치하는 것이 바람직하다.

베젤 영역(BZ)의 일측에는 AP(Auto Probe)스위치 회로(115)가 더 구비될 수 있다. AP스위치 회로(115)는 액티브영역(AA)의 스캔라인들(GL) 및 데이터라인들(DL)과 전기적으로 연결되어 픽셀(10)의 점등을 검사하기 위해 동작한다.

고전위 라우팅부(112)는 패드부(180)로부터 베젤 영역(BZ)의 양측으로 연장되며, 액티브영역(AA)의 형상을 따라 정의될 수 있다. 고전위 라우팅부(112)는 데이터 라우팅부(111) 외측에 정의될 수 있다. 고전위 라우팅부(112)에는 VDD 라우팅 라인이 배치된다. VDD 라우팅 라인은 전원발생부에서 출력되는 고전위 전원 전압(VDD)을 공급받는다. VDD 라우팅 라인은 액티브영역(AA)의 VDD 라인들과 각각 전기적으로 연결된다. 고전위 전원 전압(VDD)은 VDD 라우팅 라인을 통해 VDD 라인들에 각각 전달된다. 고전위 전원 전압(VDD)은 보상화소의 구동 박막 트랜지스터(Thin Film Transistor, 이하 "TFT"라 함)를 구동하거나 유기발광 다이오드(Organic Light Emitting Diode, 이하 "OLED"라 함) 구동에 필요한 전원이다.

기준전압 라우팅부(113)는 패드부(180)로부터 베젤 영역(BZ)의 양측으로 연장되며, 액티브영역(AA)의 형상을 따라 정의될 수 있다. 기준전압 라우팅부(113)는 데이터 라우팅부(111) 외측에 정의될 수 있다. 기준전압 라우팅부(113)에는 REF 라우팅 라인이 배치된다. REF 라우팅 라인은 전원발생부에서 출력되는 기준 전압(Vref)을 공급받는다. REF 라우팅 라인은 액티브영역(AA)의 REF 라인들과 각각 전기적으로 연결된다. 기준 전압(Vref)은 REF 라우팅 라인을 통해 REF 라인들 각각에 전달된다. 기준 전압(Vref)은 보상화소 구동 시, TFT 및 OLED의 전위를 초기화(Reset)하기 위해 필요한 전원이다. 기준전압(Vref)은 초기화(initial(VINI)) 전원일 수 있다.

도시한 바와 같이, 고전위 라우팅부(112)와 기준전압 라우팅부(113) 중 어느 하나는 패드부(180)로부터 연장되어 상반구에 위치하고, 다른 하나는 패드부(180)로부터 연장되어 상반구 및 하반구에 위치할 수 있다. 다만, 이에 한정되는 것은 아니며, 고전위 라우팅부(112)와 기준전압 라우팅부(113) 모두 패드부(180)로부터 연장되어 상반구 및 하반구에 위치할 수 있다. 다른 예로, 전원발생부와 연결되는 패드부가 상, 하측 모두에 구비된 경우, 고전위 라우팅부(112)와 기준전압 라우팅부(113) 중 어느 하나는 상측 패드부로부터 연장되어 상반구에 위치할 수 있고, 다른 하나는 하측 패드부로부터 연장되어 하반구에 위치할 수 있다. 고전위 라우팅부(112)와 기준전압 라우팅부(113)에 각각 배치되는 VDD 라우팅 라인과 REF 라우팅 라인은 안정적으로 전압 레벨을 유지할 수 있는 충분한 면적을 갖도록 형성되는 것이 바람직하다.

액티브영역(AA)이 이형인 경우, 액티브영역(AA)의 전원 라인(REF 라인 또는 VDD 라인)들은 형성 위치에 따라 그 길이가 상이하다. 즉, 액티브영역(AA)의 중심부와 외곽부에 배치되는 전원 라인들의 길이는 서로 상이하다. 전원 라인들은 형성 위치에 따라 그 길이가 상이하기 때문에, 각 전원 라인들 마다 그에 연결된 픽셀 개수도 상이하다. 이에 따라, 전원 라인들 사이에는 로드(load) 편차가 발생할 수 있다.

로드 편차로 인한 휘도 균일도 저하를 방지하기 위해, 액티브영역(AA)과 인접한 영역에는 고전위 링크 라인(117) 및 기준전압 링크 라인(118)이 형성된다. 고전위 링크 라인(117) 및 기준전압 링크 라인(118)은 등 전위를 형성을 위한 라인을 의미한다. 서로 대응되는 VDD 라우팅 라인과 VDD 라인들은 VDD 링크 채널들에 의해 각각 전기적으로 연결된다. 고전위 링크 라인(117)은 액티브영역(AA)과 인접하게 배치되어, VDD 링크 채널들을 전기적으로 연결시킨다. 서로 대응되는 REF 라우팅 라인과 REF 라인들은 REF 링크 채널들에 의해 각각 전기적으로 연결된다. 기준전압 링크 라인(118)은 액티브영역(AA)과 인접하게 배치되어, REF 링크 채널들을 전기적으로 연결시킨다. 고전위 링크 라인(117) 및 기준전압 링크 라인(118)을 형성함으로써, 액티브영역(AA)의 픽셀(10)에 고전위 전원 전압(VDD) 및 기준 전압(Vref)을 균일하게 공급할 수 있다.

액티브영역(AA)이 이형인 경우, 액티브영역(AA)의 데이터라인들(DL)은 형성 위치에 따라 그 길이가 상이하다. 즉, 액티브영역(AA)의 중심부와 외곽부에 배치되는 데이터라인들(DL)의 길이는 서로 상이하다. 데이터라인들(DL)은 형성 위치에 따라 그 길이가 상이하기 때문에, 각 데이터라인들(DL) 마다 그에 연결된 픽셀 개수도 상이하다. 데이터라인들(DL)의 길이 차이에 의해 커패시터 편차가 발생할 수 있으며, 이는 휘도 불균일 문제 등을 야기하여 표시장치의 표시 품질을 저하시킨다.

이를 방지하기 위해, 베젤 영역(BZ)에는 보상 커패시터(116)가 형성될 수 있다. 도시된 바와 같이, 보상 커패시터(116)는 기준전압 라우팅부(113)에 형성될 수 있다. 다만 이에 한정되는 것은 아니다. 보상 커패시터(116)는 적어도 하나 이상의 절연층을 사이에 두고 제1 커패시터 전극과 제2 커패시터 전극이 중첩되어 형성될 수 있다. 제1 커패시터 전극은 액티브영역(AA)의 데이터라인(DL)과 전기적으로 연결된다. 보상 커패시터(116)가 기준전압 라우팅부(113)에 형성된 경우, 제2 커패시터 전극은 REF 라우팅 라인일 수 있다.

보상 커패시터(116)는 수직방향으로 형성된 이중 커패시터일 수 있다. 상부에서는 제1 커패시터 전극과 제2 커패시터 전극이 중첩되어 제1 커패시터를 형성할 수 있고, 하부에서는 제1 커패시터 전극과 제3 커패시터 전극이 중첩되어 제2 커패시터를 형성할 수 있다. 이때, 제3 커패시터 전극은 이웃하는 게이트 구동회로(120)로부터 공급된 스캔 펄스가 인가되는 전극일 수 있다.

보상 커패시터(116)는 필요에 따라 복수 개일 수 있으며, 복수 개의 보상 커패시터(116)들 중 적어도 어느 하나는 다른 하나와 다른 용량 값을 가질 수 있다. 즉, 보상 커패시터(116)들은 대응되는 데이터라인(DL)의 길이에 따라 편차를 보상할 수 있는 적절한 용량값을 갖도록 마련된다.

게이트 구동회로(120)는 시프트 레지스터(Shift Register)를 포함한다. 시프트 레지스터(Shift Register)는 종속적으로 접속된 스테이지들을 포함한다. 스테이지들은 스타트 펄스(GSP)에 응답하여 스캔 펄스(SCAN1, SCAN2)를 출력하고, 시프트 클럭(GCLK1 내지 GCLK4)에 따라 스캔 펄스(SCAN1, SCAN2)의 출력을 시프트한다. 게이트 구동회로(120)는 GIP(Gate-driver In Panel) 회로의 방식에 따라 표시패널(110)의 베젤 영역(BZ) 상에 직접 배치될 수 있다.

게이트 구동회로(120)는 베젤 영역(BZ) 상에서 액티브영역(AA)과 일정한 간격만큼 이격되어 액티브영역(AA)의 형상을 따라 배치될 수 있다. 게이트 구동회로(120)는 스캔라인들(GL)에 스캔 펄스를 공급한다. 게이트 구동회로(120)는 액티브영역(AA)을 중심으로 베젤 영역(BZ)의 양측 각각에 배치될 수 있다. 다만, 이에 한정되는 것은 아니며, 게이트 구동회로(120)는 베젤 영역(BZ)의 어느 일측에 배치될 수 있다. 게이트 구동회로(120)는 스캔라인(GL)을 소정의 그룹으로 나누고, 나누어진 그룹 별로 스캔 펄스를 공급할 수 있다.

예를 들어, 도 4를 더 참조하면, 게이트 구동회로(120)는 표시패널(110)의 일측에 배치되는 제1 GIP 회로(GIP(L))와, 표시패널(110)의 타측에 배치되는 제2 GIP 회로(GIP(R))를 포함할 수 있다.

제1 및 제2 GIP 회로(GIP(L), GIP(R)) 각각은 모든 스캔라인들(GL1 내지 GLn)에 연결될 수 있다. 제1 및 제2 GIP 회로(GIP(L), GIP(R)) 각각은 스타트 펄스(GSP)를 입력받아 동시에 스캔 펄스를 출력한다. 따라서, 제1 및 제2 GIP 회로(GIP(L), GIP(R))로부터 출력된 스캔 펄스는 같은 스캔라인(GL)의 양 끝단에 동시에 인가된다.

다른 예로, 도 5를 더 참조하면, 제1 GIP 회로(GIP(L))는 제1 그룹의 스캔라인들(GL)에 연결되어 제1 그룹의 스캔라인들(GL)에 스캔 펄스를 순차적으로 공급한다. 제2 GIP 회로(GIP(R))는 제2 그룹의 스캔라인들(GL)에 연결되어 제2 그룹의 스캔라인들(GL)에 스캔 펄스를 순차적으로 공급한다. 제1 그룹의 스캔라인들(GL)은 기수 번째 스캔라인들(GL1, GL3,...GL2n-1)일 수 있다. 제2 그룹의 스캔라인들(GL)은 우수 번째 스캔라인들(GL2, GL4,...GL2n)일 수 있다. 제1 및 제2 GIP 회로(GIP(L), GIP(R))에는 소정의 시간차를 두고 스타트 펄스(GSP)가 공급될 수 있다. 따라서, 제1 및 제2 GIP 회로(120, (GIP(L), GIP(R))의 스캔 펄스 출력 타이밍과 캐리 신호 출력 타이밍에서 소정의 시간차가 있을 수 있다. 예를 들어, 제1 GIP 회로(120, GIP(L))로부터 제1 스캔 펄스가 제1 스캔라인(GL1)에 공급된 후, 대략 1 수평 기간 뒤에 제2 GIP 회로(GIP(R))로부터 제2 스캔 펄스가 제2 스캔라인(GL2)에 공급될 수 있다.

저전위 라우팅부(114)는 패드부(180)로부터 연장되며, 액티브영역(AA)의 형상을 따라 정의될 수 있다. 저전위 라우팅부(114)는 전원발생부로부터 저전위 전원 전압(VSS)을 공급받아 픽셀(10)에 공급한다.

이하, 도 6 내지 12를 더 참조하여, 게이트 구동회로(120)와 액티브영역(AA) 내의 픽셀(10)과의 연결관계를 설명한다. 도 6은 게이트 구동회로와 액티브영역의 연결관계를 개략적으로 도시한 블록도이다. 도 7은 게이트 구동회로의 시프트 레지스터가 GIP 회로로 구현된 예를 보여 주는 도면들이다. 도 8은 GIP 회로에서 하나의 스테이지 회로 구성을 간략히 보여 주는 도면이다.

도 6을 참조하면, 게이트 구동회로(120)는 GIP 방식으로 표시패널(110)의 기판(SUB)상에 형성될 수 있다. 액티브영역(AA)은 스캔라인들(GL)과 데이터라인들(DL)에 의해 정의된 픽셀(10)들을 포함한다. 게이트 구동회로(120)는 타이밍 콘트롤러(30)의 제어 하에 스캔 펄스(SCAN1, SCAN2)를 액티브영역(AA)의 스캔라인들(GL)에 공급한다.

도 7 및 도 8을 더 참조하여, GIP 회로를 개략적으로 설명한다. 도 7 및 도 8은 GIP 회로의 일 예를 도시한 것으로, 본 발명이 이에 한정되는 것은 아님에 주의하여야 한다.

게이트 구동회로(120)는 제1 스캔 펄스(SCAN1)를 제1 스캔라인들(GL)에 공급하고, 제2 스캔 펄스(SCAN2)를 제2 스캔라인들(GL)에 공급한다. 스캔 펄스(SCAN1, SCAN2)는 데이터전압에 동기된다. GIP 회로(120)는 시프트 레지스터(Shift Register)를 포함한다. 시프트 레지스터는 종속적으로 접속된 스테이지들(S(N-2)~S(N+2))을 포함한다. 스테이지들(S(N-2)~S(N+2))은 스타트 펄스(Vst)에 응답하여 스캔 펄스(SCAN1, SCAN2)를 출력하기 시작하고, 시프트 클럭(GCLK1 내지 GCLK4)에 따라 출력을 시프트한다. 스테이지들(S(N-2)~S(N+2))로부터 순차적으로 출력되는 출력 신호는 스캔 펄스(SCAN1, SCAN2)로서 스캔라인들(GL)에 공급된다. 스테이지들(S(N-2)~S(N+2)) 각각의 출력은 다음 스테이지의 스타트 펄스(Vst)로서 입력되고, 또한 그 출력은 리셋 신호(Reset signal)로서 앞 단 스테이지에 입력될 수 있다. 스테이지들은 스캔 펄스와 별도의 캐리 신호(Carry signal)를 출력하여 스타트 펄스(Vst)로서 다음 스테이지에 공급할 수 있다. 캐리 신호는 다음 단 스테이지의 스타트 펄스로서 입력되고, 리셋 신호는 이전 스테이지의 출력을 방전시킨다. 스테이지들(S(N-2)~S(N+2))에는 스타트 펄스(Vst), 시프트 클럭(GCLK1 내지 GCLK4) 등의 스캔 타이밍 제어신호들이 스캔라인들(GL)을 통해 입력된다. 스테이지들(S(N-2)~S(N+2)) 각각은 풀업 트랜지스터(pull-up transistor)(Tu)를 제어하는 Q 노드(Q), 풀다운 트랜지스터(pull-down transistor)(Td)를 제어하는 QB 노드(QB), Q 노드(Q)와 QB 노드(QB)의 충방전을 제어하는 스위치 회로를 포함할 수 있다.

도 9 내지 도 11을 더 참조하여, 픽셀 내 회로 구성을 개략적으로 설명한다. 도 9는 액티브영역 내의 픽셀을 개략적으로 나타낸 구성도이다. 도 10은 도 9에 도시된 픽셀 내 회로 구성도의 일 예를 보여주는 등가 회로도이다. 도 11은 도 10에 도시된 등가 회로도의 동작을 보여주는 파형도이다.

도 9를 더 참조하면, 표시 패널(DIS)에는 다수의 데이터라인들(DL)과, 다수의 게이트라인들(GL)이 교차되고, 이 교차영역마다 픽셀들(10)이 매트릭스 형태로 배치된다. 픽셀들(10) 각각은 OLED, OLED에 흐르는 전류량을 제어하는 구동 TFT(DT), 구동 TFT(DT)의 게이트-소스간 전압을 셋팅하기 위한 프로그래밍부(SC)를 포함한다.

프로그래밍부(SC)는 적어도 하나 이상의 스위치 TFT와, 적어도 하나 이상의 스토리지 커패시터를 포함할 수 있다. 스위치 TFT는 스캔라인(GL)으로부터의 스캔 펄스에 응답하여 턴 온 됨으로써, 데이터라인(DL)으로부터의 데이터전압을 스토리지 커패시터의 일측 전극에 인가한다. 구동 TFT(DT)는 스토리지 커패시터에 충전된 전압의 크기에 따라 OLED로 공급되는 전류량을 제어하여 OLED의 발광량을 조절한다. OLED의 발광량은 구동 TFT(DT)로부터 공급되는 전류량에 비례한다. 이러한 픽셀은 고전위 전압원(VDD)과 저전위 전압원(VSS)에 연결되어, 도시하지 않은 전원발생부로부터 각각 고전위 전원과 저전위 전원을 공급받는다. 픽셀을 구성하는 TFT들은 p 타입으로 구현되거나 또는, n 타입으로 구현될 수 있다. 또한, 픽셀을 구성하는 TFT들의 반도체층은, 아몰포스 실리콘 또는, 폴리 실리콘 또는, 산화물을 포함할 수 있다. OLED는 애노드 전극(ANO), 캐소드 전극(CAT), 및 애노드 전극(ANO)과 캐소드 전극(CAT) 사이에 개재된 유기 화합물층을 포함한다. 애노드 전극(ANO)은 구동 TFT(DT)와 접속된다.

도 10을 더 참조하면, 픽셀은 6T (Transistor) 1C (Capacitor)로 구성될 수 있다. 다만, 본 발명의 픽셀 구성이 6T 1C 구조에 한정되는 것은 아님에 주의하여야한다. 즉, 본 발명은 구동 TFT를 이용하여 OLED에 흐르는 전류를 조절하는 방식을 사용하는 모든 OLED 픽셀 구조를 포함할 수 있다.

도 10 및 도 11을 참조하면, 픽셀(10)의 1 프레임 기간은 초기화 기간(Ti), 샘플링 기간(Ts), 및 에미션 기간(Te)으로 나뉘어질 수 있다.

제1 스캔 펄스(Scan1)는 초기화 기간(Ti) 및 샘플링 기간(Ts) 동안 ON 레벨로 발생되어 제1 TFT(T1)를 턴-온(turn-on)시키고, 에미션 기간(Te)에 OFF 레벨로 반전되어 제1 TFT(T1)를 턴-오프(turn-off)시킨다.

제2 스캔 펄스(Scan2)는 초기화 기간(Ti)과 에미션 기간(Te) 동안 ON 레벨로 발생되어 제2 TFT(T2)를 턴-온(turn-on)시키고, 샘플링 기간(Ts) 동안 OFF 레벨을 유지하여 제2 TFT(T2)를 오프 상태로 제어한다.

OLED는 제4 노드(N4)와 저전위 전원 전압(VSS) 사이에 접속되어 구동 TFT(DT)로부터 인가되는 구동 전류에 따라 발광한다.

구동 TFT(DT)는 자신의 게이트-소스 간 전압에 따라 OLED에 흐르는 구동 전류를 제어한다. 구동 TFT(DT)의 게이트는 제1 노드(N1)에 접속되고, 소스는 고전위 전원 전압(VDD)의 입력단에 접속되며, 드레인은 제3 노드(N3)에 접속된다.

제1 TFT(T1)는 제1 스캔 펄스(Scan1)에 응답하여 데이터라인(DL)과 제2 노드(N2) 사이의 전류 패스를 온/오프 시킨다. 제1 TFT(T1)의 게이트는 제1 스캔라인(GL)에 접속되고, 소스는 데이터라인(DL)에 접속되며, 드레인은 제2 노드(N2)에 접속된다.

제2 TFT(T2)는 제1 스캔 펄스(Scan1)에 응답하여 제1 노드(N1)와 제3 노드(N3) 사이의 전류 패스를 온/오프 시킨다. 제2 TFT(T2)의 게이트는 제1 스캔라인(GL)에 접속되고, 소스는 제1 노드(N1)에 접속되며, 드레인은 제3 노드(N3)에 접속된다.

제3 TFT(T3)는 제1 스캔 펄스(Scan1)에 응답하여 기준전압(Vref)의 입력단과 제4 노드(N4) 사이의 전류 패스를 온/오프 시킨다. 제3 TFT(T3)의 게이트는 제1 스캔라인(GL)에 접속되고, 소스는 기준전압(Vref)의 입력단에 접속되며, 드레인은 제4 노드(N4)에 접속된다.

제4 TFT(T4)는 제2 스캔 펄스(Scan2)에 응답하여 기준전압(Vref)의 입력단과 제2 노드(N2) 사이의 전류 패스를 온/오프 시킨다. 제4 TFT(T4)의 게이트는 제2 스캔라인(GL)에 접속되고, 소스는 기준전압(Vref)의 입력단에 접속되며, 드레인은 제2 노드(N2)에 접속된다.

제5 TFT(T5)는 제2 스캔 펄스(Scan2)에 응답하여 제3 노드(N3)와 제4 노드(N4) 사이의 전류 패스를 온/오프 시킨다. 제5 TFT(T5)의 게이트는 제2 스캔라인(GL)에 접속되고, 소스는 제3 노드(N3)에 접속되며, 드레인은 제4 노드(N4)에 접속된다. 스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속된다.

초기화 기간(Ti) 동안 제1 내지 제5 TFT(T1 내지 T5)가 ON 레벨의 제1 및 제2 스캔 펄스(Scan1, Scan2)에 응답하여 턴-온(turn-on)된다. 초기화 기간(Ti) 동안 제1 내지 제4 노드(N1내지N4)의 전압은 기준 전압(Vref)으로 초기화된다.

샘플링 기간(Ts) 동안 제1 내지 제3 TFT(T1 내지 T3)는 ON 레벨의 제1 스캔 펄스(Scan1)에 응답하여 턴 온(turn-on) 상태를 유지하는 데 반해, 제4 및 제5 TFT(T4, T5)는 OFF 레벨의 제2 스캔 펄스(Scan2)에 응답하여 턴 오프(turn-off) 된다. 샘플링 기간(Ts) 동안 데이터전압(Vdata)은 데이터라인(DL)을 통해 제2 노드(N2)에 인가된다. 샘플링 기간(Ts) 동안, 제1 및 제3 노드(N1, N3)의 전위는 "VDD-Vth"가 된다. Vth는 구동 TFT(DT)의 문턱전압을 지시한다.

에미션 기간(Te)은 샘플링 기간(Ts) 이후부터 그 다음 프레임의 초기화 기간(Ti)까지 연속된다. 에미션 기간(Te) 동안 제1 내지 제3 TFT(T1 내지 T3)는 OFF 레벨의 제1 스캔 펄스(Scan1)에 응답하여 턴 오프(turn-off)되고, 제4 및 제5 TFT(T4, T5)는 ON 레벨의 제2 스캔 펄스(Scan2)에 응답하여 턴 온(turn-on) 된다.

에미션 기간(Te) 동안 제2 노드(N2)에는 기준전압(Vref)이 인가되며, 제2 노드(N2)의 전위 변화분(Vref-Vdata)은 제1 노드(N1)에 반영된다. 에미션 기간(Te) 동안 제1 노드(N1)의 전위는 "(VDD-Vth)+(Vref-Vdata)"로 프로그래밍 된다. 따라서, 에미션 기간(Te) 동안, 구동 TFT(DT)의 게이트-소스 간 전압(Vgs)은 "Vdata-Vref+Vth"으로 프로그래밍된다. OLED는 에미션 기간(Te) 동안 OLED에 흐르는 구동 전류(Ioled)에 의해 발광되어 입력 영상의 밝기를 표현한다.

게이트 구동회로(120)와 액티브영역(AA) 사이(이하, "링크 영역"이라 함)(LN)에는 유기 및/또는 무기 절연물질을 포함하는 절연층들을 사이에 두고, 다수의 구동 소자 및 서로 다른 신호(또는, 전압)가 인가되는 전극들이 배치된다. 예를 들어, 도 2의 AR 영역을 참조하면, 링크 영역(LN)에는 기준전압 라우팅부(113), 보상 커패시터(116), AP 스위치 회로(115)가 구비될 수 있다. 이 경우, 링크 영역(LN)에는, 기준 전압(Vref)이 인가되는 기준전압 라우팅 라인, 보상 커패시터(116)를 형성하는 커패시터 전극, AP 스위치 회로(115) 소자들이 배치될 수 있다. 게이트 구동회로(120)로부터 액티브영역(AA)으로 공급되는 스캔 펄스는 제1 도전층(M1)을 통해 전달되며, 제1 도전층(M1)은 링크 영역(LN)을 지나간다.

링크 영역(LN)에는 서로 다른 신호가 인가되는 다수의 신호 라인 및 구동 소자들이 배치되기 때문에, 이들이 단락(short circuit)되지 않도록 서로 이격되면서도 베젤 영역(BZ)을 줄일 수 있는 적절한 레이어(layer) 설계 방안이 요구된다.

구체적으로, 도 12를 참조하여 링크 영역(LN)에서의 층간 배치 구조를 설명한다. 도 12는 링크 영역의 층간 배치 구조를 설명하기 위한 단면도이다.

도 12를 참조하면, 기판(SUB) 상에는 서로 다른 신호가 인가되는 3개의 도전층들 즉, 제1 도전층(M1), 제2 도전층(M2), 및 제3 도전층(M3)이 절연층들을 사이에 두고 서로 다른 층에 배치된다.

기판(SUB) 상에는 버퍼층(BUF)과 게이트 절연막(GI)이 형성된다. 제1 도전층(M1)은 게이트 절연막(GI) 위에 형성된다. 제1 도전층(M1)에는 게이트 구동회로(120)로부터 제1 스캔 펄스가 인가된다. 제1 도전층(M1)은 게이트 구동회로(120)로부터 연장된다. 제1 도전층(M1)은 액티브영역(AA)의 스캔라인(GL)과 동일층에 형성되며, 스캔라인(GL)과 전기적으로 연결된다. 제1 도전층(M1)과 스캔라인(GL)은 한 몸체로 게이트 구동회로(120)로부터 연장되어 형성될 수 있다. 제1 스캔 펄스는 게이트 구동회로(120)로부터 제1 도전층(M1)을 통해 스캔라인(GL)으로 전달된다. 제1 도전층(M1)에 제1 스캔 펄스가 인가되는 경우를 예로 들어 설명하였으나, 이에 한정되는 것은 아니다. 본 발명은 제1 도전층(M1)에 게이트 구동회로(120)로부터 인가되는 스캔 신호들 중 어느 하나가 인가되는 경우를 모두 포함할 수 있다.

제2 도전층(M2)은 제1 절연층(IN1)을 사이에 두고, 제1 도전층(M1) 위에 형성된다. 제2 도전층(M2)은 액티브영역(AA)의 데이터라인(DL)과 전기적으로 연결되어 데이터 전압을 인가받을 수 있다. 이 경우, 제2 도전층(M2)과 데이터라인(DL)은 서로 다른 층에 형성된다. 데이터라인(DL)은 제3 도전층(M3)과 동일한 층에 형성되어, 제1 절연층(IN1)을 관통하는 콘택홀을 통해 제2 도전층(M2)과 접촉된다. 링크 영역(LN)에서, 제1 도전층(M1)과 제2 도전층(M2)은, 제1 절연층(IN1)을 사이에 두고 중첩되어 제1 커패시터(C1)를 형성한다. 제1 커패시터(C1)는 데이터라인(DL)의 커패시터 편차에 의한 휘도 불균일을 방지하기 위해 구비된 보상 커패시터(116)로써 기능한다.

제3 도전층(M3)은 제2 절연층(IN2)을 사이에 두고, 제2 도전층(M2) 위에 형성된다. 제2 도전층(M2)은 기준전압(Vref)이 인가되는 REF 라우팅 라인일 수 있다. 제3 도전층(M3)은 액티브영역(AA)의 데이터라인(DL)과 동일층에 형성된다. 제2 도전층(M2)이 데이터라인(DL)과 전기적으로 연결된 경우, 링크 영역(LN)에서 제2 도전층(M2)과 제3 도전층(M3)은 제2 절연층(IN2)을 사이에 두고 중첩되어 제2 커패시터(C2)를 형성한다. 제2 커패시터(C2)는 데이터라인들(DL)의 커패시터 편차에 의한 휘도 불균일을 방지하기 위해 구비된 보상 커패시터(116)로써 기능한다.

이와 같이 다층의 도전층들이 적층된 링크 영역(LN)에서, 소정의 두께(t1)를 갖는 제1 도전층(M1)에 기인하여 스텝 커버리지(step coverage) 불량이 발생할 수 있다. 제1 도전층(M1) 상의 절연층에는 스텝 커버리지 불량에 의해 부분적으로 얇아지는 부분이 생길 수 있고, 이 부분에 전류가 집중하게 되어, 서로 다른 신호가 인가되는 도전층들이 서로 단락(short circuit)되는 불량이 발생할 수 있다. 예를 들어, 정전기가 인가되면 제1 도전층(M1)과 제2 도전층(M2) 사이의 절연층이 녹아 절연 파괴를 초래하여 이웃한 제1 도전층(M1)과 제2 도전층(M2)이 단락될 수 있고, 이웃한 제1 도전층(M1)과 제2 도전층(M2)을 통해 큰 전류가 구동회로 등에 유입되어 그 회로가 손상될 수 있다. 스텝 커버리지 불량에 의한 도전층들의 단락 문제는, 제1 도전층(M1)과 제2 도전층(M2) 사이의 거리(G1)가 가까울수록 더욱 문제된다.

이하, 도 13 내지 17 참조하여, 전술한 문제점을 해결한 본 발명의 바람직한 실시예를 설명한다. 도 13은 본 발명의 바람직한 실시예에 의한 게이트 구동회로와 액티브영역의 연결관계를 개략적으로 도시한 블록도이다. 도 14 내지 16은 본 발명의 바람직한 실시예를 설명하기 위해 링크 영역의 층간 배치 구조를 개략적으로 도시한 단면도들이다. 도 17은 본 발명의 바람직한 실시예에 의한 효과를 설명하기 위한 도면들이다.

도 13 및 도 14를 참조하면, 링크 영역(LN)의 기판(SUB) 상에는 보조 도전층(M4)이 형성된다. 보조 도전층(M4)에는 게이트 구동회로(120)로부터 제1 스캔 펄스가 인가된다. 제1 스캔 펄스는 보조 도전층(M4)을 통해 액티브영역(AA)의 스캔라인(GL)에 전달된다. 이를 위하여, 보조 도전층(M4)의 일단은 게이트 구동회로(120)로부터 연장된 제1 도전층(M1)과 전기적으로 연결된다. 제1 도전층(M1)과 보조 도전층(M4)은 전기적으로 연결되어 게이트 구동회로(120)로부터의 제1 스캔 펄스를 스캔라인(GL)으로 공급하는 신호 전송 경로가 된다. 보조 도전층(M4)의 타단은 액티브영역(AA)의 스캔라인(GL)과 전기적으로 연결된다.

다시 말해, 게이트 구동회로(120)와 연결된 제1 도전층(M1) 및 액티브영역(AA)의 스캔라인(GL)은, 동일층 상에서 서로 분리된다. 보조 도전층(M4)은 제1 도전층(M1) 및 스캔라인(GL)의 아래에 배치된다. 보조 도전층(M4)과, 제1 도전층(M1) 및 스캔라인(GL) 사이에는 하나 이상의 절연층이 개재된다. 보조 도전층(M4)은 제1 도전층(M1)을 스캔라인(GL)에 전기적으로 연결하여, 제1 도전층(M1)을 통해 인가된 제1 스캔 펄스를 스캔라인(GL)으로 전달한다.

도 15를 더 참조하면, 게이트 구동회로(120)와 링크 영역(LN)이 이웃한 영역에서, 게이트 구동회로(120)로부터 연장된 제1 도전층(M1)과 링크 영역(LN)에 형성된 보조 도전층(M4)은, 전기적으로 연결된다. 즉, 제1 도전층(M1)과 보조 도전층(M4)은 게이트 절연막(GI)과 버퍼층(BUF)을 관통하는 제1 콘택홀(CH1)을 통해 접촉될 수 있다.

도 16을 더 참조하면, 링크 영역(LN)과 액티브영역(AA)이 이웃한 영역에서, 링크 영역(LN)에 형성된 보조 도전층(M4)과 액티브영역(AA)에 형성된 스캔라인(GL)은, 전기적으로 연결된다. 즉, 보조 도전층(M4)과 스캔라인(GL)은 게이트 절연막(GI)과 버퍼층(BUF)을 관통하는 제2 콘택홀(CH2)을 통해 접촉될 수 있다. 이상에서는, 제1 스캔 펄스가 인가되는 신호 전송 경로만을 예로 들어 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 바람직한 실시예는 게이트 구동회로(120)로부터 인가된 어느 하나의 신호가 진행하는 신호 경로에 모두 적용될 수 있다.

본 발명의 바람직한 실시예는, 링크 영역(LN)에서 스캔 펄스가 전달되는 신호 전송 경로로 제1 도전층(M1) 대신 보조 도전층(M4)을 이용한다. 이때, 보조 도전층(M4)은 제1 도전층(M1)보다 얇은 두께(t2)를 갖도록 형성된다. 이에 따라, 본 발명은, 스캔 펄스의 신호 전송 경로로써 제1 도전층(M1)만을 이용함에 따라 발생하는 스텝 커버리지 불량을 방지할 수 있다. 설사, 스텝 커버리지 불량이 발생하더라도 보조 도전층(M4)과 제2 도전층(M2) 사이에 충분한 거리(G2)를 확보함으로써, 서로 다른 신호가 인가되는 제2 도전층(M2)과 보조 도전층(M4) 사이에서 단락이 발생하는 문제를 방지할 수 있다.

링크 영역(LN)에서, 제2 도전층(M2)은 버퍼층(BUF), 게이트 절연막(GI), 제1 절연층(IN1)을 사이에 두고, 보조 도전층(M4) 위에 형성된다. 제2 도전층(M2)은 액티브영역(AA)의 데이터라인(DL)과 전기적으로 연결될 수 있다. 이 경우, 제2 도전층(M2)과 데이터라인(DL)은 서로 다른 층에 형성된다. 데이터라인(DL)은 제3 도전층(M3)과 동일한 층에 형성되어, 제1 절연층(IN1)을 관통하는 콘택홀을 통해 제2 도전층(M2)과 접촉된다. 링크 영역(LN)에서, 보조 도전층(M4)과 제2 도전층(M2)은, 제1 절연층(IN1), 게이트 절연막(GI), 버퍼층(BUF)을 사이에 두고 중첩되어 제1' 커패시터(C1')를 형성한다. 제1' 커패시터(C1')는 데이터라인(DL)의 커패시터 편차에 의한 휘도 불균일을 방지하기 위해 구비된 보상 커패시터(116)로써 기능한다.

제3 도전층(M3)은 제2 절연층(IN2)을 사이에 두고, 제2 도전층(M2) 위에 형성된다. 제2 도전층(M2)은 기준전압(Vref)이 인가되는 REF 라우팅 라인일 수 있다. 제3 도전층(M3)은 액티브영역(AA)의 데이터라인(DL)과 동일층에 형성된다. 제2 도전층(M2)이 데이터라인(DL)과 전기적으로 연결된 경우, 링크 영역(LN)에서 제2 도전층(M2)과 제3 도전층(M3)은 제2 절연층(IN2)을 사이에 두고 중첩되어 제2 커패시터(C2)를 형성한다. 제2 커패시터(C2)는 데이터라인(DL)의 커패시터 편차에 의한 휘도 불균일을 방지하기 위해 구비된 보상 커패시터(116)로써 기능한다.

도 17의 (a)를 더 참조하면, 액티브영역(AA)이 이형인 경우, 액티브영역(AA)의 스캔라인들(GL)은 형성 위치에 따라 그 길이가 상이하다. 즉, 액티브영역(AA)의 중심부에 배치된 스캔라인들(GL_C)과 외곽부에 배치되는 스캔라인들(GL_E)의 길이는 서로 상이하다. 이에 따라, 스캔라인들(GL_C, GL_E) 사이에는 로드 편차가 발생할 수 있다. 본 발명의 바람직한 실시예는 스캔라인(GL)에 스캔펄스를 공급하기 위한 신호 전송 경로를, 보조 도전층(M4)을 경유하도록 형성함으로써 스캔라인들(GL_C, GL_E)의 로드 편차 보상을 용이하게 할 수 있다.

스캔라인들(GL)의 편차 보상을 위해, 다른 길이를 갖는 스캔라인들(GL)에 인가되는 스캔펄스의 시상수(t = R×C)를 맞출 필요가 있다. 본 발명의 바람직한 실시예는 스캔라인들(GL_C, GL_E)에 스캔펄스가 전달되는 신호 전송 경로들의 저항(R_C, R_E)을 다르게 설계하여 스캔라인들(GL) 사이의 로드 편차를 줄일 수 있다.

예를 들어, 도 17의(b)와 같이, 게이트 구동회로(120)로부터 스캔라인들(GL_C, GL_E)에 스캔펄스를 전달하는 신호 전송 경로들(P_C, P_E)의 길이를 서로 다르게 할 수 있다. 신호 전송 경로들(P_C, P_E) 중 길이 변형이 이루어지는 부분은 링크 영역(LN)의 보조 도전층(M4)일 수 있다. 즉, 액티브영역(AA)의 중심부에 배치된 스캔라인들(GL_C)에 연결되는 보조 도전층(M4)(P_C)과, 외곽부에 배치된 스캔라인들(GL_E)에 연결되는 보조 도전층(M4)(P_E)의 길이를 서로 다르게 형성하여 그 저항값(R_C, R_E)을 각각 다르게 할 수 있다. 액티브영역(AA)에 형성된 스캔라인들(GL)과 연결된 보조 도전층(M4)들 중 적어도 어느 하나의 길이는 다른 하나의 길이와 다를 수 있다. 도시한 바와 같이, 액티브영역(AA)의 외곽부에 배치된 스캔라인들(GL_E)에 연결되는 보조 도전층(M4)(P_E)의 평면 형상은 계단 패턴일 수 있다. 다만, 이에 한정되는 것은 아니다. 보조 도전층(M4)들 각각의 길이는, 대응되는 스캔라인(GL)의 길이에 따라 로드 편차를 보상할 수 있는 적절한 저항값을 갖도록 선택될 수 있다.

본 발명의 바람직한 실시예는 제1 도전층(M1)보다 얇은 두께를 가짐으로써 보다 높은 저항값을 갖는 보조 도전층(M4)을 이용하기 때문에, 스캔라인들(GL)의 길이 차이에 의한 로드 편차 보상에 유리하다. 또한, 본 발명의 바람직한 실시예는 스캔 펄스의 신호 전송 경로가 동일층에서 진행되지 않고 다른층에 배치된 보조 도전층(M4)을 경유하기 때문에, 그 신호 전송 경로의 길이가 길어져 보다 높은 저항값을 갖는다. 이에 따라, 스캔라인들(GL)의 길이 차이에 의한 로드 편차 보상에 유리하다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.

100 : 표시장치 110 : 표시패널
AA : 이형 액티브영역 BZ : 베젤 영역
111 : 데이터 라우팅부 112 : 고전위 라우팅부
113 : 기준전압 라우팅부 114 : 저전위 라우팅부
115 : AP 스위치 회로 116 : 보상 커패시터
117 : 고전위 링크 라인 118 : 기준전압 링크 라인
120 : 게이트 구동회로 140 : 데이터 구동회로
160 : 멀티플렉서

Claims (8)

1. 스캔라인들과 데이터라인들에 의해 구획된 픽셀들을 갖고, 상기 스캔라인들의 길이가 형성위치에 따라 상이한 이형 액티브영역;
   상기 액티브영역의 외측에 위치하는 베젤 영역;
   상기 베젤 영역에 배치되며, 스캔 펄스를 발생하는 게이트 구동회로;
   상기 베젤 영역에 배치되며, 상기 게이트 구동회로로부터 스캔 펄스가 인가되는 제1 도전층;
   상기 베젤 영역에 배치되며, 상기 제1 도전층 및 상기 스캔라인 위에 배치되고, 상기 데이터라인과 연결되어 데이터 전압을 인가받는 제2 도전층; 및
   상기 베젤 영역에 배치되며, 상기 제1 도전층 및 상기 스캔라인 아래에 배치되고, 상기 제1 도전층을 상기 스캔 라인에 전기적으로 연결하여 상기 제1 도전층으로부터의 스캔 펄스를 상기 스캔라인으로 전달하는 보조 도전층을 포함하고,
   상기 제1 도전층 및 상기 스캔라인은, 동일층 상에서 서로 분리된 표시장치.
2. 제 1 항에 있어서,
   상기 보조 도전층과, 상기 제1 도전층 및 상기 스캔라인 사이에 개재된 적어도 하나 이상의 절연층을 더 포함하는 표시장치.
3. 제 1 항에 있어서,
   상기 보조 도전층은,
   상기 제1 도전층 보다 얇은 두께를 갖는 표시장치.
4. 제 1 항에 있어서,
   상기 스캔 라인들과 연결된 상기 보조 도전층들 중 적어도 어느 하나는 다른 하나와 그 저항값을 달리하는 표시장치.
5. 제 1 항에 있어서,
   상기 스캔라인들과 연결된 상기 보조 도전층들 중 적어도 어느 하나는 다른 하나와 길이가 상이한 표시장치.
6. 제 1 항에 있어서,
   상기 게이트 구동회로와 상기 액티브영역 사이에 정의되며, 상기 보조 도전층이 배치되는 링크 영역; 및
   상기 제2 도전층과, 상기 제1 도전층 및 상기 스캔라인 사이에 개재된 하나 이상의 절연층을 더 포함하고,
   상기 제2 도전층은,
   상기 링크 영역에서, 상기 보조 도전층과 중첩되어 제1 커패시터를 형성하는 표시장치.
7. 제 6 항에 있어서,
   상기 제2 도전층 위에 배치된 제3 도전층; 및
   상기 제3 도전층과 상기 제2 도전층 사이에 개재된 하나 이상의 절연층을 더 포함하고,
   상기 제2 도전층은,
   상기 링크 영역에서, 상기 제3 도전층과 중첩되어 제2 커패시터를 형성하는 표시장치.
8. 제 2 항에 있어서,
   상기 보조 도전층의 일단은,
   상기 적어도 하나 이상의 절연층을 관통하는 제1 콘택홀을 통해 상기 제1 도전층과 접속되고,
   상기 보조 도전층의 타단은,
   상기 적어도 하나 이상의 절연층을 관통하는 제2 콘택홀을 통해 상기 스캔라인과 접속된 표시장치.

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