[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR102435622B1 - Semiconductor device and method for fabricating the same - Google Patents

Semiconductor device and method for fabricating the same Download PDF

Info

Publication number
KR102435622B1
KR102435622B1 KR1020160028822A KR20160028822A KR102435622B1 KR 102435622 B1 KR102435622 B1 KR 102435622B1 KR 1020160028822 A KR1020160028822 A KR 1020160028822A KR 20160028822 A KR20160028822 A KR 20160028822A KR 102435622 B1 KR102435622 B1 KR 102435622B1
Authority
KR
South Korea
Prior art keywords
trench
work function
layer
gate electrode
insulating layer
Prior art date
Application number
KR1020160028822A
Other languages
Korean (ko)
Other versions
KR20170105767A (en
Inventor
김주연
박기관
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160028822A priority Critical patent/KR102435622B1/en
Priority to US15/413,680 priority patent/US10068901B2/en
Priority to CN201710061181.2A priority patent/CN107068678A/en
Publication of KR20170105767A publication Critical patent/KR20170105767A/en
Priority to US16/117,065 priority patent/US11355492B2/en
Priority to US17/731,316 priority patent/US20220262793A1/en
Application granted granted Critical
Publication of KR102435622B1 publication Critical patent/KR102435622B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 장치는 제1 내지 제4 영역을 포함하는 기판; 상기 기판 상에 형성되고, 상기 제1 내지 제4 영역에 대응되어 형성된 제1 내지 제4 트렌치를 포함하는 층간 절연막; 상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 게이트 절연막; 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 게이트 절연막; 상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되는 제3 게이트 절연막; 상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되는 제4 게이트 절연막; 상기 제1 게이트 절연막 상에 순차적으로 적층된 제1 일함수 조절막과 제1 상부 게이트 전극을 포함하고, 상기 제1 트렌치를 채우는 제1 게이트 전극으로, 상기 제1 일함수 조절막은 상기 제1 게이트 절연막과 접촉하고, 상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되고, 제1 두께 갖는 제1 게이트 전극; 상기 제2 게이트 절연막 상에 순차적으로 적층된 제2 일함수 조절막과 제2 상부 게이트 전극을 포함하고, 상기 제2 트렌치를 채우는 제2 게이트 전극으로, 상기 제2 일함수 조절막은 상기 제2 게이트 절연막과 접촉하고, 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제1 두께보다 큰 제2 두께 갖는 제2 게이트 전극; 상기 제3 게이트 절연막 상에 순차적으로 적층된 제3 일함수 조절막과 제3 상부 게이트 전극을 포함하고, 상기 제3 트렌치를 채우는 제3 게이트 전극으로, 상기 제3 일함수 조절막은 상기 제3 게이트 절연막과 접촉하고, 상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제2 두께보다 큰 제3 두께 갖는 제3 게이트 전극; 및 상기 제4 게이트 절연막 상에 순차적으로 적층된 제4 일함수 조절막과 제4 상부 게이트 전극을 포함하고, 상기 제4 트렌치를 채우는 제4 게이트 전극으로, 상기 제4 일함수 조절막은 상기 제4 게이트 절연막과 접촉하고, 상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제3 두께보다 큰 제4 두께 갖는 제4 게이트 전극을 포함하고, 상기 제1 내지 제4 일함수 조절막은 동일한 물질을 포함하고, 상기 제4 상부 게이트 전극은 상기 제4 일함수 조절막의 최상면을 덮는다.A semiconductor device includes: a substrate including first to fourth regions; an interlayer insulating layer formed on the substrate and including first to fourth trenches formed to correspond to the first to fourth regions; a first gate insulating layer extending along sidewalls and bottom surfaces of the first trench; a second gate insulating layer extending along sidewalls and bottom surfaces of the second trench; a third gate insulating layer extending along sidewalls and bottom surfaces of the third trench; a fourth gate insulating layer extending along sidewalls and bottom surfaces of the fourth trench; a first gate electrode including a first work function control layer and a first upper gate electrode sequentially stacked on the first gate insulating layer, the first gate electrode filling the first trench, wherein the first work function control layer is the first gate a first gate electrode in contact with the insulating layer, extending along sidewalls and a bottom surface of the first trench, and having a first thickness; a second gate electrode including a second work function control layer and a second upper gate electrode sequentially stacked on the second gate insulating layer, and filling the second trench, wherein the second work function control layer is the second gate a second gate electrode in contact with the insulating layer, extending along sidewalls and bottom surfaces of the second trench, and having a second thickness greater than the first thickness; a third gate electrode including a third work function control layer and a third upper gate electrode sequentially stacked on the third gate insulating layer, and filling the third trench, wherein the third work function control layer is the third gate a third gate electrode in contact with the insulating layer, extending along sidewalls and bottom surfaces of the third trench, and having a third thickness greater than the second thickness; and a fourth work function control layer and a fourth upper gate electrode sequentially stacked on the fourth gate insulating layer, wherein the fourth gate electrode fills the fourth trench, wherein the fourth work function control layer is the fourth and a fourth gate electrode in contact with the gate insulating layer, extending along sidewalls and bottom surfaces of the fourth trench, and having a fourth thickness greater than the third thickness, wherein the first to fourth work function control layers are made of the same material and the fourth upper gate electrode covers an uppermost surface of the fourth work function control layer.

Figure R1020160028822
Figure R1020160028822

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}Semiconductor device and method for manufacturing the same

본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method for manufacturing the same.

반도체 장치는 서로 다른 문턱 전압(threshold voltage)을 가지는 트랜지스터들을 포함할 수 있다. 이렇게 문턱 전압이 다른 트랜지스터들의 예로는, 로직(Logic) 트랜지스터와, SRAM(Static Random Access Memory) 또는 DRAM(Dynamic Random Access Memory) 트랜지스터 등의 조합을 들 수 있다.The semiconductor device may include transistors having different threshold voltages. Examples of transistors having different threshold voltages include a combination of a logic transistor and a static random access memory (SRAM) or dynamic random access memory (DRAM) transistor.

한편, 이렇게 반도체 장치에 포함되는 트랜지스터들의 문턱 전압을 조절하는 방법으로는 여러 가지가 연구되고 있다.Meanwhile, various methods for adjusting the threshold voltages of transistors included in the semiconductor device have been studied.

본 발명이 해결하려는 과제는, 금속 게이트 전극의 갭필 특성을 개선하면서, 서로 다른 문턱 전압을 갖는 복수의 트랜지스터를 포함하는 반도체 장치를 제공하는 것이다. SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device including a plurality of transistors having different threshold voltages while improving a gap-fill characteristic of a metal gate electrode.

본 발명이 해결하려는 다른 과제는, 금속 게이트 전극의 갭필 특성을 개선하면서, 복수의 트랜지스터의 문턱 전압을 다양하게 조절할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing a semiconductor device capable of variously adjusting the threshold voltages of a plurality of transistors while improving the gap-fill characteristics of a metal gate electrode.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 내지 제4 영역을 포함하는 기판; 상기 기판 상에 형성되고, 상기 제1 내지 제4 영역에 대응되어 형성된 제1 내지 제4 트렌치를 포함하는 층간 절연막; 상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 게이트 절연막; 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 게이트 절연막; 상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되는 제3 게이트 절연막; 상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되는 제4 게이트 절연막; 상기 제1 게이트 절연막 상에 순차적으로 적층된 제1 일함수 조절막과 제1 상부 게이트 전극을 포함하고, 상기 제1 트렌치를 채우는 제1 게이트 전극으로, 상기 제1 일함수 조절막은 상기 제1 게이트 절연막과 접촉하고, 상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되고, 제1 두께 갖는 제1 게이트 전극; 상기 제2 게이트 절연막 상에 순차적으로 적층된 제2 일함수 조절막과 제2 상부 게이트 전극을 포함하고, 상기 제2 트렌치를 채우는 제2 게이트 전극으로, 상기 제2 일함수 조절막은 상기 제2 게이트 절연막과 접촉하고, 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제1 두께보다 큰 제2 두께 갖는 제2 게이트 전극; 상기 제3 게이트 절연막 상에 순차적으로 적층된 제3 일함수 조절막과 제3 상부 게이트 전극을 포함하고, 상기 제3 트렌치를 채우는 제3 게이트 전극으로, 상기 제3 일함수 조절막은 상기 제3 게이트 절연막과 접촉하고, 상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제2 두께보다 큰 제3 두께 갖는 제3 게이트 전극; 및 상기 제4 게이트 절연막 상에 순차적으로 적층된 제4 일함수 조절막과 제4 상부 게이트 전극을 포함하고, 상기 제4 트렌치를 채우는 제4 게이트 전극으로, 상기 제4 일함수 조절막은 상기 제4 게이트 절연막과 접촉하고, 상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제3 두께보다 큰 제4 두께 갖는 제4 게이트 전극을 포함하고, 상기 제1 내지 제4 일함수 조절막은 동일한 물질을 포함하고, 상기 제4 상부 게이트 전극은 상기 제4 일함수 조절막의 최상면을 덮는다.One aspect of a semiconductor device of the present invention for solving the above problems is a substrate including first to fourth regions; an interlayer insulating layer formed on the substrate and including first to fourth trenches formed to correspond to the first to fourth regions; a first gate insulating layer extending along sidewalls and bottom surfaces of the first trench; a second gate insulating layer extending along sidewalls and bottom surfaces of the second trench; a third gate insulating layer extending along sidewalls and bottom surfaces of the third trench; a fourth gate insulating layer extending along sidewalls and bottom surfaces of the fourth trench; a first gate electrode including a first work function control layer and a first upper gate electrode sequentially stacked on the first gate insulating layer, the first gate electrode filling the first trench, wherein the first work function control layer is the first gate a first gate electrode in contact with the insulating layer, extending along sidewalls and a bottom surface of the first trench, and having a first thickness; a second gate electrode including a second work function control layer and a second upper gate electrode sequentially stacked on the second gate insulating layer, and filling the second trench, wherein the second work function control layer is the second gate a second gate electrode in contact with the insulating layer, extending along sidewalls and bottom surfaces of the second trench, and having a second thickness greater than the first thickness; a third gate electrode including a third work function control layer and a third upper gate electrode sequentially stacked on the third gate insulating layer, and filling the third trench, wherein the third work function control layer is the third gate a third gate electrode in contact with the insulating layer, extending along sidewalls and bottom surfaces of the third trench, and having a third thickness greater than the second thickness; and a fourth work function control layer and a fourth upper gate electrode sequentially stacked on the fourth gate insulating layer, wherein the fourth gate electrode fills the fourth trench, wherein the fourth work function control layer is the fourth and a fourth gate electrode in contact with the gate insulating layer, extending along sidewalls and bottom surfaces of the fourth trench, and having a fourth thickness greater than the third thickness, wherein the first to fourth work function control layers are made of the same material and the fourth upper gate electrode covers an uppermost surface of the fourth work function control layer.

본 발명의 몇몇 실시예에서, 상기 제4 일함수 조절막은 상기 제4 트렌치의 측벽에 대해서 예각을 갖는 경사면을 적어도 하나 포함한다.In some embodiments of the present invention, the fourth work function control layer includes at least one inclined surface having an acute angle with respect to the sidewall of the fourth trench.

본 발명의 몇몇 실시예에서, 상기 제3 상부 게이트 전극은 상기 제3 일함수 조절막의 최상면을 덮고, 상기 제3 일함수 조절막은 상기 제3 트렌치의 측벽에 대해서 예각을 갖는 경사면을 포함한다.In some embodiments of the present disclosure, the third upper gate electrode covers a top surface of the third work function control layer, and the third work function control layer includes an inclined surface having an acute angle with respect to a sidewall of the third trench.

본 발명의 몇몇 실시예에서, 상기 층간 절연막의 상면에서 상기 제3 일함수 조절막까지의 깊이는, 상기 층간 절연막의 상면에서 상기 제4 일함수 조절막까지의 깊이보다 크다.In some embodiments of the present invention, a depth from the top surface of the interlayer insulating layer to the third work function control layer is greater than a depth from the top surface of the interlayer insulating layer to the fourth work function control layer.

본 발명의 몇몇 실시예에서, 상기 층간 절연막의 상면에서 상기 제3 일함수 조절막까지의 깊이는, 상기 층간 절연막의 상면에서 상기 제4 일함수 조절막까지의 깊이와 실질적으로 동일하다.In some embodiments of the present invention, a depth from the top surface of the interlayer insulating layer to the third work function control layer is substantially the same as a depth from the top surface of the interlayer insulating layer to the fourth work function control layer.

본 발명의 몇몇 실시예에서, 상기 제1 상부 게이트 전극은 상기 제1 일함수 조절막의 최상면 상에 비형성되고, 상기 제2 상부 게이트 전극은 상기 제2 일함수 조절막의 최상면 상에 비형성된다.In some embodiments of the present invention, the first upper gate electrode is not formed on the top surface of the first work function control layer, and the second upper gate electrode is not formed on the top surface of the second work function control layer.

본 발명의 몇몇 실시예에서, 상기 제1 내지 제4 영역에, 제1 내지 제4 게이트 전극을 포함하는 제1 내지 제4 트랜지스터가 각각 형성되고, 상기 제1 영역 및 제2 영역은 NMOS 형성 영역이고, 상기 제3 영역 및 상기 제4 영역은 PMOS 형성 영역이다.In some embodiments of the present invention, first to fourth transistors including first to fourth gate electrodes are respectively formed in the first to fourth regions, and the first and second regions are NMOS forming regions. and the third region and the fourth region are PMOS formation regions.

본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 작고, 상기 제3 트랜지스터의 문턱 전압은 상기 제4 트랜지스터의 문턱 전압보다 크다.In some embodiments of the present invention, the threshold voltage of the first transistor is less than the threshold voltage of the second transistor, and the threshold voltage of the third transistor is greater than the threshold voltage of the fourth transistor.

본 발명의 몇몇 실시예에서, 상기 제1 내지 제4 트랜지스터는 각각 핀형 패턴을 포함한다.In some embodiments of the present invention, each of the first to fourth transistors includes a fin-type pattern.

본 발명의 몇몇 실시예에서, 상기 제1 내지 제4 일함수 조절막은 각각 TiN막이다.In some embodiments of the present invention, each of the first to fourth work function control layers is a TiN layer.

본 발명의 몇몇 실시예에서, 상기 제1 내지 제4 상부 게이트 전극은 각각 제1 내지 제4 삽입막을 포함하고, 상기 제1 내지 제4 삽입막은 동일한 물질을 포함한다.In some embodiments of the present invention, each of the first to fourth upper gate electrodes includes first to fourth interposing layers, and the first to fourth interposing layers include the same material.

본 발명의 몇몇 실시예에서, 상기 제1 내지 제4 삽입막은 TiAl 또는 TiAlC를 포함한다.In some embodiments of the present invention, the first to fourth interposed layers include TiAl or TiAlC.

본 발명의 몇몇 실시예에서, 상기 제1 두께는 상기 제1 트렌치의 바닥면 상의 상기 제1 일함수 조절막의 두께이고, 상기 제2 두께는 상기 제2 트렌치의 바닥면 상의 상기 제2 일함수 조절막의 두께이고, 상기 제3 두께는 상기 제3 트렌치의 바닥면 상의 상기 제3 일함수 조절막의 두께이고, 상기 제4 두께는 상기 제4 트렌치의 바닥면 상의 상기 제4 일함수 조절막의 두께이다.In some embodiments of the present invention, the first thickness is a thickness of the first work function control layer on the bottom surface of the first trench, and the second thickness is the second work function control layer on the bottom surface of the second trench the thickness of the film, the third thickness is the thickness of the third work function control layer on the bottom surface of the third trench, and the fourth thickness is the thickness of the fourth work function control layer on the bottom surface of the fourth trench.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 NMOS가 형성되는 제1 영역 및 제2 영역과, PMOS가 형성되는 제3 영역 및 제4 영역을 포함하는 기판; 상기 기판 상에 형성되고, 상기 제1 내지 제4 영역의 대응되어 형성된 제1 내지 제4 트렌치를 포함하는 층간 절연막; 상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 게이트 절연막; 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 게이트 절연막; 상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되는 제3 게이트 절연막; 상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되는 제4 게이트 절연막; 상기 제1 게이트 절연막 상에 순차적으로 적층된 제1 TiN막과 제1 상부 게이트 전극을 포함하고, 상기 제1 트렌치를 채우는 제1 게이트 전극으로, 상기 제1 TiN막은 상기 제1 게이트 절연막과 접촉하고, 상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되고, 제1 두께 갖는 제1 게이트 전극; 상기 제2 게이트 절연막 상에 순차적으로 적층된 제2 TiN막과 제2 상부 게이트 전극을 포함하고, 상기 제2 트렌치를 채우는 제2 게이트 전극으로, 상기 제2 TiN막은 상기 제2 게이트 절연막과 접촉하고, 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제1 두께보다 큰 제2 두께 갖는 제2 게이트 전극; 상기 제3 게이트 절연막 상에 순차적으로 적층된 제3 TiN막과 제3 상부 게이트 전극을 포함하고, 상기 제3 트렌치를 채우는 제3 게이트 전극으로, 상기 제3 TiN막은 상기 제3 게이트 절연막과 접촉하고, 상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제2 두께보다 큰 제3 두께 갖는 제3 게이트 전극; 및 상기 제4 게이트 절연막 상에 순차적으로 적층된 제4 TiN막과 제4 상부 게이트 전극을 포함하고, 상기 제4 트렌치를 채우는 제4 게이트 전극으로, 상기 제4 TiN막은 상기 제4 게이트 절연막과 접촉하고, 상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제3 두께보다 큰 제4 두께 갖는 제4 게이트 전극을 포함하고, 상기 제4 트렌치의 측벽 상의 상기 제4 TiN막은 제1 부분과 상기 제1 부분보다 상기 기판의 상면에서 멀리 위치하는 제2 부분을 포함하고, 상기 제4 TiN막의 제1 부분의 폭은 상기 제4 TiN막의 제2 부분의 폭보다 크다.Another aspect of the semiconductor device of the present invention for solving the above problems is a substrate comprising a first region and a second region in which NMOS is formed, and a third region and a fourth region in which PMOS is formed; an interlayer insulating layer formed on the substrate and including first to fourth trenches formed to correspond to the first to fourth regions; a first gate insulating layer extending along sidewalls and bottom surfaces of the first trench; a second gate insulating layer extending along sidewalls and bottom surfaces of the second trench; a third gate insulating layer extending along sidewalls and bottom surfaces of the third trench; a fourth gate insulating layer extending along sidewalls and bottom surfaces of the fourth trench; a first gate electrode including a first TiN layer and a first upper gate electrode sequentially stacked on the first gate insulating layer, and filling the first trench, wherein the first TiN layer is in contact with the first gate insulating layer and , a first gate electrode extending along sidewalls and bottom surfaces of the first trench and having a first thickness; a second gate electrode including a second TiN layer and a second upper gate electrode sequentially stacked on the second gate insulating layer, and filling the second trench, wherein the second TiN layer is in contact with the second gate insulating layer and , a second gate electrode extending along sidewalls and bottom surfaces of the second trench and having a second thickness greater than the first thickness; a third gate electrode including a third TiN film and a third upper gate electrode sequentially stacked on the third gate insulating film, and filling the third trench, wherein the third TiN film is in contact with the third gate insulating film and , a third gate electrode extending along sidewalls and bottom surfaces of the third trench and having a third thickness greater than the second thickness; and a fourth TiN layer and a fourth upper gate electrode sequentially stacked on the fourth gate insulating layer, wherein the fourth gate electrode fills the fourth trench, wherein the fourth TiN layer is in contact with the fourth gate insulating layer and a fourth gate electrode extending along sidewalls and bottom surfaces of the fourth trench and having a fourth thickness greater than the third thickness, wherein the fourth TiN layer on the sidewall of the fourth trench comprises a first portion and and a second portion positioned farther from the upper surface of the substrate than the first portion, wherein a width of the first portion of the fourth TiN layer is greater than a width of the second portion of the fourth TiN layer.

본 발명의 몇몇 실시예에서, 상기 제4 TiN막의 제1 부분의 측벽과 상기 제4 TiN막의 제2 부분의 측벽은 제4 트렌치의 측벽에 대해서 예각을 갖는 경사면에 의해 연결된다.In some embodiments of the present invention, the sidewall of the first portion of the fourth TiN film and the sidewall of the second portion of the fourth TiN film are connected by an inclined surface having an acute angle with respect to the sidewall of the fourth trench.

본 발명의 몇몇 실시예에서, 상기 제4 TiN막은 상기 제4 트렌치의 측벽에 대해서 예각을 갖는 복수의 경사면을 포함한다.In some embodiments of the present invention, the fourth TiN layer includes a plurality of inclined surfaces having an acute angle with respect to a sidewall of the fourth trench.

본 발명의 몇몇 실시예에서, 상기 제3 TiN막은 상기 제3 트렌치의 측벽에 대해서 예각을 갖는 적어도 하나의 경사면을 포함한다.In some embodiments of the present invention, the third TiN layer includes at least one inclined surface having an acute angle with respect to a sidewall of the third trench.

본 발명의 몇몇 실시예에서, 상기 제3 트렌치의 측벽 상의 상기 제3 TiN막은 제3 부분과 상기 제3 부분보다 상기 기판의 상면에서 멀리 위치하는 제4 부분을 포함하고, 상기 제3 TiN막의 제3 부분의 폭은 상기 제3 TiN막의 제4 부분의 폭보다 크고, 상기 제3 TiN막의 제3 부분의 측벽과 상기 제3 TiN막의 제4 부분의 측벽은 제3 트렌치의 측벽에 대해서 예각을 갖는 경사면에 의해 연결된다.In some embodiments of the present invention, the third TiN film on the sidewall of the third trench includes a third portion and a fourth portion located farther from the top surface of the substrate than the third portion, wherein the third TiN film The width of the third portion is greater than the width of the fourth portion of the third TiN film, and the sidewall of the third portion of the third TiN film and the sidewall of the fourth portion of the third TiN film have an acute angle with respect to the sidewall of the third trench. connected by slopes.

본 발명의 몇몇 실시예에서, 상기 제3 TiN막은 상기 제3 트렌치의 측벽에 대해서 예각을 갖는 경사면을 비포함한다.In some embodiments of the present invention, the third TiN layer does not include an inclined surface having an acute angle with respect to the sidewall of the third trench.

본 발명의 몇몇 실시예에서, 상기 제1 상부 게이트 전극은 상기 제1 TiN막의 최상면 상에 비형성되고, 상기 제2 상부 게이트 전극은 상기 제2 TiN막의 최상면 상에 비형성된다.In some embodiments of the present invention, the first upper gate electrode is non-formed on the top surface of the first TiN layer, and the second upper gate electrode is non-formed on the top surface of the second TiN layer.

본 발명의 몇몇 실시예에서, 상기 제2 TiN막은 상기 제2 트렌치의 측벽에 대해서 예각을 갖는 경사면을 포함한다.In some embodiments of the present invention, the second TiN layer includes an inclined surface having an acute angle with respect to a sidewall of the second trench.

본 발명의 몇몇 실시예에서, 상기 제1 영역 및 상기 제2 영역에, 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 포함하는 제1 트랜지스터 및 제2 트랜지스터가 각각 형성되고, 상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 작다.In some embodiments of the present invention, a first transistor and a second transistor including the first gate electrode and the second gate electrode are respectively formed in the first region and the second region, and The threshold voltage is less than the threshold voltage of the second transistor.

본 발명의 몇몇 실시예에서, 상기 제3 영역 및 상기 제4 영역에, 상기 제3 게이트 전극 및 상기 제4 게이트 전극을 포함하는 제3 트랜지스터 및 제4 트랜지스터가 각각 형성되고, 상기 제3 트랜지스터의 문턱 전압은 상기 제4 트랜지스터의 문턱 전압보다 크다.In some embodiments of the present invention, a third transistor and a fourth transistor including the third gate electrode and the fourth gate electrode are respectively formed in the third region and the fourth region, and The threshold voltage is greater than the threshold voltage of the fourth transistor.

본 발명의 몇몇 실시예에서, 상기 제4 TiN막은 상기 제4 트렌치의 바닥면 상의 바닥부와, 상기 제4 TiN막의 바닥부로부터 돌출되고 상기 제4 트렌치의 측벽을 따라 연장되는 측벽부를 포함하고, 상기 제4 TiN막의 측벽부는 상기 제4 TiN막의 제1 부분과, 상기 제4 TiN막의 제2 부분을 포함한다.In some embodiments of the present invention, the fourth TiN film includes a bottom portion on the bottom surface of the fourth trench, and a sidewall portion protruding from the bottom portion of the fourth TiN film and extending along the sidewall of the fourth trench, The sidewall portion of the fourth TiN layer includes a first portion of the fourth TiN layer and a second portion of the fourth TiN layer.

본 발명의 몇몇 실시예에서, 상기 제1 두께는 상기 제1 트렌치의 바닥면 상의 상기 제1 TiN막의 두께이고, 상기 제2 두께는 상기 제2 트렌치의 바닥면 상의 상기 제2 TiN막의 두께이고, 상기 제3 두께는 상기 제3 트렌치의 바닥면 상의 상기 제3 TiN막의 두께이고, 상기 제4 두께는 상기 제4 트렌치의 바닥면 상의 상기 제4 TiN막의 두께이다.In some embodiments of the present invention, the first thickness is the thickness of the first TiN film on the bottom surface of the first trench, the second thickness is the thickness of the second TiN film on the bottom surface of the second trench, The third thickness is the thickness of the third TiN layer on the bottom surface of the third trench, and the fourth thickness is the thickness of the fourth TiN layer on the bottom surface of the fourth trench.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 NMOS가 형성되는 제1 영역 및 제2 영역과, PMOS가 형성되는 제3 영역 및 제4 영역을 포함하는 기판; 상기 기판 상에 형성되고, 상기 제1 내지 제4 영역의 대응되어 형성된 제1 내지 제4 트렌치를 포함하는 층간 절연막; 상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 게이트 절연막; 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 게이트 절연막; 상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되는 제3 게이트 절연막; 상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되는 제4 게이트 절연막; 상기 제1 게이트 절연막 상에, 상기 제1 게이트 절연막과 접촉하는 제1 두께의 제1 TiN막; 상기 제2 게이트 절연막 상에, 상기 제2 게이트 절연막과 접촉하고, 상기 제1 두께보다 큰 제2 두께의 제2 TiN막; 상기 제3 게이트 절연막 상에, 상기 제3 게이트 절연막과 접촉하고, 상기 제2 두께보다 큰 제3 두께의 제3 TiN막; 및 상기 제4 게이트 절연막 상에, 상기 제4 게이트 절연막과 접촉하고, 상기 제3 두께보다 큰 제4 두께의 제4 TiN막을 포함하고, 상기 제3 TiN막은 상기 제3 트렌치의 측벽에 대해 예각을 갖는 제1 경사면을 포함하고, 상기 제4 TiN막은 상기 제4 트렌치의 측벽에 대해 예각을 갖는 제2 경사면을 포함한다.Another aspect of the semiconductor device of the present invention for solving the above problems is a substrate including a first region and a second region in which NMOS is formed, and a third region and a fourth region in which PMOS is formed; an interlayer insulating layer formed on the substrate and including first to fourth trenches formed to correspond to the first to fourth regions; a first gate insulating layer extending along sidewalls and bottom surfaces of the first trench; a second gate insulating layer extending along sidewalls and bottom surfaces of the second trench; a third gate insulating layer extending along sidewalls and bottom surfaces of the third trench; a fourth gate insulating layer extending along sidewalls and bottom surfaces of the fourth trench; a first TiN layer having a first thickness on the first gate insulating layer and in contact with the first gate insulating layer; a second TiN layer on the second gate insulating layer, in contact with the second gate insulating layer, and having a second thickness greater than the first thickness; a third TiN layer on the third gate insulating layer, in contact with the third gate insulating layer, and having a third thickness greater than the second thickness; and a fourth TiN layer on the fourth gate insulating layer, in contact with the fourth gate insulating layer, and having a fourth thickness greater than the third thickness, wherein the third TiN layer has an acute angle with respect to the sidewall of the third trench. The fourth TiN layer includes a second inclined surface having an acute angle with respect to the sidewall of the fourth trench.

본 발명의 몇몇 실시예에서, 상기 제1 TiN막은 상기 제1 트렌치의 측벽에 대해 예각을 갖는 경사면을 비포함하고, 상기 제2 TiN막은 상기 제2 트렌치의 측벽에 대해 예각을 갖는 경사면을 비포함한다.In some embodiments of the present disclosure, the first TiN layer does not include an inclined surface having an acute angle with respect to the sidewall of the first trench, and the second TiN layer does not include an inclined surface having an acute angle with respect to the sidewall of the second trench. do.

본 발명의 몇몇 실시예에서, 상기 제1 TiN막은 상기 제1 트렌치의 측벽에 대해 예각을 갖는 경사면을 비포함하고, 상기 제2 TiN막은 상기 제2 트렌치의 측벽에 대해 예각을 갖는 제3 경사면을 포함한다.In some embodiments of the present disclosure, the first TiN layer does not include an inclined surface having an acute angle with respect to the sidewall of the first trench, and the second TiN layer includes a third inclined surface having an acute angle with respect to the sidewall of the second trench. include

본 발명의 몇몇 실시예에서, 상기 제1 TiN막 상의 제1 TiAlC막과, 상기 제2 TiN막 상의 제2 TiAlC막과, 상기 제3 TiN막 상의 제3 TiAlC막과, 상기 제4 TiN막 상의 제4 TiAlC막을 더 포함한다.In some embodiments of the present invention, the first TiAlC film on the first TiN film, the second TiAlC film on the second TiN film, the third TiAlC film on the third TiN film, and the fourth TiN film A fourth TiAlC film is further included.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. Other specific details of the invention are included in the detailed description and drawings.

도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 도 1의 P 및 Q 부분을 확대한 도면이다.
도 3은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8는 도 7의 P 부분을 확대한 도면이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 도 9의 P 부분 및 Q 부분을 확대한 도면이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 도 11의 P 부분 및 Q 부분을 확대한 도면이다.
도 13a는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13b는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 20은 도 19의 A - A, B - B, C - C 및 D - D를 따라서 절단한 단면도이다.
도 21a 내지 도 21c는 도 19의 E - E를 따라서 절단한 단면도들이다.
도 22 내지 도 35는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 36은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.1 is a view for explaining a semiconductor device according to some embodiments of the present invention.
FIG. 2 is an enlarged view of parts P and Q of FIG. 1 .
3 is a diagram for explaining a semiconductor device according to some embodiments of the present invention.
4 is a view for explaining a semiconductor device according to some embodiments of the present invention.
5 is a diagram for explaining a semiconductor device according to some embodiments of the present invention.
6 is a view for explaining a semiconductor device according to some embodiments of the present invention.
7 is a view for explaining a semiconductor device according to some embodiments of the present invention.
FIG. 8 is an enlarged view of part P of FIG. 7 .
9 is a view for explaining a semiconductor device according to some embodiments of the present invention.
FIG. 10 is an enlarged view of part P and part Q of FIG. 9 .
11 is a diagram for describing a semiconductor device according to some embodiments of the present invention.
12 is an enlarged view of part P and part Q of FIG. 11 .
13A is a diagram for describing a semiconductor device according to some embodiments of the present invention.
13B is a diagram for describing a semiconductor device according to some embodiments of the present invention.
14 is a diagram for explaining a semiconductor device according to some embodiments of the present invention.
15 is a diagram for describing a semiconductor device according to some embodiments of the present invention.
16 is a diagram for describing a semiconductor device according to some embodiments of the present invention.
17 is a diagram for describing a semiconductor device according to some embodiments of the present invention.
18 is a diagram for describing a semiconductor device according to some embodiments of the present invention.
19 is a layout diagram illustrating a semiconductor device according to some embodiments of the present invention.
20 is a cross-sectional view taken along lines A - A, B - B, C - C and D - D of FIG. 19 .
21A to 21C are cross-sectional views taken along line E - E of FIG. 19 .
22 to 35 are intermediate steps for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.
36 is a block diagram of an SoC system including a semiconductor device according to embodiments of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. Advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, only these embodiments allow the disclosure of the present invention to be complete, and common knowledge in the technical field to which the present invention belongs It is provided to fully inform the possessor of the scope of the invention, and the present invention is only defined by the scope of the claims. Relative sizes of layers and regions in the drawings may be exaggerated for clarity of explanation. Like reference numerals refer to like elements throughout.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. When an element is referred to as “connected to” or “coupled to” with another element, it means that it is directly connected or coupled to another element, or with the other element intervening. including all cases. On the other hand, when one element is referred to as “directly connected to” or “directly coupled to” with another element, it indicates that another element is not interposed therebetween. Like reference numerals refer to like elements throughout. “And/or” includes each and every combination of one or more of the recited items.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. Reference to an element or layer “on” or “on” another element or layer includes not only directly on the other element or layer, but also with intervening other layers or other elements. include all On the other hand, reference to an element "directly on" or "directly on" indicates that no intervening element or layer is interposed.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다. Although first, second, etc. are used to describe various elements, components, and/or sections, it should be understood that these elements, components, and/or sections are not limited by these terms. These terms are only used to distinguish one element, component, or sections from another. Accordingly, it goes without saying that the first element, the first element, or the first section mentioned below may be the second element, the second element, or the second section within the spirit of the present invention.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. The terminology used herein is for the purpose of describing the embodiments and is not intended to limit the present invention. In this specification, the singular also includes the plural, unless specifically stated otherwise in the phrase. As used herein, “comprises” and/or “comprising” refers to the presence of one or more other components, steps, operations and/or elements mentioned. or addition is not excluded.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다. Unless otherwise defined, all terms (including technical and scientific terms) used herein may be used with the meaning commonly understood by those of ordinary skill in the art to which the present invention belongs. In addition, terms defined in a commonly used dictionary are not to be interpreted ideally or excessively unless clearly defined in particular.

본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.In the drawings of semiconductor devices according to some embodiments of the present invention, a fin-type transistor (FinFET) including a channel region having a fin-shaped pattern is illustrated, but the present invention is not limited thereto. Of course, the semiconductor device according to some embodiments of the present invention may include a tunneling transistor (FET), a transistor including a nanowire, a transistor including a nanosheet, or a three-dimensional (3D) transistor. . In addition, the semiconductor device according to some embodiments of the present invention may include a bipolar junction transistor, a lateral double diffusion transistor (LDMOS), or the like.

도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 2는 도 1의 P 및 Q 부분을 확대한 도면이다. 1 is a view for explaining a semiconductor device according to some embodiments of the present invention. FIG. 2 is an enlarged view of parts P and Q of FIG. 1 .

참고적으로, 도 2는 게이트 전극 구조체 중 삽입막 및 필링막을 제외한 일함수 조절막만을 도시하였다.For reference, FIG. 2 shows only the work function control layer excluding the insertion layer and the filling layer among the gate electrode structures.

도 1을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100) 상에 형성된 제1 내지 제4 트랜지스터(101, 201, 301, 401)를 포함할 수 있다.Referring to FIG. 1 , a semiconductor device according to some exemplary embodiments may include first to fourth transistors 101 , 201 , 301 , and 401 formed on a substrate 100 .

기판(100)은 제1 내지 제4 영역(I, II, III, IV)을 포함할 수 있다. 제1 내지 제4 영역(I, II, III, IV)은 서로 분리된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. The substrate 100 may include first to fourth regions I, II, III, and IV. The first to fourth regions I, II, III, and IV may be separate regions or interconnected regions.

제1 내지 제4 영역(I, II, III, IV)은 서로 동일한 기능을 하는 부분 즉, 로직 영역, 또는 I/O 영역에 포함될 수 있다. 또는, 제1 내지 제4 영역(I, II, III, IV)는 각각 서로 다른 기능을 하는 부분, 즉, 로직 영역, SRAM 영역, 또는 I/O 영역 중의 하나의 영역에 포함될 수도 있다.The first to fourth regions I, II, III, and IV may be included in a portion having the same function as each other, that is, a logic region or an I/O region. Alternatively, the first to fourth regions I, II, III, and IV may be included in portions each having different functions, that is, one of the logic region, the SRAM region, and the I/O region.

본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 영역(I) 및 제2 영역(II)은 NMOS가 형성되는 영역이고, 제3 영역(III) 및 제4 영역(IV)은 PMOS가 형성되는 영역일 수 있다. In the semiconductor device according to some embodiments of the present invention, the first region (I) and the second region (II) are regions in which NMOS is formed, and the third region (III) and the fourth region (IV) are regions in which PMOS is formed. It may be an area where

기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.The substrate 100 may be bulk silicon or silicon-on-insulator (SOI). Alternatively, the substrate 100 may be a silicon substrate, or another material such as silicon germanium, silicon germanium on insulator (SGOI), indium antimonide, lead tellurium compound, indium arsenide, indium phosphide, gallium arsenide or It may include, but is not limited to, gallium antimonide.

이 후의 설명에서, 설명의 편의성을 위해, 기판(100)은 실리콘을 포함하는 기판인 것으로 설명한다. In the following description, for convenience of description, the substrate 100 will be described as a substrate including silicon.

제1 트랜지스터(101)는 제1 영역(I)에 형성되고, 제2 트랜지스터(201)는 제2 영역(II)에 형성되고, 제3 트랜지스터(301)는 제3 영역(III)에 형성되고, 제4 트랜지스터(401)는 제4 영역(IV)에 형성될 수 있다. The first transistor 101 is formed in the first region I, the second transistor 201 is formed in the second region II, the third transistor 301 is formed in the third region III, , the fourth transistor 401 may be formed in the fourth region IV.

제1 영역(I) 및 제2 영역(II)은 각각 NMOS가 형성되는 영역이므로, 제1 트랜지스터(101) 및 제2 트랜지스터(201)는 각각 n형 트랜지스터일 수 있다. 또한, 제3 영역(III) 및 제4 영역(IV)은 각각 PMOS가 형성되는 영역이므로, 제3 트랜지스터(301) 및 제4 트랜지스터(401)는 각각 p형 트랜지스터일 수 있다.Since the first region I and the second region II are regions in which NMOS is formed, respectively, the first transistor 101 and the second transistor 201 may be n-type transistors, respectively. In addition, since the third region III and the fourth region IV are regions in which PMOS is formed, respectively, the third transistor 301 and the fourth transistor 401 may be p-type transistors, respectively.

제1 트랜지스터(101)는 제1 게이트 절연막(130)과, 제1 게이트 전극(120)과, 제1 게이트 스페이서(140)와 제1 소오스/드레인(150)을 포함할 수 있다. The first transistor 101 may include a first gate insulating layer 130 , a first gate electrode 120 , a first gate spacer 140 , and a first source/drain 150 .

제2 트랜지스터(201)는 제2 게이트 절연막(230)과, 제2 게이트 전극(220)과, 제2 게이트 스페이서(240)와 제2 소오스/드레인(250)을 포함할 수 있다.The second transistor 201 may include a second gate insulating layer 230 , a second gate electrode 220 , a second gate spacer 240 , and a second source/drain 250 .

제3 트랜지스터(301)는 제3 게이트 절연막(330)과, 제3 게이트 전극(320)과, 제3 게이트 스페이서(340)와 제3 소오스/드레인(350)을 포함할 수 있다.The third transistor 301 may include a third gate insulating layer 330 , a third gate electrode 320 , a third gate spacer 340 , and a third source/drain 350 .

제4 트랜지스터(401)는 제4 게이트 절연막(430)과, 제4 게이트 전극(420)과, 제4 게이트 스페이서(440)와 제4 소오스/드레인(450)을 포함할 수 있다.The fourth transistor 401 may include a fourth gate insulating layer 430 , a fourth gate electrode 420 , a fourth gate spacer 440 , and a fourth source/drain 450 .

각각의 제1 내지 제4 트랜지스터(101, 201, 301, 401)에 포함된 구성 요소에 대한 설명은 이하에서 상술한다.Components included in each of the first to fourth transistors 101 , 201 , 301 and 401 will be described in detail below.

층간 절연막(190)은 제1 내지 제4 영역(I, II, III, IV)의 기판(100) 상에 형성될 수 있다. 층간 절연막(190)은 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)를 포함할 수 있다. The interlayer insulating layer 190 may be formed on the substrate 100 in the first to fourth regions I, II, III, and IV. The interlayer insulating layer 190 may include first to fourth trenches 140t, 240t, 340t, and 440t.

제1 내지 제4 트렌치(140t, 240t, 340t, 440t)는 제1 내지 제4 영역(I, II, III, IV)에 대응되어 형성될 수 있다. 즉, 제1 트렌치(140t)는 제1 영역(I)의 기판(100) 상에 형성되고, 제2 트렌치(240t)는 제2 영역(II)의 기판(100) 상에 형성되고, 제3 트렌치(340t)는 제3 영역(III)의 기판(100) 상에 형성되고, 제4 트렌치(440t)는 제4 영역(IV)의 기판(100) 상에 형성될 수 있다. The first to fourth trenches 140t, 240t, 340t, and 440t may be formed to correspond to the first to fourth regions I, II, III, and IV. That is, the first trench 140t is formed on the substrate 100 of the first region I, the second trench 240t is formed on the substrate 100 of the second region II, and the third The trench 340t may be formed on the substrate 100 of the third region III, and the fourth trench 440t may be formed on the substrate 100 of the fourth region IV.

층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.The interlayer insulating layer 190 may include, for example, at least one of silicon oxide, silicon nitride, silicon oxynitride, and a low-k material. The low-dielectric constant material is, for example, Flowable Oxide (FOX), Torene SilaZene (TOSZ), Undoped Silica Glass (USG), Borosiliica Glass (BSG), PhosphoSilica Glass (PSG), BoroPhosphoSilica Glass (BPSG), Plasma Enhanced Tetra (PETEOS). Ethyl Ortho Silicate), FSG (Fluoride Silicate Glass), CDO (Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG (Organo Silicate Glass), Parylene, BCB (bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material or a combination thereof, but is not limited thereto.

제1 게이트 스페이서(140)는 제1 영역(I)의 기판(100) 상에 형성될 수 있다. 제1 게이트 스페이서(140)는 제1 트렌치(140t)를 정의할 수 있다. The first gate spacer 140 may be formed on the substrate 100 in the first region I. The first gate spacer 140 may define a first trench 140t.

제1 트렌치(140t)는 예를 들어, 제1 게이트 스페이서(140)를 트렌치의 측벽으로 하고, 기판(100)의 상면을 트렌치의 바닥면으로 할 수 있다. In the first trench 140t, for example, the first gate spacer 140 may serve as a sidewall of the trench, and the upper surface of the substrate 100 may serve as a bottom surface of the trench.

제2 트렌치(240t)를 정의하는 제2 게이트 스페이서(240)는 제2 영역(II)의 기판(100) 상에 형성될 수 있다. 제3 트렌치(340t)를 정의하는 제3 게이트 스페이서(340)는 제3 영역(III)의 기판(100) 상에 형성될 수 있다. 제4 트렌치(440t)를 정의하는 제4 게이트 스페이서(440)는 제4 영역(IV)의 기판(100) 상에 형성될 수 있다. The second gate spacers 240 defining the second trenches 240t may be formed on the substrate 100 of the second region II. The third gate spacer 340 defining the third trench 340t may be formed on the substrate 100 of the third region III. A fourth gate spacer 440 defining the fourth trench 440t may be formed on the substrate 100 in the fourth region IV.

각각의 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.Each of the first to fourth gate spacers 140 , 240 , 340 , and 440 is, for example, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO 2 ), silicon oxycarbonitride (SiOCN), and It may include at least one of these combinations.

각각의 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)는 각각 단일막인 것으로 도시되었지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)가 복수의 막일 경우, 각각의 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)에 포함된 막 중 적어도 하나의 막은 실리콘 산탄질화물(SiOCN)과 같은 저유전율 물질을 포함할 수 있다. Although each of the first to fourth gate spacers 140 , 240 , 340 , and 440 is illustrated as a single layer, it is only for convenience of description and is not limited thereto. When the first to fourth gate spacers 140 , 240 , 340 , and 440 are a plurality of films, at least one of the films included in each of the first to fourth gate spacers 140 , 240 , 340 and 440 is silicon. It may include a low-k material such as oxycarbonitride (SiOCN).

또한, 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)가 복수의 막일 경우, 각각의 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)에 포함된 막 중 적어도 하나의 막은 L자 모양의 형상을 가질 수 있다.In addition, when the first to fourth gate spacers 140 , 240 , 340 , and 440 are a plurality of layers, at least one of the layers included in each of the first to fourth gate spacers 140 , 240 , 340 and 440 is formed. The membrane may have an L-shaped shape.

경우에 따라, 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)는 자기 정렬 컨택(Self Aligned Contact)을 형성하기 위한 가이드 역할을 할 수 있다. 이에, 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)는 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.In some cases, the first to fourth gate spacers 140 , 240 , 340 , and 440 may serve as guides for forming self-aligned contacts. Accordingly, the first to fourth gate spacers 140 , 240 , 340 , and 440 may include a material having an etch selectivity with respect to the interlayer insulating layer 190 .

제1 게이트 절연막(130)은 제1 영역(I)의 기판(100) 상에 형성될 수 있다. 제1 트렌치(140t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 게이트 절연막(130)은 제1 계면막(interfacial layer)(131)과 제1 고유전율 절연막(132)을 포함할 수 있다. The first gate insulating layer 130 may be formed on the substrate 100 of the first region I. It may extend along a sidewall and a bottom surface of the first trench 140t. The first gate insulating layer 130 may include a first interfacial layer 131 and a first high-k insulating layer 132 .

제1 계면막(131)은 기판(100) 상에 형성될 수 있다. 제1 계면막(131)은 제1 트렌치(140t)의 바닥면에 형성될 수 있다. The first interface layer 131 may be formed on the substrate 100 . The first interface layer 131 may be formed on the bottom surface of the first trench 140t.

제1 고유전율 절연막(132)은 제1 계면막(131) 상에 형성될 수 있다. 제1 고유전율 절연막(132)은 제1 트렌치(140t)의 바닥면 및 측벽을 따라서 형성될 수 있다.The first high-k insulating layer 132 may be formed on the first interface layer 131 . The first high-k insulating layer 132 may be formed along the bottom surface and sidewalls of the first trench 140t.

제2 게이트 절연막(230)은 제2 영역(II)의 기판(100) 상에 형성될 수 있다. 제2 트렌치(240t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 게이트 절연막(230)은 제2 계면막(231)과 제2 고유전율 절연막(232)을 포함할 수 있다. The second gate insulating layer 230 may be formed on the substrate 100 of the second region II. It may extend along a sidewall and a bottom surface of the second trench 240t. The second gate insulating layer 230 may include a second interface layer 231 and a second high-k insulating layer 232 .

제2 계면막(231)은 기판(100) 상에 형성될 수 있다. 제2 계면막(231)은 제2 트렌치(240t)의 바닥면에 형성될 수 있다. The second interface layer 231 may be formed on the substrate 100 . The second interface layer 231 may be formed on the bottom surface of the second trench 240t.

제2 고유전율 절연막(232)은 제2 계면막(231) 상에 형성될 수 있다. 제2 고유전율 절연막(232)은 제2 트렌치(240t)의 바닥면 및 측벽을 따라서 형성될 수 있다.The second high-k insulating layer 232 may be formed on the second interface layer 231 . The second high-k insulating layer 232 may be formed along the bottom surface and sidewalls of the second trench 240t.

제3 게이트 절연막(330)은 제3 영역(III)의 기판(100) 상에 형성될 수 있다. 제3 트렌치(340t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제3 게이트 절연막(330)은 제3 계면막(331)과 제3 고유전율 절연막(332)을 포함할 수 있다. The third gate insulating layer 330 may be formed on the substrate 100 of the third region III. It may extend along a sidewall and a bottom surface of the third trench 340t. The third gate insulating layer 330 may include a third interface layer 331 and a third high-k insulating layer 332 .

제3 계면막(331)은 기판(100) 상에 형성될 수 있다. 제3 계면막(331)은 제3 트렌치(340t)의 바닥면에 형성될 수 있다. The third interface layer 331 may be formed on the substrate 100 . The third interface layer 331 may be formed on the bottom surface of the third trench 340t.

제3 고유전율 절연막(332)은 제3 계면막(331) 상에 형성될 수 있다. 제3 고유전율 절연막(332)은 제3 트렌치(340t)의 바닥면 및 측벽을 따라서 형성될 수 있다.The third high-k insulating layer 332 may be formed on the third interface layer 331 . The third high-k insulating layer 332 may be formed along the bottom surface and sidewalls of the third trench 340t.

제4 게이트 절연막(430)은 제4 영역(IV)의 기판(100) 상에 형성될 수 있다. 제4 트렌치(440t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제4 게이트 절연막(430)은 제4 계면막(431)과 제4 고유전율 절연막(432)을 포함할 수 있다. The fourth gate insulating layer 430 may be formed on the substrate 100 in the fourth region IV. It may extend along a sidewall and a bottom surface of the fourth trench 440t. The fourth gate insulating layer 430 may include a fourth interface layer 431 and a fourth high-k insulating layer 432 .

제4 계면막(431)은 기판(100) 상에 형성될 수 있다. 제4 계면막(431)은 제4 트렌치(440t)의 바닥면에 형성될 수 있다. The fourth interface layer 431 may be formed on the substrate 100 . The fourth interfacial layer 431 may be formed on the bottom surface of the fourth trench 440t.

제4 고유전율 절연막(432)은 제4 계면막(431) 상에 형성될 수 있다. 제4 고유전율 절연막(432)은 제4 트렌치(440t)의 바닥면 및 측벽을 따라서 형성될 수 있다.The fourth high-k insulating layer 432 may be formed on the fourth interface layer 431 . The fourth high-k insulating layer 432 may be formed along the bottom surface and sidewalls of the fourth trench 440t.

제1 내지 제4 계면막(131, 231, 331, 431)은 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 상에 형성되지 않는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제1 내지 제4 계면막(131, 231, 331, 431)을 형성하는 방법에 따라, 제1 내지 제4 계면막(131, 231, 331, 431)은 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 상에도 형성될 수 있다.The first to fourth interfacial layers 131 , 231 , 331 , and 431 are illustrated as not being formed on the sidewalls of the first to fourth trenches 140t, 240t, 340t, and 440t, but are not limited thereto. According to a method of forming the first to fourth interfacial layers 131 , 231 , 331 , and 431 , the first to fourth interfacial layers 131 , 231 , 331 and 431 are formed in the first to fourth trenches 140t and 240t. , 340t, 440t) may also be formed on the sidewalls.

각각의 제1 내지 제4 계면막(131, 231, 331, 431)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 기판(100)의 종류 또는 제1 내지 제4 고유전율 절연막(132, 232, 332, 432)의 종류 등에 따라, 제1 내지 제4 계면막(131, 231, 331, 431)은 다른 물질을 포함할 수 있음은 물론이다.Each of the first to fourth interfacial layers 131 , 231 , 331 , and 431 may include, for example, silicon oxide, but is not limited thereto. That is, the first to fourth interfacial layers 131 , 231 , 331 , and 431 may be formed of different materials depending on the type of the substrate 100 or the type of the first to fourth high-k insulating layers 132 , 232 , 332 , and 432 . Of course, it may include

제1 내지 제4 고유전율 절연막(132, 232, 332, 432)은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.The first to fourth high-k insulating layers 132, 232, 332, and 432 are, for example, hafnium oxide, hafnium silicon oxide, hafnium aluminum oxide, lanthanum oxide ( lanthanum oxide, lanthanum aluminum oxide, zirconium oxide, zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide titanium oxide), barium titanium oxide, strontium titanium oxide, yttrium oxide, aluminum oxide, lead scandium tantalum oxide, or lead zinc It may include one or more of lead zinc niobate.

또한, 상술한 제1 내지 제4 고유전율 절연막(132, 232, 332, 432)은 산화물을 중심으로 설명하였지만, 이와 달이, 제1 내지 제4 고유전율 절연막(132, 232, 332, 432)은 상술한 금속성 물질의 질화물(일 예로, 하프늄 질화물(hafnium nitride)) 또는 산질화물(일 예로, 하프늄 산질화물(hafnium oxynitride) 중 하나 이상을 포함할 수도 있지만, 이에 제한되는 것은 아니다.In addition, although the above-described first to fourth high-k insulating layers 132 , 232 , 332 , and 432 have been mainly described with respect to oxide, the first to fourth high-k insulating layers 132 , 232 , 332 , and 432 are different. may include at least one of a nitride (eg, hafnium nitride) or an oxynitride (eg, hafnium oxynitride) of the aforementioned metallic material, but is not limited thereto.

제1 게이트 전극(120)은 제1 게이트 절연막(130) 상에 형성될 수 있다. 제1 게이트 전극(120)은 제1 트렌치(140t)를 채울 수 있다.The first gate electrode 120 may be formed on the first gate insulating layer 130 . The first gate electrode 120 may fill the first trench 140t.

제1 게이트 전극(120)은 제1 일함수 조절막(121)과, 제1 상부 게이트 전극(125)을 포함할 수 있다. 제1 상부 게이트 전극(125)은 제1 삽입막(122)과, 제1 필링막(123)을 포함할 수 있다. The first gate electrode 120 may include a first work function control layer 121 and a first upper gate electrode 125 . The first upper gate electrode 125 may include a first insertion layer 122 and a first filling layer 123 .

제1 일함수 조절막(121)은 제1 게이트 절연막(130) 상에 형성될 수 있다. 제1 일함수 조절막(121)은 제1 게이트 절연막(130)과 접촉할 수 있다.The first work function control layer 121 may be formed on the first gate insulating layer 130 . The first work function control layer 121 may contact the first gate insulating layer 130 .

제1 일함수 조절막(121)은 제1 트렌치(140t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 일함수 조절막(121)은 제1 게이트 절연막(130)의 프로파일을 따라 형성될 수 있다. The first work function control layer 121 may extend along sidewalls and a bottom surface of the first trench 140t. The first work function control layer 121 may be formed along a profile of the first gate insulating layer 130 .

제1 삽입막(122)은 제1 일함수 조절막(121) 상에 형성될 수 있다. 제1 삽입막(122)은 제1 트렌치(140t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 삽입막(122)은 제1 일함수 조절막(121)의 프로파일을 따라 형성될 수 있다.The first insertion layer 122 may be formed on the first work function control layer 121 . The first insertion layer 122 may extend along sidewalls and bottom surfaces of the first trench 140t. The first insert layer 122 may be formed along a profile of the first work function control layer 121 .

제1 필링막(123)은 제1 삽입막(122) 상에 형성될 수 있다. 제1 필링막(123)은 제1 일함수 조절막(121) 및 제1 삽입막(122)이 형성되고 남은 제1 트렌치(140t)를 채울 수 있다.The first filling layer 123 may be formed on the first insertion layer 122 . The first filling layer 123 may fill the remaining first trench 140t after the first work function control layer 121 and the first insertion layer 122 are formed.

제1 일함수 조절막(121)의 최상면의 높이는 제1 일함수 조절막(121) 상의 제1 삽입막(122)의 최상면의 높이 및 제1 필링막(123)의 최상면의 높이와 실질적으로 동일할 수 있다. 제1 일함수 조절막(121)은 제1 트렌치(140t)의 측벽의 최상부까지 연장될 수 있다.The height of the uppermost surface of the first work function adjusting film 121 is substantially the same as the height of the uppermost surface of the first interposed film 122 on the first work function adjusting film 121 and the uppermost surface of the first peeling film 123 . can do. The first work function control layer 121 may extend to the top of the sidewall of the first trench 140t.

여기서, 제1 일함수 조절막(121)의 최상면은 제1 트렌치(140t)의 측벽 및 바닥면을 따라 연장된 제1 일함수 조절막(121)의 양단일 수 있다.Here, the uppermost surface of the first work function control layer 121 may be both ends of the first work function control layer 121 extending along the sidewall and the bottom surface of the first trench 140t.

따라서, 제1 상부 게이트 전극(125)는 제1 일함수 조절막(121)의 최상면을 덮지 않는다. Accordingly, the first upper gate electrode 125 does not cover the uppermost surface of the first work function control layer 121 .

제2 게이트 전극(220)은 제1 게이트 절연막(230) 상에 형성될 수 있다. 제2 게이트 전극(220)은 제1 트렌치(240t)를 채울 수 있다.The second gate electrode 220 may be formed on the first gate insulating layer 230 . The second gate electrode 220 may fill the first trench 240t.

제2 게이트 전극(220)은 제2 일함수 조절막(221)과, 제2 상부 게이트 전극(225)을 포함할 수 있다. 제2 상부 게이트 전극(225)은 제2 삽입막(222)과, 제2 필링막(223)을 포함할 수 있다. The second gate electrode 220 may include a second work function control layer 221 and a second upper gate electrode 225 . The second upper gate electrode 225 may include a second insertion layer 222 and a second filling layer 223 .

제1 일함수 조절막(221)은 제2 게이트 절연막(230) 상에 형성될 수 있다. 제1 일함수 조절막(221)은 제2 게이트 절연막(230)과 접촉할 수 있다.The first work function control layer 221 may be formed on the second gate insulating layer 230 . The first work function control layer 221 may contact the second gate insulating layer 230 .

제2 일함수 조절막(221)은 제2 트렌치(240t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 일함수 조절막(221)은 제2 게이트 절연막(230)의 프로파일을 따라 형성될 수 있다. The second work function control layer 221 may extend along sidewalls and a bottom surface of the second trench 240t. The second work function control layer 221 may be formed along a profile of the second gate insulating layer 230 .

제2 삽입막(222)은 제2 일함수 조절막(221) 상에 형성될 수 있다. 제2 삽입막(222)은 제2 트렌치(240t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 삽입막(222)은 제2 일함수 조절막(221)의 프로파일을 따라 형성될 수 있다.The second insertion layer 222 may be formed on the second work function control layer 221 . The second insertion layer 222 may extend along sidewalls and bottom surfaces of the second trench 240t. The second insertion layer 222 may be formed along the profile of the second work function control layer 221 .

제2 필링막(223)은 제2 삽입막(222) 상에 형성될 수 있다. 제2 필링막(223)은 제2 일함수 조절막(221) 및 제2 삽입막(222)이 형성되고 남은 제2 트렌치(240t)를 채울 수 있다.The second filling layer 223 may be formed on the second insertion layer 222 . The second filling layer 223 may fill the second trench 240t remaining after the second work function control layer 221 and the second insertion layer 222 are formed.

제2 일함수 조절막(221)의 최상면의 높이는 제2 일함수 조절막(221) 상의 제2 삽입막(222)의 최상면의 높이 및 제2 필링막(223)의 최상면의 높이와 실질적으로 동일할 수 있다. 제2 일함수 조절막(221)은 제2 트렌치(140t)의 측벽의 최상부까지 연장될 수 있다.The height of the uppermost surface of the second work function regulating film 221 is substantially the same as the height of the uppermost surface of the second interposed film 222 on the second work function regulating film 221 and the height of the uppermost surface of the second peeling film 223 . can do. The second work function control layer 221 may extend to the uppermost portion of the sidewall of the second trench 140t.

따라서, 제2 상부 게이트 전극(225)는 제2 일함수 조절막(221)의 최상면을 덮지 않는다.Accordingly, the second upper gate electrode 225 does not cover the top surface of the second work function control layer 221 .

제3 게이트 전극(320)은 제3 게이트 절연막(330) 상에 형성될 수 있다. 제3 게이트 전극(320)은 제3 트렌치(340t)를 채울 수 있다.The third gate electrode 320 may be formed on the third gate insulating layer 330 . The third gate electrode 320 may fill the third trench 340t.

제3 게이트 전극(320)은 제3 일함수 조절막(321)과, 제3 상부 게이트 전극(325)을 포함할 수 있다. 제3 상부 게이트 전극(325)은 제3 삽입막(322)과, 제3 필링막(323)을 포함할 수 있다. The third gate electrode 320 may include a third work function control layer 321 and a third upper gate electrode 325 . The third upper gate electrode 325 may include a third insertion layer 322 and a third filling layer 323 .

제3 일함수 조절막(321)은 제3 게이트 절연막(330) 상에 형성될 수 있다. 제3 일함수 조절막(321)은 제3 게이트 절연막(330)과 접촉할 수 있다. The third work function control layer 321 may be formed on the third gate insulating layer 330 . The third work function control layer 321 may contact the third gate insulating layer 330 .

제3 일함수 조절막(321)은 제3 트렌치(340t)의 측벽의 일부 및 바닥면을 따라 연장될 수 있다. 제3 일함수 조절막(321)은 제3 트렌치(340t)의 측벽의 최상부까지 연장되지 않을 수 있다.The third work function control layer 321 may extend along a portion of a sidewall and a bottom surface of the third trench 340t. The third work function control layer 321 may not extend to the top of the sidewall of the third trench 340t.

즉, 제3 일함수 조절막(321)은 제3 트렌치(340t)의 측벽 상에 형성된 제3 게이트 절연막(330)의 일부 상에는 형성되지 않을 수 있다. 제3 일함수 조절막(321)은 제3 게이트 절연막(330)의 프로파일을 따라 형성될 수 있다. That is, the third work function control layer 321 may not be formed on a portion of the third gate insulating layer 330 formed on the sidewall of the third trench 340t. The third work function control layer 321 may be formed along a profile of the third gate insulating layer 330 .

제3 삽입막(322)은 제3 일함수 조절막(321) 상에 형성될 수 있다. 제3 삽입막(322)은 제3 트렌치(340t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제3 일함수 조절막(321)은 제3 트렌치(340t)의 측벽의 일부 상에는 형성되지 않으므로, 제3 삽입막(322)은 제3 일함수 조절막(321)의 프로파일 및 제3 게이트 절연막(330)의 프로파일을 따라 형성될 수 있다. The third insertion layer 322 may be formed on the third work function control layer 321 . The third insertion layer 322 may extend along sidewalls and bottom surfaces of the third trench 340t. Since the third work function regulating film 321 is not formed on a portion of the sidewall of the third trench 340t, the third interposed film 322 includes the profile of the third work function regulating film 321 and the third gate insulating film ( 330) may be formed along the profile.

제3 일함수 조절막(321)이 연장되지 않는 제3 트렌치(340t)의 측벽 상에서, 제3 삽입막(322)과 제3 게이트 절연막(330)은 서로 접촉할 수 있지만, 이에 제한되는 것은 아니다.On the sidewall of the third trench 340t in which the third work function control layer 321 does not extend, the third interposed layer 322 and the third gate insulating layer 330 may contact each other, but the present invention is not limited thereto. .

제3 필링막(323)은 제3 삽입막(322) 상에 형성될 수 있다. 제3 필링막(323)은 제3 일함수 조절막(321) 및 제3 삽입막(322)이 형성되고 남은 제3 트렌치(340t)를 채울 수 있다.The third filling layer 323 may be formed on the third insertion layer 322 . The third filling layer 323 may fill the third trench 340t remaining after the third work function control layer 321 and the third insertion layer 322 are formed.

제3 일함수 조절막(321)의 최상면은 제3 일함수 조절막(321) 상의 제3 삽입막(322)의 최상면 및 제3 필링막(323)의 최상면보다 낮을 수 있다. The top surface of the third work function control layer 321 may be lower than the top surface of the third interposed layer 322 on the third work function control layer 321 and the top surface of the third peeling layer 323 .

따라서, 제3 상부 게이트 전극(325)는 제3 일함수 조절막(321)의 최상면을 덮는다. 좀 더 구체적으로, 제3 삽입막(322) 및 제3 필링막(323)은 제3 일함수 조절막(321)의 최상면을 덮는다. Accordingly, the third upper gate electrode 325 covers the top surface of the third work function control layer 321 . More specifically, the third insertion layer 322 and the third peeling layer 323 cover the top surface of the third work function control layer 321 .

제4 게이트 전극(420)은 제4 게이트 절연막(430) 상에 형성될 수 있다. 제4 게이트 전극(320)은 제4 트렌치(440t)를 채울 수 있다.The fourth gate electrode 420 may be formed on the fourth gate insulating layer 430 . The fourth gate electrode 320 may fill the fourth trench 440t.

제4 게이트 전극(420)은 제4 일함수 조절막(421)과, 제4 상부 게이트 전극(425)을 포함할 수 있다. 제4 상부 게이트 전극(425)은 제4 삽입막(422)과, 제4 필링막(423)을 포함할 수 있다. The fourth gate electrode 420 may include a fourth work function control layer 421 and a fourth upper gate electrode 425 . The fourth upper gate electrode 425 may include a fourth insertion layer 422 and a fourth filling layer 423 .

제4 일함수 조절막(421)은 제4 게이트 절연막(430) 상에 형성될 수 있다. 제4 일함수 조절막(421)은 제4 게이트 절연막(430)과 접촉할 수 있다. The fourth work function control layer 421 may be formed on the fourth gate insulating layer 430 . The fourth work function control layer 421 may contact the fourth gate insulating layer 430 .

제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽의 일부 및 바닥면을 따라 연장될 수 있다. 제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽의 최상부까지 연장되지 않을 수 있다.The fourth work function control layer 421 may extend along a portion of a sidewall and a bottom surface of the fourth trench 440t. The fourth work function control layer 421 may not extend to the top of the sidewall of the fourth trench 440t.

즉, 제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽 상에 형성된 제4 게이트 절연막(430)의 일부 상에는 형성되지 않을 수 있다. 제4 일함수 조절막(421)은 제4 게이트 절연막(430)의 프로파일을 따라 형성될 수 있다. That is, the fourth work function control layer 421 may not be formed on a portion of the fourth gate insulating layer 430 formed on the sidewall of the fourth trench 440t. The fourth work function control layer 421 may be formed along a profile of the fourth gate insulating layer 430 .

제4 삽입막(422)은 제4 일함수 조절막(421) 상에 형성될 수 있다. 제4 삽입막(422)은 제4 트렌치(440t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽의 일부 상에는 형성되지 않으므로, 제4 삽입막(422)은 제4 일함수 조절막(421)의 프로파일 및 제4 게이트 절연막(430)의 프로파일을 따라 형성될 수 있다. The fourth insert layer 422 may be formed on the fourth work function control layer 421 . The fourth insertion layer 422 may extend along sidewalls and bottom surfaces of the fourth trench 440t. Since the fourth work function control layer 421 is not formed on a portion of the sidewall of the fourth trench 440t, the fourth interposed layer 422 is formed on the profile of the fourth work function control layer 421 and the fourth gate insulating layer ( 430) may be formed along the profile.

제4 일함수 조절막(423)이 연장되지 않는 제4 트렌치(440t)의 측벽 상에서, 제4 삽입막(322)과 제4 게이트 절연막(430)은 서로 접촉할 수 있지만, 이에 제한되는 것은 아니다.On the sidewall of the fourth trench 440t where the fourth work function control layer 423 does not extend, the fourth interposed layer 322 and the fourth gate insulating layer 430 may contact each other, but the present invention is not limited thereto. .

제4 필링막(423)은 제4 삽입막(422) 상에 형성될 수 있다. 제4 필링막(423)은 제4 일함수 조절막(421) 및 제4 삽입막(422)이 형성되고 남은 제4 트렌치(440t)를 채울 수 있다.The fourth filling layer 423 may be formed on the fourth insertion layer 422 . The fourth filling layer 423 may fill the fourth trench 440t remaining after the fourth work function control layer 421 and the fourth insertion layer 422 are formed.

제4 일함수 조절막(421)의 최상면은 제4 일함수 조절막(421) 상의 제4 삽입막(422)의 최상면 및 제4 필링막(322)의 최상면보다 낮을 수 있다. The top surface of the fourth work function control layer 421 may be lower than the top surface of the fourth interposed layer 422 and the top surface of the fourth peeling layer 322 on the fourth work function control layer 421 .

따라서, 제4 상부 게이트 전극(425)는 제4 일함수 조절막(421)의 최상면을 덮는다. 좀 더 구체적으로, 제4 삽입막(422) 및 제4 필링막(423)은 제4 일함수 조절막(421)의 최상면을 덮는다. Accordingly, the fourth upper gate electrode 425 covers the uppermost surface of the fourth work function control layer 421 . More specifically, the fourth insertion layer 422 and the fourth peeling layer 423 cover the uppermost surface of the fourth work function control layer 421 .

제3 일함수 조절막(321) 및 제4 일함수 조절막(421)은 모따기된(chamfered)된 형상을 가질 수 있다. 제3 일함수 조절막(321) 및 제4 일함수 조절막(421)에 대한 형상은 뒤에서 상술한다.The third work function control layer 321 and the fourth work function control layer 421 may have a chamfered shape. Shapes of the third work function control layer 321 and the fourth work function control layer 421 will be described later.

도 1에서, 층간 절연막(190)의 상면에서 제3 일함수 조절막(321)까지의 깊이(d3)는 층간 절연막(190)의 상면에서, 제4 일함수 조절막(421)까지의 깊이(d4)는 실질적으로 동일할 수 있다. In FIG. 1 , the depth d3 from the upper surface of the interlayer insulating film 190 to the third work function adjusting film 321 is the depth from the upper surface of the interlayer insulating film 190 to the fourth work function adjusting film 421 ( d4) may be substantially the same.

제1 내지 제4 일함수 조절막(121, 221, 321, 421)은 동일한 물질을 포함할 수 있다. 좀 더 구체적으로, 제1 내지 제4 일함수 조절막(121, 221, 321, 421)은 동일한 물질로 형성된 막일 수 있다. The first to fourth work function control layers 121 , 221 , 321 , and 421 may include the same material. More specifically, the first to fourth work function control layers 121 , 221 , 321 , and 421 may be formed of the same material.

제1 내지 제4 일함수 조절막(121, 221, 321, 421)은 예를 들어, TiN를 포함할 수 있다.The first to fourth work function control layers 121 , 221 , 321 , and 421 may include, for example, TiN.

제1 내지 제4 삽입막(122, 222, 322, 422)은 동일한 물질을 포함할 수 있다. 좀 더 구체적으로, 제1 내지 제4 삽입막(122, 222, 322, 422)은 동일한 물질로 형성된 막일 수 있다. The first to fourth insertion layers 122 , 222 , 322 , and 422 may include the same material. More specifically, the first to fourth insertion layers 122 , 222 , 322 , and 422 may be formed of the same material.

여기서, 동일한 물질로 형성된 막은 다음과 같이 정의할 수 있다. 먼저, 삽입막이 단일막이면, 제1 내지 제4 삽입막(122, 222, 322, 422)은 모두 동일한 물질로 이루어진 단일막일 수 있다. Here, a film formed of the same material may be defined as follows. First, if the insertion layer is a single layer, the first to fourth insertion layers 122 , 222 , 322 , and 422 may all be single layers made of the same material.

다음으로, 삽입막이 복수의 막, 예를 들어, 2개의 막을 포함하면, 제1 내지 제4 삽입막(122, 222, 322, 422)은 M이라는 물질로 이루어진 제1 막과, N이라는 물질로 이루어진 제2 막이 순차적으로 적층된 복수의 막일 수 있다.Next, when the intercalation layer includes a plurality of membranes, for example, two membranes, the first to fourth intercalation layers 122 , 222 , 322 , 422 are formed of a first layer made of a material M and a material N The formed second film may be a plurality of films sequentially stacked.

제1 내지 제4 삽입막(122, 222, 322, 422)은 예를 들어, Ti, TiAl, TiAlN, TiAlC, TiAlCN 중 하나를 포함할 수 있다. 제1 내지 제4 삽입막(122, 222, 322, 422)은 동일 레벨에서 형성될 수 있다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다.The first to fourth interposed layers 122 , 222 , 322 , and 422 may include, for example, one of Ti, TiAl, TiAlN, TiAlC, and TiAlCN. The first to fourth insertion layers 122 , 222 , 322 , and 422 may be formed at the same level. Here, the term “same level” means that they are formed by the same manufacturing process.

예를 들어, 각각의 제1 내지 제4 삽입막(122, 222, 322, 422)의 두께는 실질적으로 동일할 수 있지만, 이에 제한되는 것은 아니다.For example, the thickness of each of the first to fourth insertion layers 122 , 222 , 322 , and 422 may be substantially the same, but is not limited thereto.

본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 내지 제4 삽입막(122, 222, 322, 422)은 TiAl를 포함하는 막으로 설명한다. In the semiconductor device according to some embodiments of the present invention, the first to fourth interposed layers 122 , 222 , 322 , and 422 will be described as a layer including TiAl.

제1 내지 제4 필링막(123, 223, 323, 423)은 동일한 물질을 포함할 수 있다. 제1 내지 제4 필링막(123, 223, 323, 423)은 예를 들어, W, Al, Co, Cu, Ru, Ni, Pt, Ni-Pt, TiN 중 적어도 하나를 포함할 수 있다.The first to fourth filling layers 123 , 223 , 323 , and 423 may include the same material. The first to fourth filling layers 123 , 223 , 323 , and 423 may include, for example, at least one of W, Al, Co, Cu, Ru, Ni, Pt, Ni-Pt, and TiN.

각각의 제1 내지 4 게이트 전극(120, 220, 320, 420)은 층간 절연막(190)의 상면과 동일 평면 상에 놓일 수 있다.Each of the first to fourth gate electrodes 120 , 220 , 320 , and 420 may be disposed on the same plane as the top surface of the interlayer insulating layer 190 .

제1 내지 제4 소오스/드레인(150, 250, 350, 450)은 제1 내지 제4 게이트 전극(120, 220, 320, 420)에 인접하여 형성될 수 있다. The first to fourth sources/drains 150 , 250 , 350 , and 450 may be formed adjacent to the first to fourth gate electrodes 120 , 220 , 320 and 420 .

각각의 제1 내지 제4 소오스/드레인(150, 250, 350, 450)은 기판(100) 내에 형성된 에피택셜층을 포함하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 각각의 제1 내지 제4 소오스/드레인(150, 250, 350, 450)은 기판(100)에 불순물을 주입하여 형성된 불순물 영역일 수도 있다. Each of the first to fourth sources/drains 150 , 250 , 350 , and 450 is illustrated as including an epitaxial layer formed in the substrate 100 , but is not limited thereto. Each of the first to fourth sources/drains 150 , 250 , 350 , and 450 may be an impurity region formed by implanting impurities into the substrate 100 .

또한, 각각의 제1 내지 제4 소오스/드레인(150, 250, 350, 450)은 기판(100)의 상면보다 위로 돌출된 상면을 포함하는 상승된 소오스/드레인일 수도 있다.In addition, each of the first to fourth sources/drains 150 , 250 , 350 , and 450 may be a raised source/drain including an upper surface protruding above the upper surface of the substrate 100 .

도 1에서, 제1 일함수 조절막(121)의 두께(t11), 제1 일함수 조절막(221)의 두께(t21), 제3 일함수 조절막(321)의 두께(t31) 및 제4 일함수 조절막(421)의 두께(t41)은 서로 다를 수 있다. In FIG. 1 , the thickness t11 of the first work function control layer 121 , the thickness t21 of the first work function control layer 221 , the thickness t31 of the third work function control layer 321 , and the 4 The thickness t41 of the work function control layer 421 may be different from each other.

좀 더 구체적으로, 제1 일함수 조절막(221)의 두께(t21)는 제1 일함수 조절막(121)의 두께(t11)보다 크고, 제4 일함수 조절막(421)의 두께(t41)보다 작을 수 있다. 제3 일함수 조절막(321)의 두께(t31)는 제4 일함수 조절막(421)의 두께(t41)보다 클 수 있다. 즉, 제1 내지 제4 일함수 조절막(121, 221, 321, 421) 중 제3 일함수 조절막(321)이 가장 두꺼울 수 있다. More specifically, the thickness t21 of the first work function control layer 221 is greater than the thickness t11 of the first work function control layer 121 , and the thickness t41 of the fourth work function control layer 421 . ) may be smaller than A thickness t31 of the third work function control layer 321 may be greater than a thickness t41 of the fourth work function control layer 421 . That is, the third work function control layer 321 may be the thickest among the first to fourth work function control layers 121 , 221 , 321 , and 421 .

이하의 설명에서, 특별한 언급이 없는 이상, 각각의 제1 내지 제4 일함수 조절막(121, 221, 321, 421)의 두께는 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 바닥면에서의 두께인 것으로 정의한다.In the following description, unless otherwise specified, the thickness of each of the first to fourth work function control layers 121 , 221 , 321 , and 421 is the thickness of the first to fourth trenches 140t, 240t, 340t, and 440t. It is defined as the thickness at the bottom.

즉, 제1 일함수 조절막(121)의 두께(t11)는 제1 트렌치(140t)의 바닥면에 형성된 제1 일함수 조절막(121)의 두께이고, 제1 일함수 조절막(221)의 두께(t21)는 제2 트렌치(240t)의 바닥면에 형성된 제1 일함수 조절막(221)의 두께를 의미한다. 또한, 제3 일함수 조절막(321)의 두께(t31)는 제3 트렌치(340t)의 바닥면에 형성된 제3 일함수 조절막(321)의 두께이고, 제4 일함수 조절막(421)의 두께(t41)는 제4 트렌치(440t)의 바닥면에 형성된 제4 일함수 조절막(421)의 두께를 의미한다.That is, the thickness t11 of the first work function control layer 121 is the thickness of the first work function control layer 121 formed on the bottom surface of the first trench 140t, and the first work function control layer 221 . The thickness t21 denotes the thickness of the first work function control layer 221 formed on the bottom surface of the second trench 240t. In addition, the thickness t31 of the third work function control layer 321 is the thickness of the third work function control layer 321 formed on the bottom surface of the third trench 340t, and the fourth work function control layer 421 . The thickness t41 denotes the thickness of the fourth work function control layer 421 formed on the bottom surface of the fourth trench 440t.

본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 트랜지스터(101)의 문턱 전압은 제2 트랜지스터(201)의 문턱 전압보다 작을 수 있다. In the semiconductor device according to some embodiments of the present invention, the threshold voltage of the first transistor 101 may be less than the threshold voltage of the second transistor 201 .

즉, n형 트랜지스터에서, 제1 일함수 조절막(121)보다 두께가 두꺼운 제1 일함수 조절막(221)을 포함하는 제2 트랜지스터(201)의 문턱 전압은 제1 일함수 조절막(121)을 포함하는 제1 트랜지스터(101)의 문턱 전압보다 클 수 있다.That is, in the n-type transistor, the threshold voltage of the second transistor 201 including the first work function control layer 221 thicker than the first work function control layer 121 is the first work function control layer 121 . ) may be greater than the threshold voltage of the first transistor 101 including

또한, 제3 트랜지스터(301)의 문턱 전압은 제4 트랜지스터(401)의 문턱 전압보다 작을 수 있다. Also, the threshold voltage of the third transistor 301 may be smaller than the threshold voltage of the fourth transistor 401 .

즉, p형 트랜지스터에서, 제4 일함수 조절막(421)보다 두께가 두꺼운 제3 일함수 조절막(321)을 포함하는 제3 트랜지스터(301)의 문턱 전압은 제4 일함수 조절막(421)을 포함하는 제4 트랜지스터(401)의 문턱 전압보다 작을 수 있다.That is, in the p-type transistor, the threshold voltage of the third transistor 301 including the third work function control layer 321 thicker than the fourth work function control layer 421 is the fourth work function control layer 421 . ) may be less than the threshold voltage of the fourth transistor 401 including

도 2에서, 제3 일함수 조절막(321)은 제3 트렌치(340t)의 측벽에 대해서 예각(θ1)을 갖는 제3 경사면(321i)을 포함한다. 좀 더 구체적으로, 제3 트렌치(340t)의 측벽을 따라 연장된 제3 일함수 조절막(321)은 제3 트렌치(340t)의 측벽에 대해서 예각(θ1)을 갖는 제3 경사면(321i)을 포함한다.In FIG. 2 , the third work function control layer 321 includes a third inclined surface 321i having an acute angle θ1 with respect to the sidewall of the third trench 340t. More specifically, the third work function control layer 321 extending along the sidewall of the third trench 340t forms a third inclined surface 321i having an acute angle θ1 with respect to the sidewall of the third trench 340t. include

또한, 제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽에 대해서 예각(θ2)을 갖는 제4 경사면(421i)을 포함한다. Also, the fourth work function control layer 421 includes a fourth inclined surface 421i having an acute angle θ2 with respect to the sidewall of the fourth trench 440t.

여기서, 예각(θ1, θ2)은 제3 및 제4 트렌치(340t, 440t)의 측벽을 기준으로 시계방향으로 잰 각이 90도를 넘지 않음을 의미한다.Here, the acute angles θ1 and θ2 mean that an angle measured in a clockwise direction with respect to the sidewalls of the third and fourth trenches 340t and 440t does not exceed 90 degrees.

하지만, 제1 일함수 조절막(121) 및 제1 일함수 조절막(221)은 제1 트렌치(140t)의 측벽 및 제2 트렌치(240t)의 측벽에 대해서 예각을 갖는 경사면을 포함하지 않을 수 있다.However, the first work function control layer 121 and the first work function control layer 221 may not include inclined surfaces having acute angles with respect to the sidewalls of the first trench 140t and the second trench 240t. have.

제3 경사면(321i)의 예각(θ1)과, 제4 경사면(421i)의 예각(θ2)이 실질적으로 동일한 것으로 도시하였으나, 이에 한정되는 것은 아니다. 즉, 제3 경사면(321i)의 예각(θ1)과 제4 경사면(421i)의 예각(θ2)은 서로 달라도 무방하다. 예를 들어, 제4 경사면(421i)의 예각(θ2)이 제3 경사면(321i)의 예각(θ1)보다 크거나, 제4 경사면(421i)의 예각(θ2)이 제3 경사면(321i)의 예각(θ1)보다 작을 수 있다. Although it is illustrated that the acute angle θ1 of the third inclined surface 321i and the acute angle θ2 of the fourth inclined surface 421i are substantially the same, the present invention is not limited thereto. That is, the acute angle θ1 of the third inclined surface 321i and the acute angle θ2 of the fourth inclined surface 421i may be different from each other. For example, the acute angle θ2 of the fourth inclined surface 421i is greater than the acute angle θ1 of the third inclined surface 321i, or the acute angle θ2 of the fourth inclined surface 421i is the third inclined surface 321i. It may be smaller than the acute angle θ1.

도 2에서, 제3 일함수 조절막(321)의 제3 경사면(321i)은 제3 일함수 조절막(321)의 최상면일 수 있고, 제4 일함수 조절막(421)의 제4 경사면(421i)은 제4 일함수 조절막(421)의 최상면일 수 있다.In FIG. 2 , the third inclined surface 321i of the third work function adjustment film 321 may be the uppermost surface of the third work function adjustment film 321 , and the fourth inclined surface 321i of the fourth work function adjustment film 421 . 421i may be the uppermost surface of the fourth work function control layer 421 .

제3 일함수 조절막(321)의 제3 경사면(321i) 및 제4 일함수 조절막(421)의 제4 경사면(421i)은 각각 층간 절연막(190)의 상면보다 기판(100)의 상면에 더 가깝다. The third inclined surface 321i of the third work function regulating film 321 and the fourth inclined surface 421i of the fourth work function regulating film 421 are on the upper surface of the substrate 100 rather than the upper surface of the interlayer insulating film 190, respectively. Closer.

이와 같은 제3 일함수 조절막(321) 및 제4 일함수 조절막(421)의 형상으로 인해, 제3 상부 게이트 전극(325) 및 제4 상부 게이트 전극(425)의 갭필(gap fill) 특성이 향상될 수 있다. Due to the shapes of the third work function control layer 321 and the fourth work function control layer 421 as described above, gap fill characteristics of the third upper gate electrode 325 and the fourth upper gate electrode 425 are This can be improved.

좀 더 구체적으로, 반도체 장치의 크기가 날로 소형화됨에 따라, 그에 포함된 각종 소자(예를 들어, 트랜지스터)들의 크기도 작아지게 된다. 이에 따라, 트랜지스터를 구성하는데 필요한 복수의 기능막 패턴이 형성되는, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 폭도 좁아지게 된다. More specifically, as the size of the semiconductor device decreases day by day, the size of various elements (eg, transistors) included therein also decreases. Accordingly, the widths of the first to fourth trenches 140t, 240t, 340t, and 440t in which a plurality of functional layer patterns necessary for forming the transistor are formed are also narrowed.

이 때, 만약, 두께가 두꺼운 제3 및 제4 일함수 조절막(321, 421)의 양단이 도시된 것과 달리 제3 및 제4 트렌치(340t, 440t)의 측벽의 최상부까지 연장된다면, 후속 공정에서 제3 및 제4 상부 게이트 전극(325, 425)이 형성될 제3 및 제4 트렌치(340t, 440t)의 입구가 더욱 좁아지게 된다.At this time, if both ends of the thick third and fourth work function control layers 321 and 421 extend to the top of the sidewalls of the third and fourth trenches 340t and 440t differently from the illustration, the subsequent process In , the inlets of the third and fourth trenches 340t and 440t in which the third and fourth upper gate electrodes 325 and 425 are to be formed are further narrowed.

이와 같을 경우, 제3 및 제4 상부 게이트 전극(325, 425)의 메탈-필 특성이 열화되는 문제가 발생할 수 있다. In this case, the metal-fill characteristics of the third and fourth upper gate electrodes 325 and 425 may be deteriorated.

도 1과 같이, 제3 및 제4 일함수 조절막(321, 421)의 최상면을 제3 및 제4 트렌치(340t, 440t)의 측벽의 최상부까지 연장시키지 않음으로써, 후속 공정에서 제3 및 제4 상부 게이트 전극(325, 425)이 신뢰성 있게 형성되기에 충분한 제3 및 제4 상부 게이트 전극(325, 425)의 입구 영역을 확보할 수 있다As shown in FIG. 1 , by not extending the uppermost surfaces of the third and fourth work function control layers 321 and 421 to the uppermost portions of the sidewalls of the third and fourth trenches 340t and 440t, the third and third 4 Entry regions of the third and fourth upper gate electrodes 325 and 425 sufficient to reliably form the upper gate electrodes 325 and 425 may be secured.

도 2에서, 제3 일함수 조절막(321)은 제3 트렌치(340t)의 바닥면에 형성된 바닥부(321b)와 제3 트렌치(340t)의 측벽에 형성된 측벽부(321s)를 포함할 수 있다. In FIG. 2 , the third work function control layer 321 may include a bottom portion 321b formed on the bottom surface of the third trench 340t and a sidewall portion 321s formed on the sidewall of the third trench 340t. have.

제3 일함수 조절막의 측벽부(321s)는 제3 일함수 조절막의 바닥부(321b)로부터 돌출되어 있을 수 있다.The sidewall portion 321s of the third work function control layer may protrude from the bottom portion 321b of the third work function control layer.

마찬가지로, 제4 일함수 조절막(421)은 제4 트렌치(440t)의 바닥면에 형성된 바닥부(421b)와 제4 트렌치(440t)의 측벽에 형성된 측벽부(421s)를 포함할 수 있다. Similarly, the fourth work function control layer 421 may include a bottom portion 421b formed on the bottom surface of the fourth trench 440t and a sidewall portion 421s formed on the sidewall of the fourth trench 440t.

제4 일함수 조절막의 측벽부(421s)는 제4 일함수 조절막의 바닥부(421b)로부터 돌출되어 있을 수 있다.The sidewall portion 421s of the fourth work function control layer may protrude from the bottom portion 421b of the fourth work function control layer.

제3 일함수 조절막의 측벽부(321s)는 제3 일함수 조절막(321)의 최상면을 포함하고, 제4 일함수 조절막의 측벽부(421s)는 제4 일함수 조절막(421)의 최상면을 포함할 수 있다. The sidewall portion 321s of the third work function regulating film includes a top surface of the third work function regulating film 321 , and the sidewall portion 421s of the fourth work function regulating film is the uppermost surface of the fourth work function regulating film 421 . may include

제3 일함수 조절막의 측벽부(321s)는 예각(θ1)을 갖는 제3 경사면(321i)을 포함하고, 제4 일함수 조절막의 측벽부(421s)는 예각(θ2)을 갖는 제4 경사면(421i)을 포함할 수 있다. The sidewall portion 321s of the third work function control film includes a third inclined surface 321i having an acute angle θ1, and the sidewall portion 421s of the fourth work function adjustment film includes a fourth inclined surface 321s having an acute angle θ2. 421i).

제3 일함수 조절막(321)의 두께(t31)는 제3 일함수 조절막의 바닥부(321b)의 두께이고, 제4 일함수 조절막(421)의 두께(t41)는 제4 일함수 조절막의 바닥부(421b)의 두께일 수 있다.The thickness t31 of the third work function control layer 321 is the thickness of the bottom portion 321b of the third work function control layer, and the thickness t41 of the fourth work function control layer 421 is the fourth work function control layer. It may be the thickness of the bottom portion 421b of the film.

도 1에서, 제3 일함수 조절막(321) 및 제4 일함수 조절막(421)은 모두 모따진 형상을 가진 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. In FIG. 1 , both the third work function control layer 321 and the fourth work function control layer 421 are illustrated as having a chamfered shape, but this is only for convenience of description and is not limited thereto.

제3 일함수 조절막(321) 및 제4 일함수 조절막(421) 중 하나는 모따기 형상을 가지고, 다른 하나는 제1 및 제2 일함수 조절막(121, 221)과 같이 트렌치의 측벽의 최상부까지 연장될 수 있다.One of the third work function control layer 321 and the fourth work function control layer 421 has a chamfer shape, and the other is formed on the sidewall of the trench like the first and second work function control layers 121 and 221 . It may extend to the top.

예를 들어, 제4 일함수 조절막(421)보다 두께가 두꺼운 제3 일함수 조절막(321)은 모따기 형상을 가지고, 제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽의 최상부까지 연장될 수 있다. For example, the third work function control layer 321 thicker than the fourth work function control layer 421 has a chamfer shape, and the fourth work function control layer 421 has a sidewall of the fourth trench 440t. may extend to the top of the

도 3은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다. 3 is a diagram for explaining a semiconductor device according to some embodiments of the present invention. For convenience of explanation, the points different from those described with reference to FIGS. 1 and 2 will be mainly described.

도 3을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 층간 절연막(190)의 상면에서 제3 일함수 조절막(321)까지의 깊이(d3)는 층간 절연막(190)의 상면에서, 제4 일함수 조절막(421)까지의 깊이(d4)와 다를 수 있다. Referring to FIG. 3 , in the semiconductor device according to some embodiments of the present invention, the depth d3 from the top surface of the interlayer insulating layer 190 to the third work function adjusting layer 321 is from the top surface of the interlayer insulating layer 190 . , may be different from the depth d4 to the fourth work function control layer 421 .

예를 들어, 층간 절연막(190)의 상면에서 제3 일함수 조절막(321)까지의 깊이(d3)는 층간 절연막(190)의 상면에서, 제4 일함수 조절막(421)까지의 깊이(d4)보다 작을 수 있다.For example, the depth d3 from the upper surface of the interlayer insulating film 190 to the third work function regulating film 321 is the depth from the upper surface of the interlayer insulating film 190 to the fourth work function regulating film 421 ( d4) may be smaller.

제3 게이트 스페이서(340) 사이의 거리가 제4 게이트 스페이서(440) 사이의 거리가 동일하다고 가정한다. It is assumed that the distance between the third gate spacers 340 is the same as the distance between the fourth gate spacers 440 .

이때, 제3 일함수 조절막(321)의 두께는 제4 일함수 조절막(421)의 두께보다 크므로, 제3 트렌치(340t)의 측벽 상에 형성된 제3 일함수 조절막(321) 사이의 거리는 제4 트렌치(440t)의 측벽 상에 형성된 제4 일함수 조절막(421) 사이의 거리보다 작을 수 있다. At this time, since the thickness of the third work function control layer 321 is greater than the thickness of the fourth work function control layer 421 , it is formed between the third work function control layer 321 formed on the sidewall of the third trench 340t. The distance of may be smaller than the distance between the fourth work function control layers 421 formed on the sidewalls of the fourth trenches 440t.

일함수 조절막을 모따기하는 공정에서, 트렌치의 측벽 상에 형성된 일함수 조절막 사이의 거리는 모따기된 일함수 조절막의 최상면의 위치에 영향을 줄 수 있다. In the process of chamfering the work function control layer, the distance between the work function control layers formed on the sidewalls of the trench may affect the position of the top surface of the chamfered work function control layer.

도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.4 is a view for explaining a semiconductor device according to some embodiments of the present invention. For convenience of explanation, the points different from those described with reference to FIGS. 1 and 2 will be mainly described.

도 4를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제3 일함수 조절막(321)의 최상면은 제3 트렌치(340t)의 측벽에 대해서 예각을 갖는 경사면을 포함하지 않을 수 있다. Referring to FIG. 4 , in the semiconductor device according to some embodiments of the present disclosure, the top surface of the third work function control layer 321 may not include an inclined surface having an acute angle with respect to the sidewall of the third trench 340t. .

또한, 제4 일함수 조절막(421)의 최상면은 제4 트렌치(440t)의 측벽에 대해서 예각을 갖는 경사면을 포함하지 않을 수 있다.Also, the uppermost surface of the fourth work function control layer 421 may not include an inclined surface having an acute angle with respect to the sidewall of the fourth trench 440t.

제3 일함수 조절막(321)의 최상면은 제3 트렌치(340t)의 측벽에 대해 직각을 갖는 평면일 수 있다. 마찬가지로, 제4 일함수 조절막(421)의 최상면은 제4 트렌치(440t)의 측벽에 대해 직각을 갖는 평면일 수 있다. The uppermost surface of the third work function control layer 321 may be a plane having a right angle with respect to the sidewall of the third trench 340t. Similarly, the uppermost surface of the fourth work function control layer 421 may be a plane having a right angle with respect to the sidewall of the fourth trench 440t.

도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.5 is a diagram for explaining a semiconductor device according to some embodiments of the present invention. For convenience of explanation, the points different from those described with reference to FIGS. 1 and 2 will be mainly described.

도 5를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 일함수 조절막(121) 및 제1 일함수 조절막(221)은 모따기된 형상일 수 있다.Referring to FIG. 5 , in a semiconductor device according to some embodiments of the present disclosure, the first work function control layer 121 and the first work function control layer 221 may have a chamfered shape.

제1 일함수 조절막(121)은 제1 트렌치(140t)의 측벽의 일부 및 바닥면을 따라 연장될 수 있다. 제1 일함수 조절막(121)은 제1 트렌치(140t)의 측벽의 최상부까지 연장되지 않을 수 있다.The first work function control layer 121 may extend along a portion of a sidewall and a bottom surface of the first trench 140t. The first work function control layer 121 may not extend to the top of the sidewall of the first trench 140t.

즉, 제1 일함수 조절막(121)은 제1 트렌치(140t)의 측벽 상에 형성된 제1 게이트 절연막(130)의 일부 상에는 형성되지 않을 수 있다. That is, the first work function control layer 121 may not be formed on a portion of the first gate insulating layer 130 formed on the sidewall of the first trench 140t.

제1 일함수 조절막(121)은 제1 트렌치(140t)의 측벽의 일부 상에는 형성되지 않으므로, 제1 삽입막(122)은 제1 일함수 조절막(121)의 프로파일 및 제1 게이트 절연막(130)의 프로파일을 따라 형성될 수 있다. Since the first work function control layer 121 is not formed on a portion of the sidewall of the first trench 140t, the first interposed layer 122 is formed on the profile of the first work function control layer 121 and the first gate insulating layer ( 130) may be formed along the profile.

제1 일함수 조절막(121)이 연장되지 않는 제1 트렌치(140t)의 측벽 상에서, 제1 삽입막(122)과 제1 게이트 절연막(130)은 서로 접촉할 수 있지만, 이에 제한되는 것은 아니다.On the sidewall of the first trench 140t in which the first work function control layer 121 does not extend, the first insertion layer 122 and the first gate insulating layer 130 may contact each other, but the present invention is not limited thereto. .

제1 일함수 조절막(121)의 최상면은 제1 일함수 조절막(121) 상의 제1 삽입막(122)의 최상면 및 제1 필링막(123)의 최상면보다 낮을 수 있다. The top surface of the first work function control layer 121 may be lower than the top surface of the first interposed layer 122 and the top surface of the first peeling layer 123 on the first work function control layer 121 .

따라서, 제1 상부 게이트 전극(125)는 제1 일함수 조절막(121)의 최상면을 덮는다. 제1 삽입막(122) 및 제1 필링막(123)은 제1 일함수 조절막(121)의 최상면을 덮는다. Accordingly, the first upper gate electrode 125 covers the top surface of the first work function control layer 121 . The first insertion layer 122 and the first peeling layer 123 cover the top surface of the first work function control layer 121 .

제2 일함수 조절막(221)은 제2 트렌치(240t)의 측벽의 일부 및 바닥면을 따라 연장될 수 있다. 제2 일함수 조절막(221)은 제2 트렌치(240t)의 측벽의 최상부까지 연장되지 않을 수 있다.The second work function control layer 221 may extend along a portion of a sidewall and a bottom surface of the second trench 240t. The second work function control layer 221 may not extend to the top of the sidewall of the second trench 240t.

즉, 제2 일함수 조절막(221)은 제2 트렌치(240t)의 측벽 상에 형성된 제2 게이트 절연막(230)의 일부 상에는 형성되지 않을 수 있다. That is, the second work function control layer 221 may not be formed on a portion of the second gate insulating layer 230 formed on the sidewall of the second trench 240t.

제1 일함수 조절막(221)은 제1 트렌치(140t)의 측벽의 일부 상에는 형성되지 않으므로, 제2 삽입막(222)은 제2 일함수 조절막(221)의 프로파일 및 제2 게이트 절연막(230)의 프로파일을 따라 형성될 수 있다. Since the first work function control layer 221 is not formed on a portion of the sidewall of the first trench 140t, the second interposed layer 222 is formed on the profile of the second work function control layer 221 and the second gate insulating layer ( 230) may be formed along the profile.

제2 일함수 조절막(221)이 연장되지 않는 제2 트렌치(240t)의 측벽 상에서, 제2 삽입막(222)과 제2 게이트 절연막(230)은 서로 접촉할 수 있지만, 이에 제한되는 것은 아니다.On the sidewall of the second trench 240t in which the second work function control layer 221 does not extend, the second interposed layer 222 and the second gate insulating layer 230 may contact each other, but the present invention is not limited thereto. .

제2 일함수 조절막(221)의 최상면은 제2 일함수 조절막(221) 상의 제2 삽입막(222)의 최상면 및 제2 필링막(223)의 최상면보다 낮을 수 있다. The top surface of the second work function control layer 221 may be lower than the top surface of the second interposed layer 222 and the top surface of the second peeling layer 223 on the second work function control layer 221 .

따라서, 제2 상부 게이트 전극(225)는 제2 일함수 조절막(221)의 최상면을 덮는다. 제2 삽입막(222) 및 제2 필링막(223)은 제2 일함수 조절막(221)의 최상면을 덮는다.Accordingly, the second upper gate electrode 225 covers the uppermost surface of the second work function control layer 221 . The second insertion layer 222 and the second peeling layer 223 cover the top surface of the second work function control layer 221 .

다르게 설명하면, 제1 일함수 조절막(121)은 제1 트렌치(140t)의 측벽에 대해서 예각을 갖는 제1 경사면(121i)을 포함할 수 있다. 또한, 제1 일함수 조절막(221)은 제2 트렌치(240t)의 측벽에 대해서 예각을 갖는 제2 경사면(221i)을 포함할 수 있다. In other words, the first work function control layer 121 may include a first inclined surface 121i having an acute angle with respect to the sidewall of the first trench 140t. Also, the first work function control layer 221 may include a second inclined surface 221i having an acute angle with respect to the sidewall of the second trench 240t.

좀 더 구체적으로, 제1 트렌치(140t)의 측벽을 따라 연장된 제1 일함수 조절막(121)은 제1 트렌치(140t)의 측벽에 대해서 예각을 갖는 제1 경사면(121i)을 포함하고, 제2 트렌치(240t)의 측벽을 따라 연장된 제1 일함수 조절막(221)은 제2 트렌치(240t)의 측벽에 대해서 예각을 갖는 제2 경사면(221i)을 포함할 수 있다.More specifically, the first work function control layer 121 extending along the sidewall of the first trench 140t includes a first inclined surface 121i having an acute angle with respect to the sidewall of the first trench 140t, The first work function control layer 221 extending along the sidewall of the second trench 240t may include a second inclined surface 221i having an acute angle with respect to the sidewall of the second trench 240t.

제1 일함수 조절막(121)의 제1 경사면(121i)은 제1 일함수 조절막(121)의 최상면일 수 있고, 제1 일함수 조절막(221)의 제2 경사면(221i)은 제1 일함수 조절막(221)의 최상면일 수 있다.The first inclined surface 121i of the first work function adjusting film 121 may be the uppermost surface of the first work function adjusting film 121 , and the second inclined surface 221i of the first work function adjusting film 221 is the second inclined surface 221i of the first work function adjusting film 221 . It may be the uppermost surface of the work function control layer 221 .

제1 일함수 조절막(121)의 제1 경사면(121i) 및 제1 일함수 조절막(221)의 제2 경사면(221i)은 각각 층간 절연막(190)의 상면보다 기판(100)의 상면에 더 가깝다.The first inclined surface 121i of the first work function adjusting film 121 and the second inclined surface 221i of the first work function adjusting film 221 are respectively on the upper surface of the substrate 100 rather than the upper surface of the interlayer insulating film 190 . Closer.

또, 다른 측면에서, 제1 일함수 조절막(121)은 제1 트렌치(140t)의 바닥면에 형성된 바닥부(121b)와 제1 트렌치(140t)의 측벽에 형성된 측벽부(121s)를 포함할 수 있다. 제1 일함수 조절막(221)은 제2 트렌치(240t)의 바닥면에 형성된 바닥부(221b)와 제2 트렌치(240t)의 측벽에 형성된 측벽부(221s)를 포함할 수 있다.In addition, in another aspect, the first work function control layer 121 includes a bottom portion 121b formed on a bottom surface of the first trench 140t and a sidewall portion 121s formed on a sidewall of the first trench 140t. can do. The first work function control layer 221 may include a bottom portion 221b formed on a bottom surface of the second trench 240t and a sidewall portion 221s formed on a sidewall of the second trench 240t.

제1 일함수 조절막의 측벽부(121s)는 제1 일함수 조절막의 바닥부(121b)로부터 돌출되어 있을 수 있다. 제2 일함수 조절막의 측벽부(221s)는 제2 일함수 조절막의 바닥부(221b)로부터 돌출되어 있을 수 있다.The sidewall portion 121s of the first work function control layer may protrude from the bottom portion 121b of the first work function control layer. The sidewall portion 221s of the second work function control layer may protrude from the bottom portion 221b of the second work function control layer.

제1 일함수 조절막의 측벽부(121s)는 제1 일함수 조절막(121)의 최상면을 포함하고, 제2 일함수 조절막의 측벽부(221s)는 제1 일함수 조절막(221)의 최상면을 포함할 수 있다. The sidewall portion 121s of the first work function regulating film includes a top surface of the first work function regulating film 121 , and the sidewall portion 221s of the second work function regulating film is the uppermost surface of the first work function regulating film 221 . may include

제1 일함수 조절막의 측벽부(121s)는 예각을 갖는 제1 경사면(121i)을 포함하고, 제2 일함수 조절막의 측벽부(221s)는 예각을 갖는 제2 경사면(221i)을 포함할 수 있다. The sidewall portion 121s of the first work function control film may include a first inclined surface 121i having an acute angle, and the sidewall portion 221s of the second work function adjustment film may include a second inclined surface 221i having an acute angle. have.

도 5에서, 제1 일함수 조절막(121) 및 제1 일함수 조절막(221)은 모두 모따진 형상을 가진 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. In FIG. 5 , both the first work function control layer 121 and the first work function control layer 221 are illustrated as having a chamfered shape, but this is only for convenience of description and is not limited thereto.

제1 일함수 조절막(121) 및 제1 일함수 조절막(221) 중 하나는 모따기 형상을 가지고, 다른 하나는 트렌치의 측벽의 최상부까지 연장될 수 있다.One of the first work function control layer 121 and the first work function control layer 221 may have a chamfer shape, and the other may extend to the top of the sidewall of the trench.

도 5에서, 층간 절연막(190)의 상면에서 제1 일함수 조절막(221)까지의 깊이(d2)는 층간 절연막(190)의 상면에서 제1 일함수 조절막(121)까지의 깊이(d1)보다 작고, 층간 절연막(190)의 상면에서 제4 일함수 조절막(421)까지의 깊이(d4)보다 큰 것으로 도시되었지만, 이에 제한되는 것은 아니다. 또한, 층간 절연막(190)의 상면에서 제3 일함수 조절막(321)까지의 깊이(d3)는 층간 절연막(190)의 상면에서, 제4 일함수 조절막(421)까지의 깊이(d4)보다 작은 것으로 도시하였지만, 이에 제한되는 것은 아니다.In FIG. 5 , a depth d2 from the top surface of the interlayer insulating layer 190 to the first work function control layer 221 is a depth d1 from the top surface of the interlayer insulating layer 190 to the first work function control layer 121 . ) and greater than the depth d4 from the top surface of the interlayer insulating layer 190 to the fourth work function control layer 421, but is not limited thereto. In addition, the depth d3 from the top surface of the interlayer insulating layer 190 to the third work function control layer 321 is the depth d4 from the top surface of the interlayer insulating layer 190 to the fourth work function control layer 421 . Although shown as smaller, it is not limited thereto.

도시된 것과 달리, 층간 절연막(190)의 상면에서 제1 일함수 조절막(221)까지의 깊이(d2)는 층간 절연막(190)의 상면에서 제1 일함수 조절막(121)까지의 깊이(d1)와 실질적으로 동일하고, 층간 절연막(190)의 상면에서 제3 일함수 조절막(321)까지의 깊이(d3)는 층간 절연막(190)의 상면에서 제4 일함수 조절막(421)까지의 깊이(d4)와 실질적으로 동일할 수 있다. 또한, 층간 절연막(190)의 상면에서 제1 일함수 조절막(221)까지의 깊이(d2)는 층간 절연막(190)의 상면에서 제4 일함수 조절막(421)까지의 깊이(d4)와 실질적으로 동일할 수 있다. Unlike the illustration, the depth d2 from the upper surface of the interlayer insulating film 190 to the first work function adjusting film 221 is the depth (d2) from the upper surface of the interlayer insulating film 190 to the first work function adjusting film 121 ( d1), the depth d3 from the top surface of the interlayer insulating layer 190 to the third work function control layer 321 is from the top surface of the interlayer insulating layer 190 to the fourth work function control layer 421 may be substantially equal to the depth d4 of In addition, the depth d2 from the top surface of the interlayer insulating layer 190 to the first work function control layer 221 is equal to the depth d4 from the top surface of the interlayer insulating layer 190 to the fourth work function control layer 421 and may be substantially the same.

도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.6 is a view for explaining a semiconductor device according to some embodiments of the present invention. For convenience of explanation, the points different from those described with reference to FIGS. 1 and 2 will be mainly described.

도 6을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 내지 제4 캡핑 패턴(160, 260, 360, 460)을 더 포함할 수 있다.Referring to FIG. 6 , the semiconductor device according to some exemplary embodiments may further include first to fourth capping patterns 160 , 260 , 360 , and 460 .

제1 게이트 전극(120)은 제1 트렌치(140t)의 일부를 채울 수 있다. 제1 게이트 전극(120)의 상면은 층간 절연막(190)의 상면보다 기판(100)에 인접할 수 있다.The first gate electrode 120 may partially fill the first trench 140t. The top surface of the first gate electrode 120 may be closer to the substrate 100 than the top surface of the interlayer insulating layer 190 .

제1 캡핑 패턴(160)은 제1 게이트 전극(120) 상에 형성될 수 있다. 다시 말하면, 제1 캡핑 패턴(160)은 제1 상부 게이트(125) 상에 형성될 수 있다. 제1 캡핑 패턴(160)은 제1 게이트 전극(120)이 채우고 남은 제1 트렌치(140t)의 일부를 채울 수 있다.The first capping pattern 160 may be formed on the first gate electrode 120 . In other words, the first capping pattern 160 may be formed on the first upper gate 125 . The first capping pattern 160 may fill a portion of the first trench 140t remaining after the first gate electrode 120 is filled.

제2 게이트 전극(220)은 제2 트렌치(240t)의 일부를 채울 수 있다. 제2 게이트 전극(220)의 상면은 층간 절연막(190)의 상면보다 기판(100)에 인접할 수 있다.The second gate electrode 220 may partially fill the second trench 240t. A top surface of the second gate electrode 220 may be closer to the substrate 100 than a top surface of the interlayer insulating layer 190 .

제2 캡핑 패턴(260)은 제2 게이트 전극(220) 상에 형성될 수 있다. 제2 캡핑 패턴(260)은 제2 상부 게이트 전극(225) 상에 형성될 수 있다. 제2 캡핑 패턴(260)은 제2 게이트 전극(220)이 채우고 남은 제2 트렌치(240t)의 일부를 채울 수 있다.The second capping pattern 260 may be formed on the second gate electrode 220 . The second capping pattern 260 may be formed on the second upper gate electrode 225 . The second capping pattern 260 may fill a portion of the second trench 240t remaining after the second gate electrode 220 is filled.

제3 게이트 전극(320)은 제3 트렌치(340t)의 일부를 채울 수 있다. 제3 게이트 전극(320)의 상면은 층간 절연막(190)의 상면보다 기판(100)에 인접할 수 있다.The third gate electrode 320 may partially fill the third trench 340t. A top surface of the third gate electrode 320 may be closer to the substrate 100 than a top surface of the interlayer insulating layer 190 .

제3 캡핑 패턴(360)은 제3 게이트 전극(320) 상에 형성될 수 있다. 제3 캡핑 패턴(360)은 제3 상부 게이트 전극(325) 상에 형성될 수 있다. 제3 캡핑 패턴(360)은 제3 게이트 전극(320)이 채우고 남은 제3 트렌치(340t)의 일부를 채울 수 있다.The third capping pattern 360 may be formed on the third gate electrode 320 . The third capping pattern 360 may be formed on the third upper gate electrode 325 . The third capping pattern 360 may fill a portion of the third trench 340t remaining after the third gate electrode 320 is filled.

제4 게이트 전극(420)은 제4 트렌치(440t)의 일부를 채울 수 있다. 제4 게이트 전극(420)의 상면은 층간 절연막(190)의 상면보다 기판(100)에 인접할 수 있다.The fourth gate electrode 420 may fill a portion of the fourth trench 440t. The top surface of the fourth gate electrode 420 may be closer to the substrate 100 than the top surface of the interlayer insulating layer 190 .

제4 캡핑 패턴(460)은 제4 게이트 전극(420) 상에 형성될 수 있다. 다시 말하면, 제4 캡핑 패턴(460)은 제4 상부 게이트 전극(425) 상에 형성될 수 있다. 제4 캡핑 패턴(460)은 제4 게이트 전극(420)이 채우고 남은 제4 트렌치(440t)의 일부를 채울 수 있다.The fourth capping pattern 460 may be formed on the fourth gate electrode 420 . In other words, the fourth capping pattern 460 may be formed on the fourth upper gate electrode 425 . The fourth capping pattern 460 may fill a portion of the fourth trench 440t remaining after the fourth gate electrode 420 is filled.

각각의 제1 내지 제4 캡핑 패턴(160, 260, 360, 460)은 각각의 제1 내지 트렌치(140t, 240t, 340t, 440t)의 일부를 채워서 형성되므로, 각각의 제1 내지 제4 캡핑 패턴(160, 260, 360, 460)의 상면은 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)의 상면 및 층간 절연막(190)의 상면과 동일 평면에 놓여있을 수 있다.Each of the first to fourth capping patterns 160 , 260 , 360 , and 460 is formed by filling a portion of each of the first to trenches 140t, 240t, 340t, and 440t, and thus each of the first to fourth capping patterns Top surfaces of (160, 260, 360, and 460) may be coplanar with the top surfaces of the first to fourth gate spacers 140, 240, 340, and 440 and the top surface of the interlayer insulating layer 190.

각각의 제1 내지 제4 캡핑 패턴(160, 260, 360, 460)은 자기 정렬 컨택(Self Aligned Contact)을 형성하기 위한 가이드 역할을 할 수 있으므로, 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. Each of the first to fourth capping patterns 160 , 260 , 360 , and 460 may serve as a guide for forming a self-aligned contact, and thus have an etch selectivity for the interlayer insulating layer 190 . material may be included.

각각의 제1 내지 제4 캡핑 패턴(160, 260, 360, 460)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 탄화 산질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.Each of the first to fourth capping patterns 160 , 260 , 360 , and 460 may be, for example, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO2), silicon carbonitride (SiCN), or silicon. and at least one of carbonized oxynitride (SiOCN) and combinations thereof.

도시된 것과 달리, 제1 게이트 절연막(130)은 제1 게이트 스페이서(140) 및 제1 캡핑 패턴(160) 사이로 연장될 수도 있다. 즉, 서로 마주보는 제1 게이트 스페이서(140)의 내측벽 및 제1 캡핑 패턴(160)의 측벽 사이에, 제1 게이트 절연막(130)의 일부가 연장되어 있을 수 있다.Unlike the drawing, the first gate insulating layer 130 may extend between the first gate spacer 140 and the first capping pattern 160 . That is, a portion of the first gate insulating layer 130 may extend between the inner wall of the first gate spacer 140 facing each other and the sidewall of the first capping pattern 160 .

각각의 제2 내지 제4 게이트 절연막(230, 330, 430)이 연장되는 정도는 상술한 제1 게이트 절연막(130)과 유사할 수 있다.The extent to which each of the second to fourth gate insulating layers 230 , 330 , and 430 extends may be similar to that of the above-described first gate insulating layer 130 .

도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 8는 도 7의 P 부분을 확대한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.7 is a view for explaining a semiconductor device according to some embodiments of the present invention. FIG. 8 is an enlarged view of part P of FIG. 7 . For convenience of explanation, the points different from those described with reference to FIGS. 1 and 2 will be mainly described.

도 7 및 도 8을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제3 일함수 조절막의 측벽부(321s)는 제3 일함수 조절막의 바닥부(321b) 상의 제1 부분(321sa)과, 제2 부분(321sb)을 포함할 수 있다.7 and 8 , in the semiconductor device according to some embodiments of the present disclosure, the sidewall portion 321s of the third work function control layer is a first portion 321sa on the bottom portion 321b of the third work function control layer. ) and a second portion 321sb.

제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)은 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)보다 기판(100)의 상면에서 멀리 위치한다.The second portion 321sb of the sidewall portion 321s of the third work function control layer is located farther from the upper surface of the substrate 100 than the first portion 321sa of the sidewall portion 321s of the third work function control layer.

제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 폭(t322)은 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)의 폭(t321)과 다를 수 있다. The width t322 of the second portion 321sb of the sidewall portion 321s of the third work function control film may be different from the width t321 of the first portion 321sa of the sidewall portion 321s of the third work function adjustment film. have.

예를 들어, 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)의 폭(t321)은 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 폭(t322)보다 크다.For example, the width t321 of the first portion 321sa of the sidewall portion 321s of the third work function control layer is the width t322 of the second portion 321sb of the sidewall portion 321s of the third work function control layer. ) is greater than

또한, 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)의 폭(t321)은 제3 일함수 조절막(321)의 두께(t31)와 실질적으로 동일할 수 있다. 즉, 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 폭(t322)은 제3 일함수 조절막(321)의 두께(t31)보다 작을 수 있다.Also, the width t321 of the first portion 321sa of the sidewall portion 321s of the third work function control layer may be substantially the same as the thickness t31 of the third work function control layer 321 . That is, the width t322 of the second portion 321sb of the sidewall portion 321s of the third work function control layer 321 may be smaller than the thickness t31 of the third work function control layer 321 .

제3 일함수 조절막(321)은 제3 트렌치(340t)의 측벽에 대해서 예각을 갖는 복수의 제3 경사면(321i)을 포함할 수 있다. 좀 더 구체적으로, 제3 트렌치(340t)의 일측벽을 따라 연장된 제3 일함수 조절막(321)은 제3 트렌치(340t)의 측벽에 대해서 예각을 갖는 복수의 제3 경사면(321i)을 포함할 수 있다.The third work function control layer 321 may include a plurality of third inclined surfaces 321i having an acute angle with respect to the sidewall of the third trench 340t. More specifically, the third work function control layer 321 extending along one sidewall of the third trench 340t forms a plurality of third inclined surfaces 321i having acute angles with respect to the sidewall of the third trench 340t. may include

제3 일함수 조절막(321)과 달리, 제4 트렌치(440t)의 일측벽을 따라 연장된 제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽에 대해서 예각을 갖는 하나의 제3 경사면(421i)을 포함할 수 있다.Unlike the third work function regulating film 321 , the fourth work function regulating film 421 extending along one sidewall of the fourth trench 440t has an acute angle with respect to the sidewall of the fourth trench 440t. A third inclined surface 421i may be included.

즉, 제3 트렌치(340t)의 일측벽을 따라 연장된 제3 일함수 조절막(321)이 포함하는 경사면의 개수는 제4 트렌치(440t)의 일측벽을 따라 연장된 제4 일함수 조절막(421)이 포함하는 경사면의 개수와 다를 수 있다. That is, the number of inclined surfaces included in the third work function control layer 321 extending along one sidewall of the third trench 340t is the fourth work function control layer extending along one sidewall of the fourth trench 440t. It may be different from the number of inclined surfaces included in 421 .

예를 들어, 제3 일함수 조절막(321)에 적용된 모따기 공정(chamfering process)의 횟수가 제4 일함수 조절막(421)에 적용된 모따기 공정의 횟수가 다를 경우, 제3 일함수 조절막(321)의 형상 및 제4 일함수 조절막(421)의 형상 사이에 차이가 발생할 수 있다.For example, when the number of chamfering processes applied to the third work function regulating film 321 is different from the number of chamfering processes applied to the fourth work function regulating film 421, the third work function regulating film ( A difference may occur between the shape of the 321 and the shape of the fourth work function control layer 421 .

도 8에서, 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)과 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)는 제3 트렌치(340t)의 측벽에 대해서 예각(θ11)을 갖는 제3 경사면(321i)에 의해 연결될 수 있다. In FIG. 8 , the first portion 321sa of the sidewall portion 321s of the third work function control film and the second portion 321sb of the sidewall portion 321s of the third work function adjustment film are sidewalls of the third trench 340t. It may be connected by a third inclined surface 321i having an acute angle θ11 with respect to .

좀 더 구체적으로, 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)은 제3 게이트 절연막(330)과 접하는 제1 측벽과, 제3 삽입막(322)과 마주하는 제2 측벽을 포함할 수 있다. 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)은 제3 게이트 절연막(330)과 접하는 제3 측벽과, 제3 삽입막(322)과 마주하는 제4 측벽을 포함할 수 있다.More specifically, the first portion 321sa of the sidewall portion 321s of the third work function control layer has a first sidewall in contact with the third gate insulating layer 330 and a second sidewall facing the third insertion layer 322 . It may include sidewalls. The second portion 321sb of the sidewall portion 321s of the third work function control layer may include a third sidewall in contact with the third gate insulating layer 330 and a fourth sidewall facing the third insertion layer 322 . have.

이 때, 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)의 제2 측벽과 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 제4 측벽은 제3 트렌치(340t)의 측벽에 대해서 예각(θ11)을 갖는 제3 경사면(321i)에 의해 연결될 수 있다. In this case, the second sidewall of the first portion 321sa of the sidewall portion 321s of the third work function adjusting film and the fourth sidewall of the second portion 321sb of the sidewall portion 321s of the third work function adjusting film are 3 may be connected by a third inclined surface 321i having an acute angle θ11 with respect to the sidewall of the trench 340t.

제3 일함수 조절막(321)의 제3 경사면(321i)은 제3 일함수 조절막(321)의 최상면일 수 있고, 제4 일함수 조절막(421)의 제4 경사면(421i)은 제4 일함수 조절막(421)의 최상면일 수 있다. The third inclined surface 321i of the third work function adjusting film 321 may be the uppermost surface of the third work function adjusting film 321 , and the fourth inclined surface 421i of the fourth work function adjusting film 421 is the second 4 It may be the top surface of the work function control layer 421 .

도 8에서, 제3 일함수 조절막(321)의 최상면인 제3 경사면(321i)의 예각(θ1)은, 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)과 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)을 연결하는 제3 경사면(321i)의 예각(θ11)은 동일할 수도 있고, 서로 다를 수도 있다. In FIG. 8 , the acute angle θ1 of the third inclined surface 321i, which is the uppermost surface of the third work function control layer 321 , is the first portion 321sa and the third sidewall portion 321s of the third work function control layer 321 . The acute angle θ11 of the third inclined surface 321i connecting the second portion 321sb of the sidewall portion 321s of the work function control layer may be the same or different from each other.

덧붙여, 도 8에서 도시된 것과 달리, 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)의 제2 측벽과 예각(θ11)을 갖는 제3 경사면(321i)의 연결부는 라운딩될 수 있다. 또한, 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 제4 측벽과 예각(θ11)을 갖는 제3 경사면(321i)의 연결부는 라운딩될 수 있다. In addition, unlike shown in FIG. 8 , the connection portion of the third inclined surface 321i having an acute angle θ11 with the second sidewall of the first portion 321sa of the sidewall portion 321s of the third work function adjusting film is to be rounded. can Also, the connection portion between the fourth sidewall of the second portion 321sb of the sidewall portion 321s of the third work function control layer and the third inclined surface 321i having an acute angle θ11 may be rounded.

도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 10은 도 9의 P 부분 및 Q 부분을 확대한 도면이다. 설명의 편의상, 도 7 및 도 8을 이용하여 설명한 것과 다른 점을 위주로 설명한다.9 is a view for explaining a semiconductor device according to some embodiments of the present invention. FIG. 10 is an enlarged view of part P and part Q of FIG. 9 . For convenience of description, the points different from those described with reference to FIGS. 7 and 8 will be mainly described.

도 9 및 도 10을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제3 일함수 조절막의 측벽부(321s)는 제3 일함수 조절막의 바닥부(321b) 상의 제1 부분(321sa)과, 제2 부분(321sb)과, 제3 부분(321sc)을 포함할 수 있다.9 and 10 , in the semiconductor device according to some embodiments of the present disclosure, the sidewall portion 321s of the third work function control layer is a first portion 321sa on the bottom portion 321b of the third work function control layer. ), a second portion 321sb, and a third portion 321sc may be included.

제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)은 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)보다 기판(100)의 상면에서 멀리 위치한다. 또한, 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)은 제3 일함수 조절막의 측벽부(321s)의 제3 부분(321sc)보다 기판(100)의 상면에서 가깝게 위치한다.The second portion 321sb of the sidewall portion 321s of the third work function control layer is located farther from the upper surface of the substrate 100 than the first portion 321sa of the sidewall portion 321s of the third work function control layer. In addition, the second portion 321sb of the sidewall portion 321s of the third work function control film is located closer to the upper surface of the substrate 100 than the third portion 321sc of the sidewall portion 321s of the third work function adjustment film. .

제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)의 폭(t321)은 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 폭(t322)보다 크다. 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 폭(t322)은 제3 일함수 조절막의 측벽부(321s)의 제3 부분(321sc)의 폭(t323)보다 크다. A width t321 of the first portion 321sa of the sidewall portion 321s of the third work function control layer is greater than a width t322 of the second portion 321sb of the sidewall portion 321s of the third work function control layer. A width t322 of the second portion 321sb of the sidewall portion 321s of the third work function control layer is greater than a width t323 of the third portion 321sc of the sidewall portion 321s of the third work function control layer.

제4 일함수 조절막의 측벽부(421s)는 제4 일함수 조절막의 바닥부(421b) 상의 제1 부분(421sa)과, 제2 부분(421sb)을 포함할 수 있다.The sidewall portion 421s of the fourth work function control layer may include a first portion 421sa and a second portion 421sb on the bottom portion 421b of the fourth work function control layer.

제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)은 제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)보다 기판(100)의 상면에서 멀리 위치한다.The second portion 421sb of the sidewall portion 421s of the fourth work function control layer is located farther from the upper surface of the substrate 100 than the first portion 421sa of the sidewall portion 421s of the fourth work function control layer.

제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)의 폭(t421)은 제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)의 폭(t422)보다 클 수 있다.The width t421 of the first portion 421sa of the sidewall portion 421s of the fourth work function control film may be greater than the width t422 of the second portion 421sb of the sidewall portion 421s of the fourth work function adjustment film. have.

또한, 제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)의 폭(t421)은 제4 일함수 조절막(421)의 두께(t41)와 실질적으로 동일할 수 있다. 즉, 제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)의 폭(t422)은 제4 일함수 조절막(421)의 두께(t41)보다 작을 수 있다.Also, the width t421 of the first portion 421sa of the sidewall portion 421s of the fourth work function control layer may be substantially the same as the thickness t41 of the fourth work function control layer 421 . That is, the width t422 of the second portion 421sb of the sidewall portion 421s of the fourth work function control layer may be smaller than the thickness t41 of the fourth work function control layer 421 .

제3 트렌치(340t)의 일측벽을 따라 연장된 제3 일함수 조절막(321)은 제3 트렌치(340t)의 측벽에 대해서 예각을 갖는 복수의 제3 경사면(321i)을 포함할 수 있다. 또한, 제4 트렌치(440t)의 일측벽을 따라 연장된 제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽에 대해서 예각을 갖는 복수의 제4 경사면(421i)을 포함할 수 있다.The third work function control layer 321 extending along one sidewall of the third trench 340t may include a plurality of third inclined surfaces 321i having an acute angle with respect to the sidewall of the third trench 340t. In addition, the fourth work function control layer 421 extending along one sidewall of the fourth trench 440t may include a plurality of fourth inclined surfaces 421i having an acute angle with respect to the sidewall of the fourth trench 440t. have.

한편, 도 10에서, 제3 트렌치(340t)의 일측벽을 따라 연장된 제3 일함수 조절막(321)이 포함하는 경사면의 개수는 제4 트렌치(440t)의 일측벽을 따라 연장된 제4 일함수 조절막(421)이 포함하는 경사면의 개수와 다를 수 있다. Meanwhile, in FIG. 10 , the number of inclined surfaces included in the third work function control layer 321 extending along one sidewall of the third trench 340t is the fourth extending along one sidewall of the fourth trench 440t. It may be different from the number of inclined surfaces included in the work function control layer 421 .

제3 삽입막(322)과 마주하는 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)의 측벽 및 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 측벽은 제3 트렌치(340t)의 측벽에 대해서 예각을 갖는 제3 경사면(321i)에 의해 연결될 수 있다. of the sidewall of the first portion 321sa of the sidewall portion 321s of the third work function regulating film facing the third interleaved film 322 and the second portion 321sb of the sidewall portion 321s of the third work function regulating film The sidewalls may be connected by a third inclined surface 321i having an acute angle with respect to the sidewall of the third trench 340t.

덧붙여, 제3 삽입막(322)과 마주하는 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 측벽 및 제3 일함수 조절막의 측벽부(321s)의 제3 부분(321sc)의 측벽은 제3 트렌치(340t)의 측벽에 대해서 예각을 갖는 제3 경사면(321i)에 의해 연결될 수 있다. In addition, the sidewall of the second portion 321sb of the sidewall portion 321s of the third work function regulating film facing the third interleaved film 322 and the third portion 321sc of the sidewall portion 321s of the third work function regulating film 321s ) may be connected by a third inclined surface 321i having an acute angle with respect to the sidewall of the third trench 340t.

도 10에서, 제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)과 제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)는 제4 트렌치(440t)의 측벽에 대해서 예각(θ21)을 갖는 제4 경사면(421i)에 의해 연결될 수 있다. In FIG. 10 , the first portion 421sa of the sidewall portion 421s of the fourth work function control layer and the second portion 421sb of the sidewall portion 421s of the fourth work function control layer are sidewalls of the fourth trench 440t. It may be connected by a fourth inclined surface 421i having an acute angle θ21 with respect to .

좀 더 구체적으로, 제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)은 제4 게이트 절연막(430)과 접촉하는 제5 측벽과, 제4 삽입막(422)과 마주하는 제6 측벽을 포함할 수 있다. 제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)은 제4 게이트 절연막(430)과 접촉하는 제7 측벽과, 제4 삽입막(422)과 마주하는 제8 측벽을 포함할 수 있다.More specifically, the first portion 421sa of the sidewall portion 421s of the fourth work function control layer includes a fifth sidewall contacting the fourth gate insulating layer 430 and a fifth sidewall facing the fourth insertion layer 422 . 6 sidewalls. The second portion 421sb of the sidewall portion 421s of the fourth work function control layer may include a seventh sidewall contacting the fourth gate insulating layer 430 and an eighth sidewall facing the fourth interposed layer 422 . can

이 때, 제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)의 제6 측벽과 제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)의 제8 측벽은 제4 트렌치(440t)의 측벽에 대해서 예각(θ21)을 갖는 제4 경사면(421i)에 의해 연결될 수 있다. At this time, the sixth sidewall of the first portion 421sa of the sidewall portion 421s of the fourth work function regulating film and the eighth sidewall of the second portion 421sb of the sidewall portion 421s of the fourth work function regulating film are the first 4 may be connected by a fourth inclined surface 421i having an acute angle θ21 with respect to the sidewall of the trench 440t.

도 10에서, 제4 일함수 조절막(421)의 최상면인 제4 경사면(421i)의 예각(θ2)은, 제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)과 제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)을 연결하는 제4 경사면(421i)의 예각(θ21)은 동일할 수도 있고, 서로 다를 수도 있다. In FIG. 10 , the acute angle θ2 of the fourth inclined surface 421i, which is the uppermost surface of the fourth work function control layer 421 , is the first portion 421sa and the fourth sidewall portion 421s of the fourth work function control layer 421 . The acute angle θ21 of the fourth inclined surface 421i connecting the second portion 421sb of the sidewall portion 421s of the work function control layer may be the same or different.

덧붙여, 도 10에서 도시된 것과 달리, 제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)의 제6 측벽과 예각(θ21)을 갖는 제4 경사면(421i)의 연결부는 라운딩될 수 있다. 또한, 제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)의 제8 측벽과 예각(θ21)을 갖는 제4 경사면(421i)의 연결부는 라운딩될 수 있다.In addition, unlike shown in FIG. 10 , the connection portion of the fourth inclined surface 421i having an acute angle θ21 with the sixth sidewall of the first portion 421sa of the sidewall portion 421s of the fourth work function regulating film is to be rounded. can In addition, the connection portion between the eighth sidewall of the second portion 421sb of the sidewall portion 421s of the fourth work function control layer and the fourth inclined surface 421i having an acute angle θ21 may be rounded.

도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 12는 도 11의 P 부분 및 Q 부분을 확대한 도면이다. 설명의 편의상, 도 7 및 도 8을 이용하여 설명한 것과 다른 점을 위주로 설명한다.11 is a diagram for describing a semiconductor device according to some embodiments of the present invention. 12 is an enlarged view of part P and part Q of FIG. 11 . For convenience of description, the points different from those described with reference to FIGS. 7 and 8 will be mainly described.

도 11 및 도 12를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제4 일함수 조절막의 측벽부(421s)는 제4 일함수 조절막의 바닥부(421b) 상의 제1 부분(421sa)과, 제2 부분(421sb)을 포함할 수 있다.11 and 12 , in the semiconductor device according to some embodiments of the present invention, the sidewall portion 421s of the fourth work function control layer is a first portion 421sa on the bottom portion 421b of the fourth work function control layer. ) and a second portion 421sb.

제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)은 제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)보다 기판(100)의 상면에서 멀리 위치한다.The second portion 421sb of the sidewall portion 421s of the fourth work function control layer is located farther from the upper surface of the substrate 100 than the first portion 421sa of the sidewall portion 421s of the fourth work function control layer.

제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)의 폭(t421)은 제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)의 폭(t422)보다 크다. 제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)의 폭(t421)은 제4 일함수 조절막(421)의 두께(t41)와 실질적으로 동일할 수 있다.A width t421 of the first portion 421sa of the sidewall portion 421s of the fourth work function control layer is greater than a width t422 of the second portion 421sb of the sidewall portion 421s of the fourth work function control layer. A width t421 of the first portion 421sa of the sidewall portion 421s of the fourth work function control layer may be substantially the same as a thickness t41 of the fourth work function control layer 421 .

제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽에 대해서 예각을 갖는 복수의 제4 경사면(421i)을 포함할 수 있다. 좀 더 구체적으로, 제4 트렌치(440t)의 일측벽을 따라 연장된 제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽에 대해서 예각을 갖는 복수의 제4 경사면(421i)을 포함할 수 있다.The fourth work function control layer 421 may include a plurality of fourth inclined surfaces 421i having an acute angle with respect to the sidewall of the fourth trench 440t. More specifically, the fourth work function control layer 421 extending along one sidewall of the fourth trench 440t forms a plurality of fourth inclined surfaces 421i having acute angles with respect to the sidewall of the fourth trench 440t. may include

제3 트렌치(340t)의 일측벽을 따라 연장된 제3 일함수 조절막(321)이 포함하는 경사면의 개수는 제4 트렌치(440t)의 일측벽을 따라 연장된 제4 일함수 조절막(421)이 포함하는 경사면의 개수와 동일할 수 있다. The number of inclined surfaces included in the third work function regulating film 321 extending along one sidewall of the third trench 340t is the fourth work function regulating film 421 extending along one sidewall of the fourth trench 440t. ) may be equal to the number of inclined surfaces included.

예를 들어, 제3 일함수 조절막(321)에 적용된 모따기 공정(chamfering process)의 횟수가 제4 일함수 조절막(421)에 적용된 모따기 공정의 횟수와 동일할 경우, 제3 일함수 조절막(321)이 포함하는 경사면의 개수는 제4 일함수 조절막(421)이 포함하는 경사면의 개수와 동일할 수 있다.For example, when the number of chamfering processes applied to the third work function regulating film 321 is the same as the number of chamfering processes applied to the fourth work function regulating film 421 , the third work function regulating film The number of inclined surfaces included in 321 may be the same as the number of inclined surfaces included in the fourth work function control layer 421 .

도 13a는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 7 및 도 8을 이용하여 설명한 것과 다른 점을 위주로 설명한다.13A is a diagram for describing a semiconductor device according to some embodiments of the present invention. For convenience of description, the points different from those described with reference to FIGS. 7 and 8 will be mainly described.

도 13a를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 일함수 조절막(121) 및 제1 일함수 조절막(221)은 모따기된 형상일 수 있다.Referring to FIG. 13A , in the semiconductor device according to some embodiments of the present disclosure, the first work function control layer 121 and the first work function control layer 221 may have a chamfered shape.

제1 일함수 조절막(121)은 제1 트렌치(140t)의 측벽의 최상부까지 연장되지 않을 수 있다. 제1 일함수 조절막(121)은 제1 트렌치(140t)의 측벽 상에 형성된 제1 게이트 절연막(130)의 일부 상에는 형성되지 않을 수 있다.The first work function control layer 121 may not extend to the top of the sidewall of the first trench 140t. The first work function control layer 121 may not be formed on a portion of the first gate insulating layer 130 formed on the sidewall of the first trench 140t.

제1 일함수 조절막(121)이 연장되지 않는 제1 트렌치(140t)의 측벽 상에서, 제1 삽입막(122)과 제1 게이트 절연막(130)은 서로 접촉할 수 있지만, 이에 제한되는 것은 아니다.On the sidewall of the first trench 140t in which the first work function control layer 121 does not extend, the first insertion layer 122 and the first gate insulating layer 130 may contact each other, but the present invention is not limited thereto. .

제1 일함수 조절막(121)은 제1 트렌치(140t)의 측벽에 대해서 예각을 갖는 제1 경사면(121i)을 포함할 수 있다. The first work function control layer 121 may include a first inclined surface 121i having an acute angle with respect to the sidewall of the first trench 140t.

제2 일함수 조절막(221)은 제2 트렌치(240t)의 측벽의 최상부까지 연장되지 않을 수 있다. 제2 일함수 조절막(221)은 제2 트렌치(240t)의 측벽 상에 형성된 제2 게이트 절연막(230)의 일부 상에는 형성되지 않을 수 있다.The second work function control layer 221 may not extend to the top of the sidewall of the second trench 240t. The second work function control layer 221 may not be formed on a portion of the second gate insulating layer 230 formed on the sidewall of the second trench 240t.

제2 일함수 조절막(221)이 연장되지 않는 제2 트렌치(240t)의 측벽 상에서, 제2 삽입막(222)과 제2 게이트 절연막(230)은 서로 접촉할 수 있지만, 이에 제한되는 것은 아니다.On the sidewall of the second trench 240t in which the second work function control layer 221 does not extend, the second interposed layer 222 and the second gate insulating layer 230 may contact each other, but the present invention is not limited thereto. .

제1 일함수 조절막(221)은 제2 트렌치(240t)의 측벽에 대해서 예각을 갖는 제2 경사면(221i)을 포함할 수 있다.The first work function control layer 221 may include a second inclined surface 221i having an acute angle with respect to the sidewall of the second trench 240t.

제1 일함수 조절막(121)의 제1 경사면(121i)은 제1 일함수 조절막(121)의 최상면일 수 있고, 제1 일함수 조절막(221)의 제2 경사면(221i)은 제1 일함수 조절막(221)의 최상면일 수 있다.The first inclined surface 121i of the first work function adjusting film 121 may be the uppermost surface of the first work function adjusting film 121 , and the second inclined surface 221i of the first work function adjusting film 221 is the second inclined surface 221i of the first work function adjusting film 221 . It may be the uppermost surface of the work function control layer 221 .

제1 일함수 조절막(121)은 제1 트렌치(140t)의 바닥면에 형성된 바닥부(121b)와 제1 트렌치(140t)의 측벽에 형성된 측벽부(121s)를 포함할 수 있다. 제1 일함수 조절막(221)은 제2 트렌치(240t)의 바닥면에 형성된 바닥부(221b)와 제2 트렌치(240t)의 측벽에 형성된 측벽부(221s)를 포함할 수 있다.The first work function control layer 121 may include a bottom portion 121b formed on a bottom surface of the first trench 140t and a sidewall portion 121s formed on a sidewall of the first trench 140t. The first work function control layer 221 may include a bottom portion 221b formed on a bottom surface of the second trench 240t and a sidewall portion 221s formed on a sidewall of the second trench 240t.

제1 일함수 조절막의 측벽부(121s)는 예각을 갖는 제1 경사면(121i)을 포함하고, 제2 일함수 조절막의 측벽부(221s)는 예각을 갖는 제2 경사면(221i)을 포함할 수 있다.The sidewall portion 121s of the first work function control film may include a first inclined surface 121i having an acute angle, and the sidewall portion 221s of the second work function adjustment film may include a second inclined surface 221i having an acute angle. have.

제1 트렌치(140t)의 일측벽을 따라 연장된 제1 일함수 조절막(121)은 제1 트렌치(140t)의 측벽에 대해서 예각을 갖는 하나의 제1 경사면(121i)을 포함할 수 있다. 또한, 제2 트렌치(240t)의 일측벽을 따라 연장된 제1 일함수 조절막(221)은 제2 트렌치(240t)의 측벽에 대해서 예각을 갖는 하나의 제2 경사면(221i)을 포함할 수 있다.The first work function control layer 121 extending along one sidewall of the first trench 140t may include one first inclined surface 121i having an acute angle with respect to the sidewall of the first trench 140t. In addition, the first work function control layer 221 extending along one sidewall of the second trench 240t may include one second inclined surface 221i having an acute angle with respect to the sidewall of the second trench 240t. have.

제3 트렌치(340t)의 일측벽을 따라 연장된 제3 일함수 조절막(321)이 포함하는 경사면의 개수는 제1 트렌치(140t)의 일측벽을 따라 연장된 제1 일함수 조절막(121)이 포함하는 경사면의 개수 및 제2 트렌치(240t)의 일측벽을 따라 연장된 제1 일함수 조절막(221)이 포함하는 경사면의 개수와 다를 수 있다.The number of inclined surfaces included in the third work function regulating film 321 extending along one sidewall of the third trench 340t is equal to the number of the first work function regulating film 121 extending along one sidewall of the first trench 140t. ) may be different from the number of inclined surfaces included and the number of inclined surfaces included in the first work function control layer 221 extending along one sidewall of the second trench 240t.

도 13b는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 9 및 도 10을 이용하여 설명한 것과 다른 점을 위주로 설명한다.13B is a diagram for describing a semiconductor device according to some embodiments of the present invention. For convenience of explanation, the points different from those described with reference to FIGS. 9 and 10 will be mainly described.

도 13b를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 일함수 조절막(121)은 제1 경사면(121i)을 포함하고, 제2 일함수 조절막(221)은 제2 경사면(221i)을 포함할 수 있다. Referring to FIG. 13B , in the semiconductor device according to some embodiments of the present disclosure, the first work function control layer 121 includes a first inclined surface 121i , and the second work function control layer 221 includes the second work function control layer 221 . It may include an inclined surface 221i.

제1 일함수 조절막(121)의 제1 경사면(121i)는 제1 일함수 조절막(121)의 최상면이고, 제1 일함수 조절막(221)의 제2 경사면(221i)는 제1 일함수 조절막(221)의 최상면일 수 있다. The first inclined surface 121i of the first work function adjusting film 121 is the uppermost surface of the first work function adjusting film 121 , and the second inclined surface 221i of the first work function adjusting film 221 is the first work function adjusting film 121 . It may be the top surface of the function control film 221 .

제1 상부 게이트 전극(125)은 제1 일함수 조절막(121)의 최상면을 덮고, 제2 상부 게이트 전극(225)은 제1 일함수 조절막(221)의 최상면을 덮을 수 있다. The first upper gate electrode 125 may cover the top surface of the first work function control layer 121 , and the second upper gate electrode 225 may cover the top surface of the first work function control layer 221 .

제1 일함수 조절막(121)은 제1 트렌치(140t)의 바닥면에 형성된 바닥부(121b)와 제1 트렌치(140t)의 측벽에 형성된 측벽부(121s)를 포함할 수 있다. 제1 일함수 조절막(221)은 제2 트렌치(240t)의 바닥면에 형성된 바닥부(221b)와 제2 트렌치(240t)의 측벽에 형성된 측벽부(221s)를 포함할 수 있다.The first work function control layer 121 may include a bottom portion 121b formed on a bottom surface of the first trench 140t and a sidewall portion 121s formed on a sidewall of the first trench 140t. The first work function control layer 221 may include a bottom portion 221b formed on a bottom surface of the second trench 240t and a sidewall portion 221s formed on a sidewall of the second trench 240t.

제2 일함수 조절막의 측벽부(221s)는 제2 일함수 조절막의 바닥부(221b) 상의 제1 부분(221sa)과, 제2 부분(221sb)을 포함할 수 있다.The sidewall portion 221s of the second work function control layer may include a first portion 221sa and a second portion 221sb on the bottom portion 221b of the second work function control layer.

제2 일함수 조절막의 측벽부(221s)의 제2 부분(221sb)은 제2 일함수 조절막의 측벽부(221s)의 제1 부분(221sa)보다 기판(100)의 상면에서 멀리 위치한다.The second portion 221sb of the sidewall portion 221s of the second work function control layer is located farther from the upper surface of the substrate 100 than the first portion 221sa of the sidewall portion 221s of the second work function control layer.

제2 일함수 조절막의 측벽부(221s)의 제1 부분(221sa)의 폭은 제2 일함수 조절막의 측벽부(221s)의 제2 부분(221sb)의 폭보다 클 수 있다.A width of the first portion 221sa of the sidewall portion 221s of the second work function control layer may be greater than a width of the second portion 221sb of the sidewall portion 221s of the second work function control layer.

제2 트렌치(240t)의 일측벽을 따라 연장된 제1 일함수 조절막(221)은 제2 트렌치(240t)의 측벽에 대해서 예각을 갖는 복수의 제2 경사면(221i)을 포함할 수 있다.The first work function control layer 221 extending along one sidewall of the second trench 240t may include a plurality of second inclined surfaces 221i having an acute angle with respect to the sidewall of the second trench 240t.

제2 삽입막(222)과 마주보는 제2 일함수 조절막의 측벽부(221s)의 제1 부분(221sa)의 측벽 및 제2 일함수 조절막의 측벽부(221s)의 제2 부분(221sb)의 측벽은 제2 트렌치(240t)의 측벽에 대해서 예각을 갖는 제2 경사면(221i)에 의해 연결될 수 있다.The sidewall of the first portion 221sa of the sidewall portion 221s of the second work function regulating film facing the second interleaved film 222 and the second portion 221sb of the sidewall portion 221s of the second work function regulating film The sidewalls may be connected by a second inclined surface 221i having an acute angle with respect to the sidewall of the second trench 240t.

도 13b에서, 제4 트렌치(440t)의 일측벽을 따라 연장된 제4 일함수 조절막(421)이 포함하는 경사면의 개수는 제2 트렌치(240t)의 일측벽을 따라 연장된 제1 일함수 조절막(221)이 포함하는 경사면의 개수와 동일할 수 있다.In FIG. 13B , the number of inclined surfaces included in the fourth work function control layer 421 extending along one sidewall of the fourth trench 440t is the first work function extending along one sidewall of the second trench 240t. The number of inclined surfaces included in the control film 221 may be the same.

또한, 제4 트렌치(440t)의 일측벽을 따라 연장된 제4 일함수 조절막(421)이 포함하는 경사면의 개수는 제3 트렌치(340t)의 일측벽을 따라 연장된 제3 일함수 조절막(321)이 포함하는 경사면의 개수보다 작을 수 있다.In addition, the number of inclined surfaces included in the fourth work function regulating film 421 extending along one sidewall of the fourth trench 440t is the third work function regulating film extending along one sidewall of the third trench 340t. 321 may be smaller than the number of inclined surfaces included.

덧붙여, 제2 트렌치(240t)의 일측벽을 따라 연장된 제1 일함수 조절막(221)이 포함하는 경사면의 개수는 제1 트렌치(140t)의 일측벽을 따라 연장된 제1 일함수 조절막(121)이 포함하는 경사면의 개수보다 많을 수 있다.In addition, the number of inclined surfaces included in the first work function control layer 221 extending along one sidewall of the second trench 240t is the number of the first work function control layer extending along one sidewall of the first trench 140t. (121) may be greater than the number of inclined surfaces included.

도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.14 is a diagram for explaining a semiconductor device according to some embodiments of the present invention. For convenience of explanation, the points different from those described with reference to FIGS. 1 and 2 will be mainly described.

도 14를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제3 상부 게이트 전극(325)은 제3 일함수 조절막(321)의 최상면을 덮지 않을 수 있다. 제4 상부 게이트 전극(425)은 제4 일함수 조절막(421)의 최상면을 덮지 않을 수 있다.Referring to FIG. 14 , in the semiconductor device according to some embodiments of the present disclosure, the third upper gate electrode 325 may not cover the top surface of the third work function control layer 321 . The fourth upper gate electrode 425 may not cover the top surface of the fourth work function control layer 421 .

제3 일함수 조절막(321)의 최상면의 높이는 제3 일함수 조절막(321) 상의 제3 삽입막(322)의 최상면 및 제3 필링막(323)의 최상면의 높이와 실질적으로 동일할 수 있다. 제3 일함수 조절막(321)은 제3 트렌치(340t)의 측벽의 최상부까지 연장될 수 있다.The height of the uppermost surface of the third work function adjusting film 321 may be substantially the same as the height of the uppermost surface of the third interposed film 322 and the uppermost surface of the third peeling film 323 on the third work function adjusting film 321 . have. The third work function control layer 321 may extend to the top of the sidewall of the third trench 340t.

제3 일함수 조절막(321)은 제3 트렌치(340t)의 측벽에 대해서 예각을 갖는 제3 경사면(321i)을 포함할 수 있다. 다만, 제3 일함수 조절막(321)의 최상면은 제3 트렌치(340t)의 측벽에 대해서 예각을 갖는 경사면이 아니다.The third work function control layer 321 may include a third inclined surface 321i having an acute angle with respect to the sidewall of the third trench 340t. However, the top surface of the third work function control layer 321 is not an inclined surface having an acute angle with respect to the sidewall of the third trench 340t.

제3 일함수 조절막의 측벽부(321s)는 제3 일함수 조절막의 바닥부(도 2의 321b를 참조) 상의 제1 부분(321sa)과, 제2 부분(321sb)을 포함할 수 있다. 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)은 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)보다 기판(100)의 상면에서 멀리 위치한다.The sidewall portion 321s of the third work function control layer may include a first portion 321sa and a second portion 321sb on the bottom portion (refer to 321b of FIG. 2 ) of the third work function control layer. The second portion 321sb of the sidewall portion 321s of the third work function control layer is located farther from the upper surface of the substrate 100 than the first portion 321sa of the sidewall portion 321s of the third work function control layer.

제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)의 폭은 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 폭보다 클 수 있다.A width of the first portion 321sa of the sidewall portion 321s of the third work function control layer may be greater than a width of the second portion 321sb of the sidewall portion 321s of the third work function control layer.

제3 삽입막(322)과 마주보는 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)의 측벽 및 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 측벽은 제3 트렌치(340t)의 측벽에 대해서 예각을 갖는 제3 경사면(321i)에 의해 연결될 수 있다. of the sidewall of the first portion 321sa of the sidewall portion 321s of the third work function regulating film facing the third interleaved film 322 and the second portion 321sb of the sidewall portion 321s of the third work function regulating film The sidewalls may be connected by a third inclined surface 321i having an acute angle with respect to the sidewall of the third trench 340t.

제4 일함수 조절막(421)의 최상면의 높이는 제4 일함수 조절막(421) 상의 제4 삽입막(422)의 최상면 및 제4 필링막(423)의 최상면의 높이와 실질적으로 동일할 수 있다. 제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽의 최상부까지 연장될 수 있다. The height of the uppermost surface of the fourth work function adjusting film 421 may be substantially the same as the height of the uppermost surface of the fourth interposed film 422 and the fourth peeling film 423 on the fourth work function adjusting film 421 . have. The fourth work function control layer 421 may extend to the top of the sidewall of the fourth trench 440t.

제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽에 대해서 예각을 갖는 경사면을 포함하지 않는다.The fourth work function control layer 421 does not include an inclined surface having an acute angle with respect to the sidewall of the fourth trench 440t.

따라서, 제3 일함수 조절막(321)은 제3 트렌치(340t)의 측벽에 대해서 예각을 갖는 제3 경사면(321i)을 포함하지만, 제1 일함수 조절막(121), 제1 일함수 조절막(221) 및 제4 일함수 조절막(421)은 트렌치의 측벽에 대해서 예각을 갖는 경사면을 포함하지 않는다.Accordingly, the third work function control layer 321 includes the third inclined surface 321i having an acute angle with respect to the sidewall of the third trench 340t, but the first work function control layer 121 and the first work function control layer 321 . The layer 221 and the fourth work function control layer 421 do not include an inclined surface having an acute angle with respect to the sidewall of the trench.

도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 14를 이용하여 설명한 것과 다른 점을 위주로 설명한다.15 is a diagram for describing a semiconductor device according to some embodiments of the present invention. For convenience of description, the points different from those described with reference to FIG. 14 will be mainly described.

도 15를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제3 일함수 조절막의 측벽부(321s)는 제1 부분(321sa)과, 제2 부분(321sb)과, 제3 부분(321sc)을 포함할 수 있다.Referring to FIG. 15 , in the semiconductor device according to some embodiments of the present disclosure, the sidewall portion 321s of the third work function control layer includes a first portion 321sa, a second portion 321sb, and a third portion ( 321sc) may be included.

제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)은 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)보다 기판(100)의 상면에서 멀리 위치한다. 또한, 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)은 제3 일함수 조절막의 측벽부(321s)의 제3 부분(321sc)보다 기판(100)의 상면에서 가깝게 위치한다.The second portion 321sb of the sidewall portion 321s of the third work function control layer is located farther from the upper surface of the substrate 100 than the first portion 321sa of the sidewall portion 321s of the third work function control layer. In addition, the second portion 321sb of the sidewall portion 321s of the third work function control film is located closer to the upper surface of the substrate 100 than the third portion 321sc of the sidewall portion 321s of the third work function adjustment film. .

제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)의 폭은 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 폭보다 크다. 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 폭은 제3 일함수 조절막의 측벽부(321s)의 제3 부분(321sc)의 폭보다 크다.The width of the first portion 321sa of the sidewall portion 321s of the third work function control layer is greater than the width of the second portion 321sb of the sidewall portion 321s of the third work function control layer. The width of the second portion 321sb of the sidewall portion 321s of the third work function control layer is greater than the width of the third portion 321sc of the sidewall portion 321s of the third work function control layer.

제4 일함수 조절막의 측벽부(421s)는 제4 일함수 조절막의 바닥부(도 2의 421b 참조) 상의 제1 부분(421sa)과, 제2 부분(421sb)을 포함할 수 있다.The sidewall portion 421s of the fourth work function control layer may include a first portion 421sa and a second portion 421sb on the bottom portion (see 421b of FIG. 2 ) of the fourth work function control layer.

제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)은 제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)보다 기판(100)의 상면에서 멀리 위치한다.The second portion 421sb of the sidewall portion 421s of the fourth work function control layer is located farther from the upper surface of the substrate 100 than the first portion 421sa of the sidewall portion 421s of the fourth work function control layer.

제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)의 폭(t421)은 제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)의 폭(t422)보다 클 수 있다.The width t421 of the first portion 421sa of the sidewall portion 421s of the fourth work function control film may be greater than the width t422 of the second portion 421sb of the sidewall portion 421s of the fourth work function adjustment film. have.

제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽에 대해서 예각을 갖는 제4 경사면(421i)을 포함할 수 있다. 다만, 제4 일함수 조절막(421)의 최상면은 제4 트렌치(440t)의 측벽에 대해서 예각을 갖는 경사면이 아니다.The fourth work function control layer 421 may include a fourth inclined surface 421i having an acute angle with respect to the sidewall of the fourth trench 440t. However, the uppermost surface of the fourth work function control layer 421 is not an inclined surface having an acute angle with respect to the sidewall of the fourth trench 440t.

제3 삽입막(322)과 마주보는 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)의 측벽 및 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 측벽은 제3 트렌치(340t)의 측벽에 대해서 예각을 갖는 제3 경사면(321i)에 의해 연결될 수 있다. of the sidewall of the first portion 321sa of the sidewall portion 321s of the third work function regulating film facing the third interleaved film 322 and the second portion 321sb of the sidewall portion 321s of the third work function regulating film The sidewalls may be connected by a third inclined surface 321i having an acute angle with respect to the sidewall of the third trench 340t.

또한, 제3 삽입막(322)과 마주보는 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 측벽 및 제3 일함수 조절막의 측벽부(321s)의 제3 부분(321sc)의 측벽은 제3 트렌치(340t)의 측벽에 대해서 예각을 갖는 제3 경사면(321i)에 의해 연결될 수 있다.In addition, the sidewall of the second portion 321sb of the sidewall portion 321s of the third work function regulating film facing the third interleaved film 322 and the third portion 321sc of the sidewall portion 321s of the third work function regulating film 321s ) may be connected by a third inclined surface 321i having an acute angle with respect to the sidewall of the third trench 340t.

덧붙여, 제4 삽입막(422)과 마주보는 제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)의 측벽 및 제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)의 측벽은 제4 트렌치(440t)의 측벽에 대해서 예각을 갖는 제4 경사면(421i)에 의해 연결될 수 있다. In addition, the sidewall of the first portion 421sa of the sidewall portion 421s of the fourth work function regulating film facing the fourth interleaved film 422 and the second portion 421sb of the sidewall portion 421s of the fourth work function regulating film 421s ) may be connected by a fourth inclined surface 421i having an acute angle with respect to the sidewall of the fourth trench 440t.

제3 트렌치(340t)의 일측벽을 따라 연장된 제3 일함수 조절막(321)이 포함하는 경사면의 개수는 제4 트렌치(440t)의 일측벽을 따라 연장된 제4 일함수 조절막(421)이 포함하는 경사면의 개수보다 클 수 있다.The number of inclined surfaces included in the third work function regulating film 321 extending along one sidewall of the third trench 340t is the fourth work function regulating film 421 extending along one sidewall of the fourth trench 440t. ) may be greater than the number of inclined surfaces included.

도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 15를 이용하여 설명한 것과 다른 점을 위주로 설명한다.16 is a diagram for describing a semiconductor device according to some embodiments of the present invention. For convenience of description, the points different from those described with reference to FIG. 15 will be mainly described.

도 16을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제2 일함수 조절막의 측벽부(221s)는 제2 트렌치(240t)의 바닥면에 형성된 제1 일함수 조절막(221)보다 위의 제1 부분(221sa)과, 제2 부분(221sb)을 포함할 수 있다.Referring to FIG. 16 , in the semiconductor device according to some embodiments of the present disclosure, the sidewall portion 221s of the second work function control layer is a first work function control layer 221 formed on the bottom surface of the second trench 240t. It may include a first portion 221sa and a second portion 221sb above it.

제2 일함수 조절막의 측벽부(221s)의 제2 부분(221sb)은 제2 일함수 조절막의 측벽부(221s)의 제1 부분(221sa)보다 기판(100)의 상면에서 멀리 위치한다.The second portion 221sb of the sidewall portion 221s of the second work function control layer is located farther from the upper surface of the substrate 100 than the first portion 221sa of the sidewall portion 221s of the second work function control layer.

제2 일함수 조절막의 측벽부(221s)의 제1 부분(221sa)의 폭은 제2 일함수 조절막의 측벽부(221s)의 제2 부분(221sb)의 폭보다 클 수 있다.A width of the first portion 221sa of the sidewall portion 221s of the second work function control layer may be greater than a width of the second portion 221sb of the sidewall portion 221s of the second work function control layer.

제1 일함수 조절막(221)은 제2 트렌치(240t)의 측벽에 대해서 예각을 갖는 제2 경사면(221i)을 포함할 수 있다. 다만, 제1 일함수 조절막(221)의 최상면은 제2 트렌치(240t)의 측벽에 대해서 예각을 갖는 경사면이 아니다.The first work function control layer 221 may include a second inclined surface 221i having an acute angle with respect to the sidewall of the second trench 240t. However, the uppermost surface of the first work function control layer 221 is not an inclined surface having an acute angle with respect to the sidewall of the second trench 240t.

제2 삽입막(222)과 마주보는 제2 일함수 조절막의 측벽부(221s)의 제1 부분(221sa)의 측벽 및 제2 일함수 조절막의 측벽부(221s)의 제2 부분(221sb)의 측벽은 제2 트렌치(240t)의 측벽에 대해서 예각을 갖는 제2 경사면(221i)에 의해 연결될 수 있다.The sidewall of the first portion 221sa of the sidewall portion 221s of the second work function regulating film facing the second interleaved film 222 and the second portion 221sb of the sidewall portion 221s of the second work function regulating film The sidewalls may be connected by a second inclined surface 221i having an acute angle with respect to the sidewall of the second trench 240t.

제2 트렌치(240t)의 일측벽을 따라 연장된 제1 일함수 조절막(221)이 포함하는 경사면의 개수는 제4 트렌치(440t)의 일측벽을 따라 연장된 제4 일함수 조절막(421)이 포함하는 경사면의 개수와 동일할 수 있다.The number of inclined surfaces included in the first work function regulating film 221 extending along one sidewall of the second trench 240t is the fourth work function regulating film 421 extending along one sidewall of the fourth trench 440t. ) may be equal to the number of inclined surfaces included.

도 17은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 14를 이용하여 설명한 것과 다른 점을 위주로 설명한다. 17 is a diagram for describing a semiconductor device according to some embodiments of the present invention. For convenience of description, the points different from those described with reference to FIG. 14 will be mainly described.

도 17을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제4 일함수 조절막의 측벽부(421s)는 제4 일함수 조절막의 바닥부(도 2의 421b 참조) 상의 제1 부분(421sa)과, 제2 부분(421sb)을 포함할 수 있다.Referring to FIG. 17 , in the semiconductor device according to some embodiments of the present invention, the sidewall portion 421s of the fourth work function control layer is a first portion (see 421b of FIG. 2 ) on the bottom portion of the fourth work function control layer (see 421b of FIG. 2 ). 421sa) and a second portion 421sb.

제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)은 제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)보다 기판(100)의 상면에서 멀리 위치한다.The second portion 421sb of the sidewall portion 421s of the fourth work function control layer is located farther from the upper surface of the substrate 100 than the first portion 421sa of the sidewall portion 421s of the fourth work function control layer.

제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)의 폭은 제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)의 폭보다 크다.The width of the first portion 421sa of the sidewall portion 421s of the fourth work function control layer is greater than the width of the second portion 421sb of the sidewall portion 421s of the fourth work function control layer.

제4 트렌치(440t)의 일측벽을 따라 연장된 제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽에 대해서 예각을 갖는 제4 경사면(421i)을 포함할 수 있다. 다만, 제4 일함수 조절막(421)의 최상면은 제4 트렌치(440t)의 측벽에 대해서 예각을 갖는 경사면이 아니다.The fourth work function control layer 421 extending along one sidewall of the fourth trench 440t may include a fourth inclined surface 421i having an acute angle with respect to the sidewall of the fourth trench 440t. However, the uppermost surface of the fourth work function control layer 421 is not an inclined surface having an acute angle with respect to the sidewall of the fourth trench 440t.

제3 트렌치(340t)의 일측벽을 따라 연장된 제3 일함수 조절막(321)이 포함하는 경사면의 개수는 제4 트렌치(440t)의 일측벽을 따라 연장된 제4 일함수 조절막(421)이 포함하는 경사면의 개수와 동일할 수 있다.The number of inclined surfaces included in the third work function regulating film 321 extending along one sidewall of the third trench 340t is the fourth work function regulating film 421 extending along one sidewall of the fourth trench 440t. ) may be equal to the number of inclined surfaces included.

도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 17을 이용하여 설명한 것과 다른 점을 위주로 설명한다. 18 is a diagram for describing a semiconductor device according to some embodiments of the present invention. For convenience of description, the points different from those described with reference to FIG. 17 will be mainly described.

도 18을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제2 일함수 조절막의 측벽부(221s)는 제2 트렌치(240t)의 바닥면에 형성된 제1 일함수 조절막(221)보다 위의 제1 부분(221sa)과, 제2 부분(221sb)을 포함할 수 있다. Referring to FIG. 18 , in the semiconductor device according to some embodiments of the present invention, the sidewall portion 221s of the second work function control layer is a first work function control layer 221 formed on the bottom surface of the second trench 240t. It may include a first portion 221sa and a second portion 221sb above it.

제1 일함수 조절막(221)은 제2 트렌치(240t)의 측벽에 대해서 예각을 갖는 제2 경사면(221i)을 포함할 수 있다. 다만, 제1 일함수 조절막(221)의 최상면은 제2 트렌치(240t)의 측벽에 대해서 예각을 갖는 경사면이 아니다.The first work function control layer 221 may include a second inclined surface 221i having an acute angle with respect to the sidewall of the second trench 240t. However, the uppermost surface of the first work function control layer 221 is not an inclined surface having an acute angle with respect to the sidewall of the second trench 240t.

제2 삽입막(222)과 마주보는 제2 일함수 조절막의 측벽부(221s)의 제1 부분(221sa)의 측벽 및 제2 일함수 조절막의 측벽부(221s)의 제2 부분(221sb)의 측벽은 제2 트렌치(240t)의 측벽에 대해서 예각을 갖는 제2 경사면(221i)에 의해 연결될 수 있다.The sidewall of the first portion 221sa of the sidewall portion 221s of the second work function regulating film facing the second interleaved film 222 and the second portion 221sb of the sidewall portion 221s of the second work function regulating film The sidewalls may be connected by a second inclined surface 221i having an acute angle with respect to the sidewall of the second trench 240t.

제2 트렌치(240t)의 일측벽을 따라 연장된 제1 일함수 조절막(221)이 포함하는 경사면의 개수는 제3 트렌치(340t)의 일측벽을 따라 연장된 제3 일함수 조절막(321)이 포함하는 경사면의 개수와 동일하고, 제4 트렌치(440t)의 일측벽을 따라 연장된 제4 일함수 조절막(421)이 포함하는 경사면의 개수와 동일할 수 있다. The number of inclined surfaces included in the first work function control layer 221 extending along one sidewall of the second trench 240t is the third work function control layer 321 extending along one sidewall of the third trench 340t. ) may be equal to the number of inclined surfaces included, and may be equal to the number of inclined surfaces included in the fourth work function control layer 421 extending along one sidewall of the fourth trench 440t.

도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 20은 도 19의 A - A, B - B, C - C 및 D - D를 따라서 절단한 단면도이다. 도 21a 내지 도 21c는 도 19의 E - E를 따라서 절단한 단면도들이다. 설명의 편의를 위해, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다. 19 is a layout diagram illustrating a semiconductor device according to some embodiments of the present invention. 20 is a cross-sectional view taken along lines A - A, B - B, C - C and D - D of FIG. 19 . 21A to 21C are cross-sectional views taken along line E - E of FIG. 19 . For convenience of explanation, the points different from those described with reference to FIGS. 1 and 2 will be mainly described.

참고적으로, 도 20은 핀형 패턴에 관한 내용을 제외하고 도 1과 실질적으로 유사할 수 있으므로, 중복되는 사항은 생략하거나 간략히 설명한다. For reference, since FIG. 20 may be substantially similar to FIG. 1 except for the fin-shaped pattern, overlapping matters will be omitted or briefly described.

또한, 도 20은 도 1, 도 3 내지 도 7, 도 9, 도 13a 내지 도 18에서 도시된 도면 중 예시적으로 도 1과 유사하게 도시한 것뿐이다. 따라서, 핀형 패턴에 관한 내용을 제외하면, 도 20은 도 3 내지 도 7, 도 9, 도 13a 내지 도 18 중 어느 하나와 실질적으로 유사할 수 있음은 물론이다. Also, FIG. 20 is only illustratively similar to FIG. 1 among the drawings shown in FIGS. 1, 3 to 7, 9 and 13A to 18 . Accordingly, except for the fin-shaped pattern, of course, FIG. 20 may be substantially similar to any one of FIGS. 3 to 7 , 9 , and 13A to 18 .

또한, 도 21a 내지 도 21c는 제1 영역(I)의 게이트 방향(Y1) 단면도만을 도시하였지만, 제2 내지 제4 영역(II, III, IV)의 게이트 방향 단면도들이 도 21a 내지 도 21c와 유사할 수 있음을 통상의 기술자는 알 수 있다.In addition, although FIGS. 21A to 21C show only cross-sectional views in the gate direction Y1 of the first region I, cross-sectional views in the gate direction of the second to fourth regions II, III, and IV are similar to those of FIGS. 21A to 21C . Those of ordinary skill in the art will know that this can be done.

도 19 내지 도 21c를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 각각의 제1 트랜지스터(101) 및 제2 트랜지스터(201)는 n형의 핀형 트랜지스터이고, 각각의 제3 트랜지스터(301) 및 제4 트랜지스터(401)는 p형의 핀형 트랜지스터일 수 있다. 19 to 21C , in the semiconductor device according to some embodiments of the present invention, each of the first transistor 101 and the second transistor 201 is an n-type fin-type transistor, and each of the third transistors ( 301) and the fourth transistor 401 may be p-type fin-type transistors.

제1 내지 제4 트랜지스터(101, 201, 301, 401)는 각각 제1 내지 제4 핀형 패턴(110, 210, 310, 410)을 포함할 수 있다. The first to fourth transistors 101 , 201 , 301 , and 401 may include first to fourth fin-shaped patterns 110 , 210 , 310 and 410 , respectively.

제1 핀형 패턴(110)은 제1 영역(I)에 형성되고, 제2 핀형 패턴(210)은 제2 영역(II)에 형성되고, 제3 핀형 패턴(310)은 제3 영역(III)에 형성되고, 제4 핀형 패턴(410)은 제4 영역(IV)에 형성될 수 있다. The first fin-shaped pattern 110 is formed in the first region (I), the second fin-shaped pattern 210 is formed in the second region (II), and the third fin-shaped pattern 310 is formed in the third region (III). , and the fourth fin-shaped pattern 410 may be formed in the fourth region IV.

각각의 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 기판(100)으로부터 돌출되어 있을 수 있다.Each of the first to fourth fin-shaped patterns 110 , 210 , 310 , and 410 may protrude from the substrate 100 .

제1 핀형 패턴(110)은 제1 방향(X1)을 따라서 길게 연장될 수 있다. 제2 핀형 패턴(210)은 제2 방향(X2)을 따라서 길게 연장될 수 있다. 제3 핀형 패턴(310)은 제3 방향(X3)을 따라서 길게 연장될 수 있다. 제4 핀형 패턴(410)은 제4 방향(X4)을 따라서 길게 연장될 수 있다. The first fin-shaped pattern 110 may extend long in the first direction X1 . The second fin-shaped pattern 210 may extend long in the second direction X2 . The third fin-shaped pattern 310 may extend long in the third direction X3 . The fourth fin-shaped pattern 410 may extend long in the fourth direction X4 .

제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. The first to fourth fin-shaped patterns 110 , 210 , 310 , and 410 may be a part of the substrate 100 , and may include an epitaxial layer grown from the substrate 100 .

각각의 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 각각의 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. Each of the first to fourth fin-shaped patterns 110 , 210 , 310 , and 410 may include, for example, silicon or germanium, which is an elemental semiconductor material. In addition, each of the first to fourth fin-shaped patterns 110 , 210 , 310 , and 410 may include a compound semiconductor, for example, a group IV-IV compound semiconductor or a group III-V compound semiconductor. have.

구체적으로, IV-IV족 화합물 반도체를 예로 들면, 각각의 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. Specifically, using the group IV-IV compound semiconductor as an example, each of the first to fourth fin-shaped patterns 110 , 210 , 310 , 410 may include carbon (C), silicon (Si), germanium (Ge), and tin (Sn). ) may be a binary compound, a ternary compound, or a compound doped with a Group IV element including at least two or more of them.

III-V족 화합물 반도체를 예로 들면, 각각의 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.Taking the group III-V compound semiconductor as an example, each of the first to fourth fin-shaped patterns 110 , 210 , 310 , and 410 is a group III element and includes at least one of aluminum (Al), gallium (Ga), and indium (In). and one of group V elements, phosphorus (P), arsenic (As), and antimonium (Sb), may be combined to form a binary compound, a ternary compound, or a quaternary compound.

본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 각각 실리콘 핀형 패턴인 것으로 설명한다.In the semiconductor device according to some embodiments of the present invention, the first to fourth fin-shaped patterns 110 , 210 , 310 , and 410 will be described as being silicon fin-shaped patterns, respectively.

예를 들어, 필드 절연막(105)은 제1 핀형 패턴(110)의 측면 일부를 덮고 있기 때문에, 제1 핀형 패턴(110)은 기판(100) 상에 형성된 필드 절연막(105) 위로 돌출되어 있을 수 있다.For example, since the field insulating layer 105 covers a portion of the side surface of the first fin-shaped pattern 110 , the first fin-shaped pattern 110 may protrude above the field insulating layer 105 formed on the substrate 100 . have.

필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.The field insulating film 105 may include, for example, an oxide film, a nitride film, an oxynitride film, or a combination thereof.

도 21a와 달리 도 21b에서, 필드 절연막(105)은 필드 라이너(105b)와 필드 필링막(105a)를 포함할 수 있다.Unlike FIG. 21A , in FIG. 21B , the field insulating layer 105 may include a field liner 105b and a field filling layer 105a .

필드 라이너(105b)는 필드 필링막(105a)과 제1 핀형 패턴(110) 사이 및 필드 필링막(105a)과 기판(100) 사이에 형성될 수 있다.The field liner 105b may be formed between the field filling layer 105a and the first fin-shaped pattern 110 and between the field filling layer 105a and the substrate 100 .

필드 라이너(105b)는 예를 들어, 폴리 실리콘, 비정질 실리콘, 실리콘 산질화물, 실리콘 질화물, 실리콘 산화물 중 적어도 하나를 포함할 수 있다.The field liner 105b may include, for example, at least one of polysilicon, amorphous silicon, silicon oxynitride, silicon nitride, and silicon oxide.

또한, 도 21c에서, 필드 라이너(105b)는 제1 라이너막(105b2)와 제2 라이너막(105b1)을 포함할 수 있다.Also, in FIG. 21C , the filled liner 105b may include a first liner layer 105b2 and a second liner layer 105b1 .

제1 라이너막(105b2)은 제1 핀형 패턴(110)의 하부와 기판(100)의 상면을 따라 형성될 수 있다. The first liner layer 105b2 may be formed along the lower portion of the first fin-shaped pattern 110 and the upper surface of the substrate 100 .

제2 라이너막(105b1)은 제1 라이너막(105b2) 상에 형성될 수 있다. 제2 라이너막(105b1)은 제1 라이너막(105b2)을 따라 형성될 수 있다.The second liner layer 105b1 may be formed on the first liner layer 105b2 . The second liner layer 105b1 may be formed along the first liner layer 105b2 .

제1 라이너막(105b2)는 예를 들어, 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있다. 제2 라이너막(105b1)는 예를 들어, 실리콘 산화물을 포함할 수 있다.The first liner layer 105b2 may include, for example, polysilicon or amorphous silicon. The second liner layer 105b1 may include, for example, silicon oxide.

제1 게이트 스페이서(140)는 필드 절연막(105) 상으로 돌출된 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 게이트 스페이서(140)는 제5 방향(Y1)을 따라서 길게 연장될 수 있고, 제1 핀형 패턴(110)과 교차할 수 있다. The first gate spacer 140 may be formed on the first fin-shaped pattern 110 protruding from the field insulating layer 105 . The first gate spacer 140 may extend long in the fifth direction Y1 and may intersect the first fin-shaped pattern 110 .

제1 트렌치(140t)는 제1 게이트 스페이서(140)에 의해 정의되므로, 제1 트렌치(140t)는 제5 방향(Y1)을 따라 길게 연장될 수 있다. Since the first trench 140t is defined by the first gate spacer 140 , the first trench 140t may extend long in the fifth direction Y1 .

마찬가지로, 제2 게이트 스페이서(240)는 제2 핀형 패턴(210) 상에 형성되고, 제6 방향(Y2)으로 연장될 수 있다. 제3 게이트 스페이서(340)는 제3 핀형 패턴(310) 상에 형성되고, 제7 방향(Y3)으로 연장될 수 있다. 제4 게이트 스페이서(440)는 제4 핀형 패턴(410) 상에 형성되고, 제8 방향(Y4)으로 연장될 수 있다. Similarly, the second gate spacers 240 may be formed on the second fin-shaped pattern 210 and extend in the sixth direction Y2 . The third gate spacer 340 may be formed on the third fin-shaped pattern 310 and may extend in the seventh direction Y3 . The fourth gate spacer 440 may be formed on the fourth fin-shaped pattern 410 and may extend in the eighth direction Y4 .

제1 게이트 절연막(130)은 필드 절연막(105) 및 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 게이트 절연막(130)은 필드 절연막(105)의 상면 및 제1 핀형 패턴(110)의 프로파일을 따라서 형성될 수 있다. The first gate insulating layer 130 may be formed on the field insulating layer 105 and the first fin-shaped pattern 110 . The first gate insulating layer 130 may be formed along the top surface of the field insulating layer 105 and the profile of the first fin-shaped pattern 110 .

제1 계면막(131)은 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 계면막(131)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일을 따라서 형성될 수 있다. The first interface layer 131 may be formed on the first fin-shaped pattern 110 . The first interface layer 131 may be formed along the profile of the first fin-shaped pattern 110 protruding above the top surface of the field insulating layer 105 .

제1 계면막(131)은 필드 절연막(105)의 상면 상에 형성되지 않는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제1 계면막(131)을 형성하는 방법에 따라, 제1 계면막(131)은 필드 절연막(105)의 상면을 따라 형성될 수도 있다. Although it is illustrated that the first interface layer 131 is not formed on the top surface of the field insulating layer 105 , the present invention is not limited thereto. Depending on the method of forming the first interfacial layer 131 , the first interfacial layer 131 may be formed along the top surface of the field insulating layer 105 .

제1 고유전율 절연막(132)은 제1 계면막(131) 상에 형성되고, 제1 핀형 패턴(110)의 프로파일 및 필드 절연막(105)의 상면을 따라서 형성될 수 있다. The first high-k insulating layer 132 is formed on the first interface layer 131 , and may be formed along the profile of the first fin-shaped pattern 110 and the top surface of the field insulating layer 105 .

제2 내지 제4 게이트 절연막(230, 330, 430)에 대한 설명은 제1 게이트 절연막(130)에 관한 설명과 실질적으로 동일하므로, 생략한다.Descriptions of the second to fourth gate insulating layers 230 , 330 , and 430 are substantially the same as those of the first gate insulating layer 130 , and thus will be omitted.

제1 게이트 전극(120)은 제1 게이트 절연막(130) 상에 형성되고, 제1 핀형 패턴(110)과 교차할 수 있다. 제1 게이트 전극(120)은 제1 트렌치(140t) 내에 형성되므로, 제1 게이트 전극(120)은 제5 방향(Y1)으로 연장될 수 있다.The first gate electrode 120 is formed on the first gate insulating layer 130 and may cross the first fin-shaped pattern 110 . Since the first gate electrode 120 is formed in the first trench 140t, the first gate electrode 120 may extend in the fifth direction Y1.

제1 일함수 조절막(121) 및 제1 삽입막(122)은 제1 게이트 절연막(130)의 프로파일을 따라서 형성될 수 있다.The first work function control layer 121 and the first insertion layer 122 may be formed along a profile of the first gate insulating layer 130 .

제2 게이트 전극(220)은 제2 게이트 절연막(230) 상에 형성되고, 제2 핀형 패턴(210)과 교차할 수 있다. 제2 게이트 전극(220)은 제2 트렌치(240t) 내에 형성되므로, 제2 게이트 전극(220)은 제6 방향(Y2)으로 연장될 수 있다.The second gate electrode 220 may be formed on the second gate insulating layer 230 and intersect the second fin-shaped pattern 210 . Since the second gate electrode 220 is formed in the second trench 240t, the second gate electrode 220 may extend in the sixth direction Y2.

제3 게이트 전극(320)은 제3 게이트 절연막(330) 상에 형성되고, 제3 핀형 패턴(310)과 교차할 수 있다. 제3 게이트 전극(320)은 제3 트렌치(340t) 내에 형성되므로, 제3 게이트 전극(320)은 제7 방향(Y3)으로 연장될 수 있다.The third gate electrode 320 may be formed on the third gate insulating layer 330 and intersect the third fin-shaped pattern 310 . Since the third gate electrode 320 is formed in the third trench 340t, the third gate electrode 320 may extend in the seventh direction Y3.

제4 게이트 전극(420)은 제4 게이트 절연막(430) 상에 형성되고, 제4 핀형 패턴(410)과 교차할 수 있다. 제4 게이트 전극(420)은 제4 트렌치(440t) 내에 형성되므로, 제4 게이트 전극(420)은 제8 방향(Y4)으로 연장될 수 있다.The fourth gate electrode 420 is formed on the fourth gate insulating layer 430 and may cross the fourth fin-shaped pattern 410 . Since the fourth gate electrode 420 is formed in the fourth trench 440t, the fourth gate electrode 420 may extend in the eighth direction Y4.

제2 내지 제4 게이트 전극(220, 320, 420)에 포함된 일함수 조절막 및 삽입막에 대한 설명은 제1 일함수 조절막(121) 및 제1 삽입막(122)에 관한 설명과 실질적으로 유사할 수 있다.The description of the work function regulating layer and the intercalation layer included in the second to fourth gate electrodes 220 , 320 , and 420 is substantially the same as the description of the first work function regulating layer 121 and the first interposing layer 122 . can be similar to

제1 소오스/드레인(150)은 제1 핀형 패턴(110) 내에 형성되고, 제2 소오스/드레인(250)은 제2 핀형 패턴(210) 내에 형성되고, 제3 소오스/드레인(350)은 제3 핀형 패턴(310) 내에 형성되고, 제4 소오스/드레인(450)은 제4 핀형 패턴(410) 내에 형성될 수 있다.The first source/drain 150 is formed in the first fin-shaped pattern 110 , the second source/drain 250 is formed in the second fin-shaped pattern 210 , and the third source/drain 350 is formed in the second The third fin-shaped pattern 310 may be formed, and the fourth source/drain 450 may be formed in the fourth fin-shaped pattern 410 .

도 20에서, 제1 일함수 조절막(121)의 두께(t11), 제1 일함수 조절막(221)의 두께(t21), 제3 일함수 조절막(321)의 두께(t31) 및 제4 일함수 조절막(421)의 두께(t41)은 서로 다를 수 있다. In FIG. 20 , the thickness t11 of the first work function control layer 121 , the thickness t21 of the first work function control layer 221 , the thickness t31 of the third work function control layer 321 , and the 4 The thickness t41 of the work function control layer 421 may be different from each other.

좀 더 구체적으로, 제1 일함수 조절막(221)의 두께(t21)는 제1 일함수 조절막(121)의 두께(t11)보다 크고, 제4 일함수 조절막(421)의 두께(t41)보다 작을 수 있다. 제3 일함수 조절막(321)의 두께(t31)는 제4 일함수 조절막(421)의 두께(t41)보다 클 수 있다. 즉, 제1 내지 제4 일함수 조절막(121, 221, 321, 421) 중 제3 일함수 조절막(321)이 가장 두꺼울 수 있다.More specifically, the thickness t21 of the first work function control layer 221 is greater than the thickness t11 of the first work function control layer 121 , and the thickness t41 of the fourth work function control layer 421 . ) may be smaller than A thickness t31 of the third work function control layer 321 may be greater than a thickness t41 of the fourth work function control layer 421 . That is, the third work function control layer 321 may be the thickest among the first to fourth work function control layers 121 , 221 , 321 , and 421 .

n형의 핀형 트랜지스터에서, 제1 일함수 조절막(121)보다 두께가 두꺼운 제1 일함수 조절막(221)을 포함하는 제2 트랜지스터(201)의 문턱 전압은 제1 일함수 조절막(121)을 포함하는 제1 트랜지스터(101)의 문턱 전압보다 클 수 있다.In the n-type fin-type transistor, the threshold voltage of the second transistor 201 including the first work function control layer 221 thicker than the first work function control layer 121 is higher than the first work function control layer 121 . ) may be greater than the threshold voltage of the first transistor 101 including

p형의 핀형 트랜지스터에서, 제4 일함수 조절막(421)보다 두께가 두꺼운 제3 일함수 조절막(321)을 포함하는 제3 트랜지스터(301)의 문턱 전압은 제4 일함수 조절막(421)을 포함하는 제4 트랜지스터(401)의 문턱 전압보다 작을 수 있다.In the p-type fin-type transistor, the threshold voltage of the third transistor 301 including the third work function control layer 321 thicker than the fourth work function control layer 421 is the fourth work function control layer 421 . ) may be less than the threshold voltage of the fourth transistor 401 including

제3 트렌치(340t)의 측벽을 따라 연장된 제3 일함수 조절막(321)은 제3 트렌치(340t)의 측벽에 대해서 예각을 갖는 제3 경사면(321i)을 포함한다.The third work function control layer 321 extending along the sidewall of the third trench 340t includes a third inclined surface 321i having an acute angle with respect to the sidewall of the third trench 340t.

또한, 제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽에 대해서 예각을 갖는 제4 경사면(421i)을 포함한다.Also, the fourth work function control layer 421 includes a fourth inclined surface 421i having an acute angle with respect to the sidewall of the fourth trench 440t.

도 13b, 도 22 내지 도 35를 이용하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다.A method of manufacturing a semiconductor device according to some embodiments of the present invention will be described with reference to FIGS. 13B and 22 to 35 .

도 22 내지 도 35는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 22 to 35 are intermediate steps for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.

도 22를 참고하면, 제1 영역(I)의 기판(100)에 순차적으로 적층된 제1 더미 게이트 절연막(130p) 및 제1 더미 게이트 전극(120p)이 형성될 수 있다. 제2 영역(II)의 기판(100)에 순차적으로 적층된 제2 더미 게이트 절연막(230p) 및 제2 더미 게이트 전극(220p)이 형성될 수 있다.Referring to FIG. 22 , a first dummy gate insulating layer 130p and a first dummy gate electrode 120p sequentially stacked on the substrate 100 in the first region I may be formed. A second dummy gate insulating layer 230p and a second dummy gate electrode 220p sequentially stacked on the substrate 100 in the second region II may be formed.

또한, 제3 영역(III)의 기판(100)에 순차적으로 적층된 제3 더미 게이트 절연막(330p) 및 제3 더미 게이트 전극(320p)이 형성될 수 있다. 제4 영역(IV)의 기판(100)에 순차적으로 적층된 제4 더미 게이트 절연막(430p) 및 제4 더미 게이트 전극(420p)이 형성될 수 있다.Also, a third dummy gate insulating layer 330p and a third dummy gate electrode 320p sequentially stacked on the substrate 100 in the third region III may be formed. A fourth dummy gate insulating layer 430p and a fourth dummy gate electrode 420p sequentially stacked on the substrate 100 in the fourth region IV may be formed.

제1 내지 제4 더미 게이트 절연막(130p, 230p, 330p, 430p)은 실리콘 산화물, 실리콘 산질화물 및 이들의 조합을 포함할 수 있다. 제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)은 각각 예를 들어, 실리콘일 수 있고, 구체적으로, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si) 및 이들의 조합 중 하나를 포함할 수 있다. 제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)은 불순물이 도핑되지 않을 수도 있고, 또는 불순물로 도핑될 수도 있다.The first to fourth dummy gate insulating layers 130p, 230p, 330p, and 430p may include silicon oxide, silicon oxynitride, or a combination thereof. Each of the first to fourth dummy gate electrodes 120p, 220p, 320p, and 420p may be, for example, silicon, and specifically, among polycrystalline silicon (poly Si), amorphous silicon (a-Si), and combinations thereof. may contain one. The first to fourth dummy gate electrodes 120p, 220p, 320p, and 420p may not be doped with impurities or may be doped with impurities.

이어서, 각각의 제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)의 측벽에 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)이 형성될 수 있다.Next, first to fourth gate spacers 140 , 240 , 340 , and 440 may be formed on sidewalls of each of the first to fourth dummy gate electrodes 120p , 220p , 320p and 420p .

제1 내지 제4 게이트 스페이서(140, 240, 340, 440)를 형성한 후, 각각의 제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)에 인접하는 제1 내지 제4 소오스/드레인(150, 250, 350, 450)이 형성될 수 있다.After forming the first to fourth gate spacers 140 , 240 , 340 , and 440 , the first to fourth sources/ Drains 150 , 250 , 350 , and 450 may be formed.

이어서, 기판(100) 상에, 제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)을 덮는 층간 절연막(190)이 형성될 수 있다. Subsequently, an interlayer insulating layer 190 covering the first to fourth dummy gate electrodes 120p, 220p, 320p, and 420p may be formed on the substrate 100 .

이어서, 층간 절연막(190)을 평탄화하여, 제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)의 상면이 노출되도록 할 수 있다.Next, the interlayer insulating layer 190 may be planarized to expose top surfaces of the first to fourth dummy gate electrodes 120p, 220p, 320p, and 420p.

도 23을 참고하면, 제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)이 제거될 수 있다. Referring to FIG. 23 , the first to fourth dummy gate electrodes 120p , 220p , 320p , and 420p may be removed.

제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)을 제거한 후, 제1 내지 제4 더미 게이트 절연막(130p, 230p, 330p, 430p)을 제거할 수 있다. 이를 통해, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)가 형성될 수 있다.After the first to fourth dummy gate electrodes 120p, 220p, 320p, and 420p are removed, the first to fourth dummy gate insulating layers 130p, 230p, 330p, and 430p may be removed. Through this, first to fourth trenches 140t, 240t, 340t, and 440t may be formed.

제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)은 습식 공정 또는 건식 공정을 이용하여 제거될 수 있다. 습식 식각을 예로 설명하면, 수산화물 소스를 포함하는 수용액에 충분한 시간 동안 충분한 온도에 노출시켜 제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)을 실질적으로 제거할 수 있다. 수산화물 소스는 수산화 암모늄 또는 테트라아킬 수산화 암모늄, 예를 들어, 테트라메틸 수산화 암모늄(TMAH)을 포함할 수 있으나, 이에 제한되는 것은 아니다. The first to fourth dummy gate electrodes 120p, 220p, 320p, and 420p may be removed using a wet process or a dry process. Using wet etching as an example, the first to fourth dummy gate electrodes 120p , 220p , 320p , and 420p may be substantially removed by exposing them to a sufficient temperature for a sufficient time in an aqueous solution including a hydroxide source. The hydroxide source may include, but is not limited to, ammonium hydroxide or tetraalkyl ammonium hydroxide, for example, tetramethyl ammonium hydroxide (TMAH).

제1 내지 제4 더미 게이트 절연막(130p, 230p, 330p, 430p)은 습식 식각, 건식 식각 및 이들의 조합으로 제거할 수 있다. 제1 내지 제4 더미 게이트 절연막(130p, 230p, 330p, 430p)의 물질에 따라, 식각액 또는 식각 가스가 달라질 수 있음은 자명하다.The first to fourth dummy gate insulating layers 130p, 230p, 330p, and 430p may be removed by wet etching, dry etching, or a combination thereof. It is obvious that an etchant or an etchant gas may vary according to materials of the first to fourth dummy gate insulating layers 130p, 230p, 330p, and 430p.

도 24를 참고하면, 기판(100) 상에, 제1 내지 제4 계면막(131, 231, 331, 431)이 형성될 수 있다.Referring to FIG. 24 , first to fourth interface layers 131 , 231 , 331 , and 431 may be formed on the substrate 100 .

제1 내지 제4 계면막(131, 231, 331, 431)은 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 바닥면에 형성될 수 있다.The first to fourth interfacial layers 131 , 231 , 331 , and 431 may be formed on bottom surfaces of the first to fourth trenches 140t, 240t, 340t, and 440t.

이어서, 제1 내지 제4 계면막(131, 231, 331, 431) 상에, 제1 내지 제4 프리(pre) 고유전율 절연막(132p, 232p, 332p, 432p)가 형성될 수 있다.Next, first to fourth pre high-k insulating layers 132p, 232p, 332p, and 432p may be formed on the first to fourth interfacial layers 131 , 231 , 331 , and 431 .

예를 들어, 제1 프리 고유전율 절연막(132p)는 제1 트렌치(140t)의 측벽 및 바닥면과, 층간 절연막(190)의 상면을 따라 연장될 수 있다.For example, the first free high-k insulating layer 132p may extend along the sidewalls and bottom surfaces of the first trench 140t and the top surface of the interlayer insulating layer 190 .

도 25를 참고하면, 제1 내지 제4 프리 고유전율 절연막(132p, 232p, 332p, 432p) 상에, 제1 도전막(51)이 형성될 수 있다.Referring to FIG. 25 , a first conductive layer 51 may be formed on the first to fourth free high-k insulating layers 132p, 232p, 332p, and 432p.

예를 들어, 제1 도전막(51)은 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 및 바닥면과, 층간 절연막(190)의 상면을 따라 연장될 수 있다.For example, the first conductive layer 51 may extend along sidewalls and bottom surfaces of the first to fourth trenches 140t, 240t, 340t, and 440t and the top surface of the interlayer insulating layer 190 .

제1 도전막(51)은 제1 내지 제4 프리 고유전율 절연막(132p, 232p, 332p, 432p)과 접촉할 수 있다. The first conductive layer 51 may contact the first to fourth free high-k insulating layers 132p, 232p, 332p, and 432p.

제1 도전막(51)은 예를 들어, TiN를 포함할 수 있다.The first conductive layer 51 may include, for example, TiN.

도 26을 참고하면, 제1 도전막(51) 상에, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 일부를 채우는 제1 희생 패턴(60)이 형성될 수 있다. Referring to FIG. 26 , a first sacrificial pattern 60 filling a portion of the first to fourth trenches 140t, 240t, 340t, and 440t may be formed on the first conductive layer 51 .

좀 더 구체적으로, 제1 도전막(51) 상에, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)를 채우는 제1 희생막이 형성될 수 있다. 제1 희생막은 층간 절연막(190)의 상면 상에도 형성될 수 있다. 층간 절연막(190)의 상면 상의 제1 희생막과, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)를 채우는 제1 희생막의 일부를 제거하여, 제1 희생 패턴(60)이 형성될 수 있다.More specifically, a first sacrificial layer filling the first to fourth trenches 140t, 240t, 340t, and 440t may be formed on the first conductive layer 51 . The first sacrificial layer may also be formed on the upper surface of the interlayer insulating layer 190 . The first sacrificial layer on the upper surface of the interlayer insulating layer 190 and a portion of the first sacrificial layer filling the first to fourth trenches 140t, 240t, 340t, and 440t are removed to form the first sacrificial pattern 60 . can

제1 희생 패턴(60)에 의해, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 상에 형성된 제1 도전막(51)의 일부가 노출될 수 있다.A portion of the first conductive layer 51 formed on sidewalls of the first to fourth trenches 140t, 240t, 340t, and 440t may be exposed by the first sacrificial pattern 60 .

이어서, 제1 희생 패턴(60)을 마스크로 이용하여, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 상에 형성된 제1 도전막(51)의 일부가 제거될 수 있다. Subsequently, a portion of the first conductive layer 51 formed on the sidewalls of the first to fourth trenches 140t, 240t, 340t, and 440t may be removed by using the first sacrificial pattern 60 as a mask.

이를 통해, 각각의 제1 내지 제4 트렌치(140t, 240t, 340t, 440t) 내에 모따기된 제1 도전막(51c)이 형성될 수 있다. Through this, a chamfered first conductive layer 51c may be formed in each of the first to fourth trenches 140t, 240t, 340t, and 440t.

이어서, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t) 내의 제1 희생 패턴(60)은 제거될 수 있다.Subsequently, the first sacrificial pattern 60 in the first to fourth trenches 140t, 240t, 340t, and 440t may be removed.

도 27을 참고하면, 모따기된 제1 도전막(51c) 상에, 제1 마스크 패턴(70)이 형성될 수 있다. Referring to FIG. 27 , a first mask pattern 70 may be formed on the chamfered first conductive layer 51c.

제1 마스크 패턴(70)은 제1 내지 제3 영역(I, II, III)의 기판(100) 상에 형성되고, 제4 영역(IV)의 기판(100) 상에 형성되지 않는다.The first mask pattern 70 is formed on the substrate 100 in the first to third regions I, II, and III, but is not formed on the substrate 100 in the fourth region IV.

제1 마스크 패턴(70)은 제1 내지 제3 프리 고유전율 절연막(132p, 232p, 332p) 및 제1 내지 제3 트렌치(140t, 240t, 340t) 내에 형성된 모따기된 제1 도전막(51c)을 덮는다. 하지만, 제1 마스크 패턴(70)에 의해, 제4 프리 고유전율 절연막(432p) 및 제4 트렌치(440t) 내에 형성된 모따기된 제1 도전막(51c)은 노출될 수 있다.The first mask pattern 70 includes the first to third free high-k insulating layers 132p, 232p, and 332p and the chamfered first conductive layer 51c formed in the first to third trenches 140t, 240t, and 340t. cover However, the fourth free high-k insulating layer 432p and the chamfered first conductive layer 51c formed in the fourth trench 440t may be exposed by the first mask pattern 70 .

이어서, 제1 마스크 패턴(70)을 마스크로 이용하여, 제4 트렌치(440t) 내에 형성된 모따기된 제1 도전막(51c)이 제거될 수 있다.Subsequently, the chamfered first conductive layer 51c formed in the fourth trench 440t may be removed using the first mask pattern 70 as a mask.

이어서, 제1 마스크 패턴(70)은 제거될 수 있다.Subsequently, the first mask pattern 70 may be removed.

한편, 도 26 및 도 27에서 설명된 것과 달리, 제1 도전막(51)에 대한 모따기 공정을 진행하지 않고, 제1 마스크 패턴(70)을 마스크로 이용하여, 제4 영역(IV)에 형성된 제1 도전막(51)이 제거될 수도 있다.Meanwhile, unlike described in FIGS. 26 and 27 , the first conductive layer 51 is formed in the fourth region IV by using the first mask pattern 70 as a mask without performing a chamfering process. The first conductive layer 51 may be removed.

도 28을 참고하면, 제1 내지 제4 프리 고유전율 절연막(132p, 232p, 332p, 432p) 및 모따기된 제1 도전막(51c) 상에, 제2 도전막(52)이 형성될 수 있다.Referring to FIG. 28 , a second conductive layer 52 may be formed on the first to fourth free high-k insulating layers 132p, 232p, 332p, and 432p and the chamfered first conductive layer 51c.

예를 들어, 제2 도전막(52)은 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 및 바닥면과, 층간 절연막(190)의 상면을 따라 연장될 수 있다.For example, the second conductive layer 52 may extend along sidewalls and bottom surfaces of the first to fourth trenches 140t, 240t, 340t, and 440t and the top surface of the interlayer insulating layer 190 .

제2 도전막(52)은 제1 내지 제4 프리 고유전율 절연막(132p, 232p, 332p, 432p) 및 모따기된 제1 도전막(51c)과 접촉할 수 있다.The second conductive layer 52 may contact the first to fourth free high-k insulating layers 132p, 232p, 332p, and 432p and the chamfered first conductive layer 51c.

제2 도전막(52)은 예를 들어, TiN를 포함할 수 있다.The second conductive layer 52 may include, for example, TiN.

도 29를 참고하면, 제2 도전막(52) 상에, 제2 마스크 패턴(71)이 형성될 수 있다. Referring to FIG. 29 , a second mask pattern 71 may be formed on the second conductive layer 52 .

제2 마스크 패턴(71)은 제1 영역(I), 제3 영역(III) 및 제4 영역(IV)의 기판(100) 상에 형성되고, 제2 영역(II)의 기판(100) 상에 형성되지 않는다.The second mask pattern 71 is formed on the substrate 100 of the first region I, the third region III, and the fourth region IV, and is formed on the substrate 100 of the second region II. is not formed in

제2 마스크 패턴(71)은 제1 영역(I), 제3 영역(III) 및 제4 영역(IV)에 형성된 제2 도전막(52)을 덮는다. 하지만, 제2 마스크 패턴(71)에 의해, 제2 영역(II)에 형성된 제2 도전막(52)은 노출될 수 있다.The second mask pattern 71 covers the second conductive layer 52 formed in the first region I, the third region III, and the fourth region IV. However, the second conductive layer 52 formed in the second region II may be exposed by the second mask pattern 71 .

이어서, 제2 마스크 패턴(71)을 마스크로 이용하여, 제2 트렌치(440t) 내에 형성된 모따기된 제1 도전막(51c)과, 제2 트렌치(240t)의 측벽 및 바닥면을 따라 연장된 제2 도전막(52)이 제거될 수 있다. Next, using the second mask pattern 71 as a mask, the chamfered first conductive layer 51c formed in the second trench 440t, and the first conductive layer 51c extending along sidewalls and bottom surfaces of the second trench 240t The second conductive layer 52 may be removed.

이어서, 제2 마스크 패턴(71)은 제거될 수 있다.Subsequently, the second mask pattern 71 may be removed.

도 30을 참고하면, 제1 영역(I), 제3 영역(III) 및 제4 영역(IV)에 형성된 제2 도전막(52)의 프로파일 및 제2 트렌치(240t)의 측벽 및 바닥면을 따라 연장되는 제3 도전막(53)이 형성될 수 있다. Referring to FIG. 30 , the profile of the second conductive layer 52 formed in the first region (I), the third region (III), and the fourth region (IV) and sidewalls and bottom surfaces of the second trench 240t are shown. A third conductive layer 53 extending along it may be formed.

제3 도전막(53)은 제1 영역(I), 제3 영역(III) 및 제4 영역(IV)에 형성된 제2 도전막(52) 및 제2 프리 고유전율 절연막(232p)과 접촉할 수 있다.The third conductive layer 53 may be in contact with the second conductive layer 52 and the second free high-k insulating layer 232p formed in the first region (I), the third region (III), and the fourth region (IV). can

제3 도전막(53)은 예를 들어, TiN를 포함할 수 있다.The third conductive layer 53 may include, for example, TiN.

도 31을 참고하면, 제3 도전막(53) 상에, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 일부를 채우는 제2 희생 패턴(61)이 형성될 수 있다.Referring to FIG. 31 , a second sacrificial pattern 61 filling a portion of the first to fourth trenches 140t, 240t, 340t, and 440t may be formed on the third conductive layer 53 .

좀 더 구체적으로, 제3 도전막(53) 상에, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)를 채우는 제2 희생막이 형성될 수 있다. 제2 희생막은 층간 절연막(190)의 상면 상에도 형성될 수 있다. 층간 절연막(190)의 상면 상의 제2 희생막과, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)를 채우는 제2 희생막의 일부를 제거하여, 제2 희생 패턴(61)이 형성될 수 있다.More specifically, a second sacrificial layer filling the first to fourth trenches 140t, 240t, 340t, and 440t may be formed on the third conductive layer 53 . The second sacrificial layer may also be formed on the upper surface of the interlayer insulating layer 190 . The second sacrificial layer on the upper surface of the interlayer insulating layer 190 and a portion of the second sacrificial layer filling the first to fourth trenches 140t, 240t, 340t, and 440t are removed to form the second sacrificial pattern 61 . can

제2 희생 패턴(61)에 의해, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 상에 형성된 제3 도전막(53)의 일부가 노출될 수 있다.A portion of the third conductive layer 53 formed on sidewalls of the first to fourth trenches 140t, 240t, 340t, and 440t may be exposed by the second sacrificial pattern 61 .

도 31에서, 제1 영역(I) 및 제3 영역(III)에 형성된 제2 희생 패턴(61)의 상면은 제1 트렌치(140t) 및 제3 트렌치(340t) 내에 형성된 모따기된 제1 도전막(51c)의 최상부보다 높은 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. In FIG. 31 , the top surface of the second sacrificial pattern 61 formed in the first region I and the third region III is a chamfered first conductive layer formed in the first trench 140t and the third trench 340t. Although it is shown as being higher than the top of (51c), it is only for convenience of description, and is not limited thereto.

이어서, 제2 희생 패턴(61)을 마스크로 이용하여, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 상에 형성된 제2 도전막(52)의 일부 및 제3 도전막(53)의 일부가 제거될 수 있다. Next, using the second sacrificial pattern 61 as a mask, a portion of the second conductive layer 52 and the third conductive layer ( 53) can be partially removed.

이를 통해, 제1 트렌치(140t), 제3 트렌치(340t) 및 제4 트렌치(140t, 340t, 440t) 내에 모따기된 제2 도전막(52c) 및 모따기된 제3 도전막(53c)이 형성될 수 있다. 또한, 제2 트렌치(240t) 내에 모따기된 제3 도전막(53c)이 형성될 수 있다.Through this, the chamfered second conductive layer 52c and the chamfered third conductive layer 53c are formed in the first trench 140t, the third trench 340t, and the fourth trenches 140t, 340t, and 440t. can In addition, a chamfered third conductive layer 53c may be formed in the second trench 240t.

제1 트렌치(140t) 및 제3 트렌치(340t) 내에, 기판(100) 상에 순차적으로 형성된 모따기된 제1 내지 제3 도전막(51c, 52c, 53c)이 형성될 수 있다. 제4 트렌치(440t) 내에, 기판(100) 상에 순차적으로 형성된 제2 및 제3 도전막(52c, 53c)이 형성될 수 있다.Chamfered first to third conductive layers 51c , 52c , and 53c sequentially formed on the substrate 100 may be formed in the first trench 140t and the third trench 340t . Second and third conductive layers 52c and 53c sequentially formed on the substrate 100 may be formed in the fourth trench 440t.

이어서, 제1 트렌치(140t) 내지 제4 트렌치(140t, 240t, 340t, 440t) 내의 제2 희생 패턴(61)은 제거될 수 있다.Subsequently, the second sacrificial pattern 61 in the first trenches 140t to the fourth trenches 140t, 240t, 340t, and 440t may be removed.

도 32를 참고하면, 모따기된 제3 도전막(53c) 상에, 제3 마스크 패턴(72)이 형성될 수 있다. Referring to FIG. 32 , a third mask pattern 72 may be formed on the chamfered third conductive layer 53c.

제3 마스크 패턴(72)은 제2 내지 제4 영역(II, III, IV)의 기판(100) 상에 형성되고, 제1 영역(I)의 기판(100) 상에 형성되지 않는다.The third mask pattern 72 is formed on the substrate 100 in the second to fourth regions II, III, and IV, but is not formed on the substrate 100 in the first region I.

제3 마스크 패턴(72)은 제2 내지 제4 프리 고유전율 절연막(232p, 332p, 432p) 및 제2 내지 제4 트렌치(140t, 240t, 340t) 내에 형성된 모따기된 제3 도전막(53c)을 덮는다. 하지만, 제3 마스크 패턴(72)에 의해, 제1 프리 고유전율 절연막(132p) 및 제1 트렌치(140t) 내에 형성된 모따기된 제1 내지 제3 도전막(51c, 52c, 53c)은 노출될 수 있다.The third mask pattern 72 includes the second to fourth free high-k insulating layers 232p, 332p, and 432p and the chamfered third conductive layer 53c formed in the second to fourth trenches 140t, 240t, and 340t. cover However, the first free high-k insulating layer 132p and the chamfered first to third conductive layers 51c, 52c, and 53c formed in the first trench 140t may be exposed by the third mask pattern 72 . have.

이어서, 제3 마스크 패턴(72)을 마스크로 이용하여, 제1 트렌치(140t) 내에 형성된 모따기된 제1 내지 제3 도전막(51c, 52c, 53c)이 제거될 수 있다.Subsequently, the chamfered first to third conductive layers 51c , 52c , and 53c formed in the first trench 140t may be removed using the third mask pattern 72 as a mask.

이어서, 제3 마스크 패턴(72)은 제거될 수 있다.Subsequently, the third mask pattern 72 may be removed.

한편, 도 31 및 도 32에서 설명된 것과 달리, 제2 도전막(52) 및 제3 도전막(53)에 대한 모따기 공정을 진행하지 않고, 제3 마스크 패턴(72)을 마스크로 이용하여, 제1 영역(I)에 형성된 모따기된 제1 도전막(51c)과 제2 및 제3 도전막(52, 53)이 제거될 수도 있다.On the other hand, unlike described in FIGS. 31 and 32 , the third mask pattern 72 is used as a mask without performing a chamfering process on the second conductive film 52 and the third conductive film 53 , The chamfered first conductive layer 51c and the second and third conductive layers 52 and 53 formed in the first region I may be removed.

도 33을 참고하면, 제1 내지 제4 프리 고유전율 절연막(132p, 232p, 332p, 432p) 및 모따기된 제1 내지 제3 도전막(51c, 52c, 53c) 상에, 제4 도전막(54)이 형성될 수 있다.Referring to FIG. 33 , a fourth conductive layer 54 is formed on the first to fourth free high-k insulating layers 132p, 232p, 332p, and 432p and the chamfered first to third conductive layers 51c, 52c, and 53c. ) can be formed.

예를 들어, 제4 도전막(54)은 노출된 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽과, 모따기된 제3 도전막(53c)의 프로파일과, 층간 절연막(190)의 상면을 따라 연장될 수 있다.For example, the fourth conductive layer 54 may include the exposed sidewalls of the first to fourth trenches 140t, 240t, 340t, and 440t, the chamfered profile of the third conductive layer 53c, and the interlayer insulating layer 190 . ) can be extended along the upper surface of the

제4 도전막(52)은 제1 내지 제4 프리 고유전율 절연막(132p, 232p, 332p, 432p) 및 모따기된 제2 및 제3 도전막(52c, 53c)과 접촉할 수 있다.The fourth conductive layer 52 may contact the first to fourth free high-k insulating layers 132p, 232p, 332p, and 432p and the chamfered second and third conductive layers 52c and 53c.

제4 도전막(54)은 예를 들어, TiN를 포함할 수 있다.The fourth conductive layer 54 may include, for example, TiN.

도 34를 참고하면, 제4 도전막(54) 상에, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 일부를 채우는 제3 희생 패턴(62)이 형성될 수 있다.Referring to FIG. 34 , a third sacrificial pattern 62 filling a portion of the first to fourth trenches 140t, 240t, 340t, and 440t may be formed on the fourth conductive layer 54 .

좀 더 구체적으로, 제4 도전막(54) 상에, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)를 채우는 제3 희생막이 형성될 수 있다. 제3 희생막은 층간 절연막(190)의 상면 상에도 형성될 수 있다. 층간 절연막(190)의 상면 상의 제3 희생막과, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)를 채우는 제3 희생막의 일부를 제거하여, 제3 희생 패턴(62)이 형성될 수 있다.More specifically, a third sacrificial layer filling the first to fourth trenches 140t, 240t, 340t, and 440t may be formed on the fourth conductive layer 54 . The third sacrificial layer may also be formed on the top surface of the interlayer insulating layer 190 . The third sacrificial layer on the upper surface of the interlayer insulating layer 190 and a portion of the third sacrificial layer filling the first to fourth trenches 140t, 240t, 340t, and 440t are removed to form the third sacrificial pattern 62 . can

제3 희생 패턴(62)에 의해, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 상에 형성된 제4 도전막(54)의 일부가 노출될 수 있다.A portion of the fourth conductive layer 54 formed on sidewalls of the first to fourth trenches 140t, 240t, 340t, and 440t may be exposed by the third sacrificial pattern 62 .

도 34에서, 제2 내지 제4 영역(II, III, IV)에 형성된 제3 희생 패턴(62)의 상면은 제2 트렌치(240t) 내지 제4 트렌치(440t) 내에 형성된 모따기된 제2 도전막(52c)의 최상부 및/또는 모따기된 제3 도전막(53c)의 최상부보다 높은 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 34 , the top surface of the third sacrificial pattern 62 formed in the second to fourth regions II, III, and IV is a chamfered second conductive layer formed in the second trenches 240t to 440t. Although it is shown as being higher than the top of 52c and/or the top of the chamfered third conductive film 53c, it is only for convenience of description, but is not limited thereto.

이어서, 제3 희생 패턴(62)을 마스크로 이용하여, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 상에 형성된 제4 도전막(54)의 일부가 제거될 수 있다.Subsequently, a portion of the fourth conductive layer 54 formed on the sidewalls of the first to fourth trenches 140t, 240t, 340t, and 440t may be removed using the third sacrificial pattern 62 as a mask.

이를 통해, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t) 내에 모따기된 제4 도전막(54c)이 형성될 수 있다. Through this, a chamfered fourth conductive layer 54c may be formed in the first to fourth trenches 140t, 240t, 340t, and 440t.

결과적으로, 제1 트렌치(140t) 내에 모따기된 제4 도전막(54c)을 포함하는 제1 프리 일함수 조절막(121p)이 형성될 수 있다. 제2 트렌치(240t)내에 기판(100) 상에 순차적으로 형성된 모따기된 제3 및 제4 도전막(53c, 54c)를 포함하는 제2 프리 일함수 조절막(221p)이 형성될 수 있다. 제3 트렌치(340t) 내에, 기판(100) 상에 순차적으로 형성된 제1 내지 제4 도전막(51c, 52c, 53c, 54c)을 포함하는 제3 프리 일함수 조절막(321p)이 형성될 수 있다. 제4 트렌치(440t) 내에, 기판(100) 상에 순차적으로 형성된 제2 내지 제4 도전막(52c, 53c, 54c)을 포함하는 제4 프리 일함수 조절막(421p)이 형성될 수 있다. As a result, the first free work function control layer 121p including the chamfered fourth conductive layer 54c may be formed in the first trench 140t. A second free work function control layer 221p including chamfered third and fourth conductive layers 53c and 54c sequentially formed on the substrate 100 may be formed in the second trench 240t. A third free work function control layer 321p including first to fourth conductive layers 51c, 52c, 53c, and 54c sequentially formed on the substrate 100 may be formed in the third trench 340t. have. A fourth free work function control layer 421p including second to fourth conductive layers 52c , 53c , and 54c sequentially formed on the substrate 100 may be formed in the fourth trench 440t .

도 35를 참고하면, 제1 내지 제4 프리 일함수 조절막(121p, 221p, 321p, 421p) 상에, 제1 내지 제4 프리 삽입막(122p, 222p, 322p, 422p)이 형성될 수 있다.Referring to FIG. 35 , first to fourth pre-insertion layers 122p, 222p, 322p, and 422p may be formed on the first to fourth pre-work function control layers 121p, 221p, 321p, and 421p. .

예를 들어, 제1 프리 삽입막(122p)은 제1 트렌치(140t)의 측벽 및 바닥면과, 층간 절연막(190)의 상면을 따라 연장될 수 있다. 제1 프리 삽입막(122p)은 제1 프리 일함수 조절막(121p)의 프로파일을 따라 형성될 수 있다. 제2 내지 제4 프리 삽입막(222p, 322p, 422p)도 제1 프리 삽입막(122p)과 유사하게 형성될 수 있다.For example, the first pre-inserted layer 122p may extend along the sidewalls and bottom surfaces of the first trench 140t and the top surface of the interlayer insulating layer 190 . The first pre-insertion layer 122p may be formed along the profile of the first pre-work function control layer 121p. The second to fourth pre-insertion layers 222p, 322p, and 422p may also be formed similarly to the first pre-insertion layer 122p.

이어서, 제1 내지 제4 프리 삽입막(122p, 222p, 322p, 422p) 상에, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)를 채우는 제1 내지 제4 프리 필링막(123p, 223p, 323p, 423p)이 형성될 수 있다.Next, on the first to fourth pre-inserted layers 122p, 222p, 322p, and 422p, first to fourth pre-filling layers 123p filling the first to fourth trenches 140t, 240t, 340t, and 440t are formed. 223p, 323p, 423p) may be formed.

한편, 도 34 및 도 35에서, 설명한 것과 달리, 제4 도전막(54)에 대한 모따기 공정을 진행하지 않고, 제1 내지 제4 프리 삽입막(122p, 222p, 322p, 422p) 및 제1 내지 제4 프리 필링막(123p, 223p, 323p, 423p)이 형성될 수 있다.Meanwhile, in FIGS. 34 and 35 , the first to fourth pre-inserted layers 122p , 222p , 322p , and 422p and the first to fourth pre-inserted layers 122p , 222p , 322p , and 422p are not performed differently from the description described above. Fourth pre-filling layers 123p, 223p, 323p, and 423p may be formed.

이어서, 도 13b를 참고하면, 층간 절연막(190)의 상면 상에 형성된 제1 내지 제4 프리 필링막(123p, 223p, 323p, 423p), 제1 내지 제4 프리 삽입막(122p, 222p, 322p, 422p) 및 제1 내지 제4 고유전율 절연막(132p, 232p, 332p, 432p)을 제거하여, 제1 내지 제4 게이트 전극(120, 220, 320, 420) 및 제1 내지 제4 게이트 절연막(130, 230, 330, 430)이 형성될 수 있다.Next, referring to FIG. 13B , the first to fourth pre-filling layers 123p , 223p , 323p , and 423p and the first to fourth pre-inserted layers 122p , 222p and 322p formed on the upper surface of the interlayer insulating layer 190 . , 422p) and the first to fourth high-k insulating layers 132p, 232p, 332p, and 432p are removed to remove the first to fourth gate electrodes 120, 220, 320, 420 and the first to fourth gate insulating layers ( 130, 230, 330, 430 may be formed.

본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에서, 제1 내지 제4 프리 일함수 조절막(121p, 221p, 321p, 421p)이 형성되는 동안 적어도 한번의 모따기 공정이 진행될 수 있다.In the method of manufacturing a semiconductor device according to some embodiments of the present disclosure, at least one chamfering process may be performed while the first to fourth free work function control layers 121p, 221p, 321p, and 421p are formed.

도 36은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.36 is a block diagram of an SoC system including a semiconductor device according to embodiments of the present invention.

도 36을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.Referring to FIG. 36 , the SoC system 1000 includes an application processor 1001 and a DRAM 1060 .

어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.The application processor 1001 may include a central processing unit 1010 , a multimedia system 1020 , a bus 1030 , a memory system 1040 , and a peripheral circuit 1050 .

중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다. The central processing unit 1010 may perform an operation necessary for driving the SoC system 1000 . In some embodiments of the present invention, the central processing unit 1010 may be configured as a multi-core environment including a plurality of cores.

멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다. The multimedia system 1020 may be used to perform various multimedia functions in the SoC system 1000 . The multimedia system 1020 may include a 3D engine module, a video codec, a display system, a camera system, a post-processor, and the like. .

버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.The bus 1030 may be used for data communication between the central processing unit 1010 , the multimedia system 1020 , the memory system 1040 , and the peripheral circuit 1050 . In some embodiments of the present invention, such bus 1030 may have a multi-layer structure. Specifically, as an example of the bus 1030, a multi-layer AHB (multi-layer Advanced High-performance Bus) or a multi-layer AXI (multi-layer Advanced eXtensible Interface) may be used, but the present invention is not limited thereto.

메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.The memory system 1040 may provide an environment necessary for the application processor 1001 to be connected to an external memory (eg, the DRAM 1060 ) to operate at a high speed. In some embodiments of the present invention, the memory system 1040 may include a separate controller (eg, a DRAM controller) for controlling an external memory (eg, the DRAM 1060).

주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.The peripheral circuit 1050 may provide an environment necessary for the SoC system 1000 to be smoothly connected to an external device (eg, a main board). Accordingly, the peripheral circuit 1050 may include various interfaces that allow an external device connected to the SoC system 1000 to be compatible.

DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.The DRAM 1060 may function as a working memory required for the application processor 1001 to operate. In some embodiments of the present invention, the DRAM 1060 may be disposed outside the application processor 1001 as shown. Specifically, the DRAM 1060 may be packaged with the application processor 1001 in the form of a package on package (PoP).

이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.At least one of the components of the SoC system 1000 may include at least one of the semiconductor devices according to the embodiments of the present invention described above.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although embodiments of the present invention have been described with reference to the accompanying drawings, those of ordinary skill in the art to which the present invention pertains can realize that the present invention can be embodied in other specific forms without changing its technical spirit or essential features. you will be able to understand Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

100: 기판 105: 필드 절연막
110, 210, 310, 410: 핀형 패턴 120, 220, 320: 게이트 전극
121, 221, 321, 421: 일함수 조절막 122, 222, 322, 422: 삽입막
123, 223, 323, 423: 필링막 121i, 221i, 321i, 421i: 경사면100: substrate 105: field insulating film
110, 210, 310, 410: fin-shaped pattern 120, 220, 320: gate electrode
121, 221, 321, 421: work function control film 122, 222, 322, 422: insert film
123, 223, 323, 423: peeling film 121i, 221i, 321i, 421i: inclined surface

Claims (20)

제1 내지 제4 영역을 포함하는 기판;
상기 기판 상에 형성되고, 상기 제1 내지 제4 영역에 대응되어 형성된 제1 내지 제4 트렌치를 포함하는 층간 절연막;
상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 게이트 절연막;
상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 게이트 절연막;
상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되는 제3 게이트 절연막;
상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되는 제4 게이트 절연막;
상기 제1 게이트 절연막 상에 순차적으로 적층된 제1 일함수 조절막과 제1 상부 게이트 전극을 포함하고, 상기 제1 트렌치를 채우는 제1 게이트 전극으로, 상기 제1 일함수 조절막은 상기 제1 게이트 절연막과 접촉하고, 상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되고, 제1 두께 갖는 제1 게이트 전극;
상기 제2 게이트 절연막 상에 순차적으로 적층된 제2 일함수 조절막과 제2 상부 게이트 전극을 포함하고, 상기 제2 트렌치를 채우는 제2 게이트 전극으로, 상기 제2 일함수 조절막은 상기 제2 게이트 절연막과 접촉하고, 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제1 두께보다 큰 제2 두께 갖는 제2 게이트 전극;
상기 제3 게이트 절연막 상에 순차적으로 적층된 제3 일함수 조절막과 제3 상부 게이트 전극을 포함하고, 상기 제3 트렌치를 채우는 제3 게이트 전극으로, 상기 제3 일함수 조절막은 상기 제3 게이트 절연막과 접촉하고, 상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제2 두께보다 큰 제3 두께 갖는 제3 게이트 전극; 및
상기 제4 게이트 절연막 상에 순차적으로 적층된 제4 일함수 조절막과 제4 상부 게이트 전극을 포함하고, 상기 제4 트렌치를 채우는 제4 게이트 전극으로, 상기 제4 일함수 조절막은 상기 제4 게이트 절연막과 접촉하고, 상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제3 두께보다 큰 제4 두께 갖는 제4 게이트 전극을 포함하고,
상기 제1 내지 제4 일함수 조절막은 동일한 물질을 포함하고,
상기 제4 상부 게이트 전극은 상기 제4 일함수 조절막의 최상면을 덮고,
상기 층간 절연막의 상면에서 상기 제4 일함수 조절막의 최상면까지의 깊이는 상기 층간 절연막의 상면에서 상기 제3 일함수 조절막의 최상면까지의 깊이보다 작은 반도체 장치.a substrate including first to fourth regions;
an interlayer insulating layer formed on the substrate and including first to fourth trenches formed to correspond to the first to fourth regions;
a first gate insulating layer extending along sidewalls and bottom surfaces of the first trench;
a second gate insulating layer extending along sidewalls and bottom surfaces of the second trench;
a third gate insulating layer extending along sidewalls and bottom surfaces of the third trench;
a fourth gate insulating layer extending along sidewalls and bottom surfaces of the fourth trench;
a first gate electrode including a first work function control layer and a first upper gate electrode sequentially stacked on the first gate insulating layer, the first gate electrode filling the first trench, wherein the first work function control layer is the first gate a first gate electrode in contact with the insulating layer, extending along sidewalls and a bottom surface of the first trench, and having a first thickness;
a second gate electrode including a second work function control layer and a second upper gate electrode sequentially stacked on the second gate insulating layer, and filling the second trench, wherein the second work function control layer is the second gate a second gate electrode in contact with the insulating layer, extending along sidewalls and bottom surfaces of the second trench, and having a second thickness greater than the first thickness;
a third gate electrode including a third work function control layer and a third upper gate electrode sequentially stacked on the third gate insulating layer, and filling the third trench, wherein the third work function control layer is the third gate a third gate electrode in contact with the insulating layer, extending along sidewalls and bottom surfaces of the third trench, and having a third thickness greater than the second thickness; and
a fourth gate electrode including a fourth work function control layer and a fourth upper gate electrode sequentially stacked on the fourth gate insulating layer, and filling the fourth trench, wherein the fourth work function control layer is the fourth gate a fourth gate electrode in contact with the insulating layer, extending along sidewalls and bottom surfaces of the fourth trench, and having a fourth thickness greater than the third thickness;
The first to fourth work function control layers include the same material,
the fourth upper gate electrode covers an uppermost surface of the fourth work function control layer;
A depth from the top surface of the interlayer insulating layer to the top surface of the fourth work function control layer is smaller than a depth from the top surface of the interlayer insulating layer to the top surface of the third work function control layer. 제1 항에 있어서,
상기 제4 일함수 조절막은 상기 제4 트렌치의 측벽에 대해서 예각을 갖는 경사면을 적어도 하나 포함하는 반도체 장치.The method of claim 1,
The fourth work function control layer includes at least one inclined surface having an acute angle with respect to a sidewall of the fourth trench. 제1 항에 있어서,
상기 제3 상부 게이트 전극은 상기 제3 일함수 조절막의 최상면을 덮고,
상기 제3 일함수 조절막은 상기 제3 트렌치의 측벽에 대해서 예각을 갖는 경사면을 포함하는 반도체 장치.The method of claim 1,
the third upper gate electrode covers an uppermost surface of the third work function control layer;
and the third work function control layer includes an inclined surface having an acute angle with respect to a sidewall of the third trench. 제1 항에 있어서,
상기 제1 상부 게이트 전극은 상기 제1 일함수 조절막의 최상면 상에 비형성되고, 상기 제2 상부 게이트 전극은 상기 제2 일함수 조절막의 최상면 상에 비형성되는 반도체 장치.The method of claim 1,
The first upper gate electrode is not formed on the top surface of the first work function control layer, and the second upper gate electrode is not formed on the top surface of the second work function control layer. 제1 항에 있어서,
상기 제1 내지 제4 영역에, 제1 내지 제4 게이트 전극을 포함하는 제1 내지 제4 트랜지스터가 각각 형성되고,
상기 제1 영역 및 제2 영역은 NMOS 형성 영역이고, 상기 제3 영역 및 상기 제4 영역은 PMOS 형성 영역인 반도체 장치.The method of claim 1,
First to fourth transistors including first to fourth gate electrodes are respectively formed in the first to fourth regions;
The first region and the second region are NMOS forming regions, and the third and fourth regions are PMOS forming regions. 제5 항에 있어서,
상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 작고,
상기 제3 트랜지스터의 문턱 전압은 상기 제4 트랜지스터의 문턱 전압보다 큰 반도체 장치.6. The method of claim 5,
The threshold voltage of the first transistor is less than the threshold voltage of the second transistor,
a threshold voltage of the third transistor is greater than a threshold voltage of the fourth transistor. 제5 항에 있어서,
상기 제1 내지 제4 트랜지스터는 각각 핀형 패턴을 포함하는 반도체 장치.6. The method of claim 5,
Each of the first to fourth transistors includes a fin-shaped pattern. 제1 항에 있어서,
상기 제1 내지 제4 일함수 조절막은 각각 TiN막인 반도체 장치.The method of claim 1,
The first to fourth work function control layers are each a TiN layer. 제1 항에 있어서,
상기 제1 내지 제4 상부 게이트 전극은 각각 제1 내지 제4 삽입막을 포함하고,
상기 제1 내지 제4 삽입막은 동일한 물질을 포함하는 반도체 장치.The method of claim 1,
Each of the first to fourth upper gate electrodes includes first to fourth insert layers,
The first to fourth interposing layers may include the same material. 제1 내지 제4 영역을 포함하는 기판;
상기 기판 상에 형성되고, 상기 제1 내지 제4 영역에 대응되어 형성된 제1 내지 제4 트렌치를 포함하는 층간 절연막;
상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 게이트 절연막;
상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 게이트 절연막;
상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되는 제3 게이트 절연막;
상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되는 제4 게이트 절연막;
상기 제1 게이트 절연막 상에 순차적으로 적층된 제1 일함수 조절막과 제1 상부 게이트 전극을 포함하고, 상기 제1 트렌치를 채우는 제1 게이트 전극으로, 상기 제1 일함수 조절막은 상기 제1 게이트 절연막과 접촉하고, 상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되고, 제1 두께 갖는 제1 게이트 전극;
상기 제2 게이트 절연막 상에 순차적으로 적층된 제2 일함수 조절막과 제2 상부 게이트 전극을 포함하고, 상기 제2 트렌치를 채우는 제2 게이트 전극으로, 상기 제2 일함수 조절막은 상기 제2 게이트 절연막과 접촉하고, 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제1 두께보다 큰 제2 두께 갖는 제2 게이트 전극;
상기 제3 게이트 절연막 상에 순차적으로 적층된 제3 일함수 조절막과 제3 상부 게이트 전극을 포함하고, 상기 제3 트렌치를 채우는 제3 게이트 전극으로, 상기 제3 일함수 조절막은 상기 제3 게이트 절연막과 접촉하고, 상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제2 두께보다 큰 제3 두께 갖는 제3 게이트 전극; 및
상기 제4 게이트 절연막 상에 순차적으로 적층된 제4 일함수 조절막과 제4 상부 게이트 전극을 포함하고, 상기 제4 트렌치를 채우는 제4 게이트 전극으로, 상기 제4 일함수 조절막은 상기 제4 게이트 절연막과 접촉하고, 상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제3 두께보다 큰 제4 두께 갖는 제4 게이트 전극을 포함하고,
상기 제1 내지 제4 일함수 조절막은 동일한 물질을 포함하고,
상기 제4 상부 게이트 전극은 상기 제4 일함수 조절막의 최상면을 덮고,
상기 제1 내지 제4 상부 게이트 전극은 각각 제1 내지 제4 삽입막을 포함하고,
상기 제1 내지 제4 삽입막은 동일한 물질을 포함하고,
상기 제1 내지 제4 삽입막은 TiAl 또는 TiAlC를 포함하는 반도체 장치.a substrate including first to fourth regions;
an interlayer insulating layer formed on the substrate and including first to fourth trenches formed to correspond to the first to fourth regions;
a first gate insulating layer extending along sidewalls and bottom surfaces of the first trench;
a second gate insulating layer extending along sidewalls and bottom surfaces of the second trench;
a third gate insulating layer extending along sidewalls and bottom surfaces of the third trench;
a fourth gate insulating layer extending along sidewalls and bottom surfaces of the fourth trench;
a first gate electrode including a first work function control layer and a first upper gate electrode sequentially stacked on the first gate insulating layer, and filling the first trench, wherein the first work function control layer is the first gate a first gate electrode in contact with the insulating layer, extending along sidewalls and a bottom surface of the first trench, and having a first thickness;
a second gate electrode including a second work function control layer and a second upper gate electrode sequentially stacked on the second gate insulating layer, and filling the second trench, wherein the second work function control layer is the second gate a second gate electrode in contact with the insulating layer, extending along sidewalls and bottom surfaces of the second trench, and having a second thickness greater than the first thickness;
a third gate electrode including a third work function control layer and a third upper gate electrode sequentially stacked on the third gate insulating layer, and filling the third trench, wherein the third work function control layer is the third gate a third gate electrode in contact with the insulating layer, extending along sidewalls and bottom surfaces of the third trench, and having a third thickness greater than the second thickness; and
a fourth gate electrode including a fourth work function control layer and a fourth upper gate electrode sequentially stacked on the fourth gate insulating layer, and filling the fourth trench, wherein the fourth work function control layer is the fourth gate a fourth gate electrode in contact with the insulating layer, extending along sidewalls and bottom surfaces of the fourth trench, and having a fourth thickness greater than the third thickness;
The first to fourth work function control layers include the same material,
the fourth upper gate electrode covers an uppermost surface of the fourth work function control layer;
Each of the first to fourth upper gate electrodes includes first to fourth insert layers,
The first to fourth interlayers include the same material,
The first to fourth interposed layers include TiAl or TiAlC. 제1 항에 있어서,
상기 제1 두께는 상기 제1 트렌치의 바닥면 상의 상기 제1 일함수 조절막의 두께이고, 상기 제2 두께는 상기 제2 트렌치의 바닥면 상의 상기 제2 일함수 조절막의 두께이고, 상기 제3 두께는 상기 제3 트렌치의 바닥면 상의 상기 제3 일함수 조절막의 두께이고, 상기 제4 두께는 상기 제4 트렌치의 바닥면 상의 상기 제4 일함수 조절막의 두께인 반도체 장치.The method of claim 1,
The first thickness is a thickness of the first work function control layer on a bottom surface of the first trench, the second thickness is a thickness of the second work function control layer on a bottom surface of the second trench, and the third thickness is the thickness of the third work function control layer on the bottom surface of the third trench, and the fourth thickness is the thickness of the fourth work function control layer on the bottom surface of the fourth trench. NMOS가 형성되는 제1 영역 및 제2 영역과, PMOS가 형성되는 제3 영역 및 제4 영역을 포함하는 기판;
상기 기판 상에 형성되고, 상기 제1 내지 제4 영역의 대응되어 형성된 제1 내지 제4 트렌치를 포함하는 층간 절연막;
상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 게이트 절연막;
상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 게이트 절연막;
상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되는 제3 게이트 절연막;
상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되는 제4 게이트 절연막;
상기 제1 게이트 절연막 상에 순차적으로 적층된 제1 TiN막과 제1 상부 게이트 전극을 포함하고, 상기 제1 트렌치를 채우는 제1 게이트 전극으로, 상기 제1 TiN막은 상기 제1 게이트 절연막과 접촉하고, 상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되고, 제1 두께 갖는 제1 게이트 전극;
상기 제2 게이트 절연막 상에 순차적으로 적층된 제2 TiN막과 제2 상부 게이트 전극을 포함하고, 상기 제2 트렌치를 채우는 제2 게이트 전극으로, 상기 제2 TiN막은 상기 제2 게이트 절연막과 접촉하고, 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제1 두께보다 큰 제2 두께 갖는 제2 게이트 전극;
상기 제3 게이트 절연막 상에 순차적으로 적층된 제3 TiN막과 제3 상부 게이트 전극을 포함하고, 상기 제3 트렌치를 채우는 제3 게이트 전극으로, 상기 제3 TiN막은 상기 제3 게이트 절연막과 접촉하고, 상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제2 두께보다 큰 제3 두께 갖는 제3 게이트 전극; 및
상기 제4 게이트 절연막 상에 순차적으로 적층된 제4 TiN막과 제4 상부 게이트 전극을 포함하고, 상기 제4 트렌치를 채우는 제4 게이트 전극으로, 상기 제4 TiN막은 상기 제4 게이트 절연막과 접촉하고, 상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제3 두께보다 큰 제4 두께 갖는 제4 게이트 전극을 포함하고,
상기 제4 트렌치의 측벽 상의 상기 제4 TiN막은 제1 부분과 상기 제1 부분보다 상기 기판의 상면에서 멀리 위치하는 제2 부분을 포함하고,
상기 제4 TiN막의 제1 부분의 폭은 상기 제4 TiN막의 제2 부분의 폭보다 크고,
상기 층간 절연막의 상면에서 상기 제4 TiN막의 최상면까지의 깊이는 상기 층간 절연막의 상면에서 상기 제3 TiN막의 최상면까지의 깊이보다 작은 반도체 장치.a substrate including first and second regions in which NMOS is formed, and third and fourth regions in which PMOS is formed;
an interlayer insulating layer formed on the substrate and including first to fourth trenches formed to correspond to the first to fourth regions;
a first gate insulating layer extending along sidewalls and bottom surfaces of the first trench;
a second gate insulating layer extending along sidewalls and bottom surfaces of the second trench;
a third gate insulating layer extending along sidewalls and bottom surfaces of the third trench;
a fourth gate insulating layer extending along sidewalls and bottom surfaces of the fourth trench;
a first gate electrode including a first TiN layer and a first upper gate electrode sequentially stacked on the first gate insulating layer, and filling the first trench, wherein the first TiN layer is in contact with the first gate insulating layer and , a first gate electrode extending along sidewalls and bottom surfaces of the first trench and having a first thickness;
a second gate electrode including a second TiN layer and a second upper gate electrode sequentially stacked on the second gate insulating layer, and filling the second trench, wherein the second TiN layer is in contact with the second gate insulating layer and , a second gate electrode extending along sidewalls and bottom surfaces of the second trench and having a second thickness greater than the first thickness;
a third gate electrode including a third TiN film and a third upper gate electrode sequentially stacked on the third gate insulating film, and filling the third trench, wherein the third TiN film is in contact with the third gate insulating film and , a third gate electrode extending along sidewalls and bottom surfaces of the third trench and having a third thickness greater than the second thickness; and
a fourth gate electrode including a fourth TiN layer and a fourth upper gate electrode sequentially stacked on the fourth gate insulating layer, the fourth gate electrode filling the fourth trench, the fourth TiN layer being in contact with the fourth gate insulating layer; , a fourth gate electrode extending along sidewalls and a bottom surface of the fourth trench and having a fourth thickness greater than the third thickness;
The fourth TiN film on the sidewall of the fourth trench includes a first portion and a second portion located farther from the upper surface of the substrate than the first portion,
The width of the first portion of the fourth TiN film is greater than the width of the second portion of the fourth TiN film,
A depth from the upper surface of the interlayer insulating film to the top surface of the fourth TiN film is smaller than a depth from the upper surface of the interlayer insulating film to the uppermost surface of the third TiN film. NMOS가 형성되는 제1 영역 및 제2 영역과, PMOS가 형성되는 제3 영역 및 제4 영역을 포함하는 기판;
상기 기판 상에 형성되고, 상기 제1 내지 제4 영역의 대응되어 형성된 제1 내지 제4 트렌치를 포함하는 층간 절연막;
상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 게이트 절연막;
상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 게이트 절연막;
상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되는 제3 게이트 절연막;
상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되는 제4 게이트 절연막;
상기 제1 게이트 절연막 상에 순차적으로 적층된 제1 TiN막과 제1 상부 게이트 전극을 포함하고, 상기 제1 트렌치를 채우는 제1 게이트 전극으로, 상기 제1 TiN막은 상기 제1 게이트 절연막과 접촉하고, 상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되고, 제1 두께 갖는 제1 게이트 전극;
상기 제2 게이트 절연막 상에 순차적으로 적층된 제2 TiN막과 제2 상부 게이트 전극을 포함하고, 상기 제2 트렌치를 채우는 제2 게이트 전극으로, 상기 제2 TiN막은 상기 제2 게이트 절연막과 접촉하고, 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제1 두께보다 큰 제2 두께 갖는 제2 게이트 전극;
상기 제3 게이트 절연막 상에 순차적으로 적층된 제3 TiN막과 제3 상부 게이트 전극을 포함하고, 상기 제3 트렌치를 채우는 제3 게이트 전극으로, 상기 제3 TiN막은 상기 제3 게이트 절연막과 접촉하고, 상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제2 두께보다 큰 제3 두께 갖는 제3 게이트 전극; 및
상기 제4 게이트 절연막 상에 순차적으로 적층된 제4 TiN막과 제4 상부 게이트 전극을 포함하고, 상기 제4 트렌치를 채우는 제4 게이트 전극으로, 상기 제4 TiN막은 상기 제4 게이트 절연막과 접촉하고, 상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제3 두께보다 큰 제4 두께 갖는 제4 게이트 전극을 포함하고,
상기 제4 트렌치의 측벽 상의 상기 제4 TiN막은 제1 부분과 상기 제1 부분보다 상기 기판의 상면에서 멀리 위치하는 제2 부분을 포함하고,
상기 제4 TiN막의 제1 부분의 폭은 상기 제4 TiN막의 제2 부분의 폭보다 크고,
상기 제4 TiN막의 제1 부분의 측벽과 상기 제4 TiN막의 제2 부분의 측벽은 제4 트렌치의 측벽에 대해서 예각을 갖는 경사면에 의해 연결되는 반도체 장치.a substrate including first and second regions in which NMOS is formed, and third and fourth regions in which PMOS is formed;
an interlayer insulating layer formed on the substrate and including first to fourth trenches formed to correspond to the first to fourth regions;
a first gate insulating layer extending along sidewalls and bottom surfaces of the first trench;
a second gate insulating layer extending along sidewalls and bottom surfaces of the second trench;
a third gate insulating layer extending along sidewalls and bottom surfaces of the third trench;
a fourth gate insulating layer extending along sidewalls and bottom surfaces of the fourth trench;
a first gate electrode including a first TiN layer and a first upper gate electrode sequentially stacked on the first gate insulating layer, and filling the first trench, wherein the first TiN layer is in contact with the first gate insulating layer and , a first gate electrode extending along sidewalls and bottom surfaces of the first trench and having a first thickness;
a second gate electrode including a second TiN film and a second upper gate electrode sequentially stacked on the second gate insulating film, and filling the second trench, wherein the second TiN film is in contact with the second gate insulating film and , a second gate electrode extending along sidewalls and bottom surfaces of the second trench and having a second thickness greater than the first thickness;
a third gate electrode including a third TiN layer and a third upper gate electrode sequentially stacked on the third gate insulating layer, and filling the third trench, wherein the third TiN layer is in contact with the third gate insulating layer and , a third gate electrode extending along sidewalls and bottom surfaces of the third trench and having a third thickness greater than the second thickness; and
a fourth gate electrode including a fourth TiN layer and a fourth upper gate electrode sequentially stacked on the fourth gate insulating layer, the fourth gate electrode filling the fourth trench, the fourth TiN layer being in contact with the fourth gate insulating layer; , a fourth gate electrode extending along sidewalls and a bottom surface of the fourth trench and having a fourth thickness greater than the third thickness;
the fourth TiN film on the sidewall of the fourth trench includes a first portion and a second portion located farther from the upper surface of the substrate than the first portion;
The width of the first portion of the fourth TiN film is greater than the width of the second portion of the fourth TiN film,
The sidewall of the first portion of the fourth TiN film and the sidewall of the second portion of the fourth TiN film are connected by an inclined surface having an acute angle with respect to the sidewall of the fourth trench. NMOS가 형성되는 제1 영역 및 제2 영역과, PMOS가 형성되는 제3 영역 및 제4 영역을 포함하는 기판;
상기 기판 상에 형성되고, 상기 제1 내지 제4 영역의 대응되어 형성된 제1 내지 제4 트렌치를 포함하는 층간 절연막;
상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 게이트 절연막;
상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 게이트 절연막;
상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되는 제3 게이트 절연막;
상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되는 제4 게이트 절연막;
상기 제1 게이트 절연막 상에 순차적으로 적층된 제1 TiN막과 제1 상부 게이트 전극을 포함하고, 상기 제1 트렌치를 채우는 제1 게이트 전극으로, 상기 제1 TiN막은 상기 제1 게이트 절연막과 접촉하고, 상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되고, 제1 두께 갖는 제1 게이트 전극;
상기 제2 게이트 절연막 상에 순차적으로 적층된 제2 TiN막과 제2 상부 게이트 전극을 포함하고, 상기 제2 트렌치를 채우는 제2 게이트 전극으로, 상기 제2 TiN막은 상기 제2 게이트 절연막과 접촉하고, 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제1 두께보다 큰 제2 두께 갖는 제2 게이트 전극;
상기 제3 게이트 절연막 상에 순차적으로 적층된 제3 TiN막과 제3 상부 게이트 전극을 포함하고, 상기 제3 트렌치를 채우는 제3 게이트 전극으로, 상기 제3 TiN막은 상기 제3 게이트 절연막과 접촉하고, 상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제2 두께보다 큰 제3 두께 갖는 제3 게이트 전극; 및
상기 제4 게이트 절연막 상에 순차적으로 적층된 제4 TiN막과 제4 상부 게이트 전극을 포함하고, 상기 제4 트렌치를 채우는 제4 게이트 전극으로, 상기 제4 TiN막은 상기 제4 게이트 절연막과 접촉하고, 상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제3 두께보다 큰 제4 두께 갖는 제4 게이트 전극을 포함하고,
상기 제4 트렌치의 측벽 상의 상기 제4 TiN막은 제1 부분과 상기 제1 부분보다 상기 기판의 상면에서 멀리 위치하는 제2 부분을 포함하고,
상기 제4 TiN막의 제1 부분의 폭은 상기 제4 TiN막의 제2 부분의 폭보다 크고,
상기 제4 TiN막은 상기 제4 트렌치의 측벽에 대해서 예각을 갖는 복수의 경사면을 포함하는 반도체 장치.a substrate including first and second regions in which NMOS is formed, and third and fourth regions in which PMOS is formed;
an interlayer insulating layer formed on the substrate and including first to fourth trenches formed to correspond to the first to fourth regions;
a first gate insulating layer extending along sidewalls and bottom surfaces of the first trench;
a second gate insulating layer extending along sidewalls and bottom surfaces of the second trench;
a third gate insulating layer extending along sidewalls and bottom surfaces of the third trench;
a fourth gate insulating layer extending along sidewalls and bottom surfaces of the fourth trench;
a first gate electrode including a first TiN layer and a first upper gate electrode sequentially stacked on the first gate insulating layer, and filling the first trench, wherein the first TiN layer is in contact with the first gate insulating layer and , a first gate electrode extending along sidewalls and bottom surfaces of the first trench and having a first thickness;
a second gate electrode including a second TiN layer and a second upper gate electrode sequentially stacked on the second gate insulating layer, and filling the second trench, wherein the second TiN layer is in contact with the second gate insulating layer and , a second gate electrode extending along sidewalls and bottom surfaces of the second trench and having a second thickness greater than the first thickness;
a third gate electrode including a third TiN film and a third upper gate electrode sequentially stacked on the third gate insulating film, and filling the third trench, wherein the third TiN film is in contact with the third gate insulating film and , a third gate electrode extending along sidewalls and bottom surfaces of the third trench and having a third thickness greater than the second thickness; and
a fourth gate electrode including a fourth TiN film and a fourth upper gate electrode sequentially stacked on the fourth gate insulating film, and filling the fourth trench, wherein the fourth TiN film is in contact with the fourth gate insulating film and , a fourth gate electrode extending along sidewalls and a bottom surface of the fourth trench and having a fourth thickness greater than the third thickness;
the fourth TiN film on the sidewall of the fourth trench includes a first portion and a second portion located farther from the upper surface of the substrate than the first portion;
The width of the first portion of the fourth TiN film is greater than the width of the second portion of the fourth TiN film,
and the fourth TiN layer includes a plurality of inclined surfaces having acute angles with respect to sidewalls of the fourth trench. 제12 항에 있어서,
상기 제3 TiN막은 상기 제3 트렌치의 측벽에 대해서 예각을 갖는 적어도 하나의 경사면을 포함하는 반도체 장치.13. The method of claim 12,
and the third TiN layer includes at least one inclined surface having an acute angle with respect to a sidewall of the third trench. NMOS가 형성되는 제1 영역 및 제2 영역과, PMOS가 형성되는 제3 영역 및 제4 영역을 포함하는 기판;
상기 기판 상에 형성되고, 상기 제1 내지 제4 영역의 대응되어 형성된 제1 내지 제4 트렌치를 포함하는 층간 절연막;
상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 게이트 절연막;
상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 게이트 절연막;
상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되는 제3 게이트 절연막;
상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되는 제4 게이트 절연막;
상기 제1 게이트 절연막 상에 순차적으로 적층된 제1 TiN막과 제1 상부 게이트 전극을 포함하고, 상기 제1 트렌치를 채우는 제1 게이트 전극으로, 상기 제1 TiN막은 상기 제1 게이트 절연막과 접촉하고, 상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되고, 제1 두께 갖는 제1 게이트 전극;
상기 제2 게이트 절연막 상에 순차적으로 적층된 제2 TiN막과 제2 상부 게이트 전극을 포함하고, 상기 제2 트렌치를 채우는 제2 게이트 전극으로, 상기 제2 TiN막은 상기 제2 게이트 절연막과 접촉하고, 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제1 두께보다 큰 제2 두께 갖는 제2 게이트 전극;
상기 제3 게이트 절연막 상에 순차적으로 적층된 제3 TiN막과 제3 상부 게이트 전극을 포함하고, 상기 제3 트렌치를 채우는 제3 게이트 전극으로, 상기 제3 TiN막은 상기 제3 게이트 절연막과 접촉하고, 상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제2 두께보다 큰 제3 두께 갖는 제3 게이트 전극; 및
상기 제4 게이트 절연막 상에 순차적으로 적층된 제4 TiN막과 제4 상부 게이트 전극을 포함하고, 상기 제4 트렌치를 채우는 제4 게이트 전극으로, 상기 제4 TiN막은 상기 제4 게이트 절연막과 접촉하고, 상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제3 두께보다 큰 제4 두께 갖는 제4 게이트 전극을 포함하고,
상기 제4 트렌치의 측벽 상의 상기 제4 TiN막은 제1 부분과 상기 제1 부분보다 상기 기판의 상면에서 멀리 위치하는 제2 부분을 포함하고,
상기 제4 TiN막의 제1 부분의 폭은 상기 제4 TiN막의 제2 부분의 폭보다 크고,
상기 제3 트렌치의 측벽 상의 상기 제3 TiN막은 제3 부분과 상기 제3 부분보다 상기 기판의 상면에서 멀리 위치하는 제4 부분을 포함하고,
상기 제3 TiN막의 제3 부분의 폭은 상기 제3 TiN막의 제4 부분의 폭보다 크고,
상기 제3 TiN막의 제3 부분의 측벽과 상기 제3 TiN막의 제4 부분의 측벽은 제3 트렌치의 측벽에 대해서 예각을 갖는 경사면에 의해 연결되는 반도체 장치.a substrate including first and second regions in which NMOS is formed, and third and fourth regions in which PMOS is formed;
an interlayer insulating layer formed on the substrate and including first to fourth trenches formed to correspond to the first to fourth regions;
a first gate insulating layer extending along sidewalls and bottom surfaces of the first trench;
a second gate insulating layer extending along sidewalls and bottom surfaces of the second trench;
a third gate insulating layer extending along sidewalls and bottom surfaces of the third trench;
a fourth gate insulating layer extending along sidewalls and bottom surfaces of the fourth trench;
a first gate electrode including a first TiN layer and a first upper gate electrode sequentially stacked on the first gate insulating layer, and filling the first trench, wherein the first TiN layer is in contact with the first gate insulating layer and , a first gate electrode extending along sidewalls and bottom surfaces of the first trench and having a first thickness;
a second gate electrode including a second TiN layer and a second upper gate electrode sequentially stacked on the second gate insulating layer, and filling the second trench, wherein the second TiN layer is in contact with the second gate insulating layer and , a second gate electrode extending along sidewalls and bottom surfaces of the second trench and having a second thickness greater than the first thickness;
a third gate electrode including a third TiN film and a third upper gate electrode sequentially stacked on the third gate insulating film, and filling the third trench, wherein the third TiN film is in contact with the third gate insulating film and , a third gate electrode extending along sidewalls and bottom surfaces of the third trench and having a third thickness greater than the second thickness; and
a fourth gate electrode including a fourth TiN film and a fourth upper gate electrode sequentially stacked on the fourth gate insulating film, and filling the fourth trench, wherein the fourth TiN film is in contact with the fourth gate insulating film and , a fourth gate electrode extending along sidewalls and a bottom surface of the fourth trench and having a fourth thickness greater than the third thickness;
the fourth TiN film on the sidewall of the fourth trench includes a first portion and a second portion located farther from the upper surface of the substrate than the first portion;
The width of the first portion of the fourth TiN film is greater than the width of the second portion of the fourth TiN film,
the third TiN film on the sidewall of the third trench includes a third portion and a fourth portion located farther from the upper surface of the substrate than the third portion;
a width of a third portion of the third TiN film is greater than a width of a fourth portion of the third TiN film,
The sidewall of the third portion of the third TiN film and the sidewall of the fourth portion of the third TiN film are connected by an inclined surface having an acute angle with respect to the sidewall of the third trench. 제12 항에 있어서,
상기 제3 TiN막은 상기 제3 트렌치의 측벽에 대해서 예각을 갖는 경사면을 비포함하는 반도체 장치.13. The method of claim 12,
and the third TiN layer does not include an inclined surface having an acute angle with respect to a sidewall of the third trench. 제12 항에 있어서,
상기 제1 상부 게이트 전극은 상기 제1 TiN막의 최상면 상에 비형성되고, 상기 제2 상부 게이트 전극은 상기 제2 TiN막의 최상면 상에 비형성되는 반도체 장치.13. The method of claim 12,
The first upper gate electrode is not formed on the top surface of the first TiN layer, and the second upper gate electrode is not formed on the top surface of the second TiN layer. 제12 항에 있어서,
상기 제4 TiN막은 상기 제4 트렌치의 바닥면 상의 바닥부와, 상기 제4 TiN막의 바닥부로부터 돌출되고 상기 제4 트렌치의 측벽을 따라 연장되는 측벽부를 포함하고,
상기 제4 TiN막의 측벽부는 상기 제4 TiN막의 제1 부분과, 상기 제4 TiN막의 제2 부분을 포함하는 반도체 장치.13. The method of claim 12,
the fourth TiN layer includes a bottom portion on the bottom surface of the fourth trench, and a sidewall portion protruding from the bottom portion of the fourth TiN layer and extending along the sidewall of the fourth trench;
The sidewall portion of the fourth TiN film includes a first portion of the fourth TiN film and a second portion of the fourth TiN film. NMOS가 형성되는 제1 영역 및 제2 영역과, PMOS가 형성되는 제3 영역 및 제4 영역을 포함하는 기판;
상기 기판 상에 형성되고, 상기 제1 내지 제4 영역의 대응되어 형성된 제1 내지 제4 트렌치를 포함하는 층간 절연막;
상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 게이트 절연막;
상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 게이트 절연막;
상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되는 제3 게이트 절연막;
상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되는 제4 게이트 절연막;
상기 제1 게이트 절연막 상에, 상기 제1 게이트 절연막과 접촉하는 제1 두께의 제1 TiN막;
상기 제2 게이트 절연막 상에, 상기 제2 게이트 절연막과 접촉하고, 상기 제1 두께보다 큰 제2 두께의 제2 TiN막;
상기 제3 게이트 절연막 상에, 상기 제3 게이트 절연막과 접촉하고, 상기 제2 두께보다 큰 제3 두께의 제3 TiN막; 및
상기 제4 게이트 절연막 상에, 상기 제4 게이트 절연막과 접촉하고, 상기 제3 두께보다 큰 제4 두께의 제4 TiN막을 포함하고,
상기 제3 TiN막은 상기 제3 트렌치의 측벽에 대해 예각을 갖는 제1 경사면을 포함하고,
상기 제4 TiN막은 상기 제4 트렌치의 측벽에 대해 예각을 갖는 제2 경사면을 포함하고,
상기 층간 절연막의 상면에서 상기 제4 TiN막의 최상면까지의 깊이는 상기 층간 절연막의 상면에서 상기 제3 TiN막의 최상면까지의 깊이보다 작은 반도체 장치.a substrate including first and second regions in which NMOS is formed, and third and fourth regions in which PMOS is formed;
an interlayer insulating layer formed on the substrate and including first to fourth trenches formed to correspond to the first to fourth regions;
a first gate insulating layer extending along sidewalls and bottom surfaces of the first trench;
a second gate insulating layer extending along sidewalls and bottom surfaces of the second trench;
a third gate insulating layer extending along sidewalls and bottom surfaces of the third trench;
a fourth gate insulating layer extending along sidewalls and bottom surfaces of the fourth trench;
a first TiN layer having a first thickness on the first gate insulating layer and in contact with the first gate insulating layer;
a second TiN layer on the second gate insulating layer, in contact with the second gate insulating layer, and having a second thickness greater than the first thickness;
a third TiN layer on the third gate insulating layer, in contact with the third gate insulating layer, and having a third thickness greater than the second thickness; and
a fourth TiN film having a fourth thickness greater than the third thickness, in contact with the fourth gate insulating film, on the fourth gate insulating film;
the third TiN layer includes a first inclined surface having an acute angle with respect to a sidewall of the third trench;
the fourth TiN layer includes a second inclined surface having an acute angle with respect to the sidewall of the fourth trench;
A depth from the upper surface of the interlayer insulating film to the uppermost surface of the fourth TiN film is smaller than a depth from the upper surface of the interlayer insulating film to the uppermost surface of the third TiN film.
KR1020160028822A 2016-01-25 2016-03-10 Semiconductor device and method for fabricating the same KR102435622B1 (en)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020160028822A KR102435622B1 (en) 2016-03-10 2016-03-10 Semiconductor device and method for fabricating the same
US15/413,680 US10068901B2 (en) 2016-01-25 2017-01-24 Semiconductor device including transistors with different threshold voltages
CN201710061181.2A CN107068678A (en) 2016-01-25 2017-01-25 Semiconductor devices and its manufacture method
US16/117,065 US11355492B2 (en) 2016-01-25 2018-08-30 Semiconductor device with chamfered upper portions of work function layer
US17/731,316 US20220262793A1 (en) 2016-01-25 2022-04-28 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160028822A KR102435622B1 (en) 2016-03-10 2016-03-10 Semiconductor device and method for fabricating the same

Publications (2)

Publication Number Publication Date
KR20170105767A KR20170105767A (en) 2017-09-20
KR102435622B1 true KR102435622B1 (en) 2022-08-23

Family

ID=60034036

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160028822A KR102435622B1 (en) 2016-01-25 2016-03-10 Semiconductor device and method for fabricating the same

Country Status (1)

Country Link
KR (1) KR102435622B1 (en)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102481476B1 (en) * 2017-11-17 2022-12-26 삼성전자 주식회사 Semiconductor device
KR102487549B1 (en) * 2017-11-23 2023-01-11 삼성전자주식회사 Semiconductor device having transistors
KR102550652B1 (en) 2018-04-02 2023-07-05 삼성전자주식회사 Method for manufacturing semiconductor device
KR102481284B1 (en) * 2018-04-10 2022-12-27 삼성전자주식회사 A method of manufacturing semiconductor device
KR102574322B1 (en) * 2018-06-27 2023-09-05 삼성전자주식회사 Semiconductor devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100140717A1 (en) * 2006-12-28 2010-06-10 Lavoie Adrien R Tunable gate electrode work function material for transistor applications
US20100308418A1 (en) * 2009-06-09 2010-12-09 Knut Stahrenberg Semiconductor Devices and Methods of Manufacture Thereof
US20130299918A1 (en) * 2012-05-11 2013-11-14 Samsung Electronics Co., Ltd. Semiconductor Device and Fabricating Method Thereof
US20150243563A1 (en) * 2014-02-25 2015-08-27 Globalfoundries Inc. Integrated circuit having multiple threshold voltages

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100140717A1 (en) * 2006-12-28 2010-06-10 Lavoie Adrien R Tunable gate electrode work function material for transistor applications
US20100308418A1 (en) * 2009-06-09 2010-12-09 Knut Stahrenberg Semiconductor Devices and Methods of Manufacture Thereof
US20130299918A1 (en) * 2012-05-11 2013-11-14 Samsung Electronics Co., Ltd. Semiconductor Device and Fabricating Method Thereof
US20150243563A1 (en) * 2014-02-25 2015-08-27 Globalfoundries Inc. Integrated circuit having multiple threshold voltages

Also Published As

Publication number Publication date
KR20170105767A (en) 2017-09-20

Similar Documents

Publication Publication Date Title
US20220262793A1 (en) Semiconductor device
US10431583B2 (en) Semiconductor device including transistors with adjusted threshold voltages
US10734380B2 (en) Semiconductor device and method for fabricating the same
US11495597B2 (en) Semiconductor devices and methods of fabricating the same
KR102188194B1 (en) Semiconductor device and method for fabricating the same
CN104752508B (en) Semiconductor device including trench wall having multiple tilt angles
KR102422430B1 (en) Semiconductor device and fabricating method thereof
KR102197402B1 (en) Method of fabricating semiconductor device
KR102392991B1 (en) Semiconductor device and method for fabricating the same
US20190326284A1 (en) Semiconductor device including transistors with adjusted threshold voltages
KR102435622B1 (en) Semiconductor device and method for fabricating the same
KR102402482B1 (en) Semiconductor device and method for fabricating the same
KR102367948B1 (en) Semiconductor device and method for fabricating the same
US9941283B2 (en) Semiconductor device having fin-type pattern
US20180261677A1 (en) Semiconductor Device and Method for Fabricating the Same
US20180301383A1 (en) Semiconductor device
KR102483028B1 (en) Semiconductor device
KR102419864B1 (en) Semiconductor device
US10930651B2 (en) Semiconductor device
KR20170092081A (en) Semiconductor device and method for fabricating the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant