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KR102412818B1 - Nonvolatile memory device and latch comprising the same - Google Patents

Nonvolatile memory device and latch comprising the same Download PDF

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KR102412818B1
KR102412818B1 KR1020210018040A KR20210018040A KR102412818B1 KR 102412818 B1 KR102412818 B1 KR 102412818B1 KR 1020210018040 A KR1020210018040 A KR 1020210018040A KR 20210018040 A KR20210018040 A KR 20210018040A KR 102412818 B1 KR102412818 B1 KR 102412818B1
Authority
KR
South Korea
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transistor
inverter
pull
ferroelectric
electrode
Prior art date
Application number
KR1020210018040A
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Korean (ko)
Inventor
정성욱
김세건
오태우
임세희
고동한
Original Assignee
연세대학교 산학협력단
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Publication date
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Abstract

본 실시예에 의한 비휘발성 메모리 소자는: 제1 인버터; 및 제1 인버터와 크로스 커플(cross coupled)된 제2 인버터를 포함하고, 제2 인버터는: 게이트 노드가 서로 연결된 풀 업(pull up) 트랜지스터, 풀 다운(pull down) 트랜지스터와 강유전체 트랜지스터 및 강유전체 트랜지스터와 일 전극이 연결된 복원 트랜지스터(restore transistor)를 포함하고, 제2 인버터는 비휘발성으로 데이터를 저장한다.A nonvolatile memory device according to the present embodiment includes: a first inverter; and a second inverter cross coupled with the first inverter, wherein the second inverter includes: a pull up transistor having a gate node connected to each other, a pull down transistor and a ferroelectric transistor and a ferroelectric transistor and a restore transistor to which one electrode is connected, and the second inverter stores data in a non-volatile manner.

Description

비휘발성 메모리 소자 및 이를 포함하는 래치{NONVOLATILE MEMORY DEVICE AND LATCH COMPRISING THE SAME}Non-volatile memory device and latch including same

본 기술은 비휘발성 메모리 소자 및 이를 포함하는 래치와 관련된다. The present technology relates to a non-volatile memory device and a latch comprising the same.

트랜지스터 집적도 향상과 함께 시스템 온 칩(SoC, system-on-chip)의 구동 전압(VDD)과 문턱 전압(Threshold voltage, VTH)이 낮아져 누설 전류의 영향이 커지는 추세이다. 특히 사물 인터넷(IoT, Internet-of-things) 장치들은 대기하는 시간이 동작하는 시간에 비하여 크다. 따라서 꺼져 있는 상태에서 누설 전류를 줄이는 것이 중요하다.With the improvement of transistor integration, the driving voltage (VDD) and threshold voltage (V TH ) of a system-on-chip (SoC) are lowered, so that the influence of the leakage current is increasing. In particular, for Internet-of-things (IoT) devices, the waiting time is greater than the operating time. Therefore, it is important to reduce the leakage current in the off state.

장치가 동작하지 않고 꺼져 있을 때 전력을 차단하여 불필요한 소모 전력을 줄일 수 있다. 하지만, 기존의 휘발성 시스템(volatile system)은 전력 공급이 끊기면 연산중인 데이터가 소실되므로, 데이터를 유지하기 위해 전력을 완전히 차단할 수 없으며, 이로부터 누설 전류가 발생한다.Unnecessary power consumption can be reduced by turning off power when the device is not operating and is turned off. However, in the conventional volatile system, since data being calculated is lost when the power supply is cut off, the power cannot be completely cut off to maintain the data, resulting in leakage current.

본 기술은 상술한 문제를 해결하기 위한 것으로, 전력이 차단되어도 연산된 데이터를 저장할 수 있는 회로를 제공하기 위한 것이다. The present technology is to solve the above-described problem, and to provide a circuit capable of storing calculated data even when power is cut off.

본 실시예에 의한 비휘발성 메모리 소자는: 제1 인버터; 및 제1 인버터와 크로스 커플(cross coupled)된 제2 인버터를 포함하고, 제2 인버터는: 게이트 노드가 서로 연결된 풀 업(pull up) 트랜지스터, 풀 다운(pull down) 트랜지스터와 강유전체 트랜지스터 및 강유전체 트랜지스터와 일 전극이 연결된 복원 트랜지스터(restore transistor)를 포함하고, 제2 인버터는 비휘발성으로 데이터를 저장한다.A nonvolatile memory device according to the present embodiment includes: a first inverter; and a second inverter cross coupled with the first inverter, wherein the second inverter includes: a pull up transistor having a gate node connected to each other, a pull down transistor and a ferroelectric transistor and a ferroelectric transistor and a restore transistor to which one electrode is connected, and the second inverter stores data in a non-volatile manner.

본 실시예에 의한 비휘발성 메모리 소자의 한 모습에 의하면, 풀 업 트랜지스터의 드레인과 강유전체 트랜지스터의 일 전극이 연결되고, 풀 다운 트랜지스터의 드레인과 강유전체 트랜지스터의 타 전극이 연결되며, 복원 트랜지스터의 드레인은 풀 다운 트랜지스터의 드레인과 강유전체 트랜지스터의 타 전극이 연결된 노드에 연결된다.According to one aspect of the nonvolatile memory device according to this embodiment, the drain of the pull-up transistor and one electrode of the ferroelectric transistor are connected, the drain of the pull-down transistor and the other electrode of the ferroelectric transistor are connected, and the drain of the restoration transistor is The drain of the pull-down transistor and the other electrode of the ferroelectric transistor are connected to a connected node.

본 실시예에 의한 비휘발성 메모리 소자의 한 모습에 의하면, 강유전체 트랜지스터는, 제1 인버터의 출력 전압이 강유전체 트랜지스터의 게이트 전극에 제공되고, 풀 다운 트랜지스터의 드레인으로부터 논리 로우 상태의 전압이 타 전극에 제공되어 강유전체 트랜지스터가 프로그램되어 데이터를 저장한다. According to one aspect of the nonvolatile memory device according to this embodiment, in the ferroelectric transistor, the output voltage of the first inverter is provided to the gate electrode of the ferroelectric transistor, and the voltage in the logic low state from the drain of the pull-down transistor is applied to the other electrode. provided that the ferroelectric transistor is programmed to store data.

본 실시예에 의한 비휘발성 메모리 소자의 한 모습에 의하면, 강유전체 트랜지스터는, 제1 인버터의 출력 전압이 강유전체 트랜지스터의 게이트 전극에 제공되고, 풀 업 트랜지스터의 드레인으로부터 논리 하이 상태의 전압이 일 전극에 제공되어 강유전체 트랜지스터가 프로그램되어 데이터를 저장한다. According to one aspect of the nonvolatile memory device according to this embodiment, in the ferroelectric transistor, the output voltage of the first inverter is provided to the gate electrode of the ferroelectric transistor, and the voltage in the logic high state from the drain of the pull-up transistor is applied to one electrode provided that the ferroelectric transistor is programmed to store data.

본 실시예에 의한 비휘발성 메모리 소자의 한 모습에 의하면, 복원 트랜지스터는 게이트 전극에 복원(restore) 신호가 제공되어 제어되며, 복원 트랜지스터의 면적은 풀 업 트랜지스터의 면적에 비하여 크다.According to one aspect of the nonvolatile memory device according to the present embodiment, the restoration transistor is controlled by providing a restore signal to the gate electrode, and the area of the restoration transistor is larger than that of the pull-up transistor.

본 실시예에 의한 비휘발성 메모리 소자의 한 모습에 의하면, 강유전체 트랜지스터가 낮은 저항 상태로 프로그램된 상태에서, 복원 신호가 제공되어 풀 다운 트랜지스터가 도통되면 제2 인버터는 풀 업 트랜지스터의 풀업 경로의 도통 저항과 풀 다운 경로의 도통 저항의 분압(voltage divide) 결과에 따라 프로그램된 상태에 상응하는 전압을 출력한다.According to one aspect of the non-volatile memory device according to the present embodiment, in a state in which the ferroelectric transistor is programmed to a low resistance state, when a recovery signal is provided and the pull-down transistor is turned on, the second inverter turns on the conduction of the pull-up path of the pull-up transistor. A voltage corresponding to the programmed state is output according to the result of voltage divide between the resistance and the conduction resistance of the pull-down path.

본 실시예에 의한 비휘발성 메모리 소자의 한 모습에 의하면, 강유전체 트랜지스터가 높은 저항 상태로 프로그램된 상태에서, 복원 신호가 제공되어 풀 업 트랜지스터가 도통되면 제2 인버터는 풀 업 트랜지스터가 제공한 논리 하이 상태의 전압을 출력한다.According to one aspect of the nonvolatile memory device according to the present embodiment, in a state in which the ferroelectric transistor is programmed to a high resistance state, when the recovery signal is provided and the pull-up transistor is turned on, the second inverter turns on the logic high provided by the pull-up transistor. Output the state voltage.

본 실시예에 의한 비휘발성 메모리 소자의 한 모습에 의하면, 강유전체 트랜지스터는, 게이트 스택 내에 강유전체 물질층이 형성된다.According to one aspect of the nonvolatile memory device according to the present embodiment, in the ferroelectric transistor, a ferroelectric material layer is formed in a gate stack.

본 실시예에 의한 비휘발성 메모리 소자의 한 모습에 의하면, 메모리 소자는 제1 인버터의 입력 노드와 연결된 제1 전송 게이트 및 제2 인버터의 출력 노드와 일전극이 연결되고, 제1 인버터의 입력 노드에 타 전극이 연결된 제2 전송 게이트(transmission gate)를 더 포함한다. According to one aspect of the nonvolatile memory device according to the present embodiment, the memory device includes a first transfer gate connected to the input node of the first inverter, an output node of the second inverter, and one electrode connected to the input node of the first inverter It further includes a second transmission gate (transmission gate) connected to the other electrode.

본 실시예에 의한 비휘발성 메모리 소자의 한 모습에 의하면, 메모리 소자의 구동 전압은 강유전체 트랜지스터에 포함된 강유전체 물질층의 임계 전압(critical voltage) 보다 크거나 같은 전압이다.According to one aspect of the nonvolatile memory device according to the present embodiment, the driving voltage of the memory device is greater than or equal to the critical voltage of the ferroelectric material layer included in the ferroelectric transistor.

본 실시예에 의한 비휘발성으로 데이터를 저장하는 래치는: 제1 인버터; 게이트 노드가 서로 연결된 풀 업(pull up) 트랜지스터, 풀 다운(pull down) 트랜지스터와 강유전체 트랜지스터 및 강유전체 트랜지스터와 일 전극이 연결된 복원 트랜지스터(restore transistor)를 포함하며, 제1 인버터와 크로스 커플(cross coupled)된 제2 인버터; 제1 인버터의 입력 노드와 연결된 제1 전송 게이트; 제2 인버터의 출력 노드와 일전극이 연결되고, 제1 인버터의 입력 노드에 타 전극이 연결된 제2 전송 게이트(transmission gate); 및 제1 인버터의 출력을 반전하여 출력하는 제3 인버터를 포함한다.The latch for storing non-volatile data according to this embodiment includes: a first inverter; The gate node includes a pull-up transistor connected to each other, a pull-down transistor and a ferroelectric transistor, and a restore transistor connected to the ferroelectric transistor and one electrode, and cross-coupled with the first inverter. ) the second inverter; a first transfer gate coupled to the input node of the first inverter; a second transmission gate connected to an output node of the second inverter and one electrode and the other electrode connected to an input node of the first inverter; and a third inverter that inverts and outputs the output of the first inverter.

본 실시예에 의한 래치의 한 모습에 의하면, 풀 업 트랜지스터의 드레인과 강유전체 트랜지스터의 일 전극이 연결되고, 풀 다운 트랜지스터의 드레인과 강유전체 트랜지스터의 타 전극이 연결되며, 복원 트랜지스터의 드레인은 풀 다운 트랜지스터의 드레인과 강유전체 트랜지스터의 타 전극에 연결된 노드에 연결된다.. According to one aspect of the latch according to this embodiment, the drain of the pull-up transistor and one electrode of the ferroelectric transistor are connected, the drain of the pull-down transistor and the other electrode of the ferroelectric transistor are connected, and the drain of the restoration transistor is the pull-down transistor It is connected to the node connected to the drain of the ferroelectric transistor and the other electrode of the ferroelectric transistor.

본 실시예에 의한 래치의 한 모습에 의하면, 강유전체 트랜지스터는, 제1 인버터의 출력 전압이 강유전체 트랜지스터의 게이트 전극에 제공되고, 풀 다운 트랜지스터의 드레인으로부터 논리 로우 상태의 전압이 타 전극에 제공되어 강유전체 트랜지스터가 프로그램되어 데이터를 저장한다. According to one aspect of the latch according to this embodiment, in the ferroelectric transistor, the output voltage of the first inverter is provided to the gate electrode of the ferroelectric transistor, and the voltage in a logic low state is provided to the other electrode from the drain of the pull-down transistor to the ferroelectric transistor. A transistor is programmed to store data.

본 실시예에 의한 래치의 한 모습에 의하면, 강유전체 트랜지스터는, 제1 인버터의 출력 전압이 강유전체 트랜지스터의 게이트 전극에 제공되고, 풀 업 트랜지스터의 드레인으로부터 논리 하이 상태의 전압이 일 전극에 제공되어 강유전체 트랜지스터가 프로그램되어 데이터를 저장한다. According to one aspect of the latch according to the present embodiment, in the ferroelectric transistor, the output voltage of the first inverter is provided to the gate electrode of the ferroelectric transistor, and a voltage in a logic high state is provided to one electrode from the drain of the pull-up transistor to the ferroelectric transistor. A transistor is programmed to store data.

본 실시예에 의한 래치의 한 모습에 의하면, 복원 트랜지스터는 게이트 전극에 복원(restore) 신호가 제공되어 제어되며, 복원 트랜지스터의 면적은 풀 업 트랜지스터의 면적에 비하여 큰 래치.According to one aspect of the latch according to the present embodiment, the restoration transistor is controlled by providing a restore signal to the gate electrode, and the area of the restoration transistor is larger than that of the pull-up transistor.

본 실시예에 의한 래치의 한 모습에 의하면, 강유전체 트랜지스터가 낮은 저항 상태로 프로그램된 상태에서, 복원 신호가 제공되어 복원 트랜지스터가 도통되면 제2 인버터는 풀 업 트랜지스터의 풀업 경로의 도통 저항과 풀 다운 경로의 도통 저항의 분압(voltage divide) 결과에 따라 프로그램된 상태에 상응하는 전압을 출력한다.According to one aspect of the latch according to the present embodiment, in a state in which the ferroelectric transistor is programmed to a low resistance state, when the restoration signal is provided and the restoration transistor is turned on, the second inverter is connected to the conduction resistance of the pull-up path of the pull-up transistor and the pull-down. Outputs a voltage corresponding to the programmed state according to the voltage divide result of the conduction resistance of the path.

본 실시예에 의한 래치의 한 모습에 의하면, 강유전체 트랜지스터가 높은 저항 상태로 프로그램된 상태에서, 복원 신호가 제공되어 복원 트랜지스터가 도통되면 제2 인버터는 풀 업 트랜지스터가 제공한 논리 하이 상태의 전압을 출력한다.According to one aspect of the latch according to this embodiment, in a state in which the ferroelectric transistor is programmed to a high resistance state, when the restoration signal is provided and the restoration transistor is turned on, the second inverter receives the voltage of the logic high state provided by the pull-up transistor. print out

본 실시예에 의한 래치의 한 모습에 의하면, 강유전체 트랜지스터는, 게이트 스택 내에 강유전체 물질층이 형성된다.According to one aspect of the latch according to the present embodiment, in the ferroelectric transistor, a ferroelectric material layer is formed in a gate stack.

본 실시예에 의한 래치의 한 모습에 의하면, 제2 인버터의 구동 전압은 강유전체 트랜지스터에 포함된 강유전체 물질층의 임계 전압(critical voltage) 보다 크거나 같은 전압이다.According to one aspect of the latch according to the present embodiment, the driving voltage of the second inverter is greater than or equal to the critical voltage of the ferroelectric material layer included in the ferroelectric transistor.

본 실시예에 의한 래치의 한 모습에 의하면, 래치는 플립 플롭에 포함되며, 래치는 플립 플롭의 마스터 래치 및 슬레이브 래치 중 어느 하나이다.According to one aspect of the latch according to the present embodiment, the latch is included in a flip-flop, and the latch is one of a master latch and a slave latch of the flip-flop.

본 실시예에 의한 메모리 소자 및/또는 래치에 의하면 과다한 전력 소모없이 데이터를 저장하고 데이터를 복원할 수 있다는 장점과 함께 데이터를 비휘발성으로 저장할 수 있다는 장점이 제공된다. 나아가, 비교적 적은 수의 트랜지스터를 추가적으로 요청하므로, 다이 면적이 감소한다는 장점도 제공된다.According to the memory device and/or latch according to the present embodiment, data can be stored and data can be restored without excessive power consumption, and data can be stored non-volatilely. Furthermore, since it additionally requires a relatively small number of transistors, the advantage is provided that the die area is reduced.

도 1은 본 실시예에 의한 래치의 개요를 도시한 도면이다.
도 2는 강유전체 트랜지스터(MF)의 구조를 개요적으로 도시한 단면도이다.
도 3(a) 및 도 3(b)는 강유전체 트랜지스터(MF) 동작을 설명하기 위한 도면이고, 도 3(c)는 낮은 저항 상태(LRS), 높은 저항 상태(HRS)에 있는 강유전체 트랜지스터에 흐르는 전류를 각각 개요적으로 도시한 도면이다.
도 4는 래치(10)의 출력 Q가 논리 로우인 경우에 래치(10)의 백업 모드에서의 동작을 예시한 도면이다.
도 5는 래치(10)의 출력 Q가 논리 하이인 경우에 래치(10)의 동작을 예시한 도면이다.
도 6은 강유전체 트랜지스터(MF)가 낮은 저항 상태(LRS)로 프로그램된 상태에서의 복원 모드 실시예를 예시한 도면이다.
도 7은 강유전체 트랜지스터(MF)가 높은 저항 상태(HRS)로 프로그램된 상태에서의 복원 모드 실시예를 예시한 도면이다.
도 8 및 도 9는 본 실시예에 의한 래치(10)를 포함하는 플립 플롭(100)의 개요도이다. 1 is a diagram showing an outline of a latch according to the present embodiment.
2 is a cross-sectional view schematically illustrating a structure of a ferroelectric transistor MF.
3(a) and 3(b) are diagrams for explaining the operation of the ferroelectric transistor MF, and FIG. 3(c) is the flow through the ferroelectric transistor in the low resistance state (LRS) and the high resistance state (HRS). It is a diagram schematically showing each current.
4 is a diagram illustrating an operation of the latch 10 in the backup mode when the output Q of the latch 10 is a logic low.
5 is a diagram illustrating the operation of the latch 10 when the output Q of the latch 10 is logic high.
6 is a diagram illustrating an embodiment of a restoration mode in a state in which the ferroelectric transistor MF is programmed to the low resistance state LRS.
7 is a diagram illustrating an example of a restoration mode in a state in which the ferroelectric transistor MF is programmed to the high resistance state HRS.
8 and 9 are schematic views of the flip-flop 100 including the latch 10 according to the present embodiment.

이하에서는 첨부된 도면들을 참조하여 본 실시예를 설명한다. 도 1은 본 실시예에 의한 래치(10)의 개요를 도시한 도면이다. 도 1을 참조하면, 래치(10)는 제1 인버터(12); 및 제1 인버터(12)와 크로스 커플(cross coupled)된 제2 인버터(14)를 포함하고, 제2 인버터(14)는: 게이트가 서로 연결된 풀 업(pull up) 트랜지스터(MP), 풀 다운(pull down) 트랜지스터(MN)와 강유전체 트랜지스터(MF) 및 강유전체 트랜지스터(MF)와 일 전극이 연결된 복원 트랜지스터(restore transistor, MR)를 포함하고, 제2 인버터(14)는 비휘발성으로 데이터를 저장한다.Hereinafter, this embodiment will be described with reference to the accompanying drawings. 1 is a diagram showing an outline of a latch 10 according to the present embodiment. 1, the latch 10 includes a first inverter 12; and a second inverter 14 cross-coupled with the first inverter 12, wherein the second inverter 14 includes: a pull-up transistor MP having a gate connected to each other, a pull-down (pull down) a transistor (MN) and a ferroelectric transistor (MF) and a ferroelectric transistor (MF) and a restore transistor (MR) connected to one electrode, the second inverter 14 stores data in a non-volatile manner do.

도 2는 강유전체 트랜지스터(MF)의 구조를 개요적으로 도시한 단면도이다. 도 2를 참조하면, 강유전체 트랜지스터(MF)는 소스(source), 드레인(drain) 및 게이트 스택(gate stack)을 포함한다. 게이트 스택(gate stack)은 순차적으로 적층된 게이트 산화물(gate oxide)과 강유전체층(ferroelectric layer) 및 게이트 전극(gate electrode)를 포함할 수 있다. 다만, 도 2로 예시된 강유전체 트랜지스터(MF)는 플래너 트랜지스터(planar transistor)를 예시한 것이며, 본 실시예에 의한 강유전체 트랜지스터(MF)는 플래너 트랜지스터 구조 이외 다른 트랜지스터 구조를 가질 수 있다. 2 is a cross-sectional view schematically illustrating a structure of a ferroelectric transistor MF. Referring to FIG. 2 , the ferroelectric transistor MF includes a source, a drain, and a gate stack. The gate stack may include a gate oxide, a ferroelectric layer, and a gate electrode sequentially stacked. However, the ferroelectric transistor MF illustrated in FIG. 2 exemplifies a planar transistor, and the ferroelectric transistor MF according to the present embodiment may have a transistor structure other than the planar transistor structure.

강유전체층(ferroelectric layer)은 강유전체 물질로 형성될 수 있다. 강유전체 물질은 외부에서 전기장이 인가되지 않아도 자발적으로 분극되어 다이폴(dipole)이 형성되는 물질이다. 강유전체 물질에 임계 전압(critical voltage) 이상의 전압이 제공되면 강유전체 층(ferroelectric layer)에 형성된 다이폴들은 전기장 방향에 따라 정렬(align)된다. 또한, 강유전체 물질에 임계 전압(critical voltage) 이상의 반대 전압이 제공되면 강유전체 층(ferroelectric layer)에 형성된 다이폴들은 반대 방향으로 형성되는 전기장 방향에 따라 정렬(align) 된다. The ferroelectric layer may be formed of a ferroelectric material. A ferroelectric material is a material in which a dipole is formed by spontaneously polarizing even when an external electric field is not applied. When a voltage greater than or equal to a critical voltage is applied to the ferroelectric material, the dipoles formed in the ferroelectric layer are aligned according to the direction of the electric field. In addition, when an opposite voltage greater than or equal to a critical voltage is applied to the ferroelectric material, the dipoles formed in the ferroelectric layer are aligned according to the direction of the electric field formed in the opposite direction.

도 3(a) 및 도 3(b)는 강유전체 트랜지스터(MF) 동작을 설명하기 위한 도면이고, 도 3(c)는 낮은 저항 상태(LRS), 높은 저항 상태(HRS)에 있는 강유전체 트랜지스터에 흐르는 전류를 각각 개요적으로 도시한 도면이다. 도 3(a) 및 도 3(b)에서 강유전체 층(ferroelectric layer)내의 다이폴들의 분극 방향은 화살표로 도시되었으며, 화살표의 머리가 다이폴의 +극이고 화살표의 꼬리는 다이폴의 -극이다. 3(a) and 3(b) are diagrams for explaining the operation of the ferroelectric transistor MF, and FIG. 3(c) is the flow through the ferroelectric transistor in the low resistance state (LRS) and the high resistance state (HRS). It is a diagram schematically showing each current. The direction of polarization of dipoles in the ferroelectric layer in FIGS. 3(a) and 3(b) is indicated by an arrow, where the head of the arrow is the + pole of the dipole and the tail of the arrow is the - pole of the dipole.

도 3(a)를 참조하면, 강유전체 트랜지스터(MF)의 소스 전극(source) 또는 드레인 전극(drain) 중 어느 하나에 접지 전압(GND)을 인가하고, 다른 하나는 전기적으로 플로팅(floating) 상태를 유지한다. 게이트 전극(gate)에 임계 전압(critical voltage) 보다 크거나 같은 전압을 인가하면 강유전체 층(ferroelectric layer)에 형성된 다이폴들이 전기장 방향에 따라 정렬(align)된다. Referring to FIG. 3A , a ground voltage GND is applied to either one of a source electrode or a drain electrode of the ferroelectric transistor MF, and the other is electrically floating. keep When a voltage greater than or equal to a critical voltage is applied to the gate electrode, the dipoles formed in the ferroelectric layer are aligned according to the direction of the electric field.

다이폴들의 + 극들이 기판(substrate) 방향을 향하는 것은 트랜지스터의 문턱 전압(threshold voltage)이 감소한 것과 유사한 효과를 가져온다. 따라서, 충분히 많은 수의 다이폴들이 + 극들이 기판을 향하여 전기장을 인가하는 경우에는 도 3(c)로 예시된 것과 같이 게이트 전극을 통하여 전압을 제공하기 이전에도 소스(source)와 드레인(drain) 사이에는 채널(channel)이 형성된다. 이러한 상태를 낮은 저항 상태(LRS, low resistance state)라고 한다. 낮은 저항 상태(LRS)에서는 게이트 전극에 전압을 인가하지 않더라도 드레인(drain)과 소스(source) 사이에 전압이 형성되면 전류(ION)가 흐를 수 있다. The direction of the positive poles of the dipoles toward the substrate has an effect similar to a decrease in the threshold voltage of the transistor. Therefore, when a sufficiently large number of dipoles apply an electric field toward the substrate, the positive poles are between the source and the drain even before providing a voltage through the gate electrode as illustrated in FIG. 3( c ). A channel is formed in This state is called a low resistance state (LRS). In the low resistance state LRS, even if a voltage is not applied to the gate electrode, when a voltage is formed between the drain and the source, the current I ON may flow.

도 3(b)를 참조하면, 강유전체 트랜지스터(MF)의 소스 전극(source) 또는 드레인 전극(drain) 중 어느 하나에 임계 전압(critical voltage) 이상의 구동 전압(VDD)을 인가하고, 다른 하나는 전기적으로 플로팅(floating) 상태를 유지한다. 게이트 전극(gate)에 접지 전압(GND)을 제공하면 강유전체 층(ferroelectric layer)에 형성된 다이폴들이 전기장 방향에 따라 정렬(align)된다. Referring to FIG. 3B , a driving voltage VDD greater than or equal to a critical voltage is applied to any one of a source electrode and a drain electrode of the ferroelectric transistor MF, and the other is electrically to keep it floating. When the ground voltage GND is applied to the gate electrode, the dipoles formed in the ferroelectric layer are aligned according to the direction of the electric field.

다이폴들의 - 극들이 기판 방향을 향하는 것은 트랜지스터의 문턱 전압(threshold voltage)가 증가하는 것과 유사한 효과를 가져온다. 따라서, 충분히 많은 수의 다이폴들의 - 극들이 기판을 향하여 전기장을 인가하는 경우에는 도 3(c)로 예시된 것과 같이 0보다 높은 게이트 전극을 통하여 전압을 제공하여도 소스(source)와 드레인(drain) 사이에는 채널(channel)이 형성되지 않을 수 있다. 이러한 상태를 높은 저항 상태(HRS, high resistance state)라고 한다. 높은 저항 상태(HRS)에서는 게이트 전극에 전압을 인가하여도 드레인(drain)과 소스(source) 사이에는 낮은 저항 상태(LRS)에 비하여 큰 저항이 형성되므로 드레인(drain)과 소스(source) 사이에 낮은 저항 상태(LRS)와 동일한 전압이 인가되어도 낮은 저항 상태(LRS)에서 흐르는 전류(ION) 보다 작은 전류(IOFF)가 흐른다. Orienting the -poles of the dipoles toward the substrate has an effect similar to increasing the threshold voltage of a transistor. Therefore, when the -poles of a sufficiently large number of dipoles apply an electric field toward the substrate, even if a voltage is provided through the gate electrode higher than 0 as illustrated in FIG. 3(c), the source and drain ) may not be formed between the channels. This state is called a high resistance state (HRS). In the high resistance state (HRS), even when a voltage is applied to the gate electrode, a large resistance is formed between the drain and the source compared to the low resistance state (LRS), so that between the drain and the source Even when the same voltage as the low resistance state LRS is applied, a current I OFF that is smaller than the current I ON flowing in the low resistance state LRS flows.

강유전체 물질에 형성된 다이폴들의 분극 방향은 제공된 전압을 제거하여도 유지되며, 이러한 특성으로부터 래치(10)를 비휘발성 메모리 소자로 사용할 수 있다. The polarization direction of the dipoles formed on the ferroelectric material is maintained even when the applied voltage is removed, and from this characteristic, the latch 10 can be used as a nonvolatile memory device.

다시 도 1을 참조하여 노멀 모드에서의 래치(10)의 동작을 살펴본다. 래치(10)는 통상적인 래치와 동일하게 동작하며 데이터를 저장하는 노멀 모드와, 저장된 데이터를 복원하는 복원 모드로 동작할 수 있다. 노멀 모드에서 복원 트랜지스터는 차단되도록 복원 신호가 제공된다. 일 예로, 논리 로우 상태의 복원 신호(RE)가 제공되어 복원 트랜지스터는 차단된다. Referring again to FIG. 1 , the operation of the latch 10 in the normal mode will be described. The latch 10 operates in the same manner as a conventional latch and may operate in a normal mode for storing data and a restoration mode for restoring stored data. In the normal mode, the restoration signal is provided so that the restoration transistor is shut off. As an example, the restoration signal RE of a logic low state is provided to cut off the restoration transistor.

클록(CLK)이 논리 하이 상태일 때 입력(D)은 제1 전송 게이트(TG1)를 통과하여 제1 인버터(12)의 입력으로 출력되고, 제1 인버터(12)는 제공된 입력을 반전하여 출력한다. 제3 인버터(16)은 제1 인버터(12)의 출력을 반전하여 출력(Q)로 제공하므로 클록(CLK)이 논리 하이 상태일 때 래치(10)는 입력(D)와 동일한 논리 상태를 출력(Q) 한다.When the clock CLK is in a logic high state, the input D passes through the first transfer gate TG1 and is output as the input of the first inverter 12 , and the first inverter 12 inverts the provided input to output do. Since the third inverter 16 inverts the output of the first inverter 12 and provides it as the output Q, the latch 10 outputs the same logic state as the input D when the clock CLK is in the logic high state. (Q) Do it.

제1 인버터(12)의 출력은 제2 인버터(14)의 풀 업 트랜지스터(MP), 풀 다운 트랜지스터(MN) 및 강유전체 트랜지스터(MF)의 서로 연결된 게이트에 제공된다. The output of the first inverter 12 is provided to the interconnected gates of the pull-up transistor MP, the pull-down transistor MN and the ferroelectric transistor MF of the second inverter 14 .

클록(CLK) 신호가 반전된 반전 클록 신호(CLK_B)가 논리 하이 상태(즉, 클록(CLK) 신호가 논리 로우)로 형성됨에 따라 제2 전송 게이트(TG2)는 제2 인버터(14)의 출력을 제1 인버터(12)의 입력으로 제공한다. 따라서, 래치(10)는 클록 신호(CLK)가 논리 로우 상태(즉, 반전 클록 신호(CLK_B)가 논리 하이)인 동안 입력 신호(D)를 래치 업(latch up)하여 출력한다.As the inverted clock signal CLK_B in which the clock CLK signal is inverted is formed in a logic high state (ie, the clock CLK signal is logic low), the second transfer gate TG2 is output from the second inverter 14 . is provided as an input of the first inverter 12 . Accordingly, the latch 10 latches up and outputs the input signal D while the clock signal CLK is in a logic low state (ie, the inverted clock signal CLK_B is logic high).

이어서 도 4 내지 도 5를 참조하여 래치(10)가 데이터를 저장하는 과정을 설명한다. 데이터를 저장하는 과정은 클록 신호(CLK)가 논리 로우(즉, 반전 클록 신호(CLK_B)가 논리 하이인 상태)에서 수행될 수 있다. 도 4 및 도 5에서, 구동전압(VDD)에 상응하는 전압이 형성된 노드는 굵은 실선으로 도시되었으며, 접지 전압(GND)에 상응하는 전압이 형성된 노드는 굵은 파선으로 도시되었다. 도 4는 래치(10)의 출력 Q가 논리 로우인 경우에 래치(10)의 백업 모드에서의 동작을 예시한 도면이다. 도 4를 참조하면, 래치의 출력 Q 가 논리 로우일 때, 제1 인버터(12)의 출력은 논리 하이 상태이다. 제2 인버터(14)에 포함된 풀 다운 트랜지스터(MN)는 제1 인버터(12)의 출력이 입력되어 도통된다. 따라서, 강유전체 트랜지스터(MF)의 소스에는 풀 다운 트랜지스터(MN)의 드레인 전극을 통하여 제공된 접지 전압에 상응하는 전압이 제공된다. Next, a process in which the latch 10 stores data will be described with reference to FIGS. 4 to 5 . The process of storing data may be performed when the clock signal CLK is at a logic low (ie, the inverted clock signal CLK_B is at a logic high). 4 and 5 , a node at which a voltage corresponding to the driving voltage VDD is formed is shown as a thick solid line, and a node at which a voltage corresponding to the ground voltage GND is formed is shown as a thick broken line. 4 is a diagram illustrating an operation of the latch 10 in the backup mode when the output Q of the latch 10 is a logic low. Referring to FIG. 4 , when the output Q of the latch is logic low, the output of the first inverter 12 is in the logic high state. The pull-down transistor MN included in the second inverter 14 receives the output of the first inverter 12 and conducts. Accordingly, a voltage corresponding to the ground voltage provided through the drain electrode of the pull-down transistor MN is provided to the source of the ferroelectric transistor MF.

강유전체 트랜지스터(MF)의 게이트 전극에는 제1 인버터(12)가 출력한 구동 전압(VDD)에 상응하는 전압이 제공된다. 복원 트랜지스터(MR)는 복원 신호(RE)에 의하여 차단되도록 제어된다. 따라서, 강유전체 트랜지스터(MF)는 도 3(a)로 예시된 것과 같이 낮은 저항 상태(LRS)로 프로그램 되어 상응하는 데이터를 저장한다. 또한, 풀 다운 트랜지스터(MN)와 강유전체 트랜지스터(MF)로 이루어진 풀 다운 경로에 의하여 제2 인버터(14)는 논리 로우 전압에 상응하는 전압을 출력한다. A voltage corresponding to the driving voltage VDD output from the first inverter 12 is provided to the gate electrode of the ferroelectric transistor MF. The restoration transistor MR is controlled to be blocked by the restoration signal RE. Accordingly, the ferroelectric transistor MF is programmed to the low resistance state LRS as illustrated in Fig. 3(a) to store the corresponding data. In addition, the second inverter 14 outputs a voltage corresponding to the logic low voltage by the pull-down path composed of the pull-down transistor MN and the ferroelectric transistor MF.

제2 인버터(12)가 출력한 접지 전압(GND)에 상응하는 전압은 제2 전송 게이트(TG2)를 통하여 제1 인버터(12)의 입력으로 제공된다. A voltage corresponding to the ground voltage GND output from the second inverter 12 is provided as an input of the first inverter 12 through the second transfer gate TG2 .

도 5는 래치(10)의 출력 Q가 논리 하이인 경우에 래치(10)의 동작을 예시한 도면이다. 도 5를 참조하면, 래치(10)의 출력 Q가 논리 하이일 때, 제1 인버터(12)의 출력은 논리 로우이다. 제2 인버터(14)에 포함된 풀 다운 트랜지스터(MN)은 차단되나, 풀 업 트랜지스터(MP)는 도통된다. 따라서, 제2 인버터(14)는 구동 전압(VDD)에 상응하는 전압을 출력하며, 강유전체 트랜지스터(MF)의 드레인 전극에는 제2 인버터(14)가 출력한 전압이 제공된다. 5 is a diagram illustrating the operation of the latch 10 when the output Q of the latch 10 is logic high. Referring to FIG. 5 , when the output Q of the latch 10 is logic high, the output of the first inverter 12 is logic low. The pull-down transistor MN included in the second inverter 14 is cut off, but the pull-up transistor MP is turned on. Accordingly, the second inverter 14 outputs a voltage corresponding to the driving voltage VDD, and the voltage output by the second inverter 14 is provided to the drain electrode of the ferroelectric transistor MF.

강유전체 트랜지스터(MF)의 게이트 전극에는 제1 인버터(12)가 출력한 접지 전압(GND)에 상응하는 전압이 제공된다. 복원 트랜지스터(MR)는 복원 신호(RE)에 의하여 차단되도록 제어되므로 강유전체 트랜지스터(MF)의 소스 전극은 플로팅 상태로 유지된다. 따라서, 강유전체 트랜지스터(MF)는 도 3(b)로 예시된 것과 같이 높은 저항 상태(HRS)로 프로그램되어 상응하는 데이터를 저장한다. 제2 인버터(14)가 출력한 구동 전압(VDD)에 상응하는 전압은 제2 전송 게이트(TG2)를 통하여 제1 인버터(12)의 입력으로 제공된다. A voltage corresponding to the ground voltage GND output from the first inverter 12 is provided to the gate electrode of the ferroelectric transistor MF. Since the restoration transistor MR is controlled to be blocked by the restoration signal RE, the source electrode of the ferroelectric transistor MF is maintained in a floating state. Accordingly, the ferroelectric transistor MF is programmed to the high resistance state HRS as illustrated in Fig. 3(b) to store the corresponding data. A voltage corresponding to the driving voltage VDD output from the second inverter 14 is provided as an input of the first inverter 12 through the second transfer gate TG2.

위에서 설명된 바와 같이 구동 전압(VDD)이 강유전체 트랜지스터(MF)에 포함된 강유전체의 분극 방향을 형성하는 임계 전압에 비하여 크면 래치(10)가 데이터를 래치 업하는 과정에서 데이터를 백업할 수 있다. As described above, when the driving voltage VDD is greater than the threshold voltage forming the polarization direction of the ferroelectric included in the ferroelectric transistor MF, the latch 10 may back up the data in the process of latching up the data.

이하에서는 도 6 내지 도 7을 참조하여 본 실시예에 의한 래치(10)의 데이터 복원 모드에서의 동작을 설명한다. 복원 모드는 래치(10) 및/또는 래치(10)를 포함하는 장치(미도시)에 제공되는 전력이 차단된 후, 다시 전력이 공급되었을 때 수행될 수 있다. 전력 차단 후 전력 공급이 재개된 경우에, 구동 전압(VDD)은 즉시 상승하지 못하고, 회로 내부의 커패시턴스 및 구동 전압 발생기(미도시)의 출력 영향에 의하여 서서히 증가한다. 따라서, 래치(10) 내부의 제1 인버터는 정상적인 구동 전압이 제공되는 경우와는 달리 낮은 구동 전압이 제공됨에 따라 접지 전압에 인접한 전압을 출력한다. 다만, 복원 모드에서 복원 신호(RE)를 제공하는 복원 신호 형성부(미도시)는 구동 전압(VDD)이 서서히 선형적으로 증가하는 중간에 복원 트랜지스터(MR)를 도통시킬 수 있는 크기를 가지는 복원 신호(RE)를 제공한다.Hereinafter, the operation of the latch 10 in the data recovery mode according to the present embodiment will be described with reference to FIGS. 6 to 7 . The recovery mode may be performed when the latch 10 and/or power supplied to the device (not shown) including the latch 10 is cut off and then power is supplied again. When power supply is resumed after power cut off, the driving voltage VDD does not immediately rise, but gradually increases due to the influence of capacitance inside the circuit and the output of the driving voltage generator (not shown). Accordingly, the first inverter in the latch 10 outputs a voltage adjacent to the ground voltage as a low driving voltage is provided, unlike a case in which a normal driving voltage is provided. However, in the restoration mode, the restoration signal forming unit (not shown) providing the restoration signal RE has a size capable of conducting the restoration transistor MR while the driving voltage VDD gradually increases linearly. provides a signal RE.

또한, 복원 모드는 클록 신호(CLK)가 논리 로우(즉, 반전 클록 신호(CLK_B)가 논리 하이인 상태)에서 수행될 수 있다. 도 6은 강유전체 트랜지스터(MF)가 낮은 저항 상태(LRS)로 프로그램된 상태에서의 복원 모드 실시예를 예시한 도면이다. 도 6을 참조하면, 복원 모드에서 풀 업 트랜지스터(MP)는 접지 전압에 인접한 전압이 제공됨에 따라 약하게 도통(weakly turn-on)된다. 그러나, 복원 트랜지스터(MR)는 복원 신호(RE)가 제공되어 도통된다. Also, the restoration mode may be performed in a state in which the clock signal CLK is at a logic low (ie, in a state in which the inverted clock signal CLK_B is at a logic high). 6 is a diagram illustrating an embodiment of a restoration mode in a state in which the ferroelectric transistor MF is programmed to the low resistance state LRS. Referring to FIG. 6 , in the restoration mode, the pull-up transistor MP is weakly turned on as a voltage adjacent to the ground voltage is provided. However, the restoration transistor MR is conductive when the restoration signal RE is provided.

강유전체 트랜지스터(MF)가 낮은 저항 상태(LRS)로 프로그램된 경우, 구동 전압(VDD) 레일에서 접지 전압(GND) 레일까지 낮은 저항의 경로가 형성된다. 그러나, 풀 업 트랜지스터(MP)는 약하게 도통되어 풀 업 트랜지스터(MP)에서 구동 전압(VDD) 레일 까지 형성된 풀업 경로의 도통 저항은 강유전체 트랜지스터(MF)와 복원 트랜지스터(MR)를 포함하는 풀 다운 경로의 도통 저항에 비하여 크게 형성된다. When the ferroelectric transistor MF is programmed to the low resistance state LRS, a low resistance path is formed from the driving voltage VDD rail to the ground voltage GND rail. However, the pull-up transistor MP is weakly conductive, and the conduction resistance of the pull-up path formed from the pull-up transistor MP to the driving voltage VDD rail is a pull-down path including the ferroelectric transistor MF and the restoration transistor MR. It is formed larger than the conduction resistance of

나아가, 복원 트랜지스터(MR)의 크기, 즉, 복원 트랜지스터(MR)를 통해 전류가 흐르는 채널의 폭을 크게 형성하여 도통시 저항을 작게 하면 풀 다운 경로의 도통 저항을 낮게 형성할 수 있어 제2 인버터 출력 노드(O)에서의 전압을 접지 전압과 가까운 전압으로 형성할 수 있다. Furthermore, if the size of the restoration transistor MR, that is, the width of the channel through which the current flows through the restoration transistor MR is increased to decrease the resistance during conduction, the conduction resistance of the pull-down path can be formed low, so that the second inverter The voltage at the output node O may be formed as a voltage close to the ground voltage.

도 6으로 도시된 것과 같이 풀 업 트랜지스터(MP)를 통하는 풀 업 경로의 등가 저항에 비하여 복원 트랜지스터(MR)를 통하는 풀 다운 경로의 등가 저항을 작게 만들어 메모리 회로(20)의 출력 노드(O)에서의 전압을 접지 전압에 상응하는 전압으로 형성할 수 있다. 따라서, 이와 같이 형성된 출력 노드(O)의 전압은 제2 전송 게이트(TG2)와 제1 인버터(12) 및 제3 인버터(16)을 거쳐 논리 로우의 출력을 복원할 수 있다. 6, the output node O of the memory circuit 20 by making the equivalent resistance of the pull-down path through the restoration transistor MR smaller than the equivalent resistance of the pull-up path through the pull-up transistor MP The voltage at can be formed as a voltage corresponding to the ground voltage. Accordingly, the voltage of the output node O formed in this way may restore the output of the logic low through the second transfer gate TG2 , the first inverter 12 , and the third inverter 16 .

도 7은 강유전체 트랜지스터(MF)가 높은 저항 상태(HRS)로 프로그램된 상태에서의 복원 모드 실시예를 예시한 도면이다. 도 7을 참조하면, 복원 모드에서 복원 트랜지스터(MR)은 복원 신호(RE)가 제공되어 도통되도록 제어된다. 또한, 복원 모드에서 풀 업 트랜지스터(MP)는 약하게 도통된다. 7 is a diagram illustrating an example of a restoration mode in a state in which the ferroelectric transistor MF is programmed to the high resistance state HRS. Referring to FIG. 7 , in the restoration mode, the restoration transistor MR is controlled to conduct when the restoration signal RE is provided. Also, in the recovery mode, the pull-up transistor MP is weakly conductive.

그러나, 강유전체 트랜지스터(MF)가 높은 저항 상태(HRS)로 프로그램되었으므로, 출력 노드(O)에서 접지 전압(GND) 레일까지 경로는 차단되며, 출력 노드(O)에는 도통된 풀 업 트랜지스터(MP)에 의하여 선형적으로 증가하는 구동 전압(VDD)에 상응하는 전압이 형성된다. 따라서, 강유전체 트랜지스터(MF)에 프로그래밍된 데이터는 제2 전송 게이트(TG2), 제1 인버터(12) 및 제3 인버터(16)를 통하여 복원될 수 있다. However, since the ferroelectric transistor (MF) is programmed to the high resistance state (HRS), the path from the output node (O) to the ground voltage (GND) rail is blocked and the pull-up transistor (MP) conducting at the output node (O). A voltage corresponding to the linearly increasing driving voltage VDD is formed. Accordingly, data programmed in the ferroelectric transistor MF may be restored through the second transfer gate TG2 , the first inverter 12 , and the third inverter 16 .

도 8 및 도 9는 본 실시예에 의한 래치(10)를 포함하는 플립 플롭(100)의 개요도이다. 도 8을 참조하면, 플립 플롭(110)은 캐스케이드 연결된 마스터 래치(110a)와 슬레이브 래치(10)로 구현할 수 있다. 도시된 바와 같이 슬레이브 래치(10)는 본 실시예에 의한 래치일 수 있다. 도 8로 예시된 플립 플롭(100)은 클록의 상승 에지(rising edge)에서 입력(D)을 샘플하여 출력한다. 또한, 슬레이브 래치(10)는 위에서 설명된 바와 같이 클록(CLK) 신호가 논리 로우인 상태에서 데이터 저장 및 복원 모드가 수행될 수 있다. 8 and 9 are schematic views of the flip-flop 100 including the latch 10 according to the present embodiment. Referring to FIG. 8 , the flip-flop 110 may be implemented as a cascaded master latch 110a and a slave latch 10 . As shown, the slave latch 10 may be a latch according to the present embodiment. The flip-flop 100 illustrated in FIG. 8 samples and outputs the input D at the rising edge of the clock. In addition, as described above, in the slave latch 10 , the data storage and recovery mode may be performed in a state in which the clock CLK signal is logic low.

도 9는 다른 실시예에 의한 플립플롭(120)을 예시한 도면이다. 도 9를 참조하면, 플립플롭(120)은 본 실시예에 의한 래치(10)를 마스터 래치로 하며, 본 실시예에 의한 래치(10)와 캐스케이드로 연결된 슬레이브 래치(120b)를 포함한다. 본 실시예에 의한 플립플롭(120)은 위에서 설명된 플립플롭과 마찬가지로 클록의 상승 에지(rising edge)에서 입력(D)을 샘플하여 출력한다. 다만,마스터 래치(10)는 위에서 설명된 바와 같이 클록(CLK) 신호가 논리 하이인 상태에서 데이터 저장 및 복원 모드가 수행될 수 있다.9 is a diagram illustrating a flip-flop 120 according to another embodiment. Referring to FIG. 9 , the flip-flop 120 uses the latch 10 according to the present embodiment as a master latch, and includes the latch 10 according to the present embodiment and the slave latches 120b connected by cascade. The flip-flop 120 according to the present embodiment samples the input D at the rising edge of the clock and outputs it, similarly to the flip-flop described above. However, as described above, in the master latch 10 , the data storage and restoration mode may be performed in a state in which the clock CLK signal is logic high.

본 발명에 대한 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 실시를 위한 실시예로, 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.Although it has been described with reference to the embodiment shown in the drawings in order to help the understanding of the present invention, this is an embodiment for implementation, it is merely an example, and various modifications and equivalents from those of ordinary skill in the art It will be appreciated that other embodiments are possible. Accordingly, the true technical protection scope of the present invention should be defined by the appended claims.

10: 래치, 메모리 소자 12: 제1 인버터
14: 제2 인버터 16: 제3 인버터
110: 플립 플롭 110a: 마스터 래치
120: 플립 플롭 120a: 슬레이브 래치
MP: 풀 업 트랜지스터 MN: 풀 다운 트랜지스터
MF: 강유전체 트랜지스터10: latch, memory element 12: first inverter
14: second inverter 16: third inverter
110: flip-flop 110a: master latch
120: flip-flop 120a: slave latch
MP: pull-up transistor MN: pull-down transistor
MF: ferroelectric transistor

Claims (20)

비휘발성 메모리 소자로, 상기 메모리 소자는:
제1 인버터; 및
상기 제1 인버터와 크로스 커플(cross coupled)된 제2 인버터를 포함하고, 상기 제2 인버터는:
게이트 노드가 서로 연결된 풀 업(pull up) 트랜지스터, 풀 다운(pull down) 트랜지스터와 강유전체 트랜지스터 및
상기 강유전체 트랜지스터와 일 전극이 연결된 복원 트랜지스터(restore transistor)를 포함하고,
상기 제2 인버터는 비휘발성으로 데이터를 저장하는 메모리 소자.A non-volatile memory device, the memory device comprising:
a first inverter; and
A second inverter cross-coupled with the first inverter, wherein the second inverter includes:
A pull-up transistor, a pull-down transistor and a ferroelectric transistor, and a gate node connected to each other
and a restore transistor in which the ferroelectric transistor and one electrode are connected,
The second inverter is a memory device that stores data in a non-volatile manner. 제1항에 있어서,
상기 풀 업 트랜지스터의 드레인과 상기 강유전체 트랜지스터의 상기 일 전극이 연결되고,
상기 풀 다운 트랜지스터의 드레인과 상기 강유전체 트랜지스터의 타 전극이 연결되며,
상기 복원 트랜지스터의 드레인은 상기 풀 다운 트랜지스터의 드레인과 상기 강유전체 트랜지스터의 타 전극이 연결된 노드에 연결된 메모리 소자. According to claim 1,
a drain of the pull-up transistor and the one electrode of the ferroelectric transistor are connected;
A drain of the pull-down transistor and the other electrode of the ferroelectric transistor are connected,
A drain of the restoration transistor is connected to a node connected to a drain of the pull-down transistor and the other electrode of the ferroelectric transistor. 제2항에 있어서,
상기 강유전체 트랜지스터는,
상기 제1 인버터의 출력 전압이 상기 강유전체 트랜지스터의 게이트 전극에 제공되고, 상기 풀 다운 트랜지스터의 드레인으로부터 논리 로우 상태의 전압이 상기 타 전극에 제공되어 상기 강유전체 트랜지스터가 프로그램되어 데이터를 저장하는 메모리 소자. 3. The method of claim 2,
The ferroelectric transistor is
and an output voltage of the first inverter is provided to a gate electrode of the ferroelectric transistor, and a voltage in a logic low state from a drain of the pull-down transistor is provided to the other electrode to program the ferroelectric transistor to store data. 제2항에 있어서,
상기 강유전체 트랜지스터는,
상기 제1 인버터의 출력 전압이 상기 강유전체 트랜지스터의 게이트 전극에 제공되고, 상기 풀 업 트랜지스터의 드레인으로부터 논리 하이 상태의 전압이 상기 일 전극에 제공되어 상기 강유전체 트랜지스터가 프로그램되어 데이터를 저장하는 메모리 소자. 3. The method of claim 2,
The ferroelectric transistor is
An output voltage of the first inverter is provided to a gate electrode of the ferroelectric transistor, and a voltage in a logic high state from a drain of the pull-up transistor is provided to the one electrode to program the ferroelectric transistor to store data. 제1항에 있어서,
상기 복원 트랜지스터는
게이트 전극에 복원(restore) 신호가 제공되어 제어되며,
상기 복원 트랜지스터의 면적은 상기 풀 업 트랜지스터의 면적에 비하여 큰 메모리 소자.According to claim 1,
The restoration transistor is
Controlled by providing a restore signal to the gate electrode;
An area of the restoration transistor is larger than an area of the pull-up transistor. 제5항에 있어서,
상기 강유전체 트랜지스터가 낮은 저항 상태로 프로그램된 상태에서,
상기 복원 신호가 제공되어 상기 풀 다운 트랜지스터가 도통되면
상기 제2 인버터는 상기 풀 업 트랜지스터의 풀업 경로의 도통 저항과 상기 풀 다운 트랜지스터의 풀 다운 경로의 도통 저항의 분압(voltage divide) 결과에 따라 상기 프로그램된 상태에 상응하는 전압을 출력하는 메모리 소자.6. The method of claim 5,
In a state in which the ferroelectric transistor is programmed to a low resistance state,
When the recovery signal is provided to turn on the pull-down transistor
and the second inverter outputs a voltage corresponding to the programmed state according to a voltage divide result between a conduction resistance of a pull-up path of the pull-up transistor and a conduction resistance of a pull-down path of the pull-down transistor. 제5항에 있어서,
상기 강유전체 트랜지스터가 높은 저항 상태로 프로그램된 상태에서,
상기 복원 신호가 제공되어 상기 풀 업 트랜지스터가 도통되면
상기 제2 인버터는 상기 풀 업 트랜지스터가 제공한 논리 하이 상태의 전압을 출력하는 메모리 소자.6. The method of claim 5,
In a state in which the ferroelectric transistor is programmed to a high resistance state,
When the recovery signal is provided to turn on the pull-up transistor
The second inverter is a memory device that outputs a voltage of a logic high state provided by the pull-up transistor. 제1항에 있어서,
상기 강유전체 트랜지스터는,
게이트 스택 내에 강유전체 물질층이 형성된 메모리 소자. According to claim 1,
The ferroelectric transistor is
A memory device in which a layer of ferroelectric material is formed in a gate stack. 제1항에 있어서,
상기 메모리 소자는
상기 제1 인버터의 입력 노드와 연결된 제1 전송 게이트 및
상기 제2 인버터의 출력 노드와 일전극이 연결되고, 상기 제1 인버터의 입력 노드에 타 전극이 연결된 제2 전송 게이트(transmission gate)를 더 포함하는 메모리 소자. According to claim 1,
The memory element is
a first transmission gate connected to the input node of the first inverter; and
and a second transmission gate connected to an output node of the second inverter and one electrode and the other electrode connected to an input node of the first inverter. 제1항에 있어서,
상기 메모리 소자의 구동 전압은 상기 강유전체 트랜지스터에 포함된 강유전체 물질층의 임계 전압(critical voltage) 보다 크거나 같은 전압인 메모리 소자. According to claim 1,
A driving voltage of the memory device is greater than or equal to a critical voltage of a ferroelectric material layer included in the ferroelectric transistor. 비휘발성으로 데이터를 저장하는 래치로, 상기 래치는:
제1 인버터;
게이트 노드가 서로 연결된 풀 업(pull up) 트랜지스터, 풀 다운(pull down) 트랜지스터와 강유전체 트랜지스터 및 상기 강유전체 트랜지스터와 일 전극이 연결된 복원 트랜지스터(restore transistor)를 포함하며, 상기 제1 인버터와 크로스 커플(cross coupled)된 제2 인버터;
상기 제1 인버터의 입력 노드와 연결된 제1 전송 게이트;
상기 제2 인버터의 출력 노드와 일전극이 연결되고, 상기 제1 인버터의 입력 노드에 타 전극이 연결된 제2 전송 게이트(transmission gate); 및
상기 제1 인버터의 출력을 반전하여 출력하는 제3 인버터를 포함하는 래치.A latch that stores data in a non-volatile manner, the latch comprising:
a first inverter;
A gate node includes a pull-up transistor connected to each other, a pull-down transistor and a ferroelectric transistor, and a restore transistor connected to the ferroelectric transistor and one electrode, wherein the first inverter is cross-coupled ( cross coupled) a second inverter;
a first transfer gate coupled to an input node of the first inverter;
a second transmission gate connected to an output node of the second inverter and one electrode and the other electrode connected to an input node of the first inverter; and
and a third inverter for inverting and outputting an output of the first inverter. 제11항에 있어서,
상기 풀 업 트랜지스터의 드레인과 상기 강유전체 트랜지스터의 상기 일 전극이 연결되고,
상기 풀 다운 트랜지스터의 드레인과 상기 강유전체 트랜지스터의 타 전극이 연결되며,
상기 복원 트랜지스터의 드레인은 상기 풀 다운 트랜지스터의 드레인과 상기 강유전체 트랜지스터의 타 전극에 연결된 노드에 연결된 래치. 12. The method of claim 11,
a drain of the pull-up transistor and the one electrode of the ferroelectric transistor are connected;
A drain of the pull-down transistor and the other electrode of the ferroelectric transistor are connected,
A drain of the restoration transistor is a latch connected to a node connected to a drain of the pull-down transistor and the other electrode of the ferroelectric transistor. 제12항에 있어서,
상기 강유전체 트랜지스터는,
상기 제1 인버터의 출력 전압이 상기 강유전체 트랜지스터의 게이트 전극에 제공되고, 상기 풀 다운 트랜지스터의 드레인으로부터 논리 로우 상태의 전압이 상기 타 전극에 제공되어 상기 강유전체 트랜지스터가 프로그램되어 데이터를 저장하는 래치. 13. The method of claim 12,
The ferroelectric transistor is
A latch in which an output voltage of the first inverter is provided to a gate electrode of the ferroelectric transistor, and a voltage in a logic low state from a drain of the pull-down transistor is provided to the other electrode to program the ferroelectric transistor to store data. 제12항에 있어서,
상기 강유전체 트랜지스터는,
상기 제1 인버터의 출력 전압이 상기 강유전체 트랜지스터의 게이트 전극에 제공되고, 상기 풀 업 트랜지스터의 드레인으로부터 논리 하이 상태의 전압이 상기 일 전극에 제공되어 상기 강유전체 트랜지스터가 프로그램되어 데이터를 저장하는 래치. 13. The method of claim 12,
The ferroelectric transistor is
A latch in which an output voltage of the first inverter is provided to a gate electrode of the ferroelectric transistor, and a voltage in a logic high state from a drain of the pull-up transistor is provided to the one electrode to program the ferroelectric transistor to store data. 제11항에 있어서,
상기 복원 트랜지스터는
게이트 전극에 복원(restore) 신호가 제공되어 제어되며,
상기 복원 트랜지스터의 면적은 상기 풀 업 트랜지스터의 면적에 비하여 큰 래치.12. The method of claim 11,
The restoration transistor is
Controlled by providing a restore signal to the gate electrode;
An area of the recovery transistor is larger than an area of the pull-up transistor. 제15항에 있어서,
상기 강유전체 트랜지스터가 낮은 저항 상태로 프로그램된 상태에서,
상기 복원 신호가 제공되어 상기 복원 트랜지스터가 도통되면
상기 제2 인버터는 상기 풀 업 트랜지스터의 풀업 경로의 도통 저항과 풀 다운 경로의 도통 저항의 분압(voltage divide) 결과에 따라 상기 프로그램된 상태에 상응하는 전압을 출력하는 래치.16. The method of claim 15,
In a state in which the ferroelectric transistor is programmed to a low resistance state,
When the restoration signal is provided to turn on the restoration transistor
and the second inverter outputs a voltage corresponding to the programmed state according to a voltage divide result between a conduction resistance of a pull-up path and a conduction resistance of a pull-down path of the pull-up transistor. 제15항에 있어서,
상기 강유전체 트랜지스터가 높은 저항 상태로 프로그램된 상태에서,
상기 복원 신호가 제공되어 상기 복원 트랜지스터가 도통되면
상기 제2 인버터는 상기 풀 업 트랜지스터가 제공한 논리 하이 상태의 전압을 출력하는 래치.16. The method of claim 15,
In a state in which the ferroelectric transistor is programmed to a high resistance state,
When the restoration signal is provided to turn on the restoration transistor
and the second inverter is a latch for outputting a voltage of a logic high state provided by the pull-up transistor. 제11항에 있어서,
상기 강유전체 트랜지스터는,
게이트 스택 내에 강유전체 물질층이 형성된 래치. 12. The method of claim 11,
The ferroelectric transistor is
A latch with a layer of ferroelectric material formed within the gate stack. 제11항에 있어서,
상기 제2 인버터의 구동 전압은 상기 강유전체 트랜지스터에 포함된 강유전체 물질층의 임계 전압(critical voltage) 보다 크거나 같은 전압인 래치. 12. The method of claim 11,
The driving voltage of the second inverter is greater than or equal to a critical voltage of a ferroelectric material layer included in the ferroelectric transistor. 제11항에 있어서,
상기 래치는 플립 플롭에 포함되며,
상기 래치는 플립 플롭의 마스터 래치 및 슬레이브 래치 중 어느 하나인 래치.12. The method of claim 11,
the latch is included in the flip-flop;
The latch is one of a master latch and a slave latch of a flip-flop.
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110044109A1 (en) * 2009-08-18 2011-02-24 Ping-Chia Shih Non-volatile static random access memory (nvsram) device
US20110261620A1 (en) * 2009-08-18 2011-10-27 Ping-Chia Shih Non-volatile static random access memory (nvsram) device

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