[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR102415206B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR102415206B1
KR102415206B1 KR1020160080257A KR20160080257A KR102415206B1 KR 102415206 B1 KR102415206 B1 KR 102415206B1 KR 1020160080257 A KR1020160080257 A KR 1020160080257A KR 20160080257 A KR20160080257 A KR 20160080257A KR 102415206 B1 KR102415206 B1 KR 102415206B1
Authority
KR
South Korea
Prior art keywords
pads
electrically connected
stacked
source selection
cell
Prior art date
Application number
KR1020160080257A
Other languages
English (en)
Other versions
KR20180001301A (ko
Inventor
이남재
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160080257A priority Critical patent/KR102415206B1/ko
Priority to US15/349,518 priority patent/US9853051B1/en
Priority to CN201611129796.6A priority patent/CN107546229B/zh
Priority to CN202010623869.7A priority patent/CN111952310A/zh
Priority to US15/812,404 priority patent/US10930666B2/en
Publication of KR20180001301A publication Critical patent/KR20180001301A/ko
Priority to US17/153,610 priority patent/US12120871B2/en
Application granted granted Critical
Publication of KR102415206B1 publication Critical patent/KR102415206B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H01L27/11526—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L27/11573—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)

Abstract

반도체 장치는 제1 셀 구조물; 제2 셀 구조물; 상기 제1 셀 구조물과 상기 제2 셀 구조물의 사이에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결되고, 복수의 계단 구조들을 갖는 패드 구조물; 상기 패드 구조물의 하부에 위치된 회로; 및 상기 패드 구조물을 관통하여 상기 회로를 노출시키고, 상기 복수의 계단 구조들의 사이에 위치된 복수의 개구부들을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 3차원 반도체 장치에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 회로; 상기 회로의 상부에 위치되고, 제1 패드들이 적층된 제1 계단 구조, 제2 패드들이 적층된 제2 계단 구조 및 제3 패드들이 적층된 제3 계단 구조를 포함하는 패드 구조물; 상기 제1 계단 구조와 상기 제2 계단 구조의 사이에 위치되고, 상기 패드 구조물을 관통하여 상기 회로를 노출시키는 제1 개구부; 상기 제2 계단 구조와 상기 제3 계단 구조의 사이에 위치되고, 상기 패드 구조물을 관통하여 상기 회로를 노출시키는 제2 개구부; 상기 제1 패드들과 상기 제3 패드들을 전기적으로 연결시키고, 전기적으로 연결된 제1 패드와 제3 패드를 상기 제1 개구부 또는 상기 제2 개구부를 통해 상기 회로에 공통으로 연결시키는 제1 인터커넥션; 및 상기 제2 패드들을 전기적으로 연결시키고, 전기적으로 연결된 제2 패드들을 상기 제1 개구부 또는 상기 제2 개구부를 통해 상기 회로에 연결시키는 제2 인터커넥션을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 셀 구조물; 제2 셀 구조물; 상기 제1 셀 구조물과 상기 제2 셀 구조물의 사이에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결되고, 복수의 계단 구조들을 갖는 패드 구조물; 상기 패드 구조물의 하부에 위치된 회로; 및 상기 패드 구조물을 관통하여 상기 회로를 노출시키고, 상기 복수의 계단 구조들의 사이에 위치된 복수의 개구부들을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 셀 구조물; 제2 셀 구조물; 상기 제1 셀 구조물과 상기 제2 셀 구조물의 사이에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결되고, 복수의 계단 구조들을 포함하는 패드 구조물; 상기 패드 구조물의 하부에 위치된 회로; 및 상기 패드 구조물을 관통하여 상기 회로를 노출시키고, 상기의 복수의 계단 구조들의 사이에 위치된 적어도 하나의 개구부를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 방향으로 차례로 배열된 제1 셀 영역, 패드 영역 및 제2 셀 영역을 포함하는 기판의 상기 패드 영역에 회로를 형성하는 단계; 상기 회로가 형성된 상기 기판 상에, 제1 내지 제n 그룹들이 적층된 적층물을 형성하는 단계, 여기서, n은 3 이상의 자연수; 상기 적층물의 상기 패드 영역을 국부적으로 패터닝하여, 상기 제1 셀 영역에 위치된 제1 셀 구조물, 상기 제2 셀 영역에 위치된 제2 셀 구조물, 상기 패드 영역에 위치된 패드 구조물을 형성하는 단계, 여기서, 상기 패드 구조물은 복수의 계단 구조들을 갖고 상기 제1 및 제2 셀 구조물들과 전기적으로 연결됨; 및 상기 패드 구조물을 관통하여 상기 회로를 노출시키고, 상기 복수의 계단 구조들의 사이에 위치된 복수의 개구부들을 형성하는 단계를 포함한다.
회로와 셀 구조물 간의 거리를 감소시킴으로써, 프로그램 속도를 개선할 수 있다. 또한, 패드 영역의 면적을 감소시켜 집적도를 향상시키고, 공정을 단순화할 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 레이아웃 및 단면도이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 레이아웃이다.
도 4a 내지 도 8a, 도 4b 내지 도 8b 및 도 9는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 레이아웃 및 단면도이다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 1a 및 도 1b는 레이아웃이고, 도 1c는 도 1b의 A-A' 단면도이고, 도 1d는 도 1b의 B-B' 단면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 기판, 셀 구조물(CS1, CS2), 패드 구조물(PS) 및 회로를 포함한다. 여기서, 기판은 셀 영역(CR1, CR2) 및 패드 영역(PR)을 포함한다. 예를 들어, 제1 셀 영역(CR1)과 제2 셀 영역(CR2)의 사이에 패드 영역(PR)이 위치될 수 있다. 다시 말해, 제1 셀 구조물(CS1), 패드 구조물(PS) 및 제2 셀 구조물(CS2)이 제1 방향(I-I')으로 차례로 배열될 수 있다. 또한, 반도체 장치는 메모리 블록(MB) 단위로 소거 동작을 실시할 수 있으며, 하나의 메모리 블록(MB)이 제1 셀 영역(CR1), 제2 셀 영역(CR2) 및 제1 셀 영역(CR1)과 제2 셀 영역(CR2)의 사이에 위치된 패드 영역(PR)을 포함하고, 제1 셀 구조물(CS1)과 제2 셀 구조물(CS2)이 패드 구조물(PS)을 공유할 수 있다.
셀 구조물(CS1, CS2)은 기판의 셀 영역(CR1, CR2)에 위치된다. 셀 구조물(CS1, CS2)은 교대로 적층된 도전막들 및 절연막들, 및 이들을 관통하는 채널막(CH)을 포함할 수 있다. 여기서, 최하부 적어도 하나의 도전막은 소스 선택 라인이고, 최상부 적어도 하나의 도전막은 드레인 선택 라인이고, 나머지 도전막은 워드라인일 수 있다. 이러한 구조에 따르면, 직렬로 연결된 적어도 하나의 소스 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 드레인 선택 트랜지스터가 하나의 메모리 스트링을 구성하고, 메모리 스트링이 수직으로 배열된다.
예를 들어, 제1 셀 구조물(CS1)은 차례로 적층된 적어도 하나의 제1 소스 선택 라인, 복수의 제1 워드라인들 및 적어도 하나의 제1 드레인 선택 라인을 포함한다. 제2 셀 구조물(CS2)은 차례로 적층된 적어도 하나의 제2 소스 선택 라인, 복수의 제2 워드라인들 및 적어도 하나의 제2 드레인 선택 라인을 포함한다. 또한, 제1 셀 구조물(CS1)은 제1 수직 메모리 스트링들을 포함하고, 제2 셀 구조물(CS2)은 제2 수직 메모리 스트링들을 포함한다.
패드 구조물(PS)은 기판의 패드 영역(PR)에 위치된다. 예를 들어, 제1 셀 구조물(CS1)과 제2 셀 구조물(CS2)의 사이에 패드 구조물(PS)이 위치된다. 패드 구조물(PS)은 제1 및 제2 셀 구조물들(CS1, CS2)과 직접 접하고, 제1 및 제2 셀 구조물들(CS1, CS2)과 전기적으로 연결될 수 있다. 패드 구조물(PS)의 하부에 회로가 위치되고, 패드 구조물(PS)을 관통하는 적어도 하나의 개구부(OP)에 의해 회로의 적어도 일부 영역이 노출된다. 개구부(OP) 내에는 절연 패턴(IP)이 채워질 수 있다. 또한, 패드 영역(PR)의 중앙에서 제1 방향(I-I')으로 확장되는 센터 라인(CL)을 따라 복수의 개구부들(OP)이 일렬로 배열 될 수 있다. 여기서, 개구부(OP)는 패드 영역(PR)의 센터에 위치되며, 개구부들(OP)의 개수 및 형태는 다양하게 변경될 수 있다.
패드 구조물(PS)은 교대로 적층된 도전막들 및 절연막들을 포함한다. 따라서, 패드 구조물(PS)의 도전막들과 제1 및 제2 셀 구조물들(CS1, CS2)의 도전막들 중 동일한 레벨에 위치된 도전막들이 전기적으로 연결될 수 있다. 또한, 패드 구조물(PS)은 국부적으로 패터닝되어 다양한 높이의 계단 구조들을 갖는다. 따라서, 적층된 도전막들에 바이어스를 개별적으로 인가하기 위한 패드들(P1~P4)이 형성된다. 또한, 패드 구조물(PS)의 패터닝되지 않은 도전막들은 패드들(P1~P4)과 셀 구조물들(CS1, CS2)의 도전막들을 전기적으로 연결시키는 배선의 역할을 하게 된다.
패드 구조물(PS)은 복수의 개구부들(OP)의 사이에 분산 배치된 제1 계단 구조(S1)와 제2 계단 구조(S2)를 포함할 수 있다. 예를 들어, 제1 및 제2 계단 구조들(S1, S2)은 센터 라인(CL)을 따라 배열되고, 센터 라인(CL)을 기준으로 일 측에 제1 계단 구조들(S1)이 위치되고 타측에 제2 계단 구조들(S2)이 위치된다. 여기서, 제1 계단 구조(S1)와 제2 계단 구조(S2)는 센터 라인(CL)을 기준으로 대칭 구조를 가질 수 있다.
또한, 제1 방향(I-I')으로 이웃한 제1 계단 구조들(S1)은 개구부들(OP)에 의해 상호 절연될 수 있고, 제1 방향(I-I')으로 이웃한 제2 계단 구조들(S2)은 개구부들(OP)에 의해 상호 절연될 수 있다. 또한, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제1 계단 구조(S1)와 제2 계단 구조(S2)는 제3 슬릿(SL3)에 의해 상호 절연될 수 있다.
패드 구조물(PS)은 제1 및/또는 제2 패드들(P1, P2)을 제1 및/또는 제2 셀 구조물(CS1, CS2)과 전기적으로 연결시키는 제1 배선 구조(LS1) 및 제2 배선 구조(LS)를 포함한다. 여기서, 제1 배선 구조(LS1)는 센터 라인(CL)과 제2 슬릿(SL2A)의 사이에 위치되고, 제2 배선 구조(LS2)는 센터 라인(CL)과 제2 슬릿(SL2B)의 사이에 위치될 수 있다. 이러한 경우, 제1 배선 구조(LS1), 제1 계단 구조(S1), 제2 계단 구조(S2) 및 제2 배선 구조(LS2)가 제2 방향(Ⅱ-Ⅱ')으로 차례로 배열된다. 또한, 제1 배선 구조(LS1), 개구부(OP) 및 제2 배선 구조(LS2)가 제2 방향(Ⅱ-Ⅱ')으로 차례로 배열된다.
제1 배선 구조(LS1)는 적층된 제1 배선들(L1)을 포함하고, 각각의 제1 배선들(L1)은 제1 패드들(P1)을 제1 셀 구조물(CS1)과 전기적으로 연결시키거나, 제1 패드들(P1)을 제2 셀 구조물(CS2)과 전기적으로 연결시키거나, 제1 패드들(P1)을 제1 및 제2 셀 구조물들(CS1, CS2)과 전기적으로 연결시킨다. 여기서, 제1 배선 구조(LS1)는 제1 계단 구조(S1)와 동일한 높이를 갖거나 그보다 높은 높이를 갖는다. 제2 배선 구조(LS2)는 적층된 제2 배선들(L2)을 포함하고, 각각의 제2 배선들(L2)은 제2 패드들(P2)을 제1 셀 구조물(CS1)과 전기적으로 연결시키거나, 제2 패드들(P2)을 제2 셀 구조물(CS2)과 전기적으로 연결시키거나, 제2 패드들(P2)을 제1 및 제2 셀 구조물들(CS2)과 전기적으로 연결시킨다. 여기서, 제2 배선 구조(LS2)는 제2 계단 구조(S2)와 동일한 높이를 갖거나 그보다 높은 높이를 갖는다. 또한, 제1 배선 구조(LS1)는 적층된 제1 배선들(L1)의 상부에 위치된 제1 더미 계단 구조(DS1)를 포함할 수 있고, 제2 배선 구조(LS2)는 적층된 제2 배선들(L2)의 상부에 위치된 제2 더미 계단 구조(DS2)를 포함할 수 있다.
패드 구조물(PS)은 제1 셀 구조물(CS1)과 접한 제3 계단 구조(S3) 및 제2 셀 구조물(CS2)과 접한 제4 계단 구조(S4)를 포함할 수 있다. 제3 계단 구조(S3)는 제1 셀 구조물(CS1)과 개구부(OP)의 사이에 위치되고, 적층된 제3 패드들(P3)을 포함한다. 또한, 제4 계단 구조(S4)는 제2 셀 구조물(CS2)과 개구부(OP)의 사이에 위치되고, 적층된 제4 패드들(P4)을 포함한다. 제3 패드들(P3)은 제1 셀 구조물(CS1)과 직접 전기적으로 연결되고, 제4 패드들(P4)은 제2 셀 구조물(CS2)과 직접 전기적으로 연결된다.
반도체 장치는 제1 셀 구조물(CS1), 패드 구조물(PS) 또는 제2 셀 구조물(CS2)을 적층 방향으로 관통하는 제1 내지 제5 슬릿들(SL1~SL5)을 포함한다. 제1 내지 제5 슬릿들(SL1~SL5) 내에는 제1 내지 제5 슬릿 절연막들이 각각 채워질 수 있으며, 적층물을 완전히 관통하거나 일부만 관통하는 깊이를 가질 수 있다.
제1 슬릿들(SL1)은 이웃한 채널막들(CH)의 드레인 선택 라인들을 상호 분리시키기 위한 것으로, 메모리 블록(MB) 내에 위치될 수 있다. 각각의 제1 슬릿들(SL1)은 제2 셀 구조물(CS2)을 적층 방향으로 관통하며, 제2 드레인 선택 라인을 관통하는 깊이를 가질 수 있다. 또한, 제1 슬릿(SL1)은 제1 방향(I-I')으로 확장되어 제4 계단 구조(S4)를 관통할 수 있고, 제4 패드들(P4) 중 제2 드레인 선택 라인과 연결된 제4 패드들(P4)을 상호 절연시킬 수 있다. 이와 마찬가지로, 제1 슬릿(SL1)은 제1 셀 구조물(CS1) 및 제3 계단 구조(S3)를 관통하도록 위치될 수 있다.
제2 슬릿들(SL2A, SL2B)은 이웃한 메모리 블록들(MB)을 전기적으로 분리시키기 위한 것으로, 이웃한 메모리 블록들(MB) 간의 경계에 위치될 수 있다. 제2 슬릿들(SL2A, SL2B)은 제1 및 제2 셀 구조물들(CS1, CS2)과 패드 구조물(PS)을 적층 방향으로 완전히 관통하는 깊이를 가질 수 있다.
제3 슬릿들(SL3A, SL3B)은 메모리 블록(MB) 내에 위치되며 제1 방향(I-I')으로 확장된 라인 형태를 갖는다. 또한, 제3 슬릿들(SL3A, SL3B)은 제1 및 제2 셀 구조물들(CS1, CS2)을 적층 방향으로 완전히 관통하는 깊이를 가질 수 있다. 여기서, 제3 슬릿(SL3A)은 패드 영역(PR)까지 확장되어 센터 라인(CL)과 중첩될 수 있다. 제3 슬릿(SL3A)은 복수의 개구부들(OP)을 가로지르고, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제1 계단 구조(S1)와 제2 계단 구조(S2)의 사이에 개재될 수 있다. 따라서, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제1 계단 구조(S1)와 제2 계단 구조(S2)가 제3 슬릿(SL3A)에 의해 상호 절연된다. 또한, 제3 슬릿(SL3B)은 센터 라인(CL)과 제2 슬릿들(SL2A, SL2B)의 사이에 위치되고, 제1 셀 구조물(CS1) 및 제3 계단 구조(S3)를 관통하거나, 제2 셀 구조물(CS2) 및 제4 계단 구조(S3)를 관통하는 깊이를 가질 수 있다.
제4 및 제5 슬릿들(SL4, SL5)은 동일한 레벨에 위치된 배선들을 상호 절연시키기 위한 것으로, 패드 구조물(PS) 내에 위치된다. 제4 슬릿들(SL4)은 제1 방향(I-I')으로 확장되어 제3 슬릿(SL3B)과 연결될 수 있다. 또한, 제5 슬릿들(SL5)은 제2 방향(Ⅱ-Ⅱ')으로 확장되며, 개구부(OP)를 가로질러 제4 슬릿들(SL4)과 연결될 수 있다. 따라서, 제4 및 제5 슬릿들(SL4, SL5)이 C형태로 연결된다.
여기서, 제4 슬릿들(SL4)은 패드 구조물(PS) 중 소스 선택 라인들과 연결된 배선들만 관통하는 깊이를 가질 수 있다. 또한, 제5 슬릿들(SL5)은 패드 구조물(PS)을 완전히 관통하는 깊이를 가질 수 있다. 따라서, 소스 선택 라인들과 연결된 배선들은 제2 슬릿(SL2A, SL2B), 제3 슬릿(SL3A), 제4 슬릿(SL4) 및 제5 슬릿들(SL5)에 의해 패터닝되는 반면, 워드라인들과 연결된 배선들은 제2 슬릿(SL2A, SL2B), 제3 슬릿(SL3A) 및 제5 슬릿들(SL5)에 의해 패터닝된다. 이와 같이, 제4 슬릿들(SL4)의 깊이를 조절하여, 소스 선택 라인들과 워드라인들을 상이한 형태로 패터닝할 수 있다.
도 1c 및 도 1d를 참조하면, 기판(20)의 패드 영역(PR)에 패드 구조물(PS)이 위치되고, 패드 구조물(PS)의 하부에 회로(21)이 위치된다. 여기서, 회로(21)는 트랜지스터, 캐패시터, 레지스터 등을 포함할 수 있으며, X-디코더(X-DEC)일 수 있다. 패드 구조물(PS)은 적층막들(1~16)을 포함하고, 각각의 막들(1~16)은 도전막(A) 및 절연막(B)을 포함할 수 있다. 예를 들어, 각각의 막들(1~16)은 하부의 도전막(A) 및 상부의 절연막(B)을 포함하거나, 상부의 도전막(A) 및 하부의 절연막(B)을 포함할 수 있다.
제1 계단 구조들(S11~S13)은 제1 패드들(P1)을 포함하고, 제1 패드들(P1)은 제1 배선들(L11~L13)과 전기적으로 각각 연결된다. 여기서, 제1 배선들(L11~L13)은 제1 수직 메모리 스트링의 제1 소스 선택 라인들 및/또는 제2 수직 메모리 스트링들의 제2 소스 선택 라인들과 제1 패드들(P1)을 전기적으로 연결시킨다.
제1 계단 구조들(S14)은 제1 패드들(P1)을 포함하고, 제1 패드들(P1)은 제1 배선들(L14)과 전기적으로 각각 연결된다. 여기서, 제1 배선들(L14)은 제1 수직 메모리 스트링의 제1 워드라인들 및 제2 수직 메모리 스트링의 제2 워드라인들과 제1 패드들(P1)을 전기적으로 연결시킨다.
제2 계단 구조들(S21~S24)은 센터 라인(CL)을 기준으로 제1 계단 구조들(S11~S14)과 대칭 구조를 가질 수 있으며, 제2 배선들(L21~L24)은 센터 라인(CL)을 기준으로 제1 배선들(L11~L14)과 대칭 구조를 가질 수 있다.
제3 계단 구조(S3)는 제1 수직 메모리 스트링의 제1 드레인 선택 라인과 전기적으로 연결된 제3 패드들(P3)을 포함할 수 있다. 또한, 제4 계단 구조(S4)는 제2 수직 메모리 스트링의 제2 드레인 선택 라인과 전기적으로 연결된 제4 패드들(P4)을 포함할 수 있다. 참고로, 제13막(13)의 제3 패드(P3)는 제1 수직 메모리 스트링의 제1 워드라인과 전기적으로 연결된 것일 수 있고, 제13막(13)의 제4 패드(P4)는 제2 수직 메모리 스트링의 제2 워드라인과 전기적으로 연결된 것일 수 있다.
전술한 바와 같은 구조에 따르면, 패드 구조물(PS)을 사이에 두고 양 측에 제1 셀 구조물(CS1)과 제2 셀 구조물(CS2)이 위치되며, 제1 셀 구조물(CS1)과 제2 셀 구조물(CS2)이 패드 구조물(PS)을 공유한다. 따라서, 셀 영역의 일 측에 한해 회로가 위치된 경우에 비해, 회로(21)와 셀 구조물(CS1, CS2) 간의 거리를 1/2로 감소시킬 수 있고, 그에 따라, RC 지연을 1/4로 감소시킬 수 있다. 따라서, 프로그램 속도가 빨라진다.
또한, 패드 영역(PR)의 중앙에 회로(21) 및 복수의 개구부들(OP)을 위치시키고, 복수의 개구부들(OP)의 사이에 패드들을 분산 배치시키므로, 종래에 비해 패드 영역(PR)의 면적을 감소시킬 수 있다. 뿐만 아니라, 패드 구조물을 국부적으로 패터닝하여 패드들을 형성하고 비패터닝된 영역을 배선으로 이용하므로, 공정을 단순화할 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면으로, 도 2a는 인터커넥션의 레이아웃이고 도 2b는 제1 계단 구조의 제1 방향(I-I') 단면도이다. 이하, 앞서 도 1a 내지 도 1d를 참조하여 설명한 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a 및 도 2b를 참조하면, 제1 인터커넥션(C1)은 제1 계단 구조(S11)의 제1 패드들(P11)과 제1 계단 구조(S13)의 제1 패드들(P13)을 전기적으로 연결시킨다. 또한, 제1 인터커넥션(C1)은 전기적으로 연결된 제1 패드들(P11, P13)을 회로(21)에 공통으로 연결시킨다. 예를 들어, 제1 인터커넥션(C1)은 제1 패드들(P11)와 각각 연결된 제1 콘택 플러그(31), 제1 패드들(P13)과 각각 연결된 제2 콘택 플러그(32), 개구부(OP) 내에 위치되고 회로(21)와 연결된 제3 콘택 플러그(33) 및 제1 내지 제3 콘택 플러그들(31~33)을 전기적으로 연결시키고 제1 방향(I-I')으로 확장된 배선(34)을 포함한다.
제2 인터커넥션(C2)은 제1 계단 구조(S12)의 제1 패드들(P12)을 전기적으로 연결시키고, 전기적으로 연결된 제1 패드들(P12)을 회로(21)에 공통으로 연결시킨다. 예를 들어, 제2 인터커넥션(C2)은 제1 패드들(P12)과 각각 연결된 제1 콘택 플러그들(35), 개구부(OP) 내에 위치되고 회로(21)와 연결된 제2 콘택 플러그(36)과 제1 및 제2 콘택 플러그들(35, 36)을 전기적으로 연결시키고 제1 방향(I-I')으로 확장된 배선(37)을 포함한다.
제3 인터커넥션(C3)은 제2 계단 구조(S21)의 제2 패드들(P21)과 제2 계단 구조(S23)의 제2 패드들(P23)을 전기적으로 연결시키고, 전기적으로 연결된 제1 및 제2 패드들(P21, P23)을 회로(21)에 공통으로 연결시킨다. 제4 인터커넥션(C4)은 제2 계단 구조(S22)의 제2 패드들(P22)을 회로(21)에 공통으로 연결시킨다.
제5 인터커넥션(C5)은 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제1 계단 구조들(S14)의 제1 패드들(P14)과 제2 계단 구조들(S24)의 제2 패드들(P24)을 전기적으로 연결시킨다. 이를 통해, 제1 패드들(P14)과 제2 패드들(P24) 중 동일한 레벨에 위치된 제1 패드(P14)와 제2 패드(P24)를 전기적으로 연결시킨다.
제6 인터커넥션(C6)은 제3 계단 구조(S3)의 제3 패드들(P3)과 제4 계단 구조(S4)의 제4 패드들(P4)을 전기적으로 연결시킨다. 예를 들어, 제6 인터커넥션(C6)은 제3 패드들(P3)과 각각 연결된 제4 콘택 플러그들(38), 제4 패드들(P4)과 각각 연결된 제5 콘택 플러그들(39) 및 제4 및 제5 콘택 플러그들(38, 39)을 전기적으로 연결시키는 배선(40)을 포함한다.
참고로, 하나의 메모리 스트링에 포함된 소스 선택 트랜지스터, 메모리 셀, 드레인 선택 트랜지스터 각각의 개수에 따라 연결 방식이 변경될 수 있다. 본 실시예에서는 하나의 수직 메모리 스트링이 3개의 소스 선택 트랜지스터, 10개의 메모리 셀 및 3개의 드레인 선택 트랜지스터를 포함하는 경우에 대해 도시하였다. 따라서, 제1 계단 구조(S11)의 제4 막(4)의 제1 패드(P11)는 제5 인터커넥션(C5)에 의해 제2 계단 구조(S21)의 제4 막(4)의 제2 패드(P21)와 전기적으로 연결될 수 있다. 또한, 제3 계단 구조(S3)의 제13 막(13)의 제3 패드(P3)는 제5 인터커넥션(C5)에 의해 제4 계단 구조(S4)의 제13 막(13)의 제4 패드(P4)와 전기적으로 연결될 수 있다. 이 밖에도, 하나의 수직 메모리 스트링에 포함된 트랜지스터의 종류 및 개수는 다양하게 변경될 수 있으며, 적층된 막들의 개수, 인터커넥션의 연결 방식이 변경될 수 있다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 레이아웃이다. 도 3a는 소스 선택 라인과 연결된 배선 및 패드의 레이아웃이고, 도 3b는 워드라인과 연결된 배선 패드의 레이아웃이고, 도 3c는 드레인 선택 라인과 연결된 패드의 레이아웃이다.
도 3a를 참조하면, 제1 셀 구조물(CS1)이 제1 소스 선택 라인들(SSL11~SSL14)을 포함하고, 제2 셀 구조물(CS2)이 제2 소스 선택 라인들(SSL21~SSL24)을 포함한다. 또한, 패드 구조물(PS)의 제1 및 제2 패드들(P11~P13, P21~P23)은 제1 및 제2 소스 선택 라인들(SSL11~SSL14, SSL21~SSL24)과 전기적으로 연결된다.
제1 패드들(P11)은 제1 배선들(L11)과 전기적으로 연결되고, 제1 패드들(P12)은 제1 배선들(L12)과 전기적으로 연결되고, 제1 패드들(P13)은 제1 배선들(L13)과 전기적으로 연결된다. 여기서, 동일한 레벨에 위치된 제1 배선들(L11~L13)은 슬릿들(SL)에 의해 상호 절연된다.
제1 배선(L11)은 제1 소스 선택 라인(SSL12)과 제1 패드들(P11)을 전기적으로 연결시킨다. 제1 배선(L12)은 제1 소스 선택 라인(SSL11) 및 제2 소스 선택 라인(SSL21)에 공통으로 연결되며, 제1 및 제2 소스 선택 라인들(SSL11, SSL21)과 제1 패드들(P12)을 전기적으로 연결시킨다. 제1 배선(L13)은 제2 소스 선택 라인(SSL22)과 제1 패드들(P13)을 전기적으로 연결시킨다.
제2 패드들(P21)은 제2 배선(L21)과 전기적으로 연결되고, 제2 패드들(P22)은 제2 배선(L22)과 전기적으로 연결되고, 제2 패드들(P23)은 제2 배선(L23)과 전기적으로 연결된다. 여기서, 동일한 레벨에 위치된 제2 배선들(L21~L23)은 슬릿(SL)에 의해 상호 절연된다.
제2 배선(L21)은 제1 소스 선택 라인(SSL13)과 제2 패드들(P21)을 전기적으로 연결시킨다. 제2 배선(L22)은 제1 소스 선택 라인(SSL14) 및 제2 소스 선택 라인(SSL24)에 공통으로 연결되며, 제1 및 제2 소스 선택 라인들(SSL14, SSL24)과 제2 패드들(P22)을 전기적으로 연결시킨다. 제2 배선(L23)은 제2 소스 선택 라인(SSL23)과 제2 패드들(P23)을 전기적으로 연결시킨다.
따라서, 제1 셀 구조물(CS1)에 포함된 제1 소스 선택 라인들(SSL11~SSL14)을 개별적으로 제어할 수 있다. 또한, 제2 셀 구조물(CS2)에 포함된 제2 소스 선택 라인들(SSL21~SSL24)을 개별적으로 제어할 수 있다.
도 3b를 참조하면, 제1 셀 구조물(CS1)이 제1 워드라인들 (WL11~WL14)을 포함하고, 제2 셀 구조물(CS2)이 제2 워드라인들(WL21~WL24)을 포함한다. 또한, 패드 구조물(PS)의 제1 및 제2 패드들(P14, P24)은 제1 및 제2 워드라인들 (WL11~WL14, WL21~WL24)과 전기적으로 연결된다.
제1 패드들(P14)은 제1 배선들(L14)과 전기적으로 연결되고, 제2 패드들(P24)은 제2 배선들(L24)과 전기적으로 연결된다. 여기서, 제1 배선들(L14)과 제2 배선들(L24) 중 동일한 레벨에 위치된 제1 배선(L14)과 제2 배선(L24)은 슬릿(SL)에 의해 상호 절연된다.
제1 배선(L14)은 제1 워드라인들(WL11~WL12) 및 제2 워드라인들(WL21~WL22)에 공통으로 연결되고, 제1 및 제2 워드라인들(WL11~WL12, WL21~WL22)과 제1 패드들(P14)을 전기적으로 연결시킨다. 제2 배선(L24)은 제1 워드라인들(WL13~WL14) 및 제2 워드라인들(WL23~WL24)에 공통으로 연결되고, 제1 및 제2 워드라인들(WL13~WL14, WL23~WL24)과 제2 패드들(P24)을 전기적으로 연결시킨다.
도 3c를 참조하면, 제1 셀 구조물(CS1)이 제1 드레인 선택 라인들 (DS11~DSL18)을 포함하고, 제2 셀 구조물(CS2)이 제2 드레인 선택 라인들 (DSL21~DSL28)을 포함한다. 또한, 패드 구조물(PS)의 제3 패드들(P31~P38)이 제1 드레인 선택 라인들(DSL11~DSL18)과 전기적으로 각각 연결되고, 제4 패드들(P41~P48)이 제2 드레인 선택 라인들(DSL21~DSL28)과 전기적으로 각각 연결된다. 여기서, 각각의 제3 패드들(P31~P38)은 각각의 제1 드레인 선택 라인들(DSL11~DSL18)과 직접 접하고, 각각의 제4 패드들(P41~P48)은 각각의 제2 드레인 선택 라인들(DSL21~DSL28)과 직접 접할 수 있다.
도 4a 내지 도 8a, 도 4b 내지 도 8b 및 도 9는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 레이아웃 및 단면도이다. 각 번호의 a도 및 도 9는 레이아웃이고 각 번호의 b도는 단면도이다. 이하, 앞서 설명한 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4a 및 도 4b를 참조하면, 제1 셀 영역(CR1), 제2 셀 영역(CR2) 및 패드 영역(PR)을 포함하는 기판(60) 상에 회로(61)를 형성한다. 예를 들어, 기판(60)의 패드 영역(PR)에 X-디코더를 형성한 후, 층간절연막을 형성한다. 이어서, 기판(60) 상에 적층막들(41~44)을 형성한다. 적층막들(41~44)은 기판(60)의 제1 셀 영역(CR1), 패드 영역(PR) 및 제2 셀 영역(CR2)에 형성되며, 기 형성된 회로(61)를 덮도록 형성된다.
이어서, 본 도면에는 도시되지 않았으나, 제1 및 제2 셀 영역들(CR1, CR2)의 적층막들(41~44)을 관통하는 채널막들 및 채널막들의 측벽을 감싸는 데이터 저장막을 형성할 수 있다. 여기서, 데이터 저장막은 실리콘을 포함하는 플로팅 게이트, 질화물 등의 전하 트랩물, 상변화 물질, 나노 닷 등을 포함할 수 있다.
이어서, 적층막들(41~44)을 관통하는 제1 슬릿들(SL1) 및 제1 슬릿들(SL1) 내의 제1 슬릿 절연막들(SLI1)을 형성한다. 여기서, 제1 슬릿들(SL1)은 패드 영역(PR)에 위치되며, 제1 방향(I-I')으로 확장된 라인 형태를 가질 수 있다. 또한, 제1 슬릿들(SL1)은 적층 방향으로 적층막들(41~44)을 관통한다. 제1 슬릿들(SL1)은 상호 이격되어 위치되며, 동일한 길이를 갖거나 상이한 길이를 가질 수 있다.
예를 들어, n개의 그룹들이 적층된 적층물을 최종적으로 형성하고자 하는 경우, 제1 그룹(G1)을 형성한 후에 제1 슬릿(SL1) 및 제2 슬릿 절연막(SLI1)을 형성한다. 이를 통해, 제1 그룹(G1)이 나머지 제2 내지 제n 그룹들과 상이한 패턴을 갖도록 할 수 있다. 여기서, n은 3 이상의 자연수일 수 있다.
도 5a 및 도 5b를 참조하면, 제1 그룹(G1)의 적층막들(41~44) 상에 제2 내지 제n 그룹(Gn)의 적층막들(45~56)을 형성한다. 이를 통해, 복수의 막들(41~56)이 적층된 적층물(ST)이 형성된다. 적층물(ST) 중 제1 셀 영역(CR1)에 위치된 부분은 제1 셀 구조물이 되고, 제2 셀 영역(CR2)에 위치된 부분은 제2 셀 구조물이 되고, 패드 영역(PR)에 위치된 부분은 패드 구조물이 된다. 즉, 하나의 적층물(ST)이 영역에 따라 상이한 역할을 하게 된다.
여기서, 각각의 막들(41~56)은 제1 물질막(C) 및 제2 물질막(D)을 포함할 수 있다. 예를 들어, 각각의 막들(41~56)은 하부의 제1 물질막(C) 및 상부의 제2 물질막(D)을 포함하거나, 상부의 제1 물질막(C) 및 하부의 제2 물질막(D)을 포함할 수 있다.
또한, 제1 물질막들(C)은 워드라인, 선택 라인, 패드 등의 도전막들을 형성하기 위한 것이고, 제2 물질막들(D)은 적층된 도전막들을 상호 절연시키기 위한 것이다. 예를 들어, 제1 물질막들(C)은 질화물 등을 포함하는 희생막으로 형성되고, 제2 물질막들(D)은 산화물 등을 포함하는 절연막으로 형성될 수 있다. 또는, 제1 물질막들(C)은 폴리실리콘, 텅스텐 등을 포함하는 도전막으로 형성되고, 제2 물질막들(D)은 산화물 등을 포함하는 절연막으로 형성될 수 있다. 또는, 제1 물질막들(C)은 도프드 폴리실리콘 등을 포함하는 도전막으로 형성되고, 제2 물질막들(D)은 언도프드 폴리실리콘 등을 포함하는 희생막으로 형성될 수 있다.
참고로, 적층막들(41~56)은 배선의 형태, 패드의 위치 등에 따라 그룹지어질 수 있다. 본 실시예에서는 n=3이고, 적층막들(41~56)을 제1 그룹(41~44; G1), 제2 그룹(45~52; G2) 및 제3 그룹(53~56; G3)으로 분류한다. 여기서, 제1 그룹(G1)은 제1 슬릿 절연막(SLI1)에 의해 추가로 패터닝된다는 점에서 제2 및 제3 그룹들(G2, G3)과 배선의 형태가 상이하다. 또한, 제1 및 제2 그룹들(G1, G2)은 패드들이 패드 영역(PR)의 센터에 배열되는 반면, 제3 그룹(G3)은 패드들이 셀 구조물과 접하여 위치된다는 점에서 패드의 위치가 상이하다. 한편, 적층되는 그룹의 개수, 각 그룹에 포함된 적층막들의 개수는 다양하게 변경될 수 있다.
이어서, 적층물(ST) 상에 제1 마스크 패턴(59)을 형성한다. 제1 마스크 패턴(57)은 제2 방향(Ⅱ-Ⅱ')으로 확장된 라인 형태의 제1 개구부들(OP1)을 포함한다. 이어서, 제1 마스크 패턴(59)을 이용하여 제n 그룹을 국부적으로 패터닝하여, 제n 그룹의 막들을 각각 노출시키는 복수의 계단 구조들을 형성한다.
예를 들어, n=3인 경우, 제1 마스크 패턴(59)을 베리어로 제3 그룹(G3)의 막(56)을 식각한 후, 제1 개구부(OP1)가 제1 방향(I-I')으로 확장되도록 제1 마스크 패턴(57)을 축소시킨다. 이어서, 축소된 제1 마스크 패턴(57)을 베리어로 제3 그룹(G3)의 막들(55, 56)을 식각한다. 이와 같이, 제1 마스크 패턴(57)의 축소 및 식각 공정을 반복 수행하여, 제3 그룹(G3)의 막들(53~56)을 각각 노출시키는 복수의 계단 구조를 형성한다. 이를 통해, 제1 배선들(L1) 및 제1 더미 계단 구조(DS1)를 포함하는 제1 배선 구조(LS1), 제2 배선들(L2) 및 제2 더미 계단 구조(DS2)를 포함하는 제2 배선 구조(LS2)를 형성할 수 있다. 또한, 제1 셀 구조물(CS1)과 접한 제3 계단 구조(S3) 및 제2 셀 구조물(CS2)과 접한 제4 계단 구조(S4)를 형성할 수 있다. 이어서, 제1 마스크 패턴(57)을 제거한다.
도 6a, 도 6b, 도 7a 및 도 7b를 참조하면, 적층물(ST)의 제1 내지 제n-1 그룹을 국부적으로 패터닝하여, 제1 내지 제n-1 그룹의 막들을 각각 노출시키는 복수의 계단 구조들을 형성한다. 예를 들어, n=3인 경우, 제1 및 제2 그룹의 막들을 각각 노출시키는 복수의 계단 구조들을 형성한다.
먼저, 적층물(ST) 상에 제2 개구부들(OP2)을 포함하는 제2 마스크 패턴(58)을 형성한 후, 제2 마스크 패턴(58)을 베리어로 막들(50~53)을 식각한다. 이어서, 제2 마스크 패턴(58)을 제거한다. 이어서, 적층물(ST) 상에 제3 개구부들(OP3)을 포함하는 제3 마스크 패턴(59)을 형성한 후, 제3 마스크 패턴(59)을 베리어로 막들(42~49)을 식각한다. 이를 통해, 막들(41~52)을 각각 노출시키는 제1 계단 구조들(S1) 및 제2 계단 구조들(S2)을 형성할 수 있다.
여기서, 제2 및 제3 마스크 패턴들(58, 59)은 기 형성된 제1 배선 구조(LS1), 제2 배선 구조(LS2), 제3 계단 구조(S3) 및 제4 계단 구조(S4)를 덮도록 형성되며, 제1 및 제2 계단 구조들(S1, S2)이 형성될 영역을 노출시키는 아일랜드 형태의 제2 및 제3 개구부들(OP2, OP3)을 포함한다. 적층된 막들의 수에 따라, 제2 개구부들(OP2)과 제3 개구부들(OP2, OP3)은 중첩되거나 비중첩될 수 있으며, 동일한 폭을 갖거나 상이한 폭을 가질 수 있다. 또한, 식각되는 막의 층수도 변경될 수 있다.
도 8a 및 도 8b를 참조하면, 적층물(ST) 상에 층간절연막(70)을 형성한 후, 층간절연막(70) 및 적층물(ST)을 관통하는 제4 개구부들(OP4)을 형성한다. 이어서, 제4 개구부들(OP4) 내에 절연 패턴들(71)을 형성한다. 예를 들어, 적층물(ST)의 패드 영역(PR), 즉, 패드 구조물을 관통하도록 제4 개구부들(OP4)을 형성하며, 제4 개구부들(OP4)은 패드 구조물을 완전히 관통하여 회로(61)를 노출시키는 깊이를 갖는다.
도 9를 참조하면, 적층물(ST)을 관통하는 제2 내지 제5 슬릿들(SL2, SL3A, SL3B, SL4, SL5)을 형성한다. 여기서, 제2 내지 제4 슬릿들(SL2, SL3A, SL3B, SL4)은 제1 방향(I-I')으로 확장되고, 제5 슬릿(SL5)은 제2 방향(Ⅱ-Ⅱ')으로 확장된다. 또한, 제3 슬릿(SL3A)과 제5 슬릿(SL5)이 교차되고, 제3 및 제5 슬릿들(SL3B, SL5)과 기 형성된 제1 슬릿(SL1)이 C 형태로 연결된다.
제2 슬릿들(SL2)은 이웃한 메모리 블록들(MB)을 전기적으로 분리시키기 위한 것으로, 이웃한 메모리 블록들(MB) 간의 경계에 위치된다. 제2 슬릿들(SL2)은 적층막들(41~56)을 완전히 관통하는 깊이로 형성된다. 제4 슬릿들(SL4)은 동일한 레벨에 위치된 드레인 선택 라인들을 상호 분리시키기 위한 것으로, 적층막들(41~56) 중 드레인 선택 라인용 막(54~56)을 관통하는 깊이로 형성된다. 제3 슬릿들(SL3A, SL3B)은 동일한 레벨에 위치된 소스 선택 라인들 또는 동일한 레벨에 위치된 드레인 선택 라인들을 상호 분리시키기 위한 것으로, 적층막들(41~56)을 완전히 관통하는 깊이로 형성된다. 제3 슬릿(SL3A)은 복수의 제4 개구부들(OP4)을 가로지르도록 메모리 블록의 센터에 위치된다. 또한, 제5 슬릿(SL5)은 동일한 레벨에 위치된 소스 선택 라인들을 상호 분리시키기 위한 것으로, 적층막들(41~56)을 완전히 관통하는 깊이로 형성된다.
이러한 구조에 따르면, 동일한 레벨에 위치된 소스 선택 라인들이 제1, 제3 및 제5 슬릿들(SL1, SL3A, SL3B, SL5)에 의해 상호 분리된다. 또한, 동일한 레벨에 위치된 드레인 선택 라인들이 제3 및 제4 슬릿들(SL3A, SL3B, SL4)에 의해 상호 분리된다.
한편, 제2 내지 제5 슬릿들(SL2A, SL2B, SL3A, SL3B, SL4, SL5)은 동시에 형성되거나, 복수회로 나누어 형성될 수 있다. 예를 들어, 제2, 제4 및 제5 슬릿들(SL2, SL4, SL5)을 1차로 형성한 후, 이들 내에 제2, 제4 및 제5 슬릿 절연막들을 형성한다. 이어서, 제5 슬릿들(SL5)과 교차되는 제3 슬릿들(SL3A, SL3B)을 2차로 형성한 후, 이들 내에 제3 슬릿 절연막들을 형성할 수 있다.
또한, 1차로 형성된 슬릿들 내에 지지체용 슬릿 절연막들을 형성한 후에 2차로 형성된 슬릿들을 이용하여 추가 공정을 실시할 수 있다. 일 예로, 제1 물질막들(C)이 희생막이고 제2 물질막들(D)이 절연막인 경우, 제1 물질막들(C)을 도전막으로 대체한다. 다른 예로, 제1 물질막들(C)이 도전막이고 제2 물질막들(D)이 절연막인 경우, 제1 물질막들(C)을 실리사이드화한다. 또 다른 예로, 제1 물질막들(C)이 도전막이고 제2 물질막들(D)이 희생막인 경우, 제1 물질막들(C)을 절연막으로 대체한다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 9를 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200)는 제1 셀 구조물; 제2 셀 구조물; 상기 제1 셀 구조물과 상기 제2 셀 구조물의 사이에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결되고, 복수의 계단 구조들을 갖는 패드 구조물; 상기 패드 구조물의 하부에 위치된 회로; 및 상기 패드 구조물을 관통하여 상기 회로를 노출시키고, 상기 복수의 계단 구조들의 사이에 위치된 복수의 개구부들을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 9를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 제1 셀 구조물; 제2 셀 구조물; 상기 제1 셀 구조물과 상기 제2 셀 구조물의 사이에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결되고, 복수의 계단 구조들을 갖는 패드 구조물; 상기 패드 구조물의 하부에 위치된 회로; 및 상기 패드 구조물을 관통하여 상기 회로를 노출시키고, 상기 복수의 계단 구조들의 사이에 위치된 복수의 개구부들을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 12는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 9를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 제1 셀 구조물; 제2 셀 구조물; 상기 제1 셀 구조물과 상기 제2 셀 구조물의 사이에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결되고, 복수의 계단 구조들을 갖는 패드 구조물; 상기 패드 구조물의 하부에 위치된 회로; 및 상기 패드 구조물을 관통하여 상기 회로를 노출시키고, 상기 복수의 계단 구조들의 사이에 위치된 복수의 개구부들을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 11을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 13은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 9를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 제1 셀 구조물; 제2 셀 구조물; 상기 제1 셀 구조물과 상기 제2 셀 구조물의 사이에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결되고, 복수의 계단 구조들을 갖는 패드 구조물; 상기 패드 구조물의 하부에 위치된 회로; 및 상기 패드 구조물을 관통하여 상기 회로를 노출시키고, 상기 복수의 계단 구조들의 사이에 위치된 복수의 개구부들을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
1~16, 41~56: 적층막 20, 60: 기판
21, 61: 회로 57: 제1 마스크 패턴
58: 제2 마스크 패턴 59: 제3 마스크 패턴
70: 층간절연막 71: 절연 패턴

Claims (27)

  1. 회로;
    상기 회로의 상부에 위치되고, 제1 패드들이 적층된 제1 계단 구조, 제2 패드들이 적층된 제2 계단 구조 및 제3 패드들이 적층된 제3 계단 구조를 포함하는 패드 구조물;
    상기 제1 계단 구조와 상기 제2 계단 구조의 사이에 위치되고, 상기 패드 구조물을 관통하여 상기 회로를 노출시키는 제1 개구부;
    상기 제2 계단 구조와 상기 제3 계단 구조의 사이에 위치되고, 상기 패드 구조물을 관통하여 상기 회로를 노출시키는 제2 개구부;
    상기 제1 패드들과 상기 제3 패드들을 전기적으로 연결시키고, 전기적으로 연결된 제1 패드와 제3 패드를 상기 제1 개구부 또는 상기 제2 개구부를 통해 상기 회로에 공통으로 연결시키는 제1 인터커넥션; 및
    상기 제2 패드들을 전기적으로 연결시키고, 전기적으로 연결된 제2 패드들을 상기 제1 개구부 또는 상기 제2 개구부를 통해 상기 회로에 연결시키는 제2 인터커넥션
    을 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 계단 구조와 상기 제2 계단 구조는 상기 제1 개구부를 기준으로 대칭 형태를 갖고, 상기 제1 개구부에 가까워질수록 높이가 증가하는 계단 형태를 갖는
    반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 계단 구조와 상기 제3 계단 구조는 상기 제2 개구부를 기준으로 대칭 형태를 갖고, 상기 제2 개구부와 가까워질수록 높이가 감소하는 계단 형태를 갖는
    반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 패드 구조물은,
    상기 제1 패드들과 전기적으로 각각 연결된 제1 배선들이 적층된 제1 배선 구조;
    상기 제2 패드들과 각각 전기적으로 연결된 제2 배선들이 적층된 제2 배선 구조; 및
    상기 제3 패드들과 각각 전기적으로 연결된 제3 배선들이 적층된 제3 배선 구조를 포함하고,
    동일한 레벨에 위치된 제1 내지 제3 배선들은 상호 절연된
    반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    적층된 제1 소스 선택 라인들 및 적층된 제2 소스 선택 라인들을 포함하고, 동일한 레벨에 위치된 제1 소스 선택 라인과 제2 소스 선택 라인은 상호 절연된 제1 셀 구조물;
    적층된 제3 소스 선택 라인들 및 적층된 제4 소스 선택 라인들을 포함하고, 동일한 레벨에 위치된 제3 소스 선택 라인과 제4 소스 선택 라인은 상호 절연된 제2 셀 구조물
    을 더 포함하고,
    상기 제1 배선들은 상기 제2 소스 선택 라인들과 전기적으로 각각 연결되고, 상기 제2 배선들은 상기 제1 소스 선택 라인들 및 상기 제3 소스 선택 라인들 중 동일한 레벨에 위치된 제1 소스 선택 라인과 제3 소스 선택 라인에 공통으로 연결되고, 상기 제3 배선들은 상기 제4 소스 선택 라인들과 전기적으로 각각 연결된
    을 더 포함하는 반도체 장치.
  6. 제1 셀 구조물;
    제2 셀 구조물;
    상기 제1 셀 구조물과 상기 제2 셀 구조물의 사이에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결되고, 복수의 계단 구조들을 갖는 패드 구조물;
    상기 패드 구조물의 하부에 위치된 회로; 및
    상기 패드 구조물을 관통하여 상기 회로를 노출시키고, 상기 복수의 계단 구조들의 사이에 위치된 복수의 개구부들
    을 포함하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 복수의 계단 구조들은,
    상기 제1 셀 구조물들과 전기적으로 연결된 제1 패드들이 적층된 제1 계단 구조;
    상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 제2 패드들이 적층된 제2 계단 구조; 및
    상기 제2 셀 구조물과 전기적으로 연결된 제3 패드들이 적층된 제3 계단 구조를 포함하는
    반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 복수의 개구부들은,
    상기 제1 계단 구조와 상기 제2 계단 구조의 사이에 위치되고, 상기 제1 패드들과 상기 제2 패드들을 상호 절연시키는 제1 개구부; 및
    상기 제2 계단 구조와 상기 제3 계단 구조의 사이에 위치되고, 상기 제2 패드들과 상기 제3 패드들을 상호 절연시키는 제2 개구부를 포함하는
    반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제1 패드들과 상기 제3 패드들을 전기적으로 연결시키고, 전기적으로 연결된 제1 및 제3 패드들을 상기 개구부들을 통해 상기 회로와 연결시키는 제1 인터커넥션; 및
    상기 제2 패드들을 전기적으로 연결시키고, 전기적으로 연결된 제2 패드들을 상기 개구부들을 통해 상기 회로와 연결시키는 제2 인터커넥션
    을 더 포함하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 패드 구조물은,
    상기 제1 패드들과 전기적으로 각각 연결된 제1 배선들이 적층된 제1 배선 구조, 상기 제2 패드들과 전기적으로 각각 연결된 제2 배선들이 적층된 제2 배선 구조, 및 상기 제3 패드들과 전기적으로 각각 연결된 제3 배선들이 적층된 제3 배선 구조를 포함하고,
    동일한 레벨에 위치된 제1 내지 제3 배선들은 상호 절연된
    반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제1 셀 구조물은 적층된 제1 소스 선택 라인들 및 적층된 제2 소스 선택 라인들을 포함하고, 동일한 레벨에 위치된 제1 소스 선택 라인과 제2 소스 선택 라인은 상호 절연되고,
    상기 제2 셀 구조물은 적층된 제3 소스 선택 라인들 및 적층된 제4 소스 선택 라인들을 포함하고, 동일한 레벨에 위치된 제3 소스 선택 라인과 제4 소스 선택 라인은 상호 절연된
    반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1 배선들은 상기 제1 소스 선택 라인들과 전기적으로 각각 연결되고,
    상기 제2 배선들은 제2 소스 선택 라인들과 상기 제3 소스 선택 라인들 중 동일한 레벨에 위치된 제2 소스 선택 라인과 제3 소스 선택 라인에 공통으로 연결되고,
    상기 제3 배선들은 상기 제4 소스 선택 라인들과 전기적으로 각각 연결된
    반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 복수의 개구부들을 가로지르면서 일 방향으로 확장되고, 적층 방향으로 상기 패드 구조물을 관통하는 슬릿 절연막;
    상기 슬릿 절연막을 사이에 두고 상기 제1 계단 구조와 마주하여 위치되고, 상기 제1 셀 구조물들과 전기적으로 연결된 제4 패드들이 적층된 제4 계단 구조;
    상기 슬릿 절연막을 사이에 두고 상기 제2 계단 구조와 마주하여 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결된 제5 패드들이 적층된 제5 계단 구조; 및
    상기 슬릿 절연막을 사이에 두고 상기 제3 계단 구조와 마주하여 위치되고, 상기 제2 셀 구조물과 전기적으로 연결된 제6 패드들이 적층된 제6 계단 구조
    를 더 포함하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 복수의 개구부들은,
    상기 제1 및 제3 계단 구조들과 상기 제2 및 제4 계단 구조들의 사이에 위치되고, 상기 제1 및 제3 패드들과 상기 제2 및 제4 패드들을 상호 절연시키는 제1 개구부; 및
    상기 제2 및 제4 계단 구조들과 상기 제3 및 제5 계단 구조들의 사이에 위치되고, 상기 제2 및 제4 패드들과 상기 제3 및 제5 패드들을 상호 절연시키는 제2 개구부를 포함하는
    반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 제1 패드들과 상기 제3 패드들을 전기적으로 연결시키고, 전기적으로 연결된 제1 및 제3 패드들을 상기 개구부들을 통해 상기 회로와 연결시키는 제1 인터커넥션;
    상기 제2 패드들을 전기적으로 연결시키고, 전기적으로 연결된 제2 패드들을 상기 개구부들을 통해 상기 회로와 연결시키는 제2 인터커넥션;
    상기 제4 패드들과 상기 제6 패드들을 전기적으로 연결시키고, 전기적으로 연결된 제4 및 제6 패드들을 상기 개구부들을 통해 상기 회로와 연결시키는 제3 인터커넥션; 및
    상기 제5 패드들을 전기적으로 연결시키고, 전기적으로 연결된 제5 패드들을 상기 개구부들을 통해 상기 회로와 연결시키는 제4 인터커넥션
    을 더 포함하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 패드 구조물은,
    상기 제1 패드들과 전기적으로 각각 연결된 제1 배선들이 적층된 제1 배선 구조, 상기 제2 패드들과 전기적으로 각각 연결된 제2 배선들이 적층된 제2 배선 구조, 상기 제3 패드들과 전기적으로 각각 연결된 제3 배선들이 적층된 제3 배선 구조, 상기 제4 패드들과 전기적으로 각각 연결된 제4 배선들이 적층된 제4 배선 구조, 상기 제5 패드들과 전기적으로 각각 연결된 제5 배선들이 적층된 제5 배선 구조, 및 상기 제6 패드들과 전기적으로 각각 연결된 제6 배선들이 적층된 제6 배선 구조를 포함하고,
    동일한 레벨에 위치된 제1 내지 제6 배선들은 상호 절연된
    반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 제1 셀 구조물은 상호 절연된 제1 내지 제4 소스 선택 라인들을 포함하고, 상기 제2 셀 구조물은 상호 절연된 제5 내지 제8 소스 선택 라인들을 포함하고,
    상기 제1 배선들은 상기 제2 소스 선택 라인들과 전기적으로 각각 연결되고,
    상기 제2 배선들은 상기 제1 소스 선택 라인들과 상기 제5 소스 선택 라인들 중 동일한 레벨에 위치된 제1 소스 선택 라인과 제5 소스 선택 라인에 공통으로 연결되고,
    상기 제3 배선들은 상기 제6 소스 선택 라인들과 전기적으로 각각 연결되고,
    상기 제4 배선들은 상기 제3 소스 선택 라인들과 전기적으로 각각 연결되고,
    상기 제5 배선들은 상기 제4 소스 선택 라인들과 상기 제8 소스 선택 라인들 중 동일한 레벨에 위치된 제4 소스 선택 라인과 제8 소스 선택 라인에 공통으로 연결되고,
    상기 제6 배선들은 상기 제7 소스 선택 라인들과 전기적으로 각각 연결된
    반도체 장치.
  18. 제1 셀 구조물;
    제2 셀 구조물;
    상기 제1 셀 구조물과 상기 제2 셀 구조물의 사이에 위치되고, 상기 제1 및 제2 셀 구조물들과 전기적으로 연결되고, 복수의 계단 구조들을 포함하는 패드 구조물;
    상기 패드 구조물의 하부에 위치된 회로; 및
    상기 패드 구조물을 관통하여 상기 회로를 노출시키고, 상기의 복수의 계단 구조들의 사이에 위치된 적어도 하나의 개구부
    를 포함하는 반도체 장치.
  19. 제1 방향으로 차례로 배열된 제1 셀 영역, 패드 영역 및 제2 셀 영역을 포함하는 기판의 상기 패드 영역에 회로를 형성하는 단계;
    상기 회로가 형성된 상기 기판 상에, 제1 내지 제n 그룹들이 적층된 적층물을 형성하는 단계, 여기서, n은 3 이상의 자연수;
    상기 적층물의 상기 패드 영역을 국부적으로 패터닝하여, 상기 제1 셀 영역에 위치된 제1 셀 구조물, 상기 제2 셀 영역에 위치된 제2 셀 구조물, 상기 패드 영역에 위치된 패드 구조물을 형성하는 단계, 여기서, 상기 패드 구조물은 복수의 계단 구조들을 갖고 상기 제1 및 제2 셀 구조물들과 전기적으로 연결됨; 및
    상기 패드 구조물을 관통하여 상기 회로를 노출시키고, 상기 복수의 계단 구조들의 사이에 위치된 복수의 개구부들을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 적층물을 형성하는 단계는,
    제1 물질막들 및 제2 물질막이 교대로 적층된 제1 그룹을 형성하는 단계;
    상기 제1 그룹의 상기 패드 영역을 관통하고, 상기 제1 방향으로 확장된 제1 슬릿 절연막들을 형성하는 단계; 및
    상기 제1 그룹 상에, 제1 물질막들 및 제2 물질막들이 교대로 적층된 제2 내지 제n 그룹을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 패드 구조물을 형성한 후, 상기 제1 내지 제n그룹의 상기 패드 영역을 관통하고, 상기 제1 방향과 교차된 제2 방향으로 확장되어 상기 제1 슬릿 절연막들과 연결된 제2 슬릿 절연막들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 패드 구조물을 형성하는 단계는,
    상기 적층물의 제n 그룹을 국부적으로 패터닝하여, 상기 제1 셀 구조물과 접하고 상기 제1 셀 구조물의 제n그룹과 전기적으로 연결된 제1 패드들이 적층된 제1 계단 구조 및 상기 제2 셀 구조물과 접하고 상기 제2 셀 구조물의 제n 그룹과 전기적으로 연결된 제2 패드들이 적층된 제2 계단 구조를 형성하는
    반도체 장치의 제조 방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    상기 제1 패드들과 상기 제2 패드들을 전기적으로 연결시키는 제1 인터커넥션을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 패드 구조물을 형성하는 단계는,
    상기 적층물의 제1 내지 제n-1 그룹을 국부적으로 패터닝하여, 상기 제1 셀 구조물의 제2 내지 제n-1 그룹 및 상기 제2 셀 구조물의 제2 내지 제n-1 그룹과 공통으로 연결된 제3 패드들이 적층되고, 상기 복수의 개구부들 사이에 위치된 제3 계단 구조들을 형성하는
    반도체 장치의 제조 방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제24항에 있어서,
    상기 제3 계단 구조들 및 상기 복수의 개구부들을 가로지르면서 상기 제1 방향으로 확장된 슬릿 절연막을 형성하는 단계;
    상기 슬릿 절연막에 분할된 제3 계단 구조들의 제3 패드들 중 동일한 레벨에 위치된 제3 패드들을 전기적으로 연결시키는 제2 인터커넥션을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 패드 구조물을 형성하는 단계는,
    상기 적층물의 제1 내지 제n-1 그룹을 국부적으로 패터닝하여, 상기 제1 셀 구조물의 제1 그룹과 전기적으로 연결된 제4 패드들이 적층된 제4 계단 구조, 상기 제1 및 제2 셀 구조물들의 제1 그룹과 전기적으로 연결된 제5 패드들이 적층된 제5 계단 구조 및 상기 제2 셀 구조물의 제1 그룹과 전기적으로 연결된 제6 패드들이 적층된 제6 계단 구조를 형성하는
    반도체 장치의 제조 방법.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제26항에 있어서,
    상기 제4 패드들과 상기 제6 패드들을 전기적으로 연결시키고, 전기적으로 연결된 제4 및 제6 패드들을 상기 개구부들을 통해 상기 회로와 연결시키는 제3 인터커넥션을 형성하는 단계; 및
    상기 제5 패드들을 상기 개구부들을 통해 상기 회로와 연결시키는 제4 인터커넥션을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
KR1020160080257A 2016-06-27 2016-06-27 반도체 장치 KR102415206B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020160080257A KR102415206B1 (ko) 2016-06-27 2016-06-27 반도체 장치
US15/349,518 US9853051B1 (en) 2016-06-27 2016-11-11 Semiconductor device and method of manufacturing the same
CN201611129796.6A CN107546229B (zh) 2016-06-27 2016-12-09 半导体装置及其制造方法
CN202010623869.7A CN111952310A (zh) 2016-06-27 2016-12-09 半导体装置及其制造方法
US15/812,404 US10930666B2 (en) 2016-06-27 2017-11-14 Semiconductor device and method of manufacturing the same
US17/153,610 US12120871B2 (en) 2016-06-27 2021-01-20 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160080257A KR102415206B1 (ko) 2016-06-27 2016-06-27 반도체 장치

Publications (2)

Publication Number Publication Date
KR20180001301A KR20180001301A (ko) 2018-01-04
KR102415206B1 true KR102415206B1 (ko) 2022-07-01

Family

ID=60674719

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160080257A KR102415206B1 (ko) 2016-06-27 2016-06-27 반도체 장치

Country Status (3)

Country Link
US (3) US9853051B1 (ko)
KR (1) KR102415206B1 (ko)
CN (2) CN107546229B (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102415206B1 (ko) * 2016-06-27 2022-07-01 에스케이하이닉스 주식회사 반도체 장치
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
KR102689650B1 (ko) 2018-10-25 2024-07-31 삼성전자주식회사 3차원 반도체 소자
CN114141781A (zh) 2019-01-31 2022-03-04 长江存储科技有限责任公司 三维存储器件中的阶梯形成
JP7132142B2 (ja) * 2019-02-05 2022-09-06 キオクシア株式会社 半導体記憶装置の製造方法
KR102679951B1 (ko) 2019-03-15 2024-07-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20200110052A (ko) * 2019-03-15 2020-09-23 에스케이하이닉스 주식회사 수직형 반도체장치 및 그 제조 방법
KR102688510B1 (ko) * 2019-03-28 2024-07-26 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102668097B1 (ko) 2019-07-24 2024-05-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR102701565B1 (ko) * 2019-09-25 2024-09-04 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20210109808A (ko) 2020-02-28 2021-09-07 삼성전자주식회사 수직형 메모리 소자
CN114586153A (zh) 2020-03-23 2022-06-03 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
WO2021189189A1 (en) * 2020-03-23 2021-09-30 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
KR102671265B1 (ko) * 2020-03-23 2024-05-31 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 계단실 구조 및 그 형성 방법
KR20220076989A (ko) 2020-12-01 2022-06-08 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
US11991881B2 (en) 2021-04-09 2024-05-21 Sandisk Technologies Llc Three-dimensional memory device with off-center or reverse slope staircase regions and methods for forming the same
US20220406803A1 (en) * 2021-06-16 2022-12-22 Kioxia Corporation Semiconductor memory device and method for manufacturing semiconductor memory device

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7915667B2 (en) * 2008-06-11 2011-03-29 Qimonda Ag Integrated circuits having a contact region and methods for manufacturing the same
KR20110042619A (ko) * 2009-10-19 2011-04-27 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101624975B1 (ko) * 2009-11-17 2016-05-30 삼성전자주식회사 3차원 반도체 기억 소자
KR20110108216A (ko) * 2010-03-26 2011-10-05 삼성전자주식회사 3차원 반도체 장치
KR20120030815A (ko) * 2010-09-20 2012-03-29 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
CN102915955B (zh) * 2011-08-04 2016-09-07 三星电子株式会社 半导体器件及其制造方法
KR101325492B1 (ko) * 2012-02-24 2013-11-07 서울대학교산학협력단 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 동작방법
KR20140008622A (ko) * 2012-07-10 2014-01-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102003529B1 (ko) * 2012-08-22 2019-07-25 삼성전자주식회사 적층된 전극들을 형성하는 방법 및 이를 이용하여 제조되는 3차원 반도체 장치
KR101936846B1 (ko) * 2012-10-24 2019-01-11 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
KR20140063147A (ko) 2012-11-16 2014-05-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20140075340A (ko) * 2012-12-11 2014-06-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP2014187176A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 不揮発性半導体記憶装置
KR20150073251A (ko) * 2013-12-20 2015-07-01 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102183713B1 (ko) * 2014-02-13 2020-11-26 삼성전자주식회사 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법
KR102134912B1 (ko) * 2014-03-21 2020-07-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
KR102310511B1 (ko) * 2014-12-19 2021-10-08 삼성전자주식회사 반도체 소자 및 그 형성 방법
US20160293625A1 (en) * 2015-03-31 2016-10-06 Joo-Heon Kang Three Dimensional Semiconductor Memory Devices and Methods of Fabricating the Same
KR102392685B1 (ko) * 2015-07-06 2022-04-29 삼성전자주식회사 배선 구조체를 갖는 반도체 소자
US10373970B2 (en) * 2016-03-02 2019-08-06 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
US9941209B2 (en) * 2016-03-11 2018-04-10 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
KR102415206B1 (ko) * 2016-06-27 2022-07-01 에스케이하이닉스 주식회사 반도체 장치

Also Published As

Publication number Publication date
CN107546229B (zh) 2020-07-14
US20180069021A1 (en) 2018-03-08
US12120871B2 (en) 2024-10-15
US20210143178A1 (en) 2021-05-13
US10930666B2 (en) 2021-02-23
CN107546229A (zh) 2018-01-05
US20170373088A1 (en) 2017-12-28
US9853051B1 (en) 2017-12-26
CN111952310A (zh) 2020-11-17
KR20180001301A (ko) 2018-01-04

Similar Documents

Publication Publication Date Title
KR102415206B1 (ko) 반도체 장치
KR102550571B1 (ko) 반도체 장치 및 그 제조 방법
CN110534520B (zh) 半导体器件及其制造方法
CN110310959B (zh) 半导体器件及其制造方法
US9634016B2 (en) Semiconductor device and method of manufacturing the same
KR102608180B1 (ko) 반도체 장치의 제조 방법
KR102084725B1 (ko) 반도체 메모리 장치 및 그 제조 방법
KR102467452B1 (ko) 반도체 장치 및 그 제조 방법
US10410915B2 (en) Semiconductor device
KR20180115550A (ko) 반도체 장치의 제조 방법
KR102535855B1 (ko) 반도체 장치
KR20170022481A (ko) 반도체 장치 및 그 제조 방법
CN111554685B (zh) 半导体装置及其制造方法
KR102512322B1 (ko) 반도체 장치의 제조 방법
CN112563280A (zh) 半导体器件及其制造方法
KR20210011802A (ko) 반도체 장치 및 이의 제조 방법
KR20230017619A (ko) 반도체 장치 및 그 제조 방법
KR20220168000A (ko) 반도체 장치 및 그 제조 방법
KR20210136455A (ko) 반도체 장치 및 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant