KR102408617B1 - Light emitting device package, and light emitting apparatus including the package - Google Patents
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Abstract
실시 예의 발광 소자 패키지는, 기판과, 기판 아래에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물과, 제2 도전형 반도체층 및 활성층을 관통하는 관통홀에 매립되어 제1 도전형 반도체층과 연결된 제1 전극과, 제1 전극과 발광 구조물 사이에 배치된 제1 패시베이션층 및 제1 전극과 전기적으로 이격되어, 제2 도전형 반도체층과 연결된 제2 전극을 포함하고, 제1 전극은 제1 패시베이션층을 사이에 두고 발광 구조물의 측벽으로부터 발광 구조물의 아래로 절곡되어 배치된다.The light emitting device package of the embodiment includes a substrate and a light emitting structure disposed under the substrate, the light emitting structure including a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer, and a penetration through the second conductivity type semiconductor layer and the active layer The first electrode buried in the hole and connected to the first conductivity-type semiconductor layer, the first passivation layer disposed between the first electrode and the light emitting structure, and the first electrode are electrically spaced apart from each other and connected to the second conductivity-type semiconductor layer It includes two electrodes, wherein the first electrode is disposed to be bent downward from the sidewall of the light emitting structure with the first passivation layer interposed therebetween.
Description
실시 예는 발광 소자 패키지 및 이를 포함하는 발광 장치에 관한 것이다.The embodiment relates to a light emitting device package and a light emitting device including the same.
발광 다이오드(LED:Light Emitting Diode)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.A light emitting diode (LED) is a type of semiconductor device that converts electricity into infrared or light by using characteristics of a compound semiconductor to send and receive signals or used as a light source.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적 및 화학적 특성으로 인해 발광 다이오드(LED:Light Emitting Diode) 또는 레이저 다이오드(LD:Laser Diode) 등의 발광 소자의 핵심 소재로 각광을 받고 있다.Group III-V nitride semiconductors are in the spotlight as a core material for light emitting devices such as light emitting diodes (LEDs) or laser diodes (LDs) due to their physical and chemical properties. have.
이러한 발광 다이오드는 백열등과 형광등 등의 기존 조명기구에 사용되는 수은(Hg)과 같은 환경 유해물질이 포함되어 있지 않아 우수한 친환경성을 가지며, 긴 수명과 저전력 소비특성 등과 같은 장점이 있기 때문에 기존의 광원들을 대체하고 있다. 이러한 발광 다이오드를 포함하는 기존의 발광 소자 패키지의 신뢰성을 개선시키기 위한 다각도의 연구가 진행되고 있다.Since these light emitting diodes do not contain environmentally harmful substances such as mercury (Hg) used in conventional lighting fixtures such as incandescent and fluorescent lamps, they have excellent eco-friendliness, and have advantages such as long lifespan and low power consumption characteristics. are replacing them Various studies are being conducted to improve the reliability of a conventional light emitting device package including such a light emitting diode.
실시 예는 개선된 전극 구조를 갖는 발광 소자 패키지 및 이를 포함하는 발광 장치를 제공한다.The embodiment provides a light emitting device package having an improved electrode structure and a light emitting device including the same.
실시 예에 의한 발광 소자 패키지는, 기판; 상기 기판 아래에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 제2 도전형 반도체층 및 상기 활성층을 관통하는 관통홀에 매립되어 상기 제1 도전형 반도체층과 연결된 제1 전극; 상기 제1 전극과 상기 발광 구조물 사이에 배치된 제1 패시베이션층; 및 상기 제1 전극과 전기적으로 이격되어, 상기 제2 도전형 반도체층과 연결된 제2 전극을 포함하고, 상기 제1 전극은 상기 제1 패시베이션층을 사이에 두고, 상기 발광 구조물의 측벽으로부터 상기 발광 구조물의 아래로 절곡되어 배치될 수 있다.A light emitting device package according to an embodiment includes a substrate; a light emitting structure disposed under the substrate and including a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer; a first electrode buried in a through hole passing through the second conductivity type semiconductor layer and the active layer and connected to the first conductivity type semiconductor layer; a first passivation layer disposed between the first electrode and the light emitting structure; and a second electrode electrically spaced apart from the first electrode and connected to the second conductivity-type semiconductor layer, wherein the first electrode has the first passivation layer interposed therebetween, and the light emission from the sidewall of the light emitting structure The structure may be bent down and disposed.
예를 들어, 상기 제1 패시베이션층은 상기 관통홀에서 노출된 상기 발광 구조물의 측벽과 상기 제1 전극 사이에 배치된 제1-1 패시베이션층; 및 상기 제1-1 패시베이션층으로부터 상기 발광 구조물의 하면 외측까지 연장되어 배치된 제1-2 패시베이션층을 포함할 수 있다.For example, the first passivation layer may include: a 1-1 passivation layer disposed between a sidewall of the light emitting structure exposed in the through hole and the first electrode; and a 1-2 th passivation layer extending from the 1-1 passivation layer to an outer side of a lower surface of the light emitting structure.
예를 들어, 상기 제1 패시베이션층은 상기 관통홀에서 상기 제1-1 패시베이션층으로부터 절곡 연장되어 상기 제1 도전형 반도체층 아래에 배치된 제1-3 패시베이션층을 더 포함할 수 있다.For example, the first passivation layer may further include a 1-3 th passivation layer bent and extended from the 1-1 passivation layer in the through hole and disposed under the first conductivity-type semiconductor layer.
예를 들어, 상기 제1 전극은 상기 관통홀에 매립되어 상기 제1 도전형 반도체층과 연결되고, 상기 제1-1 패시베이션층을 사이에 두고 상기 제2 도전형 반도체층 및 상기 활성층과 대면하는 제1-1 전극; 상기 제1-1 전극의 아래에 배치된 제1-2 전극; 및 상기 제1-2 전극으로부터 연장되어, 상기 제1-2 패시베이션층을 사이에 두고 상기 제2 도전형 반도체층의 하면과 전기적으로 이격된 제1-3 전극을 포함할 수 있다.For example, the first electrode is buried in the through hole and connected to the first conductivity type semiconductor layer, and faces the second conductivity type semiconductor layer and the active layer with the 1-1 passivation layer therebetween. 1-1 electrode; a first-second electrode disposed under the first-first electrode; and 1-3 electrodes extending from the 1-2 electrodes and electrically spaced apart from the lower surface of the second conductivity-type semiconductor layer with the 1-2 passivation layer interposed therebetween.
예를 들어, 상기 제1-2 패시베이션층 아래에 배치된 상기 제1-3 전극의 두께는 상기 관통홀의 깊이와 동일할 수 있다.For example, the thickness of the 1-3 electrodes disposed under the 1-2 passivation layer may be the same as the depth of the through hole.
예를 들어, 상기 제1-3 전극과, 상기 제1-2 패시베이션층 및 상기 발광 구조물은 상기 발광 구조물의 두께 방향으로 중첩될 수 있다.For example, the 1-3 th electrodes, the 1-2 th passivation layer, and the light emitting structure may overlap in a thickness direction of the light emitting structure.
예를 들어, 상기 발광 소자 패키지는 상기 제1 전극의 하면 중 적어도 일부를 노출시키면서 상기 제1-2 패시베이션층과 함께 상기 제1 전극을 감싸도록 배치된 제2 패시베이션층을 더 포함할 수 있다.For example, the light emitting device package may further include a second passivation layer disposed to surround the first electrode together with the 1-2 passivation layer while exposing at least a portion of a lower surface of the first electrode.
예를 들어, 상기 제2 패시베이션층은 상기 제1-1 전극의 하면 중 일부를 노출시키면서 상기 제1-2 패시베이션층과 함께 상기 제1-2 및 제1-3 전극을 감싸도록 배치될 수 있다.For example, the second passivation layer may be disposed to cover the 1-2 and 1-3 electrodes together with the 1-2 passivation layer while exposing a portion of the lower surface of the 1-1 electrode. .
예를 들어, 상기 제1 패시베이션층과 상기 제2 패시베이션층은 동일한 물질을 포함할 수 있다.For example, the first passivation layer and the second passivation layer may include the same material.
예를 들어, 상기 제1 전극은 Cr, Al, Ni, Cu 또는 Ti 중 적어도 하나를 포함할 수 있다.For example, the first electrode may include at least one of Cr, Al, Ni, Cu, and Ti.
예를 들어, 상기 제1 전극은 상기 관통홀에서 상기 제1 도전형 반도체층 아래에 순차적으로 적층된 Cr/Al/Ni/Cu/Ni/Ti을 포함할 수 있다.For example, the first electrode may include Cr/Al/Ni/Cu/Ni/Ti sequentially stacked under the first conductivity-type semiconductor layer in the through hole.
예를 들어, 상기 제2 전극은 광 반사 특성을 갖는 물질을 포함할 수 있다.For example, the second electrode may include a material having light reflection properties.
예를 들어, 상기 발광 소자 패키지는 상기 제2 전극과 상기 제2 도전형 반도체층 사이에 배치된 투광 전극층을 더 포함할 수 있다.For example, the light emitting device package may further include a light-transmitting electrode layer disposed between the second electrode and the second conductivity-type semiconductor layer.
예를 들어, 상기 발광 소자 패키지는 상기 제1 전극과 연결된 제1 패드; 상기 제2 전극과 연결된 제2 패드; 및 상기 제1 패드와 상기 제2 전극 사이에 배치되고, 상기 제2 패드와 상기 제1 전극 사이에 배치된 제3 패시베이션층을 더 포함할 수 있다.For example, the light emitting device package may include a first pad connected to the first electrode; a second pad connected to the second electrode; and a third passivation layer disposed between the first pad and the second electrode and disposed between the second pad and the first electrode.
예를 들어, 상기 제3 패시베이션층은 분산 브래그 반사층을 포함할 수 있다.For example, the third passivation layer may include a diffuse Bragg reflective layer.
예를 들어, 상기 제1-2 패시베이션층과 상기 제1-3 전극이 상기 발광 구조물의 두께 방향으로 중첩되는 폭은 2㎛ 이상일 수 있다.For example, the overlapping width of the 1-2 passivation layer and the 1-3 electrodes in the thickness direction of the light emitting structure may be 2 μm or more.
다른 실시 예에 의한 발광 장치는 상기 발광 소자 패키지를 포함할 수 있다.A light emitting device according to another embodiment may include the light emitting device package.
실시 예에 따른 발광 소자 패키지 및 이를 포함하는 발광 장치는 비교 례보다 구동 전압이 상대적으로 상승하지 않고, 개선된 발광 효율을 가지며, 저전류 불량이 없다.The light emitting device package and the light emitting device including the same according to the embodiment do not have a relatively higher driving voltage than the comparative example, have improved light emitting efficiency, and have no low current failure.
도 1은 실시 예에 의한 발광 소자 패키지의 평면도를 나타낸다.
도 2는 도 1에 도시된 발광 소자 패키지의 단면도를 나타낸다.
도 3은 도 2에 도시된 'A' 부분을 확대 도시한 단면도를 나타낸다.
도 4는 도 2에 도시된 'A' 부분을 확대 도시한 다른 실시 예에 의한 단면도를 나타낸다.
도 5a 내지 도 5f는 도 1 및 도 2에 도시된 발광 소자 패키지의 제조 방법을 설명하기 위한 공정 평면도를 나타낸다.
도 6a 내지 도 6h는 도 1 및 도 2에 도시된 발광 소자 패키지의 제조 방법을 설명하기 위한 공정 단면도를 나타낸다.
도 7은 비교 례에 의한 발광 소자 패키지에서 도 2에 도시된 실시 예에 의한 발광 소자 패키지의 'A' 부분에 상응하는 부분만을 확대하여 도시한 단면도를 나타낸다.
도 8은 도 7에 도시된 비교 례에 의한 발광 소자 패키지에서 n형 전극의 형성 공정을 설명하기 위한 국부적인 공정 단면도이다.1 is a plan view of a light emitting device package according to an embodiment.
FIG. 2 is a cross-sectional view of the light emitting device package shown in FIG. 1 .
FIG. 3 is an enlarged cross-sectional view of part 'A' shown in FIG. 2 .
4 is a cross-sectional view showing an enlarged view of part 'A' shown in FIG. 2 according to another embodiment.
5A to 5F are process plan views illustrating a method of manufacturing the light emitting device package shown in FIGS. 1 and 2 .
6A to 6H are cross-sectional views illustrating a method of manufacturing the light emitting device package shown in FIGS. 1 and 2 .
FIG. 7 is an enlarged cross-sectional view of only a portion corresponding to part 'A' of the light emitting device package according to the embodiment shown in FIG. 2 in the light emitting device package according to the comparative example.
8 is a local cross-sectional view illustrating a process of forming an n-type electrode in the light emitting device package according to the comparative example shown in FIG. 7 .
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings to help the understanding of the present invention by giving examples and to explain the present invention in detail. However, embodiments according to the present invention may be modified in various other forms, and the scope of the present invention should not be construed as being limited to the embodiments described below. The embodiments of the present invention are provided in order to more completely explain the present invention to those of ordinary skill in the art.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiment according to the present invention, in the case where it is described as being formed on "up (above)" or "below (on or under)" of each element, upper (upper) or lower (lower) (on or under) includes both elements in which two elements are in direct contact with each other or one or more other elements are disposed between the two elements indirectly. In addition, when expressed as “up (up)” or “down (on or under)”, the meaning of not only the upward direction but also the downward direction based on one element may be included.
또한, 이하에서 이용되는 "제1" 및 "제2," "상/상부/위" 및 "하/하부/아래" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.Also, as used hereinafter, relational terms such as “first” and “second,” “top/top/top” and “bottom/bottom/bottom” refer to any physical or logical relationship between such entities or elements or It may be used only to distinguish one entity or element from another, without requiring or implying an order.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.In the drawings, the thickness or size of each layer is exaggerated, omitted, or schematically illustrated for convenience and clarity of description. In addition, the size of each component does not fully reflect the actual size.
도 1은 실시 예에 의한 발광 소자 패키지(100)의 평면도를 나타내고, 도 2는 도 1에 도시된 발광 소자 패키지(100)의 단면도를 나타낸다. 이해를 돕기 위해, 도 6b에 도시된 관통홀(TH)을 도 2에서 점선으로 표기한다.1 is a plan view of a light
도 1 및 도 2를 참조하면, 실시 예에 의한 발광 소자 패키지(100)는 기판(110), 패키지 몸체(또는, 몸체)(112), 발광 구조물(120), 제1, 제2 및 제3 패시베이션(passivation)층(130A, 150, 170), 제1 및 제2 전극(140, 164), 투광 전극층(162), 제1 및 제2 패드(182, 184), 제1 및 제2 솔더부(186, 188), 제1 및 제2 리드 프레임(192, 194), 절연부(196) 및 몰딩 부재(198)를 포함할 수 있다.1 and 2 , the light
도 2에 도시된 기판(110), 발광 구조물(120), 제1, 제2 및 제3 패시베이션층(130A, 150, 170), 제1 및 제2 전극(140, 164), 투광 전극층(162), 제1 및 제2 패드(182, 184)는 도 1에 도시된 I-I'선을 따라 절취한 단면도에 해당한다.The
설명의 편의상, 도 2에 도시된 패키지 몸체(112), 제1 및 제2 솔더부(186, 188), 제1 및 제2 리드 프레임(192, 194), 절연부(196) 및 몰딩 부재(198)는 도 1에 도시되지 않고 생략된다.For convenience of description, the
기판(110) 아래에 발광 구조물(120)이 배치될 수 있다. 기판(110)은 도전형 물질 또는 비도전형 물질을 포함할 수 있다. 예를 들어, 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 및 Si 중 적어도 하나를 포함할 수 있으나, 실시 예는 기판(110)의 물질에 국한되지 않는다.The
기판(110)과 발광 구조물(120) 간의 열 팽창 계수(CTE:Coefficient of Thermal Expansion)의 차이 및 격자 부정합을 개선하기 위해, 이들(110, 120) 사이에 버퍼층(또는, 전이층)(미도시)이 더 배치될 수도 있다. 버퍼층은 예를 들어 Al, In, N 및 Ga로 구성되는 군으로부터 선택되는 적어도 하나의 물질을 포함할 수 있으나, 이에 국한되지 않는다. 또한, 버퍼층은 단층 또는 다층 구조를 가질 수도 있다.In order to improve a difference in coefficient of thermal expansion (CTE) and a lattice mismatch between the
발광 구조물(120)은 기판(110) 아래에 배치되며, 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 포함할 수 있다.The
제1 도전형 반도체층(122)은 기판(110) 아래에 배치될 수 있다. 제1 도전형 반도체층(122)은 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 제1 도전형 반도체층(122)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.The first conductivity
예를 들어, 제1 도전형 반도체층(122)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 도전형 반도체층(122)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상을 포함할 수 있다.For example, the first conductivity
활성층(124)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(126) 사이에 배치될 수 있다. 활성층(124)은 제1 도전형 반도체층(122)을 통해서 주입되는 전자(또는, 정공)와 제2 도전형 반도체층(126)을 통해서 주입되는 정공(또는, 전자)이 서로 만나서, 활성층(124)을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다. 활성층(124)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW:Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.The
활성층(124)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 갖는 물질로 형성될 수 있다.The well layer/barrier layer of the
활성층(124)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 도전형 클래드층은 활성층(124)의 장벽층의 밴드갭 에너지보다 더 높은 밴드갭 에너지를 갖는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.A conductive cladding layer (not shown) may be formed on and/or below the
또한, 실시 예에 의하면, 활성층(124)은 자외선 파장 대역의 광을 방출할 수 있다. 여기서, 자외선 파장 대역이란, 100 ㎚ 내지 400 ㎚의 파장 대역을 의미한다. 특히, 활성층(124)은 100 ㎚ 내지 280 ㎚ 파장 대역의 광을 방출할 수 있다. 그러나, 실시 예는 활성층(124)에서 방출되는 광의 파장 대역에 국한되지 않는다.Also, according to an embodiment, the
제2 도전형 반도체층(126)은 활성층(124) 아래에 배치될 수 있다. 제2 도전형 반도체층(126)은 반도체 화합물로 형성될 수 있으며, Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 예컨대, 제2 도전형 반도체층(126)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(126)에는 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(126)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.The second conductivity
제1 도전형 반도체층(122)은 n형 반도체층으로, 제2 도전형 반도체층(126)은 p형 반도체층으로 구현할 수 있다. 또는, 제1 도전형 반도체층(122)은 p형 반도체층으로, 제2 도전형 반도체층(126)은 n형 반도체층으로 구현할 수도 있다.The first conductivity-
발광 구조물(120)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.The
제1 전극(140)은 관통홀(TH)에 매립되어 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있다. 도 6b에 예시된 바와 같이, 관통홀(TH)은 제2 도전형 반도체층(126)과 활성층(124)을 관통하므로 관통홀이라 칭하지만, 일종의 블라인드 홀(blind hole)이다.The
제1 전극(140)은 오믹 접촉하는 물질을 포함하여 오믹 역할을 수행함으로써 별도의 오믹층(미도시)이 배치될 필요가 없을 수도 있고, 별도의 오믹층이 제1 전극(140) 위 또는 아래에 배치될 수도 있다.Since the
한편, 제1 패시베이션층(130A)은 제1 전극(140)과 발광 구조물(120) 사이에 배치된다. 구체적으로, 제1 패시베이션층(130A)은 제1 전극(140)과 발광 구조물(120)의 측벽 (120-1) 사이 및 제1 전극(140)과 발광 구조물(120)의 하면 외측(120-2) 사이에 배치될 수 있다.Meanwhile, the
이 경우, 제1 전극(140)은 제1 패시베이션층(130A)을 사이에 두고, 발광 구조물(120)의 측벽(120-1)으로부터 발광 구조물(120)의 아래로 절곡되어 배치될 수 있다.In this case, the
도 3은 도 2에 도시된 'A' 부분을 확대 도시한 단면도를 나타낸다.FIG. 3 is an enlarged cross-sectional view of part 'A' shown in FIG. 2 .
일 실시 예에 의하면, 도 3에 예시된 바와 같이, 제1 패시베이션층(130A)은 제1-1 패시베이션층(132) 및 제1-2 패시베이션층(134)을 포함할 수 있다. 제1-1 패시베이션층(132)은 관통홀(TH)에서 노출된 발광 구조물(120)의 측벽(120-1)과 제1 전극(140) 사이에 배치될 수 있다. 제1-2 패시베이션층(134)은 제1-1 패시베이션층(132)으로부터 발광 구조물(120)의 하면 외측(120-2)까지 발광 구조물(120)의 두께 방향과 교차하는 방향으로 연장되어 배치될 수 있다. 여기서, 발광 구조물(120)의 두께 방향과 교차하는 방향(이하, 교차 방향)은 예를 들어, 발광 구조물(120)의 두께 방향과 수직한 방향(이하, 수직 방향)일 수 있다.According to an embodiment, as illustrated in FIG. 3 , the
도 4는 도 2에 도시된 'A' 부분을 확대 도시한 다른 실시 예(A2)에 의한 단면도를 나타낸다.4 is a cross-sectional view according to another embodiment (A2) showing an enlarged view of the portion 'A' shown in FIG. 2 .
다른 실시 예에 의하면, 도 4에 예시된 바와 같이, 제1 패시베이션층(130B)은 제1-1 및 제1-2 패시베이션층(132, 134)뿐만 아니라 제1-3 패시베이션층(136)을 더 포함할 수 있다. 여기서, 제1-1 및 제1-2 패시베이션층(132, 134)은 도 3에 도시된 바와 같다. 제1-3 패시베이션층(136)은 관통홀(TH)에서 제1-1 패시베이션층(132)으로부터 교차 방향으로 절곡 연장되어 제1 도전형 반도체층(122) 아래에 배치될 수 있다.According to another embodiment, as illustrated in FIG. 4 , the
한편, 도 3 및 도 4를 참조하면, 제1 전극(140)은 제1-1 전극(142), 제1-2 전극(144) 및 제1-3 전극(146)을 포함할 수 있다. Meanwhile, referring to FIGS. 3 and 4 , the
제1-1 전극(142)은 관통홀(TH)에 매립되어 제1 도전형 반도체층(122)과 연결될 수 있다. 또한, 제1-1 전극(142)은 제1-1 패시베이션층(132)을 사이에 두고 제2 도전형 반도체층(126) 및 활성층(124)과 대면하여 전기적으로 이격될 수 있다. 즉, 제1-1 전극(142)과 제2 도전형 반도체층(126) 사이에 제1-1 패시베이션층(132)이 배치되고, 제1-1 전극(142)과 활성층(124) 사이에 제1-1 패시베이션층(132)이 배치될 수 있다.The first-
제1-2 전극(144)은 제1-1 전극(142)의 아래에 배치될 수 있다.The 1-2
제1-3 전극(146)은 제1-2 전극(144)으로부터 교차 방향으로 연장되어, 제1-2 패시베이션층(134)을 사이에 두고 제2 도전형 반도체층(126)의 하면(126-1)과 전기적으로 이격될 수 있다. 즉, 제1-3 전극(146)과, 제1-2 패시베이션층(134) 및 발광 구조물(120)은 발광 구조물(120)의 두께 방향으로 중첩될 수 있다.The 1-3
또한, 제1-2 패시베이션층(134) 아래에 배치된 제1-3 전극(146)의 두께(T)는 관통홀(TH)의 깊이(D)와 동일할 수 있다.Also, a thickness T of the 1-3
또한, 도 3 및 도 4에 도시된 제1 전극(140)에서 제1-3 전극(146)은 제1-2 패시베이션층(134)의 하면(134-2)에 대해 소정 각도(θ)로 경사지게 형성될 수 있다. 이는 도 6d에서 보다 상세히 후술된다.In addition, in the
한편, 제2 패시베이션층(150)은 제1 전극(140)의 하면 중 적어도 일부(144-1)를 노출시키면서, 제1-2 패시베이션층(134)과 함께 제1 전극(140)을 감싸도록 배치될 수 있다. 즉, 제2 패시베이션층(150)은 제1-2 전극(144)의 하면 중 일부(144-1)를 노출시키면서 제1-2 패시베이션층(134)과 함께 제1-2 전극(144) 및 제1-3 전극(146)을 감싸도록 배치될 수 있다.Meanwhile, the
또한, 전술한 제1 패시베이션층(130A, 130B)과 제2 패시베이션층(150)은 동일한 물질을 포함할 수 있다.In addition, the above-described
또한, 도 3에 도시된 제1 패시베이션층(130A)에서 제1-2 패시베이션층(134)의 단부(134-1)와 후술되는 제2 패시베이션층(150)의 측부(150-1)는 서로 동일한 각도로 경사지게 형성될 수 있다. 즉, 도 3에 도시된 제2 패시베이션층(150)은 제1-2 페시베이션층(134)의 하부(134-2)의 아래에 배치되지만 제1-2 패시베이션층(134)의 단부(134-1)에는 배치되지 않는다.In addition, in the
반면에, 도 4에 도시된 제2 패시베이션층(150)은 제1-2 패시베이션층(134)의 하부(134-2)의 아래에 배치될 뿐만 아니라 제1-2 패시베이션층(134)의 단부(134-1)의 옆에도 배치될 수 있다.On the other hand, the
이와 같이, 제1 패시베이션층(130A, 130B)과 제2 패시베이션층(150)의 형상이 다름을 제외하면, 도 3에 도시된 일 실시 예(A1)의 단면도는 도 4에 도시된 다른 실시 예(A2)에 의한 단면도와 동일하다. 그러므로, 도 4에 도시된 실시 예(A2)에서 도 3에 도시된 실시 예(A1)와 중복되는 부분에 대해서는 설명을 생략한다.As such, except that the shapes of the
한편, 제1 전극(140)과 제2 전극(164)은 제1 패시베이션층(130A, 130B)에 의해 서로 전기적으로 이격되며, 제2 전극(164)은 제2 도전형 반도체층(126)과 전기적으로 연결될 수 있다.Meanwhile, the
또한, 제2 전극(164)은 오믹 특성을 가질 수 있으며, 제2 도전형 반도체층(126)과 오믹 접촉하는 물질을 포함할 수 있다. 만일, 제2 전극(164)이 오믹 역할을 수행할 경우, 별도의 오믹층(미도시)은 형성되지 않을 수 있다.In addition, the
또한, 투광 전극층(162)은 제2 전극(164)과 제2 도전형 반도체층(126) 사이에 배치될 수 있다. 투광 전극층(162)은 제2 도전형 반도체층(126)의 전기적 특성을 개선시키기 위해 배치될 수 있다. 투광 전극층(162)은 투명 전도성 산화막(TCO:Tranparent Conductive Oxide)일 수 있다. 예를 들어, 투광 전극층(162)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다.In addition, the light-transmitting
도 1 및 도 2에 예시된 발광 소자 패키지(100)는 플립 칩 본딩(flip chip bonding) 구조이기 때문에, 활성층(124)에서 방출된 광은 제1 전극(140), 제1 도전형 반도체층(122) 및 기판(110)을 통해 출사될 수 있다. 이를 위해, 제1 전극(140), 제1 도전형 반도체층(122) 및 기판(110)은 광 투과성을 갖는 물질로 이루어질 수 있다. 이때, 제2 도전형 반도체층(126)과 제2 전극(164)은 광 투과성이나 비투과성을 갖는 물질 또는 반사성을 갖는 물질로 이루어질 수 있으나, 실시 예는 특정한 물질에 국한되지 않을 수 있다. 예를 들어, 제2 전극(164)은 광 반사 특성을 갖는 물질을 포함하여 반사층의 역할을 수행할 수 있다.Since the light emitting
제1 및 제2 전극(140, 164)은 제1 및 제2 도전형 반도체층(122, 126) 상의 각각에 양질로 성장될 수 있는 어느 물질로 형성될 수 있다. 예를 들어, 제1 및 제2 전극(140, 164) 각각은 금속으로 형성될 수 있으며, Cr, Cu, Ti, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합 예를 들어, Cr, Al, Ni, Cu 및 Ti로 이루어질 수 있다.The first and
예를 들어, 제1 전극(140)은 관통홀(TH)에서 제1 도전형 반도체층(122) 아래에 순차적으로 적층된 Cr/Al/Ni/Cu/Ni/Ti을 포함할 수 있다. 즉, 제1 전극(140)은 제1 도전형 반도체층(122) 아래에 배치된 Cr층, Cr층 아래에 배치된 Al층, Al층 아래에 배치된 Ni층, Ni층 아래에 배치된 Cu층, Cu층 아래에 배치된 Ni층 및 Ni층 아래에 배치된 Ti층을 포함할 수 있다.For example, the
한편, 제1 패드(182)는 제1 전극(140)과 전기적으로 연결되고, 제2 패드(184)는 제2 전극(164)과 전기적으로 연결될 수 있다.Meanwhile, the
제3 패시베이션층(170)은 제1 패드(182)와 제2 전극(164) 사이에 배치되어, 제1 패드(182)와 제2 전극(164)을 전기적으로 이격시키는 역할을 수행한다. 또한, 제3 패시베이션층(170)은 제2 패드(184)와 제1 전극(140) 사이에 배치되어, 제2 패드(184)와 제1 전극(140)을 전기적으로 이격시키는 역할을 수행할 수 있다.The
전술한 바와 같이, 제1 및 제2 패드(182, 184)는 서로 전기적으로 이격되어 배치된다. 제1 패드(182) 및 제2 패드(184) 각각은 전기적 전도성을 갖는 금속 물질을 포함할 수 있으며, 제1 및 제2 전극(140, 164) 각각의 물질과 동일하거나 다른 물질을 포함할 수 있다.As described above, the first and
또한, 제3 패시베이션층(170)은 분산 브래그 반사층(DBR:Distributed Bragg Reflector)을 포함할 수 있다. 이 경우, 제3 패시베이션층(170)은 절연 기능과 반사 기능을 모두 수행할 수 있다.Also, the
DBR은 굴절률이 서로 다른 제1 층(미도시) 및 제2 층(미도시)이 교대로 적어도 1회 이상 적층된 구조일 수 있다. DBR은 전기 절연 물질일 수 있다. 예컨대, 제1 층은 TiO2와 같은 제1 유전체층이고, 제2 층은 SiO2와 같은 제2 유전체층을 포함할 수 있다. 예컨대, DBR은 TiO2/SiO2층이 적어도 1회 이상 적층된 구조일 수 있다. 제1 층 및 제2 층 각각의 두께는 λ/4이고, λ는 발광 셀에서 발생하는 광의 파장일 수 있다.The DBR may have a structure in which a first layer (not shown) and a second layer (not shown) having different refractive indices are alternately stacked at least once or more. DBR may be an electrically insulating material. For example, the first layer may be a first dielectric layer such as TiO 2 , and the second layer may include a second dielectric layer such as SiO 2 . For example, DBR may have a structure in which TiO 2 /SiO 2 layers are stacked at least once. A thickness of each of the first layer and the second layer may be λ/4, and λ may be a wavelength of light generated in the light emitting cell.
제2 전극(164)이 반사성 물질을 포함할 경우, 활성층(124)에서 방출되어 기판(110)을 향해 상부로 진행하지 않고 제1 및 제2 리드 프레임(192, 194)을 향해 하부로 진행하는 광이 제2 전극(164)에 의해 반사되어 상부로 진행함으로써, 발광 소자 패키지(100)의 광 추출 효율이 개선될 수 있다.When the
또한, 제3 패시베이션층(170)이 분산 브래그 반사층으로 구현될 경우, 활성층(124)에서 방출된 후 제2 전극(164)에 의해 반사되지 않고 또는 반사될 수 없어 제1 및 제2 리드 프레임(192, 194)을 향해 하부로 진행하는 광이 제3 패시베이션층(170)에 의해 반사되어 상부로 진행함으로써, 발광 소자 패키지(100)의 광 추출 효율이 더욱 개선될 수 있다.In addition, when the
한편, 제1 및 제2 솔더부(186, 188)는 제1 및 제2 패드(182, 184)와 각각 전기적으로 연결될 수 있다. 제1 솔더부(186)는 제1 리드 프레임(192)에 전기적으로 연결되고, 제2 솔더부(188)는 제2 리드 프레임(194)에 전기적으로 연결될 수 있다. 즉, 제1 솔더부(186)는 제1 리드 프레임(192)과 제1 패드(182) 사이에 배치되어 이들(192, 182)을 서로 전기적으로 연결시키고, 제2 솔더부(188)는 제2 리드 프레임(194)과 제2 패드(184) 사이에 배치되어, 이들(194, 184)을 서로 전기적으로 연결시킬 수 있다.Meanwhile, the first and
전술한 제1 및 제2 솔더부(186, 188)는 제1 및 제2 패드(182, 184)를 통해 제1 및 제2 도전형 반도체층(122, 126)을 제1 및 제2 리드 프레임(192, 194)에 각각 전기적으로 연결시켜, 와이어의 필요성을 없앨 수 있다. 그러나, 다른 실시 예에 의하면, 와이어를 이용하여 제1 및 제2 도전형 반도체층(122, 126)을 제1 및 제2 리드 프레임(192, 194)에 각각 연결시킬 수도 있다.The above-described first and
또한, 제1 솔더부(186) 및 제2 솔더부(188)는 생략될 수도 있다. 이 경우, 제1 패드(182)가 제1 솔더부(186)의 역할을 수행하고, 제2 패드(184)가 제2 솔더부(188)의 역할을 수행할 수 있다. 제1 솔더부(186)와 제2 솔더부(188)가 생략될 경우, 제1 패드(182)는 제1 리드 프레임(192)과 직접 연결되고, 제2 패드(184)는 제2 리드 프레임(194)과 직접 연결될 수 있다.Also, the
제1 솔더부(186) 및 제2 솔더부(188) 각각은 솔더 페이스트(solder paste) 또는 솔더 볼(solder ball)일 수 있다.Each of the
제1 및 제2 리드 프레임(192, 194)은 교차 방향으로 서로 이격되어 배치될 수 있다.The first and second lead frames 192 and 194 may be disposed to be spaced apart from each other in an intersecting direction.
제1 및 제2 리드 프레임(192, 194) 각각은 도전형 물질 예를 들면 금속으로 이루어질 수 있으며, 실시 예는 제1 및 제2 리드 프레임(192, 194) 각각의 물질의 종류에 국한되지 않는다. 제1 및 제2 리드 프레임(192, 194)을 전기적으로 분리시키기 위해, 제1 및 제2 리드 프레임(192, 194) 사이에 절연부(196)가 배치될 수도 있다.Each of the first and second lead frames 192 and 194 may be made of a conductive material, for example, metal, and the embodiment is not limited to the type of each material of the first and second lead frames 192 and 194 . In order to electrically isolate the first and second lead frames 192 and 194 , an insulating
절연부(196)뿐만 아니라 제1 패시베이션층(130A, 130B) 및 제2 패시베이션층(150) 각각은 SiO2, TiO2, ZrO2, Si3N4, Al2O3, 또는 MgF2 중 적어도 하나의 절연 물질을 포함할 수 있지만, 실시 예는 제1 패시베이션층(130A, 130B), 제2 패시베이션층(150) 및 절연부(196)의 특정한 물질에 국한되지 않는다.Each of the insulating
또한, 패키지 몸체(112)가 도전형 물질 예를 들면 금속 물질로 이루어질 경우, 제1 및 제2 리드 프레임(192, 194)은 패키지 몸체(112)의 일부일 수도 있다. 이 경우에도, 제1 및 제2 리드 프레임(192, 194)을 형성하는 패키지 몸체(112)는 절연부(196)에 의해 서로 전기적으로 분리될 수 있다.In addition, when the
패키지 몸체(112)는 캐비티(C:Cavity)를 형성할 수 있다. 예를 들어, 도 2에 예시된 바와 같이, 패키지 몸체(112)는 제1 및 제2 리드 프레임(192, 194)과 함께 캐비티(C)를 형성할 수 있다. 즉, 캐비티(C)는 패키지 몸체(112)의 내측면과 제1 및 제2 리드 프레임(192, 194)의 각 상부면에 의해 정의될 수 있다. 그러나, 실시 예는 이에 국한되지 않는다. 다른 실시 예에 의하면, 도 2에 예시된 바와 달리, 패키지 몸체(112)만으로 캐비티(C)를 형성할 수도 있다. 또는, 상부면이 평평한 패키지 몸체(112) 위에 격벽(barrier wall)(미도시)이 배치되고, 격벽과 패키지 몸체(112)의 상부면에 의해 캐비티가 정의될 수도 있다. 패키지 몸체(112)는 EMC(Epoxy Molding Compound) 등으로 구현될 수 있으나, 실시 예는 패키지 몸체(112)의 재질에 국한되지 않는다.The
몰딩 부재(198)는 기판(110), 제3 패시베이션층(170), 제1 및 제2 패드(182, 184), 제1 및 제2 솔더부(186, 188)를 포위하여 보호할 수 있다. 몰딩 부재(198)는 예를 들어 실리콘(Si)으로 구현될 수 있으며, 형광체를 포함하므로 활성층(124)에서 방출된 광의 파장을 변화시킬 수 있다. 형광체로는 활성층(124)에서 발생된 빛을 백색광으로 변환시킬 수 있는 YAG계, TAG계, Silicate계, Sulfide계 또는 Nitride계 중 어느 하나의 파장변환수단인 형광물질이 포함될 수 있으나, 실시 예는 형광체의 종류에 국한되지 않는다.The
YAG 및 TAG계 형광물질에는 (Y, Tb, Lu, Sc ,La, Gd, Sm)3(Al, Ga, In, Si, Fe)5(O, S)12:Ce 중에서 선택하여 사용가능하며, Silicate계 형광물질에는 (Sr, Ba, Ca, Mg)2SiO4: (Eu, F, Cl) 중에서 선택 사용 가능하다.YAG and TAG-based fluorescent materials can be used by selecting from (Y, Tb, Lu, Sc ,La, Gd, Sm)3(Al, Ga, In, Si, Fe)5(O, S)12:Ce, The silicate-based fluorescent material can be selected from (Sr, Ba, Ca, Mg)2SiO4: (Eu, F, Cl).
또한, Sulfide계 형광물질에는 (Ca,Sr)S:Eu, (Sr,Ca,Ba)(Al,Ga)2S4:Eu 중에서 선택하여 사용가능하며, Nitride계 형광체는 (Sr, Ca, Si, Al, O)N:Eu (예, CaAlSiN4:Eu β-SiAlON:Eu) 또는 Ca-α SiAlON:Eu계인 (Cax,My)(Si,Al)12(O,N)16, 여기서 M 은 Eu, Tb, Yb 또는 Er 중 적어도 하나의 물질이며 0.05<(x+y)<0.3, 0.02<x<0.27 and 0.03<y<0.3, 형광체 성분 중에서 선택하여 사용 할 수 있다.In addition, the Sulfide-based fluorescent material can be selected from (Ca,Sr)S:Eu, (Sr,Ca,Ba)(Al,Ga)2S4:Eu, and the Nitride-based fluorescent material is (Sr, Ca, Si, Al , O)N:Eu (e.g. CaAlSiN4:Eu β-SiAlON:Eu) or (Cax,My)(Si,Al)12(O,N)16 based on Ca-α SiAlON:Eu, where M is Eu, Tb , Yb, or Er at least one material, and can be used by selecting from among 0.05<(x+y)<0.3, 0.02<x<0.27 and 0.03<y<0.3, phosphor components.
적색 형광체로는, N(예,CaAlSiN3:Eu)을 포함하는 질화물(Nitride)계 형광체를 사용할 수 있다. 이러한 질화물계 적색 형광체는 황화물(Sulfide)계 형광체보다 열, 수분 등의 외부 환경에 대한 신뢰성이 우수할 뿐만 아니라 변색 위험이 작다.As the red phosphor, a nitride-based phosphor including N (eg, CaAlSiN3:Eu) may be used. Such a nitride-based red phosphor has superior reliability to external environments such as heat and moisture, and has a lower risk of discoloration than a sulfide-based phosphor.
또한, 도 1의 경우, 제1 및 제2 패드(182, 184) 각각은 사각형 평면 형상을 갖는 것으로 도시되어 있지만, 실시 예는 이에 국한되지 않는다. 예를 들어, 다른 실시 예에 의하면, 제1 및 제2 패드(182, 184) 각각은 타원형 평면 형상이나 삼각형이나 오각형 같은 다양한 다각형 평면 형상을 가질 수도 있다.In addition, in the case of FIG. 1 , each of the first and
이하, 도 1 및 도 2에 도시된 발광 소자 패키지(100)의 제조 방법을 도 5a 내지 도 5f 및 도 6a 내지 도 6h를 참조하여 다음과 같이 설명한다.Hereinafter, a method of manufacturing the light emitting
도 5a 내지 도 5f는 도 1 및 도 2에 도시된 발광 소자 패키지(100)의 제조 방법을 설명하기 위한 공정 평면도를 나타낸다. 이해를 돕기 위해, 도 5b 내지 도 5f 각각에서, 이전 공정에서 층들간의 경계를 점선으로 표기하였다.5A to 5F are process plan views illustrating a method of manufacturing the light emitting
도 6a 내지 도 6h는 도 1 및 도 2에 도시된 발광 소자 패키지(100)의 제조 방법을 설명하기 위한 공정 단면도를 나타낸다.6A to 6H are cross-sectional views illustrating a method of manufacturing the light emitting
도 6a를 참조하면, 기판(110) 위에 발광 구조물(120)을 형성한다. 기판(110)은 도전형 물질 또는 비도전형 물질로 형성될 수 있다. 예를 들어, 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 및 Si 중 적어도 하나에 의해 형성될 수 있으나, 실시 예는 기판(110)의 형성물질에 국한되지 않는다.Referring to FIG. 6A , the
발광 구조물(120)은 기판(110) 위에 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 순차적으로 적층하여 형성될 수 있다.The
즉, 먼저 제1 도전형 반도체층(122)을 기판(110) 위에 형성한다. 제1 도전형 반도체층(122)은 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 형성될 수 있다. 제1 도전형 반도체층(122)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.That is, first, the first conductivity
예를 들어, 제1 도전형 반도체층(122)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 형성될 수 있다. 제1 도전형 반도체층(122)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.For example, the first conductivity
활성층(124)을 제1 도전형 반도체층(122) 위에 형성한다. 활성층(124)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW:Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.An
활성층(124)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 갖는 물질로 형성될 수 있다.The well layer/barrier layer of the
활성층(124)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. A conductive cladding layer (not shown) may be formed on and/or below the
제2 도전형 반도체층(126)을 활성층(124) 위에 형성한다. 제2 도전형 반도체층(126)은 반도체 화합물로 형성될 수 있으며, Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 형성될 수 있다. 예컨대, 제2 도전형 반도체층(126)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 형성될 수 있다. 제2 도전형 반도체층(126)에는 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(126)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.A second conductivity
이후, 도 5a 및 도 6b를 참조하면, 제2 도전형 반도체층(126), 활성층(124) 및 제1 도전형 반도체층(122)의 일부를 메사 식각(mesa etching)하여 제1 도전형 반도체층(122)을 노출시키는 관통홀(TH)을 형성한다. Thereafter, referring to FIGS. 5A and 6B , the second conductivity
또한, 도 1 및 도 5a에서 관통홀(TH)의 개수는 6개인 것으로 도시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 관통홀(TH)의 개수는 6개보다 많거나 적을 수 있다.In addition, although it is illustrated that the number of through holes TH is six in FIGS. 1 and 5A , the embodiment is not limited thereto. That is, the number of through-holes TH may be greater or less than six.
이후, 도 5b 및 도 6c를 참조하면, 관통홀(TH)의 제1 도전형 반도체층(122)을 노출시키면서, 측벽(120-1)을 포함하여 발광 구조물(120)을 감싸도록 제1 패시베이션층(130A)을 형성한다.Thereafter, referring to FIGS. 5B and 6C , the first passivation is performed to surround the
만일, 도 3 대신에 도 4에 도시된 발광 소자 패키지를 형성하고자 할 경우, 발광 구조물(120)의 측벽(120-1)으로부터 교차 방향으로 연장되어 노출된 제1 도전형 반도체층(122)의 상부까지 제1 패시베이션층(130A)을 형성할 수 있다.If it is desired to form the light emitting device package shown in FIG. 4 instead of FIG. 3 , the first conductivity
이후, 도 5c 및 도 6d를 참조하면, 제1 전극(140)을 형성하기 위해 관통홀(TH)과 발광 구조물(120) 위에 배치된 제1-2 패시베이션층(134)을 노출시키는 마스크(300)를 형성한다. 예를 들어, 제1 전극(140)을 형성하기 위해 포토 레지스터(PR) 패턴을 마스크(30)로서 발광 구조물(120) 위에 형성할 수 있다.Thereafter, referring to FIGS. 5C and 6D , a
이후, 포토 레지스터(PR) 패턴을 마스크(300)로 이용하여, 제1 전극(140) 형성용 물질을 증착하여 관통홀(TH)을 매우면서 제1-2 패시베이션층(134)의 위에 까지 제1 전극(140)을 형성한다. 이와 같이, 제1-2 패시베이셔층(134) 위에도 제1 전극(140)을 형성할 경우, 제1 전극(140)은 관통홀(TH)에 갭필(gapfill)될 수 있다. 이후, 포토 레지스터(PR) 패턴을 제거한다.Thereafter, using the photoresistor (PR) pattern as the
이후, 도 5d 및 도 6e를 참조하면, 마스크(300)가 제거된 결과물 위에 제2 패시베이션층(150)을 형성한다. 이후, 제1 및 제2 패시베이션층(130A, 150)을 동시에 식각하여 제2 도전형 반도체층(126)을 노출시키는 한편, 제1 전극(140)의 상면 중 적어도 일부를 노출시킨다. 제1 및 제2 패시베이션층(130A, 150)은 서로 동일한 물질로 형성될 수도 있고, 서로 다른 물질로 형성될 수도 있다. 제1 및 제2 패시베이션층(130A, 150) 각각은 SiO2, TiO2, ZrO2, Si3N4, Al2O3, 또는 MgF2 중 적어도 하나로 형성될 수 있다.Thereafter, referring to FIGS. 5D and 6E , a
다른 실시 예에 의하며, 도 6c 및 도 6d에 도시된 바와 같이, 발광 구조물(120)의 전면 위에 제1 패시베이션층(130A)을 형성하는 대신에, 도 4에 도시된 바와 같이 발광 구조물(120)의 측벽(120-1)과 발광 구조물(120)의 상면 가장 자리(126-2)까지만 제1 패시베이션층(130B)을 형성하여 제2 도전형 반도체층(126)을 노출시킬 수 있다. 후속하여, 제1 패시베이션층(130B)에 의해 노출된 제2 도전형 반도체층(126)과 제1 패시베이션층(130B)의 상부에 제2 패시베이션층(150)을 형성한 후, 도 4에 도시된 바와 같은 구조로 제2 패시베이션층(150)을 식각하여, 제2 도전형 반도체층(126)과 제1 전극(140)을 노출시킬 수 있다.According to another embodiment, as shown in FIGS. 6c and 6d, instead of forming the
이후, 도 5e 및 도 6f를 참조하면, 제1 및 제2 패시베이션층(130A, 150)에 의해 노출된 제2 도전형 반도체층(126) 위에 투광 전극층(162)을 형성하고, 투광 전극층(162) 위에 제2 전극(164)을 형성할 수 있다. 투광 전극층(162)은 투명 전도성 산화막(TCO:Tranparent Conductive Oxide)으로 형성될 수 있다. 예를 들어, 투명 전극층(162)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나에 의해 형성될 수 있으며, 이러한 재료로 한정하지는 않는다.Thereafter, referring to FIGS. 5E and 6F , a light-transmitting
예를 들어, 제1 및 제2 전극(140, 164) 각각은 금속으로 형성될 수 있으며, Cr, Cu, Ti, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합 예를 들어, Cr, Al, Ni, Cu 및 Ti로 형성될 수 있다.For example, each of the first and
이후, 도 5f 및 도 6g를 참조하면, 제1 및 제2 전극(140, 164)에서 제1 및 제2 패드(182, 184)가 연결될 부분을 노출시키면서 제3 패시베이션층(170)을 형성할 수 있다. 제3 패시베이션층(170)은 분산 브래그 반사층으로 구현될 수 있으나, 실시 예는 이에 국한되지 않는다.Thereafter, referring to FIGS. 5F and 6G , the
이후, 도 6h를 참조하면, 제3 패시베이션층(170)에 의해 노출된 제1 전극(140) 위에 제1 패드(182)를 형성하고, 제2 전극(164) 위에 제2 패드(184)를 형성한다. 제1 및 제2 패드(182) 각각은 전기적 전도성을 갖는 금속 물질로 형성될 수 있으며, 제1 및 제2 전극(140, 164) 각각의 물질과 동일하거나 다른 물질로 형성될 수 있다.Thereafter, referring to FIG. 6H , a
도 7은 비교 례에 의한 발광 소자 패키지에서 도 2에 도시된 실시 예에 의한 발광 소자 패키지(100)의 'A' 부분에 상응하는 부분(B)을 확대하여 도시한 단면도를 나타낸다.7 is an enlarged cross-sectional view of a portion (B) corresponding to a portion 'A' of the light emitting
도 8은 도 7에 도시된 비교 례에 의한 발광 소자 패키지에서 n형 전극(40)의 형성 공정을 설명하기 위한 국부적인 공정 단면도로서, 실시 예에 의한 발광 소자 패키지(100)의 제조 공정 중에서 도 6d에 도시된 공정과 비교될 수 있다.8 is a local cross-sectional view illustrating a process of forming the n-
도 7 및 도 8에 도시된 비교 례에 의한 발광 소자 패키지는 기판(10), 발광 구조물(20), 절연층(30) 및 n형 전극(40)을 포함할 수 있다. 발광 구조물(20)은 n형 반도체층(22), 활성층(24) 및 p형 반도체층(26)으로 구성된다.The light emitting device package according to the comparative example shown in FIGS. 7 and 8 may include a
도 7 및 도 8에 도시된 기판(10), n형 반도체층(22), 활성층(24), p형 반도체층(26), 절연층(30) 및 n형 전극(40)은 도 2, 도 3 및 도 4에 각각 도시된 기판(110), 제1 도전형 반도체층(122), 활성층(124), 제2 도전형 반도체층(126), 제1 패시베이션층(130A, 130B) 및 제1 전극(140)과 각각 비교될 수 있다.The
n형 전극(40)은 p형 반도체층(22)과 활성층(24)을 관통하는 관통홀에 매립되어 n형 반도체층(22)과 전기적으로 연결된다.The n-
이때, 절연층(30)은 n형 전극(40)과 p형 반도체층(26) 사이에 배치될 뿐만 아니라 절연층(30)은 n형 전극(40)과 활성층(24) 사이에 배치된다.In this case, the insulating
도 7에 도시된 발광 소자 패키지의 n형 전극(40)을 형성하기 위해, 도 8에 도시된 바와 같이, p형 반도체층(26) 위에 포토 레지스터 패턴(40)을 형성한다. 이때, 포토 레지스터 패턴(40)은 관통홀만을 노출시키며 발광 구조물(20)의 상부에 배치된 절연층(30)을 노출시키지 않는다. 또한, 포토 레지스터 패턴(40)의 개구는 아래쪽으로 경사져 있다. 따라서, 포토 레지스터 패턴(40)을 이용하여 n형 전극(40)을 증착할 경우, n형 전극(40)의 갭필(gapfill)이 이루어지지 않아, n형 전극(40)과 절연층(30) 사이에 갭(G:Gap)의 발생이 불가피하다. 이로 인해, 비교 례에 의한 발광 소자 패키지의 구동 전압이 상승하고, 발광 효율이 저하되며, 저 전류 불량이 야기될 수 있다.In order to form the n-
반면에, 도 2 내지 도 4에 도시된 실시 예에 의한 발광 소자 패키지(100)의 경우, 도 6d에 도시된 바와 같이 제1 전극(140)은 관통홀(TH)에 매립될 뿐만 아니라 발광 구조물(120)의 상부에 배치된 제1-2 패시베이션층(134)의 위까지 교차 방향으로 절곡되어 연장 배치된다. 따라서, 도 7 및 도 8에 도시된 바와 같은 갭(G)이 발생하지 않고 제1 전극(140)이 갭필될 수 있다. 이로 인해, 비교례에 의한 발광 소자 패키지에 대비하여, 실시 예에 의한 발광 소자 패키지(100)의 구동 전압은 상승하지 않고, 발광 효율이 개선되며, 저전류 불량이 방지될 수 있다.On the other hand, in the case of the light emitting
제1-2 패시베이션층(134)이 제1-3 전극(146)과 발광 구조물(120)의 두께 방향으로 중첩되는 폭이 2 ㎛ 이상일 경우, 제1 전극(140)의 갭필이 보장될 수 있다.When the overlapping width of the 1-2
실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이될 수 있고, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.A plurality of light emitting device packages according to the embodiment may be arranged on a substrate, and optical members such as a light guide plate, a prism sheet, a diffusion sheet, etc. may be disposed on a light path of the light emitting device package. Such a light emitting device package, a substrate, and an optical member may function as a backlight unit.
또한, 실시 예에 따른 발광 소자 패키지는 표시 장치, 지시 장치, 조명 장치 등과 같은 발광 장치에 포함될 수 있다.In addition, the light emitting device package according to the embodiment may be included in a light emitting device such as a display device, an indicator device, a lighting device, and the like.
여기서, 표시 장치는 바텀 커버와, 바텀 커버 상에 배치되는 반사판과, 광을 방출하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.Here, the display device includes a bottom cover, a reflecting plate disposed on the bottom cover, a light emitting module emitting light, a light guide plate disposed in front of the reflecting plate and guiding light emitted from the light emitting module in front of the light guide plate An optical sheet comprising prism sheets disposed thereon, a display panel disposed in front of the optical sheet, an image signal output circuit connected to the display panel and supplying an image signal to the display panel, and a color filter disposed in front of the display panel may include Here, the bottom cover, the reflector, the light emitting module, the light guide plate, and the optical sheet may form a backlight unit.
또한, 조명 장치는 기판과 실시 예에 따른 발광 소자 패키지를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열체, 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 예를 들어, 조명 장치는, 램프, 해드 램프, 또는 가로등을 포함할 수 있다.In addition, the lighting device includes a light source module including a substrate and a light emitting device package according to an embodiment, a heat sink for dissipating heat of the light source module, and a power supply unit that processes or converts an electrical signal received from the outside and provides the light source module to the light source module may include For example, the lighting device may include a lamp, a head lamp, or a street lamp.
해드 램프는 기판 상에 배치되는 발광 소자 패키지들을 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.The head lamp includes a light emitting module including light emitting device packages disposed on a substrate, a reflector that reflects light emitted from the light emitting module in a predetermined direction, for example, forward, and a lens that refracts light reflected by the reflector forward. , and a shade that blocks or reflects a portion of light reflected by the reflector and directed to the lens to form a light distribution pattern desired by the designer.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.In the above, the embodiment has been mainly described, but this is only an example and does not limit the present invention, and those of ordinary skill in the art to which the present invention pertains are not exemplified above in a range that does not depart from the essential characteristics of the present embodiment. It can be seen that various modifications and applications are possible. For example, each component specifically shown in the embodiment can be implemented by modification. And differences related to such modifications and applications should be construed as being included in the scope of the present invention defined in the appended claims.
100: 발광 소자 패키지 110: 기판
112: 몸체 120: 발광 구조물
122: 제1 도전형 반도체층 124: 활성층
126: 제2 도전형 반도체층 130A, 130B: 제1 패시베이션층
132: 제1-1 패시베이션층 134: 제1-2 패시베이션층
136: 제1-3 패시베이션층 140: 제1 전극
142: 제1-1 전극 144: 제1-2 전극
146: 제1-3 전극 150: 제2 패시베이션층
162: 투광 전극층 164: 제2 전극
170: 제3 패시베이션층 182: 제1 패드
184: 제2 패드 186: 제1 솔더부
188: 제2 솔더부 192: 제1 리드 프레임
194: 제2 리드 프레임 196: 절연부
198: 몰딩부재 300: 마스크100: light emitting device package 110: substrate
112: body 120: light emitting structure
122: first conductivity type semiconductor layer 124: active layer
126: second conductivity
132: 1-1 passivation layer 134: 1-2 passivation layer
136: 1-3 passivation layer 140: first electrode
142: 1-1 electrode 144: 1-2 electrode
146: first 1-3 electrode 150: second passivation layer
162: light transmitting electrode layer 164: second electrode
170: third passivation layer 182: first pad
184: second pad 186: first solder unit
188: second solder portion 192: first lead frame
194: second lead frame 196: insulation
198: molding member 300: mask
Claims (17)
상기 기판 아래에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물;
상기 제2 도전형 반도체층 및 상기 활성층을 관통하는 관통홀에 매립되어 상기 제1 도전형 반도체층과 연결된 제1 전극;
상기 제1 전극과 상기 발광 구조물 사이에 배치된 제1 패시베이션층;
상기 제1 전극과 전기적으로 이격되어, 상기 제2 도전형 반도체층과 연결된 제2 전극;
상기 제1 전극의 하면 중 적어도 일부를 노출시키면서 상기 제1 패시베이션층과 함께 상기 제1 전극을 감싸도록 배치된 제2 패시베이션층; 및
상기 제2 패시베이션층과 상기 제2 전극의 적어도 일부를 감싸도록 배치되고, 일 단은 상기 제1 전극의 상기 적어도 일부와 연결되고 타 단은 상기 제2 전극의 하면에 연결된 제3 패시베이션층;
을 포함하는 발광 소자 패키지.Board;
a light emitting structure disposed under the substrate and including a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer;
a first electrode buried in a through hole passing through the second conductivity type semiconductor layer and the active layer and connected to the first conductivity type semiconductor layer;
a first passivation layer disposed between the first electrode and the light emitting structure;
a second electrode electrically spaced apart from the first electrode and connected to the second conductivity-type semiconductor layer;
a second passivation layer disposed to surround the first electrode together with the first passivation layer while exposing at least a portion of a lower surface of the first electrode; and
a third passivation layer disposed to surround at least a portion of the second passivation layer and the second electrode, one end connected to the at least a portion of the first electrode and the other end connected to a lower surface of the second electrode;
A light emitting device package comprising a.
상기 관통홀에서 노출된 상기 발광 구조물의 측벽과 상기 제1 전극 사이에 배치된 제1-1 패시베이션층; 및
상기 제1-1 패시베이션층으로부터 상기 발광 구조물의 하면 외측까지 연장되어 배치된 제1-2 패시베이션층을 포함하는 발광 소자 패키지.According to claim 1, wherein the first passivation layer
a 1-1 passivation layer disposed between the sidewall of the light emitting structure exposed in the through hole and the first electrode; and
A light emitting device package including a 1-2 th passivation layer extending from the 1-1 passivation layer to the outer side of the lower surface of the light emitting structure.
상기 관통홀에서 상기 제1-1 패시베이션층으로부터 절곡 연장되어 상기 제1 도전형 반도체층 아래에 배치된 제1-3 패시베이션층을 더 포함하는 발광 소자 패키지.The method of claim 2, wherein the first passivation layer is
The light emitting device package further comprising: a 1-3 passivation layer bent from the 1-1 passivation layer in the through hole and disposed under the first conductivity-type semiconductor layer.
상기 관통홀에 매립되어 상기 제1 도전형 반도체층과 연결되고, 상기 제1-1 패시베이션층을 사이에 두고 상기 제2 도전형 반도체층 및 상기 활성층과 대면하는 제1-1 전극;
상기 제1-1 전극의 아래에 배치된 제1-2 전극; 및
상기 제1-2 전극으로부터 연장되어, 상기 제1-2 패시베이션층을 사이에 두고 상기 제2 도전형 반도체층의 하면과 전기적으로 이격된 제1-3 전극을 포함하는 발광 소자 패키지.The method of claim 2, wherein the first electrode
a 1-1 electrode buried in the through hole and connected to the first conductivity type semiconductor layer and facing the second conductivity type semiconductor layer and the active layer with the 1-1 passivation layer interposed therebetween;
a first-second electrode disposed under the first-first electrode; and
and a first 1-3 electrode extending from the 1-2 electrode and electrically spaced apart from a lower surface of the second conductivity-type semiconductor layer with the 1-2 passivation layer interposed therebetween.
상기 제1 전극과 연결된 제1 패드; 및
상기 제2 전극과 연결된 제2 패드;를 포함하고,
상기 제3 패시베이션층은 상기 제1 패드와 상기 제2 전극 사이에 배치되고, 상기 제2 패드와 상기 제1 전극 사이에 배치된 발광 소자 패키지.According to claim 1, wherein the light emitting device package
a first pad connected to the first electrode; and
a second pad connected to the second electrode; and
The third passivation layer is disposed between the first pad and the second electrode, and is disposed between the second pad and the first electrode.
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