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KR102395193B1 - 메모리 소자 및 그 제조 방법 - Google Patents

메모리 소자 및 그 제조 방법 Download PDF

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KR102395193B1
KR102395193B1 KR1020150149726A KR20150149726A KR102395193B1 KR 102395193 B1 KR102395193 B1 KR 102395193B1 KR 1020150149726 A KR1020150149726 A KR 1020150149726A KR 20150149726 A KR20150149726 A KR 20150149726A KR 102395193 B1 KR102395193 B1 KR 102395193B1
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South Korea
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memory
layer
heater electrode
memory cell
common bit
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마사유키 테라이
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삼성전자주식회사
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Abstract

메모리 소자는 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장되는 복수의 하부 워드 라인; 상기 복수의 하부 워드 라인 상에서 상기 제1 방향과는 다르고 상기 기판의 상면에 평행한 제2 방향으로 연장되는 복수의 공통 비트 라인; 상기 복수의 공통 비트 라인 상에서 상기 제1 방향으로 연장되는 복수의 상부 워드 라인; 상기 복수의 하부 워드 라인과 상기 복수의 공통 비트 라인의 복수의 교차 지점에 배치되며, 각각이 오보닉 문턱 스위칭 특성을 갖는 제1 선택 소자와 제1 메모리층을 포함하는 복수의 제1 메모리 셀 필라; 및 상기 복수의 상부 워드 라인과 상기 복수의 공통 비트 라인의 복수의 교차 지점에 배치되며, 각각이 오보닉 문턱 스위칭 특성을 갖는 제2 선택 소자와 제2 메모리층을 포함하는 복수의 제2 메모리 셀 필라를 포함하고, 상기 복수의 제1 메모리 셀 필라와 상기 복수의 제2 메모리 셀 필라는 상기 복수의 공통 비트 라인을 중심으로 상기 제1 방향에 수직한 제3 방향을 따라 대칭 구조를 갖는다.

Description

메모리 소자 및 그 제조 방법{Memory device and method of manufacturing the same}
본 발명의 기술적 사상은 메모리 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 크로스 포인트 어레이(cross point array) 구조를 갖는 메모리 소자 및 그 제조 방법에 관한 것이다.
전자 제품의 경박 단소화 경향에 따라 반도체 소자의 고집적화에 대한 요구가 증가하고 있다. 또한, 서로 교차하는 2개의 전극 사이의 교차점에 메모리 셀을 배치하는 3차원 크로스 포인트 구조의 메모리 소자가 제안되었다. 그러나, 크로스 포인트 구조의 메모리 소자의 다운 스케일링(down-scaling)이 지속적으로 요구됨에 따라 상기 메모리 소자를 구성하는 모든 층들의 두께가 감소될 필요가 있고, 따라서 상기 메모리 소자의 구동 과정에서 발생하는 열에 의해 상기 층들이 쉽게 열화되거나 손상되는 등 상기 메모리 소자의 신뢰성이 저하될 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 균일한 동작 특성을 가지며 신뢰성이 향상된 크로스 포인트 어레이 타입의 메모리 소자를 제공하는 데에 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 집적도를 향상시킬 수 있는 메모리 소자 및 그 제조 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 메모리 소자는, 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장되는 복수의 하부 워드 라인; 상기 복수의 하부 워드 라인 상에서 상기 제1 방향과는 다르고 상기 기판의 상면에 평행한 제2 방향으로 연장되는 복수의 공통 비트 라인; 상기 복수의 공통 비트 라인 상에서 상기 제1 방향으로 연장되는 복수의 상부 워드 라인; 상기 복수의 하부 워드 라인과 상기 복수의 공통 비트 라인의 복수의 교차 지점에 배치되며, 각각이 오보닉 문턱 스위칭(ovonic threshold switching, OTS) 특성을 갖는 제1 선택 소자와 제1 메모리층을 포함하는 복수의 제1 메모리 셀 필라; 및 상기 복수의 상부 워드 라인과 상기 복수의 공통 비트 라인의 복수의 교차 지점에 배치되며, 각각이 오보닉 문턱 스위칭 특성을 갖는 제2 선택 소자와 제2 메모리층을 포함하는 복수의 제2 메모리 셀 필라를 포함하고, 상기 복수의 제1 메모리 셀 필라와 상기 복수의 제2 메모리 셀 필라는 상기 복수의 공통 비트 라인을 중심으로 상기 제1 방향에 수직한 제3 방향을 따라 대칭 구조를 갖는다.
예시적인 실시예들에 있어서, 상기 복수의 제1 메모리 셀 필라 각각은 제1 히터 전극을 더 포함하고, 상기 제1 히터 전극과 상기 제1 선택 소자 사이에 상기 제1 메모리층이 개재되며, 상기 복수의 제2 메모리 셀 필라 각각은 제2 히터 전극을 더 포함하고, 상기 제2 히터 전극과 상기 제2 선택 소자 사이에 상기 제2 메모리층이 개재될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 히터 전극과 상기 제1 선택 소자는 접촉하지 않고 상기 제2 히터 전극과 상기 제2 선택 소자는 접촉하지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 히터 전극은 상기 제1 메모리층과 접촉하며, 상기 제2 히터 전극은 상기 제2 메모리층과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 히터 전극과 상기 제1 메모리층의 접촉 면적은 상기 제2 히터 전극과 상기 제2 메모리층의 접촉 면적과 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 히터 전극과 상기 제1 메모리층 중 하나의 상기 제2 방향에 따른 제1 폭이 상기 제1 히터 전극과 상기 제1 메모리층 중 다른 하나의 상기 제2 방향에 따른 제2 폭보다 작고, 상기 제2 히터 전극과 상기 제2 메모리층 중 하나의 상기 제2 방향에 따른 제3 폭이 상기 제2 히터 전극과 상기 제2 메모리층 중 다른 하나의 상기 제2 방향에 따른 제4 폭보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 히터 전극은 L 형상의 수직 단면을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 히터 전극은 I 형상의 수직 단면을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 히터 전극은 I 형상의 수직 단면을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 히터 전극은 L 형상의 수직 단면을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 히터 전극과 상기 제2 히터 전극은 I 형상의 수직 단면을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 메모리층은 상기 제1 히터 전극 위에 배치되고, 상기 제2 메모리층은 상기 제2 히터 전극 아래에 배치되거나,　상기 제1 메모리층은 상기 제1 히터 전극 아래에 배치되고, 상기 제2 메모리층은 상기 제2 히터 전극 위에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 메모리 셀 필라의 상기 제1 히터 전극, 상기 제1 메모리층 및 상기 제1 선택 소자는 서로 수직 방향으로 오버랩되며, 상기 제2 메모리 셀 필라의 상기 제2 히터 전극, 상기 제2 메모리층 및 상기 제2 선택 소자는 서로 수직 방향으로 오버랩될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 메모리 소자는, 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장되는 복수의 제1 하부 워드 라인; 상기 복수의 제1 하부 워드 라인 상에서 상기 제1 방향과는 다르고 상기 기판의 상면에 평행한 제2 방향으로 연장되는 복수의 제1 공통 비트 라인; 상기 복수의 제1 공통 비트 라인 상에서 상기 제1 방향으로 연장되는 복수의 제1 상부 워드 라인; 상기 복수의 제1 하부 워드 라인과 상기 복수의 제1 공통 비트 라인의 복수의 교차 지점에 배치되며, 각각이 오보닉 문턱 스위칭 특성을 갖는 제1 선택 소자와 제1 메모리층을 포함하는 복수의 제1 메모리 셀 필라; 및 상기 복수의 제1 상부 워드 라인과 상기 복수의 제1 공통 비트 라인의 복수의 교차 지점에 배치되며, 각각이 오보닉 문턱 스위칭 특성을 갖는 제2 선택 소자와 제2 메모리층을 포함하는 복수의 제2 메모리 셀 필라를 포함하고, 상기 복수의 제1 메모리 셀 필라와 상기 복수의 제2 메모리 필라는 상기 복수의 공통 비트 라인을 중심으로 상기 제1 방향에 수직한 제3 방향을 따라 대칭 구조를 가지며, 상기 복수의 제1 메모리 셀 필라의 적어도 하나의 측벽이 상기 복수의 제2 메모리 셀 필라의 적어도 하나의 측벽과 정렬된다.
예시적인 실시예들에 있어서, 상기 복수의 제1 메모리 셀 필라의 상기 적어도 하나의 측벽은 상기 복수의 제1 공통 비트 라인의 연장 방향으로 연장되는 종방향 측벽과 정렬될 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 제2 메모리 셀 필라의 상기 적어도 하나의 측벽은 상기 복수의 제1 공통 비트 라인의 연장 방향으로 연장되는 종방향 측벽과 정렬될 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 제1 메모리 셀 필라의 다른 하나의 측벽은 상기 복수의 제1 하부 워드 라인의 연장 방향으로 연장되는 종방향 측벽과 정렬될 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 제2 메모리 셀 필라의 다른 하나의 측벽은 상기 복수의 제1 상부 워드 라인의 연장 방향으로 연장되는 종방향 측벽과 정렬될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 선택 소자의 적어도 하나의 측벽은 상기 복수의 제1 하부 워드 라인의 연장 방향으로 연장되는 종방향 측벽과 정렬되고, 상기 제1 선택 소자의 다른 하나의 측벽은 상기 복수의 제1 공통 비트 라인의 연장 방향으로 연장되는 종방향 측벽과 정렬될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 선택 소자의 적어도 하나의 측벽은 상기 복수의 제1 상부 워드 라인의 연장 방향으로 연장되는 종방향 측벽과 정렬되고, 상기 제2 선택 소자의 다른 하나의 측벽은 상기 복수의 제1 공통 비트 라인의 연장 방향으로 연장되는 종방향 측벽과 정렬될 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 제1 메모리 셀 필라 각각은 제1 히터 전극을 더 포함하고, 상기 제1 히터 전극과 상기 제1 선택 소자 사이에 상기 제1 메모리층이 개재되며, 상기 복수의 제2 메모리 셀 필라 각각은 제2 히터 전극을 더 포함하고, 상기 제2 히터 전극과 상기 제2 선택 소자 사이에 상기 제2 메모리층이 개재될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 선택 소자는 상기 제1 히터 전극과 접촉하지 않고, 상기 제2 선택 소자는 상기 제2 히터 전극과 접촉하지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 제1 상부 워드 라인 상에서 상기 제1 방향으로 연장되는 복수의 제2 하부 워드 라인; 상기 복수의 제2 하부 워드 라인 상에서 상기 제2 방향으로 연장되는 복수의 제2 공통 비트 라인; 상기 복수의 제2 공통 비트 라인 상에서 상기 제1 방향으로 연장되는 복수의 제2 상부 워드 라인; 상기 복수의 제2 하부 워드 라인과 상기 복수의 제2 공통 비트 라인의 복수의 교차 지점에 배치되며, 각각이 오보닉 문턱 스위칭 특성을 갖는 제3 선택 소자와 제3 메모리층을 포함하는 복수의 제3 메모리 셀 필라; 및 상기 복수의 제2 상부 워드 라인과 상기 복수의 제2 공통 비트 라인의 복수의 교차 지점에 배치되며, 각각이 오보닉 문턱 스위칭 특성을 갖는 제4 선택 소자와 제4 메모리층을 포함하는 복수의 제4 메모리 셀 필라를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 제3 메모리 셀 필라의 적어도 하나의 측벽이 상기 복수의 제4 메모리 셀 필라의 적어도 하나의 측벽과 정렬될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 메모리 소자의 제조 방법에서, 기판 상에 순차적으로 적층된 하부 워드 라인층, 예비 제1 메모리층 및 예비 제1 선택 소자층을 포함하는 제1 적층 구조를 형성하는 단계; 상기 제1 적층 구조를 패터닝하여 상기 기판의 상면에 평행한 제1 방향으로 연장되는 복수의 하부 워드 라인 및 복수의 제1 적층 라인을 형성하는 단계; 상기 복수의 제1 적층 라인 상에 순차적으로 적층된 공통 비트 라인층, 예비 제2 선택 소자층 및 예비 제2 메모리층을 포함하는 제2 적층 구조를 형성하는 단계; 상기 복수의 제1 적층 라인 일부분 및 상기 제2 적층 구조를 패터닝하여 복수의 제1 메모리 셀 필라, 상기 제1 방향과는 다른 제2 방향으로 연장되는 복수의 공통 비트 라인 및 복수의 제2 적층 라인을 형성하는 단계; 상기 복수의 제2 적층 라인 상에 상부 워드 라인층을 형성하는 단계; 및 상기 복수의 제2 적층 라인 및 상기 상부 워드 라인층을 패터닝하여 복수의 제2 메모리 셀 필라 및 상기 제1 방향으로 연장되는 복수의 상부 워드 라인을 형성하는 단계를 포함한다.
예시적인 실시예들에 있어서, 상기 복수의 제1 메모리 셀 필라, 상기 복수의 공통 비트 라인 및 상기 복수의 제2 적층 라인을 형성하는 단계에서, 상기 복수의 하부 워드 라인의 상면이 노출될 때까지 상기 복수의 제1 적층 라인이 패터닝될 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 제2 메모리 셀 필라 및 상기 복수의 상부 워드 라인을 형성하는 단계에서, 상기 복수의 공통 비트 라인의 상면이 노출될 때까지 상기 복수의 제2 적층 라인이 패터닝될 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 제1 메모리 셀 필라와 상기 복수의 제2 메모리 셀 필라는, 상기 복수의 공통 비트 라인을 중심으로 상기 기판의 상면에 수직한 제3 방향을 따라 대칭 구조를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 제1 메모리 셀 필라의 적어도 하나의 측벽이 상기 복수의 제2 메모리 셀 필라의 적어도 하나의 측벽과 정렬될 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 하부 워드 라인 중 인접한 두 개의 하부 워드 라인 사이 및 상기 복수의 제1 적층 라인 중 인접한 두 개의 제1 적층 라인 사이에 제1 절연층을 형성하는 단계; 상기 복수의 공통 비트 라인 중 인접한 두 개의 공통 비트 라인 사이 및 상기 복수의 제2 적층 라인 중 인접한 두 개의 제2 적층 라인 사이에 제2 절연층을 형성하는 단계; 및 상기 복수의 상부 워드 라인 중 인접한 두 개의 상부 워드 라인 사이에 제3 절연층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 메모리 소자에 따르면, 공통 비트 라인을 중심으로 제1 메모리 셀 필라와 제2 메모리 셀 필라가 대칭 구조로 배치될 수 있고, 메모리 셀 필라 내에 포함된 메모리층 내부의 불균일한 이온 확산(ion migration) 등에 의한 셀 특성의 변동이 감소될 수 있다. 따라서, 상기 메모리 소자는 균일한 동작 특성을 가질 수 있다.
또한, 상기 메모리 셀 필라 내에서 오보닉 문턱 스위칭(ovonic threshold switching) 특성을 갖는 선택 소자층과 히터 전극이 서로 접촉하지 않도록 배치됨에 따라, 상기 메모리 소자의 구동 과정에서 히터 전극에 의한 발열에 의한 선택 소자층의 열화가 방지될 수 있다. 따라서, 상기 메모리 소자는 향상된 신뢰성을 가질 수 있다.
또한, 본 발명의 기술적 사상에 의한 메모리 소자의 제조 방법에 따르면, 공통 비트 라인을 중심으로 제1 메모리 셀과 제2 메모리 셀이 대칭 구조로 배치된 크로스 포인트 어레이 구조를 총 3회의 패터닝 단계에 의해 구현할 수 있으므로, 제조 비용이 절감될 수 있다.
도 1은 예시적인 실시예들에 따른 메모리 소자의 등가 회로도이다.
도 2는 예시적인 실시예들에 따른 메모리 소자를 나타내는 사시도이고, 도 3은 도 2의 2X-2X' 선을 따른 단면도이며, 도 4는 도 2의 2Y-2Y' 선을 따른 단면도이다.
도 5는 메모리 셀에 인가된 전압에 따른 메모리층의 이온 확산 경로를 개략적으로 나타낸 도면이다.
도 6은 오보닉 문턱 스위칭(OTS) 특성을 나타내는 OTS 소자의 전압-전류 곡선을 개략적으로 나타낸 그래프이다.
도 7은 예시적인 실시예들에 따른 메모리 소자를 나타내는 단면도이다.
도 8은 예시적인 실시예들에 따른 메모리 소자를 나타내는 단면도이다.
도 9는 예시적인 실시예들에 따른 메모리 소자를 나타내는 단면도이다.
도 10은 예시적인 실시예들에 따른 메모리 소자를 나타내는 단면도이다.
도 11은 예시적인 실시예들에 따른 메모리 소자를 나타내는 단면도이다.
도 12는 예시적인 실시예들에 따른 메모리 소자를 나타내는 단면도이다.
도 13은 예시적인 실시예들에 따른 메모리 소자를 나타내는 사시도이고, 도 14는 도 13의 13X-13X' 선을 따른 단면도이며, 도 15는 도 13의 13Y-13Y' 선을 따른 단면도이다.
도 16a 내지 도 16m은 예시적인 실시예들에 따른 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "～사이에"와 "직접 ～사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
한편, 본 발명의 실시예들에서는 기판 상면에 수직한 방향을 따라 복수의 하부 워드 라인과 복수의 상부 워드 라인이 복수의 공통 비트 라인을 사이에 두고 배치되는 것으로 설명되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 본 발명에서 설명된 것과는 달리 기판 상면에 수직한 방향을 따라 복수의 하부 비트 라인과 복수의 상부 비트 라인이 복수의 공통 워드 라인을 사이에 두고 배치될 수도 있다. 또한, 기판 상면에 수직한 방향을 따라 복수의 하부 워드 라인과 복수의 공통 워드 라인이 복수의 공통 비트 라인을 사이에 두고 배치되며, 복수의 공통 비트 라인과 복수의 상부 비트 라인 사이에 복수의 공통 워드 라인이 위치하도록 복수의 공통 워드 라인 상에 복수의 상부 비트 라인이 배치될 수도 있다. 이 밖에도 본 발명의 기술적 사상에서 벗어나지 않는 한에서 당업자에게 도출 가능한 다양한 실시예들이 가능할 수 있다.
도 1은 예시적인 실시예들에 따른 메모리 소자(10)의 등가 회로도이다.
도 1을 참조하면, 메모리 소자(10)는 제1 방향(즉, 도 1의 X 방향)을 따라 연장되고 제1 방향에 수직한 제2 방향(즉, 도 1의 Y 방향)으로 이격된 하부 워드 라인(WL11, WL12)과, 하부 워드 라인(WL11, WL12) 상에서 제1 방향에 수직한 제3 방향(즉, 도 1의 Z 방향)으로 이격되어, 제1 방향을 따라 연장되는 상부 워드 라인(WL21, WL22)을 포함할 수 있다. 또한, 메모리 소자(10)는 상부 워드 라인(WL21, WL22) 및 하부 워드 라인(WL11, WL12) 각각과 제3 방향으로 이격되어, 제2 방향을 따라 연장되는 공통 비트 라인(BL1, BL2, BL3, BL4)을 포함할 수 있다.
제1 및 제2 메모리 셀(MC1, MC2)은 공통 비트 라인(BL1, BL2, BL3, BL4)과 하부 워드 라인(WL11, WL12)과의 사이 및 공통 비트 라인(BL1, BL2, BL3, BL4)과 상부 워드 라인(WL21, WL22)과의 사이에 각각 배치될 수 있다. 구체적으로, 제1 메모리 셀(MC1)은 공통 비트 라인(BL1, BL2, BL3, BL4)과 하부 워드 라인(WL11, WL12)의 교차점에 배치될 수 있고, 정보 저장을 위한 메모리층(ME)과 메모리 셀을 선택하기 위한 선택 소자(SW)를 포함할 수 있다. 또한, 제2 메모리 셀(MC2)은 공통 비트 라인들(BL1, BL2, BL3, BL4)과 상부 워드 라인(WL21, WL22)의 교차점에 배치될 수 있고, 정보 저장을 위한 메모리층(ME)과 메모리 셀을 선택하기 위한 선택 소자(SW)를 포함할 수 있다.
제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)은 공통 비트 라인(BL1, BL2, BL3, BL4)을 중심으로 제3 방향으로 서로 대칭 구조를 갖도록 배치될 수 있다. 도 1에 예시적으로 도시된 것과 같이, 하부 워드 라인(WL11)과 공통 비트 라인(BL1) 사이에 배치되는 제1 메모리 셀(MC1)에서, 메모리층(ME)은 하부 워드 라인(WL11)에 전기적으로 연결되어 있고, 선택 소자(SW)가 공통 비트 라인(BL1)에 전기적으로 연결되어 있으며, 메모리층(ME)과 선택 소자(SW)는 직렬로 연결될 수 있다. 또한, 상부 워드 라인(WL21)과 공통 비트 라인(BL1) 사이에 배치되는 제2 메모리 셀(MC2)에서, 메모리층(ME)은 상부 워드 라인(WL21)에 전기적으로 연결되어 있고, 선택 소자(SW)가 공통 비트 라인(BL1)에 전기적으로 연결되어 있으며, 메모리층(ME)과 선택 소자(SW)는 직렬로 연결될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 도 1에 도시된 것과는 달리, 제1 메모리 셀(MC1)에서 선택 소자(SW)가 하부 워드 라인(WL11)에 직접 연결되고 메모리층(ME)이 공통 비트 라인(BL1)과 직접 연결되며, 제2 메모리 셀(MC2)에서 선택 소자(SW)가 상부 워드 라인(WL21)에 직접 연결되고 메모리층(ME)이 공통 비트 라인(BL2)에 직접 연결되어, 공통 비트 라인(BL1)을 중심으로 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)이 서로 대칭으로 배치될 수도 있다.
이하에서는 메모리 소자(10)의 구동 방법에 대하여 설명하도록 한다.
예를 들어, 워드 라인(WL11, WL12, WL21, WL22)과 공통 비트 라인(BL1, BL2, BL3, BL4)을 통해 제1 메모리 셀(MC1) 또는 제2 메모리 셀(MC1, MC2)의 메모리층(ME)에 전압이 인가되어, 메모리층(ME)에 전류가 흐를 수 있다. 예를 들어, 메모리층(ME)은 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있는 상변화 물질층을 포함할 수 있다. 그러나, 메모리층(ME)은 이에 한정되는 것은 아니며, 인가된 전압에 따라 저항값이 달라지는 가변 저항체라면 어떠한 것도 포함할 수 있다. 예를 들어, 선택된 메모리 셀(MC1, MC2)의 메모리층(ME)에 인가되는 전압에 따라 메모리층(ME)의 저항이 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있다.
메모리층(ME)의 저항 변화에 따라, 메모리 셀(MC1, MC2)에서는 "0" 또는 "1"과 같은 디지털 정보를 기억할 수 있게 되며, 메모리 셀(MC1, MC2)로부터 디지털 정보를 소거할 수 있게 된다. 예를 들면, 메모리 셀(MC1, MC2)에서 고저항 상태 "0"과 저저항 상태 "1"로 데이터를 기입할 수 있다. 여기서, 고저항 상태 "0"에서 저저항 상태 "1"로의 기입을 "세트 동작"이라 칭할 수 있고, 저저항 상태 "1"에서 고저항 상태 "0"으로의 기입을 "리셋 동작"이라 칭할 수 있다. 그러나, 본 발명의 실시예들에 따른 메모리 셀(MC1, MC2)은 상기 예시된 고저항 상태 "0" 및 저저항 상태 "1"의 디지털 정보에만 한정되는 것은 아니며, 다양한 저항 상태들을 저장할 수 있다.
워드 라인(WL11, WL12, WL21, WL22) 및 공통 비트 라인(BL1, BL2, BL3, BL4)의 선택에 의해 임의의 메모리 셀(MC1, MC2)이 어드레싱될 수 있으며, 워드 라인(WL11, WL12, WL21, WL22) 및 공통 비트 라인(BL1, BL2, BL3, BL4) 사이에 소정의 신호를 인가하여, 메모리 셀(MC1, MC2)을 프로그래밍하고, 공통 비트 라인(BL1, BL2, BL3, BL4)을 통하여 전류 값을 측정함으로써 해당 메모리 셀(MC1, MC2)을 구성하는 가변 저항체의 저항값에 따른 정보가 판독될 수 있다.
도 2는 예시적인 실시예들에 따른 메모리 소자(100)를 나타내는 사시도이고, 도 3은 도 2의 2X-2X' 선을 따른 단면도이며, 도 4는 도 2의 2Y-2Y' 선을 따른 단면도이다.
도 2 내지 도 4를 참조하면, 메모리 소자(100)는 기판(102) 상에 제1 방향(도 2의 X 방향)으로 상호 평행하게 연장되는 복수의 하부 워드 라인(110), 제1 방향과 수직한 제2 방향(도 2의 Y 방향)으로 상호 평행하게 연장되는 복수의 공통 비트 라인(120) 및 제1 방향으로 상호 평행하게 연장되는 복수의 상부 워드 라인(130)을 포함할 수 있다.
복수의 하부 워드 라인(110), 복수의 공통 비트 라인(120) 및 복수의 상부 워드 라인(130)은 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 하부 워드 라인(110), 복수의 공통 비트 라인(120) 및 복수의 상부 워드 라인(130)은 각각 W, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 하부 워드 라인(110), 복수의 공통 비트 라인(120) 및 복수의 상부 워드 라인(130)은 각각 금속막과, 상기 금속막의 적어도 일부를 덮는 도전성 배리어막을 포함할 수 있다. 상기 도전성 배리어막은 예를 들면 Ti, TiN, Ta, TaN, 또는 이들의 조합으로 이루어질 수 있다.
제1 방향으로 연장되는 복수의 하부 워드 라인(110) 각각은 제2 방향으로 연장되는 복수의 공통 비트 라인(120) 각각과 교차할 수 있다. 복수의 하부 워드 라인(110)과 복수의 공통 비트 라인(120)의 복수의 교차 지점에는 각각 복수의 제1 메모리 셀(MC1)이 배치될 수 있다.
복수의 제1 메모리 셀(MC1)은 복수의 제1 메모리 셀 필라(pillar)(140)로 구성될 수 있다. 복수의 제1 메모리 셀 필라(140) 중 제2 방향 (Y 방향)을 따라 일렬로 배치되는 복수의 제1 메모리 셀 필라(140) 각각의 사이에는 복수의 절연 패턴(160)이 개재될 수 있다.
복수의 제1 메모리 셀 필라(140)는 제1 메모리층(142), 제1 히터 전극(HE1) 및 제1 선택 소자(SW1)를 포함할 수 있다.
예시적인 실시예들에서, 제1 메모리층(142)은 상변화 물질을 포함할 수 있다. 예를 들어, 제1 메모리층(142)은 제1 메모리층(142) 양단에 인가되는 전압에 의해 발생하는 줄 열(Joule heat)에 의해 상(phase)이 가역적으로 변화될 수 있고, 이러한 상변화에 의해 저항이 변화될 수 있는 물질을 포함할 수 있다. 예를 들어, 상기 상변화 물질은 비정질(amorphous) 상에서 고저항 상태가 되고, 결정질(crystalline) 상에서 저저항 상태가 될 수 있다. 고저항 상태를 "0"으로, 저저항 상태 "1"로 정의함으로써 제1 메모리층(142)에 데이터가 저장될 수 있다.
예시적인 실시예들에서, 제1 메모리층(142)은 텔륨(Te), 셀레늄(Se), 게르마늄(Ge), 안티몬(Sb), 비스무스(Bi), 납(Pb), 주석(Sn), 인듐(In), 은(Ag), 비소(As), 황(S), 인(P), 및 이들의 혼합물로 구성된 군으로부터 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 제1 메모리층(142)은 GeSbTe, GeTeAs, GeBiTe, GeTeTi, GeTeSe, AsSbTe, SnSbTe, SeTeSn, SbSeBi, SnSbBi, GaTeSe, InSbTe, GeTe, InSe, SbTe, InSnSbTe, AgInSbTe, AsGeSbTe 등의 칼코겐 화합물들 중 적어도 하나로 이루어질 수 있다. 다른 실시예들에 있어서, 제1 메모리층(142)은 불순물이 도핑된 칼코겐 화합물로 형성할 수 있다. 상기 불순물은 예를 들어 질소(N), 산소(O), 실리콘(Si), 탄소(C), 붕소(B), 디스프로슘(Dy) 또는 이들의 조합을 포함할 수 있다. 그러나, 제1 메모리층(142)의 물질이 이에 한정되는 것은 아니다.
제1 히터 전극(HE1)은 복수의 하부 워드 라인(110)과 제1 메모리층(142) 사이에 배치될 수 있다. 제1 히터 전극(HE1)은 제1 메모리층(142)과 반응하지 않으며, 제1 메모리층(142)을 상변화시키기에 충분한 열을 발생시킬 수 있는 도전 물질을 포함할 수 있다. 예시적인 실시예들에서, 제1 히터 전극(HE1)은 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON 혹은 이들의 조합과 같은 고융점 금속 또는 이들의 질화물로 이루어질 수 있다. 그러나, 제1 히터 전극(HE1) 물질이 이에 한정되는 것은 아니다.
제1 선택 소자(SW1)는 순차적으로 적층된 제1 하부 전극(BE1), 제1 선택 소자층(144) 및 제1 상부 전극(TE1)을 포함할 수 있다. 제1 선택 소자(SW1)는 전류의 흐름을 제어할 수 있는 전류 조정 소자일 수 있다. 제1 선택 소자(SW1)는 예를 들어 오보닉 문턱 스위칭(ovonic threshold switching, OTS) 특성을 갖는 전류 조정 소자일 수 있다.
제1 선택 소자층(144)은 제1 선택 소자층(144) 양단에 걸린 전압의 크기에 따라 저항이 변화할 수 있는 물질을 포함할 수 있고, 예를 들어 오보닉 문턱 스위칭 특성을 갖는 물질을 포함할 수 있다. 예를 들어, 제1 선택 소자층(144)에 문턱 전압(VT)보다 작은 전압이 인가될 때 제1 선택 소자층(144)은 고저항 상태에 있고, 제1 선택 소자층(144)에 문턱 전압(VT)보다 큰 전압이 인가될 때, 저저항 상태에 있으며 전류가 흐르기 시작한다. 또한, 제1 선택 소자층(144)을 통해 흐르는 전류가 유지 전류(holding current)보다 작아질 때, 제1 선택 소자층(144)은 고저항 상태로 변화될 수 있다. 한편, 제1 선택 소자층(144)의 오보닉 문턱 스위칭 특성은 이후에 도 6을 참조로 상세히 설명하도록 한다.
예시적인 실시예들에서, 제1 선택 소자층(144)은 텔륨(Te), 셀레늄(Se), 게르마늄(Ge), 비소(As), 실리콘(Si), 및 이들의 혼합물로 구성된 군으로부터 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 제1 선택 소자층(144)은 AsSe, AsSeGe, AsSeGeTe, AsGeTeSi 등으로 이루어질 수 있다. 다른 실시예들에 있어서, 제1 선택 소자층(144)은 예를 들어 질소(N), 산소(O), 탄소(C), 붕소(B), 디스프로슘(Dy)과 같은 불순물이 더 도핑될 수 있다. 그러나, 제1 선택 소자층(144)의 물질이 이에 한정되는 것은 아니다.
제1 하부 전극(BE1) 및 제1 상부 전극(TE1)은 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 제1 하부 전극(BE1) 및 제1 상부 전극(TE1)은 각각 TiN 막을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 제1 하부 전극(BE1) 및 제1 상부 전극(TE1)은 각각 금속 또는 도전성 금속 질화물로 이루어지는 도전막과, 상기 도전막의 적어도 일부를 덮는 적어도 하나의 도전성 배리어막을 포함할 수 있다. 상기 도전성 배리어막은 금속 산화물, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 2 내지 도 4에는, 제1 하부 전극(BE1)이 제1 선택 소자층(144) 아래에서 제1 메모리층(142)과 접촉하도록 배치되며, 제1 상부 전극(TE1)이 제1 선택 소자층(144) 위에서 복수의 공통 비트 라인(120)과 접촉하도록 배치된 것이 예시적으로 도시되었다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 도 2 내지 도 4에 도시된 것과는 달리, 제1 상부 전극(TE1)이 제1 선택 소자층(144) 아래에 위치하고 제1 하부 전극(BE1)이 제1 선택 소자층(144) 위에 위치할 수도 있다.
도 3에 예시적으로 도시된 것과 같이, 제1 선택 소자(SW1)과 제1 히터 전극(HE1) 사이에는 제1 메모리층(142)이 개재될 수 있다. 즉, 제1 선택 소자(SW1)와 제1 히터 전극(HE1)은 제1 메모리 셀 필라(140)의 양 끝단에 위치하며, 제1 선택 소자(SW1)와 제1 히터 전극(HE1)은 직접 접촉하지 않을 수 있다. 따라서, 제1 선택 소자층(144)과 제1 히터 전극(HE1) 사이에서 상대적으로 큰 제1 이격거리(D1)가 확보될 수 있다. 예를 들어, 제1 이격거리(D1)는 약 10 내지 100 나노미터일 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 제1 이격거리(D1)는 제1 메모리층(142), 제1 하부 전극(BE1) 및/또는 제1 상부 전극(TE1)의 제3 방향(도 2의 Z 방향)을 따른 두께들에 따라 달라질 수 있다.
일반적으로, 제1 선택 소자층(144)이 오보닉 문턱 스위칭 특성을 갖는 물질을 포함할 때 제1 선택 소자층(144)은 비정질 상태의 칼코게나이드 물질로 이루어질 수 있다. 그러나, 메모리 소자의 다운스케일링 경향에 따라 제1 히터 전극(HE1), 제1 메모리층(142), 제1 선택 소자층(144), 제1 상부 전극(TE1) 및/또는 제1 하부 전극(BE1)의 두께, 폭 및 이들 사이의 거리가 감소될 수 있다. 따라서 메모리 소자(100)의 구동 과정에서, 제1 히터 전극(HE1)이 발열하여 제1 메모리층(142)이 상변화될 때 이에 인접하게 배치되는 제1 선택 소자층(144)에도 상기 발열에 의한 영향이 가해질 수 있다. 예를 들어, 인접한 제1 히터 전극(HE1)으로부터의 열에 의해 제1 선택 소자층(144) 또한 부분적으로 결정화되는 등 제1 선택 소자층(144)이 열화되거나 손상될 수 있다. 그러나, 본 발명의 예시적인 실시예들에 따르면, 제1 선택 소자층(144)과 제1 히터 전극(HE1) 사이에 상대적으로 큰 제1 이격거리(D1)가 확보됨에 따라 제1 선택 소자층(144)의 열화 또는 손상이 방지될 수 있다.
복수의 공통 비트 라인(120)과 복수의 상부 워드 라인(130)의 복수의 교차 지점에는 각각 복수의 제2 메모리 셀(MC2)이 배치될 수 있다.
복수의 제2 메모리 셀(MC2)은 복수의 제2 메모리 셀 필라(150)로 구성될 수 있다. 복수의 제2 메모리 셀 필라(150) 중 제2 방향(Y 방향)을 따라 일렬로 배치되는 복수의 제2 메모리 셀 필라(150) 각각의 사이에는 제2 방향을 따라 연장되는 복수의 절연 라인(170)이 개재될 수 있다.
복수의 제2 메모리 셀 필라(150) 각각은 제2 메모리층(152), 제2 히터 전극(HE2) 및 제2 선택 소자(SW2)를 포함할 수 있다. 제2 선택 소자(SW2)는 순차적으로 적층된 제2 상부 전극(TE2), 제2 선택 소자층(154), 및 제2 하부 전극(BE2)을 포함할 수 있다. 제2 선택 소자(SW2)는 복수의 공통 비트 라인(120) 상에 배치되고, 제2 메모리층(152)은 제2 선택 소자(SW2) 상에 배치될 수 있다. 또한, 제2 히터 전극(HE2)은 제2 메모리층(152)과 복수의 상부 워드 라인(130) 사이에 배치될 수 있다.
한편, 제2 상부 전극(TE2), 제2 선택 소자층(154), 제2 하부 전극(BE2), 제2 메모리층(152) 및 제2 히터 전극(HE2)은 각각 전술한 제1 상부 전극(TE1), 제1 선택 소자층(144), 제1 하부 전극(BE1), 제1 메모리층(142) 및 제1 히터 전극(HE1)과 유사한 특징을 가질 수 있으며, 여기서 상세한 설명은 생략한다.
도 2 및 도 3에 예시적으로 도시된 것과 같이, 공통 비트 라인(120)을 중심으로 복수의 제1 메모리 셀 필라(140)와 복수의 제2 메모리 셀 필라(150)가 제3 방향(도 2의 Z 방향)을 따라 대칭으로 배치될 수 있다. 즉, 공통 비트 라인(120)의 아래와 위에 각각 제1 선택 소자(SW1)와 제2 선택 소자(SW2)가 배치될 수 있다. 복수의 제1 메모리 셀 필라(140) 내에서, 공통 비트 라인(120)으로부터 아래 방향을 향해 제1 선택 소자(SW1), 제1 메모리층(142) 및 제1 히터 전극(HE1)이 순차적으로 배치될 수 있고, 복수의 제2 메모리 셀 필라(150) 내에서, 공통 비트 라인(120)으로부터 위 방향을 향해 제2 선택 소자(SW2), 제2 메모리층(152) 및 제2 히터 전극(HE2)이 순차적으로 배치될 수 있다.
공통 비트 라인(120)을 중심으로 복수의 제1 메모리 셀 필라(140)와 복수의 제2 메모리 셀 필라(150)가 대칭으로 배치됨에 따라, 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)은 균일한 동작 특성을 가질 수 있다. 이는 도 5에 개략적으로 도시된 메모리 셀(50A, 50B) 내의 이온 확산 경로를 통해 설명될 수 있다.
도 5는 메모리 셀(50A, 50B)에 인가된 전압에 따른 메모리층(30A, 30B)의 이온 확산 경로를 개략적으로 나타낸 도면이다.
도 5를 참조하면, 메모리 셀(50A)은 순차적으로 적층된 제1 전극(20A), 메모리층(30A) 및 제2 전극(40A)을 포함할 수 있다. 제1 전극(20A)은 메모리층(30A)을 상변화시키기에 충분한 열을 발생시킬 수 있는 도전 물질을 포함할 수 있으며, 히터 전극(HE1, HE2)(도 2 참조)에 대응될 수 있다. 메모리 셀(50A)에는 제1 전극(20A)에 양의 전압이 인가되고, 제2 전극(40A)에 음의 전압이 인가되어, 화살표(C_A)로 표시된 것과 같이, 제1 전극(20A)으로부터 메모리층(30A)을 통해 제2 전극(40A)까지 전류가 흐를 수 있다.
제1 전극(20A)에 흐르는 전류에 의해 제1 전극(20A)에 열이 발생되고, 이에 따라 제1 전극(20A)과 메모리층(30A) 사이의 계면에 인접한 메모리층(30A)의 일부분(30A_P)으로부터 상변화가 발생될 수 있다. 예를 들어, 메모리층(30A)의 일부분(30A_P)이 결정 상태(즉, 저저항 상태)로부터 비정질 상태(즉, 고저항 상태)로 변화되는 "리셋" 동작에서, 일부분(30A_P) 내의 양이온과 음이온은 인가된 전압에 의해 각각 다른 속도로 확산될 수 있다. 도 5의 좌측 부분에 도시된 것과 같이, 메모리층(30A)의 일부분(30A_P) 내에서 양이온, 예를 들어 안티모니 이온(Sb+)의 확산 속도가 음이온, 예를 들어 텔루륨 이온(Te-)의 확산 속도보다 상대적으로 빠를 수 있다. 따라서, 안티모니 이온(Sb+)이 음의 전압이 인가된 제2 전극(40A) 방향으로 더 많이 확산될 수 있다(예를 들어, 텔루륨 이온(Te-)이 제1 전극(20A) 방향으로 확산되는 속도보다 안티모니 이온(Sb+)이 제2 전극(40A) 방향으로 확산되는 속도가 더 클 수 있다).
반면, 메모리 셀(50B)은 제1 전극(20B), 메모리층(30B) 및 제2 전극(40B)을 포함하고, 제1 전극(20B)에 음의 전압이, 제2 전극(40B)에 양의 전압이 인가되어, 화살표(C_B)로 표시된 것과 같이, 제2 전극(40B)으로부터 메모리층(30A)을 통해 제1 전극(20B)까지 전류가 흐를 수 있다.
제1 전극(20B)에 흐르는 전류에 의해 제1 전극(20B)에 열이 발생되고, 이에 따라 제1 전극(20B)과 메모리층(30B) 사이의 계면에 인접한 메모리층(30B)의 일부분(30B_P)으로부터 상변화가 발생될 수 있다. 이때, 도 5의 우측 부분에 도시된 것과 같이, 메모리층(30A)의 일부분(30B_P) 내에서 안티모니 이온(Sb+)의 확산 속도가 텔루륨 이온(Te-)의 확산 속도보다 상대적으로 빠를 수 있고, 안티모니 이온(Sb+)이 음의 전압이 인가된 제1 전극(20B) 방향으로 더 많이 확산될 수 있다.
따라서, 메모리 셀(50A)의 경우와 비교할 때, 제1 전극(20B)과 메모리층(30B) 사이의 계면 근처에서 안티모니 이온(Sb+)의 농도가 더 높아, 메모리층(30B)의 국부적 농도 변화가 유발될 수 있다. 반대로, 메모리 셀(50A)의 경우에는, 제1 전극(20A)과 메모리층(30A) 사이의 계면 근처에서 텔루륨 이온(Te-)의 농도가 더 높아, 메모리층(30A)의 국부적 농도 변화가 유발될 수 있다.
결론적으로, 메모리층(30A, 30B)에 인가되는 전압의 크기, 메모리층(30A, 30B)에 흐르는 전류의 방향, 메모리층(30A, 30B) 및 제1 전극(20A, 20B)의 기하학(geometry) 등에 따라 메모리층(30A, 30B) 내의 이온들 또는 공공들(vacancies)의 분포 등이 달라질 수 있다. 메모리층(30A, 30B) 내의 이러한 국부적 농도 변화에 의해, 동일한 전압이 인가된 상태일지라도 메모리층(30A, 30B)의 저항이 변동될 수 있고, 따라서 메모리 셀(50A, 50B)이 서로 다른 동작 특성을 가질 수 있다.
한편, 도 5에서는 안티모니 이온(Sb+)과 텔루륨 이온(Te-)을 예로 들어 이온 확산 경로를 개략적으로 설명하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 특히, 제1 메모리층(142)(도 2 참조)에 대하여 설명한 것과 같이, 메모리층(30A, 30B)은 텔륨(Te), 셀레늄(Se), 게르마늄(Ge), 안티몬(Sb), 비스무스(Bi), 납(Pb), 주석(Sn), 인듐(In), 은(Ag), 비소(As), 황(S), 인(P), 및 이들의 혼합물로 구성된 군으로부터 선택된 적어도 어느 하나를 포함할 수 있고, 또한 질소(N), 산소(O), 실리콘(Si), 탄소(C), 붕소(B), 디스프로슘(Dy) 또는 이들의 조합을 포함하는 불순물이 도핑될 수 있다. 따라서 메모리층(30A, 30B)에 포함된 물질의 종류 및 조성, 불순물의 종류 및 농도 등에 따라 메모리층(30A, 30B) 내의 이온 확산 정도는 더욱 달라질 수 있고, 따라서 메모리 셀(50A, 50B)의 동작 특성 변동(variation)은 더욱 증가될 수 있다.
다시 도 2 내지 도 4를 참조하면, 본 발명의 실시예들에 따르면 복수의 공통 비트 라인(120)을 중심으로 복수의 제1 메모리 셀 필라(140)와 복수의 제2 메모리 셀 필라(150)가 대칭으로 배치될 수 있다. 예를 들어, 복수의 공통 비트 라인(120)에 양의 리셋 전압(Vreset)이 인가되고, 복수의 상부 워드 라인(130) 및 복수의 하부 워드 라인(110)에 그라운드 전압이 인가된 상태에서, 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)에 동일한 전압(즉, 리셋 전압(Vreset))이 인가될 수 있다. 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)이 복수의 공통 비트 라인(120)을 중심으로 대칭 구조로 배치됨에 따라, 제1 메모리층(142)과 제1 히터 전극(HE1) 사이의 계면에 인접한 제1 메모리층(142) 부분과 제2 메모리층(152)과 제2 히터 전극(HE2) 사이의 계면에 인접한 제2 메모리층(152) 부분은 실질적으로 동일한 이온 분포 또는 농도 분포를 갖게 될 수 있다. 따라서, 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)은 균일한 동작 특성을 가질 수 있다.
도 3에 예시적으로 도시된 것과 같이, 복수의 제1 메모리 셀 필라(140)의 제1 측벽(140S_X)은 복수의 하부 워드 라인(110)의 제1 측벽(110S_X)과 정렬될 수 있고, 복수의 제2 메모리 셀 필라(150)의 제1 측벽(150S_X)은 복수의 상부 워드 라인(130)의 제1 측벽(130S_X)과 정렬될 수 있다. 또한, 도 4에 예시적으로 도시된 것과 같이, 복수의 제1 메모리 셀 필라(140)의 제2 측벽(140S_Y)은 복수의 공통 비트 라인(120)의 제1 측벽(120S_Y)과 정렬될 수 있고, 복수의 제2 메모리 셀 필라(150)의 제2 측벽(150S_Y)은 복수의 공통 비트 라인(120)의 제1 측벽(120S_Y)과 정렬될 수 있다.
이는, 메모리 소자(100)의 제조 공정에서, 3회의 포토리소그래피 패터닝 공정에 의해 복수의 제1 메모리 셀 필라(140)와 복수의 제2 메모리 셀 필라(150)를 형성하기 때문일 수 있다. 예를 들어, 제1 패터닝 공정에서 서로 정렬된 복수의 제1 메모리 셀 필라(140)의 제1 측벽(140S_X)과 복수의 하부 워드 라인(110)의 제1 측벽(110S_X)이 형성되고, 이후 제2 패터닝 공정에서 서로 정렬된 복수의 제1 메모리 셀 필라(140)의 제2 측벽(140S_Y), 복수의 공통 비트 라인(120)의 제1 측벽(120S_Y), 및 복수의 제2 메모리 셀 필라(150)의 제2 측벽(150S_Y) 이 형성되며, 이후 제3 패터닝 공정에서 서로 정렬된 복수의 제2 메모리 셀 필라(150)의 제1 측벽(150S_X)과 복수의 상부 워드 라인(130)의 제1 측벽(130S_X)이 형성될 수 있다.
전술한 것과 같이, 3회의 포토리소그래피 패터닝 공정만을 사용하여 복수의 메모리 셀 필라(140, 150)를 형성할 수 있기 때문에, 패터닝 공정에서 메모리층(142, 152) 및/또는 선택 소자층(144, 154)이 식각 분위기에 노출될 때 발생할 수 있는 메모리층(142, 152) 및/또는 선택 소자층(144, 154)의 열화 또는 손상이 방지될 수 있다. 또한, 메모리 소자(100)의 제조 비용이 절감될 수 있다.
또한, 선택 소자(SW1, SW2)가 OTS 특성을 갖는 물질로 이루어진 선택 소자층(144, 154)을 포함하기 때문에, 트랜지스터 또는 다이오드를 형성하기 위한 공정이 불필요할 수 있다. 예를 들어, 다이오드를 형성한 이후에 다이오드 내의 불순물 활성화를 위한 고온의 열처리가 필요하나, 상변화 물질을 포함하는 메모리층(142, 152)은 이러한 고온 열처리 환경에서 손상 또는 오염될 수 있다. 본 발명에 따르면 트랜지스터 또는 다이오드를 형성하기 위한 복잡한 공정들이 불필요할 뿐만 아니라, 이러한 공정에 의해 발생할 수 있는 메모리층(142, 152)의 원치 않는 손상 또는 오염이 방지되어 메모리 소자(100)의 신뢰성이 향상될 수 있다.
또한, 일반적으로 선택 소자로 트랜지스터 또는 다이오드를 형성하는 경우, 트랜지스터 또는 다이오드를 기판 내부에 형성할 필요가 있어, 수직 방향으로 복수 층이 적층된 적층형 메모리 소자를 구현하기 어렵다. 특히, 다이오드의 활성화를 위한 고온의 열처리에 의해 메모리층(142, 152)이 손상 또는 오염될 수 있으므로, 메모리층(142, 152) 상부에 다이오드를 배치할 필요가 있는 적층형 크로스 포인트 어레이 구조를 구현하기 어려웠다. 그러나, 다이오드 대신 선택 소자층(144, 154)을 채용한 본 발명에 따르면, 메모리 소자(100)는 수직 방향으로 복수 층이 적층된 적층형 크로스 포인트 어레이 구조를 가질 수 있다. 따라서, 메모리 소자(100)의 집적도가 향상될 수 있다.
도 3에 예시적으로 도시된 것과 같이, 제1 히터 전극(HE1)은 제2 방향(도 2의 Y 방향)을 따라 제1 폭(WH1_X)을 가질 수 있고, 제2 히터 전극(HE2)은 제2 방향(도 2의 Y 방향)을 따라 제1 폭(WH1_X)과 실질적으로 동일한 제2 폭(WH2_X)을 가질 수 있다. 또한, 도 4에 예시적으로 도시된 것과 같이, 제1 히터(HE1)는 제1 방향(도 2의 X 방향)을 따라 제3 폭(WH1_Y)을 가질 수 있고, 제2 히터(HE2)는 제1 방향을 따라 제3 폭(WH1_Y)과 실질적으로 동일한 제4 폭(WH2_Y)을 가질 수 있다. 제1 메모리층(142)과 접촉하는 제1 히터 전극(HE1)의 수평 방향에 따른 단면적(예를 들어, X-Y 평면에 평행한 단면적)은 제2 메모리층(152)과 접촉하는 제2 히터 전극(HE2)의 수평 방향에 따른 단면적과 실질적으로 동일할 수 있다. 따라서, 복수의 제1 메모리 셀 필라(140)와 복수의 제2 메모리 셀 필라(150)는 실질적으로 동일한 동작 특성을 가질 수 있다.
한편, 전술한 것과 같이, 복수의 제1 메모리 셀 필라(140) 중 제2 방향 (Y 방향)을 따라 일렬로 배치되는 복수의 제1 메모리 셀 필라(140) 각각의 사이에는 복수의 절연 패턴(160)이 개재될 수 있다. 복수의 제1 메모리 셀 필라(140) 중 제1 방향(X 방향)을 따라 일렬로 배치되는 복수의 제1 메모리 셀 필라(140) 각각의 사이에는 제2 방향을 따라 연장되는 복수의 절연 라인(165)이 개재될 수 있다. 또한 복수의 제2 메모리 셀 필라(150) 중 제2 방향(Y 방향)을 따라 일렬로 배치되는 복수의 제2 메모리 셀 필라(150) 각각의 사이에는 제1 방향을 따라 연장되는 복수의 절연 라인(170)이 개재될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 복수의 절연 패턴(160), 복수의 절연 라인(165, 170) 대신 복수의 에어갭(도시 생략)이 형성될 수도 있고, 이러한 경우 상기 복수의 에어갭과 복수의 제1 메모리 셀 필라(140)와의 사이 및 상기 복수의 에어갭과 복수의 제2 메모리 셀 필라(150)와의 사이에 소정의 두께를 갖는 절연 라이너(도시 생략)이 형성될 수도 있다.
도 2 내지 도 4를 참조로 설명한 메모리 소자(100)에 따르면, 복수의 공통 비트 라인(120)을 중심으로 복수의 제1 메모리 셀 필라(140)와 복수의 제2 메모리 셀 필라(150)가 대칭 구조로 배치될 수 있고, 복수의 메모리 셀 필라(140, 150) 내에 포함된 메모리층(142, 152) 내부의 불균일한 이온 확산(ion migration) 등에 의한 셀 특성의 변동이 감소될 수 있다. 따라서, 메모리 소자(100)는 균일한 동작 특성을 가질 수 있다.
또한, 상기 메모리 셀(140, 150) 내에서 오보닉 문턱 스위칭(OTS) 특성을 갖는 선택 소자층(144, 154)과 히터 전극(HE1, HE2)이 서로 접촉하지 않도록 배치됨에 따라, 상기 메모리 소자(100)의 구동 과정에서 히터 전극(HE1, HE2)에 의한 발열에 의한 선택 소자층(144, 154)의 원치 않는 열화 또는 손상이 방지될 수 있다. 따라서, 메모리 소자(100)는 향상된 신뢰성을 가질 수 있다.
또한, 총 3회의 패터닝 단계에 의해 메모리 소자(100)를 구현할 수 있으므로, 패터닝 공정에서 발생할 수 있는 메모리 셀(140, 150)의 원치 않는 열화 또는 손상이 방지될 수 있고, 제조 비용이 절감될 수 있다.
또한, 메모리 소자(100)는 트랜지스터 또는 다이오드 대신 OTS 특성을 갖는 물질로 이루어진 선택 소자층(144, 154)을 포함하므로, 적층형 크로스 포인트 어레이 구조의 메모리 소자(100)를 구현할 수 있으며 메모리 소자(100)의 집적도가 향상될 수 있다.
도 6은 오보닉 문턱 스위칭(OTS) 특성을 나타내는 OTS 소자의 전압-전류 곡선(60)을 개략적으로 나타낸 그래프이다. 도 6에는 오보닉 문턱 스위칭(OTS) 특성을 갖는 OTS 소자 양단 간에 인가된 전압에 따라 OTS 소자에 흐르는 전류를 개략적으로 도시하였다.
도 6을 참조하면, 제1 곡선(61)은 OTS 소자에 전류가 흐르지 않는 상태의 전압-전류 관계를 나타낸다. 여기서, OTS 소자는 제1 전압 레벨(63)의 문턱 전압(VT)을 갖는 스위칭 소자로 작용한다. 전압과 전류가 0인 상태에서 전압이 서서히 증가할 때, 전압이 문턱 전압(VT)(즉, 제1 전압 레벨(63))에 도달할 때까지 OTS 소자에 거의 전류가 흐르지 않는다. 그러나, 전압이 문턱 전압(VT)을 초과하자마자, OTS 소자에 흐르는 전류가 급격히 증가될 수 있고, OTS 소자에 인가되는 전압은 제2 전압 레벨(64)(또는 포화 전압(VS))까지 감소된다.
제2 곡선(62)은 OTS 소자에 전류가 흐르는 상태에서의 전압-전류 관계를 나타낸다. OTS 소자에 흐르는 전류가 제1 전류 레벨(66)보다 커짐에 따라 OTS 소자에 인가되는 전압은 제2 전압 레벨(64)보다 약간 증가될 수 있다. 예를 들어, OTS 소자에 흐르는 전류가 제1 전류 레벨(66)로부터 제2 전류 레벨(67)까지 상당히 증가하는 동안 OTS 소자에 인가되는 전압은 제2 전압 레벨(64)로부터 미미하게 증가될 수 있다. 즉, OTS 소자를 통해 전류가 일단 흐르게 되면, OTS 소자에 인가되는 전압은 포화 전압(VS)(즉, 제2 전압 레벨(64))으로 거의 유지될 수 있다. 만약 전류가 유지 전류 레벨(즉, 제1 전류 레벨(66)) 이하로 감소되면, OTS 소자는 다시 저항 상태로 전환되어, 전압이 문턱 전압(VT)까지 증가할 때까지 전류를 효과적으로 블로킹할 수 있다.
도 7은 예시적인 실시예들에 따른 메모리 소자(100A)를 나타내는 단면도이다. 도 7에서, 도 1 내지 도 6에서와 동일한 참조부호는 동일한 구성요소를 의미한다. 도 7은 도 2의 2X-2X' 선을 따른 단면에 대응되는 단면을 나타낸다. 도 7은 복수의 제1 메모리 셀 필라(140A) 및 복수의 제2 메모리 셀 필라(150A) 내의 구성요소들의 배치를 제외하면, 도 2 내지 도 4를 참조로 설명한 메모리 소자(100)와 유사하다.
도 7을 참조하면, 복수의 제1 메모리 셀 필라(140A) 각각은 복수의 하부 워드 라인(110) 상에 순차적으로 배치된 제1 선택 소자(SW1), 제1 메모리층(142) 및 제1 히터 전극(HE1)을 포함할 수 있고, 복수의 제2 메모리 셀 필라(150A)는 복수의 공통 비트 라인(120) 상에 순차적으로 배치된 제2 히터 전극(HE2), 제2 메모리층(152) 및 제2 선택 소자(SW2)를 포함할 수 있다. 복수의 공통 비트 라인(120)을 중심으로 복수의 제1 메모리 셀 필라(140A)과 복수의 제2 메모리 셀 필라(150A)는 서로 대칭 구조로 배치될 수 있다.
도 8은 예시적인 실시예들에 따른 메모리 소자(100B)를 나타내는 단면도이다. 도 8에서, 도 1 내지 도 7에서와 동일한 참조부호는 동일한 구성요소를 의미한다. 도 8은 도 2의 2X-2X' 선을 따른 단면에 대응되는 단면을 나타낸다. 도 8은 제1 및 제2 히터 전극(HE1A, HE2A)의 형상을 제외하면, 도 2 내지 도 4를 참조로 설명한 메모리 소자(100)와 유사하다.
도 8을 참조하면, 복수의 제1 메모리 셀 필라(140B)의 제1 히터 전극(HE1A) 및 복수의 제2 메모리 셀 필라(150B)의 제2 히터 전극(HE2A)은 대시 타입(dash type)의 전극일 수 있다. 제1 히터 전극(HE1A)의 측벽 상에 제1 절연 패턴(IL1)이 형성되고, 제2 히터 전극(HE2A)의 측벽 상에 제2 절연 패턴(IL2)이 형성될 수 있다.
예시적인 실시예들에서, 제1 히터 전극(HE1A)은 제2 방향(Y 방향)을 따라 각각 제1 폭(WH1A)을 가질 수 있고, 제1 폭(WH1A)은 제1 메모리층(142)의 제2 방향을 따른 제3 폭(WP1)보다 작을 수 있다. 제1 히터 전극(HE1A)의 제1 폭(WH1A)은 제1 메모리층(142)의 제3 폭(WP1)의 약 10 내지 50%일 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 또한, 제2 히터 전극(HE2A)은 제2 방향을 따라 제2 폭(WH2A)을 가질 수 있고, 제2 폭(WH2A)은 제2 메모리층(152)의 제2 방향을 따른 제4 폭(WP2)보다 작을 수 있다. 제2 히터 전극(HE2A)의 제2 폭(WH2A)은 제2 메모리층(152)의 제4 폭(WP2)의 약 10 내지 50%일 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제1 히터 전극(HE1A)의 제1 폭(WH1A)이 제1 메모리층(142)의 제3 폭(WP1)보다 작기 때문에, 제1 히터 전극(HE1A)의 발열에 의하여 제1 메모리층(142)의 중앙 부분으로부터 국부적으로 상변화가 발생할 수 있다. 따라서, 제1 히터 전극(HE1A)의 발열에 의해 인접한 제1 메모리 셀 필라(140B) 내의 제1 메모리층(142)에 열적 간섭이 발생하거나, 제1 히터 전극(HE1A)의 발열에 의해 제1 메모리층(142)을 사이에 두고 배치되는 제1 선택 소자(SW1)에 열화 또는 손상이 발생하는 현상이 방지될 수 있다.
도 8에 도시되지는 않았지만, 제1 히터 전극(HE1A)의 제1 방향(X 방향)을 따른 폭은 제1 메모리층(142)의 제1 방향을 따른 폭과 실질적으로 동일하며, 제2 히터 전극(HE2A)의 제1 방향을 따른 폭은 제2 메모리층(152)의 제1 방향을 따른 폭과 실질적으로 동일할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 제1 히터 전극(HE1A)의 제1 폭(WH1A)은 제2 히터 전극(HE2A)의 제2 폭(WH2A)과 실질적으로 동일할 수 있다. 이에 따라 제1 히터 전극(HE1A)의 발열에 의한 제1 메모리층(142)의 저항 변화가 제2 히터 전극(HE2A)의 발열에 의한 제2 메모리층(152)의 저항 변화와 실질적으로 동일할 수 있고, 따라서, 메모리 소자(100B)는 균일한 동작 특성을 가질 수 있다.
도 9는 예시적인 실시예들에 따른 메모리 소자(100C)를 나타내는 단면도이다. 도 9에서, 도 1 내지 도 8에서와 동일한 참조부호는 동일한 구성요소를 의미한다. 도 9는 도 2의 2X-2X' 선을 따른 단면에 대응되는 단면을 나타낸다. 도 9는 제1 및 제2 히터 전극(HE1B, HE2B)의 형상을 제외하면, 도 2 내지 도 4를 참조로 설명한 메모리 소자(100)와 유사하다.
도 9를 참조하면, 제1 히터 전극(HE1B)은 L 형상의 단면을 가질 수 있고, 제2 히터 전극(HE2B)은 I 형상의 단면을 가질 수 있다.
제1 히터 전극(HE1B)은 하부 폭보다 작은 상부 폭(WH1B)을 가질 수 있다. 제1 히터 전극(HE1B)의 일 측면 상에는 제1 절연 패턴(IL1)이 형성되고, 제1 히터 전극(HE1B)의 반대 측면 상에는 제1 스페이서(SP1)가 형성될 수 있다. 제1 절연 패턴(IL1)의 측벽이 제1 히터 전극(HE1B)과 접촉하는 반면, 제1 스페이서(SP1)의 측벽과 바닥면이 모두 제1 히터 전극(HE1B)과 접촉할 수 있다.
제1 히터 전극(HE1B)의 상부 폭(WH1B)은 제2 히터 전극(HE2B)의 폭(WH2B)과 실질적으로 동일할 수 있다. 제1 히터 전극(HE1B)과 제2 히터 전극(HE2B)의 형상이 서로 다르지만, 제1 메모리층(142)과 접촉하는 제1 히터 전극(HE1B)의 면적이 제2 메모리층(152)과 접촉하는 제2 히터 전극(HE2B)의 면적과 실질적으로 동일하게 형성될 수 있다. 따라서, 제1 히터 전극(HE1B)의 발열에 의한 제1 메모리층(142)의 저항 변화가 제2 히터 전극(HE2B)의 발열에 의한 제2 메모리층(152)의 저항 변화와 실질적으로 동일할 수 있고, 따라서, 메모리 소자(100C)는 균일한 동작 특성을 가질 수 있다.
도 10은 예시적인 실시예들에 따른 메모리 소자(100D)를 나타내는 단면도이다. 도 10에서, 도 1 내지 도 9에서와 동일한 참조부호는 동일한 구성요소를 의미한다. 도 10은 도 2의 2X-2X' 선을 따른 단면에 대응되는 단면을 나타낸다. 도 10은 제1 및 제2 히터 전극(HE1C, HE2C)의 형상을 제외하면, 도 2 내지 도 4를 참조로 설명한 메모리 소자(100)와 유사하다.
도 10을 참조하면, 제1 히터 전극(HE1C)은 I 형상의 단면을 가질 수 있고, 제2 히터 전극(HE2C)은 L 형상의 단면을 가질 수 있다.
제2 히터 전극(HE2C)은 하부 폭보다 작은 상부 폭(WH2C)을 가질 수 있고, 제2 히터 전극(HE2C)의 상부 폭(WH2C)은 제1 히터 전극(HE1C)의 폭(WH1C)과 실질적으로 동일할 수 있다.
제1 히터 전극(HE1C)이 제1 메모리층(142) 상부에 위치하는 한편, 제2 히터 전극(HE2C)이 제2 메모리층(152) 하부에 위치하여, 제1 메모리층(142)과 접촉하는 제1 히터 전극(HE1C)의 단면적이 제2 메모리층(152)과 접촉하는 제2 히터 전극(HE2C)의 단면적과 실질적으로 동일할 수 있다. 따라서, 복수의 제1 메모리 셀 필라(140D)와 복수의 제2 메모리 셀 필라(150D)가 대칭 구조로 형성되지는 않았지만, 제1 히터 전극(HE1C)의 발열에 의한 제1 메모리층(142)의 저항 변화가 제2 히터 전극(HE2C)의 발열에 의한 제2 메모리층(152)의 저항 변화와 실질적으로 동일할 수 있고, 따라서, 메모리 소자(100D)는 균일한 동작 특성을 가질 수 있다.
도 11은 예시적인 실시예들에 따른 메모리 소자(100E)를 나타내는 단면도이다. 도 11에서, 도 1 내지 도 10에서와 동일한 참조부호는 동일한 구성요소를 의미한다. 도 11은 도 2의 2X-2X' 선을 따른 단면에 대응되는 단면을 나타낸다. 도 11은 제1 및 제2 메모리층(142A, 152A)의 형상을 제외하면, 도 2 내지 도 4를 참조로 설명한 메모리 소자(100)와 유사하다.
도 11을 참조하면, 복수의 제1 메모리 셀 필라(140E)의 제1 메모리층(142A)은 다마신 타입(Damascene type)의 전극일 수 있고, 복수의 제2 메모리 셀 필라(150E)의 제2 메모리층(152A)은 L 형상의 단면을 가질 수 있다. 제1 메모리층(142A)은 제1 메모리층(142A) 양측 상에 배치되는 제1 절연 패턴(IL3)에 의해 한정되는 형상을 가질 수 있다. 제1 절연 패턴(IL3)이 상측의 폭보다 하측의 폭이 더 큰 라운드 측벽을 가짐에 따라, 두 개의 제1 절연 패턴(IL3) 사이에 배치되는 제1 메모리층(142A) 역시 라운드진 측벽을 가질 수 있다. 제1 메모리층(142A)은 상부 폭보다 작은 하부 폭(WP1A)을 가질 수 있다. 예시적인 실시예들에서, 제1 메모리층(142A)의 하부 폭(WP1A)은 제1 히터 전극(HE1)의 폭(HE1_X)(도 3 참조)의 약 10 내지 50%일 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제1 메모리층(142A) 아래에 제1 히터 전극(HE1)이 배치됨에 따라, 제1 메모리층(142A)과 제1 히터 전극(HE1) 사이의 접촉 면적은 제1 히터 전극(HE1)의 단면적보다 작을 수 있다. 제1 히터 전극(HE1)의 폭(HE1_X)에 비하여 제1 메모리층(142A)의 하부 폭(WP1A)이 작기 때문에, 제1 히터 전극(HE1)의 발열에 의해 제1 메모리층(142A)의 상변화에 기인한 저항 변화가 더욱 빠르게 발생할 수 있다.
예시적인 실시예들에서, 제1 메모리층(142A)의 하부 폭(WP1A)은 제2 메모리층(152A)의 상부 폭(WP2A)과 실질적으로 동일할 수 있다. 따라서, 복수의 제1 메모리 셀 필라(140E)와 복수의 제2 메모리 셀 필라(150E)가 대칭 구조로 형성되지는 않았지만, 제1 히터 전극(HE1)의 발열에 의한 제1 메모리층(142A)의 저항 변화가 제2 히터 전극(HE2)의 발열에 의한 제2 메모리층(152A)의 저항 변화와 실질적으로 동일할 수 있고, 따라서 메모리 소자(100E)는 균일한 동작 특성을 가질 수 있다.
도 12는 예시적인 실시예들에 따른 메모리 소자(100F)를 나타내는 단면도이다. 도 12에서, 도 1 내지 도 11에서와 동일한 참조부호는 동일한 구성요소를 의미한다. 도 12는 도 2의 2X-2X' 선을 따른 단면에 대응되는 단면을 나타낸다. 도 12는 제1 및 제2 메모리층(142B, 152B)의 형상을 제외하면, 도 2 내지 도 4를 참조로 설명한 메모리 소자(100)와 유사하다.
도 12를 참조하면, 복수의 제1 메모리 셀 필라(140F)의 제1 메모리층(142B)은 L 형상의 단면을 가질 수 있고, 복수의 제2 메모리 셀 필라(150F)의 제2 메모리층(152B)은 다마신 타입의 전극일 수 있다. 제1 메모리층(142B) 상에 제1 히터 전극(HE1)이 배치되고, 제2 메모리층(152B) 하부에 제2 히터 전극(HE2)이 배치됨에 따라, 제1 메모리층(142B)과 접촉하는 제1 히터 전극(HE1) 부분의 면적은 제1 히터 전극(HE1)의 면적보다 작을 수 있고 제2 메모리층(152B)과 접촉하는 제2 히터 전극(HE2) 부분의 면적은 제2 히터 전극(HE2)의 면적보다 작을 수 있다.
도 13은 예시적인 실시예들에 따른 메모리 소자(200)를 나타내는 사시도이고, 도 14는 도 13의 13X-13X' 선을 따른 단면도이며, 도 15는 도 13의 13Y-13Y' 선을 따른 단면도이다. 도 13 내지 도 15에서, 도 1 내지 도 12에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 13을 참조하면, 복수의 제1 메모리 셀(MC1) 상에 복수의 제2 메모리 셀(MC2)이 그 사이에 개재된 복수의 제1 공통 비트 라인(120)을 중심으로 대칭 구조로 배치될 수 있고, 복수의 제3 메모리 셀(MC3) 상에 복수의 제4 메모리 셀(MC4)이 그 사이에 개재된 복수의 제2 공통 비트 라인(220)을 중심으로 대칭 구조로 배치될 수 있다. 복수의 제1 메모리 셀(MC1) 아래에는 복수의 제1 하부 워드 라인(110)이, 복수의 제2 메모리 셀(MC2) 상에는 복수의 제1 상부 워드 라인(130)이 배치되고, 복수의 제3 메모리 셀(MC3) 아래에는 복수의 제2 하부 워드 라인(210)이, 복수의 제4 메모리 셀(MC4) 상에는 복수의 제2 상부 워드 라인(230)이 배치될 수 있다. 또한, 복수의 제1 상부 워드 라인(130)과 복수의 제2 하부 워드 라인(210) 사이에는 절연층(180)이 개재될 수 있다.
복수의 제1 메모리 셀(MC1), 복수의 제2 메모리 셀(MC2), 복수의 제3 메모리 셀(MC3) 및 복수의 제4 메모리 셀(MC4)은 각각 복수의 제1 메모리 셀 필라(140), 복수의 제2 메모리 셀 필라(150), 복수의 제3 메모리 셀 필라(240) 및 복수의 제4 메모리 셀 필라(250)로 구성될 수 있다. 도 13 내지 도 15에서, 복수의 제1 내지 제4 메모리 셀 필라(140, 150, 240, 250)은 도 2 내지 도 4를 참조로 설명된 복수의 메모리 셀 필라(140, 150)와 유사하게 표시되었지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 도 13 내지 도 15에 도시된 것과는 달리, 복수의 제1 내지 제4 메모리 셀 필라(140, 150, 240, 250) 각각은 도 7 내지 도 12를 참조로 설명한 복수의 메모리 셀 필라(140A, 140B, 140C, 140D, 140E, 140F, 150A, 150B, 150C, 150D, 150E, 150F) 중 적어도 하나를 포함할 수 있다.
또한, 도 13 내지 도 15에 도시된 것과는 달리, 복수의 제1 상부 워드 라인(130)과 복수의 제2 하부 워드 라인(210)이 합쳐져 복수의 공통 워드 라인(도시 생략)을 구성할 수도 있다. 이러한 경우에, 복수의 제1 상부 워드 라인(130)과 복수의 제2 하부 워드 라인(210) 사이의 절연층(180)은 생략될 수 있다.
복수의 제1 공통 비트 라인(120)을 중심으로 복수의 제1 메모리 셀 필라(140)와 복수의 제2 메모리 셀 필라(150)가 대칭 구조로 형성되고, 복수의 제2 공통 비트 라인(220)을 중심으로 복수의 제3 메모리 셀 필라(240)와 복수의 제4 메모리 셀 필라(250)가 대칭 구조로 형성되기 때문에, 메모리 소자(200)는 균일한 동작 특성을 가질 수 있다.
또한, 선택 소자(SW1, SW2, SW3, SW4)가 오보닉 문턱 스위칭(OTS) 특성을 갖는 물질을 포함하기 때문에, 복수의 층들이 수직 방향으로 적층된 적층형 크로스 포인트 어레이 구조의 메모리 소자(200)를 구현할 수 있으며 메모리 소자(200)의 집적도가 향상될 수 있다.
도 16a 내지 도 16m을 참조하여 도 2 내지 도 4에 예시한 메모리 소자(100)의 제조 방법을 설명한다. 도 16a 내지 도 16m에는 각각 도 2의 2X-2X' 선 단면에 대응하는 부분의 단면 구성과, 도 2의 2Y-2Y' 선 단면에 대응하는 부분의 단면 구성이 공정 순서에 따라 도시되어 있다. 도 16a 내지 도 16m에 있어서, 도 1 내지 도 15에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다.
도 16a를 참조하면, 기판(102) 상에 제1 도전층(110P)을 형성하고, 상기 제1 도전층(110P) 위에 예비 제1 히터 전극층(PHE1), 예비 제1 메모리층(142P), 예비 제1 하부 전극층(PBE1), 예비 제1 선택 소자층(144P) 및 예비 제1 상부 전극층(PTE1)이 차례로 적층된 크로스 포인트 어레이 형성용 제1 적층 구조(CPS1)를 형성한다.
예시적인 실시예들에서, 제1 도전층(110P)은 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 제1 도전층(110P)은 W, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 제1 도전층(110P)은 금속막과, 상기 금속막의 적어도 일부를 덮는 도전성 배리어막을 포함할 수 있다. 상기 도전성 배리어막은 예를 들면 Ti, TiN, Ta, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다.
예비 제1 히터 전극층(PHE1)은 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON 혹은 이들의 조합과 같은 고융점 금속 또는 이들의 질화물로 형성될 수 있다.
예비 제1 메모리층(142P)은 텔륨(Te), 셀레늄(Se), 게르마늄(Ge), 안티몬(Sb), 비스무스(Bi), 납(Pb), 주석(Sn), 인듐(In), 은(Ag), 비소(As), 황(S), 인(P), 및 이들의 혼합물로 구성된 군으로부터 선택된 적어도 어느 하나를 사용하여 형성될 수 있다. 예비 제1 메모리층(142P)에는 예를 들어 질소(N), 산소(O), 실리콘(Si), 탄소(C), 붕소(B), 디스프로슘(Dy) 또는 이들의 조합을 포함하는 불순물이 도핑될 수도 있다.
예비 제1 하부 전극층(PBE1) 및 예비 제1 상부 전극층(PTE1)은 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 일 예에서, 예비 제1 하부 전극층(PBE1) 및 예비 제1 상부 전극층(PTE1)은 각각 TiN 막을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 예비 제1 하부 전극층(PBE1) 및 예비 제1 상부 전극층(PTE1)은 금속 또는 도전성 금속 질화물로 이루어지는 도전막과, 상기 도전막의 적어도 일부를 덮는 적어도 하나의 도전성 배리어막을 포함할 수 있다. 상기 도전성 배리어막은 금속 산화물, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
예비 제1 선택 소자층(144P)은 텔륨(Te), 셀레늄(Se), 게르마늄(Ge), 비소(As), 실리콘(Si), 및 이들의 혼합물로 구성된 군으로부터 선택된 적어도 어느 하나를 사용하여 형성될 수 있다. 예를 들어, 예비 제1 선택 소자층(144P)은 AsSe, AsSeGe, AsSeGeTe, AsGeTeSi를 사용하여 형성될 수 있다.
도 16b를 참조하면, 제1 적층 구조(CPS1) 위에 희생막(412)을 형성한다. 예시적인 실시예들에서, 희생막(412)은 실리콘 질화막을 사용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
이후, 희생막(412) 위에 제1 마스크 패턴(414)을 형성한다.
제1 마스크 패턴(414)은 제1 방향(X 방향)(도 2 참조)을 따라 상호 평행하게 연장되는 복수의 개구(414H)를 구비하며, 제1 방향을 따라 상호 평행하게 연장되는 복수의 라인 패턴으로 이루어질 수 있다. 제1 마스크 패턴(414)은 단일층 또는 복수의 막들이 적층된 다중층으로 이루어질 수 있다. 예를 들면, 제1 마스크 패턴(414)은 포토레지스트 패턴, 실리콘 산화물 패턴, 실리콘 질화물 패턴, 실리콘 산질화물 패턴, 폴리실리콘 패턴, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시된 물질들에 한정되는 것은 아니며, 다양한 물질들을 사용하여 제1 마스크 패턴(414)을 구성할 수 있다.
도 16c를 참조하면, 제1 적층 구조(CPS1)가 복수의 제1 적층 라인(CPL1)로 분리되고 제1 도전층(110P)이 복수의 하부 워드 라인(110)으로 분리되도록 제1 마스크 패턴(414)을 식각 마스크로 이용하여 희생막(412), 제1 적층 구조(CPS1), 및 제1 도전층(110P)을 차례로 이방성 식각한다.
그 결과, 제1 방향(X 방향)(도 2 참조)으로 상호 평행하게 연장되는 복수의 하부 워드 라인(110), 복수의 제1 적층 라인(CPL1), 및 복수의 희생 라인(412L)이 형성되고, 복수의 하부 워드 라인(110), 복수의 희생 라인(412L), 및 복수의 제1 적층 라인(CPL1) 각각의 사이에 제1 방향(X 방향)으로 상호 평행하게 연장되는 복수의 제1 갭(G1)이 형성될 수 있다.
복수의 제1 갭(G1)이 형성됨에 따라, 기판(102)의 상면 일부분이 복수의 제1 갭(G1) 내에 다시 노출될 수 있다.
도 16d를 참조하면, 제1 마스크 패턴(414)(도 16c 참조)을 제거하여 복수의 희생 라인(412L)의 상면을 노출시킨 후, 복수의 제1 갭(G1)을 각각 채우는 제1 절연층(160P)을 형성한다.
제1 절연층(160P)은 복수의 희생 라인(412L)의 구성 물질과 다른 물질로 이루어질 수 있다. 예를 들면, 복수의 희생 라인(413L)이 실리콘 질화막으로 이루어지는 경우, 제1 절연층(160P)은 실리콘 산화막으로 이루어질 수 있다. 제1 절연층(160P)은 한 종류의 절연층, 또는 복수의 절연층으로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 16e를 참조하면, 제1 절연층(160P)과 복수의 희생 라인(412L)과의 식각 선택비 차이를 이용하여 제1 절연층(160P) 중 복수의 희생 라인(412L)의 상부에 있는 부분을 제거하여, 복수의 제1 갭(G1) 내에 복수의 제1 절연 라인(160L)이 남도록 한다.
일부 실시예들에서, 복수의 제1 갭(G1) 내에 복수의 제1 절연 라인(160L)이 남도록 하기 위하여, 복수의 희생 라인(412L)을 연마 정지층으로 이용하여 제1 절연 라인(160L)을 CMP (chemical mechanical polishing) 공정에 의해 연마할 수 있다.
이후, 복수의 희생 라인(412L)이 제거될 수 있고, 복수의 제1 적층 라인(CPL1) 상면 상에 예비 제1 상부 전극층(PTE1)이 다시 노출될 수 있다.
여기서, 복수의 희생 라인(412L)은 제1 적층 구조(CPS1)의 패터닝 단계, 제1 절연층(160P)의 형성 단계 및 연마 단계 등의 공정으로부터 예비 제1 상부 전극층(PTE1) 표면이 노출되는 것을 방지하는 보호층으로 작용할 수 있다. 복수의 희생 라인(412L)의 형성 및 제거 단계는 선택적으로 수행될 수 있다.
도 16f를 참조하면, 예비 제1 상부 전극층(PTE1)의 노출된 상면 및 복수의 제1 절연 라인(160L)의 노출된 상면 위에 제2 도전층(120P)을 형성한다.
제2 도전층(120P)은 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 제2 도전층(120P)은 W, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 제2 도전층(120P)은 금속막과, 상기 금속막의 적어도 일부를 덮는 도전성 배리어막을 포함할 수 있다. 상기 도전성 배리어막은 예를 들면 Ti, TiN, Ta, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다.
이후, 제2 도전층(120P) 위에 예비 제2 상부 전극층(PTE2), 예비 제2 선택 소자층(154P), 예비 제2 하부 전극층(PBE2), 예비 제2 메모리층(152P), 및 예비 제2 히터 전극층(PHE2)이 차례로 적층된 크로스 포인트 어레이 형성용 제2 적층 구조(CPS2)를 형성한다.
예비 제2 상부 전극층(PTE2), 예비 제2 선택 소자층(154P), 예비 제1 하부 전극층(PBE2), 예비 제2 메모리층(152P), 및 예비 제2 히터 전극층(PHE2)은 예비 제1 상부 전극층(PTE1), 예비 제1 선택 소자층(144P), 예비 제1 하부 전극층(PBE1), 예비 제1 메모리층(142P), 및 예비 제1 히터 전극층(PHE1)에 대하여 전술한 것과 유사한 방식으로 형성될 수 있다.
도 16g를 참조하면, 제2 적층 구조(CPS2) 위에 희생막(432)을 형성한다. 예시적인 실시예들에서, 희생막(432)은 실리콘 질화막을 사용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
이후, 희생막(432) 위에 제2 마스크 패턴(434)을 형성한다.
제2 마스크 패턴(434)은 제2 방향(Y 방향)(도 2 참조)을 따라 상호 평행하게 연장되는 복수의 개구(434H)를 구비하며, 제2 방향을 따라 상호 평행하게 연장되는 복수의 라인 패턴으로 이루어질 수 있다.
도 16h를 참조하면, 제2 적층 구조(CPS2)가 복수의 제2 적층 라인(CPL2)로 분리되고 제2 도전층(120P)이 복수의 공통 비트 라인(120)으로 분리되며, 복수의 제1 적층 라인(CPL1) 각각이 복수의 제1 적층 패턴(CPP1)으로 분리되도록 제2 마스크 패턴(434)을 식각 마스크로 이용하여 희생막(432), 제2 적층 구조(CPS2), 제2 도전층(120P) 및 복수의 제1 적층 라인(CPL1)을 차례로 이방성 식각한다.
그 결과, 제2 방향(Y 방향)(도 2 참조)으로 상호 평행하게 연장되는 복수의 희생 라인(432L), 제2 방향으로 연장되는 복수의 제2 적층 라인(CPL2), 제2 방향으로 연장되는 복수의 공통 비트 라인(120), 및 제1 방향(X 방향)(도 2 참조)과 제2 방향으로 이격되어 배치되는 복수의 제1 적층 패턴(CPP1)이 형성되고, 복수의 제2 적층 라인(CPL2) 및 복수의 공통 비트 라인(120) 사이에서 제2 방향으로 상호 평행하게 연장되는 복수의 제2 갭(G2)이 형성될 수 있다.
예시적인 실시예들에서, 상기 이방성 식각 공정은 복수의 하부 워드 라인(110)의 상면이 노출될 때까지 수행될 수 있다. 도시되지는 않았지만, 상기 이방성 식각 공정에 의하여 복수의 하부 워드 라인(110) 상측에 소정의 두께의 리세스부(도시 생략)가 형성될 수도 있다.
다른 실시예들에 있어서, 예비 제1 히터 전극층(PHE1)의 상면이 노출될 때까지 상기 이방성 식각 공정이 수행되고, 이후, 복수의 하부 워드 라인(110)에 대하여 예비 제1 히터 전극층(PHE1)(도 16g 참조)의 식각 선택비를 갖는 식각 공정을 수행하여 복수의 제2 갭(G2) 내에 노출된 예비 제1 히터 전극층(PHE1) 부분을 제거하여, 복수의 하부 워드 라인(110)의 상면이 노출될 수 있다.
도 16i를 참조하면, 제2 마스크 패턴(434)(도 16h 참조)을 제거하여 상기 복수의 희생 라인(432L)의 상면을 노출시킨 후, 복수의 제1 갭(G2)을 각각 채우는 제2 절연층(165P)을 형성한다.
도 16j를 참조하면, 제2 절연층(165P)(도 16i 참조)과 복수의 희생 라인(432L)과의 식각 선택비 차이를 이용하여 제2 절연층(165P) 중 복수의 희생 라인(432L)의 상부에 있는 부분을 제거하여, 복수의 제2 갭(G2) 내에 복수의 제2 절연 라인(165L)이 남도록 한다.
이후, 복수의 희생 라인(432L)은 제거될 수 있다.
도 16k를 참조하면, 복수의 제2 적층 라인(CPL2) 및 복수의 제2 절연 라인(165L) 상에 제3 도전층(130P)을 형성한다.
예시적인 실시예들에서, 제3 도전층(130P)은 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 제3 도전층(130P)은 W, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 제3 도전층(130P)은 금속막과, 상기 금속막의 적어도 일부를 덮는 도전성 배리어막을 포함할 수 있다. 상기 도전성 배리어막은 예를 들면 Ti, TiN, Ta, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다.
이후, 제3 도전층(130P) 상에 희생막(452)을 형성한다.
이후, 희생막(452) 위에 제3 마스크 패턴(454)을 형성한다. 제3 마스크 패턴(454)은 제1 방향(X 방향)을 따라 상호 평행하게 연장되는 복수의 개구(454H)를 구비하며, 제1 방향을 따라 상호 평행하게 연장되는 복수의 라인 패턴으로 이루어질 수 있다.
도 16l을 참조하면, 제3 도전층(130P)이 복수의 상부 워드 라인(130)으로 분리되고 복수의 제2 적층 라인(CPL2) 각각이 복수의 제2 적층 패턴(CPP2)으로 분리되도록 제3 마스크 패턴(454)을 식각 마스크로 이용하여 희생막(452) 및 복수의 제2 적층 라인(CPL2)을 차례로 이방성 식각한다.
그 결과, 제1 방향(X 방향)(도 2 참조)으로 상호 평행하게 연장되는 복수의 희생 라인(452L), 제1 방향 및 제2 방향으로 이격되어 배치되는 복수의 제2 적층 패턴(CPP2)이 형성되고, 복수의 희생 라인(452L) 및 복수의 제2 적층 패턴(CPP2) 사이에서 제1 방향으로 상호 평행하게 연장되는 복수의 제3 갭(G3)이 형성될 수 있다.
예시적인 실시예들에서, 상기 이방성 식각 공정은 복수의 공통 비트 라인(120)의 상면이 노출될 때까지 수행될 수 있다. 도시되지는 않았지만, 상기 이방성 식각 공정에 의하여 복수의 공통 비트 라인(120) 상측에 소정의 두께의 리세스부(도시 생략)가 형성될 수도 있다.
다른 실시예들에 있어서, 예비 제2 상부 전극층(PTE2)의 상면이 노출될 때까지 상기 이방성 식각 공정이 수행되고, 이후, 복수의 공통 비트 라인(120)에 대하여 예비 제2 상부 전극층(PTE2)의 식각 선택비를 갖는 식각 공정을 수행하여 복수의 제3 갭(G3) 내에 노출된 예비 제2 상부 전극층(PTE2) 부분을 제거할 수 있고, 이에 따라 복수의 공통 비트 라인(120)의 상면이 노출될 수 있다.
도 16m을 참조하면, 제3 마스크 패턴(454)(도 16l 참조)을 제거하여 상기 복수의 희생 라인(452L)(도 16l 참조)의 상면을 노출시킬 수 있다.
이후, 복수의 제3 갭(G3)을 각각 채우는 제3 절연층(도시 생략)을 형성하고, 상기 제3 절연층과 복수의 희생 라인(452L)과의 식각 선택비 차이를 이용하여 상기 제3 절연층 중 복수의 희생 라인(452L)의 상부에 있는 부분을 제거하여, 복수의 제3 갭(G3) 내에 복수의 제3 절연 라인(170)이 남도록 한다.
이후, 복수의 희생 라인(452L)이 제거될 수 있다.
전술한 공정을 수행하여, 메모리 소자(100)가 완성될 수 있다.
상기 메모리 소자(100)의 제조 방법에 따르면, 제1 방향으로 연장되는 제1 마스크 패턴(414)을 이용한 패터닝 단계, 제2 방향으로 연장되는 제2 마스크 패턴(434)을 이용한 패터닝 단계, 및 제1 방향으로 연장되는 제3 마스크 패턴(454)을 이용한 패터닝 단계를 순차적으로 수행할 수 있다. 그 결과, 제1 방향으로 연장되는 복수의 하부 워드 라인(110), 제2 방향으로 연장되는 복수의 공통 비트 라인(120), 복수의 하부 워드 라인(110)과 복수의 공통 비트 라인(120) 사이의 복수의 교차 지점에 각각 배치되는 복수의 제1 메모리 셀 필라(140), 제1 방향으로 연장되는 복수의 상부 워드 라인(130), 및 복수의 공통 비트 라인(120)과 복수의 상부 워드 라인(130) 사이의 복수의 교차 지점에 각각 배치되는 복수의 제2 메모리 셀 필라(150)가 형성될 수 있다.
상기 제조 방법에 따르면, 총 3회의 포토리소그래피 패터닝 단계만을 사용하여 복수의 메모리 셀 필라들(140, 150)을 형성할 수 있기 때문에, 패터닝 공정에서 메모리층(142, 152) 및/또는 선택 소자층(144, 154)이 식각 분위기에 노출될 때 발생할 수 있는 메모리층(142, 152) 및/또는 선택 소자층(144, 154)의 열화 또는 손상이 방지될 수 있다. 또한, 메모리 소자(100)의 제조 비용이 절감될 수 있다.
한편, 도 16a 및 도 16f를 참조로 한 공정에서, 앞서 설명한 것과는 달리 제1 적층 구조(CPS1) 및 제2 적층 구조(CPS2)를 구성하는 층들의 순서를 달리 형성하는 경우 도 7을 참조로 설명한 메모리 소자(100A)가 제조될 수 있다.
예를 들어, 즉, 예비 제1 하부 전극층(PBE1), 예비 제1 선택 소자층(144P), 예비 제1 상부 전극층(PTE1), 예비 제1 메모리층(142P) 및 제1 예비 제1 히터 전극층(PHE1)을 순차적으로 형성하여 제1 적층 구조(CPS1)를 형성하고, 제1 예비 제2 히터 전극층(PHE2), 예비 제2 메모리층(152P), 예비 제2 상부 전극층(PTE2), 예비 제1 선택 소자층(154P) 및 예비 제1 하부 전극층(PBE1)을 순차적으로 형성하여 제2 적층 구조(CPS2)를 형성할 수 있다.
또한, 도 16a를 참조로 한 공정에서, 앞서 설명한 것과는 달리 제1 도전층(110P) 상에 제1 방향(X 방향)으로 연장되는 라인 형상의 몰드층(도시 생략)을 형성하고, 상기 몰드층의 측벽 및 제1 도전층(110P) 상에 소정의 두께로 컨포말한 예비 제1 히터 전극층(도시 생략)을 형성할 수 있다. 이후, 상기 예비 제1 히터 전극층을 이방성 식각하는 경우, 상기 몰드층의 측벽 상에 형성된 상기 예비 제1 히터 전극층의 일부분만이 잔류하여 I 형상의 수직 단면을 갖는 제1 히터 전극(HE1A)가 형성될 수 있다. 유사한 방식으로 제2 히터 전극(HE2A) 또한 형성할 수 있으며, 도 8을 참조로 설명한 메모리 소자(100B)가 제조될 수 있다.
또한, 도 16a를 참조로 한 공정에서, 앞서 설명한 것과는 달리 제1 도전층(110P) 상에 제1 방향(X 방향)으로 연장되는 라인 형상의 몰드층(도시 생략)을 형성하고, 상기 몰드층의 측벽 및 제1 도전층(110P) 상에 소정의 두께로 컨포말한 예비 제1 히터 전극층(도시 생략)을 형성할 수 있다. 이후, 상기 예비 제1 히터 전극층 상에 스페이서층(도시 생략)의 형성 공정 및 이방성 식각 공정을 수행함에 의해 스페이서(SP1)를 형성할 수 있다. 상기 예비 제1 히터 전극층을 이방성 식각하는 경우, 상기 몰드층의 측벽 및 제1 도전층(110P) 상에 형성된 상기 예비 제1 히터 전극층의 부분들이 잔류하여 L 형상의 수직 단면을 갖는 제1 히터 전극(HE1A)가 형성될 수 있다. 이 경우, 도 9를 참조로 설명한 메모리 소자(100C)가 제조될 수 있다.
또한, 도 16a를 참조로 한 공정에서, 앞서 설명한 것과는 달리 제1 도전층(110P) 상에 제1 방향(X 방향)으로 연장되는 라인 형상의 몰드층(도시 생략)을 형성하고, 상기 몰드층의 양 측벽을 컨포말하게 덮는 절연층(도시 생략)을 형성하고, 상기 절연층을 이방성 식각하는 경우, 라운드한 측벽을 갖는 두 개의 제1 절연 패턴(IL3)이 형성될 수 있다. 이후, 두 개의 제1 절연 패턴(IL3) 사이에 한정되는 공간을 채우는 제1 예비 메모리층(도시 생략)을 형성하고, 제1 예비 메모리층 상측을 연마하여 다마신 타입의 제1 메모리층(142A)이 형성될 수 있다. 이 경우, 도 11을 참조로 설명한 메모리 소자(100E)가 제조될 수 있다.
또한, 도 16m을 참조로 설명한 공정을 수행한 후, 결과 구조물에 절연층(180)을 형성하고, 절연층(180) 상에 도 16a 내지 도 16m을 참조로 설명한 공정들을 다시 수행함으로써 도 13 내지 도 15를 참조로 설명한 메모리 소자(200)가 제조될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
102: 기판 110: 하부 워드 라인
120: 공통 비트 라인 130: 상부 워드 라인
140, 150: 메모리 셀 필라 HE1, HE2: 히터 전극
142, 152: 메모리층 144, 154: 선택 소자층

Claims (20)

  1. 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장되는 복수의 하부 워드 라인;
    상기 복수의 하부 워드 라인 상에서 상기 제1 방향과는 다르고 상기 기판의 상면에 평행한 제2 방향으로 연장되는 복수의 공통 비트 라인;
    상기 복수의 공통 비트 라인 상에서 상기 제1 방향으로 연장되는 복수의 상부 워드 라인;
    상기 복수의 하부 워드 라인과 상기 복수의 공통 비트 라인의 복수의 교차 지점에 배치되며, 각각이 오보닉 문턱 스위칭(ovonic threshold switching, OTS) 특성을 갖는 제1 선택 소자와 제1 메모리층을 포함하는 복수의 제1 메모리 셀 필라; 및
    상기 복수의 상부 워드 라인과 상기 복수의 공통 비트 라인의 복수의 교차 지점에 배치되며, 각각이 오보닉 문턱 스위칭 특성을 갖는 제2 선택 소자와 제2 메모리층을 포함하는 복수의 제2 메모리 셀 필라를 포함하고,
    상기 복수의 제1 메모리 셀 필라와 상기 복수의 제2 메모리 셀 필라는 상기 복수의 공통 비트 라인을 중심으로 상기 제1 방향에 수직한 제3 방향을 따라 대칭 구조를 갖고,
    상기 제1 메모리 층은 상기 제1 선택 소자 상에 배치되고, 상기 제2 선택 소자는 상기 제2 메모리 층 상에 배치되는 것을 특징으로 하는 메모리 소자.
  2. 제1항에 있어서,
    상기 복수의 제1 메모리 셀 필라 각각은 제1 히터 전극을 더 포함하고, 상기 제1 히터 전극과 상기 제1 선택 소자 사이에 상기 제1 메모리층이 개재되며,
    상기 복수의 제2 메모리 셀 필라 각각은 제2 히터 전극을 더 포함하고, 상기 제2 히터 전극과 상기 제2 선택 소자 사이에 상기 제2 메모리층이 개재되는 것을 특징으로 하는 메모리 소자.
  3. 제2항에 있어서,
    상기 제1 히터 전극과 상기 제1 선택 소자는 접촉하지 않고 상기 제2 히터 전극과 상기 제2 선택 소자는 접촉하지 않는 것을 특징으로 하는 메모리 소자.
  4. 제2항에 있어서,
    상기 제1 히터 전극은 상기 제1 메모리층과 접촉하며, 상기 제2 히터 전극은 상기 제2 메모리층과 접촉하는 것을 특징으로 하는 메모리 소자.
  5. 제4항에 있어서,
    상기 제1 히터 전극과 상기 제1 메모리층의 접촉 면적은 상기 제2 히터 전극과 상기 제2 메모리층의 접촉 면적과 동일한 것을 특징으로 하는 메모리 소자.
  6. 제2항에 있어서,
    상기 제1 히터 전극과 상기 제1 메모리층 중 하나의 상기 제2 방향에 따른 제1 폭이 상기 제1 히터 전극과 상기 제1 메모리층 중 다른 하나의 상기 제2 방향에 따른 제2 폭보다 작고,
    상기 제2 히터 전극과 상기 제2 메모리층 중 하나의 상기 제2 방향에 따른 제3 폭이 상기 제2 히터 전극과 상기 제2 메모리층 중 다른 하나의 상기 제2 방향에 따른 제4 폭보다 작은 것을 특징으로 하는 메모리 소자.
  7. 제2항에 있어서,
    상기 제1 히터 전극은 L 형상의 수직 단면을 갖는 것을 특징으로 하는 메모리 소자.
  8. 제2항에 있어서,
    상기 제2 히터 전극은 I 형상의 수직 단면을 갖는 것을 특징으로 하는 메모리 소자.
  9. 제2항에 있어서,
    상기 제1 히터 전극은 I 형상의 수직 단면을 갖는 것을 특징으로 하는 메모리 소자.
  10. 제2항에 있어서,
    상기 제2 히터 전극은 L 형상의 수직 단면을 갖는 것을 특징으로 하는 메모리 소자.
  11. 제2항에 있어서,
    상기 제1 히터 전극과 상기 제2 히터 전극은 I 형상의 수직 단면을 갖는 것을 특징으로 하는 메모리 소자.
  12. 제11항에 있어서,
    상기 제1 메모리층은 상기 제1 히터 전극 아래에 배치되고, 상기 제2 메모리층은 상기 제2 히터 전극 위에 배치되는 것을 특징으로 하는 메모리 소자.
  13. 제2항에 있어서,
    상기 제1 메모리 셀 필라의 상기 제1 히터 전극, 상기 제1 메모리층 및 상기 제1 선택 소자는 서로 수직 방향으로 오버랩되며,
    상기 제2 메모리 셀 필라의 상기 제2 히터 전극, 상기 제2 메모리층 및 상기 제2 선택 소자는 서로 수직 방향으로 오버랩되는 것을 특징으로 하는 메모리 소자.
  14. 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장되는 복수의 제1 하부 워드 라인;
    상기 복수의 제1 하부 워드 라인 상에서 상기 제1 방향과는 다르고 상기 기판의 상면에 평행한 제2 방향으로 연장되는 복수의 제1 공통 비트 라인;
    상기 복수의 제1 공통 비트 라인 상에서 상기 제1 방향으로 연장되는 복수의 제1 상부 워드 라인;
    상기 복수의 제1 하부 워드 라인과 상기 복수의 제1 공통 비트 라인의 복수의 교차 지점에 배치되며, 각각이 오보닉 문턱 스위칭 특성을 갖는 제1 선택 소자와 제1 메모리층을 포함하는 복수의 제1 메모리 셀 필라; 및
    상기 복수의 제1 상부 워드 라인과 상기 복수의 제1 공통 비트 라인의 복수의 교차 지점에 배치되며, 각각이 오보닉 문턱 스위칭 특성을 갖는 제2 선택 소자와 제2 메모리층을 포함하는 복수의 제2 메모리 셀 필라를 포함하고,
    상기 복수의 제1 메모리 셀 필라와 상기 복수의 제2 메모리 필라는 상기 복수의 공통 비트 라인을 중심으로 상기 제1 방향에 수직한 제3 방향을 따라 대칭 구조를 가지며, 상기 복수의 제1 메모리 셀 필라의 적어도 하나의 측벽이 상기 복수의 제2 메모리 셀 필라의 적어도 하나의 측벽 및 상기 복수의 제1 공통 비트 라인의 측벽과 정렬되는 것을 특징으로 하는 메모리 소자.
  15. 제14항에 있어서,
    상기 복수의 제1 메모리 셀 필라의 상기 적어도 하나의 측벽은 상기 복수의 제1 공통 비트 라인의 연장 방향으로 연장되는 종방향 측벽과 정렬되는 것을 특징으로 하는 메모리 소자.
  16. 제14항에 있어서,
    상기 복수의 제2 메모리 셀 필라의 상기 적어도 하나의 측벽은 상기 복수의 제1 공통 비트 라인의 연장 방향으로 연장되는 종방향 측벽과 정렬되는 것을 특징으로 하는 메모리 소자.
  17. 제14항에 있어서,
    상기 복수의 제1 메모리 셀 필라의 다른 하나의 측벽은 상기 복수의 제1 하부 워드 라인의 연장 방향으로 연장되는 종방향 측벽과 정렬되는 것을 특징으로 하는 메모리 소자.
  18. 제14항에 있어서,
    상기 복수의 제2 메모리 셀 필라의 다른 하나의 측벽은 상기 복수의 제1 상부 워드 라인의 연장 방향으로 연장되는 종방향 측벽과 정렬되는 것을 특징으로 하는 메모리 소자.
  19. 제14항에 있어서,
    상기 제1 선택 소자의 적어도 하나의 측벽은 상기 복수의 제1 하부 워드 라인의 연장 방향으로 연장되는 종방향 측벽과 정렬되고,
    상기 제1 선택 소자의 다른 하나의 측벽은 상기 복수의 제1 공통 비트 라인의 연장 방향으로 연장되는 종방향 측벽과 정렬되는 것을 특징으로 하는 메모리 소자.
  20. 제14항에 있어서,
    상기 제2 선택 소자의 적어도 하나의 측벽은 상기 복수의 제1 상부 워드 라인의 연장 방향으로 연장되는 종방향 측벽과 정렬되고,
    상기 제2 선택 소자의 다른 하나의 측벽은 상기 복수의 제1 공통 비트 라인의 연장 방향으로 연장되는 종방향 측벽과 정렬되는 것을 특징으로 하는 메모리 소자.
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