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KR102383186B1 - 단일­슬로프 adc에서 리셋 확산 감소용 능동 리셋 회로 - Google Patents

단일­슬로프 adc에서 리셋 확산 감소용 능동 리셋 회로 Download PDF

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KR102383186B1
KR102383186B1 KR1020187034500A KR20187034500A KR102383186B1 KR 102383186 B1 KR102383186 B1 KR 102383186B1 KR 1020187034500 A KR1020187034500 A KR 1020187034500A KR 20187034500 A KR20187034500 A KR 20187034500A KR 102383186 B1 KR102383186 B1 KR 102383186B1
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소니그룹주식회사
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Abstract

이미지 센서는 리셋 트랜지스터를 포함하고 화소 신호를 출력하도록 구성된 화소 회로; 및 화소 입력, 기준 입력, 및 비교기 출력을 포함하는 차동 비교기를 포함하며, 상기 리셋 트랜지스터의 소스 또는 드레인 중 하나는 상기 비교기 출력에 접속된다. 이런식으로 액티브 리셋 방법은 상기 이미지 센서에서 실현된다.

Description

단일­슬로프 ADC에서 리셋 확산 감소용 능동 리셋 회로
본 출원은 일반적으로 이미지 센서에 관한 것이다. 특히, 본 출원은 이미지 센서의 리셋 확산의 감소에 관한 것이다.
이미지 센서 장치는 보통 이미지 센서로, 일반적으로는 화소 회로의 어레이뿐만 아니라 신호 처리 회로 및 임의의 관련 제어 또는 타이밍 회로로 구성된다. 이미지 센서 그 자체에서, 빛의 충돌의 결과로서 화소 회로의 광전 변환 장치에 전하가 수집된다. 현대의 이미지 센서는 일반적으로 수천만 화소("메가 화소" 또는 "MP")을 포함한다.
축적된 전하는 디지털 값으로 변환된다. 이러한 변환에는 일반적으로 샘플 및 홀드(sample-and-hold(S/H) 회로, 아날로그-디지털 변환기(ADC) 및 타이밍 및 제어 회로와 같은 여러 회로 구성 요소가 필요하며, 각 회로 구성 요소는 변환 용도로 사용된다. 예를 들어, S/H 회로의 목적은 광전 변환 장치 동작의 상이한 시간 위상으로부터 아날로그 신호를 샘플링하는 것이고, 그 후에 아날로그 신호는 ADC에 의해 디지털 형태로 변환될 수 있다. 다수의 화소 회로를 갖는 어레이에서 아날로그 신호를 디지털 형태로 효과적으로 변환하기 위해, 많은 화소에 의해 단일 ADC가 공유되면서, ADC의 집합이 병렬로 동작한다. 특정 공유 배열은 이미지 센서의 아키텍처에 따라 다르다. 예를 들어, 상기 배열은, 어레이의 컬럼 내의 모든 화소 회로가 단일 ADC, 공유 컬럼 배열을 공유하며, 화소 회로의 수개의 컬럼이 단일 ADC, 블록 기반 배열을 공유하며, 화소 회로의 직사각형 블록이 단일 ADC 등을 공유하는 컬럼 기반 배열일 수 있다.
이미지 센서의 노이즈를 줄이기 위해, CDS(correlated double sampling) 방법이 종종 사용된다. CDS에서 이미지 센서의 각 화소 회로는 두 번 샘플링된다. 제1 측정에서, 화소 회로는 리셋되고 화소 회로로부터의 리셋 전압이 측정된다. 이것을 리셋 또는 "P-위상" 신호라고 한다. 제1 측정 후에, 광전 변환 소자가 입사광의 레벨에 따라 전하를 수집하도록 화소 회로가 광노출된다. 이 전하들은 제2 측정에서 측정되며, 광노출 값과 리셋 값을 더한 아날로그 신호를 제공한다. 이것을 데이터 또는 "D-위상" 신호라고 한다. 두 측정값의 차이는 화소 회로에 대한 광노출 신호에 해당한다.
그러나, CDS 방법이 효과적으로 작동하려면 리셋 신호의 변동을 최소화하는 것이 좋다. 실제의 CMOS 이미지 센서 회로에서 이미지 센서의 모든 화소의 리셋 값의 전체 변화는 특히 높은 아날로그 게인 하에서 센서를 작동할 때 게인 증폭기와 ADC 기능에 의해 수용되어야 한다.
예를 들어, ADC가 1V의 입력 전압 범위를 가지며 리셋 전압 신호의 변화가 100mV인 경우, 포토다이오드 신호에 할당된 전압 범위는 ADC가 데이터 신호를 재생해야 하므로 900mV이다. 리셋 및 포토다이오드 변형. 증폭기의 게인이 증가함에 따라 리셋 전압과 데이터 전압 값이 모두 증폭되어 8x(또는 18dB)의 게인이 800mV의 ADC 입력에서 리셋 신호의 전압 변화를 초래하므로 단 200 mV는 포토다이오드 신호 변동을 나타낸다. 그러나 이 예에서 16x(24dB)와 같은 게인 레벨은 허용된 ADC 입력 전압 범위 내에서 리셋 플러스 포토다이오드 신호 변동에 대한 허용치가 없으므로 불가능하다.
이 허용되는 포토다이오드 신호 범위는 "동적 범위"라고 하며 이미지 센서 설계의 중요한 매개 변수이다. 임의의 게인 레벨에서 더 높은 동적 범위를 달성하고 이미지 센서에 대해 최대 가용 동적 범위를 증가시키기 위해, ADC 회로의 리셋 신호 변동을 감소시킬 필요가 있다.
본 발명의 다양한 양태는 단일-슬로프 ADC로 능동 리셋 방법을 구현할 수 있는 이미지 센서에 관한 것이다.
본 발명의 하나의 양태에 따르면, 이미지 센서는 리셋 트랜지스터를 포함하고 화소 신호를 출력하도록 구성된 화소 회로; 및 화소 입력, 기준 입력, 및 비교기 출력을 포함하는 차동 비교기를 포함하며, 상기 리셋 트랜지스터의 소스 또는 드레인 중 하나는 상기 비교기 출력에 접속된다.
본 발명의 다른 측면에 따르면, 이미지 처리 방법은 리셋 트랜지스터를 포함하는 화소 회로로부터 화소 신호를 출력하는 단계; 화소 입력, 기준 입력 및 비교기 출력을 포함하는 차동 비교기로부터 차 신호를 출력하는 단계를 포함하며, 상기 리셋 트랜지스터의 소스 또는 드레인 중 하나는 상기 비교기 출력에 연결된다.
본 발명의 상기 측면에서, 램프 파형을 갖는 기준 신호를 출력하도록 구성된 디지털-아날로그 변환기가 또한 제공된다. 디지털-아날로그 변환기는 초기 신호 레벨로 초기화된 다음 램프 파형을 출력하도록 구성될 수 있으며, 이때 차동 비교기는 화소 회로의 리셋 레벨에 대응하는 P-위상 측정을 수행하도록 구성되며, 상기 디지털-아날로그 변환기는 상기 초기 신호 레벨로 후속적으로 재 초기화하고 상기 램프 파형을 출력하도록 구성될 수 있으며, 상기 차동 비교기는 상기 화소의 데이터 레벨에 대응하는 D-위상 측정을 수행하도록 구성된다.
이 개시는 컴퓨터 구현 방법, 컴퓨터 프로그램 제품, 컴퓨터 시스템 및 네트워크, 사용자 인터페이스 및 애플리케이션 프로그래밍 인터페이스에 의해 제어되는 하드웨어 또는 회로를 포함하는 다양한 형태로 구현될 수 있다. 신호 처리 회로, 이미지 센서 회로, 특정 용도의 집적 회로, 필드 프로그래머블 게이트 어레이 등을 포함하지만 이에 국한되지는 않는다. 전술한 요약은 단지 본 개시의 다양한 양상들에 대한 일반적인 아이디어를 제공하기 위한 것이며, 어떠한 방식으로도 본 개시의 범위를 제한하지 않는다.
다양한 실시예들의 이들 및 다른 보다 상세하고 구체적인 특징들은 다음의 설명에서 더욱 완전하게 개시되며, 첨부 도면을 참조해야 한다.
도 1은 본 발명의 다양한 양태에 따른 예시적인 이미지 센서를 도시한다.
도 2a는 본 발명의 다양한 양태에 따른 예시적인 화소 회로를 도시한다.
도 2b는 본 발명의 다양한 양태에 따른 또 다른 예시적인 화소 회로를 도시한다.
도 3은 본 발명의 다양한 양태에 따른 또 다른 예시적인 화소 회로를 도시한다.
도 4a는 아날로그 CDS 동작을 갖는 본 발명의 다양한 양태에 따른 이미지 센서에서의 예시적인 프로세싱 체인을 도시한다.
도 4b는 디지털 CDS 동작을 갖는 본 발명의 다양한 양태에 따른 이미지 센서의 예시적인 프로세싱 체인을 도시한다.
도 5는 본 발명의 다양한 양태에 따른 정합된 비교기 회로를 갖는 예시적인 화소 회로를 도시한다.
도 6은 본 발명의 다양한 양태에 따른 단일-슬로프 ADC를 갖는 예시적인 화소 회로를 도시한다.
도 7a는 도 6에 따른 예시적인 화소 회로의 예시적인 신호 파형도를 도시한다.
도 7b는 신호 드리프트를 포함하는 도 6에 따른 예시적인 화소 회로의 예시적인 신호 파형도를 도시한다.
도 8은 본 발명의 다양한 양태에 따른 단일-슬로프 ADC를 위한 예시적인 액티브 리셋 회로를 도시한다.
도 9는 도 8에 따른 예시적인 액티브 리셋 회로의 예시적인 신호 파형을 도시한다.
이하의 설명에서, 플로우 차트, 데이터 테이블 및 시스템 구성과 같은 많은 세부 사항이 설명된다.
이러한 특정 세부 사항은 단지 예시적인 것이며 본원의 범위를 제한하려는 것이 아니라는 것은 당업자에게 명백할 것이다.
또한, 본 개시는 주로 ADC 회로가 이미지 센서에 사용되는 예에 초점을 맞추고 있지만, 이는 구현의 단지 일례에 불과하다는 것을 이해할 것이다. 개시된 S/H 회로는 신호를 아날로그로부터 디지털로 변환하고 또는 2개의 전압을 비교할 필요가 있는 임의의 장치에 사용될 수 있음을 이해할 것이다. 예를 들어, 오디오 신호 처리 회로, 산업 측정 및 제어 회로 등을 포함할 수 있다.
이러한 방식으로, 본 개시는 이미지 센싱 및 이미지 프로세싱의 관련 기술 분야뿐만 아니라 신호 처리의 기술 분야에서의 개선을 제공한다.
[이미지 센서]
도 1은 화소 회로의 각 열(column)이 CDS 회로를 공유하는 칼럼 공유 아키텍처에서 모드 스위칭을 구현하는 예시적인 이미지 센서(100)를 도시한다. 이미지 센서(100)는 화소 회로(111)의 어레이(110)를 포함한다. 화소 회로(111)는 이하에서보다 상세하게 설명된다. 화소 회로(111)는 수평 신호선(112)과 수직 신호선(113)이 서로 교차하는 교차점에 배치된다. 수평 신호선(112)은 화소 어레이의 외부의 지점에서 "행(row) 주사 회로"라고도 알려진 수직 구동 회로(120)에 동작 가능하게 연결되고, 수직 구동 회로(120)로부터 화소 회로(111)의 특정 행에 신호를 전달한다. 특정 열 내의 화소 회로(111)는 수직 신호선(113)으로의 입사 광량에 대응하는 아날로그 신호를 출력한다. 설명의 편의상, 단지 소수의 화소 회로(111)만이 도 1에 실제로 도시되어 있지만, 실제로, 이미지 센서(100)는 수천만 화소 회로("메가 화소" 또는 MP) 이상을 가질 수 있다.
수직 신호선(113)은 특정 열에 대한 아날로그 신호를 열 회로(130)로 전달한다. 한편, 도 1은 화소 어레이(110)의 각 열에 대한 하나의 수직 신호 라인(113)을 도시하지만, 본 발명은 그것에 한정하지 않는다. 예를 들어, 하나 이상의 수직 신호 라인(113)이 각 열에 대해 제공될 수 있거나, 각각의 수직 신호 라인(113)은 하나 이상의 열에 대응될 수 있다. 어느 경우에도, 열 회로(130)는 복수의 CDS 회로(131)를 포함하는 것이 바람직하다. 개별 CDS 회로(131)은 이하에서 더 상세히 설명될 것이다. S/H 회로, 전압-대-전류(V2I) 회로, 카운터 등과 같은 열 회로(130)의 다른 가능한 회로 구성 요소는 명확화를 위해 도 1의 설명에서 생략되어 있다.
컬럼 회로(130)는 "컬럼 스캐닝 회로"라고 알려진 수평 구동 회로(140)에 의해 제어된다. 수직 구동 회로(120), 컬럼 회로(130) 및 수평 구동 회로(140) 각각은 제어기(150)로부터 하나 이상의 클록 신호를 수신한다. 제어부(150)는 신호의 처리, 저장, 전송 등을 위해 출력 회로(160)를 통해 출력되는 화소 어레이(110)로부터의 아날로그 신호가 칼럼 회로(130)에서 디지털 신호로 변환되도록 다양한 이미지 센서 구성 요소의 타이밍 및 동작을 제어한다.
판독 처리 중에, 각 행의 화소 회로(111)가 함께 판독되고, 행마다 다른 화소 회로(111)가 행 단위로 판독된다. 처리 기간의 초기에, 화소 회로(111)의 행은 수직 신호선(113)을 통해 CDS 회로(131)에 접속된다. CDS 회로(131)는 화소 회로(111)의 행을 샘플링하여 디지털 형태로 변환한다. 화소 회로(111)의 행이 처리된 후, 이미지 센서(100)는 화소 회로(111)의 다음 행으로 전환되고 프로세스가 반복된다. 이것은 전체 프레임을 읽을 때까지 계속된다.
화소 회로(111)의 두 가지 예는, 소위 3T형의 화소 회로인 도 2a, 도 2b에 도시된 화소 회로(210a 및 210b)이다. 도 2a에 도시 한 바와 같이, 화소 회로(210a)는 광전 변환 소자(201a)(예를 들면 포토다이오드), 플로팅 디퓨전(FD), 리셋 트랜지스터(202a), 소스 폴로어 트랜지스터(203a)(가끔 "증폭 트랜지스터"라고 한다), 및 수직 신호선(205a)을 갖는다. 리셋 트랜지스터(202a) 및 선택 트랜지스터(204a)의 게이트 전극은 각각 신호(RST 및 SEL)를 수신한다. 이들 신호는 예를 들어, 전술한 수직 구동 회로(120)와 같은 제어 또는 타이밍 회로에 의해 제공될 수 있다. 화소 회로(210a)는 포토다이오드(201a)가 전하를 클리어하고 연속적으로 리셋하게 하는 신호(RST)의 값을 먼저 인가함으로써 동작된다. 그러나, 신호(RST)가 접지로 복귀될 때, 몇가지 영향에 의해 소스 팔로워 트랜지스터(203a)의 게이트 단자에서의 값이 리셋 전압(Vrst)과 다른 값을 갖을 수 있다. 수직 신호 라인(205a)에 의해 측정된 리셋 전압 레벨 변동의 주요 소스는 화소(210a) 내부 및 화소(210a) 외부로부터의 변화를 포함한다.
화소(210a) 내에서의 변화는 소스 팔로워 트랜지스터(203a)의 게이트 단자에서의 커패시턴스와 결합된 리셋 트랜지스터(202a)의 채널 저항의 무작위 변동에 의해 야기되는 kTC 잡음을 포함한다; 리셋 트랜지스터(202a)의 게이트 단자와 소스 단자 사이의 기생 커패시턴스(Cgs)를 통해 신호 RST 커플링의 하이-로우 천이에 의해 야기되는 리셋 충전 주입; 소스 폴로어 트랜지스터(203a)의 임계 전압(Vt) 및 리셋 트랜지스터(202a)의 드레인-소스 전압(VdS)을 포함하는 트랜지스터의 프로세스 변화; 및 RST 신호 라인과 포토다이오드(201a) 사이 또는 소스 팔로워 트랜지스터(204)에 연결된 감지 노드와 관련된 금속 배선과 같은 부가적인 기생 용량 결합 효과를 제공한다. 화소(210a) 외부로부터의 변화는 큰 전압의 화소 어레이에 걸친 화소 전압 및 제어 신호와 관련된 IR 강하와 같은 전력 및 신호 분배 효과, 수직 신호선(205a)의 출력을 처리하는 판독 회로에서 발생하는 오프셋 및 랜덤 잡음을 포함한다.
도 2b는 화소 회로(210b)로서의 3T형의 다른 구성을 도시한다. 이 회로에서, 소스 팔로워 트랜지스터(204b) 및 리셋 트랜지스터(203b)에 대한 각각의 전원 전압은 상이하다. 도 2a의 선택 트랜지스터(204a)는 사용되지 않으며, 포토다이오드(201b)와 플로팅 디퓨전(FD) 사이에 전송 트랜지스터(202b)가 배치되어있다. 동작시에, 포토다이오드(201b)는 리셋 트랜지스터(203b) 및 전송 트랜지스터(202b) 모두에 고전압을 인가함으로써 리셋된다. 그 후, 전송 트랜지스터(202b)가 턴 오프되고, 그 후 부동 확산부(FD)가 리셋되고 그 지점에서 리셋 전압이 측정된다. 화소가 광에 노출된 후, 전송 트랜지스터(202b)는 온되어 포토다이오드(201b)로부터 플로팅 디퓨전(FD)으로 전하를 이동시킨다. 그 후, 포토다이오드(201b)로부터의 리셋 플러스 광노출 값이 측정된다.
한편, 도 2a 및 도 2b는 특정 구성에서 3개의 트랜지스터를 갖는 화소 회로를 도시하지만, 본 개시는 그렇게 한정되지 않으며, 더 적은 또는 더 많은 트랜지스터뿐만 아니라 커패시터, 저항 등과 같은 다른 요소를 갖는 화소 회로에 적용될 수 있다. 부가적으로, 현재의 개시는 하나 이상의 트랜지스터들이 다수의 광전 변환 장치들 사이에서 공유되는 구성들로 확장될 수 있다.
다른 수로 이루어진 트랜지스터를 갖는 화소 회로(111)의 다른 예는 도 3에 도시된 바와 같은 화소 회로(310)이다. 도 3에 도시된 바와 같이, 소위 4T형의 화소 회로(310)는 광전 변환 소자(301)(예를 들면 포토다이오드), 플로팅 디퓨전(FD), 전송 트랜지스터(302), 리셋 트랜지스터(303), 소스 팔로워 트랜지스터(종종 "증폭 트랜지스터"라고 한다), 선택 트랜지스터(305) 및 수직 신호선(306)을 포함한다. 전송 트랜지스터(302), 리셋 트랜지스터(303) 및 선택 트랜지스터(305)의 게이트 전극은 각각 신호 TRG, RST 및 SEL을 수신한다. 이들 신호는 예를 들어, 전술한 수직 구동 회로(120)와 같은 제어 또는 타이밍 회로에 의해 제공될 수 있다.
동작시에, 플로팅 디퓨전(FD)은 리셋 트랜지스터(303)의 게이트에서 신호(RST)를 어서팅(asserting) 및 디-어서팅(de-asserting)함으로써 리셋된다. 리셋 후에, 신호(SEL)를 어서트시키고 리셋 신호 변동을 화소 외부에 저장함으로써 리셋 신호 변동을 포착하기 위해 제1 측정이 수행된다. 다음에, 신호(TRG)가 어서트되어 포토다이오드상의 수집된 신호가 리셋 신호에 부가될 수 있게 된다. 그 다음, 신호(SEL)를 어서트함으로써 리셋 플러스 포토다이오드 신호 변화를 포착하기 위해 제2 측정이 수행된다. 마지막으로, 이전에 획득한 리셋 신호는 아날로그 또는 디지털 회로의 감산 방법을 사용하여 제2 측정에서 감산한다.
도 4a 및 도 4b는 각각 아날로그 또는 디지털 회로에서 감산 방법을 구현하기 위한 예시적인 프로세싱 체인(400a 및 400b)을 도시한다. 도 4a에 도시된 바와 같이, 프로세싱 체인(400a)은 화소(210a/b), 화소(310), 또는 다른 화소 일 수 있는 화소(410); 스위치(420); 상기 아날로그 신호에 게인을 제공하도록 구성된 아날로그 증폭기(430); 차 신호(differnce signal)를 제공하도록 구성된 아날로그 CDS 감산 회로(440a); 및 출력 화소 값을 생성하도록 구성된 ADC(450)를 포함한다. 따라서, CDS 감산은 아날로그 영역에서 수행될 수 있다.
도 4b에 도시된 바와 같이, 프로세싱 체인(400b)은 화소(210a/b), 화소(310), 또는 다른 화소 일 수 있는 화소(410); 스위치(420); 상기 아날로그 신호에 게인을 제공하도록 구성된 아날로그 증폭기(430); 아날로그 값에서 디지털 값으로 변환하도록 구성된 ADC(450); 및 차 신호를 출력 신호로 제공하도록 구성된 디지털 CDS 감산 회로(440b)를 포함한다. 따라서, CDS 감산은 디지털 영역에서 수행될 수 있다.
실제의 회로 구현 예에서, 프로세싱 체인(400a 및 400b)은 전술한 제어기(150)와 같은 타이밍 회로에 의해 제어될 수 있으며, 필요한 중간 값을 저장하기위한 메모리 및/또는 레지스터가 제공될 수 있다. 특정 구현 예에 따라, 메모리 및/또는 레지스터는 단일 화소, 화소의 행, 전체 이미지 등에 제공될 수 있다. 어느 구현에서나, 화소 출력은 ADC(450)에서 디지털로 변환되기 전에 아날로그 게인 처리를 거친다.
[정합된 비교기 액티브 리셋 회로]
도 5는 액티브 리셋 회로(500) 및 화소 회로(510)를 포함하는 예시적인 정합된 비교기 구성을 도시한다. 화소 회로(510)가 그 자신의 정합된 비교기를 가지고 도시되었지만, 다른 구성들이 가능하다. 예를 들어, 컬럼 당 하나의 액티브 리셋 회로(500)가 있을 수 있으며, 주어진 컬럼 내의 각 화소 회로(510)는 그 컬럼에 대한 액티브 리셋 회로(500)를 공유한다. 화소 회로(510)는 포토다이오드(501), 전송 트랜지스터(502), 리셋 트랜지스터(503), 소스 팔로워 트랜지스터(504), 선택 트랜지스터(505) 및 유지 커패시터(508)를 포함하는 4T형 회로로서 도시된다. 도시된 바와 같이, 액티브 리셋 회로(500)는 소스 팔로워 트랜지스터(504) 및 선택 트랜지스터(505)를 화소 회로(510)와 공유한다. 액티브 리셋 회로(500)는 화소 회로(510)와 별도로 제공된 트랜지스터(521 내지 525)를 추가로 포함한다.
트랜지스터(522), 소스 팔로워 트랜지스터(504) 및 선택 트랜지스터(505)는 전원 전압(Vdd2)과 열 신호선(506) 사이의 제1 전류 경로에 배치된다. 트랜지스터(523-525)는 전원 전압(Vdd2)과 열 신호선(506) 사이의 제2 전류 경로에 배치된다. 전술한 바와 같이, 다수의 화소 회로(510)가 단일 능동 리셋 회로(500)에 접속되거나 접속 가능한 경우, 다수의 "제1 전류 경로" 및 하나의 "제2 전류 경로"가 있을 수 있다. "
도시된 바와 같이, 트랜지스터들(522-523)의 게이트들은 서로 접속되고, 트랜지스터(523)는 다이오드 구성으로 배열된다. 트랜지스터(525)는 그 게이트에서 액티브 리셋 신호(RST2)에 의해 제어된다. 트랜지스터(524)의 게이트는 FD 전압 리셋 신호(RST3)를 수신한다. 트랜지스터(521)는 리셋 전압(Vrand)과 전원 공급선(Vdd) 사이에 배치된다. 트랜지스터(521, 525)는 관련 이미지 센서의 동작 중에 반대의 전도 상태를 갖도록 제어된다. 도시된 바와 같이, 액티브/패시브 리셋 선택은 트랜지스터(521 및 525)를 반대 채널 시간으로 만들고 동일한 제어 신호(RST2)를 동시에 제공함으로써 달성된다. 그러므로, RST2가 하이(high) 일 때, 트랜지스터 521은 오프 상태이고 트랜지스터 525는 온 상태이고, RST2가 로우(low) 일 때, 트랜지스터 521은 온 상태이고 트랜지스터 525는 오프 상태이다. 대안으로, 트랜지스터들(521 및 525)은 동일한 채널 시간 일 수 있고, 그 대신에 그에 반대되는 제어 신호들이 공급될 수 있다.
트랜지스터(521, 525)는 화소 회로(510)가 패시브 리셋 동작 또는 액티브 리셋 동작을 수행하는지를 제어하는데 사용된다. RST2가 로우 일 때, 화소 전원 전압 Vdd는 리셋 전압 Vr에 접속되고, 트랜지스터 523-525를 통과하는 제2 전류 경로는 트랜지스터 525에 의해 차단된다. 이는 리셋 신호(RST)를 제어함으로써 패시브 리셋 동작의 수행을 허용한다. 한편, RST2가 하이 일 때, 화소 전원 전압(Vdd)은 트랜지스터(521)에 의해 리셋 전압(Vr)으로부터 차단되고, 선택 신호(SEL)가 또한 트랜지스터(504-505 및 522)를 통한 제1 전류 경로와 제2 전류 트랜지스터들(523-525)을 통과하는 경로는 모두 액티브 리셋 동작을 수행하도록인 에이블되어, 따라서 부동 확산 캐패시터에서 전하를 안정화시키고 더 작은 변화로 리셋 전압을 초래한다.
[단일-슬로프(singel-slope) ADC]
단일-슬로프 ADC는 디지털-아날로그 변환기(DAC)에서 생성된 램프 신호를 사용하고 램프 신호가 포토다이오드의 아날로그 신호를 교차하는 데 필요한 시간을 계산하여 센서의 아날로그 신호를 측정하므로 아날로그 신호의 디지털 표현을 제공한다. 단일-슬로프 ADC는 다른 모든 유형의 ADC와 마찬가지로 회로 노이즈의 영향을 받는다. 센서 동작에서 높은 레벨의 아날로그 게인을 사용하여 앰프 및 ADC 회로의 회로 잡음 레벨에서 포토다이오드 신호를 증폭함으로써 이미지 센서가 낮은 광 레벨 및 낮은 판독 노이즈에서 유용한 이미지를 생성할 수 있다. 따라서, 판독 노이즈 레벨은 이미지 센서 구현을 위한 중요한 파라미터이다.
도 6은 예시적인 화소 회로 및 단일-슬로프 ADC를 도시한다. 도 6에 도시된 바와 같이, 4T 화소 회로(610)는 신호 라인(606)을 통해 하나의 입력에서 차동 비교기(620)에 연결되고, 차동 비교기(620)의 다른 입력은 DAC(630)로부터 램프 신호를 수신한다. DAC(630) 및 화소 회로(610)는 그들의 각각의 신호를 제1 결합 캐패시터(641) 및 제2 결합 캐패시터(642)를 통해 차동 비교기(620)에 각각 제공한다.
도시된 바와 같이, 화소 회로(610)는 포토다이오드(601), 전송 트랜지스터(602), 리셋 트랜지스터(603), 소스 팔로워 트랜지스터(604), 선택 트랜지스터(605), 전류 소스(607) 및 유지 커패시터(608)를 포함한다. 3T 또는 5T + 구성과 같은 다른 화소 회로 디자인도 유사한 배열로 사용될 수 있다. 차동 비교기(620)는 트랜지스터(621-629)를 포함한다.
화소 회로(610)로부터의 아날로그 신호가 샘플링될 때, DAC(630)는 램프 신호를 전송하도록 동작된다. 도 7a는 화소 회로(610)로부터의 아날로그 신호가 실선으로 도시되고, DAC(630)에 의해 생성된 램프 신호가 점선으로 도시된 예시적인 신호 세트를 도시한다. CDS가 수행되기 때문에 램프 신호는 두 측정 기간 동안 작동된다. 제1 측정주기 동안, 화소 회로(610)는 리셋된다. 제1 측정 기간 직전에, DAC(630)는 초기 레벨로 리셋되고, 램프 신호는 DAC(630)의 제어하에 램프 다운한다. 디지털 비교기(620)는 램프 신호가 화소 신호와 교차 할 때 상태를 변경한다. 이 상태 변화가 발생하기 위한 DAC(630)에서의 시간의 카운팅은 P-위상 신호의 측정을 제공한다.
그 후, 화소 회로(610)는 빛에 노출되고 DAC(630)는 램프 신호를 다시 하강시키기 전에 초기 레벨로부터 재시작된다. 이 후속 상태 변화가 발생할 시간을 카운트하면 D-위상 신호가 측정된다. D-위상 신호와 P-위상 신호 간의 차이 값은 화소 회로(630)의 출력값을 제공한다.
측정의 정확도를 높이기 위해 자동 제로(AZ) 기능을 수행 할 수 있다. AZ는 트랜지스터(622 및 626)를 턴온함으로써 수행되어, 차동 비교기(620)의 두 입력이 동일하게 된다. 그 결과, 커패시터(641, 642)는 충전되어, 차동 비교기(620)의 양측상의 임의의 DC 불균형이 커패시터(641, 642)를 적절한 레벨로 충전하게 한다. 커패시터(641, 642)의 전하는 트랜지스터(622, 626)가 턴 오프된 경우에도 유지된다. 따라서, 차동 비교기(620)의 두 입력은 화소 신호의 변화 또는 램프 신호의 변화로 인한 차이만을 감지한다.
AZ 프로세스는 커패시터(641 및 642)의 회로 잡음 또는 다른 파라미터 차이로 인한 변동을 저장하는 것으로 해석될 수 있다. 변동 신호가 저장되어 고려될 때, AZ 회로는 화소 회로의 열 잡음, 화소 회로로부터의 통과 분산(pass-through dispersion), 소스 폴로어 트랜지스터의 오프셋 오차, 차동 비교기의 2개의 입력 단자에서 비-제로(non-zero) 오프셋 등의 노이즈 잡음으로부터 벗어나는 측정을 효과적으로 실행한다. 그러나 이미지 센서가 여러 화소 열이 단일 ADC를 공유하는 공유 ADC 구조를 사용하는 구성에서 AZ 방법은 다른 열에서 화소 판독 값으로 인한 변화를 제거할 수 없다. 이는 단일 ADC를 공유하는 열이 단일 AZ 설정, 즉 각 열의 변형이 있을 수 있지만 변형에 대한 단일한 저장된 값을 사용해야 하기 때문이다.
AZ 회로가 제거하지 않는 추가적인 부정확한 원인이 있을 수 있다. 예를 들어, 화소 회로(610)로부터의 신호선은 도 7b에 도시된 바와 같이 P-위상 측정 동안 0이 아닌(non-zero) 양(△P) 만큼 표류(drift)할 수 있다. 이러한 드리프트는, AZ 스위치(트랜지스터 622 및 626)의 열 잡음, 0이 아닌 온-임피던스(on-impedance)로 인한 스위칭 잡음, 이미지 센서 내의 비교기 간의 파라미터 차이, 램프 신호의 상이한 지연 등과 같은 요소에 기인할 수 있다.
[단일-슬로프 ADC를 사용한 액티브 리셋]
측정 정확도를 더 향상시키려면, 싱글 슬로프(single-slope) ADC를 위한 액티브 리셋 방법을 사용하는 것이 바람직하다. 도 8은 4T 화소 회로(810) 및 차동 비교기(820) 및 DAC(830)를 포함하는 단일-슬로프 ADC를 사용하는 예시적인 능동 리셋 회로(800)를 나타낸다. 화소 회로(810)는 포토다이오드(801), 전송 트랜지스터(802), 리셋 트랜지스터(803), 소스 팔로워 트랜지스터(804), 선택 트랜지스터(805), 전류원(807), 및 유지 커패시터(808)(종종, 전하-전압 변환 캐패시터 "또는 "플로팅 확산 캐패시터"라고도 한다)을 포함한다. 화소 회로(810)는 신호 라인(806)을 통해 차동 비교기(820)에 접속된다. 전술한 바와 같이, 3T 또는 5T + 구성과 같은 다른 화소 회로 설계가 유사한 배열로 사용될 수 있다. 차동 비교기(820)는 트랜지스터(821, 823-825 및 827-829)를 포함한다. 즉, 차동 비교기(620)와 비교하여, 2개의 트랜지스터 및 2개의 커패시터가 생략되었다. 또한, 도 6과 비교하여, 능동 리셋 회로(800)는 비교기 출력 라인으로부터 리셋 트랜지스터(803)의 소스로의 접속을 갖는다. DAC(830)와 차동 비교기(820)의 입력 사이에 커패시터가 존재하지 않기 때문에, 차동 비교기(820)의 DC 동작 범위와 일치하도록 DAC(830)의 리셋 레벨을 재조정하는 것이 바람직할 수 있다.
능동 리셋 회로(800)를 사용하여 화소 신호를 측정하기 위해, DAC(830)는 리셋 레벨로 초기화된다: 예를 들어 위에 설명된 초기 수준이 된다. 그 후, 리셋 신호(RST)가 어서트(assert)되어 리셋 트랜지스터(803)를 턴 온시킨다. 이 시점에서, 전류는 리셋 트랜지스터(803)를 통해 차동 비교기(820)의 출력으로부터 흐르므로, 유지 커패시터(808)를 충전한다. 이것은 유지 커패시터(808)가 차동 비교기(820)에서 평형 상태를 달성하는 레벨로 충전될 때까지 계속된다. 이것이 발생하는 경우, 차동 비교기(820)는 회로 요소의 저항 및 커패시턴스의 차이, 기생 저항 및 커패시턴스의 차이, 비교기 오프셋 등의 오프셋, 타이밍 차이 등을 포함하는 회로의 모든 잡음원을 고려하는 중립 시작 상태를 달성한다. 특히, 소스 팔로워 트랜지스터(804)에서의 전압 변동 및 차동 비교기(820)에서의 부정합 변동이라는 2개의 잠재적인 큰 잡음 소스가 제거된다. 이 단계 후에, 리셋 신호(RST)는 리셋 트랜지스터(803)를 턴 오프하기 위해 디어서팅(de-assert) 되고, 회로는 이제 포토다이오드 신호에 대한 측정을 수행할 준비가 된다.
대안으로, 2단계 리셋 트랜지스터 오프 제어가 적용될 수 있다. 도 9는 2단계 리셋 트랜지스터 오프 제어에 대한 예시적인 파형도를 도시한다. 이러한 구성에서, DAC(830)를 리셋하고 리셋 트랜지스터(803)를 턴온하는 단계는 전술한 바와 동일하다. 이 시점에서, 리셋 트랜지스터(803)는 ON 상태이고 리셋 트랜지스터(803)의 게이트 전압은 도 9의 제1 부분에 도시된 바와 같이 하이 레벨이다. 그 후, 리셋 트랜지스터(803)의 게이트 전압은 하이 레벨로부터 중간 레벨로 감소된다. 이 중간 레벨은 리셋 트랜지스터(803)가 "약한" 상태에 있도록 리셋 트랜지스터(803)의 게이트 전압 임계값보다 약간 아래에 있다. 마지막으로, 리셋 트랜지스터(803)의 게이트 전압은 로우 레벨로 감소된다. 이 로우 레벨은 리셋 트랜지스터(803)가 오프 상태가 되도록 게이트 전압 임계값보다 높다. 리셋 트랜지스터(803)가 여전히 약한 ON 상태에서 전도하기 때문에, 리셋 트랜지스터(803)를 OFF 상태로 천이시키는 더 점진적인 방법은 유지 커패시터(808)로 하여금 회로 소자의 변동을 보다 정확하게 나타내는 레벨까지 충전하게 한다. 환언하면, 2단계 리셋 트랜지스터 오프 제어는 리셋 트랜지스터(803)의 스윙(swing)을 감소시키기 때문에 스루 변화(through variation)를 감소시킨다.
2단계 리셋 트랜지스터 오프 제어가 수행된 후에, 포토다이오드(801)로부터의 P-위상 및 D-위상 신호는 도 7a에 도시된 것과 유사한 방식으로 측정될 수 있다. 즉, DAC(830)로부터 램프 신호를 시작하고 램프 신호가 화소 출력 신호를 가로 지르는데 필요한 시간을 측정함으로써 수행된다. 각각의 특정 ADC 회로에 대한 잡음 변화가 대응하는 유지 커패시터(808)에 저장되기 때문에, P-위상 및 D-위상 신호를 보다 정확한 측정이 달성된다.
액티브 리셋 회로(800)는 다수의 효과를 갖는다. 예를 들어, 액티브 리셋은 특정 화소 회로(810)에 연결되는 동안 수행되기 때문에, 액티브 리셋 회로(800)는 다수의 화소 열이 단일 ADC를 공유하는 열 공유 방식에서 효과적이다. 이 경우, 각 열의 리셋 레벨은, 측정이 시작됨에 따라, 유지 커패시터(803) 내에 저장되고, 그에 따라 기존의 AZ 방법의 한계를 극복하여 각 ADC에 대해 한 세트의 노이즈 편차 만이 저장될 수 있다.
또한, 액티브 리셋 회로(800)는 이미지 센서에서 실리콘의 보다 효율적인 사용을 허용한다. 특히, 도 6의 회로와 비교하여 ADC 당 2개의 트랜지스터 및 2개의 커패시터가 제거된다. 수천 개의 ADCS가 병렬로 동작하는 이미지 센서 구현에서, 액티브 리셋 회로(800)는 감소된 회로 요소로 인해 더 작은 영역을 차지하는 보다 효율적인 설계에 이르게 된다.
또한, 액티브 리셋 회로(800)는 차동 비교기(820)의 출력 레벨을 공급하고 그것을 홀딩 커패시터(803)에 저장함으로써 화소 회로(810)의 플로팅 디퓨전의 리셋 레벨을 제어한다. 이것은 DAC(830)의 리셋 레벨을 조정함으로써 회로의 리셋 레벨이 제어되도록 한다. 이러한 방식으로, 임의의 주어진 시스템 게인에서 즉, 회로의 모든 아날로그 게인에서, 사용된 동적 범위를 지원하는데 필요한 최저 전압 레벨로 화소 회로(810)를 리셋함으로써 화소 회로(810)의 암전류가 최소화 될 수 있다.
또한, 액티브 리셋 회로(800)는 액티브 리셋을 포함하지 않는 단일-슬로프 ADC와 실질적으로 동일한 속도로 아날로그 화소 신호에 대한 아날로그-디지털 변환의 성능을 허용하면서도 완전한 CDS를 가능하게 하고 높은 아날로그 게인 레벨의 사용을 허용하게 한다.
[결론]
여기에서 설명된 프로세스, 시스템, 방법, 휴리스틱스(heuristics) 등과 관련하여, 그러한 프로세스 등의 스텝은 어떤 순서화된 시퀀스에 따라 발생하는 것으로 설명하였지만, 그러한 프로세스는 여기에서 설명한 순서 이외의 순서로 수행된 스텝으로 실행될 수 있다. 또한, 특정 단계가 동시에 수행될 수 있고, 다른 단계가 추가될 수 있거나, 여기에 설명된 특정 단계가 생략될 수 있음을 이해하여야 한다. 다시 말해서, 여기에서의 프로세스의 설명은 특정 실시예를 예시할 목적으로 제공되는 것이며, 청구 범위를 제한하도록 해석되어서는 절대 안된다.
따라서, 상기 설명은 예시적인 것으로서 제한적이 아닌 것으로 이해하여야 한다. 제공된 실시예 이외의 많은 실시예 및 응용예는 상기 설명을 읽을 때 명백할 것이다. 청구범위는 위의 설명을 참조하는 것이 아니라 대신에 청구 범위가 적용되는 균등물의 전체 범위와 함께 첨부된 청구범위를 참조하여 결정하여야 한다. 여기에서 논의된 기술들에서 미래의 개발이 발생하고, 개시된 시스템들 및 방법들이 그러한 미래의 실시예들에 통합될 것이라는 것이 예상되고 의도된다. 요컨대, 응용 프로그램은 수정 및 변형이 가능하다는 것을 이해해야 한다.
청구 범위에 사용된 모든 용어는 여기에서 기재된 것과 반대되는 명시적인 표시가 없는 한, 본원에 기술된 기술에 당업자가 이해할 수 있는 가장 넓고 합리적인 구성 및 통상적인 의미를 부여하고자 한다. 특히, "a", "the", "said" 등과 같은 단수의 사용은 청구항이 반대의 명시적인 제한을 암시하지 않는 한 지시된 요소 중 하나 이상을 암기하도록 읽혀져야 한다.
공개 초록은 독자가 기술 공개의 본질을 신속하게 확인할 수 있도록 제공된다. 클레임의 범위 또는 의미를 해석하거나 제한하는 데 사용되지 않는다는 이해하에 제출된다. 또한, 전술한 상세한 설명에서, 본 명세서를 간소화하기 위해 다양한 특징들이 다양한 실시예들에서 함께 그룹화되는 것을 알 수 있다. 이 개시 방법은 청구된 실시예가 각 청구항에 명시적으로 언급된 것보다 많은 특징을 필요로 한다는 의도를 반영하는 것으로 해석되어서는 안된다. 오히려, 이하의 청구 범위가 반영하는 바와 같이, 발명의 주제는 단일의 개시된 실시예의 모든 특징보다 적다. 따라서, 이하의 청구범위는 발명의 상세한 설명에 포함되며, 각각의 청구 범위는 별도로 청구되는 대상으로 기재된다.

Claims (20)

  1. 리셋 트랜지스터를 포함하고 화소 신호를 출력하도록 구성된 화소 회로;
    램프 파형을 갖는 기준 신호를 출력하도록 구성된 디지털-아날로그 변환기;
    화소 입력으로서 상기 화소 신호를 수신하기 위해 신호선을 통해 상기 화소 회로에 접속되고, 기준 입력으로서 상기 기준 신호를 수신하기 위해 상기 디지털-아날로그 변환기에 접속되는 차동 비교기를 포함하고,
    상기 차동 비교기는 상기 화소 입력에서 상기 화소 신호를, 상기 기준 입력에서 상기 기준 신호를 수신하고, 비교기 출력에서 비교기 신호를 출력하도록 구성되고,
    상기 리셋 트랜지스터의 소스 또는 드레인 중 하나는 상기 비교기 출력에 접속되고,
    상기 디지털-아날로그 변환기는 초기 신호 레벨로 초기화되고,
    그 후 상기 리셋 트랜지스터는 턴 온되고, 이에 따라 상기 차동 비교기에서 평형 상태가 될 때까지 상기 비교기 출력으로부터 상기 리셋 트랜지스터를 통해 전류가 흐르고,
    그 후 상기 리셋 트랜지스터는 턴 오프되고,
    그 후 상기 디지털-아날로그 변환기는 상기 램프 파형을 출력하고, 이때 상기 차동 비교기는 상기 화소 회로의 리셋 레벨에 대응하는 P-위상 측정을 수행하도록 구성되고,
    상기 디지털-아날로그 변환기는 상기 초기 신호 레벨로 후속적으로 재 초기화하고 그 후 상기 램프 파형을 출력하도록 구성되고, 이때 상기 차동 비교기는 상기 화소 회로의 데이터 레벨에 대응하는 D-위상 측정을 수행하도록 구성되는 것을 특징으로 하는 이미지 센서.
  2. 제1항에 있어서,
    상기 초기 신호 레벨은 상기 이미지 센서의 시스템 게인에 기초하는 것을 특징으로 하는 이미지 센서.
  3. 제1항에 있어서,
    상기 리셋 트랜지스터의 게이트는 하이 리셋 레벨, 중간 리셋 레벨 및 로우 리셋 레벨을 이 순서대로 수신하도록 구성된 것을 특징으로 하는 이미지 센서.
  4. 제3항에 있어서,
    상기 하이 리셋 레벨 및 상기 중간 리셋 레벨은 상기 리셋 트랜지스터의 게이트 임계값보다 높고, 상기 로우 리셋 레벨은 상기 리셋 트랜지스터의 게이트 임계값 보다 낮은 것을 특징으로 하는 이미지 센서.
  5. 제1항에 있어서,
    상기 화소 회로는 포토다이오드, 전송 트랜지스터, 소스 폴로어 트랜지스터 및 유지 커패시터를 더 포함하는 것을 특징으로 하는 이미지 센서.
  6. 제5항에 있어서,
    상기 화소 회로는 선택 트랜지스터를 더 포함하는 것을 특징으로 하는 이미지 센서.
  7. 제1항에 있어서,
    상기 화소 회로는 매트릭스 형으로 배치된 복수의 화소 회로 중 하나이며,
    상기 차동 비교기는 상기 매트릭스의 복수의 열에 대응하는 것을 특징으로 하는 이미지 센서.
  8. 화소 입력으로서 리셋 트랜지스터를 포함하는 화소 회로로부터 신호선을 통해 차동 비교기로 화소 신호를 출력하고,
    기준 입력으로서 디지털-아날로그 변환기로부터 상기 차동 비교기로 램프 파형을 갖는 기준 신호를 출력하고,
    상기 차동 비교기의 상기 기준 입력에서 상기 기준 신호를 수신하고,
    상기 차동 비교기의 상기 화소 입력에서 상기 화소 신호를 수신하고,
    상기 화소 입력, 상기 기준 입력 및 비교기 출력을 포함하는 차동 비교기의 상기 비교기 출력에 비교기 신호를 출력하고,
    상기 리셋 트랜지스터의 소스 또는 드레인 중 하나는 상기 비교기 출력에 접속되고,
    상기 디지털-아날로그 변환기를 초기 신호 레벨로 초기화하고,
    그 후에, 상기 리셋 트랜지스터를 턴 온하고, 이에 따라 상기 차동 비교기에서 평형 상태가 될 때까지 상기 비교기 출력으로부터 상기 리셋 트랜지스터를 통해 전류가 흐르고,
    그 후에, 상기 리셋 트랜지스터를 턴 오프하고,
    그 후에, 상기 디지털-아날로그 변환기는 상기 램프 파형을 출력하고,
    그 후에, 상기 화소 회로의 리셋 레벨에 대응하는 P-위상 측정을 수행하고,
    그 후에, 상기 디지털-아날로그 변환기를 상기 초기 신호 레벨로 재 초기화하고, 그 후 상기 램프 파형을 출력하고,
    그 후에, 상기 화소 회로의 데이터 레벨에 대응하는 D-위상 측정을 수행하는 것을 특징으로 하는 이미지 처리 방법.
  9. 제8항에 있어서,
    상기 초기 신호 레벨은 이미지 센서의 시스템 게인에 기초하는 것을 특징으로 하는 이미지 처리 방법.
  10. 제8항에 있어서,
    상기 리셋 트랜지스터의 게이트에서, 하이 리셋 레벨, 중간 리셋 레벨, 및 로우 리셋 레벨을 이 순서대로 수신하는 것을 더 포함하는 것을 특징으로 하는 이미지 처리 방법.
  11. 제10항에 있어서,
    상기 하이 리셋 레벨 및 상기 중간 리셋 레벨은 상기 리셋 트랜지스터의 게이트 임계값보다 높고, 상기 로우 리셋 레벨은 상기 리셋 트랜지스터의 게이트 임계값보다 낮은 것을 특징으로 하는 이미지 처리 방법.
  12. 제8항에 있어서,
    상기 화소 회로는 포토다이오드, 전송 트랜지스터, 소스 폴로어 트랜지스터 및 유지 커패시터를 더 포함하는 것을 특징으로 하는 이미지 처리 방법.
  13. 제12항에 있어서,
    상기 화소 회로는 선택 트랜지스터를 더 포함하는 것을 특징으로 하는 이미지 처리 방법.
  14. 제8항에 있어서,
    상기 화소 회로는 매트릭스 형으로 배열된 복수의 화소 회로 중 하나이며,
    상기 차동 비교기는 상기 매트릭스의 복수의 열에 대응하는 것을 특징으로 하는 이미지 처리 방법.
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