KR102380737B1

KR102380737B1 - Driver circuit and display comprising the same

Info

Publication number: KR102380737B1
Application number: KR1020210013454A
Authority: KR
Inventors: 엄기명
Original assignee: 삼성디스플레이 주식회사
Priority date: 2014-02-14
Filing date: 2021-01-29
Publication date: 2022-03-30
Also published as: KR20210019034A

Abstract

스캔 구동 회로는 제1 클록 신호에 동기되어 직전 스캔 신호를 입력받고, 상기 직전 스캔 신호의 인에이블 레벨에 응답하여 상기 제1 클록 신호의 한 주기 동안 제2 클록 신호를 대응하는 스캔 신호로 출력하는 제1 트랜지스터 및 상기 제1 트랜지스터와 제1 전압 사이에 직렬 연결되어 있는 제2 트랜지스터를 포함하는 단위 스캔 구동 회로를 복수개 포함한다. 상기 복수의 단위 스캔 구동 회로 각각은, 상기 제2 트랜지스터의 게이트에 연결되어 있고 제1 신호에 의해 스위칭 동작하는 제3 트랜지스터를 더 포함하며, 상기 제1 클록 신호가 전달되는 제1 배선의 폭 및 상기 제2 클록 신호가 전달되는 제2 배선의 폭은 상기 제1 신호가 전달되는 제3 배선의 폭 보다 넓다. The scan driving circuit receives a previous scan signal in synchronization with the first clock signal, and outputs a second clock signal as a corresponding scan signal during one period of the first clock signal in response to an enable level of the previous scan signal and a plurality of unit scan driving circuits including a first transistor and a second transistor connected in series between the first transistor and a first voltage. Each of the plurality of unit scan driving circuits further includes a third transistor connected to the gate of the second transistor and performing a switching operation according to a first signal, the width of the first wiring through which the first clock signal is transmitted; The width of the second line through which the second clock signal is transmitted is wider than the width of the third line through which the first signal is transmitted.

Description

Driving circuit and display device including same

실시 예들은 구동 회로 및 이를 포함하는 표시 장치에 관한 것이다.Embodiments relate to a driving circuit and a display device including the same.

표시 장치는 복수의 구동 신호를 생성하는 구동 회로를 포함한다. 표시 장치는 복수의 화소를 포함하고, 각 화소는 발광 소자와 발광 소자에 구동 전류를 공급하기 위한 스위칭 소자를 포함한다. 구동 신호들은 스위칭 소자들을 제어하기 위한 신호들을 포함한다. 예를 들어, 구동 신호들은 데이터 기입의 동기를 제어하는 스캔 신호 또는 화소를 초기화 시키는 초기화 신호를 포함한다.The display device includes a driving circuit that generates a plurality of driving signals. The display device includes a plurality of pixels, and each pixel includes a light emitting element and a switching element for supplying a driving current to the light emitting element. The driving signals include signals for controlling the switching elements. For example, the driving signals include a scan signal for controlling synchronization of data writing or an initialization signal for initializing a pixel.

그런데, 구동 신호를 생성하기 위해 구동 회로에 입력되는 신호들의 상승 및 하강 시간의 지연 특성이 구동 회로의 동작과 표시 장치의 화질에 영향을 미칠 수 있다.However, delay characteristics of rising and falling times of signals input to the driving circuit to generate the driving signal may affect the operation of the driving circuit and the image quality of the display device.

화소 회로의 동작 및 표시 장치의 화질에 영향을 주는 신호의 지연 및 배선에서 발생하는 전압 강하를 개선하고자 한다. An object of the present invention is to improve signal delay and voltage drop occurring in wirings that affect the operation of a pixel circuit and the image quality of a display device.

스캔 구동 회로는 제1 클록 신호에 동기되어 직전 스캔 신호를 입력받고, 상기 직전 스캔 신호의 인에이블 레벨에 응답하여 상기 제1 클록 신호의 한 주기 동안 제2 클록 신호를 대응하는 스캔 신호로 출력하는 제1 트랜지스터 및 상기 제1 트랜지스터와 제1 전압 사이에 직렬 연결되어 있는 제2 트랜지스터를 포함하는 단위 스캔 구동 회로를 복수개 포함한다. The scan driving circuit receives a previous scan signal in synchronization with the first clock signal, and outputs a second clock signal as a corresponding scan signal during one period of the first clock signal in response to an enable level of the previous scan signal and a plurality of unit scan driving circuits including a first transistor and a second transistor connected in series between the first transistor and a first voltage.

상기 복수의 단위 스캔 구동 회로 각각은, 상기 제2 트랜지스터의 게이트에 연결되어 있고 제1 신호에 의해 스위칭 동작하는 제3 트랜지스터를 더 포함하며, 상기 제1 클록 신호가 전달되는 제1 배선의 폭 및 상기 제2 클록 신호가 전달되는 제2 배선의 폭은 상기 제1 신호가 전달되는 제3 배선의 폭 보다 넓다.Each of the plurality of unit scan driving circuits further includes a third transistor connected to the gate of the second transistor and performing a switching operation according to a first signal, the width of the first wiring through which the first clock signal is transmitted; The width of the second line through which the second clock signal is transmitted is wider than the width of the third line through which the first signal is transmitted.

상기 제3 트랜지스터의 일전극은 상기 제2 트랜지스터의 게이트에 연결되어 있고, 상기 제3 트랜지스터의 타전극은 제2 전압이 입력되며, 상기 제3 트랜지스터의 게이트는 상기 제3 배선에 연결되어 있다. 상기 제1 전압이 전달되는 제4 배선의 폭은 상기 제2 전압이 전달되는 제5 배선의 폭 보다 넓다.One electrode of the third transistor is connected to the gate of the second transistor, the second voltage is input to the other electrode of the third transistor, and the gate of the third transistor is connected to the third wiring. The width of the fourth wiring through which the first voltage is transmitted is wider than the width of the fifth wiring through which the second voltage is transmitted.

스캔 구동 회로는 제1 클록 신호에 동기되어 직전 제1 스캔 신호를 입력받고, 상기 직전 제1 스캔 신호의 인에이블 레벨에 응답하여 상기 제1 클록 신호의 한 주기 동안 제2 클록 신호를 대응하는 제1 스캔 신호로 출력하는 제1 단위 스캔 구동 회로를 복수개 포함하고, 제3 클록 신호에 동기되어 상기 제1 스캔 신호를 입력받고, 상기 제1 스캔 신호의 인에이블 레벨에 응답하여 상기 제3 클록 신호의 한 주기 동안 제4 클록 신호를 대응하는 제2 스캔 신호로 출력하는 제2 단위 스캔 구동 회로를 복수개 포함한다. 상기 제3 클록 신호가 전달되는 제1 배선의 폭 및 상기 제4 클록 신호가 전달되는 제2 배선의 폭은 상기 제1 클록 신호가 전달되는 제3 배선의 폭 및 상기 제2 클록 신호가 전달되는 제4 배선의 폭 중 적어도 하나보다 넓다. The scan driving circuit is synchronized with the first clock signal to receive the immediately preceding first scan signal, and in response to an enable level of the immediately preceding first scan signal, a second clock signal corresponding to the second clock signal during one period of the first clock signal. a plurality of first unit scan driving circuits outputting one scan signal, receiving the first scan signal in synchronization with a third clock signal, and receiving the third clock signal in response to an enable level of the first scan signal and a plurality of second unit scan driving circuits for outputting the fourth clock signal as a corresponding second scan signal during one period of . The width of the first line through which the third clock signal is transmitted and the width of the second line through which the fourth clock signal is transmitted are the width of the third line through which the first clock signal is transmitted and the width of the second line through which the second clock signal is transmitted. It is wider than at least one of the widths of the fourth wiring.

상기 복수의 제1 단위 스캔 구동 회로 각각은, 상기 제2 클록 신호가 연결되어 있는 일전극 및 상기 직전 제1 스캔 신호가 전달되는 게이트를 포함하는 제1 트랜지스터, 상기 제1 트랜지스터의 타전극에 연결되어 있는 일전극 및 제1 전압에 연결되어 있는 타전극을 포함하는 제2 트랜지스터, 및 상기 제2 트랜지스터의 타전극과 제2 전압 사이에 연결되어 있고, 상기 제1클록 신호에 따라 스위칭 동작하는 제3 트랜지스터를 포함한다.Each of the plurality of first unit scan driving circuits includes a first transistor including one electrode to which the second clock signal is connected and a gate to which the immediately preceding first scan signal is transmitted, and is connected to the other electrode of the first transistor. a second transistor including one electrode and the other electrode connected to the first voltage, and a second transistor connected between the other electrode of the second transistor and a second voltage and performing a switching operation according to the first clock signal It contains 3 transistors.

상기 제1 전압이 전달되는 제5 배선의 폭이 상기 제2 전압이 전달되는 제6 배선의 폭보다 넓다.A width of the fifth line through which the first voltage is transmitted is wider than a width of the sixth line through which the second voltage is transmitted.

상기 복수의 제2 단위 스캔 구동 회로 각각은, 상기 제4 클록 신호가 연결되어 있는 일전극 및 상기 대응하는 제1 스캔 신호가 전달되는 게이트를 포함하는 제1 트랜지스터, 상기 제1 트랜지스터의 타전극에 연결되어 있는 일전극 및 제1 전압에 연결되어 있는 타전극을 포함하는 제2 트랜지스터, 및 상기 제2 트랜지스터의 타전극과 제2 전압 사이에 연결되어 있고, 상기 제3클록 신호에 따라 스위칭 동작하는 제3 트랜지스터를 포함한다. Each of the plurality of second unit scan driving circuits includes a first transistor including one electrode to which the fourth clock signal is connected and a gate to which the corresponding first scan signal is transmitted, and is connected to the other electrode of the first transistor. a second transistor including one electrode connected to one electrode and another electrode connected to a first voltage, and connected between the other electrode of the second transistor and a second voltage, and performing a switching operation according to the third clock signal and a third transistor.

스캔 구동 회로는 제1 클록 신호가 전달되는 제1 배선, 제1 신호가전달되는 제2 배선, 상기 제1 배선에 연결되어 있는 전극(23)에 연결되어 있는 일단을 포함하는 제1 트랜지스터, 및 상기 제2 배선에 연결되어 있는 제1 게이트 전극을 포함하는 제2 트랜지스터를 포함하고, 상기 제1 배선의 폭이 상기 제2 배선의 폭 보다 넓다.The scan driving circuit includes a first transistor including a first line through which a first clock signal is transmitted, a second line through which a first signal is transmitted, and one end connected to an electrode 23 connected to the first line, and and a second transistor including a first gate electrode connected to the second wiring, wherein a width of the first wiring is wider than a width of the second wiring.

상기 스캔 구동 회로는 제2 클록 신호가 전달되는 제3 배선 및 상기 제3 배선에 연결되어 있는 전극에 연결되어 있는 일단을 포함하는 제3 트랜지스터를 더 포함하고, 상기 제3 배선의 폭이 상기 제2 배선의 폭 보다 넓다.The scan driving circuit further includes a third transistor including a third line through which a second clock signal is transmitted and an end connected to an electrode connected to the third line, and a width of the third line is equal to that of the second line. 2 It is wider than the width of the wiring.

상기 스캔 구동 회로는, 상기 제3 배선에 연결되어 있는 제2 게이트 전극을 포함하는 제4 트랜지스터를 더 포함하고, 상기 제1 트랜지스터의 제3 게이트 전극은 상기 제4 트랜지스터 일단에 연결된 전극에 연결되어 있다.The scan driving circuit further includes a fourth transistor including a second gate electrode connected to the third wiring, and a third gate electrode of the first transistor is connected to an electrode connected to one end of the fourth transistor, there is.

상기 스캔 구동 회로는 제1 전압이 전달되는 제4 배선, 제2 전압이 전달되는 제5 배선, 및 상기 제4 트랜지스터에 연결되어 있는 제4 게이트 전극 및 상기 제1 트랜지스터의 타단에 연결되어 있는 전극을 포함하고, 상기 제4 배선에 연결되어 있는 타단을 포함하는 제5 트랜지스터를 더 포함한다. 상기 제4 배선의 폭이 상기 제5 배선의 폭 보다 넓다.The scan driving circuit includes a fourth wiring through which a first voltage is transmitted, a fifth wiring through which a second voltage is transmitted, a fourth gate electrode connected to the fourth transistor, and an electrode connected to the other end of the first transistor. and a fifth transistor including the other end connected to the fourth wiring. A width of the fourth wiring is wider than a width of the fifth wiring.

상기 제2 트랜지스터의 일단은 상기 제5 배선에 연결되어 있고, 상기 제2 트랜지스터의 타단은 상기 제4 게이트전극에 연결되어 있다.One end of the second transistor is connected to the fifth wiring, and the other end of the second transistor is connected to the fourth gate electrode.

스캔 구동 회로는, 제1 클록 신호가 전달되는 제1 배선, 제2 클록 신호가 전달되는 제2 배선, 제3 클록 신호가 전달되는 제3 배선, 상기 제1 배선에 연결되어 있는 제1 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 트랜지스터의 일단에 연결되어 있는 제2 게이트 전극을 포함하는 제2 트랜지스터, 상기 제3 배선에 연결되어 있는 제3 게이트 전극 및 상기 제2 트랜지스터의 일단에 연결된 전극에 연결되어 있는 일단을 포함하는 제3 트랜지스터, 및 상기 제3 트랜지스터의 타단에 연결되어 있는 제4 게이트 전극 및 상기 제2 배선에 연결되어 있는 일단을 포함하는 제4 트랜지스터를 포함한다. 상기 제4 트랜지스터의 타단에 연결된 전극을 통해 신호가 출력되고, 상기 제2 배선의 폭이 상기 제1 배선의폭 보다 넓다.The scan driving circuit includes a first line through which a first clock signal is transmitted, a second line through which a second clock signal is transmitted, a third line through which a third clock signal is transmitted, and a first gate electrode connected to the first line. A first transistor including a, a second transistor including a second gate electrode connected to one end of the first transistor, a third gate electrode connected to the third wiring, and an electrode connected to one end of the second transistor a third transistor including one end connected to A signal is output through an electrode connected to the other end of the fourth transistor, and the width of the second wire is wider than that of the first wire.

상기 스캔 구동 회로는, 상기 제2 배선에 연결되어 있는 제5 게이트 전극을 포함하는 제5 트랜지스터, 및 상기 제5 트랜지스터의 일단에 연결되어 있는 제6 게이트 전극 및 상기 제3배선에 연결되어 있는 일단을 포함하는 제6 트랜지스터를 더 포함하고, 상기 제6 트랜지스터의 타단에 연결된 전극을 통해 또 다른 신호가 출력되고, 상기 제3 배선의 폭이 상기 제1 배선의 폭 보다 넓다.The scan driving circuit may include a fifth transistor including a fifth gate electrode connected to the second wiring, a sixth gate electrode connected to one end of the fifth transistor, and one end connected to the third wiring and a sixth transistor including

상기 스캔 구동 회로는, 제7 게이트 전극, 상기 제4 트랜지스터의 타단에 연결되어 있는 일단, 및 제1 전압을 전달하는 제4 배선에 연결되어 있는 타단을 포함하는 제7 트랜지스터, 및 상기 제3 게이트 전극, 제2 전압을 전달하는 제5 배선에 연결되어 있는 일단, 및 상기 제7 게이트 전극에 연결되어 있는 타단을 포함하는 제8 트랜지스터를 더 포함하고, 상기 제4 배선이 폭이 상기 제5 배선의 폭 보다 넓다.The scan driving circuit may include a seventh transistor including a seventh gate electrode, one end connected to the other end of the fourth transistor, and the other end connected to a fourth wire transmitting the first voltage, and the third gate and an eighth transistor including an electrode, one end connected to a fifth wiring transmitting a second voltage, and the other end connected to the seventh gate electrode, wherein the fourth wiring has a width of the fifth wiring wider than the width of

표시 장치는 복수의 스캔 신호를 생성하는 스캔 구동 회로, 및 상기 복수의 스캔 신호에 따라 복수의 데이터 전압이 공급되는 복수의 화소를 포함한다. 상기 표시 장치의 스캔 구동 회로는 제1 클록 신호에 동기되어 직전 스캔 신호를 입력받고, 상기 직전 스캔 신호의 인에이블 레벨에 응답하여 상기 제1 클록 신호의 한 주기 동안 제2 클록 신호를 대응하는 스캔 신호로 출력하는 제1 트랜지스터 및 상기 제1 트랜지스터와 제1 전압 사이에 직렬 연결되어 있는 제2 트랜지스터를 포함하는 단위 스캔 구동 회로를 복수개 포함한다. 상기 복수의 단위 스캔 구동 회로 각각은, 상기 제2 트랜지스터의 게이트에 연결되어 있고 제1 신호에 의해 스위칭 동작하는 제3 트랜지스터를 더 포함하며, 상기 제1 클록 신호가 전달되는 제1 배선의 폭 및 상기 제2 클록 신호가 전달되는 제2 배선의 폭은 상기 제1 신호가 전달되는 제3 배선의 폭 보다 넓다. 상기 제3 트랜지스터의 일전극은 상기 제2 트랜지스터의 게이트에 연결되어 있고, 상기 제3 트랜지스터의 타전극은 제2 전압이 입력되며, 상기 제3 트랜지스터의 게이트는 상기 제3 배선에 연결되어 있고, 상기 제1 전압이 전달되는 제4 배선의 폭은 상기 제2 전압이전달되는 제5 배선의 폭 보다 넓다.A display device includes a scan driving circuit that generates a plurality of scan signals, and a plurality of pixels to which a plurality of data voltages are supplied according to the plurality of scan signals. The scan driving circuit of the display device is synchronized with a first clock signal to receive a previous scan signal, and a scan corresponding to a second clock signal during one period of the first clock signal in response to an enable level of the previous scan signal and a plurality of unit scan driving circuits including a first transistor outputting a signal and a second transistor connected in series between the first transistor and a first voltage. Each of the plurality of unit scan driving circuits further includes a third transistor connected to the gate of the second transistor and performing a switching operation according to a first signal, the width of the first wiring through which the first clock signal is transmitted; The width of the second line through which the second clock signal is transmitted is wider than the width of the third line through which the first signal is transmitted. One electrode of the third transistor is connected to the gate of the second transistor, the second voltage is inputted to the other electrode of the third transistor, and the gate of the third transistor is connected to the third wiring, The width of the fourth wiring through which the first voltage is transmitted is wider than the width of the fifth wiring through which the second voltage is transmitted.

또한, 표시 장치는 복수의 제1 스캔 신호 및 복수의 제2 스캔 신호를 생성하는 스캔 구동 회로, 및 상기 복수의 제2 스캔 신호에 따라 복수의 데이터 전압이 공급되고, 상기 복수의 제1 스캔 신호에 따라 초기화 되는 복수의 화소를 포함한다. 상기 표시 장치의 스캔 구동 회로는, 제1 클록 신호에 동기되어 직전 제1 스캔 신호를 입력받고, 상기 직전 제1 스캔 신호의 인에이블 레벨에 응답하여 상기 제1 클록 신호의 한 주기 동안 제2 클록 신호를 대응하는 제1 스캔 신호로 출력하는 제1 단위 스캔 구동 회로를 복수개 포함하고, 제3 클록 신호에 동기되어 상기 제1 스캔 신호를 입력받고, 상기 제1 스캔 신호의 인에이블 레벨에 응답하여 상기 제3 클록 신호의 한 주기 동안 제4 클록 신호를 대응하는 제2 스캔 신호로 출력하는 제2 단위 스캔 구동 회로를 복수개 포함하며, 상기 제3 클록 신호가 전달되는 제1 배선의 폭 및 상기 제4 클록 신호가 전달되는 제2 배선의 폭은 상기 제1 클록 신호가 전달되는 제3 배선의 폭 및 상기 제2 클록 신호가 전달되는 제4 배선의 폭 중 적어도 하나보다 넓다.In addition, the display device includes a scan driving circuit generating a plurality of first scan signals and a plurality of second scan signals, and a plurality of data voltages are supplied according to the plurality of second scan signals, and the plurality of first scan signals It includes a plurality of pixels that are initialized according to The scan driving circuit of the display device receives the immediately preceding first scan signal in synchronization with the first clock signal, and receives a second clock signal during one period of the first clock signal in response to an enable level of the immediately preceding first scan signal. a plurality of first unit scan driving circuits for outputting a signal as a corresponding first scan signal, receiving the first scan signal in synchronization with a third clock signal, and receiving the first scan signal in response to an enable level of the first scan signal a plurality of second unit scan driving circuits for outputting a fourth clock signal as a corresponding second scan signal during one cycle of the third clock signal, the width of the first wiring through which the third clock signal is transmitted and the first line through which the third clock signal is transmitted; A width of the second line through which the 4 clock signal is transmitted is wider than at least one of a width of a third line through which the first clock signal is transmitted and a width of a fourth line through which the second clock signal is transmitted.

실시 예들을 통해 화소 회로의 동작 및 표시 장치의 화질에 영향을 주는 신호의 지연을 개선하고, 배선에서 발생하는 전압 강하를 개선한다. According to the exemplary embodiments, delay of a signal affecting the operation of a pixel circuit and image quality of a display device is improved, and a voltage drop occurring in a wiring is improved.

도 1은 실시 예에 따른 스캔 구동 회로에서 연속하는 두 스테이즈를 나타낸 도면이다.
도 2는 도 1에 도시된 단위 스캔 구동 회로들의 레이아웃을 나타낸 도면이다.
도 3은 발명의 실시 예에 따른 스캔 구동 회로를 포함하는 표시 장치를 나타낸 도면이다.
도 4는 실시 예에 따른 화소 회로를 나타낸 도면이다.
도 5는 다른 실시 예에 따른 스캔 구동 회로는 나타낸 도면이다.
도 6은 도 5에 도시된 단위 스캔 구동 회로들의 레이아웃을 나타낸 도면이다.
도 7은 다른 실시 예에 따른 표시 장치를 나타낸 도면이다.
도 8은 다른 실시 예에 따른 복수의 화소 중 한 화소의 일 예를 나타낸 도면이다.
도 9는 도 8에 도시된 화소의 동작을 설명하기 위한 구동 타이밍을 나타낸 도면이다. 1 is a diagram illustrating two consecutive stages in a scan driving circuit according to an exemplary embodiment.
FIG. 2 is a diagram illustrating a layout of the unit scan driving circuits shown in FIG. 1 .
3 is a diagram illustrating a display device including a scan driving circuit according to an exemplary embodiment.
4 is a diagram illustrating a pixel circuit according to an exemplary embodiment.
5 is a diagram illustrating a scan driving circuit according to another exemplary embodiment.
FIG. 6 is a diagram illustrating a layout of the unit scan driving circuits shown in FIG. 5 .
7 is a diagram illustrating a display device according to another exemplary embodiment.
8 is a diagram illustrating an example of one pixel among a plurality of pixels according to another exemplary embodiment.
9 is a diagram illustrating a driving timing for explaining an operation of the pixel illustrated in FIG. 8 .

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. Hereinafter, with reference to the accompanying drawings, the embodiments of the present invention will be described in detail so that those of ordinary skill in the art to which the present invention pertains can easily implement them. However, the present invention may be embodied in several different forms and is not limited to the embodiments described herein. And in order to clearly explain the present invention in the drawings, parts irrelevant to the description are omitted, and similar reference numerals are attached to similar parts throughout the specification.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when a part is "connected" with another part, this includes not only the case of being "directly connected" but also the case of being "electrically connected" with another element interposed therebetween. . Also, when a part "includes" a certain component, it means that other components may be further included, rather than excluding other components, unless otherwise stated.

이하, 도면을 참조하여 본 발명의 실시 예에 따른 구동 회로 및 이를 포함하는 표시 장치를 설명한다. 이하, 구성 요소와 함께 기재되는 서수는 발명을 실시하기 위한 구체적인 내용에서 기재되는 순서에 따라 결정된다. Hereinafter, a driving circuit and a display device including the same according to an embodiment of the present invention will be described with reference to the drawings. Hereinafter, the ordinal numbers described together with the components are determined according to the order described in the detailed description for carrying out the invention.

도 1은 실시 예에 따른 스캔 구동 회로에서 연속하는 두 스테이즈를 나타낸 도면이다. 1 is a diagram illustrating two consecutive stages in a scan driving circuit according to an exemplary embodiment.

스캔 구동 회로는 연속 배열되어 있는 복수의 스테이즈를 포함하고, 각 스테이즈(예를 들어 n번째 스테이지)는 인접한 직전 스테이지의 스캔 신호(S[n-1])를 입력받고, 현 스테이지의 스캔 신호(S[n])를 생성하여 다음 스테이즈(예를 들어, n+1 번째 스테이지)로 출력한다. 다음 스테이지는 스캔 신호(예를 들어, S[n])를 입력받고, 스캔 신호(예를 들어, S[n+1])를 출력한다. The scan driving circuit includes a plurality of stages arranged in series, and each stage (for example, an n-th stage) receives a scan signal S[n-1] of an adjacent previous stage, and scans the current stage. A signal S[n] is generated and output to the next stage (eg, n+1-th stage). The next stage receives a scan signal (eg, S[n]) and outputs a scan signal (eg, S[n+1]).

이하, 스캔 구동 회로를 구성하는 복수의 스테이지 각각을 단위 스캔 구동 회로라 한다.Hereinafter, each of the plurality of stages constituting the scan driving circuit is referred to as a unit scan driving circuit.

도 1에 도시된 바와 같이, 단위 스캔 구동 회로(SD1_n)는 복수의 트랜지스터(P1-P6) 및 두 개의 커패시터(C1, C2)를 포함하고, 단위 스캔 구동 회로(SD1_n+1)는 복수의 트랜지스터(P7-P12) 및 두 개의 커패시터(C3, C4)를 포함한다. 1 , the unit scan driving circuit SD1_n includes a plurality of transistors P1 - P6 and two capacitors C1 and C2 , and the unit scan driving circuit SD1_n+1 includes a plurality of transistors (P7-P12) and two capacitors (C3, C4).

단위 스캔 구동 회로(SD1_n)는 클록 신호(CLK2)에 동기되어 스캔 신호(S[n-1])를 입력받고, 스캔 신호(S[n-1])의 인에이블 레벨에 응답하여 클록 신호(CLK2)의 한 주기 동안 클록 신호(CLK1)를 스캔 신호(S[n])로 출력한다. The unit scan driving circuit SD1_n is synchronized with the clock signal CLK2 to receive the scan signal S[n-1], and in response to the enable level of the scan signal S[n-1], the clock signal S[n-1] During one cycle of CLK2 , the clock signal CLK1 is output as the scan signal S[n].

단위 스캔 구동 회로(SD1_n+1)는 클록 신호(CLK1)에 동기되어 스캔 신호(S[n])를 입력받고, 스캔 신호(S[n])의 인에이블 레벨에 응답하여 클록 신호(CLK1)의 한 주기 동안 클록 신호(CLK2)를 스캔 신호(S[n+1])로 출력한다.The unit scan driving circuit SD1_n+1 is synchronized with the clock signal CLK1 to receive the scan signal S[n], and in response to the enable level of the scan signal S[n], the clock signal CLK1 The clock signal CLK2 is output as the scan signal S[n+1] during one period of .

실시 예에 따른 스캔 구동 회로는 P 채널 트랜지스터로 구현되었기 때문에, 스캔 신호의 인에이블 레벨은 로우 레벨이다. 그러나 실시 예가 이에 한정되는 것은 아니고, 구동 회로의 트랜지스터 채널 타입에 따라 인에이블 레벨이 결정된다.Since the scan driving circuit according to the embodiment is implemented as a P-channel transistor, the enable level of the scan signal is a low level. However, the embodiment is not limited thereto, and the enable level is determined according to the transistor channel type of the driving circuit.

배선(L1)을 통해 클록 신호(CLK1)가 전달되고, 배선(L2)를 통해 클록 신호(CLK2)가 전달되며, 배선(L3)를 통해 초기화 신호(INT1)이 전달되고, 배선(L4)를 통해 초기화 신호(INT2)가 전달된다.The clock signal CLK1 is transmitted through the wiring L1, the clock signal CLK2 is transmitted through the wiring L2, the initialization signal INT1 is transmitted through the wiring L3, and the wiring L4 is The initialization signal INT2 is transmitted through the

트랜지스터(P1)의 게이트에는 클록 신호(CLK2)가 입력되고, 트랜지스터(P1)의 일전극에는 스캔 신호(S[n-1])가 입력되고, 트랜지스터(P1)의 타전극은 노드(N1)에 연결되어 있다.A clock signal CLK2 is input to the gate of the transistor P1, a scan signal S[n-1] is input to one electrode of the transistor P1, and the other electrode of the transistor P1 is a node N1. is connected to

트랜지스터(P2)의 게이트에는 스캔 신호(S[n-1])가 입력되고, 트랜지스터(P2)의 소스는 전압(VGH)에 연결되어 있으며, 트랜지스터(P2)의 드레인은 노드(N2)에 연결되어 있다. A scan signal S[n-1] is input to a gate of the transistor P2, a source of the transistor P2 is connected to a voltage VGH, and a drain of the transistor P2 is connected to a node N2. has been

트랜지스터(P3)의 게이트는 노드(N2)에 연결되어 있고, 트랜지스터(P3)의 소스는 전압(VGH)에 연결되어 있으며, 트랜지스터(P3)의 드레인은 노드(N1)에 연결되어 있다. The gate of the transistor P3 is connected to the node N2 , the source of the transistor P3 is connected to the voltage VGH, and the drain of the transistor P3 is connected to the node N1 .

트랜지스터(P4)의 게이트에는 초기화 신호(INT2)가 입력되고, 트랜지스터(P4)의 소스는 노드(N2)에 연결되어 있으며, 트랜지스터(P4)의 드레인은 전압(VGL)에 연결되어 있다. An initialization signal INT2 is input to a gate of the transistor P4 , a source of the transistor P4 is connected to a node N2 , and a drain of the transistor P4 is connected to a voltage VGL.

트랜지스터(P5)의 게이트는 노드(N2)에 연결되어 있고, 트랜지스터(P5)의 소스는 전압(VGH)에 연결되어 있으며, 트랜지스터(P5)의 드레인은 노드(N3)에 연결되어 있다. 커패시터(C1)는 트랜지스터(P5)의 게이트와 소스 사이에 연결되어, 게이트-소스 전압을 유지한다. 트랜지스터(P5)가 턴 온 되면, 스캔 신호(S[n])는 하이 레벨이다.The gate of the transistor P5 is connected to the node N2, the source of the transistor P5 is connected to the voltage VGH, and the drain of the transistor P5 is connected to the node N3. The capacitor C1 is connected between the gate and the source of the transistor P5 to maintain the gate-source voltage. When the transistor P5 is turned on, the scan signal S[n] is at a high level.

트랜지스터(P6)의 게이트는 노드(N1)에 연결되어 있고, 트랜지스터(P6)의 소스는 노드(N3)에 연결되어 있으며, 트랜지스터(P6)의 드레인에는 클록 신호(CLK1)가 입력된다. 커패시터(C2)는 트랜지스터(P6)의 게이트와 소스 사이에 연결되어, 게이트-소스 전압을 유지한다.A gate of the transistor P6 is connected to a node N1 , a source of the transistor P6 is connected to a node N3 , and a clock signal CLK1 is input to a drain of the transistor P6 . A capacitor C2 is connected between the gate and the source of the transistor P6 to maintain the gate-source voltage.

트랜지스터(P7)의 게이트에는 클록 신호(CLK1)가 입력되고, 트랜지스터(P7)의 일전극에는 스캔 신호(S[n])가 입력되고, 트랜지스터(P7)의 타전극은 노드(N3)에 연결되어 있다.A clock signal CLK1 is input to the gate of the transistor P7, a scan signal S[n] is input to one electrode of the transistor P7, and the other electrode of the transistor P7 is connected to a node N3. has been

트랜지스터(P8)의 게이트에는 스캔 신호(S[n])가 입력되고, 트랜지스터(P8)의 소스는 전압(VGH)에 연결되어 있으며, 트랜지스터(P8)의 드레인은 노드(N5)에 연결되어 있다. A scan signal S[n] is input to a gate of the transistor P8, a source of the transistor P8 is connected to a voltage VGH, and a drain of the transistor P8 is connected to a node N5. .

트랜지스터(P9)의 게이트는 노드(N5)에 연결되어 있고, 트랜지스터(P9)의 소스는 전압(VGH)에 연결되어 있으며, 트랜지스터(P9)의 드레인은 노드(N4)에 연결되어 있다. The gate of the transistor P9 is connected to the node N5, the source of the transistor P9 is connected to the voltage VGH, and the drain of the transistor P9 is connected to the node N4.

트랜지스터(P10)의 게이트에는 초기화 신호(INT1)가 입력되고, 트랜지스터(P10)의 소스는 노드(N5)에 연결되어 있으며, 트랜지스터(P10)의 드레인은 전압(VGL)에 연결되어 있다. An initialization signal INT1 is input to a gate of the transistor P10 , a source of the transistor P10 is connected to a node N5 , and a drain of the transistor P10 is connected to a voltage VGL.

트랜지스터(P11)의 게이트는 노드(N5)에 연결되어 있고, 트랜지스터(P11)의 소스는 전압(VGH)에 연결되어 있으며, 트랜지스터(P11)의 드레인은 노드(N6)에 연결되어 있다. 커패시터(C3)는 트랜지스터(P11)의 게이트와 소스 사이에 연결되어, 게이트-소스 전압을 유지한다.The gate of the transistor P11 is connected to the node N5 , the source of the transistor P11 is connected to the voltage VGH, and the drain of the transistor P11 is connected to the node N6 . The capacitor C3 is connected between the gate and the source of the transistor P11 to maintain the gate-source voltage.

트랜지스터(P12)의 게이트는 노드(N4)에 연결되어 있고, 트랜지스터(P12)의 소스는 노드(N6)에 연결되어 있으며, 트랜지스터(P12)의 드레인에는 클록 신호(CLK2)가 입력된다. 커패시터(C4)는 트랜지스터(P12)의 게이트와 소스 사이에 연결되어, 게이트-소스 전압을 유지한다.A gate of the transistor P12 is connected to a node N4 , a source of the transistor P12 is connected to a node N6 , and a clock signal CLK2 is input to a drain of the transistor P12 . A capacitor C4 is connected between the gate and the source of the transistor P12 to maintain a gate-source voltage.

클록 신호(CLK2)가 로우 레벨일 때, 스캔 신호(S[n-1])가 로우 레벨이면 노드(N1)의 전압이 로우 레벨이 되어 트랜지스터(P6)가 턴 온 된다. 이 때 트랜지스터(P6)의 게이트-소스 전압은 커패시터(C2)에 의해 유지된다. 트랜지스터(P6)의 턴 온 기간 동안 클록 신호(CLK1)가 스캔 신호(S[n])로 출력된다. 클록 신호(CLK2)가 다음 주기에서 로우 레벨일 때, 스캔 신호(S[n-1])가 하이 레벨이면, 노드(N1)의 전압이 하이 레벨이 되어 트랜지스터(P6)가 턴 오프 된다. 초기화 신호(INT2)에 의해 노드(N2)의 전압이 로우 레벨인 전압(VGL)이 되면, 트랜지스터(P5)가 턴 온 되어 스캔 신호(S[n])은 하이 레벨이 된다.When the clock signal CLK2 is at the low level and the scan signal S[n-1] is at the low level, the voltage of the node N1 becomes the low level, and the transistor P6 is turned on. At this time, the gate-source voltage of the transistor P6 is maintained by the capacitor C2. During the turn-on period of the transistor P6 , the clock signal CLK1 is output as the scan signal S[n]. When the clock signal CLK2 is at the low level in the next cycle, and the scan signal S[n-1] is at the high level, the voltage of the node N1 becomes the high level and the transistor P6 is turned off. When the voltage of the node N2 becomes the low level voltage VGL by the initialization signal INT2, the transistor P5 is turned on and the scan signal S[n] becomes the high level.

클록 신호(CLK1)가 로우 레벨일 때, 스캔 신호(S[n])가 로우 레벨이면 노드(N4)의 전압이 로우 레벨이 되어 트랜지스터(P12)가 턴 온 된다. 이 때 트랜지스터(P12)의 게이트-소스 전압은 커패시터(C4)에 의해 유지된다. 트랜지스터(P12)의 턴 온 기간 동안 클록 신호(CLK2)가 스캔 신호(S[n+1])로 출력된다. 클록 신호(CLK1)가 다음 주기에서 로우 레벨일 때, 스캔 신호(S[n])가 하이 레벨이면, 노드(N4)의 전압이 하이 레벨이 되어 트랜지스터(P12)가 턴 오프 된다. 초기화 신호(INT1)에 의해 노드(N5)의 전압이 로우 레벨인 전압(VGL)이 되면, 트랜지스터(P11)가 턴 온 되어 스캔 신호(S[n+1])은 하이 레벨이 된다.When the clock signal CLK1 is at the low level and the scan signal S[n] is at the low level, the voltage of the node N4 becomes the low level, and the transistor P12 is turned on. At this time, the gate-source voltage of the transistor P12 is maintained by the capacitor C4. During the turn-on period of the transistor P12 , the clock signal CLK2 is output as the scan signal S[n+1]. When the clock signal CLK1 is at the low level in the next cycle, and the scan signal S[n] is at the high level, the voltage of the node N4 becomes the high level and the transistor P12 is turned off. When the voltage of the node N5 becomes the low level voltage VGL by the initialization signal INT1, the transistor P11 is turned on and the scan signal S[n+1] becomes the high level.

이와 같이, 클록 신호(CLK1, CLK2)는 단위 스캔 구동 회로(SD1_n, SD1_n+1)의 출력 신호일 수 있다. 예를 들어, 단위 스캔 구동 회로(SD1_n)에서, 클록 신호(CLK1)는 트랜지스터(P6)가 턴 온 상태일 때, 스캔 신호(S[n])로서 출력되고, 단위 스캔 구동 회로(SD1_n+1)에서, 클록 신호(CLK2)는 트랜지스터(P12)가 턴 온 상태일 때, 스캔 신호(S[n+1])로서 출력된다. As such, the clock signals CLK1 and CLK2 may be output signals of the unit scan driving circuits SD1_n and SD1_n+1. For example, in the unit scan driving circuit SD1_n, the clock signal CLK1 is output as the scan signal S[n] when the transistor P6 is turned on, and the unit scan driving circuit SD1_n+1 ), the clock signal CLK2 is output as the scan signal S[n+1] when the transistor P12 is turned on.

그러면, 트랜지스터(P6, P12)의 드레인으로 전달되는 클록 신호(CLK1, CLK2)의 RC 지연(delay)이 스캔 신호(S[n], S[n+1])의 파형에 영향을 미치고, 이는 스캔 신호에 따라 동작하는 화소 회로의 동작에 영향을 미친다. 나아가, 도 1에 도시된 단위 스캔 구동 회로를 포함하는 표시 장치의 화질에 영향을 미친다. Then, the RC delay of the clock signals CLK1 and CLK2 transferred to the drains of the transistors P6 and P12 affects the waveforms of the scan signals S[n] and S[n+1], which It affects the operation of the pixel circuit that operates according to the scan signal. Furthermore, the image quality of the display device including the unit scan driving circuit shown in FIG. 1 is affected.

이와 달리, 트랜지스터를 스위칭시키는 신호들의 RC 지연은 앞서 언급한 클록 신호들에 비해 상대적으로 스캔 신호의 파형 및 표시 장치의 화질에 영향을 미치지 않는다.In contrast, the RC delay of the signals for switching the transistor does not affect the waveform of the scan signal and the image quality of the display device relative to the aforementioned clock signals.

예를 들어, 트랜지스터(P4, P10)를 스위칭하기 위해 트랜지스터(P4, P10)의 게이트로 전달되는 초기화 신호(INT1, INT2)들의 RC 지연은 화소 회로의 동작에 영향을 주지 못한다.For example, the RC delay of the initialization signals INT1 and INT2 transmitted to the gates of the transistors P4 and P10 to switch the transistors P4 and P10 does not affect the operation of the pixel circuit.

이에 실시 예에 따른 스캔 구동 회로에서, 스캔 신호로 출력되는 클록 신호(CLK1, CLK2)가 전달되는 배선들(L1, L2)의 폭이 다른 신호들의 배선 폭보다 넓게 형성된다. 예를 들어, 배선들(L1, L2)의 폭은 초기화 신호들(INT1, INT2)이 전달되는 배선(L3, L4)의 폭보다 넓게 형성된다. 그러면, 배선의 저항이 감소되어 해당 신호의 RC 지연이 감소하고, 화소 회로의 동작 및 표시 장치의 화질에 있어서 신호의 RC 지연에 의한 영향을 최소화 할 수 있다. Accordingly, in the scan driving circuit according to the embodiment, the widths of the wirings L1 and L2 to which the clock signals CLK1 and CLK2 output as the scan signal are transmitted are formed to be wider than the wiring widths of other signals. For example, the widths of the wirings L1 and L2 are formed to be wider than the widths of the wirings L3 and L4 through which the initialization signals INT1 and INT2 are transmitted. Then, the resistance of the wiring is reduced, so that the RC delay of the corresponding signal is reduced, and the influence of the RC delay of the signal on the operation of the pixel circuit and the image quality of the display device can be minimized.

도 2는 도 1에 도시된 단위 스캔 구동 회로들의 레이아웃을 나타낸 도면이다.FIG. 2 is a diagram illustrating a layout of the unit scan driving circuits shown in FIG. 1 .

도 2에 도시된 바와 같이, 클록 신호들(CLK1, CLK2)이 전달되는 배선들(L1, L2)의 폭은 초기화 신호들(INT1, INT2)이 전달되는 배선들(L3, L4)의 폭보다 넓다. As shown in FIG. 2 , the widths of the lines L1 and L2 through which the clock signals CLK1 and CLK2 are transmitted are greater than the width of the lines L3 and L4 through which the initialization signals INT1 and INT2 are transmitted. wide.

게이트 전극(11)은 컨택홀을 통해 배선(L2)에 연결되어 있고, 트랜지스터(P1)의 게이트 전극이다. 전극(12)은 컨택홀을 통해 스캔 신호(S[n-1])가 전달되는 전극(13)에 연결되어 있고, 트랜지스터(P1)의 일전극이다. 전극(14)은 트랜지스터(P1)의 타전극 및 트랜지스터(P3)의 드레인 전극이고, 트랜지스터(P6)의 게이트 전극(15)에 연결되어 있다.The gate electrode 11 is connected to the wiring L2 through a contact hole and is a gate electrode of the transistor P1 . The electrode 12 is connected to the electrode 13 to which the scan signal S[n-1] is transmitted through a contact hole, and is one electrode of the transistor P1. The electrode 14 is the other electrode of the transistor P1 and the drain electrode of the transistor P3 , and is connected to the gate electrode 15 of the transistor P6 .

게이트 전극(16)은 트랜지스터(P3) 및 트랜지스터(P5)의 게이트 전극이고, 컨택홀을 통해 전극(18)에 연결되어 있다. 트랜지스터(P3)의 소스 및 트랜지스터(P5)의 소스는 배선(17)에 컨택홀을 통해 연결되어 있고, 배선(17)은 전압(VGH)가 전달되는 배선이다. 전극(18)은 트랜지스터(P2)의 드레인 및 트랜지스터(P4)의 소스에 연결되어 있다.The gate electrode 16 is a gate electrode of the transistor P3 and the transistor P5 and is connected to the electrode 18 through a contact hole. The source of the transistor P3 and the source of the transistor P5 are connected to the wiring 17 through a contact hole, and the wiring 17 is a wiring through which the voltage VGH is transmitted. Electrode 18 is connected to the drain of transistor P2 and the source of transistor P4.

게이트 전극(19)은 컨택홀을 통해 전극(12)에 연결되어 있고, 트랜지스터(P2)의 게이트 전극이다. 전극(20)은 컨택홀을 통해 배선(17)과 트랜지스터(P2)의 소스 전극(21)에 연결되어 있다. 게이트 전극(22)은 컨택홀을 통해 배선(L4)에 연결되어 있고, 트랜지스터(P4)의 게이트 전극이다. 배선(23)은 전압(VGL)이 전달되는 배선이다. 트랜지스터(P4)의 드레인은 컨택홀을 통해 배선(23)에 연결되어 있다.The gate electrode 19 is connected to the electrode 12 through a contact hole, and is a gate electrode of the transistor P2 . The electrode 20 is connected to the wiring 17 and the source electrode 21 of the transistor P2 through a contact hole. The gate electrode 22 is connected to the wiring L4 through a contact hole, and is a gate electrode of the transistor P4. The wiring 23 is a wiring through which the voltage VGL is transmitted. A drain of the transistor P4 is connected to the wiring 23 through a contact hole.

전극(23)은 컨택홀을 통해 트랜지스터(P6)의 드레인과 전극(24)에 연결되어 있다. 전극(24)은 컨택홀을 통해 배선(L1)에 연결되어 있다. 전극(70)은 컨택홀을 통해 트랜지스터(P5)의 드레인 및 트랜지스터(P6)의 소스에 연결되어 있다. 전극(25)은 컨택홀을 통해 전극(70)에 연결되어 있고, 전극(25)을 통해 스캔 신호(S[n])이 출력된다. The electrode 23 is connected to the drain of the transistor P6 and the electrode 24 through a contact hole. The electrode 24 is connected to the wiring L1 through a contact hole. The electrode 70 is connected to the drain of the transistor P5 and the source of the transistor P6 through a contact hole. The electrode 25 is connected to the electrode 70 through a contact hole, and a scan signal S[n] is output through the electrode 25 .

전극(26)은 컨택홀을 통해 배선(17)에 연결되어 있으며, 게이트 전극(16)과 전극(26)이 중첩되는 영역에 커패시터(C1)이 형성되어 있다. 전극(25)와 게이트 전극(15)가 중첩되는 영역에 커패시터(C2)가 형성되어 있다.The electrode 26 is connected to the wiring 17 through a contact hole, and a capacitor C1 is formed in a region where the gate electrode 16 and the electrode 26 overlap. A capacitor C2 is formed in a region where the electrode 25 and the gate electrode 15 overlap.

단위 스캔 구동 회로(SD1_n+1)의 레이 아웃은 앞서 설명한 단위 스캔 구동 회로(SD1_n)의 레이 아웃과 유사하다. 차이점은 아래와 같다.The layout of the unit scan driving circuit SD1_n+1 is similar to the layout of the unit scan driving circuit SD1_n described above. The difference is as follows.

전극(27)은 컨택홀을 통해 배선(L3)에 연결되어 있고, 트랜지스터(P10)의 게이트 전극이다. 전극(28)은 컨택홀을 통해 배선(L2)에 연결되어 있고, 전극(29)는 컨택홀을 통해 배선(L1)에 연결되어 있다. 아울러, 전극(30)을 통해 스캔 신호(S[n])이 입력되고, 전극(31)을 통해 스캔 신호(S[n+1])이 출력된다. The electrode 27 is connected to the wiring L3 through a contact hole and is a gate electrode of the transistor P10 . The electrode 28 is connected to the wiring L2 through the contact hole, and the electrode 29 is connected to the wiring L1 through the contact hole. In addition, the scan signal S[n] is input through the electrode 30 , and the scan signal S[n+1] is output through the electrode 31 .

도 2에 도시된 바와 같이, 전압(VGH)이 전달되는 배선(17)의 폭은 전압(VGL)이 전달되는 배선(23)의 폭보다 넓다. P 채널 트랜지스터로 구성된 스캔 구동 회로로부터 출력되는 스캔 신호들의 하이 레벨 출력은 전압(VGH)으로부터 공급된다. 그러면 전압(VGH)에 의한 소비 전류가 전압(VGL)에 의한 소비 전류보다 더 크다. 실시 예에서는 전압(VGH)의 배선(17)의 폭을 전압(VGL)의 배선(23)의 폭보다 넓게 하여 소비 전류가 더 큰 배선의 저항을 낮출 수 있다. 이에 따라 소비 전력을 개선할 수 있다. As shown in FIG. 2 , the width of the wiring 17 through which the voltage VGH is transmitted is wider than the width of the wiring 23 through which the voltage VGL is transmitted. A high level output of the scan signals output from the scan driving circuit composed of the P-channel transistor is supplied from the voltage VGH. Then, the current consumption by the voltage VGH is greater than the current consumption by the voltage VGL. In the embodiment, the resistance of the wiring having a larger current consumption may be lowered by making the width of the wiring 17 of the voltage VGH wider than the width of the wiring 23 of the voltage VGL. Accordingly, power consumption can be improved.

도 3은 발명의 실시 예에 따른 스캔 구동 회로를 포함하는 표시 장치를 나타낸 도면이다.3 is a diagram illustrating a display device including a scan driving circuit according to an exemplary embodiment.

도 3에 도시된 표시 장치(100)는 신호 제어부(200), 스캔 구동 회로(300), 데이터 구동 회로(400), 및 표시부(500)를 포함한다.The display device 100 illustrated in FIG. 3 includes a signal controller 200 , a scan driving circuit 300 , a data driving circuit 400 , and a display unit 500 .

신호 제어부(100)는 영상의 프레임을 구분하는 수직 동기 신호(Vsync), 한 프레임의 라인을 구분하는 수평 동기 신호(Hsync), 및 복수의 데이터 라인(DL1-DLm)에 데이터 전압을 인가하는 기간을 제어하는 데이터 인에이블 신호(DE), 및 구동 주파수를 제어하는 클록 신호(CLK)등에 따라 영상을 표시하는 동작을 제어하기 위해 제1 구동제어신호(CONT1) 및 제2 구동제어신호(CONT2)를 생성한다. 신호 제어부(100)는 영상 신호(ImS)를 입력받고, 영상 데이터(IDATA)를 생성하여 데이터 구동 회로(400)에 제1 구동제어신호(CONT1)와 함께 전송한다. The signal controller 100 applies a data voltage to the vertical sync signal Vsync for dividing an image frame, the horizontal sync signal Hsync for dividing the lines of one frame, and the plurality of data lines DL1-DLm A first driving control signal CONT1 and a second driving control signal CONT2 to control an operation of displaying an image according to a data enable signal DE for controlling the driving frequency and a clock signal CLK for controlling a driving frequency to create The signal controller 100 receives the image signal ImS, generates image data IDATA, and transmits the image data IDATA together with the first driving control signal CONT1 to the data driving circuit 400 .

데이터 구동 회로(400)는 영상 데이터 신호(IDATA)를 제1 구동제어신호(CONT1)에 따라 샘플링 및 홀딩하여 복수의 데이터 전압(VD[1]-VD[m])으로 변환하고, 제1 구동제어신호(CONT1)에 따라 복수의 데이터 라인(D1-Dm)에 전달한다.The data driving circuit 400 converts the image data signal IDATA into a plurality of data voltages VD[1]-VD[m] by sampling and holding the image data signal IDATA according to the first driving control signal CONT1, and first driving It is transmitted to the plurality of data lines D1-Dm according to the control signal CONT1.

스캔 구동 회로(300)는 제2 구동제어신호(CONT2)에 따라 복수의 스캔 라인(S1-Sn) 각각의 대응하는 스캔 시점에 대응하는 스캔 신호(S[1]-S[k])를 로우 레벨 펄스로 생성하여 전달한다. 앞서 도 1 및 2를 참조하여 설명한 단위 스캔 구동 회로는 스캔 구동 회로(300)에 적용된다. 예를 들어, 스캔 구동 회로(300)는 k 개의 단위 스캔 구동 회로를 포함한다. The scan driving circuit 300 lowers the scan signals S[1]-S[k] corresponding to respective scan times of the plurality of scan lines S1-Sn according to the second driving control signal CONT2. It generates and transmits as a level pulse. The unit scan driving circuit described above with reference to FIGS. 1 and 2 is applied to the scan driving circuit 300 . For example, the scan driving circuit 300 includes k unit scan driving circuits.

표시부(500)는 복수의 스캔 라인(S1-Sn), 복수의 데이터 라인(D1-Dm), 및 복수의 화소(PX)를 포함한다.The display unit 500 includes a plurality of scan lines S1 -Sn, a plurality of data lines D1 -Dm, and a plurality of pixels PX.

복수의 스캔 라인(S1-Sn) 각각은 수평방향으로 형성되어 있고, 복수의 데이터 라인(DL1-DLm) 각각은 수직방향으로 형성되어 있다. Each of the plurality of scan lines S1 -Sn is formed in a horizontal direction, and each of the plurality of data lines DL1 - DLm is formed in a vertical direction.

이하, 도 4를 참조하여 실시 예에 따른 화소 회로를 설명한다.Hereinafter, a pixel circuit according to an exemplary embodiment will be described with reference to FIG. 4 .

도 4는 실시 예에 따른 화소 회로를 나타낸 도면이다.4 is a diagram illustrating a pixel circuit according to an exemplary embodiment.

도 4에 도시된 바와 같이, 화소(PX)는 구동 트랜지스터(TR1), 스위칭 트랜지스터(TS1), 커패시터(C1), 및 유기발광다이오드(OLED)를 포함한다.As shown in FIG. 4 , the pixel PX includes a driving transistor TR1 , a switching transistor TS1 , a capacitor C1 , and an organic light emitting diode OLED.

복수의 화소(PX) 중 데이터 라인(Dj) 및 스캔 라인(Si)에 연결되어 있는 화소(PX)가 도 4에 도시되어 있다. 데이터 전압(VD[j])은 데이터 라인(Dj)를 통해 화소(PX)에 공급되고, 스캔 신호(S[i])는 스캔 라인(Si)을 통해 화소(PX)에 공급된다.A pixel PX connected to the data line Dj and the scan line Si among the plurality of pixels PX is illustrated in FIG. 4 . The data voltage VD[j] is supplied to the pixel PX through the data line Dj, and the scan signal S[i] is supplied to the pixel PX through the scan line Si.

구동 트랜지스터(TR1)의 소스는 전원 전압(ELVDD)에 연결되어 있고, 구동 트랜지스터(TR1)의 게이트는 스위칭 트랜지스터(TS1)의 일전극에 연결되어 있으며, 구동 트랜지스터(T1)의 드레인은 유기발광다이오드(OLED)의애노드에 연결되어 있다.A source of the driving transistor TR1 is connected to the power supply voltage ELVDD, a gate of the driving transistor TR1 is connected to one electrode of the switching transistor TS1, and a drain of the driving transistor T1 is an organic light emitting diode. It is connected to the anode of (OLED).

유기발광다이오드(OLED)의 캐소드는 전원 전압(ELVSS)에 연결되어 있다.The cathode of the organic light emitting diode (OLED) is connected to the power supply voltage (ELVSS).

스위칭 트랜지스터(TS1)의 게이트는 스캔 라인(Si)에 연결되어 있고, 스캔 신호(S[i])가 스캔 라인(Si)을 따라 공급된다. 스위칭 트랜지스터(T2)의 타전극은 데이터 라인(Dj)에 연결되어 있다. The gate of the switching transistor TS1 is connected to the scan line Si, and the scan signal S[i] is supplied along the scan line Si. The other electrode of the switching transistor T2 is connected to the data line Dj.

커패서터(C1)의 일전극은 구동 트랜지스터(TR1)의 게이트에 연결되어 있고, 커패시터(C1)의 타전극은 전원 전압(ELVDD)에 연결되어 있다.One electrode of the capacitor C1 is connected to the gate of the driving transistor TR1 , and the other electrode of the capacitor C1 is connected to the power supply voltage ELVDD.

스위칭 트랜지스터(TS1)가 스캔 신호(S[i])에 의해 턴 온 되면, 데이터 라인(Dj)을 통해 데이터 전압(VD[j])이 구동 트랜지스터(T1)의 게이트에 전달된다. 구동 트랜지스터(TR1)의 게이트-소스 전압은 커패시터(C1)에 의해 유지되고, 구동 트랜지스터(TR1)는 게이트-소스 전압에 따른 구동 전류를 생성한다. 유기발광다이오드(OLED)는 구동 전류에 따라 발광한다. When the switching transistor TS1 is turned on by the scan signal S[i], the data voltage VD[j] is transferred to the gate of the driving transistor T1 through the data line Dj. The gate-source voltage of the driving transistor TR1 is maintained by the capacitor C1, and the driving transistor TR1 generates a driving current according to the gate-source voltage. An organic light emitting diode (OLED) emits light according to a driving current.

본 발명에 따른 다양한 실시 예들이 가능하고, 앞서 설명한 실시 예에 본 발명이 한정되는 것은 아니다. 이하, 도 5-8을 참조하여 다른 실시 예를 설명한다.Various embodiments according to the present invention are possible, and the present invention is not limited to the embodiments described above. Hereinafter, another embodiment will be described with reference to FIGS. 5-8.

도 5는 다른 실시 예에 따른 스캔 구동 회로는 나타낸 도면이다.5 is a diagram illustrating a scan driving circuit according to another exemplary embodiment.

다른 실시 예에 따른 스캔 구동 회로는 연속 배열되어 있는 복수의 스테이즈를 포함하고, 각 스테이즈(예를 들어 n번째 스테이지)는 인접한 직전 스테이지의 제1 스캔 신호(GI[n-1])를 입력받고, 현 스테이지의 제1 스캔 신호(GI[n]) 및 제2 스캔 신호(GW[n])를 생성하며, 제1 스캔 신호(GI[n])를 다음 스테이즈(예를 들어, n+1 번째 스테이지)로 출력한다. 다음 스테이지는 제1 스캔 신호(예를 들어, GI[n])를 입력받고, 제1 스캔 신호(GI[n+1]) 및 제2 스캔 신호(GW[n+1])를 출력한다. A scan driving circuit according to another exemplary embodiment includes a plurality of stages that are sequentially arranged, and each stage (eg, an n-th stage) receives the first scan signal GI[n-1] of the immediately preceding stage. It receives the input, generates a first scan signal GI[n] and a second scan signal GW[n] of the current stage, and converts the first scan signal GI[n] to the next stage (eg, n+1th stage). The next stage receives the first scan signal (eg, GI[n]) and outputs the first scan signal GI[n+1] and the second scan signal GW[n+1].

이하, 다른 실시 예에 따른 스캔 구동 회로를 구성하는 복수의 스테이지 각각을 단위 스캔 구동 회로라 한다.Hereinafter, each of the plurality of stages constituting the scan driving circuit according to another exemplary embodiment is referred to as a unit scan driving circuit.

도 5에 도시된 바와 같이, 단위 스캔 구동 회로(SD2_n)는 복수의 트랜지스터(T1-T7, T11, T17) 및 네 개의 커패시터(C5-C8)을 포함하고, 단위 스캔 구동 회로(SD2_n+1)는 복수의 트랜지스터(T21-T27, T31-T37) 및 네 개의 커패시터(C9-C12)를 포함한다.5 , the unit scan driving circuit SD2_n includes a plurality of transistors T1-T7, T11, T17 and four capacitors C5-C8, and the unit scan driving circuit SD2_n+1 includes a plurality of transistors T21-T27 and T31-T37 and four capacitors C9-C12.

단위 스캔 구동 회로(SD2_n)는 클록 신호(CLK1)에 동기되어 제1 스캔 신호(GI[n-1])를 입력받고, 제1 스캔 신호(GI[n-1])의 인에이블 레벨에 응답하여 클록 신호(CLK1)의 한 주기 동안 클록 신호(CLK2)를제1 스캔 신호(GI[n])로 출력한다. 또한, 단위 스캔 구동 회로(SD2_n)는 클록 신호(CLK4)에 동기되어 제1 스캔 신호(GI[n])를 입력받고, 제1 스캔 신호(GI[n])의 인에이블 레벨에 응답하여 클록 신호(CLK4)의 한 주기 동안 클록 신호(CLK3)를 제2 스캔 신호(GW[n])로 출력한다.The unit scan driving circuit SD2_n receives the first scan signal GI[n-1] in synchronization with the clock signal CLK1, and responds to the enable level of the first scan signal GI[n-1] Thus, the clock signal CLK2 is output as the first scan signal GI[n] during one cycle of the clock signal CLK1 . Also, the unit scan driving circuit SD2_n receives the first scan signal GI[n] in synchronization with the clock signal CLK4, and receives a clock in response to the enable level of the first scan signal GI[n]. During one cycle of the signal CLK4 , the clock signal CLK3 is output as the second scan signal GW[n].

단위 스캔 구동 회로(SD2_n+1)는 클록 신호(CLK2)에 동기되어 제1 스캔 신호(GI[n])를 입력받고, 제1 스캔 신호(GI[n])의 인에이블 레벨에 응답하여 클록 신호(CLK2)의 한 주기 동안 클록 신호(CLK1)를제1 스캔 신호(GI[n+1])로 출력한다. 또한, 단위 스캔 구동 회로(SD2_n+1)는 클록 신호(CLK3)에 동기되어 제1 스캔 신호(GI[n+1])를 입력받고, 제1 스캔 신호(GI[n+1])의 인에이블 레벨에 응답하여 클록 신호(CLK3)의 한 주기 동안 클록 신호(CLK4)를 제2 스캔 신호(GW[n+1])로 출력한다.The unit scan driving circuit SD2_n+1 receives the first scan signal GI[n] in synchronization with the clock signal CLK2, and receives a clock in response to the enable level of the first scan signal GI[n]. During one period of the signal CLK2 , the clock signal CLK1 is output as the first scan signal GI[n+1]. In addition, the unit scan driving circuit SD2_n+1 receives the first scan signal GI[n+1] in synchronization with the clock signal CLK3, and receives the input of the first scan signal GI[n+1]. The clock signal CLK4 is output as the second scan signal GW[n+1] during one period of the clock signal CLK3 in response to the enable level.

배선(L5)을 통해 클록 신호(CLK1)가 전달되고, 배선(L6)을 통해 클록 신호(CLK2)가 전달된다. 배선(L7)을 통해 클록 신호(CLK3)가 전달되고, 배선(L8)을 통해 클록 신호(CLK4)가 전달된다.The clock signal CLK1 is transmitted through the wiring L5 and the clock signal CLK2 is transmitted through the wiring L6 . The clock signal CLK3 is transmitted through the wiring L7 , and the clock signal CLK4 is transmitted through the wiring L8 .

제1 스캔 신호(예를 들어, 도 5에 도시된 GI[n-1], GI[n], GI[n+1])는 화소 회로의 커패시터를 초기화하는 동작을 제어하는 신호이고, 제2 스캔 신호(예를 들어, 도 5에 도시된 GW[n-1], GW[n], GW[n+1])는 화소 회로에서 구동 트랜지스터의 문턱 전압 보상 및 커패시터에 데이터를 기입하는 동작을 제어하는 신호이다. 제1 스캔 신호에 비해 제2 스캔 신호가 화소 회로의 동작 및 표시 장치의 화질에 미치는 영향이 더 크다. 이에 다른 실시 예에서는 클록 신호(CLK1, CLK2)가 전달되는 배선(L5, L6)에 비해 클록 신호(CLK3, CLK4)가 전달되는 배선(L7, L8)의 폭이 더 넓다. 그러면, RC 지연으로 인한 신호의 상승/하강 시간이 개선될 수 있다.The first scan signal (eg, GI[n-1], GI[n], GI[n+1] shown in FIG. 5 ) is a signal for controlling the operation of initializing the capacitor of the pixel circuit, and the second scan signal The scan signal (eg, GW[n-1], GW[n], GW[n+1] shown in FIG. 5 ) performs an operation of compensating the threshold voltage of the driving transistor in the pixel circuit and writing data into the capacitor. control signal. Compared to the first scan signal, the second scan signal has a greater effect on the operation of the pixel circuit and the image quality of the display device. Accordingly, in another embodiment, the wirings L7 and L8 through which the clock signals CLK3 and CLK4 are transmitted are wider than the wirings L5 and L6 through which the clock signals CLK1 and CLK2 are transmitted. Then, the rise/fall time of the signal due to the RC delay can be improved.

트랜지스터(T1)의 일전극에는 제1 스캔 신호(GI[n-1])가 입력되고, 트랜지스터(T1)의 게이트는 클록 신호(CLK1)가 입력되며, 트랜지스터(T1)의 타전극은 노드(N7)에 연결되어 있다.A first scan signal GI[n-1] is input to one electrode of the transistor T1, a clock signal CLK1 is input to a gate of the transistor T1, and the other electrode of the transistor T1 is a node ( N7) is connected.

트랜지스터(T3)의 게이트에는 클록 신호(CLK2)가 입력되고, 트랜지스터(T3)의 드레인은 노드(N7)에 연결되어 있으며, 트랜지스터(T3)의 소스는 트랜지스터(T2)의 드레인에 연결되어 있다. 트랜지스터(T2)의 게이트는 노드(N8)에 연결되어 있고, 트랜지스터(T2)의 소스는 전압(VGH)에 연결되어 있다.A clock signal CLK2 is input to a gate of the transistor T3 , a drain of the transistor T3 is connected to a node N7 , and a source of the transistor T3 is connected to a drain of the transistor T2 . The gate of the transistor T2 is connected to the node N8, and the source of the transistor T2 is connected to the voltage VGH.

트랜지스터(T4)의 게이트는 노드(N7)에 연결되어 있고, 트랜지스터(T4)의 소스는 노드(N8)에 연결되어 있으며, 트랜지스터(T4)의 드레인에는 클록 신호(CLK1)가 입력된다. 트랜지스터(T5)의 게이트에는 클록 신호(CLK1)가 입력되고, 트랜지스터(T5)의 소스는 노드(N8)에 연결되어 있으며, 트랜지스터(T5)의 드레인은 전압(VGL)에 연결되어 있다.A gate of the transistor T4 is connected to a node N7 , a source of the transistor T4 is connected to a node N8 , and a clock signal CLK1 is input to a drain of the transistor T4 . A clock signal CLK1 is input to a gate of the transistor T5 , a source of the transistor T5 is connected to a node N8 , and a drain of the transistor T5 is connected to a voltage VGL.

트랜지스터(T6)의 게이트는 노드(N8)에 연결되어 있고, 트랜지스터(T6)의 소스는 전압(VGH)에 연결되어 있으며, 트랜지스터(T6)의 드레인은 노드(N9)에 연결되어 있다. 트랜지스터(T7)의 소스는 노드(N9)에 연결되어 있고, 트랜지스터(T7)의 게이트는 노드(N7)에 연결되어 있으며, 트랜지스터(T7)의 드레인에는 클록 신호(CLK2)가 입력된다.The gate of the transistor T6 is connected to the node N8, the source of the transistor T6 is connected to the voltage VGH, and the drain of the transistor T6 is connected to the node N9. A source of the transistor T7 is connected to a node N9 , a gate of the transistor T7 is connected to a node N7 , and a clock signal CLK2 is input to a drain of the transistor T7 .

커패시터(C5)는 트랜지스터(T6)의 게이트와 소스 사이에 연결되어, 트랜지스터(T6)의 게이트-소스 전압을 유지한다. 커패시터(C6)는 트랜지스터(T7)의 게이트와 소스 사이에 연결되어, 트랜지스터(T7)의 게이트-소스 전압을 유지한다.A capacitor C5 is connected between the gate and the source of the transistor T6 to maintain the gate-source voltage of the transistor T6. A capacitor C6 is connected between the gate and the source of the transistor T7 to maintain the gate-source voltage of the transistor T7.

트랜지스터(T11)의 일전극에는 제1 스캔 신호(GI[n])가 입력되고, 트랜지스터(T11)의 게이트는 클록 신호(CLK4)가 입력되며, 트랜지스터(T11)의 타전극은 노드(N10)에 연결되어 있다.A first scan signal GI[n] is input to one electrode of the transistor T11 , a clock signal CLK4 is input to a gate of the transistor T11 , and the other electrode of the transistor T11 is a node N10 . is connected to

트랜지스터(T13)의 게이트에는 클록 신호(CLK3)가 입력되고, 트랜지스터(T13)의 드레인은 노드(N10)에 연결되어 있으며, 트랜지스터(T13)의 소스는 트랜지스터(T12)의 드레인에 연결되어 있다. 트랜지스터(T12)의 게이트는 노드(N11)에 연결되어 있고, 트랜지스터(T12)의 소스는 전압(VGH)에 연결되어 있다.A clock signal CLK3 is input to a gate of the transistor T13 , a drain of the transistor T13 is connected to a node N10 , and a source of the transistor T13 is connected to a drain of the transistor T12 . A gate of the transistor T12 is connected to a node N11 , and a source of the transistor T12 is connected to a voltage VGH.

트랜지스터(T14)의 게이트는 노드(N10)에 연결되어 있고, 트랜지스터(T14)의 소스는 노드(N11)에 연결되어 있으며, 트랜지스터(T14)의 드레인에는 클록 신호(CLK4)가 입력된다. 트랜지스터(T15)의 게이트에는 클록 신호(CLK4)가 입력되고, 트랜지스터(T15)의 소스는 노드(N11)에 연결되어 있으며, 트랜지스터(T15)의 드레인은 전압(VGL)에 연결되어 있다.A gate of the transistor T14 is connected to a node N10 , a source of the transistor T14 is connected to a node N11 , and a clock signal CLK4 is input to a drain of the transistor T14 . A clock signal CLK4 is input to a gate of the transistor T15 , a source of the transistor T15 is connected to a node N11 , and a drain of the transistor T15 is connected to a voltage VGL.

트랜지스터(T16)의 게이트는 노드(N11)에 연결되어 있고, 트랜지스터(T16)의 소스는 전압(VGH)에 연결되어 있으며, 트랜지스터(T16)의 드레인은 노드(N12)에 연결되어 있다. 트랜지스터(T17)의 소스는 노드(N12)에 연결되어 있고, 트랜지스터(T17)의 게이트는 노드(N10)에 연결되어 있으며, 트랜지스터(T17)의 드레인에는 클록 신호(CLK3)가 입력된다.The gate of the transistor T16 is connected to the node N11 , the source of the transistor T16 is connected to the voltage VGH, and the drain of the transistor T16 is connected to the node N12 . A source of the transistor T17 is connected to a node N12 , a gate of the transistor T17 is connected to a node N10 , and a clock signal CLK3 is input to a drain of the transistor T17 .

커패시터(C7)는 트랜지스터(T16)의 게이트와 소스 사이에 연결되어, 트랜지스터(T16)의 게이트-소스 전압을 유지한다. 커패시터(C8)는 트랜지스터(T17)의 게이트와 소스 사이에 연결되어, 트랜지스터(T17)의 게이트-소스 전압을 유지한다.A capacitor C7 is connected between the gate and the source of the transistor T16 to maintain the gate-source voltage of the transistor T16. A capacitor C8 is connected between the gate and the source of the transistor T17 to maintain the gate-source voltage of the transistor T17.

트랜지스터(T21)의 일전극에는 제1 스캔 신호(GI[n])가 입력되고, 트랜지스터(T21)의 게이트는 클록 신호(CLK2)가입력되며, 트랜지스터(T21)의 타전극은 노드(N13)에 연결되어 있다.A first scan signal GI[n] is input to one electrode of the transistor T21 , a clock signal CLK2 is input to a gate of the transistor T21 , and the other electrode of the transistor T21 is a node N13 . is connected to

트랜지스터(T23)의 게이트에는 클록 신호(CLK1)가 입력되고, 트랜지스터(T23)의 드레인은 노드(N13)에 연결되어 있으며, 트랜지스터(T23)의 소스는 트랜지스터(T22)의 드레인에 연결되어 있다. 트랜지스터(T22)의 게이트는 노드(N14)에 연결되어 있고, 트랜지스터(T22)의 소스는 전압(VGH)에 연결되어 있다.A clock signal CLK1 is input to a gate of the transistor T23 , a drain of the transistor T23 is connected to a node N13 , and a source of the transistor T23 is connected to a drain of the transistor T22 . The gate of the transistor T22 is connected to the node N14, and the source of the transistor T22 is connected to the voltage VGH.

트랜지스터(T24)의 게이트는 노드(N13)에 연결되어 있고, 트랜지스터(T24)의 소스는 노드(N14)에 연결되어 있으며, 트랜지스터(T24)의 드레인에는 클록 신호(CLK2)가 입력된다. 트랜지스터(T25)의 게이트에는 클록 신호(CLK2)가 입력되고, 트랜지스터(T25)의 소스는 노드(N14)에 연결되어 있으며, 트랜지스터(T25)의 드레인은 전압(VGL)에 연결되어 있다.A gate of the transistor T24 is connected to a node N13 , a source of the transistor T24 is connected to a node N14 , and a clock signal CLK2 is input to a drain of the transistor T24 . A clock signal CLK2 is input to a gate of the transistor T25 , a source of the transistor T25 is connected to a node N14 , and a drain of the transistor T25 is connected to a voltage VGL.

트랜지스터(T26)의 게이트는 노드(N14)에 연결되어 있고, 트랜지스터(T26)의 소스는 전압(VGH)에 연결되어 있으며, 트랜지스터(T26)의 드레인은 노드(N15)에 연결되어 있다. 트랜지스터(T27)의 소스는 노드(N15)에 연결되어 있고, 트랜지스터(T27)의 게이트는 노드(N13)에 연결되어 있으며, 트랜지스터(T27)의 드레인에는 클록 신호(CLK1)가 입력된다.The gate of transistor T26 is connected to node N14, the source of transistor T26 is connected to voltage VGH, and the drain of transistor T26 is connected to node N15. A source of the transistor T27 is connected to a node N15 , a gate of the transistor T27 is connected to a node N13 , and a clock signal CLK1 is input to a drain of the transistor T27 .

커패시터(C9)는 트랜지스터(T26)의 게이트와 소스 사이에 연결되어, 트랜지스터(T26)의 게이트-소스 전압을 유지한다. 커패시터(C10)는 트랜지스터(T27)의 게이트와 소스 사이에 연결되어, 트랜지스터(T27)의 게이트-소스 전압을 유지한다.A capacitor C9 is coupled between the gate and the source of the transistor T26 to maintain the gate-source voltage of the transistor T26. A capacitor C10 is connected between the gate and the source of the transistor T27 to maintain the gate-source voltage of the transistor T27.

트랜지스터(T31)의 일전극에는 제1 스캔 신호(GI[n+1])가 입력되고, 트랜지스터(T31)의 게이트는 클록 신호(CLK3)가 입력되며, 트랜지스터(T31)의 타전극은 노드(N16)에 연결되어 있다.A first scan signal GI[n+1] is input to one electrode of the transistor T31, a clock signal CLK3 is input to a gate of the transistor T31, and the other electrode of the transistor T31 is a node ( N16) is connected.

트랜지스터(T33)의 게이트에는 클록 신호(CLK4)가 입력되고, 트랜지스터(T33)의 드레인은 노드(N16)에 연결되어 있으며, 트랜지스터(T33)의 소스는 트랜지스터(T32)의 드레인에 연결되어 있다. 트랜지스터(T32)의 게이트는 노드(N17)에 연결되어 있고, 트랜지스터(T32)의 소스는 전압(VGH)에 연결되어 있다.A clock signal CLK4 is input to a gate of the transistor T33 , a drain of the transistor T33 is connected to a node N16 , and a source of the transistor T33 is connected to a drain of the transistor T32 . A gate of the transistor T32 is connected to a node N17 , and a source of the transistor T32 is connected to a voltage VGH.

트랜지스터(T34)의 게이트는 노드(N16)에 연결되어 있고, 트랜지스터(T34)의 소스는 노드(N17)에 연결되어 있으며, 트랜지스터(T34)의 드레인에는 클록 신호(CLK3)가 입력된다. 트랜지스터(T35)의 게이트에는 클록 신호(CLK3)가 입력되고, 트랜지스터(T35)의 소스는 노드(N17)에 연결되어 있으며, 트랜지스터(T35)의 드레인은 전압(VGL)에 연결되어 있다.A gate of the transistor T34 is connected to a node N16 , a source of the transistor T34 is connected to a node N17 , and a clock signal CLK3 is input to a drain of the transistor T34 . A clock signal CLK3 is input to a gate of the transistor T35 , a source of the transistor T35 is connected to a node N17 , and a drain of the transistor T35 is connected to a voltage VGL.

트랜지스터(T36)의 게이트는 노드(N17)에 연결되어 있고, 트랜지스터(T36)의 소스는 전압(VGH)에 연결되어 있으며, 트랜지스터(T36)의 드레인은 노드(N18)에 연결되어 있다. 트랜지스터(T37)의 소스는 노드(N18)에 연결되어 있고, 트랜지스터(T37)의 게이트는 노드(N16)에 연결되어 있으며, 트랜지스터(T37)의 드레인에는 클록 신호(CLK4)가 입력된다.The gate of transistor T36 is connected to node N17, the source of transistor T36 is connected to voltage VGH, and the drain of transistor T36 is connected to node N18. A source of the transistor T37 is connected to a node N18 , a gate of the transistor T37 is connected to a node N16 , and a clock signal CLK4 is input to a drain of the transistor T37 .

커패시터(C11)는 트랜지스터(T36)의 게이트와 소스 사이에 연결되어, 트랜지스터(T36)의 게이트-소스 전압을 유지한다. 커패시터(C12)는 트랜지스터(T37)의 게이트와 소스 사이에 연결되어, 트랜지스터(T37)의 게이트-소스 전압을 유지한다.A capacitor C11 is connected between the gate and the source of the transistor T36 to maintain the gate-source voltage of the transistor T36. A capacitor C12 is connected between the gate and the source of the transistor T37 to maintain the gate-source voltage of the transistor T37.

클록 신호(CLK1)가 로우 레벨일 때(트랜지스터 T1이 턴 온 됨) 제1 스캔 신호(GI[n-1])가 로우 레벨이면, 노드(N7)의 전압이 로우 레벨이 되고 트랜지스터(T7)가 턴 온 된다. 이 때, 트랜지스터(T7)의 게이트-소스 전압은 커패시터(C6)에 의해 유지된다. 클록 신호(CLK2)는 제1 스캔 신호(GI[n])로 출력된다. When the clock signal CLK1 is at the low level (the transistor T1 is turned on) and the first scan signal GI[n-1] is at the low level, the voltage of the node N7 becomes the low level and the transistor T7 is turned on At this time, the gate-source voltage of the transistor T7 is maintained by the capacitor C6. The clock signal CLK2 is output as the first scan signal GI[n].

클록 신호(CLK1)가 다음 주기에서 로우 레벨일 때, 제1 스캔 신호(GI[n-1])가 하이 레벨이면, 노드(N7)의 전압이 하이 레벨이 되어 트랜지스터(T7)가 턴 오프 된다. 클록 신호(CLK1)의 로우 레벨에 의해 트랜지스터(T5)가 턴 온 되고, 노드(N8)의 전압이 로우 레벨이 되어 트랜지스터(T6)가 턴 온 된다. 트랜지스터(T6)의 턴 온에 의해 제1 스캔 신호(GI[n])는 하이 레벨인 전압(VGH)이 된다.When the clock signal CLK1 is at the low level in the next cycle and the first scan signal GI[n-1] is at the high level, the voltage of the node N7 becomes the high level and the transistor T7 is turned off. . The transistor T5 is turned on by the low level of the clock signal CLK1 , and the voltage of the node N8 becomes the low level to turn on the transistor T6 . When the transistor T6 is turned on, the first scan signal GI[n] becomes a high level voltage VGH.

클록 신호(CLK4)가 로우 레벨일 때(트랜지스터 T11이 턴 온 됨) 제1 스캔 신호(GI[n])가 로우 레벨이면, 노드(N10)의 전압이 로우 레벨이 되고 트랜지스터(T17)가 턴 온 된다. 이 때, 트랜지스터(T17)의 게이트-소스 전압은 커패시터(C8)에 의해 유지된다. 클록 신호(CLK3)는 제2 스캔 신호(GW[n])로 출력된다. When the clock signal CLK4 is at the low level (the transistor T11 is turned on) and the first scan signal GI[n] is at the low level, the voltage of the node N10 becomes the low level and the transistor T17 is turned on come on At this time, the gate-source voltage of the transistor T17 is maintained by the capacitor C8. The clock signal CLK3 is output as the second scan signal GW[n].

클록 신호(CLK4)가 다음 주기에서 로우 레벨일 때, 제1 스캔 신호(GI[n])가 하이 레벨이면, 노드(N10)의 전압이 하이 레벨이 되어 트랜지스터(T17)가 턴 오프 된다. 클록 신호(CLK4)의 로우 레벨에 의해 트랜지스터(T15)가 턴 온 되고, 노드(N11)의 전압이 로우 레벨이 되어 트랜지스터(T16)가 턴 온 된다. 트랜지스터(T16)의 턴 온에 의해 제2 스캔 신호(GW[n])는 하이 레벨인 전압(VGH)이 된다.When the clock signal CLK4 is at the low level in the next cycle and the first scan signal GI[n] is at the high level, the voltage of the node N10 becomes the high level and the transistor T17 is turned off. The transistor T15 is turned on by the low level of the clock signal CLK4 , and the voltage of the node N11 becomes the low level to turn on the transistor T16 . When the transistor T16 is turned on, the second scan signal GW[n] becomes a high level voltage VGH.

클록 신호(CLK2)가 로우 레벨일 때(트랜지스터 T21이 턴 온 됨) 제1 스캔 신호(GI[n])가 로우 레벨이면, 노드(N13)의 전압이 로우 레벨이 되고 트랜지스터(T27)가 턴 온 된다. 이 때, 트랜지스터(T27)의 게이트-소스 전압은 커패시터(C10)에 의해 유지된다. 클록 신호(CLK1)는 제1 스캔 신호(GI[n+1])로 출력된다. When the clock signal CLK2 is at the low level (the transistor T21 is turned on) and the first scan signal GI[n] is at the low level, the voltage of the node N13 becomes the low level and the transistor T27 is turned on come on At this time, the gate-source voltage of the transistor T27 is maintained by the capacitor C10. The clock signal CLK1 is output as the first scan signal GI[n+1].

클록 신호(CLK2)가 다음 주기에서 로우 레벨일 때, 제1 스캔 신호(GI[n])가 하이 레벨이면, 노드(N13)의 전압이 하이 레벨이 되어 트랜지스터(T27)가 턴 오프 된다. 클록 신호(CLK2)의 로우 레벨에 의해 트랜지스터(T25)가 턴 온 되고, 노드(N14)의 전압이 로우 레벨이 되어 트랜지스터(T26)가 턴 온 된다. 트랜지스터(T26)의 턴 온에 의해 제1 스캔 신호(GI[n+1])는 하이 레벨인 전압(VGH)이 된다.When the clock signal CLK2 is at the low level in the next cycle, when the first scan signal GI[n] is at the high level, the voltage of the node N13 becomes the high level and the transistor T27 is turned off. The transistor T25 is turned on by the low level of the clock signal CLK2 and the voltage of the node N14 becomes the low level, and the transistor T26 is turned on. When the transistor T26 is turned on, the first scan signal GI[n+1] becomes a high level voltage VGH.

클록 신호(CLK3)가 로우 레벨일 때(트랜지스터 T31이 턴 온 됨) 제1 스캔 신호(GI[n+1])가 로우 레벨이면, 노드(N16)의 전압이 로우 레벨이 되고 트랜지스터(T37)가 턴 온 된다. 이 때, 트랜지스터(T37)의 게이트-소스 전압은 커패시터(C12)에 의해 유지된다. 클록 신호(CLK4)는 제2 스캔 신호(GW[n+1])로 출력된다. When the clock signal CLK3 is at the low level (the transistor T31 is turned on) and the first scan signal GI[n+1] is at the low level, the voltage of the node N16 becomes the low level and the transistor T37 is turned on At this time, the gate-source voltage of the transistor T37 is maintained by the capacitor C12. The clock signal CLK4 is output as the second scan signal GW[n+1].

클록 신호(CLK3)가 다음 주기에서 로우 레벨일 때, 제1 스캔 신호(GI[n+1])가 하이 레벨이면, 노드(N16)의 전압이 하이 레벨이 되어 트랜지스터(T37)가 턴 오프 된다. 클록 신호(CLK3)의 로우 레벨에 의해 트랜지스터(T35)가 턴 온 되고, 노드(N17)전압이 로우 레벨이 되어 트랜지스터(T36)가 턴 온 된다. 트랜지스터(T36)의 턴 온에 의해 제2 스캔 신호(GW[n+1])는 하이 레벨인 전압(VGH)이 된다.When the clock signal CLK3 is at the low level in the next cycle and the first scan signal GI[n+1] is at the high level, the voltage of the node N16 becomes the high level and the transistor T37 is turned off. . The transistor T35 is turned on by the low level of the clock signal CLK3 , and the voltage of the node N17 becomes the low level to turn on the transistor T36 . When the transistor T36 is turned on, the second scan signal GW[n+1] becomes a high level voltage VGH.

이와 같이, 클록 신호(CLK3, CLK4)는 단위 스캔 구동 회로(SD2_n, SD2_n+1)의 제2 스캔 신호(GW[n], GW[n+1])일 수 있다. 제2 스캔 신호가 화소 회로의 동작 및 표시 장치의 화질에 영향을 미치므로, 배선(L7, L8)의 폭은 상대적으로 다른 배선(예를 들어, L5 또는 L6) 보다 넓게 형성된다. 그러면, 배선의 저항이 감소되어 해당 신호의 RC 지연이 감소하고, 화소 회로의 동작 및 표시 장치의 화질에 있어서 신호의 RC 지연에 의한 영향을 최소화 할 수 있다.As such, the clock signals CLK3 and CLK4 may be the second scan signals GW[n] and GW[n+1] of the unit scan driving circuits SD2_n and SD2_n+1. Since the second scan signal affects the operation of the pixel circuit and the image quality of the display device, the widths of the wirings L7 and L8 are relatively wider than other wirings (eg, L5 or L6). Then, the resistance of the wiring is reduced, so that the RC delay of the corresponding signal is reduced, and the influence of the RC delay of the signal on the operation of the pixel circuit and the image quality of the display device can be minimized.

도 6은 도 5에 도시된 단위 스캔 구동 회로들의 레이아웃을 나타낸 도면이다.FIG. 6 is a diagram illustrating a layout of the unit scan driving circuits shown in FIG. 5 .

도 6에 도시된 바와 같이, 클록 신호들(CLK3, CLK4)이 전달되는 배선들(L7, L8)의 폭은 클록 신호들(CLK1, CLK2)이 전달되는 배선들(L5, L6)의 폭보다 넓다. 6 , the widths of the wirings L7 and L8 through which the clock signals CLK3 and CLK4 are transmitted are greater than the width of the wirings L5 and L6 through which the clock signals CLK1 and CLK2 are transmitted. wide.

게이트 전극(32)은 컨택홀을 통해 배선(L5)에 연결되어 있고, 트랜지스터(T1) 및 트랜지스터(T5)의 게이트이며, 트랜지스터(T4)의 드레인 전극(33)에 컨택홀을 통해 연결되어 있다. 트랜지스터(T1)의 일전극(34)는 컨택홀을 통해 전극(35)에 연결되어 있고, 전극(35)을 통해 제1 스캔 신호(GI[n-1])가 입력된다.The gate electrode 32 is connected to the wiring L5 through a contact hole, is the gate of the transistor T1 and the transistor T5, and is connected to the drain electrode 33 of the transistor T4 through the contact hole. . One electrode 34 of the transistor T1 is connected to the electrode 35 through a contact hole, and a first scan signal GI[n-1] is input through the electrode 35 .

게이트 전극(35)는 컨택홀을 통해 트랜지스터(T1)의 타전극에 연결되어 있고, 트랜지스터(T7) 및 트랜지스터(T4)의 게이트이다. 트랜지스터(T3)의 드레인은 컨택홀을 통해 게이트 전극(35)에 연결되어 있고, 게이트 전극(36)은 컨택홀을 통해 배선(L6)에 연결되어 있으며, 트랜지스터(T3)의 게이트이다. 게이트 전극(36)은 컨택홀을 통해 전극(37)에 연결되어 있고, 전극(37)은 트랜지스터(T7)의 드레인에 컨택홀을 통해 연결되어 있다.The gate electrode 35 is connected to the other electrode of the transistor T1 through a contact hole, and is the gate of the transistor T7 and the transistor T4 . The drain of the transistor T3 is connected to the gate electrode 35 through a contact hole, and the gate electrode 36 is connected to the wiring L6 through the contact hole, and is a gate of the transistor T3. The gate electrode 36 is connected to the electrode 37 through a contact hole, and the electrode 37 is connected to the drain of the transistor T7 through the contact hole.

게이트 전극(38)은 트랜지스터(T2) 및 트랜지스터(T6)의 게이트이고, 컨택홀을 통해 전극(39)에 연결되어 있다. 전극(39)는 컨택홀을 통해 트랜지스터(T5)의 소스와 트랜지스터(T4)의 소스에 연결되어 있다. 전극(40)은 컨택홀을 통해 전극(41)에 연결되어 있고, 전극(41)은 컨택홀을 통해 배선(42)에 연결되어 있다. 배선(42)를 통해 전압(VGH)이 공급된다.The gate electrode 38 is the gate of the transistor T2 and the transistor T6 , and is connected to the electrode 39 through a contact hole. The electrode 39 is connected to the source of the transistor T5 and the source of the transistor T4 through a contact hole. The electrode 40 is connected to the electrode 41 through the contact hole, and the electrode 41 is connected to the wiring 42 through the contact hole. A voltage VGH is supplied through the wiring 42 .

전극(43)은 컨택홀을 통해 배선(44)에 연결되어 있고, 전극(45)는 컨택홀을 통해 전극(43)에 연결되어 있고, 트랜지스터(T5)의 드레인은 컨택홀을 통해 전극(45)에 연결되어 있다.The electrode 43 is connected to the wiring 44 through a contact hole, the electrode 45 is connected to the electrode 43 through the contact hole, and the drain of the transistor T5 is connected to the electrode 45 through the contact hole. ) is connected to

전극(40)은 컨택홀을 통해 트랜지스터(T6)의 소스에 연결되어 있고, 전극(46)은 컨택홀을 통해 트랜지스터(T6)의 드레인에 연결되어 있다. 전극(46)은 컨택홀을 통해 트랜지스터(T7)의 소스에 연결되어 있다.The electrode 40 is connected to the source of the transistor T6 through a contact hole, and the electrode 46 is connected to the drain of the transistor T6 through the contact hole. The electrode 46 is connected to the source of the transistor T7 through a contact hole.

전극(47)은 컨택홀을 통해 전극(46)에 연결되어 있고, 전극(48)은 컨택홀을 통해 전극(46)에 연결되어 있다. 전극(47) 및 전극(48)을 통해 제1 스캔 신호(GI[n])이 출력된다. The electrode 47 is connected to the electrode 46 through a contact hole, and the electrode 48 is connected to the electrode 46 through a contact hole. The first scan signal GI[n] is output through the electrode 47 and the electrode 48 .

전극(49)과 게이트 전극(38)이 중첩되는 영역에 커패시터(C5)가 형성되고, 전극(50)과 게이트 전극(35)가 중첩되는 영역에 커패시터(C6)가 형성된다.A capacitor C5 is formed in a region where the electrode 49 and the gate electrode 38 overlap, and a capacitor C6 is formed in a region where the electrode 50 and the gate electrode 35 overlap.

트랜지스터(T11)의 일전극(51)은 컨택홀을 통해 전극(47)에 연결되어 있고, 게이트 전극(52)은 컨택홀을 통해 배선(L8)에 연결되어 있고, 트랜지스터(T11) 및 트랜지스터(T15)의 게이트이다. 트랜지스터(T14)의 드레인에 컨택홀을 통해 연결되어 있다. 전극(47)을 통해 제1 스캔 신호(GI[n])가 입력된다.One electrode 51 of the transistor T11 is connected to the electrode 47 through a contact hole, the gate electrode 52 is connected to the wiring L8 through the contact hole, and the transistor T11 and the transistor ( It is the gate of T15). It is connected to the drain of the transistor T14 through a contact hole. The first scan signal GI[n] is input through the electrode 47 .

게이트 전극(53)은 컨택홀을 통해 트랜지스터(T11)의 타전극에 연결되어 있고, 트랜지스터(T17) 및 트랜지스터(T14)의 게이트이다. 트랜지스터(T13)의 드레인은 컨택홀을 통해 게이트 전극(53)에 연결되어 있고, 게이트 전극(54)은 컨택홀을 통해 배선(L7)에 연결되어 있으며, 트랜지스터(T13)의 게이트이다. 게이트 전극(54)은 컨택홀을 통해 전극(55)에 연결되어 있고, 전극(55)은 트랜지스터(T17)의 드레인에 컨택홀을 통해 연결되어 있다.The gate electrode 53 is connected to the other electrode of the transistor T11 through a contact hole, and is the gate of the transistor T17 and the transistor T14. The drain of the transistor T13 is connected to the gate electrode 53 through a contact hole, and the gate electrode 54 is connected to the wiring L7 through the contact hole, and is the gate of the transistor T13 . The gate electrode 54 is connected to the electrode 55 through a contact hole, and the electrode 55 is connected to the drain of the transistor T17 through a contact hole.

게이트 전극(56)은 트랜지스터(T12) 및 트랜지스터(T16)의 게이트이고, 컨택홀을 통해 전극(57)에 연결되어 있다. 전극(57)은 컨택홀을 통해 트랜지스터(T15)의 소스와 트랜지스터(T14)의 소스에 연결되어 있다. 전극(58)은 컨택홀을 통해 전극(59)에 연결되어 있고, 전극(59)은 컨택홀을 통해 배선(42)에 연결되어 있다. 배선(42)을 통해 전압(VGH)이 공급된다.The gate electrode 56 is the gate of the transistor T12 and the transistor T16 , and is connected to the electrode 57 through a contact hole. The electrode 57 is connected to the source of the transistor T15 and the source of the transistor T14 through a contact hole. The electrode 58 is connected to the electrode 59 through the contact hole, and the electrode 59 is connected to the wiring 42 through the contact hole. A voltage VGH is supplied through the wiring 42 .

전극(60)은 컨택홀을 통해 배선(44)에 연결되어 있고, 트랜지스터(T15)의 드레인은 컨택홀을 통해 전극(60)에 연결되어 있다. 전극(58)은 컨택홀을 통해 트랜지스터(T16)의 소스에 연결되어 있고, 전극(61)은 컨택홀을 통해 트랜지스터(T16)의 드레인에 연결되어 있고, 트랜지스터(T17)의 소스는 컨택홀을 통해 전극(61, 62)에 연결되어 있다.The electrode 60 is connected to the wiring 44 through a contact hole, and the drain of the transistor T15 is connected to the electrode 60 through the contact hole. The electrode 58 is connected to the source of the transistor T16 through a contact hole, the electrode 61 is connected to the drain of the transistor T16 through the contact hole, and the source of the transistor T17 is connected to the contact hole. It is connected to the electrodes 61 and 62 through the.

전극(61, 62)는 컨택홀을 통해 전극(63)에 연결되어 있고, 전극(63)을 통해 제2 스캔 신호(GI[w])가 출력된다. The electrodes 61 and 62 are connected to the electrode 63 through a contact hole, and the second scan signal GI[w] is output through the electrode 63 .

게이트 전극(56)과 전극(63)이 중첩되는 영역에 커패시터(C7)가 형성되고, 게이트 전극(53)과 전극(63)이 중첩되는 영역에 커패시터(C8)가 형성된다.A capacitor C7 is formed in a region where the gate electrode 56 and the electrode 63 overlap, and a capacitor C8 is formed in a region where the gate electrode 53 and the electrode 63 overlap.

경계선 A-A'을 기준으로 레이아웃은 대칭을 이루고 있고, 단위 스캔 구동 회로(SD2_n)의 설명으로부터 단위 스캔 구동 회로(SD2_n+1)의 레이 아웃은 충분히 설명될 수 있다. 이에 상세한 설명은 생략한다. The layout is symmetrical with respect to the boundary line A-A', and the layout of the unit scan driving circuit SD2_n+1 can be sufficiently described from the description of the unit scan driving circuit SD2_n. A detailed description thereof will be omitted.

도 6에 도시된 바와 같이, 전압(VGH)이 전달되는 배선(42)의 폭은 전압(VGL)이 전달되는 배선(44)의 폭보다 넓다. P 채널 트랜지스터로 구성된 스캔 구동 회로로부터 출력되는 스캔 신호들의 하이 레벨 출력은 전압(VGH)으로부터 공급된다. 그러면 전압(VGH)에 의한 소비 전류가 전압(VGL)에 의한 소비 전류보다 더 크다. 다른 실시 예에서도 전압(VGH)의 배선(42)의 폭을 전압(VGL)의 배선(44)의 폭보다 넓게 하여 소비 전류가 더 큰 배선의 저항을 낮출 수 있다. 이에 따라 소비 전력을 개선할 수 있다.6 , the width of the wiring 42 through which the voltage VGH is transmitted is wider than the width of the wiring 44 through which the voltage VGL is transmitted. A high level output of the scan signals output from the scan driving circuit composed of the P-channel transistor is supplied from the voltage VGH. Then, the current consumption by the voltage VGH is greater than the current consumption by the voltage VGL. In another embodiment, by making the width of the wiring 42 of the voltage VGH wider than the width of the wiring 44 of the voltage VGL, the resistance of the wiring having a larger current consumption may be lowered. Accordingly, power consumption can be improved.

이하, 도 7을 참조하여 다른 실시 예에 따른 표시 장치를 설명한다.Hereinafter, a display device according to another exemplary embodiment will be described with reference to FIG. 7 .

도 7은 다른 실시 예에 따른 표시 장치를 나타낸 도면이다.7 is a diagram illustrating a display device according to another exemplary embodiment.

도 7에 도시된 바와 같이, 다른 실시 예에 따른 표시 장치(600)는 신호 제어부(650), 스캔 구동 회로(700), 데이터 구동 회로(750), 발광 구동 회로(800) 및 표시부(850)를 포함한다. 7 , a display device 600 according to another exemplary embodiment includes a signal controller 650 , a scan driving circuit 700 , a data driving circuit 750 , a light emission driving circuit 800 , and a display unit 850 . includes

신호 제어부(650)는 영상의 프레임을 구분하는 수직 동기 신호(Vsync), 한 프레임의 라인을 구분하는 수평 동기 신호(Hsync), 및 복수의 데이터 라인(DL1-DLm)에 데이터 전압을 인가하는 기간을 제어하는 데이터 인에이블 신호(DE), 및 구동 주파수를 제어하는 클록 신호(CLK)등에 따라 영상을 표시하는 동작을 제어하기 위해 데이터 제어신호(CONT11), 스캔제어신호(CONT12), 발광 제어신호(CONT13)를 생성한다. The signal controller 650 applies the data voltage to the vertical sync signal Vsync for dividing an image frame, the horizontal sync signal Hsync for dividing the lines of one frame, and the plurality of data lines DL1 to DLm. A data control signal CONT11, a scan control signal CONT12, and a light emission control signal to control an operation of displaying an image according to a data enable signal DE for controlling (CONT13) is created.

신호 제어부(650)는 영상 신호(ImS)를 표시부(800) 및 데이터 구동 회로(750)의 동작 조건에 맞게 처리하여 영상 데이터 신호(DR,DG,DB)를 생성한다. 신호 제어부(650)는 스캔 제어 신호(CONT12)를 스캔 구동 회로(700)에 전달하고, 데이터 제어 신호(CONT11) 및 영상 데이터 신호(DR,DG,DB)를 데이터 구동부(750)에 전달하며, 발광 제어신호(CONT13)를 발광 구동 회로(800)에 전달한다. The signal controller 650 generates the image data signals DR, DG, and DB by processing the image signal ImS according to the operating conditions of the display unit 800 and the data driving circuit 750 . The signal control unit 650 transmits the scan control signal CONT12 to the scan driving circuit 700 , and transmits the data control signal CONT11 and the image data signals DR, DG, DB to the data driving unit 750 , The light emission control signal CONT13 is transmitted to the light emission driving circuit 800 .

스캔 구동 회로(700)는 스캔 제어 신호(CONT12)에 따라 복수의 스캔선(Gi1~Gik, Gw1~Gwk)에 각각 복수의 제1 및 제2 스캔 신호를 전달한다. 스캔 제어 신호(CONT12)는 클록 신호들(CLK1-CLK4)을 포함할 수 있다. 스캔 구동 회로(700)는 앞서 도 5 및 6을 참조로 설명한 단위 스캔 구동 회로들로 구현될 수 있다.The scan driving circuit 700 transmits a plurality of first and second scan signals to the plurality of scan lines Gi1 to Gik and Gw1 to Gwk, respectively, according to the scan control signal CONT12 . The scan control signal CONT12 may include clock signals CLK1-CLK4. The scan driving circuit 700 may be implemented as the unit scan driving circuits described above with reference to FIGS. 5 and 6 .

데이터 구동부(750)는 영상 데이터 신호(DR,DG,DB)에 대응하는 복수의 데이터 신호를 생성하고, 데이터 제어 신호(CONT11)에 따라 복수의 데이터선(D1~Dm)에 각각 전달한다. The data driver 750 generates a plurality of data signals corresponding to the image data signals DR, DG, and DB, and transmits them to the plurality of data lines D1 to Dm according to the data control signal CONT11, respectively.

발광 구동 회로(800)는 발광 제어 신호(CONT13)에 따라 복수의 발광 제어선(EM1~EMk)에 복수의발광 신호를 전달한다. The light emission driving circuit 800 transmits the plurality of light emission signals to the plurality of light emission control lines EM1 to EMk according to the light emission control signal CONT13 .

표시부(850)는 열 방향으로 뻗어 있는 복수의 데이터선(D1~Dm), 행 방향으로 뻗어 있는 복수의 스캔선(Gi1~Gik, Gw1~Gwk)과 복수의 발광 제어선(EM1~EMk) 및 복수의 화소(PX1)를 포함한다. 복수의 데이터선(D1~Dm), 복수의 스캔선(Gi1~Gik, Gw1~Gwk) 및 발광 제어선(EM1~EMk)은 복수의 화소(PX1)에 연결된다. The display unit 850 includes a plurality of data lines D1 to Dm extending in a column direction, a plurality of scan lines Gi1 to Gik and Gw1 to Gwk extending in a row direction, a plurality of emission control lines EM1 to EMk, and It includes a plurality of pixels PX1 . The plurality of data lines D1 to Dm, the plurality of scan lines Gi1 to Gik and Gw1 to Gwk, and the emission control lines EM1 to EMk are connected to the plurality of pixels PX1 .

복수의 데이터선(D1~Dm)을 통해 복수의 데이터 전압이 복수의 화소(PX1)로 전달된다. 복수의 스캔선(Gi1~Gik, Gw1~Gwk)을 통해 행 단위의 복수의 화소(PX1)를 선택하기 위한 복수의 제1 및 제2 스캔 신호가 복수의 화소(PX1)로 전달된다. 복수의 발광 제어선(EM1~EMk)을 통해 행 단위의 복수의 화소(PX)의 발광을 제어하는 복수의 발광 신호가 복수의 화소(PX1)로 전달된다. A plurality of data voltages are transmitted to the plurality of pixels PX1 through the plurality of data lines D1 to Dm. A plurality of first and second scan signals for selecting the plurality of pixels PX1 in a row unit are transmitted to the plurality of pixels PX1 through the plurality of scan lines Gi1 to Gik and Gw1 to Gwk. A plurality of emission signals for controlling emission of the plurality of pixels PX in a row unit are transmitted to the plurality of pixels PX1 through the plurality of emission control lines EM1 to EMk.

도 8은 다른 실시 예에 따른 복수의 화소 중 한 화소의 일 예를 나타낸 도면이다. 8 is a diagram illustrating an example of one pixel among a plurality of pixels according to another exemplary embodiment.

도 8을 참고하면, 본 발명의 실시 예에 따른 한 화소(PX1)는 n번째 스캔선(Gin, Gwn), n번째 발광 제어선(EMn) 및 m번째 데이터선(Dm)에 연결되어 있다. Referring to FIG. 8 , one pixel PX1 according to an embodiment of the present invention is connected to the n-th scan lines Gin and Gwn, the n-th emission control line EMn, and the m-th data line Dm.

화소(PX)는 스위칭 트랜지스터(Ms), 구동 트랜지스터(Md), 복수의 트랜지스터(M1~M4), 커패시터(CST) 및 유기발광다이오드(OLED)를 포함한다. 도 8에서는 트랜지스터들(Ms, Md, M1~M4)들을 p채널 타입의 트랜지스터인 PMOS(p-channel metal oxide semiconductor) 트랜지스터로 도시하였으나, PMOS 트랜지스터 대신에 다른 타입의 트랜지스터가 사용될 수도 있다. The pixel PX includes a switching transistor Ms, a driving transistor Md, a plurality of transistors M1 to M4 , a capacitor CST, and an organic light emitting diode OLED. Although the transistors Ms, Md, and M1 to M4 are illustrated as p-channel metal oxide semiconductor (PMOS) transistors that are p-channel transistors in FIG. 8 , other types of transistors may be used instead of the PMOS transistors.

스위칭 트랜지스터(Ms)는 스캔선(Gwn)에 연결되어 있는 게이트, 데이터선(Dm)에 연결되어 있는 일단 및 구동 트랜지스터(Md)의 소스에 연결되어 있는 타단을 포함한다. 스위칭 트랜지스터(Ms)는 스캔선(Gwn)에 인가되는 스캔 신호에 의해 턴 온 되어 데이터선(Dm)에 인가되는 데이터 전압을 구동 트랜지스터(Md)의 소스에 전달한다. The switching transistor Ms includes a gate connected to the scan line Gwn, one end connected to the data line Dm, and the other end connected to the source of the driving transistor Md. The switching transistor Ms is turned on by the scan signal applied to the scan line Gwn to transmit the data voltage applied to the data line Dm to the source of the driving transistor Md.

구동 트랜지스터(Md)는 스위칭 트랜지스터(Ms)가 턴 온 되어 있는 기간 동안 데이터 전압이 전달되는 소스, 커패시터(CST)의 일전극에 연결되어 있는 게이트 및 트랜지스터(M4)의 소스에 연결되어 있는 드레인을 포함한다. 커패시터(CST)의 타전극은 전원 전압(ELVDD)을 인가하는 전원선에 연결되어 있다. The driving transistor Md includes a source to which a data voltage is transmitted, a gate connected to one electrode of the capacitor CST, and a drain connected to the source of the transistor M4 while the switching transistor Ms is turned on. include The other electrode of the capacitor CST is connected to a power line to which the power voltage ELVDD is applied.

트랜지스터(M1)는 스캔선(Gwn)에 연결되어 있는 게이트, 구동 트랜지스터(Md)의 게이트 전극에 연결되어 있는 일단 및 구동 트랜지스터(Md)의 드레인 전극에 연결되어 있는 타단을 포함한다. 트랜지스터(M1)는 스캔선(Gwn)에 인가되는 제2 스캔 신호(GWn)에 의해 턴 온 되어 구동 트랜지스터(Md)를 다이오드 연결한다. The transistor M1 includes a gate connected to the scan line Gwn, one end connected to the gate electrode of the driving transistor Md, and the other end connected to the drain electrode of the driving transistor Md. The transistor M1 is turned on by the second scan signal GWn applied to the scan line Gwn to diode-connect the driving transistor Md.

트랜지스터(M2)는 스캔선(Gin)에 연결되어 있는 게이트, 초기화 전압(VINT)에 연결되어 있는 일단 및 구동 트랜지스터(Md)의 게이트에 연결되어 있는 타단을 포함한다. 트랜지스터(M2)는 제1 스캔 신호(GI[n])에 의해 턴 온 되어 커패시터(CST)를 초기화 시킨다.The transistor M2 includes a gate connected to the scan line Gin, one end connected to the initialization voltage VINT, and the other end connected to the gate of the driving transistor Md. The transistor M2 is turned on by the first scan signal GI[n] to initialize the capacitor CST.

트랜지스터(M3)는 발광 제어선(En)에 연결되어 있는 게이트, 전압(ELVDD)을 공급하는 전원선에 연결되어 있는 소스 및 구동 트랜지스터(Md)의 소스에 연결되어 있는 드레인을 포함한다. The transistor M3 includes a gate connected to the emission control line En, a source connected to a power supply line supplying the voltage ELVDD, and a drain connected to the source of the driving transistor Md.

트랜지스터(M4)는 발광 제어선(En)에 연결되어 있는 게이트, 구동 트랜지스터(Md)의 드레인 전극에 연결되어 있는 일단 및 유기발광다이오드(OLED)의 애노드 전극에 연결되어 있는 타단을 포함한다. 유기발광다이오드(OLED)의 캐소드 전극은 전압(ELVSS)을 공급하는 전원선에 연결되어 있다. 유기발광다이오드(OLED)는 발광 신호에 의해 트랜지스터(M3, M4)가 턴 온 될 때 구동 트랜지스터(Md)를 통해 흐르는 전류에 따라 발광한다. The transistor M4 includes a gate connected to the emission control line En, one end connected to the drain electrode of the driving transistor Md, and the other end connected to the anode electrode of the organic light emitting diode (OLED). The cathode electrode of the organic light emitting diode (OLED) is connected to a power line supplying a voltage (ELVSS). The organic light emitting diode OLED emits light according to a current flowing through the driving transistor Md when the transistors M3 and M4 are turned on by a light emitting signal.

도 9는 도 8에 도시된 화소의 동작을 설명하기 위한 구동 타이밍을 나타낸 도면이다. 9 is a diagram illustrating a driving timing for explaining an operation of the pixel illustrated in FIG. 8 .

도 9에 도시된 바와 같이, 기간(P1)에서 로우 레벨의 제2 스캔 신호(GI[n])가 인가된다. 그러면, 트랜지스터(M2)가 턴 온 되어 구동 트랜지스터(Md)의 게이트 전극에는 초기화 전압(VINT)이 인가되고, 커패시터(CST)는 (ELVDD-VINT) 전압으로 충전된다. As shown in FIG. 9 , the low-level second scan signal GI[n] is applied in the period P1. Then, the transistor M2 is turned on, the initialization voltage VINT is applied to the gate electrode of the driving transistor Md, and the capacitor CST is charged with a voltage (ELVDD-VINT).

다음, 기간(P2)에서 로우 레벨의 제1 스캔 신호(GW[n])가 인가된다. 그러면, 스위칭 트랜지스터(Ms) 및 트랜지스터(M1)가 턴 온 된다. 먼저, 트랜지스터(M1)가 턴 온 되면 구동 트랜지스터(Md)는 다이오드 연결 상태가 된다. 따라서 트랜지스터(Md)의 게이트-소스 간 전압은 트랜지스터(Md)의 문턱 전압이 된다. Next, in the period P2, the first scan signal GW[n] of low level is applied. Then, the switching transistor Ms and the transistor M1 are turned on. First, when the transistor M1 is turned on, the driving transistor Md is in a diode-connected state. Accordingly, the gate-source voltage of the transistor Md becomes the threshold voltage of the transistor Md.

그리고 턴 온 된 스위칭 트랜지스터(Ms)를 통해 데이터선(Dm)으로부터 데이터 전압이 구동 트랜지스터(Md)의 소스에 인가된다. 데이터선(Dm)으로부터 데이터 전압이 Vdata이고, 구동 트랜지스터(Md)의 문턱 전압이 Vth(음의 전압)라 하면, 구동 트랜지스터(Md)의 게이트 전압은 Vdata+Vth이 된다. 그러면, 커패시터(CST)는 (ELVDD-(Vdata+Vth))로 충전된다.Then, a data voltage is applied to the source of the driving transistor Md from the data line Dm through the turned-on switching transistor Ms. If the data voltage from the data line Dm is Vdata and the threshold voltage of the driving transistor Md is Vth (negative voltage), the gate voltage of the driving transistor Md is Vdata+Vth. Then, the capacitor CST is charged to (ELVDD-(Vdata+Vth)).

다음, 기간(P3)에서 발광 제어선(EMn)에 로우 레벨의 발광 신호가 인가된다. 그러면, 트랜지스터(M3, M4)가 턴 온 되고 구동 트랜지스터(Md)의 게이트-소스간 전압차(Vgs=(Vdata+Vth)-ELVDD))에 따라 흐르는 구동 전류가 유기발광 다이오드(OLED)로 전달된다. 이 때, 구동 전류는 수학식 1와 같다.Next, in the period P3 , a light emission signal of a low level is applied to the emission control line EMn. Then, the transistors M3 and M4 are turned on, and the driving current flowing according to the gate-source voltage difference (Vgs=(Vdata+Vth)-ELVDD) of the driving transistor Md is transmitted to the organic light emitting diode OLED. do. At this time, the driving current is the same as in Equation 1.

여기서, I_OLED는 구동 트랜지스터(Md)를 통해 유기발광다이오드(OLED)에 흐르는 전류이며, β는 상수 값이다.Here, I _OLED is a current flowing through the organic light emitting diode OLED through the driving transistor Md, and β is a constant value.

발명의 상세한 설명에 개시된 내용은 기술 사상을 설명하기 위한 실시 예이다. 이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.The content disclosed in the detailed description of the invention is an embodiment for explaining the technical idea. Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements by those skilled in the art using the basic concept of the present invention as defined in the following claims are also provided. is within the scope of the right.

단위 스캔 구동 회로(SD1_n, SD1_n+1, SD2_n, SD2_n+1)
트랜지스터(P1-P12, T1-T7, T11-T17, T21-T27, T31-T37)
커패시터(C1-C12)
배선(L1-L8, 17, 23 42, 44)
표시 장치(100, 600)
신호 제어부(200, 650)
스캔 구동 회로(300, 700)
데이터 구동 회로(400, 750)
표시부(500, 850)
발광 구동 회로(800)
화소(PX, PX1)Unit scan driving circuit (SD1_n, SD1_n+1, SD2_n, SD2_n+1)
Transistors (P1-P12, T1-T7, T11-T17, T21-T27, T31-T37)
Capacitors (C1-C12)
Wiring (L1-L8, 17, 23 42, 44)
Display device (100, 600)
Signal controller (200, 650)
Scan driving circuit (300, 700)
Data driving circuit (400, 750)
Display (500, 850)
light emitting driving circuit (800)
Pixels (PX, PX1)

Claims

a plurality of unit scan driving circuits;
At least one of the plurality of unit scan driving circuits,
a first transistor that receives an input signal in synchronization with a first clock signal and outputs a second clock signal as a corresponding scan signal in response to an enable level of the input signal;
a second transistor receiving a second voltage in synchronization with the first clock signal and electrically coupled between the first transistor and the first voltage;
a third transistor receiving the first clock signal and electrically coupled between a gate of the second transistor and a second voltage;
a first wire for transferring the first voltage; and
a second wire for transmitting the second voltage;
a width of the first wiring is greater than a width of the second wiring;
wherein the first voltage and the second voltage are DC voltages and the first voltage is higher than the second voltage;
scan drive.

According to claim 1,
a third wire for transmitting the first clock signal
Scan driving device further comprising a.

3. The method of claim 2,
a gate of the third transistor is connected to the third wiring;
scan drive.

According to claim 1,
a fourth transistor that receives a second voltage in synchronization with the first clock signal and is electrically connected between a gate of the first transistor and the first voltage
Scan driving device further comprising a.

5. The method of claim 4,
the gate of the fourth transistor is connected to the gate of the second transistor,
scan drive.

5. The method of claim 4,
a fifth transistor receiving the second clock signal and electrically coupled between the gates of the fourth transistor and the first transistor
Scan driving device further comprising a.

7. The method of claim 6,
a fourth wiring for transmitting the second clock signal
Scan driving device further comprising a.

8. The method of claim 7,
the gate of the fifth transistor is connected to the fourth wiring,
scan drive.

According to claim 1,
A sixth transistor that receives an input signal in synchronization with the first clock signal and is electrically connected between a gate of the second transistor and a gate of the third transistor
Scan driving device further comprising a.

10. The method of claim 9,
the gate of the sixth transistor is connected to the gate of the first transistor,
scan drive.

According to claim 1,
a seventh transistor for transferring the input signal to the gate of the first transistor in synchronization with the first clock signal
Scan driving device further comprising a.

According to claim 1,
a first capacitor coupled between the gate of the first transistor and the source of the first transistor
Scan driving device further comprising a.

According to claim 1,
a second capacitor coupled between the gate of the second transistor and the source of the second transistor
Scan driving device further comprising a.

a scan driver generating a plurality of scan signals; and
A plurality of pixels receiving a plurality of data voltages according to the plurality of scan signals
including,
The scan driver,
a plurality of unit scan driving circuits, wherein at least one of the plurality of unit scan driving circuits comprises:
a first transistor that receives an input signal in synchronization with a first clock signal and outputs a second clock signal as a corresponding scan signal in response to an enable level of the input signal;
a second transistor receiving a second voltage in synchronization with the first clock signal and electrically coupled between the first transistor and the first voltage;
a third transistor receiving the first clock signal and electrically coupled between a gate of the second transistor and a second voltage;
a first wire for transferring the first voltage; and
a second wire for transmitting the second voltage;
a width of the first wiring is greater than a width of the second wiring;
wherein the first voltage and the second voltage are a DC voltage and the first voltage is higher than the second voltage;
display device.

15. The method of claim 14,
a fourth transistor that receives a second voltage in synchronization with the first clock signal and is electrically connected between a gate of the first transistor and the first voltage
A display device further comprising a.

16. The method of claim 15,
a fifth transistor receiving the second clock signal and electrically coupled between the gates of the fourth transistor and the first transistor
A display device further comprising a.

15. The method of claim 14,
A sixth transistor that receives an input signal in synchronization with the first clock signal and is electrically connected between a gate of the second transistor and a gate of the third transistor
A display device further comprising a.

15. The method of claim 14,
a seventh transistor for transferring the input signal to the gate of the first transistor in synchronization with the first clock signal
A display device further comprising a.

15. The method of claim 14,
a first capacitor coupled between the gate of the first transistor and the source of the first transistor
A display device further comprising a.

15. The method of claim 14,
a second capacitor coupled between the gate of the second transistor and the source of the second transistor
A display device further comprising a.