KR102373622B1 - 반도체 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 81
- 125000006850 spacer group Chemical group 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 18
- 239000010410 layer Substances 0.000 description 413
- 229910052751 metal Inorganic materials 0.000 description 24
- 239000002184 metal Substances 0.000 description 24
- 150000001875 compounds Chemical class 0.000 description 23
- 239000000463 material Substances 0.000 description 21
- 238000010586 diagram Methods 0.000 description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 8
- 230000006870 function Effects 0.000 description 8
- 230000015654 memory Effects 0.000 description 7
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- VKJLWXGJGDEGSO-UHFFFAOYSA-N barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[Ti+4].[Ba+2] VKJLWXGJGDEGSO-UHFFFAOYSA-N 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- KJXBRHIPHIVJCS-UHFFFAOYSA-N oxo(oxoalumanyloxy)lanthanum Chemical compound O=[Al]O[La]=O KJXBRHIPHIVJCS-UHFFFAOYSA-N 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- ITWBWJFEJCHKSN-UHFFFAOYSA-N 1,4,7-triazonane Chemical compound C1CNCCNCCN1 ITWBWJFEJCHKSN-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910004166 TaN Inorganic materials 0.000 description 2
- 229910004200 TaSiN Inorganic materials 0.000 description 2
- 229910010038 TiAl Inorganic materials 0.000 description 2
- 229910010037 TiAlN Inorganic materials 0.000 description 2
- 229910034327 TiC Inorganic materials 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- XWCMFHPRATWWFO-UHFFFAOYSA-N [O-2].[Ta+5].[Sc+3].[O-2].[O-2].[O-2] Chemical compound [O-2].[Ta+5].[Sc+3].[O-2].[O-2].[O-2] XWCMFHPRATWWFO-UHFFFAOYSA-N 0.000 description 2
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910021480 group 4 element Inorganic materials 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- JQJCSZOEVBFDKO-UHFFFAOYSA-N lead zinc Chemical compound [Zn].[Pb] JQJCSZOEVBFDKO-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910001092 metal group alloy Inorganic materials 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- CZXRMHUWVGPWRM-UHFFFAOYSA-N strontium;barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[O-2].[Ti+4].[Sr+2].[Ba+2] CZXRMHUWVGPWRM-UHFFFAOYSA-N 0.000 description 2
- 229910003468 tantalcarbide Inorganic materials 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 2
- AZUYLZMQTIKGSC-UHFFFAOYSA-N 1-[6-[4-(5-chloro-6-methyl-1H-indazol-4-yl)-5-methyl-3-(1-methylindazol-5-yl)pyrazol-1-yl]-2-azaspiro[3.3]heptan-2-yl]prop-2-en-1-one Chemical class ClC=1C(=C2C=NNC2=CC=1C)C=1C(=NN(C=1C)C1CC2(CN(C2)C(C=C)=O)C1)C=1C=C2C=NN(C2=CC=1)C AZUYLZMQTIKGSC-UHFFFAOYSA-N 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 239000004964 aerogel Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- VTGARNNDLOTBET-UHFFFAOYSA-N gallium antimonide Chemical compound [Sb]#[Ga] VTGARNNDLOTBET-UHFFFAOYSA-N 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- QLOAVXSYZAJECW-UHFFFAOYSA-N methane;molecular fluorine Chemical compound C.FF QLOAVXSYZAJECW-UHFFFAOYSA-N 0.000 description 1
- 239000002070 nanowire Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 125000000962 organic group Chemical group 0.000 description 1
- 229920000052 poly(p-xylylene) Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- LAEKMFMBCHQEDI-UHFFFAOYSA-N strontium oxygen(2-) titanium(4+) Chemical compound [O-2].[Sr+2].[O-2].[Ti+4].[Ti+4] LAEKMFMBCHQEDI-UHFFFAOYSA-N 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- OCGWQDWYSQAFTO-UHFFFAOYSA-N tellanylidenelead Chemical compound [Pb]=[Te] OCGWQDWYSQAFTO-UHFFFAOYSA-N 0.000 description 1
- -1 two or more Chemical class 0.000 description 1
- 230000003936 working memory Effects 0.000 description 1
Images
Classifications
-
- H01L29/7855—
-
- H01L27/0886—
-
- H01L29/408—
-
- H01L29/42364—
-
- H01L29/7831—
-
- H01L29/7843—
-
- H01L29/785—
-
- H01L21/823431—
-
- H01L21/823437—
-
- H01L21/823481—
Landscapes
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
게이트 절연막의 두께를 증가시켜, 동작 성능을 향상시킨 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 제1 핀형 패턴, 상기 제1 핀형 패턴의 주변에 배치되고, 제1 부분과 제2 부분을 포함하는 필드 절연막으로, 상기 제1 부분은 상기 제2 부분으로부터 돌출되는 필드 절연막, 상기 필드 절연막의 제1 부분 상에, 제1 두께의 제1 더미 게이트 절연막을 포함하는 제1 더미 게이트 스택, 및 상기 필드 절연막의 제2 부분 상에, 상기 제1 핀형 패턴과 교차하고, 상기 제1 두께와 다른 제2 두께를 갖는 제1 게이트 절연막을 포함하는 제1 게이트 스택을 포함한다.
Description
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로, 핀형 패턴을 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 게이트 절연막의 두께를 증가시켜, 동작 성능을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 핀형 패턴, 상기 제1 핀형 패턴의 주변에 배치되고, 제1 부분과 제2 부분을 포함하는 필드 절연막으로, 상기 제1 부분은 상기 제2 부분으로부터 돌출되는 필드 절연막, 상기 필드 절연막의 제1 부분 상에, 제1 두께의 제1 더미 게이트 절연막을 포함하는 제1 더미 게이트 스택, 및 상기 필드 절연막의 제2 부분 상에, 상기 제1 핀형 패턴과 교차하고, 상기 제1 두께와 다른 제2 두께를 갖는 제1 게이트 절연막을 포함하는 제1 게이트 스택을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 두께는 상기 필드 절연막의 제1 부분의 상면을 따라서 형성된 상기 제1 더미 게이트 절연막의 두께이고, 상기 제2 두께는 상기 제1 핀형 패턴의 상면을 따라서 형성된 상기 제1 게이트 절연막의 두께이다.
본 발명의 몇몇 실시예에서, 상기 제1 두께는 상기 제2 두께보다 두껍다.
본 발명의 몇몇 실시예에서, 상기 제1 더미 게이트 스택은 제1 트렌치를 정의하는 제1 더미 스페이서를 포함하고, 상기 제1 게이트 스택은 제2 트렌치를 정의하는 제1 스페이서를 포함하고, 상기 제1 더미 게이트 절연막은 상기 제1 트렌치의 바닥면에 형성된 제1 더미 경계막과, 상기 제1 더미 경계막 상에 상기 제1 트렌치의 측벽 및 바닥면을 따라 형성되는 제1 더미 고유전율 절연막을 포함하고, 상기 제1 게이트 절연막은 상기 제2 트렌치의 바닥면에 형성된 경계막과, 상기 경계막 상에 상기 제2 트렌치의 측벽 및 바닥면을 따라 형성되는 고유전율 절연막을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 더미 경계막은 상기 제1 트렌치의 측벽을 따라 비형성되고, 상기 경계막은 상기 제2 트렌치의 측벽을 따라 비형성되고, 상기 제1 더미 경계막의 두께는 상기 경계막의 두께보다 두껍다.
본 발명의 몇몇 실시예에서, 상기 제1 더미 경계막과, 상기 경계막은 각각 실리콘 산화막을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 트렌치의 바닥면에 형성된 상기 제1 더미 고유전율 절연막의 두께와, 상기 제2 트렌치의 바닥면에 형성된 상기 고유전율 절연막의 두께는 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막의 제1 부분 상에, 상기 제1 두께보다 얇은 제3 두께의 제2 더미 게이트 절연막과, 제1 트렌치를 정의하는 제2 더미 스페이서를 포함하는 제2 더미 게이트 스택을 더 포함하고, 상기 제1 핀형 패턴은 제1 종단과 제2 종단을 포함하고, 상기 제1 더미 게이트 스택은 상기 제1 핀형 패턴의 제1 종단에 인접하여 배치되고, 상기 제2 더미 게이트 스택은 상기 제1 핀형 패턴의 제2 종단에 인접하여 배치된다.
본 발명의 몇몇 실시예에서, 상기 제1 두께 및 상기 제3 두께는 각각 상기 필드 절연막의 제1 부분의 상면을 따라 형성된 상기 제1 더미 게이트 절연막 및 상기 제2 더미 게이트 절연막의 두께이다.
본 발명의 몇몇 실시예에서, 상기 제1 더미 게이트 스택은 제2 트렌치를 정의하는 제1 더미 스페이서를 포함하고, 상기 제1 더미 게이트 절연막은 상기 제2 트렌치의 바닥면에 형성된 제1 더미 경계막과, 상기 제1 더미 경계막 상에 상기 제2 트렌치의 측벽 및 바닥면을 따라 형성되는 제1 더미 고유전율 절연막을 포함하고, 상기 제2 더미 게이트 절연막은 상기 제1 트렌치의 바닥면에 형성된 제2 더미 경계막과, 상기 제2 더미 경계막 상에 상기 제1 트렌치의 측벽 및 바닥면을 따라 형성되는 제2 더미 고유전율 절연막을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 더미 경계막은 상기 제2 트렌치의 측벽을 따라 비형성되고, 상기 제2 더미 경계막은 상기 제1 트렌치의 측벽을 따라 비형성되고, 상기 제1 더미 경계막의 두께는 상기 제2 더미 경계막의 두께보다 두껍다.
본 발명의 몇몇 실시예에서, 상기 제1 더미 게이트 스택은 제2 트렌치를 정의하는 제1 더미 스페이서를 포함하고, 상기 제1 더미 게이트 절연막은 상기 제2 트렌치의 바닥면에 형성된 제1 더미 경계막과, 상기 제1 더미 경계막 상에 상기 제2 트렌치의 측벽 및 바닥면을 따라 형성되는 제1 더미 고유전율 절연막을 포함하고, 상기 제2 더미 게이트 절연막은 상기 필드 절연막의 제1 부분과 접촉하고, 상기 제1 트렌치의 측벽 및 바닥면을 따라 형성되는 제2 더미 고유전율 절연막을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴과 길이 방향으로 나란한 제2 핀형 패턴을 더 포함하고, 상기 필드 절연막은 상기 제2 핀형 패턴의 주변에 배치되고, 상기 필드 절연막의 제1 부분은 상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이에 배치된다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막의 제2 부분 상에, 상기 제2 핀형 패턴과 교차하는 제2 게이트 스택을 더 포함하고, 상기 제1 더미 게이트 스택은 상기 제1 게이트 스택과 상기 제2 게이트 스택 사이에 배치되고, 상기 제1 더미 게이트 스택과, 상기 제1 게이트 스택과, 상기 제2 게이트 스택은 각각 제1 방향으로 길게 연장되고, 상기 제1 게이트 스택과, 상기 제1 더미 게이트 스택과, 상기 제2 게이트 스택은 상기 제1 방향과 다른 제2 방향으로 순차적으로 배열된다.
본 발명의 몇몇 실시예에서, 상기 제1 더미 게이트 스택은 더미 게이트 전극을 포함하고, 상기 제1 게이트 스택은 게이트 전극을 포함하고, 상기 더미 게이트 전극의 상면과 상기 게이트 전극의 상면은 서로 나란하고, 상기 더미 게이트 전극의 높이는 상기 게이트 전극의 높이보다 낮다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막의 제1 부분의 상면은 상기 제1 핀형 패턴의 상면과 서로 나란하다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막의 제1 부분의 상면은 상기 제1 핀형 패턴의 상면보다 높다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴은 장변과 단변을 포함하고, 상기 필드 절연막의 제1 부분은 상기 제1 핀형 패턴의 단변과 접하고, 상기 필드 절연막의 제2 부분은 상기 제1 핀형 패턴의 장변과 접한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판의 제1 영역에 배치되는 제1 핀형 패턴, 상기 기판의 제2 영역에 배치되는 제2 핀형 패턴, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴의 주변에 배치되는 필드 절연막으로, 상기 제1 영역에 배치되는 필드 절연막은 제1 부분과, 제2 부분을 포함하고, 상기 제1 부분의 상면은 상기 제2 부분의 상면보다 높은 필드 절연막 상기 필드 절연막의 제1 부분 상에, 더미 경계막과 상기 더미 경계막 상의 더미 고유전율 절연막을 포함하는 더미 게이트 스택, 상기 필드 절연막의 제2 부분 상에, 상기 제1 핀형 패턴과 교차하고, 제1 경계막과 상기 제1 경계막 상의 제1 고유전율 절연막을 포함하는 제1 게이트 스택으로, 상기 제1 경계막의 두께는 상기 더미 경계막의 두께와 다른 제1 게이트 스택, 및 상기 필드 절연막 상에, 상기 제2 핀형 패턴과 교차하고, 제2 경계막과 상기 제2 경계막 상의 제2 고유전율 절연막을 포함하는 제2 게이트 스택으로, 상기 제2 경계막의 두께는 상기 제1 경계막의 두께와 다른 제2 게이트 스택을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 경계막의 두께는 상기 제1 경계막의 두께보다 두껍다.
본 발명의 몇몇 실시예에서, 상기 더미 경계막의 두께는 상기 제1 경계막의 두께보다 두껍다.
본 발명의 몇몇 실시예에서, 상기 더미 고유전율 절연막의 두께와, 상기 제1 고유전율 절연막의 두께와, 상기 제2 고유전율 절연막의 두께는 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 스택은 제1 게이트 전극을 포함하고, 상기 제2 게이트 스택은 제2 게이트 전극을 포함하고, 상기 제1 게이트 전극의 폭은 상기 제2 게이트 전극의 폭과 다르다.
본 발명의 몇몇 실시예에서, 상기 더미 게이트 스택은 더미 게이트 전극을 포함하고, 상기 더미 게이트 전극의 폭은 상기 제1 게이트 전극의 폭과 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극의 상면과 상기 제2 게이트 전극의 상면은 서로 나란하고, 상기 제1 게이트 전극의 높이는 상기 제2 게이트 전극의 높이보다 높다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴은 실리콘 핀형 패턴이고, 상기 제1 핀형 패턴과 상기 제1 게이트 스택 사이에, 실리콘 게르마늄 채널층을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 실리콘 게르마늄 채널층은 상기 제1 핀형 패턴의 상면 상에 형성된다.
본 발명의 몇몇 실시예에서, 상기 제2 경계막 및 상기 더미 경계막은 동일 제조 공정에서 형성된다.
본 발명의 몇몇 실시예에서, 상기 더미 경계막과, 상기 제1 경계막과, 상기 제2 경계막은 각각 실리콘 산화막을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판의 제1 영역에 배치되는 제1 핀형 패턴, 상기 기판의 제2 영역에 배치되고, 장변과 단변을 포함하는 제2 핀형 패턴, 상기 제1 핀형 패턴 및 제2 핀형 패턴의 주변에 배치되고, 상기 제2 핀형 패턴의 단변에 접하는 제1 부분과 상기 제2 핀형 패턴의 장변에 접하는 제2 부분을 포함하는 필드 절연막으로, 상기 제1 부분은 상기 제2 부분의 상면으로부터 돌출되는 필드 절연막, 상기 필드 절연막의 제1 부분 상에, 더미 경계막을 포함하는 더미 게이트 스택으로, 상기 더미 경계막은 실리콘 산화막을 포함하는 더미 게이트 스택, 및 상기 필드 절연막 상에, 제1 경계막을 포함하고, 상기 제1 핀형 패턴과 교차하고, 상기 더미 게이트 스택과 다른 폭을 갖는 제1 게이트 스택으로, 상기 제1 경계막은 실리콘 산화막을 포함하고, 상기 제1 경계막의 두께는 상기 더미 경계막의 두께와 실질적으로 동일한 제1 게이트 스택을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 스택의 폭은 상기 더미 게이트 스택의 폭보다 크다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막의 제2 부분 상에, 제2 경계막을 포함하고, 상기 제2 핀형 패턴과 교차하는 제2 게이트 스택을 더 포함하고, 상기 제2 경계막은 실리콘 산화막을 포함하고, 상기 제2 경계막의 두께는 상기 더미 경계막의 두께와 다르다.
본 발명의 몇몇 실시예에서, 상기 제2 경계막의 두께는 상기 더미 경계막의 두께보다 얇다.
본 발명의 몇몇 실시예에서, 상기 제2 게이트 스택의 폭은 상기 더미 게이트 스택의 폭과 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 더미 게이트 스택의 상면과 상기 제1 게이트 스택의 상면은 서로 나란하고, 상기 더미 게이트 스택의 높이는 상기 제1 게이트 스택의 높이보다 낮다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 종단과 제2 종단을 포함하는 핀형 패턴, 상기 핀형 패턴의 주위에 배치되는 제1 부분과 제2 부분을 포함하는 필드 절연막으로, 상기 제1 부분의 상면은 상기 제2 부분의 상면보다 높은 필드 절연막, 상기 제1 종단에 인접하는 상기 필드 절연막의 제1 부분 상에 배치되고, 제1 더미 게이트 전극을 포함하는 제1 더미 게이트 스택, 상기 제2 종단에 인접하는 상기 필드 절연막의 제1 부분 상에 배치되고, 제2 더미 게이트 전극을 포함하는 제2 더미 게이트 스택으로, 상기 제2 더미 게이트 전극의 높이는 상기 제1 더미 게이트 전극의 높이와 다른 제2 더미 게이트 스택, 및 상기 필드 절연막의 제2 부분 상에, 상기 핀형 패턴과 교차하는 게이트 스택을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 더미 게이트 스택은 상기 필드 절연막의 제1 부분의 상면을 따라 형성되는 제1 더미 경계막과, 상기 제1 더미 경계막 상의 제1 더미 고유전율 절연막을 포함하고, 상기 제2 더미 게이트 스택은 상기 필드 절연막의 제1 부분의 상면을 따라 형성되는 제2 더미 경계막과, 상기 제2 더미 경계막 상의 제2 더미 고유전율 절연막을 포함하고, 상기 제1 더미 경계막의 두께는 상기 제2 더미 경계막의 두께와 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 더미 경계막 및 상기 제1 더미 게이트 전극 사이의 상기 제1 더미 고유전율 절연막의 두께와, 상기 제2 더미 경계막 및 상기 제2 더미 게이트 전극 사이의 상기 제2 더미 고유전율 절연막의 두께는 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 제1 더미 게이트 스택은 상기 필드 절연막의 제1 부분의 상면을 따라 형성되는 제1 더미 경계막과, 상기 제1 더미 경계막 상의 제1 더미 고유전율 절연막을 포함하고, 상기 제2 더미 게이트 스택은 상기 필드 절연막의 제1 부분과 접촉하는 제2 더미 고유전율 절연막을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 더미 게이트 스택의 상면과, 상기 제2 더미 게이트 스택의 상면과, 상기 게이트 스택의 상면은 서로 나란하다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 및 도 2는 각각 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도 및 사시도이다.
도 3은 도 1 및 도 2의 반도체 장치의 핀형 패턴과 필드 절연막을 설명하기 위한 부분 사시도이다.
도 4는 도 1 및 도 2의 A - A를 따라서 절단한 단면도이다.
도 5는 도 1 및 도 2의 B - B를 따라서 절단한 단면도이다.
도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 변형예를 설명하기 위한 도면이다.
도 7은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 9는 도 8의 C - C를 따라서 절단한 단면도이다.
도 10은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11 및 도 12는 각각 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도 및 사시도이다.
도 13은 도 11 및 도 12의 D - D 및 E - E를 따라서 절단한 단면도이다.
도 14은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15는 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 16은 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 17 내지 도 19는 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 3은 도 1 및 도 2의 반도체 장치의 핀형 패턴과 필드 절연막을 설명하기 위한 부분 사시도이다.
도 4는 도 1 및 도 2의 A - A를 따라서 절단한 단면도이다.
도 5는 도 1 및 도 2의 B - B를 따라서 절단한 단면도이다.
도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 변형예를 설명하기 위한 도면이다.
도 7은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 9는 도 8의 C - C를 따라서 절단한 단면도이다.
도 10은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11 및 도 12는 각각 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도 및 사시도이다.
도 13은 도 11 및 도 12의 D - D 및 E - E를 따라서 절단한 단면도이다.
도 14은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15는 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 16은 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 17 내지 도 19는 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 5을 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대해 설명한다.
도 1 및 도 2는 각각 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도 및 사시도이다. 도 3은 도 1 및 도 2의 반도체 장치의 핀형 패턴과 필드 절연막을 설명하기 위한 부분 사시도이다. 도 4는 도 1 및 도 2의 A - A를 따라서 절단한 단면도이다. 도 5는 도 1 및 도 2의 B - B를 따라서 절단한 단면도이다.
참고적으로, 도 1 내지 도 3에 도시되는 핀형 패턴은 핀형 패턴 상에 형성된 소오스/드레인을 포함하고 있다.
또한, 도면에서는 예시적으로 핀형 패턴 형상을 도시하였지만, 핀형 패턴 형상 대신 와이어 패턴 형상의 바디일 수도 있다.
도 1 내지 도 5를 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 제1 핀형 패턴(110)과, 제2 핀형 패턴(210)과, 제1 게이트 스택(120)과, 제2 게이트 스택(220)과, 제1 더미 게이트 스택(150)을 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 기판(100)으로부터 돌출되어 있을 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 제1 방향(X1)을 따라서 길게 연장될 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 길이 방향으로 서로 나란히 배치되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 핀형 패턴(110)과 제2 핀형 패턴(210)은 제1 방향(X1)을 따라서 길게 형성되어 있으므로, 제1 방향(X1)을 따라 연장되는 장변과, 제2 방향(Y1)을 따라 연장되는 단변을 각각 포함할 수 있다.
만약, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 모서리 부분이 둥글게 형성되어 있어도, 본 발명이 속하는 당업자가 장변 및 단변을 구분할 수 있음은 자명하다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 멀티 게이트 트랜지스터에 사용되는 액티브 패턴을 의미한다. 즉, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 핀의 3면을 따라서 채널이 서로 연결되어 형성될 수도 있고, 핀의 서로 마주보는 2면에 채널이 형성될 수도 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 실리콘을 포함하는 실리콘 핀형 패턴인 것으로 설명한다.
필드 절연막(105)은 기판(100) 상에 형성되고, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 주변에 배치될 수 있다. 필드 절연막(105)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 일부를 둘러싸도록 형성될 수 있다. 즉, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 필드 절연막(105)에 의해 정의될 수 있다.
구체적으로, 필드 절연막(105)은 서로 높이가 다른 제1 부분(106)과 제2 부분(107)을 포함할 수 있다. 필드 절연막의 제2 부분(107)의 높이는 H0이고, 필드 절연막의 제1 부분(106)의 높이는 H0 + H1 일 수 있다.
즉, 필드 절연막의 제1 부분(106)의 상면은 필드 절연막의 제2 부분(107)의 상면보다 위로 돌출되어 있을 수 있다. 필드 절연막의 제1 부분(106)은 필드 절연막의 제2 부분(107)으로부터 돌출되어 있을 수 있다.
덧붙여, 필드 절연막의 제2 부분(107)의 상면은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면보다 낮을 수 있다.
도 2 및 도 3에서, 본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 필드 절연막의 제1 부분(106)의 상면은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면보다 높을 수 있다.
예를 들면, 필드 절연막의 제1 부분(106)은 제1 핀형 패턴(110)의 단변 및 제2 핀형 패턴(210)의 단변과 접하도록 형성될 수 있다. 또한, 필드 절연막의 제2 부분(107)은 제1 핀형 패턴(110)의 장변 및 제2 핀형 패턴(210)의 장변과 접하도록 형성될 수 있다.
필드 절연막의 제1 부분(106)은 제1 더미 게이트 스택(150)의 아래에 형성되고, 필드 절연막의 제2 부분(107)은 제1 게이트 스택(120) 및 제2 게이트 스택(220)의 아래에 형성될 수 있다.
다르게 말하면, 필드 절연막의 제1 부분(106)은 서로 마주보는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이에 배치될 수 있다.
필드 절연막의 제1 부분(106)은 제2 방향(Y1)으로 길게 연장되도록 형성되고, 필드 절연막의 제2 부분(107)은 제1 방향(X1)으로 길게 연장되도록 형성될 수 있다.
또한, 도 3에서, 필드 절연막(105)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 종단을 감싸는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 3에서 도시되는 것과 같이, 필드 절연막(105)이 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 종단을 감싸도록 형성할 경우, 필드 절연막(105)과 필드 절연막(105) 상에 배치될 제1 더미 게이트 스택(150) 중, 제1 더미 게이트 전극(160)이 미스얼라인(misalign)되는 것을 방지할 수 있다.
필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다.
제1 게이트 스택(120)은 제2 방향(Y1)으로 연장되어, 제1 핀형 패턴(110)과 교차하도록 형성될 수 있다. 제1 게이트 스택(120)은 제1 핀형 패턴(110) 및 필드 절연막(105), 좀 더 구체적으로 필드 절연막의 제2 부분(107) 상에 배치될 수 있다.
제2 게이트 스택(220)은 제2 방향(Y1)으로 연장되어, 제2 핀형 패턴(210)과 교차하도록 형성될 수 있다. 제2 게이트 스택(220)은 제2 핀형 패턴(210) 및 필드 절연막(105), 좀 더 구체적으로 필드 절연막의 제2 부분(107) 상에 배치될 수 있다. 제2 게이트 스택(220)은 제1 게이트 스택(120)과 나란하게 형성될 수 있다.
제1 더미 게이트 스택(150)은 제2 방향(Y1)으로 연장되어, 대응되는 필드 절연막의 제1 부분(106) 상에 배치될 수 있다. 제1 더미 게이트 스택(150)은 대응되는 필드 절연막의 제1 부분(106) 상에, 1개씩 형성될 수 있다.
필드 절연막의 제1 부분(106) 상에, 더미 게이트 스택이 2개 이상 형성되지 않고, 1개가 형성됨에 따라, 레이아웃의 크기를 줄일 수 있다.
제1 게이트 스택(120)은 제1 게이트 전극(130)과, 제1 게이트 절연막(125)과, 제1 스페이서(135)를 포함할 수 있다.
제2 게이트 스택(220)은 제2 게이트 전극(230)과, 제2 게이트 절연막(225)과, 제2 스페이서(235)를 포함할 수 있다.
제1 더미 게이트 스택(150)은 제1 더미 게이트 전극(160)과, 제1 더미 게이트 절연막(155)과, 제1 더미 스페이서(165)를 포함할 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치에서, 제1 핀형 패턴(110)과 교차하는 제1 게이트 스택(120)의 폭(w1)은 필드 절연막의 제1 부분(106) 상에 배치되는 제1 더미 게이트 스택(150)의 폭(w2)과 실질적으로 동일할 수 있다.
예를 들어, 제1 게이트 전극(130)의 폭은 제1 더미 게이트 전극(160)의 폭과 실질적으로 동일할 수 있다.
제1 게이트 전극(130)과, 제2 게이트 전극(230)과 제1 더미 게이트 전극(160)은 각각 제2 방향(Y1)으로 연장되어 형성될 수 있다.
제1 게이트 전극(130)은 금속층(MG1, MG2)을 포함할 수 있다. 제1 게이트 전극(130)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG1)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 제2 금속층(MG2)은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
이러한 제1 게이트 전극(130)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제2 게이트 전극(230)도 제1 게이트 전극(130)과 같이 제3 금속층(MG3)와 제4 금속층(MG4)을 포함할 수 있다. 제2 게이트 전극(230)에 대한 설명은 제1 게이트 전극(130)에 관한 설명과 실질적으로 동일할 수 있다.
제1 더미 게이트 전극(160)은 제1 게이트 전극(130) 및 제2 게이트 전극(230)의 구조와 유사할 수 있다. 제1 더미 게이트 전극(160)은 도시된 것과 같이, 2층 이상의 금속층(DGM1, DGM2)이 적층될 수 있다. 예를 들어, 제1 더미 금속층(DMG1)은 일함수 조절을 하고, 제2 더미 금속층(DMG2)은 제1 더미 금속층(DMG1)에 의해 형성된 공간을 채우는 역할을 할 수 있다. 제1 더미 게이트 전극(160)은 제1 게이트 전극(130)과 실질적으로 동일한 물질을 포함할 수 있다.
도 2에서, 전술한 것과 같이, 필드 절연막의 제1 부분(106)과 필드 절연막의 제2 부분(107)은 서로 높이가 다르다. 필드 절연막의 제1 부분(106)의 높이는 H0+ H1 이고, 필드 절연막의 제2 부분(107)의 높이는 H0 일 수 있다.
필드 절연막의 제1 부분(106)의 상면은 제1 게이트 전극(130)의 바닥면 및 제2 게이트 전극(230)의 바닥면보다 높다.
제1 게이트 전극(130) 및 제2 게이트 전극(230)은 필드 절연막의 제2 부분(107), 제1 및 제2 핀형 패턴(110, 210)의 상면 및 측벽을 따라 형성될 수 있다. 제1 게이트 전극(130) 및 제2 게이트 전극(230)의 "바닥면"의 의미는 제1 게이트 전극(130) 및 제2 게이트 전극(230)의 밑면 중에서 가장 낮은 부분을 의미하고, 도 2에서는 필드 절연막의 제2 부분(107)의 상면과 마주보는 면이 바닥면이 될 수 있다.
다르게 설명하면, 제1 및 제2 게이트 전극(130, 230)은 제1 및 제2 핀형 패턴(110, 210)의 상면과 마주보는 제1 면과, 제1 및 제2 핀형 패턴(110, 210)의 측벽과 마주보는 제1 면과 연결되는 제2 면을 더 포함한다.
도 2에 도시된 것과 같이, 제1 및 제2 게이트 전극(130, 230)의 바닥면은 제1 면보다 낮은 위치에 형성되고, 제2 면과 연결되도록 형성될 수 있다.
한편, 제1 더미 게이트 전극(160)의 높이와, 제1 및 제2 게이트 전극(130, 230)의 높이는 서로 다르다.
제1 더미 게이트 전극(160)의 상면과, 제1 및 제2 게이트 전극(130, 230)의 상면은 서로 나란할 수 있다. 예를 들어, 제1 더미 게이트 전극(160)과 제1 및 제2 게이트 전극(130, 230)이 평탄화 공정을 통해서 만들어지는 경우, 상면이 동일 평면 상에 놓일 수 있다.
다시 말하면, 제1 더미 게이트 스택(150)의 상면과, 제1 및 제2 게이트 스택(120, 220)의 상면은 서로 나란할 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 필드 절연막의 제1 부분(106)의 상면이 제1 및 제2 핀형 패턴(110, 210)의 상면보다 높다. 또한, 제1 더미 게이트 전극(160)은 필드 절연막의 제1 부분(106) 상에 형성되고, 제1 및 제2 게이트 전극(130, 230)은 제1 및 제2 핀형 패턴(110, 210) 상에 형성된다.
이로 인해, 도 1의 B - B를 따라 절단한 단면도에서, 제1 더미 게이트 전극(160)의 높이는 제1 및 제2 게이트 전극(130, 230)의 높이보다 낮게 된다.
덧붙여, 도 2에서, 제1 및 제2 게이트 스택(120, 220)은 필드 절연막의 제2 부분(107) 상에 형성되고, 제1 더미 게이트 스택(150)은 필드 절연막의 제1 부분(106) 상에 형성된다. 또한, 필드 절연막의 제1 부분(106)의 상면은 필드 절연막의 제2 부분(107)의 상면보다 위로 돌출되어 있기 때문에, 제1 더미 게이트 스택(150)의 높이(H4)는 제1 및 제2 게이트 스택(120, 220)의 높이(H3)보다 낮게 된다.
좀 더 구체적으로, 제1 더미 게이트 스택(150) 중 제1 더미 게이트 전극(160)의 높이는 제1 게이트 스택(120) 중 제1 게이트 전극(130)의 높이 및 제2 게이트 스택(220) 중 제2 게이트 전극(230)의 높이보다 낮게 된다.
제1 게이트 절연막(125)은 제1 핀형 패턴(110)과 제1 게이트 전극(130) 사이에 형성될 수 있다. 제1 게이트 절연막(125)은 필드 절연막(105) 즉, 필드 절연막의 제2 부분(107)보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일을 따라서 형성될 수 있다. 또한, 제1 게이트 절연막(125)은 제1 게이트 전극(130)과 필드 절연막의 제2 부분(107) 사이에 배치될 수 있다.
제1 게이트 절연막(125)은 제1 경계막(interfacial layer)(126)과, 제1 고유전율 절연막(127)을 포함할 수 있다. 제1 고유전율 절연막(127)은 제1 경계막(126) 상에 형성될 수 있다. 본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 경계막(126) 및 제1 고유전율 절연막(127)은 각각 필드 절연막의 제2 부분(107)보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일 및 필드 절연막의 제2 부분(107)의 상면을 따라서 형성될 수 있다.
제2 게이트 절연막(225)은 제2 핀형 패턴(210)과 제2 게이트 전극(230) 사이에 형성될 수 있다. 제2 게이트 절연막(225)은 제2 경계막(226)과, 제2 고유전율 절연막(227)을 포함할 수 있다. 제2 고유전율 절연막(227)은 제2 경계막(226) 상에 형성될 수 있다.
제2 게이트 절연막(225)에 대한 설명은 제1 게이트 절연막(125)에 대한 설명과 실질적으로 동일할 수 있다.
제1 경계막(126) 및 제2 경계막(226)은 예를 들어, 실리콘 산화막을 각각 포함할 수 있다.
제1 고유전율 절연막(127) 및 제2 고유전율 절연막(227)은 각각 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 고유전율 절연막(127) 및 제2 고유전율 절연막(227)은 각각 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 더미 게이트 절연막(155)은 필드 절연막의 제1 부분(106)과 제1 더미 게이트 전극(160) 사이에 형성될 수 있다. 제1 더미 게이트 절연막(155)은 필드 절연막의 제1 부분(106)의 상면을 따라 형성될 수 있다.
제1 더미 게이트 절연막(155)은 제1 더미 경계막(156)과, 제1 더미 고유전율 절연막(157)을 포함할 수 있다. 제1 더미 고유전율 절연막(157)은 제1 더미 경계막(156) 상에 형성될 수 있다.
제1 더미 경계막(156)은 예를 들어, 실리콘 산화막을 포함할 수 있고, 제1 더미 고유전율 절연막(157)은 제1 고유전율 절연막(127)과 실질적으로 동일한 물질을 포함할 수 있다.
제1 스페이서(135)는 제2 방향(Y1)으로 연장된 제1 게이트 전극(130)의 측벽 상에 배치될 수 있다. 제1 스페이서(135)는 제2 방향(Y1)으로 연장되는 제1 트렌치(130t)를 정의할 수 있다.
제2 스페이서(235)는 제2 방향(Y1)으로 연장된 제2 게이트 전극(230)의 측벽 상에 배치될 수 있다. 제2 스페이서(235)는 제2 방향(Y1)으로 연장되는 제2 트렌치(230t)를 정의할 수 있다.
제1 더미 스페이서(165)는 제2 방향(Y1)으로 연장된 제1 더미 게이트 전극(160)의 측벽 상에 배치될 수 있다. 제1 더미 스페이서(165)는 제2 방향(Y1)으로 연장되는 제3 트렌치(160t)를 정의할 수 있다.
제1 스페이서(135), 제2 스페이서(235) 및 제1 더미 스페이서(165)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 경계막(126)은 제1 트렌치(130t)의 바닥면에 형성될 수 있지만, 제1 트렌치(130t)의 측벽을 따라 형성되지 않을 수 있다. 제1 고유전율 절연막(127)은 제1 트렌치(130t)의 측벽 및 바닥면을 따라 형성될 수 있다.
제2 경계막(226)은 제2 트렌치(230t)의 바닥면에 형성될 수 있지만, 제2 트렌치(230t)의 측벽을 따라 형성되지 않을 수 있다. 제2 고유전율 절연막(227)은 제2 트렌치(230t)의 측벽 및 바닥면을 따라 형성될 수 있다.
제1 더미 경계막(156)은 제3 트렌치(160t)의 바닥면에 형성될 수 있지만, 제3 트렌치(160t)의 측벽을 따라 형성되지 않을 수 있다. 제1 더미 고유전율 절연막(157)은 제3 트렌치(160t)의 측벽 및 바닥면을 따라 형성될 수 있다.
제1 소오스/드레인(140)은 제1 게이트 전극(130)과 필드 절연막의 제1 부분(106) 사이에 배치되고, 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 소오스/드레인(140)은 에피층을 포함할 수 있다. 제1 소오스/드레인(140)은 상승된 소오스/드레인일 수 있다.
제1 소오스/드레인(140)은 제1 스페이서(135) 및 제1 더미 스페이서(165)와 접촉할 수 있다. 제1 소오스/드레인(140)의 상면은 제1 스페이서(135) 및 제1 더미 스페이서(165)의 바닥면의 높이보다 높을 수 있다.
제2 소오스/드레인(240)은 제2 게이트 전극(230)과 필드 절연막의 제1 부분(106) 사이에 배치되고, 제2 핀형 패턴(210) 상에 형성될 수 있다. 제2 소오스/드레인(240)은 에피층을 포함할 수 있다. 제2 소오스/드레인(240)은 상승된 소오스/드레인일 수 있다.
제2 소오스/드레인(240)은 제2 스페이서(235) 및 제1 더미 스페이서(165)와 접촉할 수 있다. 제2 소오스/드레인(240)의 상면은 제2 스페이서(235) 및 제1 더미 스페이서(165)의 바닥면의 높이보다 높을 수 있다.
제1 소오스/드레인(140)과 제2 소오스/드레인(240)은 필드 절연막의 제1 부분(106)을 사이에 두고 배치될 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)가 PMOS 트랜지스터인 경우, 제1 소오스/드레인(140) 및 제2 소오스/드레인(240)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 예를 들어, 압축 스트레스 물질은 제1 핀형 패턴(110)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 반도체 장치(1)가 NMOS 트랜지스터인 경우, 제1 소오스/드레인(140) 및 제2 소오스/드레인(240)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)이 Si일 때, 제1 소오스/드레인(140) 및 제2 소오스/드레인(240)은 Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다. 예를 들어, 인장 스트레스 물질은 제1 핀형 패턴(110)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
층간 절연막(180)은 제1 소오스/드레인(140)과, 제2 소오스/드레인(240) 상에 형성될 수 있다. 또한, 층간 절연막(180)은 제1 게이트 전극(130)과, 제2 게이트 전극(230)과, 제1 더미 게이트 전극(160)을 감싸도록 형성될 수 있다.
층간 절연막(180)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
한편, 도 5를 참고하면, 제1 게이트 절연막(125)은 제1 트렌치(130t)의 바닥면 상에 형성된 부분과, 제1 트렌치(130t)의 측벽 상에 형성된 부분을 포함하다. 또한, 제1 더미 게이트 절연막(155)은 제3 트렌치(160t)의 바닥면 상에 형성된 부분과, 제3 트렌치(160t)의 측벽 상에 형성된 부분을 포함하고 있다.
트렌치의 바닥면 상에 형성된 부분을 기준으로 하는지, 또는 트렌치의 측벽 상에 형성된 부분을 기준으로 하는지에 따라, 제1 게이트 절연막(125) 및 제1 더미 게이트 절연막(155) 각각의 두께는 달라질 수 있다.
이하의 본 발명의 실시예들에 관한 설명에서, 절연막의 두께는 트렌치의 바닥면 상에 형성된 부분을 기준으로 설명한다.
즉, 제1 게이트 절연막(125)의 두께는 제1 트렌치(130t)의 바닥면 상에 형성된 부분, 즉 제1 핀형 패턴(110)의 상면을 따라 형성된 부분의 두께를 의미한다. 또한, 제1 더미 게이트 절연막(155)의 두께는 제3 트렌치(160t)의 바닥면 상에 형성된 부분, 즉 필드 절연막의 제1 부분(106)의 상면을 따라 형성된 부분의 두께를 의미한다.
제1 게이트 절연막(125)의 두께는 제1 두께(t1)이고, 제1 더미 게이트 절연막(155)의 두께는 제2 두께(t2)일 수 있다. 본 발명의 제1 실시예에 따른 반도체 장치에서, 제1 게이트 절연막(125)의 두께(t1)와, 제1 더미 게이트 절연막(155)의 두께(t2)는 서로 다를 수 있다.
예를 들어, 제1 더미 게이트 절연막(155)의 두께(t2)는 제1 게이트 절연막(125)의 두께(t1)보다 두꺼울 수 있다.
좀 더 구체적으로, 제1 게이트 절연막(125)의 두께(t1)는 제1 경계막(126)의 두께(t11) 및 제1 고유전율 절연막(127)의 두께(t12)의 합일 수 있다. 또한, 제1 더미 게이트 절연막(155)의 두께(t2)는 제1 더미 경계막(156)의 두께(t21) 및 제1 더미 고유전율 절연막(157)의 두께(t22)의 합일 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치에서, 제1 경계막(126)의 두께(t11)는 제1 더미 경계막(156)의 두께(t21)와 다를 수 있다. 예를 들어, 제1 더미 경계막(156)의 두께(t21)는 제1 경계막(126)의 두께(t11)보다 두꺼울 수 있다.
반면, 제1 고유전율 절연막(127)의 두께(t12)는 제1 더미 고유전율 절연막(157)의 두께(t22)와 실질적으로 동일할 수 있다.
도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 변형예를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 6을 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치의 변형예(1a)에서, 제1 경계막(126)은 필드 절연막(105) 즉, 필드 절연막의 제2 부분(107)보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일을 따라 형성되지만, 필드 절연막의 제2 부분(107)의 상면을 따라 형성되지 않을 수 있다.
다시 말하면, 제1 경계막(126)은 제1 게이트 전극(130)과 필드 절연막의 제2 부분(107) 사이에는 형성되지 않을 수 있다.
도 7은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 7을 참고하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 필드 절연막의 제1 부분(106)의 상면은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면과 서로 나란할 수 있다.
제1 더미 게이트 전극(160)은 필드 절연막의 제1 부분(106) 상에 형성되고, 제1 및 제2 게이트 전극(130, 230)은 제1 및 제2 핀형 패턴(110, 210) 상에 형성된다.
또한, 필드 절연막의 제1 부분(106)의 상면이 제1 및 제2 핀형 패턴(110, 210)의 상면과 동일 평면 상에 놓여있을 수 있다.
하지만, 제1 더미 게이트 절연막(155)의 두께(t2)가 제1 게이트 절연막(125)의 두께(t1)보다 두꺼울 수 있으므로, 도 1의 B - B를 따라 절단한 단면도에서, 제1 더미 게이트 전극(160)의 높이는 제1 및 제2 게이트 전극(130, 230)의 높이보다 낮게 된다.
도 8은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 9는 도 8의 C - C를 따라서 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 8 및 도 9를 참고하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)는 제2 더미 게이트 스택을 더 포함할 수 있다.
제1 핀형 패턴(110)은 제1 방향(X1)을 따라 연장되는 장변과, 제2 방향(Y1)을 따라 연장되는 단변을 포함한다. 따라서, 제1 핀형 패턴(110)은 제2 방향(Y1)을 따라 연장되는 단변을 포함하는 제1 종단(110a)와 제2 종단(110b)을 포함할 수 있다.
필드 절연막의 제1 부분(106)은 제1 핀형 패턴(110)의 단변에 접하도록 형성되므로, 제1 핀형 패턴의 제1 종단(110a) 및 제1 핀형 패턴의 제2 종단(110b)은 각각 필드 절연막의 제1 부분(106)과 접할 수 있다.
다시 말하면, 제2 방향(Y1)으로 길게 연장되도록 형성된 필드 절연막의 제1 부분(106) 사이에, 제1 핀형 패턴(110)이 위치할 수 있다.
제1 더미 게이트 스택(150)은 제1 핀형 패턴의 제1 종단(110a)에 인접하는 필드 절연막의 제1 부분(106) 상에 배치될 수 있다.
제2 더미 게이트 스택(250)은 제1 핀형 패턴의 제2 종단(110b)에 인접하는 필드 절연막의 제1 부분(106) 상에 배치될 수 있다. 제2 더미 게이트 스택(250)은 제2 방향(Y1)으로 연장될 수 있다. 제2 더미 게이트 스택(250)은 대응되는 필드 절연막의 제1 부분(106) 상에, 1개씩 형성될 수 있다.
제2 더미 게이트 스택(250)은 제2 더미 게이트 전극(260)과, 제2 더미 게이트 절연막(255)과, 제2 더미 스페이서(265)를 포함할 수 있다.
제1 게이트 스택(120)은 제1 더미 게이트 스택(150)과 제2 더미 게이트 스택(250) 사이에 배치될 수 있다.
도 8에서, 제1 더미 게이트 스택(150)과 제2 더미 게이트 스택(250) 사이에, 하나의 제1 게이트 스택(120)이 형성되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제1 더미 게이트 스택(150)과 제2 더미 게이트 스택(250) 사이에, 복수개의 게이트 스택이 형성될 수 있음은 물론이다.
제2 더미 게이트 전극(260)은 제2 방형(Y1)으로 연장되어 형성될 수 있다. 제2 더미 게이트 전극(260)은 제1 더미 게이트 전극(150)의 구조와 유사할 수 있다.
제2 더미 게이트 전극(260)은 도시된 것과 같이, 2층 이상의 금속층(DGM3, DGM4)이 적층될 수 있다. 예를 들어, 제3 더미 금속층(DMG3)은 일함수 조절을 하고, 제4 더미 금속층(DMG4)은 제3 더미 금속층(DMG3)에 의해 형성된 공간을 채우는 역할을 할 수 있다. 제2 더미 게이트 전극(260)은 제1 게이트 전극(130)과 실질적으로 동일한 물질을 포함할 수 있다.
제1 더미 게이트 전극(160)의 상면과, 제1 게이트 전극(130)의 상면과, 제2 더미 게이트 전극(260)의 상면은 서로 나란할 수 있다. 예를 들어, 제1 더미 게이트 전극(160)과, 제1 게이트 전극(130)과, 제2 더미 게이트 전극(260)이 평탄화 공정을 통해서 만들어지는 경우, 상면이 동일 평면 상에 놓일 수 있다.
다시 말하면, 제1 더미 게이트 스택(150)의 상면과, 제1 게이트 스택(120)의 상면과, 제2 더미 게이트 스택(250)의 상면은 서로 나란할 수 있다.
제2 더미 게이트 절연막(255)은 필드 절연막의 제1 부분(106)과 제2 더미 게이트 전극(260) 사이에 형성될 수 있다. 제2 더미 게이트 절연막(255)은 필드 절연막의 제1 부분(106)의 상면을 따라 형성될 수 있다.
제2 더미 게이트 절연막(255)은 제2 더미 경계막(256)과, 제2 더미 고유전율 절연막(257)을 포함할 수 있다. 제2 더미 고유전율 절연막(257)은 제2 더미 경계막(256) 상에 형성될 수 있다.
제2 더미 경계막(256)은 예를 들어, 실리콘 산화막을 포함할 수 있고, 제2 더미 고유전율 절연막(257)은 제1 고유전율 절연막(127)과 실질적으로 동일한 물질을 포함할 수 있다.
제2 더미 스페이서(265)는 제2 방향(Y1)으로 연장된 제2 더미 게이트 전극(260)의 측벽 상에 배치될 수 있다. 제2 더미 스페이서(265)는 제2 방향(Y1)으로 연장되는 제4 트렌치(260t)를 정의할 수 있다.
제2 더미 스페이서(265)는 제1 더미 스페이서(165)와 실질적으로 동일한 물질을 포함할 수 있다.
제2 더미 경계막(256)은 제4 트렌치(260t)의 바닥면에 형성될 수 있지만, 제4 트렌치(260t)의 측벽을 따라 형성되지 않을 수 있다. 제2 더미 고유전율 절연막(257)은 제4 트렌치(260t)의 측벽 및 바닥면을 따라 형성될 수 있다.
본 발명의 제3 실시예에 따른 반도체 장치에서, 제1 더미 게이트 절연막(155)의 두께(t2)와, 제2 더미 게이트 절연막(255)의 두께(t3)는 서로 다를 수 있다.
예를 들어, 제1 더미 게이트 절연막(155)의 두께(t2)는 제2 더미 게이트 절연막(255)의 두께(t3)보다 두꺼울 수 있다.
좀 더 구체적으로, 제1 더미 게이트 절연막(155)의 두께(t2)는 제1 더미 경계막(156)의 두께(t21) 및 제1 더미 고유전율 절연막(157)의 두께(t22)의 합일 수 있다. 또한, 제2 더미 게이트 절연막(255)의 두께(t3)는 제2 더미 경계막(256)의 두께(t31) 및 제2 더미 고유전율 절연막(257)의 두께(t32)의 합일 수 있다.
본 발명의 제3 실시예에 따른 반도체 장치에서, 제1 더미 경계막(156)의 두께(t21)는 제2 더미 경계막(256)의 두께(t31)와 다를 수 있다. 예를 들어, 제1 더미 경계막(156)의 두께(t21)는 제2 더미 경계막(256)의 두께(t31)보다 두꺼울 수 있다.
반면, 제2 더미 고유전율 절연막(257)의 두께(t32)는 제1 더미 고유전율 절연막(157)의 두께(t22)와 실질적으로 동일할 수 있다.
제1 더미 게이트 스택(150) 및 제2 더미 게이트 스택(250)은 각각 대응되는 필드 절연막의 제1 부분(106) 상에 형성될 수 있다. 또한, 제1 더미 게이트 스택(150)의 상면과, 제2 더미 게이트 스택(250)의 상면은 서로 나란할 수 있다.
제1 더미 게이트 절연막(155)의 두께(t2)가 제2 더미 게이트 절연막(255)의 두께(t3)보다 두꺼울 수 있으므로, 제1 더미 게이트 전극(160)의 높이(h41)는 제2 더미 게이트 전극(260)의 높이(h42)보다 낮을 수 있다.
도 10은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 8 및 도 9를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 10을 참고하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 제2 더미 게이트 절연막(255)은 제2 더미 고유전율 절연막(257)을 포함하지만, 제2 더미 경계막(256)을 포함하지 않을 수 있다.
다시 말하면, 제4 트렌치(260t)의 바닥면 및 측벽을 따라서 형성되는 제2 더미 고유전율 절연막(257)은 필드 절연막의 제1 부분(106)과 접촉할 수 있다.
도 11 및 도 12는 각각 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도 및 사시도이다. 도 13은 도 11 및 도 12의 D - D 및 E - E를 따라서 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 11 내지 도 13을 참고하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)는 제1 핀형 패턴(110)과, 제2 핀형 패턴(210)과, 제3 핀형 패턴(310)과, 제1 게이트 스택(120)과, 제3 게이트 스택(320)과, 제1 더미 게이트 스택(150)을 포함할 수 있다.
기판(100)은 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
예를 들어, 기판(100)의 제1 영역(I)은 고속 동작이 요구되는 트랜지스터가 형성되는 영역이고, 기판(100)의 제2 영역(II)은 고전력이 요구되는 트랜지스터가 형성되는 영역일 수 있다.
제1 핀형 패턴(110)과, 제2 핀형 패턴(210)과, 제1 더미 게이트 스택(150)과, 제1 게이트 스택(120)은 기판(100)의 제1 영역(I)에 형성될 수 있다.
제1 핀형 패턴(110)과, 제2 핀형 패턴(210)과, 제1 더미 게이트 스택(150)과, 제1 게이트 스택(120)에 관한 설명은 도 1 내지 도 5를 이용하여 설명한 것과 실질적으로 동일하므로, 생략한다.
또한, 기판(100)의 제1 영역(I)에 형성된 필드 절연막(105)에 관한 설명도 도 1 내지 도 5를 이용하여 설명한 것과 실질적으로 동일하므로, 생략한다.
제3 핀형 패턴(310)은 기판(100)으로부터 돌출되어 있을 수 있다. 제3 핀형 패턴(310)은 제3 방향(X2)을 따라서 연장될 수 있다.
제3 핀형 패턴(310)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
제3 핀형 패턴(310)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제3 핀형 패턴(310)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제3 핀형 패턴(310)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제3 핀형 패턴(310)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 제3 핀형 패턴(310)은 실리콘을 포함하는 실리콘 핀형 패턴인 것으로 설명한다.
필드 절연막(105)은 제3 핀형 패턴(310)의 주변에 배치될 수 있다, 필드 절연막(105)은 제3 핀형 패턴(310)의 일부를 둘러싸도록 형성될 수 있다. 제3 핀형 패턴(310)은 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다.
제3 게이트 스택(320)은 제4 방향(Y2)으로 연장되어, 제3 핀형 패턴(310)과 교차하도록 형성될 수 있다. 제3 게이트 스택(320)은 제3 핀형 패턴(110) 및 필드 절연막(105) 상에 배치될 수 있다.
제3 게이트 스택(320)은 제3 게이트 전극(330)과, 제3 게이트 절연막(325)과, 제3 스페이서(335)를 포함할 수 있다.
본 발명의 제5 실시예에 따른 반도체 장치에서, 제3 게이트 스택(320)의 폭(w3)은 제1 게이트 스택(120)의 폭(w1) 및 제1 더미 게이트 스택(150)의 폭(w2)과 다를 수 있다. 또한, 제1 게이트 스택(120)의 폭(w1)은 제1 더미 게이트 스택(150)의 폭(w2)과 실질적으로 동일할 수 있다.
예를 들어, 제3 게이트 스택(320)의 폭(w3)은 제1 게이트 스택(120)의 폭(w1) 및 제1 더미 게이트 스택(150)의 폭(w2)보다 클 수 있다. 다른 측면에서, 제3 게이트 전극(330)의 폭은 제1 게이트 전극(130)의 폭 및 제1 더미 게이트 전극(160)의 폭보다 클 수 있다.
제3 게이트 전극(330)은 제4 방향(Y2)으로 연장되어 형성될 수 있다. 제3 게이트 전극(330)은 금속층(MG5, MG6)을 포함할 수 있다. 제3 게이트 전극(330)은 도시된 것과 같이, 2층 이상의 금속층(MG5, MG6)이 적층될 수 있다. 제5 금속층(MG5)은 일함수 조절을 하고, 제6 금속층(MG6)은 제5 금속층(MG5)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제5 금속층(MG5) 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 제6 금속층(MG6)은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
이러한 제3 게이트 전극(330)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 11에서, 제3 게이트 스택(320)은 기판(100)의 제1 영역(I)에 형성된 필드 절연막의 제2 부분(107)에 대응될 수 있는 필드 절연막 상에 형성된다. 그러므로, 제1 더미 게이트 스택(150)의 상면과 제3 게이트 스택(320)의 상면이 서로 나란할 경우, 제1 더미 게이트 스택(150)의 높이(H4)는 제3 게이트 스택(320)의 높이(H5)보다 낮게 된다.
좀 더 구체적으로, 제1 더미 게이트 스택(150) 중 제1 더미 게이트 전극(160)의 높이는 제3 게이트 스택(320) 중 제3 게이트 전극(330)의 높이보다 낮게 된다.
제3 게이트 절연막(325)은 제3 경계막(326)과, 제3 고유전율 절연막(327)을 포함할 수 있다. 제3 고유전율 절연막(327)은 제3 경계막(326) 상에 형성될 수 있다. 도 4에서 도시된 것과 유사하게, 제3 경계막(326) 및 제3 고유전율 절연막(327)은 각각 필드 절연막(105)보다 위로 돌출된 제3 핀형 패턴(310)의 프로파일 및 필드 절연막(105)의 상면을 따라서 형성될 수 있다.
제3 경계막(326)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 제3 고유전율 절연막(327)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제3 고유전율 절연막(327)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제3 스페이서(335)는 제4 방향(Y2)으로 연장된 제3 게이트 전극(330)의 측벽 상에 배치될 수 있다. 제3 스페이서(335)는 제4 방향(Y2)으로 연장되는 제5 트렌치(330t)를 정의할 수 있다.
제3 경계막(326)은 제5 트렌치(330t)의 바닥면에 형성될 수 있지만, 제5 트렌치(330t)의 측벽을 따라 형성되지 않을 수 있다. 제3 고유전율 절연막(327)은 제5 트렌치(330t)의 측벽 및 바닥면을 따라 형성될 수 있다.
제3 소오스/드레인(340)은 제3 게이트 전극(130)의 양측에 배치되고, 제3 핀형 패턴(110) 상에 형성될 수 있다. 제3 소오스/드레인(340)은 에피층을 포함할 수 있다. 제3 소오스/드레인(340)은 상승된 소오스/드레인일 수 있다.
제1 게이트 절연막(125)의 두께는 제1 두께(t1)이고, 제1 더미 게이트 절연막(155)의 두께는 제2 두께(t2)이고, 제3 게이트 절연막(325)의 두께는 제4 두께(t4)일 수 있다.
본 발명의 제5 실시예에 따른 반도체 장치에서, 제1 게이트 절연막(125)의 두께(t1)는 제1 더미 게이트 절연막(155)의 두께(t2) 및 제3 게이트 절연막(325)의 두께(4)와 다를 수 있다.
예를 들어, 제1 더미 게이트 절연막(155)의 두께(t2) 및 제3 게이트 절연막(325)의 두께(t4)는 제1 게이트 절연막(125)의 두께(t2)보다 두꺼울 수 있다.
좀 더 구체적으로, 제1 게이트 절연막(125)의 두께(t1)는 제1 경계막(126)의 두께(t11) 및 제1 고유전율 절연막(127)의 두께(t12)의 합이고, 제1 더미 게이트 절연막(155)의 두께(t2)는 제1 더미 경계막(156)의 두께(t21) 및 제1 더미 고유전율 절연막(157)의 두께(t22)의 합일 수 있다. 또한, 제3 게이트 절연막(325)의 두께(t4)는 제3 경계막(326)의 두께(t41) 및 제3 고유전율 절연막(327)의 두께(t42)의 합일 수 있다.
본 발명의 제5 실시예에 따른 반도체 장치에서, 제1 경계막(126)의 두께(t11)는 제1 더미 경계막(156)의 두께(t21) 및 제3 경계막(326)의 두께(t41)와 다를 수 있다. 예를 들어, 제1 더미 경계막(156)의 두께(t21) 및 제3 경계막(326)의 두께(t41)는 제1 경계막(126)의 두께(t11)보다 두꺼울 수 있다.
또한, 본 발명의 제5 실시예에 따른 반도체 장치에서, 제1 더미 경계막(156)의 두께(t21)는 제3 경계막(326)의 두께(t41)와 실질적으로 동일할 수 있다. 제1 더미 경계막(156) 및 제3 경계막(326)은 동일 제조 공정에 의해 형성됨으로써, 제1 더미 경계막(156)의 두께(t21)와 제3 경계막(326)의 두께(t41)는 실질적으로 동일할 수 있다.
반면, 제1 고유전율 절연막(127)의 두께(t12)는 제1 더미 고유전율 절연막(157)의 두께(t22) 및 제3 고유전율 절연막(327)의 두께(t42)와 실질적으로 동일할 수 있지만, 이에 제한되는 것은 아니다.
제1 게이트 절연막(125)의 두께(t1)은 제3 게이트 절연막(325)의 두께(t4)보다 얇을 수 있다. 따라서, 제1 게이트 스택(120)의 상면 및 제3 게이트 스택(320)의 상면이 서로 나란할 경우, 제1 게이트 전극(130)의 높이는 제3 게이트 전극(330)의 높이보다 제5 두께(t5)만큼 높을 수 있다.
도 14은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 11 내지 도 13을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 14를 참고하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)는 제1 핀형 패턴(110)과 제1 게이트 스택(120) 사이에 형성되는 채널층(115)을 더 포함할 수 있다.
구체적으로, 채널층(115)는 제1 핀형 패턴(110)과 제1 게이트 절연막(125) 사이에 형성될 수 있다. 채널층(115)은 예를 들어, 제1 핀형 패턴(110)의 상면 상에 형성될 수 있다.
채널층(115)은 제1 핀형 패턴(110)을 이루는 물질과 다른 물질을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(110)이 실리콘 핀형 패턴일 경우, 채널층(115)은 실리콘보다 격자 상수가 큰 실리콘 게르마늄을 포함할 수 있다. 다시 말하면, 채널층(115)은 실리콘 게르마늄 채널층일 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 15를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 16을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 17 내지 도 19는 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 17은 태블릿 PC(1200)을 도시한 도면이고, 도 18은 노트북(1300)을 도시한 도면이며, 도 19는 스마트폰(1400)을 도시한 것이다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 210, 310: 핀형 패턴 115: 채널층
120, 220, 320: 게이트 스택 130, 230, 330: 게이트 전극
150, 250: 더미 게이트 스택 160, 260: 더미 게이트 전극
110, 210, 310: 핀형 패턴 115: 채널층
120, 220, 320: 게이트 스택 130, 230, 330: 게이트 전극
150, 250: 더미 게이트 스택 160, 260: 더미 게이트 전극
Claims (20)
- 제1 핀형 패턴;
상기 제1 핀형 패턴의 주변에 배치되고, 제1 부분과 제2 부분을 포함하는 필드 절연막으로, 상기 제1 부분은 상기 제2 부분으로부터 돌출되는 필드 절연막;
상기 필드 절연막의 제1 부분 상에, 제1 두께의 제1 더미 게이트 절연막을 포함하는 제1 더미 게이트 스택; 및
상기 필드 절연막의 제2 부분 상에, 상기 제1 핀형 패턴과 교차하고, 상기 제1 두께와 다른 제2 두께를 갖는 제1 게이트 절연막을 포함하는 제1 게이트 스택을 포함하고,
상기 제1 더미 게이트 스택은 제1 트렌치를 정의하는 제1 더미 스페이서를 포함하고, 상기 제1 게이트 스택은 제2 트렌치를 정의하는 제1 스페이서를 포함하고,
상기 제1 더미 게이트 절연막은 상기 제1 트렌치의 바닥면에 형성된 제1 더미 경계막과, 상기 제1 더미 경계막 상에 상기 제1 트렌치의 측벽 및 바닥면을 따라 형성되는 제1 더미 고유전율 절연막을 포함하고,
상기 제1 게이트 절연막은 상기 제2 트렌치의 바닥면에 형성된 경계막과, 상기 경계막 상에 상기 제2 트렌치의 측벽 및 바닥면을 따라 형성되는 고유전율 절연막을 포함하는 반도체 장치. - 제1 항에 있어서,
상기 제1 두께는 상기 필드 절연막의 제1 부분의 상면을 따라서 형성된 상기 제1 더미 게이트 절연막의 두께이고,
상기 제2 두께는 상기 제1 핀형 패턴의 상면을 따라서 형성된 상기 제1 게이트 절연막의 두께인 반도체 장치. - 제2 항에 있어서,
상기 제1 두께는 상기 제2 두께보다 두꺼운 반도체 장치. - 삭제
- 제1 항에 있어서,
상기 제1 더미 경계막은 상기 제1 트렌치의 측벽을 따라 비형성되고, 상기 경계막은 상기 제2 트렌치의 측벽을 따라 비형성되고,
상기 제1 더미 경계막의 두께는 상기 경계막의 두께보다 두꺼운 반도체 장치. - 제1 항에 있어서,
상기 필드 절연막의 제1 부분 상에, 상기 제1 두께보다 얇은 제3 두께의 제2 더미 게이트 절연막과, 제3 트렌치를 정의하는 제2 더미 스페이서를 포함하는 제2 더미 게이트 스택을 더 포함하고,
상기 제1 핀형 패턴은 제1 종단과 제2 종단을 포함하고,
상기 제1 더미 게이트 스택은 상기 제1 핀형 패턴의 제1 종단에 인접하여 배치되고,
상기 제2 더미 게이트 스택은 상기 제1 핀형 패턴의 제2 종단에 인접하여 배치되는 반도체 장치. - 제6 항에 있어서,
상기 제2 더미 게이트 절연막은 상기 제3 트렌치의 바닥면에 형성된 제2 더미 경계막과, 상기 제2 더미 경계막 상에 상기 제3 트렌치의 측벽 및 바닥면을 따라 형성되는 제2 더미 고유전율 절연막을 포함하는 반도체 장치. - 제7 항에 있어서,
상기 제1 더미 경계막은 상기 제1 트렌치의 측벽을 따라 비형성되고, 상기 제2 더미 경계막은 상기 제3 트렌치의 측벽을 따라 비형성되고,
상기 제1 더미 경계막의 두께는 상기 제2 더미 경계막의 두께보다 두꺼운 반도체 장치. - 제6 항에 있어서,
상기 제2 더미 게이트 절연막은 상기 필드 절연막의 제1 부분과 접촉하고, 상기 제3 트렌치의 측벽 및 바닥면을 따라 형성되는 제2 더미 고유전율 절연막을 포함하는 반도체 장치. - 기판의 제1 영역에 배치되는 제1 핀형 패턴;
상기 기판의 제2 영역에 배치되는 제2 핀형 패턴;
상기 제1 핀형 패턴 및 상기 제2 핀형 패턴의 주변에 배치되는 필드 절연막으로, 상기 제1 영역에 배치되는 필드 절연막은 제1 부분과, 제2 부분을 포함하고, 상기 제1 부분의 상면은 상기 제2 부분의 상면보다 높은 필드 절연막;
상기 필드 절연막의 제1 부분 상에, 더미 경계막과 상기 더미 경계막 상의 더미 고유전율 절연막을 포함하는 더미 게이트 스택;
상기 필드 절연막의 제2 부분 상에, 상기 제1 핀형 패턴과 교차하고, 제1 경계막과 상기 제1 경계막 상의 제1 고유전율 절연막을 포함하는 제1 게이트 스택으로, 상기 제1 경계막의 두께는 상기 더미 경계막의 두께와 다른 제1 게이트 스택; 및
상기 필드 절연막 상에, 상기 제2 핀형 패턴과 교차하고, 제2 경계막과 상기 제2 경계막 상의 제2 고유전율 절연막을 포함하는 제2 게이트 스택으로, 상기 제2 경계막의 두께는 상기 제1 경계막의 두께와 다른 제2 게이트 스택을 포함하는 반도체 장치. - 제10 항에 있어서,
상기 제2 경계막의 두께는 상기 제1 경계막의 두께보다 두꺼운 반도체 장치. - 제10 항에 있어서,
상기 더미 경계막의 두께는 상기 제1 경계막의 두께보다 두꺼운 반도체 장치. - 제10 항에 있어서,
상기 제1 게이트 스택은 제1 게이트 전극을 포함하고, 상기 제2 게이트 스택은 제2 게이트 전극을 포함하고,
상기 제1 게이트 전극의 폭은 상기 제2 게이트 전극의 폭과 다른 반도체 장치. - 제13 항에 있어서,
상기 더미 게이트 스택은 더미 게이트 전극을 포함하고,
상기 더미 게이트 전극의 폭은 상기 제1 게이트 전극의 폭과 실질적으로 동일한 반도체 장치. - 제13 항에 있어서,
상기 제1 게이트 전극의 상면과 상기 제2 게이트 전극의 상면은 서로 나란하고,
상기 제1 게이트 전극의 높이는 상기 제2 게이트 전극의 높이보다 높은 반도체 장치. - 제10 항에 있어서,
상기 더미 경계막과, 상기 제1 경계막과, 상기 제2 경계막은 각각 실리콘 산화막을 포함하는 반도체 장치. - 기판의 제1 영역에 배치되는 제1 핀형 패턴;
상기 기판의 제2 영역에 배치되고, 장변과 단변을 포함하는 제2 핀형 패턴;
상기 제1 핀형 패턴 및 제2 핀형 패턴의 주변에 배치되고, 상기 제2 핀형 패턴의 단변에 접하는 제1 부분과 상기 제2 핀형 패턴의 장변에 접하는 제2 부분을 포함하는 필드 절연막으로, 상기 제1 부분은 상기 제2 부분의 상면으로부터 돌출되는 필드 절연막;
상기 필드 절연막의 제1 부분 상에, 더미 경계막을 포함하는 더미 게이트 스택으로, 상기 더미 경계막은 실리콘 산화막을 포함하는 더미 게이트 스택; 및
상기 필드 절연막 상에, 제1 경계막을 포함하고, 상기 제1 핀형 패턴과 교차하고, 상기 더미 게이트 스택과 다른 폭을 갖는 제1 게이트 스택으로, 상기 제1 경계막은 실리콘 산화막을 포함하고, 상기 제1 경계막의 두께는 상기 더미 경계막의 두께와 실질적으로 동일한 제1 게이트 스택을 포함하는 반도체 장치. - 제17 항에 있어서,
상기 제1 게이트 스택의 폭은 상기 더미 게이트 스택의 폭보다 큰 반도체 장치. - 제17 항에 있어서,
상기 필드 절연막의 제2 부분 상에, 제2 경계막을 포함하고, 상기 제2 핀형 패턴과 교차하는 제2 게이트 스택을 더 포함하고,
상기 제2 경계막은 실리콘 산화막을 포함하고, 상기 제2 경계막의 두께는 상기 더미 경계막의 두께와 다른 반도체 장치. - 제1 종단과 제2 종단을 포함하는 핀형 패턴;
상기 핀형 패턴의 주위에 배치되는 제1 부분과 제2 부분을 포함하는 필드 절연막으로, 상기 제1 부분의 상면은 상기 제2 부분의 상면보다 높은 필드 절연막;
상기 제1 종단에 인접하는 상기 필드 절연막의 제1 부분 상에 배치되고, 제1 더미 게이트 전극과, 제1 더미 게이트 절연막을 포함하는 제1 더미 게이트 스택;
상기 제2 종단에 인접하는 상기 필드 절연막의 제1 부분 상에 배치되고, 제2 더미 게이트 전극과, 제2 더미 게이트 절연막을 포함하는 제2 더미 게이트 스택으로, 상기 제2 더미 게이트 전극의 높이는 상기 제1 더미 게이트 전극의 높이와 다른 제2 더미 게이트 스택; 및
상기 필드 절연막의 제2 부분 상에, 상기 핀형 패턴과 교차하는 게이트 스택을 포함하고,
상기 제1 더미 게이트 스택은 제1 트렌치를 정의하는 제1 더미 스페이서를 포함하고,
상기 게이트 스택은 제2 트렌치를 정의하는 제1 스페이서와, 게이트 절연막을 포함하고,
상기 제1 더미 게이트 절연막은 상기 제1 트렌치의 바닥면에 형성된 제1 더미 경계막과, 상기 제1 더미 경계막 상에 상기 제1 트렌치의 측벽 및 바닥면을 따라 형성되는 제1 더미 고유전율 절연막을 포함하고,
상기 게이트 절연막은 상기 제2 트렌치의 바닥면에 형성된 경계막과, 상기 경계막 상에 상기 제2 트렌치의 측벽 및 바닥면을 따라 형성되는 고유전율 절연막을 포함하는 반도체 장치.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150065131A KR102373622B1 (ko) | 2015-05-11 | 2015-05-11 | 반도체 장치 |
| US15/051,860 US9721950B2 (en) | 2015-05-11 | 2016-02-24 | Semiconductor device |
| CN201610288540.3A CN106158970B (zh) | 2015-05-11 | 2016-05-04 | 半导体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150065131A KR102373622B1 (ko) | 2015-05-11 | 2015-05-11 | 반도체 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160132525A KR20160132525A (ko) | 2016-11-21 |
| KR102373622B1 true KR102373622B1 (ko) | 2022-03-11 |
Family
ID=57277704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150065131A KR102373622B1 (ko) | 2015-05-11 | 2015-05-11 | 반도체 장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9721950B2 (ko) |
| KR (1) | KR102373622B1 (ko) |
| CN (1) | CN106158970B (ko) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9478556B2 (en) | 2014-09-11 | 2016-10-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| KR102285641B1 (ko) * | 2017-03-10 | 2021-08-03 | 삼성전자주식회사 | 반도체 장치 및 반도체 장치의 제조 방법 |
| KR102330087B1 (ko) * | 2017-04-03 | 2021-11-22 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| KR102343202B1 (ko) * | 2017-06-20 | 2021-12-23 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| US10658490B2 (en) | 2017-07-28 | 2020-05-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and formation method of isolation feature of semiconductor device structure |
| KR102469885B1 (ko) | 2017-09-11 | 2022-11-22 | 삼성전자주식회사 | 반도체 장치 |
| KR102410935B1 (ko) * | 2017-12-18 | 2022-06-21 | 에스케이하이닉스 주식회사 | 반도체장치 및 그 제조 방법 |
| US10916478B2 (en) | 2018-02-20 | 2021-02-09 | Globalfoundries U.S. Inc. | Methods of performing fin cut etch processes for FinFET semiconductor devices |
| KR102458311B1 (ko) | 2018-04-11 | 2022-10-24 | 삼성전자주식회사 | 집적회로 소자 |
| US10535751B2 (en) * | 2018-05-30 | 2020-01-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Selective silicon growth for gapfill improvement |
| KR102574322B1 (ko) * | 2018-06-27 | 2023-09-05 | 삼성전자주식회사 | 반도체 장치 |
| US11063065B2 (en) * | 2018-07-06 | 2021-07-13 | Samsung Electronics Co., Ltd. | Semiconductor device having a negative capacitance using ferroelectrical material |
| US10872961B2 (en) * | 2018-08-13 | 2020-12-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| CN111900088B (zh) * | 2019-05-05 | 2024-03-26 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| US11532723B2 (en) * | 2019-10-29 | 2022-12-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin-end gate structures and method forming same |
| US11488870B2 (en) * | 2020-03-10 | 2022-11-01 | United Microelectronics Corp. | Semiconductor device and method for fabricating the same |
| US20220068721A1 (en) * | 2020-08-31 | 2022-03-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | High Voltage Device |
| US12080776B2 (en) * | 2021-08-31 | 2024-09-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Field effect transistor with fin isolation structure and method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140151810A1 (en) | 2012-11-30 | 2014-06-05 | Shigenobu Maeda | Semiconductor devices including protruding insulation portions between active fins |
| US20140353763A1 (en) | 2013-06-03 | 2014-12-04 | Samsung Electronics Co., Ltd. | Semiconductor devices including fin-fets and methods of fabricating the same |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9166022B2 (en) * | 2010-10-18 | 2015-10-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin-like field effect transistor (FinFET) device and method of manufacturing same |
| JP2012174937A (ja) * | 2011-02-22 | 2012-09-10 | Sony Corp | 半導体装置、半導体装置の製造方法、半導体ウエハの貼り合わせ方法及び電子機器 |
| US8557666B2 (en) * | 2011-09-13 | 2013-10-15 | GlobalFoundries, Inc. | Methods for fabricating integrated circuits |
| US20130075818A1 (en) * | 2011-09-23 | 2013-03-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3D Semiconductor Device and Method of Manufacturing Same |
| US8847319B2 (en) * | 2012-03-09 | 2014-09-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy structure for multiple gate dielectric interface and methods |
| US8586436B2 (en) * | 2012-03-20 | 2013-11-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming a variety of replacement gate types including replacement gate types on a hybrid semiconductor device |
| US8941177B2 (en) * | 2012-06-27 | 2015-01-27 | International Business Machines Corporation | Semiconductor devices having different gate oxide thicknesses |
| KR102014724B1 (ko) * | 2013-01-23 | 2019-08-27 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
| US8993399B2 (en) * | 2013-05-17 | 2015-03-31 | International Business Machines Corporation | FinFET structures having silicon germanium and silicon fins |
| KR101998666B1 (ko) * | 2013-06-25 | 2019-10-02 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102072410B1 (ko) * | 2013-08-07 | 2020-02-03 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102025309B1 (ko) * | 2013-08-22 | 2019-09-25 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
| US9379106B2 (en) * | 2013-08-22 | 2016-06-28 | Samsung Electronics Co., Ltd. | Semiconductor devices having 3D channels, and methods of fabricating semiconductor devices having 3D channels |
| KR102085525B1 (ko) * | 2013-11-27 | 2020-03-09 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102169629B1 (ko) * | 2013-12-09 | 2020-10-26 | 삼성전자주식회사 | 반도체 소자의 테스트 패턴 |
| US9431537B2 (en) * | 2014-03-26 | 2016-08-30 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of fabricating the same |
| KR102287398B1 (ko) * | 2015-01-14 | 2021-08-06 | 삼성전자주식회사 | 반도체 장치 |
| KR102274750B1 (ko) * | 2015-01-27 | 2021-07-07 | 삼성전자주식회사 | 반도체 장치 제조 방법 |
-
2015
- 2015-05-11 KR KR1020150065131A patent/KR102373622B1/ko active IP Right Grant
-
2016
- 2016-02-24 US US15/051,860 patent/US9721950B2/en active Active
- 2016-05-04 CN CN201610288540.3A patent/CN106158970B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140151810A1 (en) | 2012-11-30 | 2014-06-05 | Shigenobu Maeda | Semiconductor devices including protruding insulation portions between active fins |
| US20140353763A1 (en) | 2013-06-03 | 2014-12-04 | Samsung Electronics Co., Ltd. | Semiconductor devices including fin-fets and methods of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20160132525A (ko) | 2016-11-21 |
| US9721950B2 (en) | 2017-08-01 |
| CN106158970A (zh) | 2016-11-23 |
| US20160336315A1 (en) | 2016-11-17 |
| CN106158970B (zh) | 2021-08-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |