[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR102356827B1 - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

박막 트랜지스터 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR102356827B1
KR102356827B1 KR1020150030485A KR20150030485A KR102356827B1 KR 102356827 B1 KR102356827 B1 KR 102356827B1 KR 1020150030485 A KR1020150030485 A KR 1020150030485A KR 20150030485 A KR20150030485 A KR 20150030485A KR 102356827 B1 KR102356827 B1 KR 102356827B1
Authority
KR
South Korea
Prior art keywords
electrode
organic layer
layer
pattern
gate
Prior art date
Application number
KR1020150030485A
Other languages
English (en)
Other versions
KR20160108660A (ko
Inventor
김병용
전웅기
김현진
송진호
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020150030485A priority Critical patent/KR102356827B1/ko
Priority to US14/997,357 priority patent/US10128278B2/en
Priority to CN201610122283.6A priority patent/CN105938839B/zh
Publication of KR20160108660A publication Critical patent/KR20160108660A/ko
Application granted granted Critical
Publication of KR102356827B1 publication Critical patent/KR102356827B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H01L29/78618—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L27/3262—
    • H01L27/3274—
    • H01L29/78606—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6732—Bottom-gate only TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6746—Amorphous silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/451—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/125—Active-matrix OLED [AMOLED] displays including organic TFTs [OTFT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13069—Thin film transistor [TFT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Nonlinear Science (AREA)
  • Geometry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

박막 트랜지스터 기판은 1 방향으로 연장되는 게이트 라인과 전기적으로 연결되는 게이트 전극, 상기 게이트 전극과 중첩하는 액티브 패턴, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인과 전기적으로 연결되고, 상기 액티브 패턴 상에 배치되는 소스 전극 및 상기 소스 전극과 이격되어 배치되는 드레인 전극을 포함하는 스위칭 소자, 상기 스위칭 소자 상에 배치되는 유기막, 상기 유기막 상에 배치되는 제1 전극 및 상기 제1 전극과 중첩하며, 상기 드레인 전극과 전기적으로 연결되고, 상기 제1 전극보다 두껍게 형성되는 제2 전극을 포함한다.

Description

박막 트랜지스터 기판 및 그 제조 방법 {THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 기판 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 표시 장치에 사용될 수 있는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
일반적으로 액정 표시 패널은 박막 트랜지스터 기판, 박막 트랜지스터 기판과 마주하는 상부 기판, 및 박막 트랜지스터 기판과 상부 기판과의 사이에 개재된 액정층으로 이루어진다. 박막 트랜지스터 기판은 복수의 신호 배선들과 상기 신호 배선들에 연결된 복수의 박막 트랜지스터들이 형성된다.
일반적으로 액정 표시 패널은 TN(twisted nematic) 모드를 이용하고 있으며, 최근에는 광시야각 확보를 위해 PLS (plane to line switching) 모드를 많이 이용하고 있다.
상기 PLS 모드의 액정 표시 패널은 박막 트랜지스터가 형성되는 박막 트랜지스터(thin film Transistor) 기판 상에 화소 전극 및 상기 화소 전극과 중첩되는 공통 전극을 형성하여 상기 화소 전극과 상기 공통 전극 간에 인가된 전계에 의해 수평 배향된 액정 분자들이 회전함에 따라 계조를 구현한다.
상기PLS 모드의 액정 표시 패널의 화소 전극은 컨택홀을 통해 드레인 전극과 전기적으로 연결된다. 저해상도 액정 표시 패널에서는 상기 컨택홀이 유기막을 노출시키지 않는다. 그러나, 고해상도 액정 표시 패널에서는 개구율 극대화를 위해 컨택홀이 유기막을 노출시키는 구조를 갖게 된다.
상기 유기막이 노출되는 경우, 컨택홀 형성과정에서 유기막 표면에 손상이 발생된다. 유기막 표면에 손상되어 유기막이 친수성을 가지게 되므로, 유기막 표면에 H20가 흡착된다. 이에 따라, AUA(active unfilled area)가 발생할 수 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 AUA를 방지할 수 있는 박막 트랜지스터 기판을 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 박막 트랜지스터 기판의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터 기판은 1 방향으로 연장되는 게이트 라인과 전기적으로 연결되는 게이트 전극, 상기 게이트 전극과 중첩하는 액티브 패턴, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인과 전기적으로 연결되고, 상기 액티브 패턴상에 배치되는 소스 전극 및 상기 소스 전극과 이격되어 배치되는 드레인 전극을 포함하는 스위칭 소자, 상기 스위칭 소자 상에 배치되는 유기막, 상기 유기막 상에 배치되는 제1 전극 및 상기 제1 전극과 중첩하며, 상기 드레인 전극과 전기적으로 연결되고, 상기제1 전극보다 두껍게 형성되는 제2 전극을 포함한다.
본 발명의 일 실시예에 있어서, 상기 박막 트랜지스터 기판은 상기 제1 전극과 상기 제2 전극 사이에 배치되어 상기 제1 전극과 상기 제2 전극을 절연시키는 패시베이션층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 패시베이션층은 상기 드레인 전극 및 상기 유기막을 부분적으로 노출시키는 컨택홀을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 유기막은 표면에 복수개의 요철이 형성되는 구조를 가지며, 상기 요철들의 평균 높이는 300Å 이하일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 전극은 투명 도전성 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 전극의 두께는 750Å 이상 1000Å 이하일 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터 기판은 1 방향으로 연장되는 게이트 라인과 전기적으로 연결되는 게이트 전극, 상기 게이트 전극과 중첩하는 액티브 패턴, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인과 전기적으로 연결되고, 상기 액티브 패턴상에 배치되는 소스 전극 및 상기 소스 전극과 이격되어 배치되는 드레인 전극을 포함하는 스위칭 소자, 상기 스위칭 소자 상에 배치되는 유기막, 상기 유기막 상에 배치되는 제1 전극, 상기 제1 전극과 중첩하며, 상기 드레인 전극과 전기적으로 연결되는 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치되어 상기 제1 전극과 상기 제2 전극을 절연시키고, 상기 드레인 전극 및 상기 유기막을 부분적으로 노출시키는 컨택홀을 갖는 패시베이션층 및 상기 컨택홀 내에 배치되며, 상기 노출되는 유기막을 커버하는 커버 패턴을 포함한다.
본 발명의 일 실시예에 있어서, 상기 커버 패턴은 상기 노출되는 유기막 및 상기 노출되는 드레인 전극을 커버할 수 있다.
본 발명의 일 실시예에 있어서, 상기 커버 패턴은 상기 제1 전극과 동일한 층으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 커버 패턴은 상기 제1 전극과 절연되고, 상기 제2 전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 전극은 투명 도전성 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 유기막은 표면에 복수개의 요철이 형성되는 구조를 가지며, 상기 요철들의 평균 높이는 300Å 이하일 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 베이스 기판 위에, 제1 방향으로 연장되는 게이트 라인, 상기 게이트 라인과 전기적으로 연결되는 게이트 전극을 포함하는 게이트 금속 패턴을 형성하는 단계, 상기 게이트 전극과 중첩하는 액티브 패턴을 형성하는 단계, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 상기 데이터라인과 전기적으로 연결되고, 상기 액티브 패턴상에 배치되는 소스 전극 및 상기 소스 전극과 이격되어 배치되는 드레인 전극을 포함하는 데이터 금속 패턴을 형성하는 단계, 상기 데이터 금속 패턴 상에 유기막을 형성하는 단계, 상기 유기막 상에 제1 전극을 형성하는 단계, 상기 제1 전극 상에 패시베이션층을 형성하는 단계, 상기 패시베이션층을 7kW 내지 13kW의 전력을 이용한 건식 식각 방법으로 식각하여 상기 유기막과 상기 드레인 전극을 부분적으로 노출시키는 컨택홀을 형성하는 단계 및 상기 패시베이션층 상에 상기 드레인 전극과 전기적으로 연결되는 제2 전극을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 제2 전극의 두께는 상기 제1 전극의 두께보다 두꺼울 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 전극의 두께는 750Å 이상 1000Å 이하일 수 있다.
본 발명의 일 실시예에 있어서, 상기 박막 트랜지스터 기판의 제조 방법은 상기 제1 전극을 형성하는 단계는 상기 제1 전극과 동일한 층에 배치되는 커버 패턴을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 커버 패턴은 상기 노출되는 유기막을 커버할 수 있다.
본 발명의 일 실시예에 있어서, 상기 커버 패턴은 상기 노출되는 유기막 및 상기 노출되는 드레인 전극을 커버할 수 있다.
본 발명의 일 실시예에 있어서, 상기 커버 패턴은 상기 제1 전극과 절연되고, 상기 제2 전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극, 상기 제2 전극 및 상기 커버 패턴은 투명 도전성 물질을 포함할 수 있다.
본 발명의 실시예들에 따르면, 제2 패시베이션 층을 낮은 전력을 이용하여 식각하므로, 유기막의 손상을 줄일 수 있다. 이에 따라, 유기막 표면에 H2O가 흡착되지 않으며, AUA(active unfilled area)의 발생을 방지할 수 있다.
또한, 화소 전극의 두께를 두껍게 형성하여, 굴곡을 갖는 유기막 표면을 완전히 커버할 수 있다. 이에 따라, 유기막 표면에 H2O가 흡착되지 않으며, AUA(active unfilled area)의 발생을 방지할 수 있다.
또한, 공통 전극과 동일한 층으로 형성되는 커버 패턴으로 노출되는 유기막을 완전히 커버한다. 이에 따라, 유기막 표면에 H2O가 흡착되지 않으며, AUA(active unfilled area)의 발생을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이다.
도 2는 도 1의 I-I'라인을 따라 절단한 단면도이다.
도 3 내지 도 12는 도 2의 박막 트랜지스터 기판의 제조 방법을 나타낸 단면도들이다.
도 13은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이다.
도 14는 도 13의 II-II'라인을 따라 절단한 단면도이다.
도 15 내지 도 20은 도 14의 박막 트랜지스터 기판의 제조 방법을 나타낸 단면도들이다.
도 21은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이다.
도 22는 도 21의 III-III'라인을 따라 절단한 단면도이다.
도 23 내지 도 28은 도 22의 박막 트랜지스터 기판의 제조 방법을 나타낸 단면도들이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이다. 도 2는 도 1의 I-I'라인을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(10)은 베이스 기판(100), 게이트 라인(GL) 및 게이트 전극(GE)을 포함하는 게이트 금속 패턴, 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 데이터 금속 패턴, 게이트 절연층(110), 액티브 패턴(AP), 제1 패시베이션층(120), 유기막(130), 공통 전극(CE), 제2 패시베이션층(160) 및 화소 전극(PE)을 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 게이트 라인(GL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 게이트 라인(GL)은 상기 스위칭 소자(SW)의 게이트 전극(GE)과 전기적으로 연결된다. 또는 상기 게이트 라인(GL)의 일부가 상기 게이트 전극(GE)을 형성할 수 있다.
상기 게이트 라인(GL) 및 상기 게이트 전극(GE) 상에는 게이트 절연층(110)이 형성된다. 상기 게이트 절연층(110)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 게이트 절연층(110)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면, 상기 게이트 절연층(110)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 게이트 절연층(110)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 게이트 절연층(110) 상에 액티브 패턴(AP)이 형성된다. 상기 액티브 패턴(AP)은 반도체 패턴 및 오믹콘택 패턴을 포함할 수 있다. 상기 반도체 패턴은 실리콘 반도체 물질을 포함할 수 있고, 예를 들어, 비정질 실리콘을 들 수 있다. 상기 오믹콘택 패턴은 상기 반도체 패턴과 상기 소스 전극(SE) 사이에 개재되고, 상기 반도체 패턴과 상기 드레인 전극(DE) 사이에 개재된다. 상기 오믹 콘택 패턴은 n형 불순물이 고농도로 도핑된 비정질 실리콘을 포함할 수 있다.
상기 액티브 패턴(AP) 상에 데이터 금속 패턴이 형성된다. 상기 데이터 금속 패턴은 상기 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 상기 데이터 금속 패턴은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 데이터 금속 패턴 상에는 제1 패시베이션층(120)이 형성된다. 상기 제1 패시베이션층(120)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 패시베이션층(120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면, 상기 제1 패시베이션층(120)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제1 패시베이션층(120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제1 패시베이션층(120) 상에는 상기 유기막(130)이 형성된다. 상기 유기막(130)은 상기 표시 기판(10)의 상면을 실질적으로 평탄화함으로써, 단차로 인해 발생하는 문제, 예를 들어, 신호 배선의 단선 등을 방지할 수 있다. 상기 유기막(130)은 유기 물질을 포함하는 절연층일 수 있다. 예를 들어 상기 유기막(130)은 컬러 필터층 일 수 있다. 상기 유기막(130)이 컬러 필터층으로 형성되는 경우, 상기 컬러 필터층은 적색, 녹색, 청색 및 백색을 갖는 컬러필터층 중 하나일 수 있다.
상기 유기막(130) 상에는 상기 공통 전극(CE)이 형성된다. 상기 공통 전극(CE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 공통 전극(CE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 공통 전극(CE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 공통 전극(CE)에는 공통 전압이 인가된다.
상기 공통 전극(CE) 상에는 제2 패시베이션층(160)이 형성된다. 상기 제2 패시베이션층(160)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 패시베이션층(160)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면, 상기 제2 패시베이션층(160)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제2 패시베이션층(160)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 공통 전극(CE)은 공통전극 홀(CH)을 갖는다. 상기 공통전극 홀(CH)은 상기 드레인 전극(DE) 및 상기 유기막(130)을 부분적으로 노출 시킨다. 상기 유기막(130)은 유기막 홀(OH)을 갖는다. 상기 유기막 홀(OH)은 상기 드레인 전극(DE)을 부분적으로 노출시킨다. 상기 제2 패시베이션층(160)은 패시베이션 홀(PH)을 갖는다. 상기 패시베이션 홀(PH)은 상기 드레인 전극(DE) 및 상기 유기막(130)을 부분적으로 노출 시킨다.
상기 패시베이션 홀(PH)은 상기 제2 패시베이션층(160)을 건식 식각하여 형성할 수 있다. 본 실시예에 따른 패시베이션 홀(PH)은 상기 제2 패시베이션층(160)을 7kW 내지 13kW의 전력으로 건식 식각하여 형성할 수 있다. 바람직하게는 상기 패시베이션 홀(PH)은 상기 제2 패시베이션층(160)을 10kW의 전력으로 건식 식각하여 형성할 수 있다.
상기 제2 패시베이션층(160)을 건식 식각하는 경우 상기 유기막(130)의 표면이 손상될 수 있다. 상기 유기막(130)의 표면이 손상되는 경우, 상기 유기막(130)의 표면에 굴곡이 형성될 수 있다. 이에 따라, 상기 유기막(130)의 표면에 H2O가 흡착될 수 있으며, AUA(active unfilled area)가 발생할 수 있다.
그러나, 본 실시예에 따른 상기 제2 패시베이션층(160)은 10kW의 전력으로 건식 식각하여 형성된다. 즉, 비교적 낮은 전력을 이용하여 식각하므로, 상기 유기막(130)의 표면을 적게 손상시킬 수 있다. 따라서, 상기 유기막(130)의 표면에 형성되는 굴곡이 감소될 수 있다. 따라서, 유기막 표면에 H2O가 흡착되지 않으며, AUA(active unfilled area)의 발생을 방지할 수 있다.
상기 제2 패시베이션층(160) 상에는 상기 화소 전극(PE)이 형성된다. 상기 화소 전극(PE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 화소 전극(PE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 화소 전극(PE)은 슬릿 형상을 가질 수 있다. 상기 화소 전극(PE)은 상기 공통 전극(CE)과 중첩한다. 이에 따라, 상기 화소 전극(PE)과 상기 공통 전극(CE)간에 인가된 전계에 의해 수평 배향된 액정 분자들이 회전함에 따라 계조를 구현한다.
본 실시예에서 상기 화소 전극(PE)은 750 이상 1000 이하의 두께를 가질 수 있다. 상기 화소 전극(PE)은 상기 노출되는 유기막(130)을 커버한다. 상기 유기막(130)은 상기 제2 패시베이션(160)을 식각하는 과정에서 손상을 받게 된다. 이에 따라, 상기 유기막(130)의 표면에 굴곡이 형성될 수 있다. 상기 화소 전극(PE)이 550 이하의 두께를 갖는 경우, 노출되는 유기막(130)의 표면을 완전히 커버하지 못한다. 이에 따라, 노출되는 상기 유기막(130)의 표면에 H2O가 흡착될 수 있으며, AUA(active unfilled area)가 발생할 수 있다.
그러나 본 발명의 일 실시예에 따른 화소 전극(PE)은 750 이상 1000 이하의 두께를 가지므로, 상기 노출되는 유기막(130)을 완전히 커버할 수 있다. 따라서, 유기막(130) 표면에 H2O가 흡착되지 않으며, AUA(active unfilled area)의 발생을 방지할 수 있다.
도 3 내지 도 12는 도 2의 박막 트랜지스터 기판의 제조 방법을 나타낸 단면도들이다.
도 3을 참조하면, 상기 베이스 기판(100) 위에 게이트 전극(GE)을 형성한다. 구체적으로, 상기 베이스 기판(100) 위에 게이트 금속층을 형성한 후, 이를 패터닝하여, 게이트 금속 패턴을 형성한다. 상기 게이트 금속 패턴은 상기 게이트 전극(GE) 및 게이트 라인(GL)을 포함할 수 있다.
상기 베이스 기판(100)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
다음으로, 상기 게이트 라인 및 상기 게이트 전극(GE)을 커버하는 게이트 절연층(110)을 형성한다. 상기 게이트 절연층(110)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 게이트 절연층(110)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면 상기 게이트 절연층(110)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 게이트 절연층(110)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
도 4를 참조하면, 상기 게이트 절연층(110) 위에 액티브 패턴(AP) 및 데이터 금속 패턴을 형성한다. 상기 데이터 금속 패턴은 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 이후 상기 데이터 금속 패턴이 형성된 베이스 기판(100) 상에 제1 패시베이션층(120)을 형성한다.
상기 액티브 패턴(AP)은 반도체 패턴 및 오믹콘택 패턴을 포함할 수 있다. 상기 반도체 패턴은 실리콘 반도체 물질을 포함할 수 있고, 예를 들어, 비정질 실리콘을 들 수 있다. 상기 오믹콘택 패턴은 상기 반도체 패턴과 상기 소스 전극(SE) 사이에 개재되고, 상기 반도체 패턴과 상기 드레인 전극(DE) 사이에 개재된다. 상기 오믹 콘택 패턴은 n형 불순물이 고농도로 도핑된 비정질 실리콘을 포함할 수 있다.
상기 액티브 패턴(AP) 상에 데이터 금속 패턴이 형성된다. 상기 데이터 금속 패턴은 상기 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 상기 데이터 금속 패턴은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 데이터 금속 패턴 상에는 제1 패시베이션층(120)이 형성된다. 상기 제1 패시베이션층(120)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 패시베이션층(120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면, 상기 제1 패시베이션층(120)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제1 패시베이션층(120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
도 5를 참조하면, 제1 패시베이션층(120) 상에 유기막(130)이 형성된다. 이후 상기 유기막(130)을 패터닝하여 유기막 홀(OH)을 형성한다.
상기 유기막(130)은 상기 표시 기판(10)의 상면을 실질적으로 평탄화함으로써, 단차로 인해 발생하는 문제, 예를 들어, 신호 배선의 단선 등을 방지할 수 있다. 상기 유기막(130)은 유기 물질을 포함하는 절연층일 수 있다. 예를 들어 상기 유기막(130)은 컬러 필터층 일 수 있다. 상기 유기막(130)이 컬러 필터층으로 형성되는 경우, 상기 컬러 필터층은 적색, 녹색, 청색 및 백색을 갖는 컬러필터층 중 하나일 수 있다.
상기 유기막 홀(OH)은 상기 드레인 전극(DE)을 부분적으로 노출시킬 수 있다.
도 6을 참조하면, 상기 유기막 홀(OH)이 형성된 상기 베이스 기판(100) 상에 상기 공통 전극(CE)을 형성한다. 상기 공통 전극(CE)은 공통 전극 홀(CH)를 가질 수 있다.
상기 공통 전극(CE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 공통 전극(CE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 공통 전극(CE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 공통 전극(CE)에는 공통 전압이 인가된다. 상기 공통 전극은 550 이하의 두께를 가질 수 있다.
상기 공통 전극 홀(CH)은 상기 드레인 전극(DE) 및 상기 유기막(130)을 부분적으로 노출시킬 수 있다.
도 7을 참조하면, 상기 공통 전극 홀(CH)이 형성된 상기 베이스 기판(100) 상에 상기 제2 패시베이션층(160)이 형성된다. 이후 상기 제2 패시베이션층(160)을 패터닝하여 패시베이션 홀(PH)을 형성한다.
상기 제2 패시베이션층(160)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 패시베이션층(160)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면, 상기 제2 패시베이션층(160)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제2 패시베이션층(160)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제2 패시베이션층(160)은 부분적으로 노출된 상기 드레인 전극(DE), 상기 제1 패시베이션층(120), 상기 유기막(130) 및 상기 공통 전극(CE)을 커버할 수 있다.
상기 패시베이션 홀(PH)은 상기 제2 패시베이션층(160)을 건식 식각하여 형성할 수 있다. 예를 들어, 상기 패시베이션 홀(PH)은 상기 2 패시베이션층(160)을 7kW 내지 13kW의 전력으로 건식 식각하여 형성할 수 있다. 바람직하게는 상기 패시베이션 홀(PH)은 상기 제2 패시베이션층(160)을 10kW의 전력으로 건식 식각하여 형성할 수 있다.
상기 제2 패시베이션층(160)을 건식 식각하는 경우 상기 유기막(130)의 표면이 손상될 수 있다. 상기 유기막(130)의 표면이 손상되는 경우, 상기 유기막(130)의 표면에 굴곡이 형성될 수 있다. 이에 따라, 상기 유기막(130)의 표면에 H2O가 흡착될 수 있으며, AUA(active unfilled area)가 발생할 수 있다.
그러나, 본 실시예에 따른 상기 제2 패시베이션층(160)은 10kW의 전력으로 건식 식각하여 형성된다. 즉, 비교적 낮은 전력을 이용하여 식각하므로, 상기 유기막(130)의 표면을 적게 손상시킬 수 있다. 따라서, 상기 유기막(130)의 표면에 형성되는 굴곡이 감소될 수 있다. 따라서, 유기막 표면에 H2O가 흡착되지 않으며, AUA(active unfilled area)의 발생을 방지할 수 있다.
도 8을 참조하면, 높은 전력을 이용하여 상기 제2 패시베이션층(160)을 건식 식각한 상기 유기막(130)의 단면이 도시된다.
상기 제2 패시베이션층(160)을 높은 전력을 이용하여 식각하는 경우, 상기 유기막(130)의 표면이 손상될 수 있다. 이에 따라, 상기 유기막(130)의 표면에 굴곡이 형성될 수 있다. 예를 들어 상기 유기막(130)의 표면은 제1 높이(d1)를 갖는 굴곡을 가질 수 있다. 상기 제1 높이(d1)는 약 2184Å 일 수 있다.
이후 공정에서 상기 노출된 유기막(130)의 표면에는 화소 전극(PE)이 형성된다. 그러나, 상기 유기막(130)의 표면은 제1 높이(d1)를 갖는 굴곡이 형성되므로, 상기 화소 전극(PE)이 상기 유기막의 표면을 완전히 커버하지 못한다. 이에 따라, 노출되는 상기 유기막(130)의 표면에 H2O가 흡착될 수 있으며, AUA(active unfilled area)가 발생할 수 있다.
도 9를 참조하면, 낮은 전력을 이용하여 상기 제2 패시베이션층(160)을 건식 식각한 상기 유기막(130)의 단면이 도시된다.
상기 제2 패시베이션층(160)을 낮은 전력을 이용하여 식각하는 경우, 상기 유기막(130)의 표면이 비교적 적게 손상될 수 있다. 이에 따라, 상기 유기막(130)의 표면에 비교적 적은 굴곡이 형성될 수 있다. 예를 들어 상기 유기막(130)의 표면은 제2 높이(d2)를 갖는 굴곡을 가질 수 있다. 상기 제2 높이(d1)는 약 251Å 일 수 있다.
상기 제2 패시베이션층(160)은 7kW 내지 13kW의 전력으로 건식 식각될 수 있다. 바람직하게는 상기 제2 패시베이션층(160)을 10kW의 전력으로 건식 식각할 수 있다. 상기 제2 패시베이션층(160)을 건식 식각하는 경우 상기 유기막(130)의 표면이 손상될 수 있다. 상기 유기막(130)의 표면이 손상되는 경우, 상기 유기막(130)의 표면에 굴곡이 형성될 수 있다. 이에 따라, 상기 유기막(130)의 표면에 H2O가 흡착될 수 있으며, AUA(active unfilled area)가 발생할 수 있다.
그러나, 본 실시예에 따른 상기 제2 패시베이션층(160)은 10kW의 전력으로 건식 식각하여 형성된다. 즉, 비교적 낮은 전력을 이용하여 식각하므로, 상기 유기막(130)의 표면을 적게 손상시킬 수 있다. 따라서, 상기 유기막(130)의 표면에 형성되는 굴곡이 감소될 수 있다. 따라서, 유기막 표면에 H2O가 흡착되지 않으며, AUA(active unfilled area)의 발생을 방지할 수 있다.
도 10을 참조하면, 상기 패시베이션 홀(PH)이 형성된 상기 베이스 기판(100) 상에 투명 전극층(170)을 형성한다.
상기 투명 전극층(170)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 투명 전극층(170)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
본 실시예에 따른 투명 전극층(170)은 750Å 이상 1000Å 이하의 두께를 가질 수 있다. 상기 투명 전극층(170)은 상기 노출되는 유기막(130)을 커버한다. 상기 유기막(130)은 상기 제2 패시베이션(160)을 식각하는 과정에서 손상을 받게 된다. 이에 따라, 상기 유기막(130)의 표면에 굴곡이 형성될 수 있다. 상기 투명 전극층(170)이 550Å 이하의 두께를 갖는 경우, 노출되는 유기막(130)의 표면을 완전히 커버하지 못한다. 이에 따라, 노출되는 상기 유기막(130)의 표면에 H2O가 흡착될 수 있으며, AUA(active unfilled area)가 발생할 수 있다.
그러나 본 발명의 일 실시예에 따른 투명 전극층(170)은 750Å 이상 1000Å 이하의 두께를 가지므로, 상기 노출되는 유기막(130)을 완전히 커버할 수 있다. 따라서, 유기막(130) 표면에 H2O가 흡착되지 않으며, AUA(active unfilled area)의 발생을 방지할 수 있다.
도 11을 참조하면, 화소 전극(PE)이 550Å 이하의 두께로 형성되는 경우 유기막(130) 표면의 단면이 도시된다.
상기 화소 전극(PE)은 상기 노출되는 유기막(130)을 커버한다. 상기 유기막(130)은 상기 제2 패시베이션(160)을 식각하는 과정에서 손상을 받게 된다. 이에 따라, 상기 유기막(130)의 표면에 굴곡이 형성될 수 있다. 상기 화소 전극(PE)이 550Å 이하의 두께를 갖는 경우, 노출되는 유기막(130)의 표면을 완전히 커버하지 못한다. 이에 따라, 노출되는 상기 유기막(130)의 표면에 H2O가 흡착될 수 있으며, AUA(active unfilled area)가 발생할 수 있다.
도 12를 참조하면, 화소 전극(PE)이 750Å 이상 1000Å 이하의 두께로 형성되는 경우 유기막(130) 표면의 단면이 도시된다.
상기 소 전극(PE)이 750Å 이상 1000Å 이하의 두께로 형성되는 경우 유기막(130)의 표면을 완전히 커버할 수 있다. 따라서, 유기막(130) 표면에 H2O가 흡착되지 않으며, AUA(active unfilled area)의 발생을 방지할 수 있다.
도 2를 참조하면, 상기 투명 전극층(170)을 패터닝하여 화소 전극(PE)을 형성한다.
상기 화소 전극(PE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 화소 전극(PE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 화소 전극(PE)은 슬릿 형상을 가질 수 있다. 상기 화소 전극(PE)은 상기 공통 전극(CE)과 중첩한다. 이에 따라, 상기 화소 전극(PE)과 상기 공통 전극(CE)간에 인가된 전계에 의해 수평 배향된 액정 분자들이 회전함에 따라 계조를 구현한다.
도 13은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이다. 도 14는 도 13의 II-II'라인을 따라 절단한 단면도이다.
도 13 및 도 14를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(20)은 베이스 기판(1100), 게이트 라인(GL) 및 게이트 전극(GE)을 포함하는 게이트 금속 패턴, 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 데이터 금속 패턴, 게이트 절연층(1110), 액티브 패턴(AP), 제1 패시베이션층(1120), 유기막(1130), 공통 전극(CE), 커버 패턴(CP), 제2 패시베이션층(1160) 및 화소 전극(PE)을 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 게이트 라인(GL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 게이트 라인(GL)은 상기 스위칭 소자(SW)의 게이트 전극(GE)과 전기적으로 연결된다. 또는 상기 게이트 라인(GL)의 일부가 상기 게이트 전극(GE)을 형성할 수 있다.
상기 게이트 라인(GL) 및 상기 게이트 전극(GE) 상에는 게이트 절연층(1110)이 형성된다. 상기 게이트 절연층(1110)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 게이트 절연층(1110)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면, 상기 게이트 절연층(1110)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 게이트 절연층(1110)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 게이트 절연층(1110) 상에 액티브 패턴(AP)이 형성된다. 상기 액티브 패턴(AP)은 반도체 패턴 및 오믹콘택 패턴을 포함할 수 있다. 상기 반도체 패턴은 실리콘 반도체 물질을 포함할 수 있고, 예를 들어, 비정질 실리콘을 들 수 있다. 상기 오믹콘택 패턴은 상기 반도체 패턴과 상기 소스 전극(SE) 사이에 개재되고, 상기 반도체 패턴과 상기 드레인 전극(DE) 사이에 개재된다. 상기 오믹 콘택 패턴은 n형 불순물이 고농도로 도핑된 비정질 실리콘을 포함할 수 있다.
상기 액티브 패턴(AP) 상에 데이터 금속 패턴이 형성된다. 상기 데이터 금속 패턴은 상기 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 상기 데이터 금속 패턴은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 데이터 금속 패턴 상에는 제1 패시베이션층(1120)이 형성된다. 상기 제1 패시베이션층(1120)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 패시베이션층(1120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면, 상기 제1 패시베이션층(1120)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제1 패시베이션층(1120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제1 패시베이션층(1120) 상에는 상기 유기막(130)이 형성된다. 상기 유기막(1130)은 상기 표시 기판(20)의 상면을 실질적으로 평탄화함으로써, 단차로 인해 발생하는 문제, 예를 들어, 신호 배선의 단선 등을 방지할 수 있다. 상기 유기막(1130)은 유기 물질을 포함하는 절연층일 수 있다. 예를 들어 상기 유기막(1130)은 컬러 필터층 일 수 있다. 상기 유기막(1130)이 컬러 필터층으로 형성되는 경우, 상기 컬러 필터층은 적색, 녹색, 청색 및 백색을 갖는 컬러필터층 중 하나일 수 있다.
상기 유기막(1130) 상에는 상기 공통 전극(CE)이 형성된다. 상기 공통 전극(CE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 공통 전극(CE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 공통 전극(CE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 공통 전극(CE)에는 공통 전압이 인가된다.
상기 유기막(1130) 상에는 커버 패턴(CP)이 배치된다. 상기 커버 패턴(CP)은 부분적으로 노출되는 유기막(1130)을 커버한다. 상기 커버 패턴(CP)은 상기 공통 전극(CE)과 동일한 층으로 형성된다. 상기 커버 패턴(CP)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 커버 패턴(CP)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 커버 패턴(CP)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 공통 전극(CE) 상에는 제2 패시베이션층(1160)이 형성된다. 상기 제2 패시베이션층(1160)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 패시베이션층(1160)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면, 상기 제2 패시베이션층(1160)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제2 패시베이션층(1160)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 공통 전극(CE)은 공통전극 홀(CH)을 갖는다. 상기 공통전극 홀(CH)은 상기 드레인 전극(DE) 및 상기 유기막(1130)을 부분적으로 노출 시킨다. 상기 유기막(1130)은 유기막 홀(OH)을 갖는다. 상기 유기막 홀(OH)은 상기 드레인 전극(DE)을 부분적으로 노출시킨다. 상기 제2 패시베이션층(1160)은 패시베이션 홀(PH)을 갖는다. 상기 패시베이션 홀(PH)은 상기 드레인 전극(DE) 및 상기 유기막(1130)을 부분적으로 노출 시킨다.
상기 커버 패턴(CP)은 상기 공통전극 홀(CH) 내에 배치된다. 상기 커버 패턴(CP)은 드레인 전극(DE)을 커버하지 않는다. 상기 커버 패턴(CP)은 상기 공통 전극(CE)과 절연된다. 상기 커버 패턴(CP)은 상기 화소 전극(PE)과 전기적으로 연결된다. 상기 커버 패턴(CP)은 상기 공통전극 홀(CH) 내에 배치되어, 상기 유기막 홀(OH) 및 상기 패시베이션 홀(PH)과 부분적으로 중첩한다.
상기 커버 패턴(CP)은 상기 노출되는 유기막(1130)을 커버한다. 따라서, 상기 유기막(1130) 표면에 H2O가 흡착되지 않으며, AUA(active unfilled area)의 발생을 방지할 수 있다.
상기 패시베이션 홀(PH)은 상기 제2 패시베이션층(1160)을 건식 식각하여 형성할 수 있다. 본 실시예에 따른 패시베이션 홀(PH)은 상기 제2 패시베이션층(1160)을 7kW 내지 13kW의 전력으로 건식 식각하여 형성할 수 있다. 바람직하게는 상기 패시베이션 홀(PH)은 상기 제2 패시베이션층(1160)을 10kW의 전력으로 건식 식각하여 형성할 수 있다.
상기 패시베이션 홀(PH)을 형성하는 과정에서 상기 유기막(1130)이 손상될 수 있다. 그러나, 본 실시예에서는 상기 노출되는 유기막(1130)을 상기 커버 패턴(CP)이 커버하므로 유기막(1130)의 표면이 손상되지 않는다. 따라서, 유기막(1130) 표면에 H2O가 흡착되지 않으며, AUA(active unfilled area)의 발생을 방지할 수 있다.
상기 제2 패시베이션층(1160) 상에는 상기 화소 전극(PE)이 형성된다. 상기 화소 전극(PE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 화소 전극(PE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 화소 전극(PE)은 슬릿 형상을 가질 수 있다. 상기 화소 전극(PE)은 상기 공통 전극(CE)과 중첩한다. 이에 따라, 상기 화소 전극(PE)과 상기 공통 전극(CE)간에 인가된 전계에 의해 수평 배향된 액정 분자들이 회전함에 따라 계조를 구현한다.
도 15 내지 도 20은 도 14의 박막 트랜지스터 기판의 제조 방법을 나타낸 단면도들이다.
도 15를 참조하면, 상기 베이스 기판(1100) 위에 게이트 전극(GE)을 형성한다. 구체적으로, 상기 베이스 기판(1100) 위에 게이트 금속층을 형성한 후, 이를 패터닝하여, 게이트 금속 패턴을 형성한다. 상기 게이트 금속 패턴은 상기 게이트 전극(GE) 및 게이트 라인(GL)을 포함할 수 있다.
상기 베이스 기판(1100)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
다음으로, 상기 게이트 라인 및 상기 게이트 전극(GE)을 커버하는 게이트 절연층(1110)을 형성한다. 상기 게이트 절연층(1110)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 게이트 절연층(1110)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면 상기 게이트 절연층(1110)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 게이트 절연층(1110)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
도 16을 참조하면, 상기 게이트 절연층(1110) 위에 액티브 패턴(AP) 및 데이터 금속 패턴을 형성한다. 상기 데이터 금속 패턴은 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 이후 상기 데이터 금속 패턴이 형성된 베이스 기판(1100) 상에 제1 패시베이션층(1120)을 형성한다.
상기 액티브 패턴(AP)은 반도체 패턴 및 오믹콘택 패턴을 포함할 수 있다. 상기 반도체 패턴은 실리콘 반도체 물질을 포함할 수 있고, 예를 들어, 비정질 실리콘을 들 수 있다. 상기 오믹콘택 패턴은 상기 반도체 패턴과 상기 소스 전극(SE) 사이에 개재되고, 상기 반도체 패턴과 상기 드레인 전극(DE) 사이에 개재된다. 상기 오믹 콘택 패턴은 n형 불순물이 고농도로 도핑된 비정질 실리콘을 포함할 수 있다.
상기 액티브 패턴(AP) 상에 데이터 금속 패턴이 형성된다. 상기 데이터 금속 패턴은 상기 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 상기 데이터 금속 패턴은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 데이터 금속 패턴 상에는 제1 패시베이션층(1120)이 형성된다. 상기 제1 패시베이션층(1120)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 패시베이션층(1120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면, 상기 제1 패시베이션층(1120)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제1 패시베이션층(1120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
도 17을 참조하면, 제1 패시베이션층(1120) 상에 유기막(1130)이 형성된다. 이후 상기 유기막(1130)을 패터닝하여 유기막 홀(OH)을 형성한다.
상기 유기막(1130)은 상기 표시 기판(20)의 상면을 실질적으로 평탄화함으로써, 단차로 인해 발생하는 문제, 예를 들어, 신호 배선의 단선 등을 방지할 수 있다. 상기 유기막(1130)은 유기 물질을 포함하는 절연층일 수 있다. 예를 들어 상기 유기막(1130)은 컬러 필터층 일 수 있다. 상기 유기막(1130)이 컬러 필터층으로 형성되는 경우, 상기 컬러 필터층은 적색, 녹색, 청색 및 백색을 갖는 컬러필터층 중 하나일 수 있다.
상기 유기막 홀(OH)은 상기 드레인 전극(DE)을 부분적으로 노출시킬 수 있다.
도 18을 참조하면, 상기 유기막 홀(OH)이 형성된 상기 베이스 기판(1100) 상에 상기 공통 전극(CE) 및 상기 커버 패턴(CP)을 형성한다. 상기 공통 전극(CE)은 공통 전극 홀(CH)를 가질 수 있다.
상기 공통 전극(CE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 공통 전극(CE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 공통 전극(CE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 공통 전극(CE)에는 공통 전압이 인가된다. 상기 공통 전극은 550Å 이하의 두께를 가질 수 있다.
상기 공통 전극 홀(CH)은 상기 드레인 전극(DE) 및 상기 유기막(1130)을 부분적으로 노출시킬 수 있다.
상기 유기막(1130) 상에는 커버 패턴(CP)이 배치된다. 상기 커버 패턴(CP)은 부분적으로 노출되는 유기막(1130)을 커버한다. 상기 커버 패턴(CP)은 상기 공통 전극(CE)과 동일한 층으로 형성된다. 상기 커버 패턴(CP)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 커버 패턴(CP)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 커버 패턴(CP)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 커버 패턴(CP)은 상기 공통전극 홀(CH) 내에 배치된다. 상기 커버 패턴(CP)은 드레인 전극(DE)을 커버하지 않는다. 상기 커버 패턴(CP)은 상기 공통 전극(CE)과 절연된다. 상기 커버 패턴(CP)은 상기 화소 전극(PE)과 전기적으로 연결된다. 상기 커버 패턴(CP)은 상기 공통전극 홀(CH) 내에 배치되어, 상기 유기막 홀(OH)과 부분적으로 중첩한다.
상기 커버 패턴(CP)은 상기 노출되는 유기막(1130)을 커버한다. 따라서, 유기막(130) 표면에 H2O가 흡착되지 않으며, AUA(active unfilled area)의 발생을 방지할 수 있다.
도 19를 참조하면, 상기 공통 전극 홀(CH)이 형성된 상기 베이스 기판(1100) 상에 상기 제2 패시베이션층(1160)이 형성된다. 이후 상기 제2 패시베이션층(1160)을 패터닝하여 패시베이션 홀(PH)을 형성한다.
상기 제2 패시베이션층(1160)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 패시베이션층(1160)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면, 상기 제2 패시베이션층(1160)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제2 패시베이션층(1160)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제2 패시베이션층(1160)은 부분적으로 노출된 상기 드레인 전극(DE), 상기 제1 패시베이션층(1120), 상기 유기막(1130) 및 상기 공통 전극(CE)을 커버할 수 있다.
상기 패시베이션 홀(PH)은 상기 제2 패시베이션층(1160)을 건식 식각하여 형성할 수 있다. 예를 들어, 상기 패시베이션 홀(PH)은 상기 제2 패시베이션층(1160)을 7kW 내지 13kW의 전력으로 건식 식각하여 형성할 수 있다. 바람직하게는 상기 패시베이션 홀(PH)은 상기 제2 패시베이션층(1160)을 10kW의 전력으로 건식 식각하여 형성할 수 있다.
도 20을 참조하면, 상기 패시베이션 홀(PH)이 형성된 상기 베이스 기판(1100) 상에 투명 전극층(1170)을 형성한다.
상기 투명 전극층(1170)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 투명 전극층(1170)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
도 14를 참조하면, 상기 투명 전극층(1170)을 패터닝하여 화소 전극(PE)을 형성한다.
상기 화소 전극(PE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 화소 전극(PE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 화소 전극(PE)은 슬릿 형상을 가질 수 있다. 상기 화소 전극(PE)은 상기 공통 전극(CE)과 중첩한다. 이에 따라, 상기 화소 전극(PE)과 상기 공통 전극(CE)간에 인가된 전계에 의해 수평 배향된 액정 분자들이 회전함에 따라 계조를 구현한다.
도 21은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이다. 도 22는 도 21의 III-III'라인을 따라 절단한 단면도이다.
도 21 및 도 22를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(30)은 베이스 기판(2100), 게이트 라인(GL) 및 게이트 전극(GE)을 포함하는 게이트 금속 패턴, 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 데이터 금속 패턴, 게이트 절연층(2110), 액티브 패턴(AP), 제1 패시베이션층(2120), 유기막(2130), 공통 전극(CE), 커버 패턴(CP), 제2 패시베이션층(2160) 및 화소 전극(PE)을 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 게이트 라인(GL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 게이트 라인(GL)은 상기 스위칭 소자(SW)의 게이트 전극(GE)과 전기적으로 연결된다. 또는 상기 게이트 라인(GL)의 일부가 상기 게이트 전극(GE)을 형성할 수 있다.
상기 게이트 라인(GL) 및 상기 게이트 전극(GE) 상에는 게이트 절연층(2110)이 형성된다. 상기 게이트 절연층(2110)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 게이트 절연층(2110)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면, 상기 게이트 절연층(2110)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 게이트 절연층(2110)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 게이트 절연층(2110) 상에 액티브 패턴(AP)이 형성된다. 상기 액티브 패턴(AP)은 반도체 패턴 및 오믹콘택 패턴을 포함할 수 있다. 상기 반도체 패턴은 실리콘 반도체 물질을 포함할 수 있고, 예를 들어, 비정질 실리콘을 들 수 있다. 상기 오믹콘택 패턴은 상기 반도체 패턴과 상기 소스 전극(SE) 사이에 개재되고, 상기 반도체 패턴과 상기 드레인 전극(DE) 사이에 개재된다. 상기 오믹 콘택 패턴은 n형 불순물이 고농도로 도핑된 비정질 실리콘을 포함할 수 있다.
상기 액티브 패턴(AP) 상에 데이터 금속 패턴이 형성된다. 상기 데이터 금속 패턴은 상기 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 상기 데이터 금속 패턴은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 데이터 금속 패턴 상에는 제1 패시베이션층(2120)이 형성된다. 상기 제1 패시베이션층(2120)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 패시베이션층(2120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면, 상기 제1 패시베이션층(2120)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제1 패시베이션층(2120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제1 패시베이션층(2120) 상에는 상기 유기막(2130)이 형성된다. 상기 유기막(2130)은 상기 표시 기판(30)의 상면을 실질적으로 평탄화함으로써, 단차로 인해 발생하는 문제, 예를 들어, 신호 배선의 단선 등을 방지할 수 있다. 상기 유기막(2130)은 유기 물질을 포함하는 절연층일 수 있다. 예를 들어 상기 유기막(2130)은 컬러 필터층 일 수 있다. 상기 유기막(2130)이 컬러 필터층으로 형성되는 경우, 상기 컬러 필터층은 적색, 녹색, 청색 및 백색을 갖는 컬러필터층 중 하나일 수 있다.
상기 유기막(2130) 상에는 상기 공통 전극(CE)이 형성된다. 상기 공통 전극(CE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 공통 전극(CE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 공통 전극(CE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 공통 전극(CE)에는 공통 전압이 인가된다.
상기 유기막(2130) 상에는 커버 패턴(CP)이 배치된다. 상기 커버 패턴(CP)은 부분적으로 노출되는 유기막(2130)을 커버한다. 상기 커버 패턴(CP)은 상기 공통 전극(CE)과 동일한 층으로 형성된다. 상기 커버 패턴(CP)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 커버 패턴(CP)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 커버 패턴(CP)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 공통 전극(CE) 상에는 제2 패시베이션층(2160)이 형성된다. 상기 제2 패시베이션층(2160)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 패시베이션층(2160)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면, 상기 제2 패시베이션층(2160)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제2 패시베이션층(2160)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 공통 전극(CE)은 공통전극 홀(CH)을 갖는다. 상기 공통전극 홀(CH)은 상기 드레인 전극(DE) 및 상기 유기막(2130)을 부분적으로 노출 시킨다. 상기 유기막(2130)은 유기막 홀(OH)을 갖는다. 상기 유기막 홀(OH)은 상기 드레인 전극(DE)을 부분적으로 노출시킨다. 상기 제2 패시베이션층(2160)은 패시베이션 홀(PH)을 갖는다. 상기 패시베이션 홀(PH)은 상기 드레인 전극(DE) 및 상기 유기막(2130)을 부분적으로 노출 시킨다.
상기 커버 패턴(CP)은 상기 공통전극 홀(CH) 내에 배치된다. 상기 커버 패턴(CP)은 상기 유기막(2130) 및 상기 드레인 전극(DE)을 커버한다. 상기 커버 패턴(CP)은 상기 공통 전극(CE)과 절연된다. 상기 커버 패턴(CP)은 상기 화소 전극(PE)과 전기적으로 연결된다. 상기 커버 패턴(CP)은 상기 공통전극 홀(CH) 내에 배치되어, 상기 유기막 홀(OH) 및 상기 패시베이션 홀(PH)을 완전히 커버한다.
상기 커버 패턴(CP)은 상기 노출되는 유기막(2130)을 커버한다. 따라서, 유기막(2130) 표면에 H2O가 흡착되지 않으며, AUA(active unfilled area)의 발생을 방지할 수 있다.
상기 패시베이션 홀(PH)은 상기 제2 패시베이션층(2160)을 건식 식각하여 형성할 수 있다. 본 실시예에 따른 패시베이션 홀(PH)은 상기 제2 패시베이션층(2160)을 7kW 내지 13kW의 전력으로 건식 식각하여 형성할 수 있다. 바람직하게는 상기 패시베이션 홀(PH)은 상기 제2 패시베이션층(2160)을 10kW의 전력으로 건식 식각하여 형성할 수 있다.
상기 패시베이션 홀(PH)을 형성하는 과정에서 상기 유기막(2130)이 손상될 수 있다. 그러나, 본 실시예에서는 상기 노출되는 유기막(2130)을 상기 커버 패턴(CP)이 커버하므로 유기막(2130)의 표면이 손상되지 않는다. 따라서, 유기막(2130) 표면에 H2O가 흡착되지 않으며, AUA(active unfilled area)의 발생을 방지할 수 있다.
상기 제2 패시베이션층(2160) 상에는 상기 화소 전극(PE)이 형성된다. 상기 화소 전극(PE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 화소 전극(PE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 화소 전극(PE)은 슬릿 형상을 가질 수 있다. 상기 화소 전극(PE)은 상기 공통 전극(CE)과 중첩한다. 이에 따라, 상기 화소 전극(PE)과 상기 공통 전극(CE)간에 인가된 전계에 의해 수평 배향된 액정 분자들이 회전함에 따라 계조를 구현한다.
도 23 내지 도 28은 도 22의 박막 트랜지스터 기판의 제조 방법을 나타낸 단면도들이다.
도 23을 참조하면, 상기 베이스 기판(2100) 위에 게이트 전극(GE)을 형성한다. 구체적으로, 상기 베이스 기판(2100) 위에 게이트 금속층을 형성한 후, 이를 패터닝하여, 게이트 금속 패턴을 형성한다. 상기 게이트 금속 패턴은 상기 게이트 전극(GE) 및 게이트 라인(GL)을 포함할 수 있다.
상기 베이스 기판(2100)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
다음으로, 상기 게이트 라인 및 상기 게이트 전극(GE)을 커버하는 게이트 절연층(2110)을 형성한다. 상기 게이트 절연층(2110)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 게이트 절연층(2110)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면 상기 게이트 절연층(2110)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 게이트 절연층(2110)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
도 24를 참조하면, 상기 게이트 절연층(2110) 위에 액티브 패턴(AP) 및 데이터 금속 패턴을 형성한다. 상기 데이터 금속 패턴은 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 이후 상기 데이터 금속 패턴이 형성된 베이스 기판(2100) 상에 제1 패시베이션층(2120)을 형성한다.
상기 액티브 패턴(AP)은 반도체 패턴 및 오믹콘택 패턴을 포함할 수 있다. 상기 반도체 패턴은 실리콘 반도체 물질을 포함할 수 있고, 예를 들어, 비정질 실리콘을 들 수 있다. 상기 오믹콘택 패턴은 상기 반도체 패턴과 상기 소스 전극(SE) 사이에 개재되고, 상기 반도체 패턴과 상기 드레인 전극(DE) 사이에 개재된다. 상기 오믹 콘택 패턴은 n형 불순물이 고농도로 도핑된 비정질 실리콘을 포함할 수 있다.
상기 액티브 패턴(AP) 상에 데이터 금속 패턴이 형성된다. 상기 데이터 금속 패턴은 상기 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 상기 데이터 금속 패턴은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 데이터 금속 패턴 상에는 제1 패시베이션층(2120)이 형성된다. 상기 제1 패시베이션층(2120)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 패시베이션층(2120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면, 상기 제1 패시베이션층(2120)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제1 패시베이션층(2120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
도 25를 참조하면, 제1 패시베이션층(2120) 상에 유기막(2130)이 형성된다. 이후 상기 유기막(2130)을 패터닝하여 유기막 홀(OH)을 형성한다.
상기 유기막(2130)은 상기 표시 기판(30)의 상면을 실질적으로 평탄화함으로써, 단차로 인해 발생하는 문제, 예를 들어, 신호 배선의 단선 등을 방지할 수 있다. 상기 유기막(2130)은 유기 물질을 포함하는 절연층일 수 있다. 예를 들어 상기 유기막(2130)은 컬러 필터층 일 수 있다. 상기 유기막(2130)이 컬러 필터층으로 형성되는 경우, 상기 컬러 필터층은 적색, 녹색, 청색 및 백색을 갖는 컬러필터층 중 하나일 수 있다.
상기 유기막 홀(OH)은 상기 드레인 전극(DE)을 부분적으로 노출시킬 수 있다.
도 26을 참조하면, 상기 유기막 홀(OH)이 형성된 상기 베이스 기판(2100) 상에 상기 공통 전극(CE) 및 상기 커버 패턴(CP)을 형성한다. 상기 공통 전극(CE)은 공통 전극 홀(CH)를 가질 수 있다.
상기 공통 전극(CE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 공통 전극(CE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 공통 전극(CE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 공통 전극(CE)에는 공통 전압이 인가된다. 상기 공통 전극은 550 이하의 두께를 가질 수 있다.
상기 공통 전극 홀(CH)은 상기 드레인 전극(DE) 및 상기 유기막(2130)을 부분적으로 노출시킬 수 있다.
상기 유기막(2130) 상에는 커버 패턴(CP)이 배치된다. 상기 커버 패턴(CP)은 부분적으로 노출되는 유기막(2130)을 커버한다. 상기 커버 패턴(CP)은 상기 공통 전극(CE)과 동일한 층으로 형성된다. 상기 커버 패턴(CP)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 커버 패턴(CP)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 커버 패턴(CP)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 커버 패턴(CP)은 상기 공통전극 홀(CH) 내에 배치된다. 상기 커버 패턴(CP)은 상기 유기막(2130) 및 상기 드레인 전극(DE)을 커버한다. 상기 커버 패턴(CP)은 상기 공통 전극(CE)과 절연된다. 상기 커버 패턴(CP)은 상기 화소 전극(PE)과 전기적으로 연결된다. 상기 커버 패턴(CP)은 상기 공통전극 홀(CH) 내에 배치되어, 상기 유기막 홀(OH) 및 상기 패시베이션 홀(PH)을 완전히 커버한다.
상기 커버 패턴(CP)은 상기 노출되는 유기막(2130)을 커버한다. 따라서, 유기막(2130) 표면에 H2O가 흡착되지 않으며, AUA(active unfilled area)의 발생을 방지할 수 있다.
도 27을 참조하면, 상기 공통 전극 홀(CH)이 형성된 상기 베이스 기판(2100) 상에 상기 제2 패시베이션층(2160)이 형성된다. 이후 상기 제2 패시베이션층(2160)을 패터닝하여 패시베이션 홀(PH)을 형성한다.
상기 제2 패시베이션층(2160)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 패시베이션층(2160)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)를 포함할 수 있다. 예를 들면, 상기 제2 패시베이션층(2160)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제2 패시베이션층(2160)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제2 패시베이션층(2160)은 부분적으로 노출된 상기 드레인 전극(DE), 상기 제1 패시베이션층(2120), 상기 유기막(2130) 및 상기 공통 전극(CE)을 커버할 수 있다.
상기 패시베이션 홀(PH)은 상기 제2 패시베이션층(2160)을 건식 식각하여 형성할 수 있다. 예를 들어, 상기 패시베이션 홀(PH)은 상기 제2 패시베이션층(2160)을 7kW 내지 13kW의 전력으로 건식 식각하여 형성할 수 있다. 바람직하게는 상기 패시베이션 홀(PH)은 상기 제2 패시베이션층(2160)을 10kW의 전력으로 건식 식각하여 형성할 수 있다.
도 28을 참조하면, 상기 패시베이션 홀(PH)이 형성된 상기 베이스 기판(2100) 상에 투명 전극층(2170)을 형성한다.
상기 투명 전극층(2170)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 투명 전극층(2170)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
도 22를 참조하면, 상기 투명 전극층(2170)을 패터닝하여 화소 전극(PE)을 형성한다.
상기 화소 전극(PE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 화소 전극(PE)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다. 상기 화소 전극(PE)은 슬릿 형상을 가질 수 있다. 상기 화소 전극(PE)은 상기 공통 전극(CE)과 중첩한다. 이에 따라, 상기 화소 전극(PE)과 상기 공통 전극(CE)간에 인가된 전계에 의해 수평 배향된 액정 분자들이 회전함에 따라 계조를 구현한다.
본 발명의 실시예들에 따르면, 제2 패시베이션 층을 낮은 전력을 이용하여 식각하므로, 유기막의 손상을 줄일 수 있다. 이에 따라, 유기막 표면에 H2O가 흡착되지 않으며, AUA(active unfilled area)의 발생을 방지할 수 있다.
또한, 화소 전극의 두께를 두껍게 형성하여, 굴곡을 갖는 유기막 표면을 완전히 커버할 수 있다. 이에 따라, 유기막 표면에 H2O가 흡착되지 않으며, AUA(active unfilled area)의 발생을 방지할 수 있다.
또한, 공통 전극과 동일한 층으로 형성되는 커버 패턴으로 노출되는 유기막을 완전히 커버한다. 이에 따라, 유기막 표면에 H2O가 흡착되지 않으며, AUA(active unfilled area)의 발생을 방지할 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 통상의 기술자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 베이스 기판 GL : 게이트 라인
DL : 데이터 라인 SE : 소스 전극
DE : 드레인 전극 AP : 액티브 패턴
PE : 화소 전극 CE : 공통 전극
CP: 커버 패턴 120: 제1 패시베이션층
130: 유기막 160: 제2 패시베이션층

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1 방향으로 연장되는 게이트 라인과 전기적으로 연결되는 게이트 전극, 상기 게이트 전극과 중첩하는 액티브 패턴, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인과 전기적으로 연결되고, 상기 액티브 패턴 상에 배치되는 소스 전극 및 상기 소스 전극과 이격되어 배치되는 드레인 전극을 포함하는 스위칭 소자;
    상기 스위칭 소자 상에 배치되는 유기막;
    상기 유기막 상에 배치되는 제1 전극;
    상기 제1 전극과 중첩하며, 상기 드레인 전극과 전기적으로 연결되는 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치되어 상기 제1 전극과 상기 제2 전극을 절연시키고, 상기 드레인 전극 및 상기 유기막을 부분적으로 노출시키는 컨택홀을 갖는 패시베이션층; 및
    상기 컨택홀 내에 배치되며, 상기 노출되는 유기막을 커버하고, 투명 도전성 물질을 포함하며, 상기 제1 전극과 동일한 층에 배치되는 커버 패턴을 포함하는 박막 트랜지스터 기판.
  8. 제7항에 있어서, 상기 커버 패턴은 상기 노출되는 유기막 및 상기 노출되는 드레인 전극을 커버하는 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 삭제
  10. 제8항에 있어서, 상기 커버 패턴은 상기 제1 전극과 절연되고, 상기 제2 전극과 전기적으로 연결되는 것을 특징으로 하는 박막 트랜지스터 기판.
  11. 제7항에 있어서, 상기 제1 전극 및 상기 제2 전극은 투명 도전성 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  12. 제7항에 있어서, 상기 유기막은 표면에 복수개의 요철이 형성되는 구조를 가지며, 상기 요철들의 평균 높이는 300Å 이하인 것을 특징으로 하는 박막 트랜지스터 기판.
  13. 베이스 기판 위에, 제1 방향으로 연장되는 게이트 라인, 상기 게이트 라인과 전기적으로 연결되는 게이트 전극을 포함하는 게이트 금속 패턴을 형성하는 단계;
    상기 게이트 전극과 중첩하는 액티브 패턴을 형성하는 단계;
    상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 상기 데이터라인과 전기적으로 연결되고, 상기 액티브 패턴 상에 배치되는 소스 전극 및 상기 소스 전극과 이격되어 배치되는 드레인 전극을 포함하는 데이터 금속 패턴을 형성하는 단계;
    상기 데이터 금속 패턴 상에 유기막을 형성하는 단계;
    상기 유기막 상에 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 상기 유기막과 접촉하는 패시베이션층을 형성하는 단계;
    상기 패시베이션층을 7kW 내지 13kW의 전력을 이용한 건식 식각 방법으로 식각하여 상기 유기막과 상기 드레인 전극을 부분적으로 노출시키는 컨택홀을 형성하는 단계; 및
    상기 패시베이션층 상에 상기 드레인 전극과 전기적으로 연결되는 제2 전극을 형성하는 단계를 포함하고,
    상기 제1 전극을 형성하는 단계는 상기 컨택홀 내에 배치되며 상기 노출되는 유기막을 커버하고 투명 도전성 물질을 포함하며 상기 제1 전극과 동일한 층에 배치되는 커버 패턴을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  14. 제13항에 있어서, 상기 제2 전극의 두께는 상기 제1 전극의 두께보다 두꺼운 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  15. 제14항에 있어서, 상기 제2 전극의 두께는 750Å 이상 1000Å 이하인 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  16. 삭제
  17. 삭제
  18. 제13항에 있어서, 상기 커버 패턴은 상기 노출되는 유기막 및 상기 노출되는 드레인 전극을 커버하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  19. 제13항에 있어서, 상기 커버 패턴은 상기 제1 전극과 절연되고, 상기 제2 전극과 전기적으로 연결되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  20. 제13항에 있어서, 상기 제1 전극 및 상기 제2 전극은 투명 도전성 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
KR1020150030485A 2015-03-04 2015-03-04 박막 트랜지스터 기판 및 그 제조 방법 KR102356827B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020150030485A KR102356827B1 (ko) 2015-03-04 2015-03-04 박막 트랜지스터 기판 및 그 제조 방법
US14/997,357 US10128278B2 (en) 2015-03-04 2016-01-15 Thin film transistor substrate and method of manufacturing the same
CN201610122283.6A CN105938839B (zh) 2015-03-04 2016-03-03 薄膜晶体管基板及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150030485A KR102356827B1 (ko) 2015-03-04 2015-03-04 박막 트랜지스터 기판 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20160108660A KR20160108660A (ko) 2016-09-20
KR102356827B1 true KR102356827B1 (ko) 2022-02-03

Family

ID=56850958

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150030485A KR102356827B1 (ko) 2015-03-04 2015-03-04 박막 트랜지스터 기판 및 그 제조 방법

Country Status (3)

Country Link
US (1) US10128278B2 (ko)
KR (1) KR102356827B1 (ko)
CN (1) CN105938839B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106430083B (zh) * 2016-10-28 2018-03-06 深圳市华星光电技术有限公司 纳米级柱状物林的制作方法
KR102108183B1 (ko) 2018-09-18 2020-05-08 창원대학교 산학협력단 용매가열공정을 이용한 부분 안정화 지르코니아의 제조방법
CN114846907A (zh) * 2019-12-27 2022-08-02 夏普株式会社 显示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070298554A1 (en) 2006-06-23 2007-12-27 Chunping Long Tft lcd array substrate and manufacturing method thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004079512A (ja) * 2002-06-17 2004-03-11 Sanyo Electric Co Ltd 有機ｅｌパネルおよびその製造方法
US7471831B2 (en) 2003-01-16 2008-12-30 California Institute Of Technology High throughput reconfigurable data analysis system
KR101165751B1 (ko) * 2005-07-14 2012-07-18 삼성전자주식회사 액정표시장치와 그 제조방법
JP4039444B2 (ja) * 2005-07-15 2008-01-30 エプソンイメージングデバイス株式会社 液晶表示装置及び電子機器
JP2008268841A (ja) * 2007-03-28 2008-11-06 Epson Imaging Devices Corp 液晶装置、液晶装置の製造方法および電子機器
US8940566B2 (en) 2010-11-04 2015-01-27 Sharp Kabushiki Kaisha Semiconductor device, display device, and production method for semiconductor device and display device
KR20120124527A (ko) * 2011-05-04 2012-11-14 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
CN103946742B (zh) * 2011-11-18 2016-08-31 夏普株式会社 半导体装置、显示装置和半导体装置的制造方法
CN102881701B (zh) 2012-09-19 2015-01-07 北京京东方光电科技有限公司 一种tft平板x射线传感器及其制造方法
JP6074597B2 (ja) * 2013-03-29 2017-02-08 株式会社Ｊｏｌｅｄ 有機ｅｌ表示装置および電子機器

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070298554A1 (en) 2006-06-23 2007-12-27 Chunping Long Tft lcd array substrate and manufacturing method thereof

Also Published As

Publication number Publication date
US20160260749A1 (en) 2016-09-08
KR20160108660A (ko) 2016-09-20
US10128278B2 (en) 2018-11-13
CN105938839A (zh) 2016-09-14
CN105938839B (zh) 2021-07-02

Similar Documents

Publication Publication Date Title
JP4947510B2 (ja) アクティブマトリクス型表示装置及びその製造方法
US20140131715A1 (en) Array substrate, method for fabricating the same, and display device
KR102132445B1 (ko) 액정 디스플레이 패널 및 이의 제조 방법
JP6382496B2 (ja) 薄膜トランジスタアレイ基板及びその製造方法
US9627548B2 (en) Thin film transistor array panel and method of manufacturing the same
CN100517729C (zh) 薄膜晶体管衬底及其制造方法
US20190140028A1 (en) Display substrate and method of manufacturing the same
US8743334B2 (en) Display substrate, and method of manufacturing the same
TWI324266B (en) Active matrix substrate and its manufacturing method
US20080129664A1 (en) Pixel structure and method for manufacturing thereof
US8139176B2 (en) Display substrate, a method of manufacturing the display substrate and a display apparatus having the display substrate
KR101881020B1 (ko) 액정 표시 장치 및 그 형성 방법
US9893203B2 (en) Thin film transistor array panel and method for manufacturing the same
KR102319478B1 (ko) 박막 트랜지스터 및 그 제조 방법
WO2015143818A1 (zh) 阵列基板及其制造方法、显示装置
KR20160053262A (ko) 표시 기판 및 이의 제조 방법
WO2017140058A1 (zh) 阵列基板及其制作方法、显示面板及显示装置
US9786694B2 (en) Display device and manufacturing method thereof
US9360695B2 (en) Liquid crystal display
US6791651B2 (en) Array substrate for IPS mode liquid crystal display device and fabricating method for the same
KR102356827B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법
US8767150B2 (en) Liquid crystal display and method of manufacturing the same
KR20160044168A (ko) 표시 기판 및 이의 제조 방법
CN101082749A (zh) 液晶显示装置及其制造方法
KR102412069B1 (ko) 박막 트랜지스터

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20150304

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20200227

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20150304

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20210323

Patent event code: PE09021S01D

AMND Amendment
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20210914

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20210323

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

X091 Application refused [patent]
AMND Amendment
PX0901 Re-examination

Patent event code: PX09011S01I

Patent event date: 20210914

Comment text: Decision to Refuse Application

Patent event code: PX09012R01I

Patent event date: 20210521

Comment text: Amendment to Specification, etc.

PX0701 Decision of registration after re-examination

Patent event date: 20211027

Comment text: Decision to Grant Registration

Patent event code: PX07013S01D

Patent event date: 20211013

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

Patent event date: 20210914

Comment text: Decision to Refuse Application

Patent event code: PX07011S01I

Patent event date: 20210521

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

X701 Decision to grant (after re-examination)
GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20220125

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20220126

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20241230

Start annual number: 4

End annual number: 4