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KR102339311B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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KR102339311B1
KR102339311B1 KR1020190119392A KR20190119392A KR102339311B1 KR 102339311 B1 KR102339311 B1 KR 102339311B1 KR 1020190119392 A KR1020190119392 A KR 1020190119392A KR 20190119392 A KR20190119392 A KR 20190119392A KR 102339311 B1 KR102339311 B1 KR 102339311B1
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Abstract

본 발명은 반도체 소자 및 그 제조 방법을 제공한다. 반도체 소자는 기판, 도핑된 III-V족 층, 도체 구조 및 금속층을 포함한다. 도핑된 Ⅲ-Ⅴ족 층은 기판 상에 배치된다. 도체 구조는 도핑된 III-V족 층 상에 배치된다. 금속층은 도체 구조와 도핑된 III-V족 층 사이에 배치된다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and fabrication method thereof}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 도핑된 III-V족 층, 도체 구조 및 금속층을 갖는 반도체 소자에 관한 것이다.
직접 천이형 반도체(direct bandgap semiconductor)를 포함하는 소자, 예컨대 III-V 족 물질 또는 III-V 족 화합물(카테고리: III-V 화합물)을 포함하는 반도체 소자는 그들 고유의 특성으로 인해 다양한 조건이나 다양한 환경(예컨대, 서로 다른 전압 및 주파수에서)에서 작동할 수 있다.
이러한 반도체 소자는 이종 접합 바이폴라 트랜지스터(HBT), 이종 접합 전계효과 트랜지스터(HFET), 고전자 이동성 트랜지스터(HEMT), 변조 도핑식 FET(MODFET) 등을 포함할 수 있다.
본 발명의 목적은 도핑된 III-V족 층, 도체 구조 및 금속층으로 구성된 향상된 성능을 갖는 반도체 소자를 제공하는 것이다.
본 발명의 일부 실시예에서, 기판, 도핑된 III-V족 층, 도체 구조 및 금속층을 포함하는 반도체 소자가 제공된다. 도핑된 Ⅲ-Ⅴ족 층은 기판 상에 배치된다. 도체 구조는 도핑된 III-V족 층 상에 배치된다. 금속층은 도체 구조와 도핑된 III-V족 층 사이에 배치된다.
본 발명의 일부 실시예에서, 슈퍼 격자층(a supperlattice layer), 제1영역, 제2영역, 및 제1영역과 제2영역을 분리하는 절연 영역(insulation region)을 포함하는 반도체 장치가 제공된다. 제1영역은 슈퍼 격자층 상에 형성되며 상술된 바와 같은 반도체 소자를 포함한다. 제2영역은 슈퍼 격자층 상에 형성된다. 제2영역은 제1영역의 전압보다 낮은 전압을 갖는다.
본 발명의 일부 실시예에서, 반도체 소자를 제조하는 방법이 제공된다. 상기 방법은 기판을 제공하는 단계, 및 기판 상에 도핑된 Ⅲ-Ⅴ족 층을 형성하는 단계를 포함한다. 또한 반도체 소자를 제조하는 방법은 도핑된 Ⅲ-Ⅴ족 층 상에 도체 구조를 형성하는 단계, 및 도체 구조와 도핑된 Ⅲ-Ⅴ족 층 사이에 금속층을 형성하는 단계를 더 포함한다.
본 발명에 따라 도핑된 III-V족 층, 도체 구조 및 금속층으로 구성된 향상된 성능을 갖는 반도체 소자가 제공된다.
본 발명의 양태는 첨부된 도면과 더불어 이하의 상세한 설명으로부터 쉽게 이해될 수 있다. 도면의 다양한 형상들이 스케일에 맞게 그려져 있지 않을 수 있다는 점에 유의해야 한다. 실제로, 도면에 개시된 다양한 형상의 치수들은 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 발명의 특정 실시예에 따른 반도체 소자의 측면도이다.
도 2a는 도 1에서 점선 박스 A로 표시된 영역의 확대도이다.
도 2b는 도 2a에서 점선 박스 D로 표시된 영역의 확대도이다.
도 3a는 도 1에서 점선 박스 B로 표시된 영역의 확대도이다.
도 3b는 도 3a에서 AA'선을 따라 취한 도체 구조(112)의 평단면도이다.
도 4는 도 1에서 점선 박스 C로 표시된 영역의 확대도이다.
도 5는 본 발명의 특정 실시예에 따른 또 다른 반도체 소자를 도시한다.
도 6은 도 5에서 점선 박스 E로 표시된 영역의 확대도이다.
도 7은 본 발명의 특정 실시예에 따른 또 다른 반도체 소자를 도시한다.
도 8a, 8b, 8c, 8d, 8e, 8f, 8g, 8h, 8i, 8j, 8k, 8l 및 8m은 본 발명의 특정 실시예에 따른 반도체 소자를 제조하는 몇가지 예들을 도시한다.
도 9는 본 발명의 특정 비교 실시예에 따른 또 다른 반도체 소자를 도시한다.
도 10은 본 발명의 특정 비교 실시예에 따른 또 다른 반도체 소자를 도시한다.
도 10a는 도 10에서 점선 박스 F로 표시된 영역의 확대도이다.
다음의 개시 내용들은 제공된 주제의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 특정 실시예의 장치 및 소자가 아래에 설명되며, 이들은 물론 예일 뿐으로, 이들로 인해 본 발명의 범위를 제한하도록 의도되지 않는다. 본 발명의 특정 실시예에 따른 반도체 소자는 제1영역 및 제1영역의 위에 형성되는 제2영역의 형성을 포함하며, 이때 제1영역 및 제2영역은 직접 접촉할 수도 있고, 제1영역 및 제2영역이 직접 접촉하지 않도록 제1영역과 제2영역 사이에 추가의 영역을 포함할 수도 있다. 또한, 본 발명의 개시 내용들은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 지칭하지는 않는다.
이하, 본 발명의 실시예들에 대하여 상세하게 설명한다. 그러나, 본 개시 내용들은 매우 다양한 특정 상황에서 구현될 수 있는 적용 가능한 많은 개념들을 제공한다는 것을 이해해야 한다. 논의된 특정 실시예들은 단지 예시적인 것으로 본 발명의 범위를 제한하지는 않는다.
III-V족 화합물과 같은 직접 천이형 물질(Direct bandgap material)은 예컨대 갈륨 비소(GaAs), 인듐 인화물(InP), 질화 갈륨(GaN), 인듐 갈륨 비소(InGaAs), 알루미늄 갈륨 비소(InAlAs) 등을 포함할 수 있으며, 이에 제한되지는 않는다.
도 1은 본 발명의 특정 실시예에 따른 반도체 소자(100)를 도시한다.
도 1에 도시된 바와 같이, 반도체 소자(100)는 기판(102), 도핑된 III-V족 층(108), 금속층(110) 및 도체 구조(112)를 포함한다.
기판(102)은 실리콘(Si), 도핑된 실리콘, 실리콘 카바이드(SiC), 게르마늄 실리사이드(SiGe), 갈륨 비소(GaAs), 또는 기타의 반도체 재료들을 제한없이 포함할 수 있다. 기판(102)은 사파이어, SOI(silicon on insulator), 또는 기타의 적절한 재료들을 제한없이 포함할 수 있다. 일부 실시예들에서, 기판(102)은 도핑 영역(도 1에 도시되지 않음), 예컨대 p-웰(p-well), n-웰(n-well) 등을 더 포함할 수 있다. 기판(102)은 활성층(102a) 및 활성층(102a)과 대향하는 후면(102b)을 갖는다. 활성층(102a) 위에는 집적 회로가 형성될 수 있다.
도핑된 III-V족 층(108)은 기판(102) 상에 배치될 수 있다. 도핑된 III-V족 층(108)은 D1 방향을 따라 기판(102) 상에 적층되거나 또는 배치될 수 있다. 상기 D1 방향은 D2 방향과는 실질적으로 직각이다.
도핑된 III-V족 층(108)은 예컨대, 도핑된 갈륨 질화물(도핑된 GaN), 도핑된 알루미늄 갈륨 질화물(도핑된 AlGaN), 도핑된 인듐 갈륨 질화물(도핑된 InGaN), 및 기타의 도핑된 III-V 화합물을 포함할 수 있지만, 이에 제한되지는 않는다. 도핑된 III-V족 층(108)은, 예컨대 p-형 도펀트, n-형 도펀트 또는 기타의 도펀트를 포함할 수 있지만, 이에 제한되지는 않는다. 일부 실시예에서, 예시적인 도펀트는 예컨대 마그네슘(Mg), 아연(Zn), 카드뮴(Cd), 실리콘(Si), 게르마늄(Ge) 등을 포함할 수 있지만, 이에 제한되지는 않는다.
금속층(110)은 도핑된 Ⅲ-Ⅴ족 층(108) 상에 배치된다. 일부 실시예에서, 금속층(110)은 예컨대 내화성 금속 또는 이의 화합물을 포함할 수 있지만, 이에 제한되지는 않는다. 금속층(110)은 예컨대 니오븀(Nb), 몰리브덴(Mo), 탄탈룸(Ta), 텅스텐(W), 레늄(Re), 티타늄(Ti), 바나듐(V), 크롬(Cr), 지르코늄(Zr), 하프늄(Hf), 루테늄(Ru), 오스뮴(Os), 이리듐(Ir) 및 기타 금속, 또는 이러한 금속의 화합물 즉 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 텅스텐 카바이드(WC) 등을 포함할 수 있지만, 이에 제한되지는 않는다.
도체 구조(112)는 금속층(110) 상에 배치된다. 도체 구조(112)는 게이트 구조를 포함할 수 있다. 또한, 도체 구조(112)는 게이트 금속을 포함할 수 있다. 일부 실시예들에서, 게이트 금속은 예컨대 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 알루미늄(Al), 코발트(Co), 구리(Cu), 니켈(Ni), 백금(Pt), 납(Pb), 몰리브덴(Mo) 및 이들의 화합물(예컨대, 티타늄 질화물[TiN], 탄탈륨 질화물[TaN], 기타 전도성 질화물 또는 전도성 산화물), 금속 합금(알루미늄-구리 합금[Al-Cu] 등) 또는 기타의 적절한 재료를 포함할 수 있지만, 이에 제한되지는 않는다.
도핑된 III-V족 층(108)은 금속층(110)과 직접 접촉할 수 있다. 도핑된 III-V족 층(108)은 금속층(110)에 전기적으로 연결될 수 있다. 도핑된 III-V족 층(108)은 금속층(110)의 아래쪽에 D1 방향으로 배치된다. 금속층(110)은 도핑된 Ⅲ-Ⅴ족 층(108) 위쪽에 D1 방향으로 배치된다.
도체 구조(112)는 금속층(110)과 직접 접촉한다. 도체 구조(112)는 금속층(110)에 전기적으로 연결될 수 있다. 도체 구조(112)는 금속층(110)의 위쪽에 D1 방향으로 배치된다. 금속층(110)은 도체 구조(112)의 아래쪽에 D1 방향으로 배치된다. 금속층(110)은 도체 구조(112)와 도핑된 III-V족 층(108) 사이에 배치된다.
반도체 소자(100)는 또한 기판(102) 상에 배치된 III-V족 층(105)을 포함할 수 있다. 반도체 소자(100)는 기판(102) 상에 배치된 슈퍼 격자층(103)을 더 포함할 수 있다. 슈퍼 격자층(103)은 III-V족 층(105)과 기판(102) 사이에 배치될 수 있다. III-V족 층(105)은 단일층 구조를 포함할 수 있다. III-V족 층(105)은 또한, 다층 구조를 포함할 수도 있다.
슈퍼 격자층(103)은 단일층 구조를 포함할 수 있다. 슈퍼 격자층(103)은 다층 구조 또는 다층 스택, 예컨대 AlN/GaN 페어로 구성된 다층 스택을 포함할 수 있다. 일부 실시예에서, 슈퍼 격자층(103)은 반도체 소자(100)의 인장 응력을 감소시킬 수 있다. 일부 실시예에서, 슈퍼 격자층(103)은 기판(102)으로부터 III-V족 층(105)으로 확산된 전극을 트랩(trap)함으로써 소자의 성능 및 신뢰성을 향상시킬 수 있다. 일부 실시예에서, 슈퍼 격자층(103)은 전자 트랩(electron trap)을 감소시킬 수 있다. 일부 실시예에서, 슈퍼 격자층(103)은 III-V족 층(105)의 두께를 증가시킬 수 있다. 일부 실시예에서, 슈퍼 격자층(103)은 항복 전압을 향상시킬 수 있다.
일부 실시예에서, 반도체 소자(100)는 기판(102)과 슈퍼 격자층(103) 사이에 배치된 버퍼층(도시되지 않음)을 더 포함할 수 있다. 일부 실시예에서, 버퍼층은 기판(102)과 슈퍼 격자층(103) 사이의 격자 매칭(lattice match)을 촉진할 수 있다. 일부 실시예에서, 버퍼층은 질화물, 예컨대 알루미늄 질화물(AlN) 및 알루미늄 갈륨 질화물(AlGaN)을 포함할 수 있지만, 이에 제한되지는 않는다.
상대적으로 두꺼운 슈퍼 격자층(약 1㎛ 내지 4㎛)은 반도체 소자 또는 구조의 전체 크기를 증가시킬 수도 있다. 슈퍼 격자층이 추가되는 경우, 층간 박리 또는 제거와 같이, 인접한 층들 사이의 재료 차이에 의해 야기되는 결함을 고려할 필요가 있다. 또한, 슈퍼 격자층이 추가되는 경우, 비용이 증가할 수 있다.
슈퍼 격자층이 추가되는 경우 반도체 소자 또는 구조의 전체 크기를 증가시키는 한편 인접한 층들 사이의 재료 차이에 의해 야기되는 결함을 고려해야 할 필요가 있으므로 비용을 증가시킬수 있지만, 그럼에도 불구하고 슈퍼 격자층이 반도체 소자(100)에 제공되는 이유는, 슈퍼 격자층으로 인해 비교적 고전압 환경(예컨대, 200V 초과 전압)에서 발생하는 결정학적 결함, 예컨대 급격한 분리(dislocation)의 확산을 차단할 수 있기 때문이다.
예컨대, 급격한 분리와 같은 결함이 하부층(예컨대, 기판[102] 및 버퍼층)으로부터 III-V족 층(105)으로 전파됨으로써 반도체 소자(100)의 기능이 저하되는 것을 방지하기 위해, 슈퍼 격자층(103)이 기판(102)과 III-V족 층(105) 사이에 추가될 수 있다.
반도체 소자(100)는 금속층(110) 상에 배치된 보호층(114)을 더 포함할 수 있다. 일부 실시예에서, 보호층(114)은 예컨대, 실리콘 질화물(SiN), 실리콘 산화물(SiO2) 등과 같은 산화물 또는 질화물을 제한없이 포함할 수 있다. 보호층(114)은 예컨대, Al2O3/SiN, Al2O3/SiO2, AlN/SiN, AlN/SiO2 등과 같은 산화물 및 질화물의 복합층을 제한없이 포함할 수 있다.
보호층(114)은 도핑된 III-V족 층(108)을 둘러쌀 수 있다. 보호층(114)은 도핑된 III-V족 층(108)을 덮을 수도 있다. 보호층(114)은 금속층(110)을 둘러 쌀 수있다. 보호층(114)은 금속층(110)을 덮을 수도 있다. 보호층(114)은 금속층(110)의 일부를 덮을 수도 있다. 보호층(114)은 도체 구조(112)를 둘러쌀 수 있다. 보호층(114)은 도체 구조(112)의 일부를 둘러쌀 수도 있다.
반도체 소자(100)는 보호층(114) 상에 배치된 추가의 보호층(116)을 더 포함한다. 보호층(116)은 도체 구조(112)를 둘러쌀 수 있다. 보호층(116)은 도체 구조 (112)의 일부를 둘러쌀 수도 있다.
또한, 반도체 소자(100)는 다른 도체 구조를 포함할 수도 있다. 예컨대, 반도체 소자(100)는 소스 접촉부(118), 드레인 접촉부(120) 또는 기판(102) 상에 배치된 다른 도체 구조를 포함할 수 있다. 소스 접촉부(118) 및 드레인 접촉부(120)는 도 1의 도체 구조(112)의 양측에 각각 배치되지만, 소스 접촉부(118), 드레인 접촉부(120) 및 도체 구조(112)는 설계적 요구 사항으로 인해 본 발명의 다른 실시예에서는 상이한 구성을 가질 수도 있다.
일부 실시예들에서, 소스 접촉부(118) 및 드레인 접촉부(120)는 예컨대 도체 재료를 포함할 수 있지만, 이에 제한되지는 않는다. 도체 재료는 예컨대 금속, 합금, 도핑된 반도체 재료(예컨대, 도핑된 결정질 실리콘), 또는 기타의 적절한 도체 재료를 포함할 수 있지만, 이에 제한되지는 않는다.
소스 접촉부(118)의 일부는 III-V족 층(105) 내에 배치될 수 있다. 드레인 접촉부(120)의 일부는 III-V족 층(105) 내에 배치될 수 있다. 일부 다른 실시예들에서, 소스 접촉부(118)는 III-V족 층(104) 상에 배치될 수 있다. 일부 다른 실시예들에서, 드레인 접촉부(120)는 III-V족 층(104) 상에 배치될 수 있다. 소스 접촉부(118)는 보호층(114)을 관통함으로써 III-V족 층(106)과 접촉하도록 구성된다. 드레인 접촉부(120)는 보호층(114)을 관통함으로써 III-V족 층(106)과 접촉하도록 구성된다.
반도체 소자(100)는 다수의 유전층(152, 154, 156, 158, 160 및 162)을 더 포함할 수 있다.
반도체 소자(100)는 다수의 필드 플레이트(122, 124, 126 및 132)를 더 포함할 수 있다.
필드 플레이트들(122, 124, 126 및 132)은 서로 접촉하지 않도록 구성되며, 필드 플레이트들(122, 124, 126 및 132)은 서로 이격되어 있다. 필드 플레이트들(122, 124, 126 및 132)은 제로 전위일 수 있다.
필드 플레이트들(122, 124, 126 및 132)은 다른 도체 구조를 거쳐 소스 접촉부(118) 및/또는 드레인 접촉부(120)에 연결될 수 있다. 필드 플레이트들(122, 124, 126 및 132)은 소스 접촉부(118)와 직접 접촉하지 않는다. 필드 플레이트들(122, 124, 126 및 132)은 드레인 접촉부(120)와 직접 접촉하지 않는다.
유전층(152)은 필드 플레이트(122)와 소스 접촉부(118) 사이에서 D1 방향으로 배치된다. 유전층(152)은 필드 플레이트(124)와 소스 접촉부(118) 사이에서 D1 방향으로 배치된다. 유전층(154)은 필드 플레이트(124)와 소스 접촉부(118) 사이에서 D1 방향으로 배치된다. 유전층(152)은 필드 플레이트(126)와 소스 접촉부(118) 사이에서 D1 방향으로 배치된다. 유전층(154)은 필드 플레이트(126)와 소스 접촉부(118) 사이에서 D1 방향으로 배치된다. 유전층(156)은 필드 플레이트(126)와 소스 접촉부(118) 사이에서 D1 방향으로 배치된다. 유전층(152)은 필드 플레이트(132)와 소스 접촉부(118) 사이에서 D1 방향으로 배치된다. 유전층(154)은 필드 플레이트(132)와 소스 접촉부(118) 사이에서 D1 방향으로 배치된다. 유전층(156)은 필드 플레이트(132)와 소스 접촉부(118) 사이에서 D1 방향으로 배치된다. 유전층(158)은 필드 플레이트(132)와 소스 접촉부(118) 사이에서 D1 방향으로 배치된다.
필드 플레이트(122)는 D2 방향으로 도체 구조(112)에 인접한다. 필드 플레이트(124)는 D2 방향으로 도체 구조(112)에 인접한다.
필드 플레이트(124)는 필드 플레이트(122)와 D1 방향으로 부분적으로 오버랩된다. 필드 플레이트(126)는 필드 플레이트(122)와 D1 방향으로 부분적으로 오버랩된다. 필드 플레이트(132)는 필드 플레이트(122)와 D1 방향으로부분적으로 오버랩된다.
반도체 소자(100)는 배선 구조(170)를 더 포함할 수 있다. 반도체 소자(100)는 금속층들(172 및 176)을 더 포함할 수 있다. 반도체 소자(100)는 전도성 비아(conductive via)(174)를 더 포함할 수 있다.
III-V족 층(105)은 점선으로 도시된 바와 같은 전자 채널 영역(105a)을 가질 수 있다. 전자 채널 영역(105a)은 2차원 전자 가스(2DEG) 영역을 포함할 수 있으며, 2DEG 영역은 일반적으로 이종 구조(heterostructure)에서 용이하게 이용 가능하다. 2DEG 영역에서, 전자 가스는 2차원 방향(예컨대, D2 방향)으로 자유롭게 이동할 수 있지만, 3차원 방향(예컨대, D1 방향)으로의 이동은 제한된다.
III-V족 층(105)은 단일층 구조를 포함할 수 있다. III-V족 층(105)은 다층 구조를 포함할 수 있다. 또한, III-V족 층(105)은 이종 구조를 포함할 수 있다.
III-V족 층(105)은 III-V족 층(104)을 더 포함할 수 있다. III-V족 층(104)은 III족 질화물, 예컨대 InxAlyGa1-x-yN 화합물(이때, x+y≤1)을 제한없이 포함할 수 있다. III족 질화물은 예컨대, 화합물 AlyGa(1-y)N 화합물(이때, y≤1)을 더 포함하지만, 이에 제한되지는 않는다.
반도체 소자(100)는 III-V족 층(104) 상에 배치된 III-V족 층(106)을 더 포함한다. III-V족 층(106)은 III족 질화물, 예컨대 InxAlyGa1-x-yN 화합물(이때, x+y≤1)을 제한없이 포함할 수 있다. III족 질화물은 예컨대, AlyGa(1-y)N 화합물(이때, y≤1)을 더 포함하지만, 이에 제한되지는 않는다. III-V족 층(106)은 III-V족 층(104)보다 높은 밴드 갭을 가질 수 있다. 예컨대, III-V족 층(104)은 약 3.4V의 밴드 갭을 갖는 GaN 층을 포함하는 반면, III-V족 층(106)은 약 4의 밴드 갭을 갖는 AlGaN을 포함할 수 있다. 2DEG 영역은 일반적으로 GaN과 같이 작은 밴드 갭을 갖는 층 내에 형성된다. III-V족 층(106)과 III-V족 층(104) 사이에 이종 접합이 형성되고, 상이한 질화물의 이종 접합의 분극화에 의해 III-V족 층(104)에서 2DEG 영역을 형성한다. III-V족 층(104)은 2DEG 영역에서 전자를 제공하거나 제거함으로써 반도체 소자(100)의 전도를 제어할 수 있도록 구성된다.
일부 실시예들에서, III-V족 층(105)은 도체 구조(112)의 아래쪽에 형성된 활동 채널(전자 채널 영역[105a])을 가지며, 도체 구조(112)가 제로 바이어스 상태에 있을 때 ON 상태에 있도록 사전 설정된다. 이러한 소자를 공핍 모드 소자(depletion-mode device)라고 한다.
인핸스먼트 모드 소자(enhancement-mode device)는 공핍 모드 소자의 대응 소자이다. 인핸스먼트 모드 소자는, 도체 구조(112)가 제로 바이어스 상태에 있을 때 OFF 상태에 있도록 사전 설정된다. 도체 구조(112)를 가로 질러 전압을 인가하면 도체 구조(112)의 아래쪽 영역에서 전자 또는 전하를 유도하는데, 이를 전자 또는 전하 반전층(electron or charge inversion layer)으로 지칭할 수 있다. 전압이 증가함에 따라 유도되는 전자 또는 전하의 수는 증가한다. 반전층(inversion layer)을 형성하기 위해 인가되는 최소 전압을 임계 전압(Vth)으로 지칭한다.
도체 구조(112)가 제로 바이어스 상태에 있고, 전자 채널 영역(105a)이 고갈되거나 제거될 때, 반도체 소자(100)는 인핸스먼트 모드 소자일 수 있다. 일부 실시예들에서, 도핑된 III-V족 층(108)은 III-V족 층(105)과 PN 접합을 형성할 수 있으며, PN 접합의 사용에 의해 전자 채널 영역 (105a)을 고갈시킬 수 있다. PN 접합이 전자 채널 영역(105a)을 고갈시키기 때문에, 도체 구조(112)가 제로 바이어스 상태에 있을 때, 반도체 소자(100)를 통해 전류가 흐르지 않도록 구성되는데 즉, 반도체 소자(100)의 임계 전압은 양의 값이 된다. 도핑된 III-V족 층(108)은 누설 전류의 감소 및 임계 전압의 증가를 용이하게 한다.
금속층(110)은 소자(100)의 제조시 도핑된 Ⅲ-Ⅴ족 층(108)에 대한 정지층 또는 보호층으로서 기능할 수 있다. 예컨대, 금속층(110)으로 인해, 에칭 기술과 같은 제거 기술의 적용시, 도핑된 Ⅲ-Ⅴ족 층(108)의 노출되지 않은 표면이 실질적으로 비교적 평평하게 유지되게 할 수 있다. 금속층(110)은 도체 구조(112)의 바이어스 제어를 용이하게 하도록 구성된다. 금속층(110)은 게이트의 스위칭 속도를 증가시키는 것을 돕는다. 금속층(110)은 누설 전류의 감소 및 임계 전압의 증가를 용이하게 한다.
도체 구조(112)는 게이트 접촉 구조의 전체 저항을 감소시키는 한편, 다른 도체에 전기적으로 연결하는데 추가로 사용될 수 있는 저저항 와이어(low-resistance wire)의 제공에 사용된다. 게이트 접촉 구조는 예컨대 도체 구조(112), 금속층(110) 및 도핑된 III-V족 층(108)을 포함할 수 있지만, 이에 제한되지는 않는다.
도 2a는 도 1에서 점선 박스 A로 표시된 영역의 확대도이다.
도 2a를 참조하면, 도핑된 Ⅲ-Ⅴ족 층(108)은 D2 방향으로 제1폭(w1)을 갖는다. D2 방향은 또한 폭방향으로도 지칭될 수 있다. 일부 실시예에서, 제1폭(w1)은 약 0.5 ㎛ 보다 크다. 일부 실시예에서, 제1(w1)은 약 0.5 ㎛ 내지 약 1.5 ㎛의 범위에 있다. 일부 실시예에서, 제1폭(w1)은 약 0.8 ㎛ 내지 약 1.2 ㎛의 범위에 있다. 일부 실시예에서, 제1폭(w1)은 약 1.0 ㎛이다.
일부 실시예에서, 금속층(110)은 D2 방향으로 제2폭(w2)을 갖는다. 일부 실시예에서, 제2폭(w2)은 약 0.4 ㎛ 보다 크다. 일부 실시예에서, 제2폭(w2)은 약 0.4 ㎛의 내지 약 1.2 ㎛의 범위에 있다. 일부 실시예에서, 제2폭(w2)은 제1폭(w1)보다 작다.
일부 실시예에서, 도체 구조(112)는 D2 방향으로 제3폭(w3)을 갖는다. 일부 실시예에서, 제3폭(w3)은 약 0.3 ㎛ 보다 크다. 일부 실시예에서, 제3폭(w3)은 약 0.3 ㎛ 내지 약 0.8 ㎛의 범위에 있다. 일부 실시예에서, 제3폭(w3)은 제2폭(w2)보다 작다. 일부 실시예에서, 제3폭(w3)은 제1폭(w1)보다 작다. 일부 실시예에서, ㅈ제2(w2)은 제1폭(w1)보다 작고 제3폭(w3)보다 크다.
일부 실시예에서, 도핑된 Ⅲ-Ⅴ족 층(108)은 상부 표면(108s)을 갖는다. 상부 표면(108s)은 제1부분(108s1) 및 제1부분(108s1)을 둘러싸는 제2부분(108s2)을 갖는다. 일부 실시예에서, 도핑된 III-V족 층(108)의 제1부분(108s1)은 금속층(110)과 직접 접촉하고, 제2부분(108s2)은 보호층(114)과 직접 접촉한다.
도 2b는 도 2a에서 점선 박스(D)으로 표시된 영역의 확대도이다. 도 2b를 참조하면, 제1부분(108s1)과 제2부분(108s2)은 상이한 표면 거칠기를 갖는다. 일부 실시예에서, 제1부분(108s1)은 제2부분(108s2)에 비해 상대적으로 작은 표면 거칠기를 갖는다. 금속층(110)은 반도체 소자(100)의 제조시 도핑된 Ⅲ-Ⅴ족 층(108)에 대한 정지층 또는 보호층으로서 기능할 수 있으며, 이에 의해 도핑된 III-V족 층(108)의 노출되지 않은 제1부분(108s1)(또는 금속층[110]에 의해 덮인 표면[108s1]의 일부)은 에칭 작업과 같은 제거 작업을 수행한 후에 비교적 평평하게 바뀐다. 금속층(110)에 의해 마스킹되지 않은 도핑된 Ⅲ-Ⅴ족층(108)의 제2부분(108s2)은, 에칭 작업(이에만 제한되지 않음)과 같은 제거 작업을 수행한 후에, 예컨대 도시된 바와 같은 비교적 고르지 않은 표면과 같이 상대적으로 거칠어질 수 있다. 제2부분(108s2)은 돌출부 및 함몰부를 가질 수 있다.
도 3a는 본 발명의 일실시예에 따른 도 1의 반도체 소자(100)의 확대도이다. 도 3b는 본 발명의 일실시예에 따른 도 3a의 AA'선을 따라 취한 평단면도이다. 일부 실시예에서, 도체 구조(112)는 단일 재료의 구조를 포함할 수 있다. 일부 실시예에서, 도체 구조(112)는 이종 재료의 구조를 포함할 수 있다. 일부 실시예에서,도 3b에 도시된 바와 같이, 도체 구조(112)는 여러가지의 이종 접합 구조를 포함할 수 있다. 일부 실시예에서, 도체 구조(112)는 제1층(190), 제2층(192), 제3층(194) 및 제4층(196)과 같은 복수의 층을 포함할 수 있다. 도 3a 및 3b의 경우 도체 구조(112)가 4개의 층을 갖는 것을 도시하지만, 본 발명은 이에 제한되지 않는다. 다른 실시예에서, 도체 구조(112)는 4개 이하의 층을 갖는 구조를 포함할 수 있다.
일부 실시예에서, 제1층(190)은 예컨대 내화성 금속 또는 이의 화합물을 포함할 수 있지만, 이에 제한되지는 않는다. 제1층(190)은 금속층(110)과 동일하거나 또는 유사한 재료를 포함할 수 있다. 제1층(190)은 금속층(110)과는 상이한 재료를 포함할 수 있다. 일부 실시예에서, 제2층(192)은 예컨대 티타늄, 크롬, 텅스텐 티타 네이트 등과 같은 금속 또는 금속 화합물을 포함할 수 있지만, 이에 제한되지는 않는다. 제2층(192)은 습윤층으로서 기능함으로써 후속 금속의 충전을 돕도록 구성된다. 일부 실시예에서, 제3층(194)은 예컨대 게이트 금속을 포함할 수 있지만, 이에 제한되지는 않는다. 제3층(194)은 도체 구조(112)의 재료와 동일하거나 또는 유사한 재료를 포함할 수 있다. 제3층(194)은 도체 구조(112)의 재료와는 상이한 재료를 포함할 수 있다. 일부 실시예에서, 제4층(196)은 예컨대 내화성 금속 또는 이의 화합물을 포함할 수 있지만, 이에 제한되지는 않는다. 제4층(196)은 금속층(110)의 재료와 동일하거나 또는 유사한 재료를 포함할 수 있다. 제4층(196)은 금속층(110)의 재료와는 상이한 재료를 포함할 수 있다.
도 4는 도 1에서 점선 박스 C로 표시된 영역의 확대도이다. 도 4를 참조하면, 일부 실시예에서, 도체 구조(112)는 제3폭(w3)보다 큰 폭을 갖는 돌출부(113)를 가지며, 이때 제3폭(w3)은 도체 구조(112)의 비교적 작은 폭이다. 도체 구조(112)는 제3폭(w3)의 중심점을 통과하는 중심선(112c)을 가질 수 있다. 일부 실시예에서, 중심선(112c)은 오버행(overhang)(113)의 중심점을 통과하지 않는다. 일부 실시예에서, 중심선(112c)은 오버행 (113)의 중심점을 통과한다.
경계선(112b)은 도체 구조(112)의 경계를 통과하거나 중첩될 수 있다. 다른 실시예에서, 도체 구조(112)는 오버행(113)을 갖지 않을 수도 있으며, 경계선(112b)은 제3폭(w3)의 약 절반만큼 중심선(112c)으로부터 이격된다.
도 4에 도시된 바와 같이, 일부 실시예에서, 필드 플레이트(126)는 D1 방향으로 도체 구조(112)와 부분적으로 중첩된다. 필드 플레이트(126)는 D1 방향으로 경계선(112b)과 중심선(112c) 사이에 배치된 소정의 부분을 갖는다. 경계선(112b)은 필드 플레이트(126)를 D2 방향으로 관통한다.
다른 실시예에서, 필드 플레이트(126)는 D1 방향으로 도체 구조(112)와 중첩되지 않을 수도 있다. 다른 실시예에서, 필드 플레이트(126)는 D1 방향으로 도체 구조(112)의 중심선(112c)과 중첩되지 않을 수도 있다.
필드 플레이트(122)는 D2 방향으로 도체 구조(112)와 드레인 접촉부(120) 사이에 배치된다. 필드 플레이트(124)는 D2 방향으로 도체 구조(112)와 드레인 접촉부(120) 사이에 배치된다. 필드 플레이트(126)는 D2 방향으로 도체 구조(112)와 드레인 접촉부(120) 사이에 배치된다. 필드 플레이트(132)는 D2 방향으로 도체 구조(112)와 드레인 접촉부(120) 사이에 배치된다.
일부 실시예에서, 경계선(112b)으로부터 필드 플레이트(122)의 경계까지의 거리는 약 0.5 ㎛ 내지 2.5 ㎛이다. 경계선(112b)으로부터 필드 플레이트(124)의 경계까지의 거리는 약 2 ㎛ 내지 4 ㎛ 사이이다. 경계선(112b)으로부터 필드 플레이트(126)의 경계까지의 거리는 약 3 ㎛ 내지 5 ㎛ 사이이다. 경계선(112b)으로부터 필드 플레이트(132)의 경계까지의 거리는 약 6 ㎛ 내지 8 ㎛ 사이이다.
일부 실시예에서, 필드 플레이트(122, 124, 126 및/또는 132)는 D2 방향으로 약 50 nm 내지 150 nm의 폭을 갖는다. 일부 실시예에서, 필드 플레이트는 D2 방향으로 약 80 nm 내지 120 nm의 폭을 갖는다. 일부 실시예에서, 필드 플레이트는 D2 방향으로 약 90 nm 내지 110 nm의 폭을 갖는다. 본원에서 설명된 폭, 거리 등의 값은 단지 예시적인 것으로, 본 발명은 이에 제한되지 않음에 유의해야 한다. 일부 실시예에서, 이들의 값은 본 발명의 사상을 벗어나지 않는 범위 내에서 본 발명의 실제 적용에 따라 조정될 수 있다.
전압에 대한 공차를 증가시키기 위해, 비교적 높은 전압(예컨대, 게이트와 드레인 사이의 전압)을 갖는 소자(예컨대, 600V 이상의 전압에서 사용하기에 적합한 소자)에서 도체 구조들 사이의 거리(예컨대, 게이트와 드레인 사이의 거리)는 일반적으로 15 ㎛ 이상으로 설계되며, 이는 일반적으로 비교적 낮은 전압을 갖는 소자(예컨대, 10V 및 100V 사이의 전압에서 사용하기에 적합한 소자)의 길이의 5배이다. 예컨대, 반도체 소자(100)가 600V보다 큰 전압에서 사용하기에 적합하다면, 도체 구조(112)와 드레인 접촉부(120) 사이의 거리는 일반적으로 15 ㎛ 보다 크다.
필드 플레이트(122, 124, 126, 132)는 게이트 접촉부의 전계를 감소시키는 한편 임계 전압을 증가시킬 수 있다.
필드 플레이트(122, 124, 126, 132)는 도체 구조들(예컨대, 도체 구조[112], 소스 접촉부[118], 및 드레인 접촉부[120]) 사이의 전계가 균일하게 분포되도록 하고, 전압에 대한 내성을 향상시키는 한편, 전압이 천천히 방출되도록 함으로써 소자의 신뢰성을 향상시킨다.
일부 실시들에서, 필드 플레이트(122, 124, 126 및/또는 132)와 도체 구조 사이에는 적어도 하나의 유전층(152, 154 및 158)이 제공된다. 이러한 구성에 의해 도체 구조들 사이의 거리가 더 좁아짐으로써 저항의 증가를 피할 수 있다.
본원에 개시된 도면에서 반도체 소자(100)는 4개의 필드 플레이트를 갖는 것으로 도시되어 있으나, 본 발명은 이에 제한되지 않는다. 일부 실시예에서, 반도체 소자(100)는 4개 이하의 필드 플레이트를 포함할 수 있다.
도 5는 본 발명의 다른 일실시예에 따른 또 다른 반도체 소자(100')를 도시한다. 반도체 소자(100')는 상술된 반도체 소자(100)의 금속층(110)이 제2금속층(110')으로 대체되어 반도체 소자(100')를 형성한 것을 제외하고는 도 1에 도시된 반도체 소자(100)와 유사한 구조를 갖는다. 제2금속층(110')은 금속층(110)의 폭보다 큰 폭을 갖는다. 제2금속층(110')은 도핑된 III-V족 층(108)을 커버할 수 있다. 제2금속층(110')은 도핑된 III-V족 층(108)을 완전히 커버할 수 있다. 제2금속층(110')의 에지는 도핑된 Ⅲ-Ⅴ족 층(108)의 에지와 정렬될 수 있다.
도 6은 도 5에서 점선 박스 E로 표시된 영역의 확대도이다. 도 6에 도시된 바와 같이, 도핑된 III-V족 층(108)의 제1폭(w1)은 제2금속층(110')의 제2폭(w2)과 실질적으로 동일할 수 있다. 도핑된 III-V족 층(108)은 실질적으로 평평한 상부 표면(108s)을 갖는다.
반도체 소자(100')에서, 제2금속층(110')은 도핑된 Ⅲ-Ⅴ족 층(108)의 상부 표면 전체를 보호하기 위한 정지층 또는 보호층으로서 기능함으로써, 예컨대 에칭과 같은 제거 작업에 의해 도핑된 Ⅲ-Ⅴ족 층(108)의 표면에 돌출부 및 함몰부(또는 비교적 고르지 않은 표면)가 생성되지 않도록 할 수 있다. 반도체 소자(100)에서, 제2폭(w2)이 제1폭(w1)보다 작기 때문에, 도체 구조(112)로부터 전자 채널 영역(105a)으로의 전자의 유로는 반도체 소자(100')의 제2폭(w2')이 제1폭(w1)과 동일한 경우에서의 그것보다 길게 함으로써, 누설 전류의 감소에 기여하도록 구성된다.
도 7은 본 발명의 일실시예에 따른 또 다른 반도체 소자(200)를 도시한다. 일부 실시예에서, 반도체 소자(200)는 제1영역(202), 제2영역(204)과 더불어, 제1영역(202)을 제2영역(204)으로부터 분리하는 절연 영역(128)을 갖는다. 일부 실시예에서, 제1영역(202)의 구조는 반도체 소자(100)의 구조와 동일하거나 유사할 수 있다. 다른 실시예에서, 제1영역(202)의 구조는 또한 반도체 소자(100')의 구조와 동일하거나 유사할 수 있다. 일부 실시예에서, 제1영역(202)은 500V 이상의 전압에서 사용하기에 적합하다. 일부 실시예에서, 제1영역(202)은 550V 이상의 전압에서 사용하기에 적합하다. 일부 실시예에서, 제1영역(202)은 600V 이상의 전압에서 사용하기에 적합하다. 일부 실시예에서, 제2영역(204)은 10 내지 40V 범위의 전압에서 사용하기에 적합하다. 일부 실시예에서, 제2영역(204)은 제1영역(202)의 전압보다 비교적 작은 전압에서 사용하기에 적합하다.
필드 플레이트는 제1영역(202)에 형성되며, 필드 플레이트는 제2영역(204)에는 형성되지 않는다. 제1영역(202)은 슈퍼 격자층(103) 상에 형성될 수 있다. 제2영역(204)은 슈퍼 격자층 (103) 상에 형성될 수 있다.
일부 실시예에서, 절연 영역(128)은 유전체 재료를 포함할 수 있다. 일부 실시예에서, 절연 영역(128)은 낮은 유전 상수(낮은 k 값)의 유전체 재료를 포함할 수 있다. 일부 실시예에서, 절연 영역(128)은 질화물, 산화물 또는 플루오라이드(fluoride)를 포함할 수 있다. 일부 실시예에서, 절연 영역(128)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 불소 도핑된 실리케이트 글라스(FSG)를 포함할 수 있다.
도 8a, 8b, 8c, 8d, 8e, 8f, 8g, 8h, 8i, 8j, 8k, 8l 및 8m은 본 발명의 특정 실시예에 따른 반도체 소자를 제조하는 몇가지 예들을 도시한다. 도 8a 내지 도 8m은 소정의 반도체 소자(200)를 제조하기 위한 여러 예들을 도시하고 있으나, 유사한 예들이 또한 다른 반도체 소자(100 또는 100')를 제조하는데도 사용될 수 있다.
도 8a를 참조하면, 우선 기판(102)이 제공된다. 일부 실시예에서, 슈퍼 격자층(103)이 기판(102) 상에 배치된다. 일부 실시예에서, III-V족 층(105)은 에피택셜 성장(epitaxial growth)을 통해 기판(102) 상에 배치된다.
일부 실시예에서, 도핑된 Ⅲ-Ⅴ족 층(108') 및 금속층(110')이 기판(102) 상에 형성된다. 일부 실시예에서, 도핑된 Ⅲ-Ⅴ족 층(108')은 금속 유기 화학 기상 증착(MOCVD)에 의한 에피택셜 성장에 의해 형성될 수 있으며, 그 안에는 도펀트가 도핑된다. 그런 다음, 금속층(110')이 도핑된 Ⅲ-Ⅴ족 층(108') 상에 증착된다. 일부 실시예에서, 금속층(110)은 물리 기상 증착(PVD), 화학 기상 증착(CVD), 원자층 증착(ALD), 도금 및/또는 다른 적절한 증착 단계에 의해 형성될 수 있다. 금속층(110')은 게이트 우선 프로세스(Gate First process)에서 형성되는데, 즉 소스 접촉부(118) 및 드레인 접촉부(120)가 형성되기 전에 형성된다.
도 8b를 참조하면, 금속층(110') 위에는 패터닝된 하드 마스크(197)가 형성된다. 금속층(110)은 예컨대 황색 리소그래피에 의해 금속층(110')의 일부를 제거함으로써 형성될 수 있다. 일부 실시예에서, 패터닝된 하드 마스크(197)는 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 카바이드(SiC) 등을 포함할 수 있지만, 이에 제한되지는 않는다. 일부 실시예에서, 에칭 단계는 건식 에칭, 습식 에칭, 또는 건식 및 습식 에칭의 조합에 의해 수행될 수 있다.
도 8c 및 8d를 참조하면, 패터닝된 하드 마스크(197)는 도핑된 III-V족 층(108')의 일부를 제거하여 도핑된 III-V족 층(108)을 형성하기 위한 마스크로서 추가 사용된다. 전술한 바와 같이, 고전압 소자의 경우 드레인 접촉부(120)와 도체 구조(112) 사이의 거리는 일반적으로 약 15㎛보다 큰데, 그 이유는 전압 공차가 드레인 접촉부(120)와 도체 구조(112) 사이의 거리에 의해 영향을 받기 때문이다. 도핑된 III-V족 층(108)의 폭이 작아짐에 따라, 드레인 접촉부(120)와 도체 구조(112) 사이의 거리가 증가됨으로써 고전압에 대한 내성이 증가한다. 또한 도핑된 III-V족 층(108)의 폭이 작아짐에 따라, 고전압 소자의 저항이 감소한다.
도 8c에 도시된 반도체 소자(100')에서, 도핑된 III-V족 층(108)의 폭(w1)은 금속층(110)의 폭(w2)과 실질적으로 동일하다. 도 8d에 도시된 반도체 소자(100)의 경우 도핑된 III-V족 층(108)의 폭(w1)은 금속층(110)의 폭(w2)보다 크다.
도 8d에 도시된 바와 같이, 도핑된 Ⅲ-Ⅴ족 층(108)의 폭(w1)이 금속층(110)의 폭(w2)보다 큰 특징은 자기 정렬 제조 공정(self-aligned manufacturing process)에 의해 형성된다. 자기 정렬 제조 공정을 통해, 하나의 마스크만을 사용하여 최소 임계 치수(CD)를 갖는 도핑된 III-V족 층(108)을 형성할 수 있다. 일부 실시예에서, 금속층(110)을 식각(에칭)하기 위한 에칭제는 수성 암모니아(NH4OH), 과산화수소(H2O2), 황산(H2SO4), 불화 수소산(HF), 불화 암모늄(NH4F), 또는 이들의 혼합물일 수 있다. 건식 에칭에 의해 이방성 에칭(anisotropic etching)이 도핑된 Ⅲ-Ⅴ족 층(108) 상에 수행될 수 있다. 상이한 에칭 방법에 의해, 도핑된 III-V족 층(108)의 폭(w1)이 금속층(110)의 폭 (w2)보다 크도록 구성될 수 있다.
도 8e를 참조하면, 패터닝된 하드 마스크(197)가 제거된 후, 금속층(110) 상에 보호층(114 및 116)이 형성된다. 도 8f를 참조하면, 소스 접촉홀(source contact hole) 및 드레인 접촉홀(drain contact hole)은 소스 접촉부(118) 및 드레인 접촉부(120)를 형성하는 재료로 형성되고 채워진다. 일부 실시예에서, 이들은 옐로우 포토리소그래피(yellow photolithography), 에칭, 증착 등을 포함하는 여러 단계를 포함한다. 옐로우 리소그래피 및 에칭은 보호층(116) 상에 패터닝된 마스크를 형성하고 보호층(114, 116) 및 III-V족 층(105)을 에칭하여 소스 접촉홀 및 드레인 접촉홀을 형성하는 단계를 포함한다. III-V족 층(105)의 일부는 소스 접촉홀 및 드레인 접촉홀의 바닥으로부터 노출된다. 그런 다음 CVD, PVD 및 전기 도금 등과 같은 증착 단계에 의해 재료가 홀에 채워진다. 일부 실시예에서, 재료가 홀에 채워진 후, 증착된 재료는 마스크를 통해 다시 에칭됨으로써 원하는 전극 구조를 형성하도록 구성된다. 일부 실시예에서, 증착된 재료는 급속 열 어닐링(RTA)을 통해 III-V족 층(105)과 금속간 화합물(intermetallic compound)을 형성함으로써 전자 채널 영역(105a)과 옴 접촉을 형성하도록 구성된다.
도 8g를 참조하면, 보호층(116) 상에 유전층(152)이 증착된다. 일부 실시예에서, 유전층(152, 154, 156, 158, 160 및 162)은 CVD, 고밀도 플라즈마(HDP) CVD, 스핀-온(spin-on), 스퍼터링 방법 등에 의해 증착될 수 있다. 그런 다음, 유전층(152)의 표면은 화학-기계적 평탄화(CMP)에 의해 처리된다.
도 8h를 참조하면, 절연 영역(128)이 형성에 의해 좌우 소자의 소스 접촉부(118)와 드레인 접촉부(120)가 분리된다. 일부 실시예에서, 질소, 산소 또는 불소가 패턴닝된 포토 레지스트(151)를 사용하는 임플란트 격리 공정(implant isolation process)을 통해 패턴닝된 포토 레지스트(151)에 의해 커버되지 않은 영역에 주입되며, 이들 요소들은 III-V족 층(105)에 잔류하여 양쪽의 전자 채널을 차단하도록 구성된다.
도 8i를 참조하면, 유전층(152) 상에 필드 플레이트(122)가 형성된다. 유전층(152)은 제1방향(D1)으로 소스 접촉부(118)로부터 필드 플레이트(122)를 분리한다.
일부 실시예에서, 필드 플레이트(122, 124, 126 및 132)는 도체 재료를 증착하고, 예컨대 스퍼터링에 의해 금속을 증착한 다음, 건식 에칭에 의해 패터닝함으로써 형성될 수 있다. 필드 플레이트(122)의 위치는 후속 단계에서 형성된 도체 구조(112)의 위치에는 배치될 수 없음에 유의해야 한다. 또한, 저전압에서는 비교적 저전압 소자가 사용하기에 적합하고, 도체 구조들 사이의 전계가 소자의 성능에 거의 영향을 미치지 않기 때문에, 비교적 저전압 소자에서 필드 플레이트는 생략될 수도 있다.
도 8j를 참조하면, 개구(110t)가 형성된다. 개구(110t)는 금속층(110)의 일부 표면을 노출시킨다. 일부 실시예에서, 개구(110t)는 건식 에칭 또는 습식 에칭에 의해 형성될 수 있다.
예컨대, 습식 에칭은 수산화물 함유 용액, 탈이온수 및/또는 기타의 에칭제에 대한 노출을 포함한다. 건식 에칭은 유도 결합 플라즈마의 사용을 포함한다. 이 단계에서 금속층(110)은 도핑된 Ⅲ-Ⅴ족 층(108)을 위한 정지층으로서 사용될 수 있다.
반도체 소자(200)를 형성하는 과정은 제1영역(202) 및 제2영역(204)의 형성 단계가 포함된다. 추가의 영역(128)을 형성하는 단계(절연 영역[128]을 형성하는 단계 포함)를 수행하기 전에, 제1영역(202) 및 제2영역(204)은 동일한 구조 및 제조 공정을 가지며, 동일한 단계에서 동일한 소자가 형성될 수 있다.
일부 실시예에서, 제1영역(202)은 비교적 고전압의 소자인 반면, 제2영역(204)은 비교적 저전압의 소자이다. 저전압 소자는 게이트 우선 프로세스에 속한다. 절연 영역(128)이 그 사이에 형성된 후에, 저전압 소자 상에는 개구(110t)가 형성되지 않고 도체 구조(112)가 형성된다. 고전압 소자는 게이트 우선 프로세스와 게이트 후속 프로세스의 조합(하이브리드)이다. 절연 영역(128)이 그 사이에 형성된 후, 고전압 소자의 필드 플레이트(122), 개구(110t) 및 도체 구조(112)가 형성된다.
도 8k를 참조하면, 도체 구조(112)의 층들이 개구(110t) 내에 증착되고 충전됨으로써 도체 구조(112)를 형성한다. 도체 구조(112)의 각 층에 대한 재료 선택은 상술되었으므로 여기에서는 다시 설명하지 않는다.
일부 실시예에서, 도체 구조(112)의 층들은 PVD, CVD, ALD, 전기 도금 및/또는 기타의 적절한 방법에 의해 형성될 수 있다. 일부 실시예에서, 도체 구조(112)의 층들을 충전한 후, 도체 구조(112)의 표면을 CMP에 의해 처리하지 않음으로써, 돌출부(113)(도 4로 도시됨)가 유전층(154) 상에 유지되도록 구성된다.
일부 실시예에서, 필드 플레이트(124)는 도체 구조(112)와 함께 형성될 수 있다. 일부 실시예에서, 필드 플레이트(124)는 도체 구조(112)와 동일한 재료를 가질 수 있다.
도 8l을 참조하면, 일부 실시예에서, 반도체 소자(100, 200 및 100')의 제조는 유전층(156) 및 필드 플레이트(126)를 형성하는 단계를 추가로 포함한다.
도 8m을 참조하면, 일부 실시예에서, 반도체 소자(100, 200 및 100')의 제조는 유전층(158)을 형성하는 단계 및 유전층들(158 내지 152)을 통해 연장되고 소스 접촉부(118) 및 드레인 접촉부(120)에 연결되는 상호 접속 구조물(170)을 형성하는 단계를 더 포함한다.
일부 실시예에서, 반도체 소자(100, 200 및 100')의 제조는 유전층(158) 상에 금속층(172) 및 필드 플레이트(132)를 형성하는 단계를 더 포함한다.
일부 실시예에서, 반도체 소자(100, 200 및 100')의 제조는 금속층(172) 및 필드 플레이트(132)를 덮는 유전층(160)을 형성하는 단계를 더 포함한다. 일부 실시예에서, 반도체 소자(100, 200 및 100')의 제조는 유전층(160)을 통과하는 전도성 비아(174)를 형성함으로써 금속층(172) 또는 상호 접속 구조물(170)에 연결하는 단계를 더 포함한다. 일부 실시예에서, 반도체 소자(100, 200 및 100')의 제조는 전도성 비아(174)에 연결된 금속층(176)을 형성하는 단계 및 금속층(176)을 덮는 유전층(162)을 형성하는 단계를 더 포함한다.
도 9는 본 발명의 특정 비교 실시예에 따른 반도체 소자(850)를 도시한다. 반도체 소자(850)는 기판(800), 전이층(802), 도핑되지 않은 GaN 버퍼 재료(804), 도핑되지 않은 AlGaN 버퍼 재료(806), p-형 GaN 재료(808) 및 게이트 금속(810)을 포함한다. 반도체 소자(850)는 또한 소스 옴 접촉부(812), 드레인 옴 접촉부(814), 유전체 재료(811) 및 필드 플레이트(816)를 포함한다.
반도체 소자(850)는 비교적 저전압 환경(예컨대, 10V 내지 100V) 또는 비교적 저전압 동작 조건에서 사용될 수 있는데, 이때 반도체 소자(850)의 두께는 비교적 저전압 환경에서 예컨대, 약 4 ㎛ 미만과 같이 비교적 작게 구성된다. 반도체 소자(850)는 슈퍼 격자층을 포함하지 않는다.
반도체 소자(850)의 소자 저항을 감소시키기 위해, 게이트 구조(808)의 폭은 일반적으로 약 0.5 ㎛ 이하이며, 게이트 금속층(810)의 폭은 일반적으로 약 0.4 ㎛ 이하로 구성된다. 따라서, 다른 도체들이 게이트 금속층(810) 위에 제공될 필요가 있다면, 비교적 복잡한 공정 또는 비교적 정교한 장비(예컨대, 상대적으로 작은 임계 치수[CD]를 달성할 수 있는 장비)가 필요하며, 이 경우 수율 감소 또는 제품의 신뢰성 저하가 발생할 수 있다.
또한, 비교적 저전압 환경(예컨대 10V 내지 100V) 또는 비교적 저전압 동작 조건(상대적으로 저전압 환경)에서, 소자(850)의 저항을 더 감소시키기 위해, 드레인 옴 접촉부(814)으로부터의 반도체 소자(850)의 게이트 금속(810)까지의 거리는 일반적으로 3 ㎛ 이하로 구성된다. 이러한 짧은 거리로, 필드 플레이트(816)를 통한 전계를 감소시킬 수 있고, 필드 플레이트(816)는 기판(800)에 가능한 한 가까울 필요가 있으며, 필드 플레이트(816)는 일반적으로 소스 옴 접촉부(812)와 직접 접촉 및 연결되고, 소스 옴 접촉부(812)로부터 이격되는 한편, 게이트 금속(810)에 걸쳐 있다. 이러한 구성에서, 게이트 금속(810)의 위쪽에는 헤드룸(headroom)을 유지하는 것이 바람직하며, 예컨대 게이트 금속(810) 위의 소정 거리에는 도체가 배치되지 않도록 구성된다. 다른 도체가 게이트 금속(810) 위에 배치되면, 필드 플레이트(816)가 파괴될 수 있으며, 이에 따라 소자(850)의 성능이 악화될 수 있다.
도 10은 본 발명의 특정 비교 실시예에 따른 또 다른 반도체 소자(860)를 도시한다. 반도체 소자(860)는 기판(800), 활성층(804'), 채널층(806'), 배리어층(807), 게이트 구조(808') 및 게이트 전극(813)을 포함한다. 반도체 소자(860)는 또한 소스 전극(812') 및 드레인 전극(814')을 포함한다.
도 9의 반도체 소자(850)와 유사하게, 도 10의 반도체 소자(860)는 슈퍼 격자층을 포함하지 않는 비교적 저전압(예컨대, 10V 내지 100V) 소자이다.
반도체 소자(860)에서, 게이트 전극(813)은 게이트 구조(808')와 직접 접촉한다. 이러한 두개 구조가 직접 접촉하기 때문에, 게이트 구조(808')를 노출시켜 게이트 전극(813)을 형성하는 과정에서, 게이트 구조(808')의 표면에 결함이 형성되는 것을 방지하는 것이 불가능할 수 있는데, 이로 인해 누설 전류를 초래할 수 있다.
도 10a는 도 10에서 점선 박스 F로 표시된 영역의 확대도이다. 게이트 구조(808')와 게이트 전극(813) 사이에는 비교적 거친 계면(interface)이 있을 수 있다. 또한, 게이트 구조(808')와 게이트 전극(813) 사이에는 비교적 불균일한 계면이 있을 수 있다.
본원에 사용된 바와 같이, "밑", "아래", "하부", "위", "상부", "왼쪽", "오른쪽" 등과 같은 상대적인 공간 개념을 표현하는 용어는, 본원에서는 설명의 편의를 위해 도면에 도시된 바와 같은 하나의 구성 요소 또는 다른 구성 요소(들) 또는 특징(들)과의 특정 관계를 설명하기 위해 사용된다. 상대적인 공간 개념을 표현하는 용어는 도면에 도시된 방향 외에도 사용 또는 동작중인 장치의 상이한 방향을 포함하도록 의도된다. 장치는 다르게 배향될 수 있으며(90도 회전되거나 또는 이와 다른 배향으로), 본원에서 사용되는 상대적인 공간 개념을 표현하는 용어도 마찬가지로 해석될 수 있다. 특정 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "결합되어 있다"고 언급된 때에는, 다른 구성 요소에 직접 연결되거나 결합될 수도 있고, 또는 중간에 다른 구성 요소가 존재할 수도 있음을 이해해야 한다.
본원에서 사용되는 용어 "대략", "실질적으로", "실질적인" 및 "약"은 작은 변형을 설명 및 기술하기 위해 사용된다. 사건 또는 상황과 함께 사용되는 경우, 이러한 용어들은 사건 또는 상황이 정확하게 발생하는 경우뿐만 아니라 사건 또는 상황이 근사에 가깝게 이르는 경우를 지칭할 수 있다. 주어진 값 또는 범위와 관련하여 본원에 사용된 용어 "약"은 일반적으로 주어진 값 또는 범위의 ± 10 %, ± 5 %, ± 1 % 또는 ± 0.5 % 이내를 의미한다. 범위들은 하나의 종점에서 다른 종점으로 또는 두 종점 사이로 표현될 수 있다. 달리 명시되지 않는 한, 본원에 개시된 모든 범위들은 종점을 포함한다. 용어 "실질적으로 동일 평면상(substantially coplanar)"은 동일한 평면을 따라 중첩 배치된 마이크로 미터(㎛) 내의 2개의 표면, 예컨대 동일한 평면을 따라 중첩 배치된 10 ㎛ 이내, 5 ㎛ 이내, 1 ㎛ 이내, 또는 0.5 ㎛ 내의 2개의 표면을 지칭할 수 있다. 숫자 값 또는 특성을 "실질적으로" 동일하게 언급할 때, 이러한 용어는 평균 값의 ± 10 %, ± 5 %, ± 1 % 또는 ± 0.5 % 내에 있는 값을 의미할 수 있다.
전술한 내용들은 본 발명에 따른 여러 실시예들의 특징들 및 상세한 양상들을 개략적으로 설명한다. 본원에 기술된 실시예들은 본원에 개시된 실시예들과 동일하거나 유사한 목적을 수행하거나 및/또는 동일하거나 유사한 이점을 달성하기 위한 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 용이하게 사용될 수 있다. 이러한 등가의 구성은 본 발명의 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변경, 대체 및 수정이 이루어질 수 있다.

Claims (20)

  1. GaN 기반의 고전자 이동성 트랜지스터(HEMT) 반도체 소자로서,
    기판;
    상기 기판 상에 배치된 제1 Ⅲ-Ⅴ족 층;
    상기 제1 Ⅲ-V족 층 상에 배치된 제2 Ⅲ-Ⅴ족 층으로서, 상기 제1 Ⅲ-V족 층보다 높은 밴드 갭을 갖는 제2 Ⅲ-Ⅴ족 층;
    상기 제2 Ⅲ-Ⅴ족 층 상에 배치된 도핑된 Ⅲ-Ⅴ족 층;
    상기 도핑된 Ⅲ-Ⅴ족 층 상에 배치되고 상기 도핑된 Ⅲ-Ⅴ족 층의 상부 표면의 제1 부분을 덮어 제1 접촉 영역을 형성하는 금속층 - 상기 도핑된 Ⅲ-Ⅴ족 층의 상부 표면의 제2 부분은 상기 금속층에 의해 덮이지 않고, 상기 도핑된 Ⅲ-Ⅴ 층의 상부 표면의 제2 부분은 상기 도핑된 Ⅲ-Ⅴ 층의 상부 표면의 제1 부분보다 더 큰 표면 거칠기를 가짐 - ;
    상기 제2 Ⅲ-Ⅴ족 층, 상기 도핑된 Ⅲ-Ⅴ족 층 및 상기 금속층 상에 배치되고 상기 도핑된 Ⅲ-Ⅴ족 층의 상부 표면의 제2 부분을 덮는 제1 보호층;
    상기 제1 보호층 상에 일치되게 배치된 제2 보호층;
    상기 제2 보호층 상에 배치된 제3 보호층;
    상기 도핑된 Ⅲ-Ⅴ족 층 상에 배치되고 상기 제1 보호층, 상기 제2 보호층, 및 상기 제3 보호층을 관통하여 상기 도핑된 Ⅲ-Ⅴ족 층과 접촉하는 도체 구조;
    상기 도핑된 Ⅲ-Ⅴ족 층에서 측면으로 분리된, 적어도 상기 제1 보호층을 관통하여 상기 제2 Ⅲ-Ⅴ족 층과 접촉하는 소스 접촉부 및 드레인 접촉부;
    상기 제3 보호층 상에 위치된 제1 필드 플레이트;
    상기 제1 필드 플레이트 및 상기 제3 보호층 상에 위치된 제4 보호층;
    상기 제4 보호층 상에 위치된 제2 필드 플레이트;
    상기 제2 필드 플레이트 및 상기 제4 보호층 상에 위치된 제5 보호층;
    상기 제5 보호층 상에 위치된 제3 필드 플레이트;
    상기 제3 필드 플레이트 및 상기 제5 보호층 상에 위치된 제6 보호층; 및
    각각 적어도 상기 제3 보호층, 상기 제4 보호층, 상기 제5 보호층, 및 상기 제6 보호층을 관통하여 상기 소스 접촉부 및 상기 드레인 접촉부와 접촉하는 적어도 2개의 상호 접속 구조물을 포함하는, GaN 기반의 HEMT 반도체 소자.
  2. 제1항에 있어서, 상기 소스 접촉부 및 상기 드레인 접촉부는 각각 상기 도핑된 Ⅲ-Ⅴ족 층보다 낮은 위치에서 상기 제2 Ⅲ-Ⅴ족 층과 계면을 형성하는, GaN 기반의 HEMT 반도체 소자.
  3. 제1항에 있어서, 상기 도체 구조는 본체 및 상기 본체에 연결되고 상기 제3 보호층 위에 위치한 오버행을 가지며, 상기 본체는 상기 제1 보호층, 상기 제2 보호층, 및 상기 제3 보호층을 관통하는, GaN 기반의 HEMT 반도체 소자.
  4. 제3항에 있어서, 상기 오버행은 상기 본체의 폭보다 큰 폭을 갖고 상기 제3 필드 플레이트 바로 아래에 에지를 갖는, GaN 기반의 HEMT 반도체 소자.
  5. 제1항에 있어서, 상기 제1 보호층은 상기 도핑된 Ⅲ-Ⅴ족 층 및 상기 금속층과 일치하여서 상기 제1 보호층과 일치하는 상기 제2 보호층이 상기 금속 위에 제1 두께를 가지며 상기 금속과 별도로 상기 제1 두께보다 두꺼운 제2 두께를 갖는, GaN 기반의 HEMT 반도체 소자.
  6. 제1항에 있어서, 상기 도체 구조는 여러 이종 접합 구조를 포함하는, GaN 기반의 HEMT 반도체 소자.
  7. 제1항에 있어서, 상기 도핑된 Ⅲ-Ⅴ족 층은 폭 방향으로 제1 폭을 갖고, 상기 금속층은 폭 방향으로 제2 폭을 가지며, 이때 상기 제2 폭은 상기 제1 폭보다 작은, GaN 기반의 HEMT 반도체 소자.
  8. 제1항에 있어서, 상기 도체 구조는 상기 금속층과 직접 접촉하는, GaN 기반의 HEMT 반도체 소자.
  9. 제1항에 있어서, 상기 금속층은 상기 도핑된 Ⅲ-Ⅴ족 층과 직접 접촉하는, GaN 기반의 HEMT 반도체 소자.
  10. 제1항에 있어서, 상기 제1 보호층은 상기 도체 구조의 일부를 둘러싸는, GaN 기반의 HEMT 반도체 소자.
  11. 제1항에 있어서, 상기 제1 보호층은 상기 도핑된 Ⅲ-Ⅴ족 층의 상부 표면의 제2 부분과 직접 접촉하여 제2 접촉 영역을 형성하는, GaN 기반의 HEMT 반도체 소자.
  12. 제1항에 있어서, 상기 제2 보호층은 상기 도체 구조의 일부를 둘러싸는, GaN 기반의 HEMT 반도체 소자.
  13. 제1항에 있어서, 상기 제1 필드 플레이트는 상기 도체 구조의 하부 표면보다 높고 상기 도체 구조의 상부 표면보다 낮은 위치에 있는, GaN 기반의 HEMT 반도체 소자.
  14. 제1항에 있어서, 상기 제2 필드 플레이트는 상기 도체 구조보다 낮은 위치에 있는 하부 표면을 갖고 상기 도체 구조보다 높은 위치에 있는 상부 표면을 갖는, GaN 기반의 HEMT 반도체 소자.
  15. 제1항에 있어서, 상기 제1 필드 플레이트, 상기 제2 필드 플레이트, 및 상기 제3 필드 플레이트는 다른 필드 플레이트와 적어도 수직으로 오버랩하는, GaN 기반의 HEMT 반도체 소자.
  16. 제1항에 있어서, 상기 제1 필드 플레이트도 상기 제2 필드 플레이트도 상기 도체 구조와 수직으로 오버랩하지 않는, GaN 기반의 HEMT 반도체 소자.
  17. 제1항에 있어서, 상기 제3 필드 플레이트는 상기 도체 구조와 적어도 수직으로 오버랩하는, GaN 기반의 HEMT 반도체 소자.
  18. 제1항에 있어서, 상기 기판 상에 배치된 슈퍼 격자층(a supperlattice layer)을 더 포함하는, GaN 기반의 HEMT 반도체 소자.
  19. 반도체 소자로서,
    슈퍼 격자층;
    상기 슈퍼 격자층 위에 형성되고 제1항에 따른 반도체 소자를 포함하는 제1 부분;
    상기 슈퍼 격자층 위에 형성된, 상기 제1 부분의 전압보다 전압이 낮은 제2 부분; 및
    상기 제1 부분과 상기 제2 부분을 분리하는 절연 영역을 포함하는, 반도체 소자.
  20. 반도체 소자의 제조 방법으로서,
    기판 상에 제1 Ⅲ-Ⅴ족 층을 형성하는 단계;
    상기 제1 Ⅲ-Ⅴ족 층 상에 제2 Ⅲ-Ⅴ족 층을 형성하는 단계로서, 상기 제2 Ⅲ-Ⅴ족 층은 상기 제1 Ⅲ-Ⅴ족 층보다 높은 밴드 갭을 갖는 단계;
    상기 제2 Ⅲ-Ⅴ족 층 상에 도핑된 Ⅲ-Ⅴ족 층을 형성하는 단계;
    상기 도핑된 Ⅲ-Ⅴ족 층 상에 금속층을 형성하여서 상기 금속층이 상기 도핑된 Ⅲ-Ⅴ족 층의 상부 표면의 제1 부분을 덮어 제1 접촉 영역을 형성하는 단계 - 상기 도핑된 Ⅲ-Ⅴ족 층의 상부 표면의 제2 부분은 상기 금속 층에 의해 덮이지 않고, 상기 도핑된 Ⅲ-Ⅴ족 층의 상부 표면의 제2 부분은 상기 도핑된 Ⅲ-Ⅴ족 층의 상부 표면의 제1 부분보다 더 큰 표면 거칠기를 가짐 - ;
    상기 제2 Ⅲ-Ⅴ족 층, 상기 도핑된 Ⅲ-Ⅴ족 층 및 상기 금속층 상에 제1 보호층을 형성하는 단계 - 상기 제1 보호층은 상기 도핑된 Ⅲ-Ⅴ족 층의 상부 표면의 제2 부분을 덮음 - ;
    상기 제1 보호층 상에 상기 제1 보호층과 일치되게 제2 보호층을 형성하는 단계;
    상기 제2 보호층 상에 제3 보호층을 형성하는 단계;
    도체 구조가 상기 제1 보호층, 상기 제2 보호층, 및 상기 제3 보호층을 관통하여 상기 도핑된 Ⅲ-Ⅴ족 층과 접촉하도록, 상기 도핑된 Ⅲ-Ⅴ족 층 위에 상기 도체 구조를 형성하는 단계;
    상기 금속층에서 측면으로 분리하여 소스 접촉부 및 드레인 접촉부를 형성하는 단계 - 상기 소스 접촉부 및 상기 드레인 접촉부는 적어도 상기 제1 보호층을 관통하여 상기 제2 Ⅲ-Ⅴ족 층과 접촉함 - ;
    상기 제3 보호층 상에 제1 필드 플레이트를 형성하는 단계;
    상기 제1 필드 플레이트 및 상기 제3 보호층 상에 제4 보호층을 형성하는 단계;
    상기 제4 보호층 상에 제2 필드 플레이트를 형성하는 단계;
    상기 제2 필드 플레이트 및 상기 제4 보호층 상에 제5 보호층을 형성하는 단계;
    상기 제5 보호층 상에 제3 필드 플레이트를 형성하는 단계;
    상기 제3 필드 플레이트 및 상기 제5 보호층 상에 제6 보호층을 형성하는 단계; 및
    각각 적어도 상기 제3 보호층, 상기 제4 보호층, 상기 제5 보호층, 및 상기 제6 보호층을 관통하여 상기 소스 접촉부 및 상기 드레인 접촉부와 접촉하는 적어도 2개의 상호 접속 구조물을 형성하는 단계를 포함하는, 반도체 소자의 제조 방법.
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