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KR102323913B1 - Igzo 박막 트랜지스터의 goa 회로 및 디스플레이 장치 - Google Patents

Igzo 박막 트랜지스터의 goa 회로 및 디스플레이 장치 Download PDF

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KR102323913B1
KR102323913B1 KR1020197021131A KR20197021131A KR102323913B1 KR 102323913 B1 KR102323913 B1 KR 102323913B1 KR 1020197021131 A KR1020197021131 A KR 1020197021131A KR 20197021131 A KR20197021131 A KR 20197021131A KR 102323913 B1 KR102323913 B1 KR 102323913B1
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film transistor
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gate
constant voltage
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롱치앙 시
슈 지 첸
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티씨엘 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
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Abstract

IGZO 박막 트랜지스터의 GOA 회로 및 디스플레이 장치로서, 상기 GOA 회로는 캐스케이드된 복수의 GOA 유닛을 포함하고, 제N 스테이지의 상기 GOA 유닛은 풀업 제어 유닛(100), 풀업 유닛(200), 풀다운 유닛(500), 풀다운 유지 유닛(400), 하향 전송 유닛(300), 부트스트랩 커패시터(Cb), 제1 정전압 네거티브 레벨 전원(VSS1) 및 제2 정전압 네거티브 레벨 전원(VSS2)을 포함한다. IGZO 박막 트랜지스터로 구성되는 GOA 회로가 쉽게 실효되는 문제를 해결한다.

Description

IGZO 박막 트랜지스터의 GOA 회로 및 디스플레이 장치
본 발명은 액정 패널기술 분야에 관한 것으로, 특히 IGZO 박막 트랜지스터의 GOA 회로 및 디스플레이 장치에 관한 것이다.
현재, 어레이 기판 상에 게이트 구동(Gate Driver On Array，GOA) 회로를 제조하는 기술을 적용하여 디스플레이 기판을 제조하는 것이 일반적이며, GOA 회로는 어레이 기판 상에 직접 제조하는 스캔 라인 구동 회로를 의미한다. GOA 회로는 순차적으로 연결되는 복수 스테이지의 시프트 레지스터를 포함하고, 각각의 시프트 레지스터는 하나의 스캔 라인을 구동하며, 다음 스테이지의 시프트 레지스터에 오픈 신호를 제공하여, GOA 회로가 스캔 라인을 순서대로 한 줄씩 오픈하는 목적을 전반적으로 실현할 수 있도록 한다. 전통적인 공정에 비하여, GOA 기술은 원가를 낮출 수 있을 뿐만 아니라, 게이트 방향에서의 본딩 공정을 줄일 수 있어, 생산 능력 향상에 유리하며, 액정 디스플레이 패널의 집적도를 향상시킬 수 있다.
일반적으로, GOA 회로는 주로 풀업부(Pull-up part), 풀업제어부(Pull-up control part), 하향 전송부(Transfer part), 풀다운부(Pull-down part), 풀다운 유지 회로부(Pull-down Holding part) 및 전위 상승을 책임지는 상승부(Boost part)로 구성되며, 상승부는 일반적으로 부트스트랩 커패시터로 구성된다. 풀업부는 주로 입력되는클럭(Clock) 신호를 박막 트랜지스터의 게이트로 출력하는 것을 책임지고, 액정 디스플레이의 구동 신호로 사용된다. 풀업제어부는 주로 풀업부의오픈을 제어하는 것을책임지며, 일반적으로 앞 스테이지의 GOA 회로에서 전송되는 신호에 의해 작용된다. 풀다운부는 주로 스캔 신호를 출력한 다음, 스캔 신호(즉 박막 트랜지스터의 게이트 전위)를 빠르게 로우 레벨로 풀다운 하는 것을 책임진다. 풀다운 유지 회로부는 주로 스캔 신호 및 풀업부의 신호를 오프 상태로 유지하는 것을 책임진다(즉 설정된 음전위). 상승부는 주로 풀업부의 전위를 2차 풀업하여, 풀업부의 정상 출력이 보장되는 것을 책임진다. IGZO 재료는 비교적 높은 천이율 및 양호한 디바이스 안정성을 가진다. 상기 장점들은 GOA 회로의 복잡도를 줄일 수 있다. 고천이율에 의해, GOA에서 TFT의 사이즈는 a-Si에 비해 더 작게 제조 가능하여, 좁은 프레임의 디스플레이 장치 제조에 유리하다. 디바이스가 안정적이면, TFT의 성능 안정을 위한 전원 및 TFT의 수량을 줄일 수 있기 때문에 상대적으로 간단한 회로를 구성할 수 있으며, 전력 소모를 줄일 수 있다. 그러나, IGZO-TFT Vth (즉 트랜지스터의 문턱 전압)은 마이너스 값을 가지기 쉽기 때문에, GOA 회로의 실효를 일으킨다. 이외에도, IGZO-TFT는 DC의 정 바이어스 온도 응력(PBTS) 테스트에 매우 민감하고, 장기간의 응력(Stress) 테스트는 IGZO 박막 트랜지스터의 문턱 전압(Vth)의 정방향 천이가 매우 심각해진다. 이로 인해 회로의 실효가 야기된다.
본 발명의 목적은 IGZO 박막 트랜지스터의 문턱 전압이 쉽게 마이너스 값을 가짐으로 인해 GOA 회로의 실효를 일으키는 종래 기술문제를 해결하도록, IGZO 박막 트랜지스터의 GOA 회로 및 디스플레이 장치를 제공하는데 있다.
본 발명의 기술 방안은 다음과 같다:
캐스케이드된 복수의 GOA 유닛을 포함하는 IGZO 박막 트랜지스터의 GOA 회로로서, N을 5 이상의 양의 정수로 설정할 경우, 제N 스테이지의 상기 GOA 유닛은:
본 스테이지 스캔 라인의 스캔 구동 신호가 하이 레벨 상태에 있도록 제어하기 위한 풀업 제어 유닛;
본 스테이지 스캔 라인의 스캔 구동 신호를 풀업하기 위한 풀업 유닛;
본 스테이지 스캔 라인의 스캔 구동 신호를 풀다운하기 위한 풀다운 유닛;
본 스테이지 스캔 라인의 로우 레벨의 스캔 구동 신호를 생성하기 위한 풀다운 유지 유닛;
본 스테이지의 스테이지 전송 신호를 출력하기 위한 하향 전송 유닛;
본 스테이지 스캔 라인의 로우 레벨 또는 하이 레벨의 스캔 구동 신호를 생성하기 위한 부트스트랩 커패시터;
제1 정전압 네거티브 레벨 신호를 제공하기 위한 제1 정전압 네거티브 레벨 전원;
제2 정전압 네거티브 레벨 신호를 제공하기 위한 제2 정전압 네거티브 레벨 전원;을 포함하며,
상기 제1 정전압 네거티브 레벨 전원은 상기 풀다운 유지 유닛 및 상기 풀다운 유닛에 각각 연결되고, 상기 제2 정전압 네거티브 레벨 전원은 상기 풀다운 유지 유닛에 연결된다.
바람직하게, 상기 제2 정전압 네거티브 레벨 전원에서 출력하는 레벨의 전위는 상기 제1 정전압 네거티브 레벨 전원에서 출력하는 레벨의 전위보다 작다.
바람직하게, 상기 제1 정전압 네거티브 레벨 신호 및 상기 제2 정전압 네거티브 레벨 신호의 전위는 모두 상기 IGZO 박막 트랜지스터의 문턱 전압보다 작다.
바람직하게, 상기 풀업 제어 유닛은 제1 박막 트랜지스터, 제2 박막 트랜지스터 및 제3 박막 트랜지스터를 포함하고;
상기 제1 박막 트랜지스터의 소스는 제n-4 스테이지의 스테이지 전송 신호 입력단(ST(n-4)) 또는 오픈 신호 입력단에 연결되고, 이의 드레인은 상기 제2 박막 트랜지스터 및 제3 박막 트랜지스터의 소스에 각각 연결되며, 이의 게이트는 상기 제3 박막 트랜지스터의 게이트에 연결되고;
상기 제2 박막 트랜지스터의 드레인은 본 스테이지의 스캔 구동 신호 출력단에 연결되고, 이의 게이트는 제1 노드에 연결되며;
상기 제3 박막 트랜지스터의 드레인은 상기 제1 노드에 연결되고, 이의 게이트는 제n-4 스테이지의 스테이지 전송 신호 입력단(ST(n-4)) 또는 오픈 신호 입력단에 연결된다.
바람직하게, 상기 하향 전송 유닛은 제4 박막 트랜지스터를 포함하고, 상기 제4 박막 트랜지스터의 소스에는 본 스테이지의 클럭신호가 입력되고, 이의 드레인은 본 스테이지의 스테이지 전송 신호 출력단에 연결되며, 이의 게이트는 상기 제1 노드에 연결된다.
바람직하게, 상기 풀업 유닛은 제5 박막 트랜지스터를 포함하고, 상기 제5 박막 트랜지스터의 소스에는 본 스테이지의 클럭신호가 입력되며, 이의 드레인은 본 스테이지의 스캔 구동 신호 출력단에 연결되며, 이의 게이트는 상기 제1 노드에 연결된다.
바람직하게, 상기 풀다운 유닛은 제6 박막 트랜지스터, 제7 박막 트랜지스터, 제8 박막 트랜지스터, 제9 박막 트랜지스터, 제10 박막 트랜지스터 및 제11 박막 트랜지스터를 포함하고,
상기 제6 박막 트랜지스터의 게이트는 상기 제1 노드에 연결되고, 이의 드레인은 본 스테이지의 스캔 구동 신호 출력단에 연결되며, 이의 소스는 상기 제7 박막 트랜지스터의 소스 및 상기 제8 박막 트랜지스터의 드레인에 각각 연결되고;
상기 제7 박막 트랜지스터의 드레인은 본 스테이지의 스캔 구동 신호 출력단에 연결되고, 이의 소스는 상기 제8 박막 트랜지스터의 드레인에 연결되며, 이의 게이트는 상기 제8 박막 트랜지스터의 게이트에 연결되고;
상기 제8 박막 트랜지스터의 소스는 상기 제1 정전압 네거티브 레벨 전원에 연결되고, 이의 게이트는 제N+4 스테이지의 스캔 구동 신호 출력단에 연결되며;
상기 제9 박막 트랜지스터의 드레인은 상기 제1 노드에 연결되고, 이의 소스는 상기 제10 박막 트랜지스터의 드레인에 연결되며, 이의 게이트는 상기 제10 박막 트랜지스터의 게이트에 연결되고;
상기 제10 박막 트랜지스터의 게이트는 제N+4 스테이지의 스캔 구동 신호 출력단에 연결되고, 이의 소스는 상기 제1 정전압 네거티브 레벨 전원에 연결되며;
상기 제11 박막 트랜지스터의 게이트는 상기 제1 노드에 연결되고, 이의 드레인은 본 스테이지의 스캔 구동 신호 출력단에 연결되며, 이의 소스는 상기 제10 박막 트랜지스터의 드레인에 연결된다.
바람직하게, 상기 풀다운 유지 유닛은 제12 박막 트랜지스터, 제13 박막 트랜지스터, 제14 박막 트랜지스터, 제15 박막 트랜지스터, 제16 박막 트랜지스터, 제17 박막 트랜지스터 및 제18 박막 트랜지스터를 포함하고,
상기 제12 박막 트랜지스터의 소스는 상기 제1 정전압 네거티브 레벨 전원에 연결되고, 이의 드레인은 본 스테이지의 스테이지 전송 신호 출력단에 연결되며, 이의 게이트는 제2 노드에 연결되고;
상기 제13 박막 트랜지스터의 소스는 상기 제1 정전압 네거티브 레벨 전원에 연결되고, 이의 드레인은 본 스테이지의 스테이지 전송 신호 출력단에 연결되며, 이의 게이트는 제2 노드에 연결되고;
상기 제14 박막 트랜지스터의 소스는 상기 제2 노드에 연결되고; 이의 드레인은 정전압 하이 레벨 전원 입력단 또는 본 스테이지의 클럭 신호 입력단에 연결되며, 이의 게이트는 상기 제17 박막 트랜지스터의 소스 및 상기 제16 박막 트랜지스터의 드레인에 각각 연결되고;
상기 제15 박막 트랜지스터의 드레인은 상기 제2 노드에 연결되고, 이의 소스는 상기 제2 정전압 네거티브 레벨 전원에 연결되며, 이의 게이트는 상기 제1 노드에 연결되고;
상기 제16 박막 트랜지스터의 소스는 상기 제2 정전압 네거티브 레벨 전원에 연결되고, 이의 드레인은 상기 제17 박막 트랜지스터의 소스에 연결되며, 이의 게이트는 상기 제1 노드에 연결되고;
상기 제17 박막 트랜지스터의 드레인은 상기 제14 박막 트랜지스터의 드레인에 연결되고, 이의 게이트는 상기 정전압 하이 레벨 전원 입력단 또는 본 스테이지의 상기 클럭 신호 입력단에 연결되며;
상기 제18 박막 트랜지스터의 게이트는 상기 제2 노드에 연결되고, 이의 소스는 상기 제1 정전압 네거티브 레벨 전원에 연결되며, 이의 드레인은 상기 제1 노드에 연결된다.
바람직하게, 상기 부트스트랩 커패시터의 일단은 상기 제1 노드에 연결되고, 타단은본 스테이지의 스캔 구동 신호 출력단에 연결된다.
디스플레이 장치에 있어서, 상기 디스플레이 장치는 IGZO 박막 트랜지스터의 GOA 회로를 포함하고, 상기 IGZO 박막 트랜지스터의 GOA 회로는:
캐스케이드된 복수의 GOA 유닛을 포함하며, N을 5 이상의 양의 정수로 설정할 경우, 제N 스테이지의 상기 GOA 유닛은:
본 스테이지 스캔 라인의 스캔 구동 신호가 하이 레벨 상태에 있도록 제어하기 위한 풀업 제어 유닛;
본 스테이지 스캔 라인의 스캔 구동 신호를 풀업하기 위한 풀업 유닛;
본 스테이지 스캔 라인의 스캔 구동 신호를 풀다운하기 위한 풀다운 유닛;
본 스테이지 스캔 라인의 로우 레벨의 스캔 구동 신호를 생성하기 위한 풀다운 유지 유닛;
본 스테이지의 스테이지 전송 신호를 출력하기 위한 하향 전송유닛;
본 스테이지 스캔 라인의 로우 레벨 또는 하이 레벨의 스캔 구동 신호를 생성하기 위한 부트스트랩 커패시터;
제1 정전압 네거티브 레벨 신호를 제공하기 위한 제1 정전압 네거티브 레벨 전원;
제2 정전압 네거티브 레벨 신호를 제공하기 위한 제2 정전압 네거티브 레벨 전원;을 포함하며,
상기 제1 정전압 네거티브 레벨 전원은 상기 풀다운 유지 유닛 및 상기 풀다운 유닛에 각각 연결되고, 상기 제2 정전압 네거티브 레벨 전원은 상기 풀다운 유지 유닛에 연결된다.
바람직하게, 상기 제2 정전압 네거티브 레벨 전원에서 출력하는 레벨의 전위는 상기 제1 정전압 네거티브 레벨 전원에서 출력하는 레벨의 전위보다 작다.
바람직하게, 상기 제1 정전압 네거티브 레벨 신호 및 상기 제2 정전압 네거티브 레벨 신호의 전위는 모두 상기 IGZO 박막 트랜지스터의 문턱 전압보다 작다.
바람직하게, 상기 풀업 제어 유닛은 제1 박막 트랜지스터, 제2 박막 트랜지스터 및 제3 박막 트랜지스터를 포함하고;
상기 제1 박막 트랜지스터의 소스는 제n-4 스테이지의 스테이지 전송 신호 입력단(ST(n-4)) 또는 오픈 신호 입력단에 연결되고, 이의 드레인은 상기 제2 박막 트랜지스터 및 제3 박막 트랜지스터의 소스에 각각 연결되며, 이의 게이트는 상기 제3 박막 트랜지스터의 게이트에 연결되고;
상기 제2 박막 트랜지스터의 드레인은 본 스테이지의 스캔 구동 신호 출력단에 연결되고, 이의 게이트는 제1 노드에 연결되며;
상기 제3 박막 트랜지스터의 드레인은 상기 제1 노드에 연결되고, 이의 게이트는 제n-4 스테이지의 스테이지 전송 신호 입력단(ST(n-4)) 또는 오픈 신호 입력단에 연결된다.
바람직하게, 상기 하향 전송 유닛은 제4 박막 트랜지스터를 포함하고, 상기 제4 박막 트랜지스터의 소스에는 본 스테이지의 클럭 신호가 입력되며, 이의 드레인은 본 스테이지의 스테이지 전송 신호 출력단에 연결되고, 이의 게이트는 상기 제1 노드에 연결된다.
바람직하게, 상기 풀업 유닛은 제5 박막 트랜지스터를 포함하고, 상기 제5 박막 트랜지스터의 소스에는 본 스테이지의 클럭 신호가 입력되며, 이의 드레인은 본 스테이지의 스캔 구동 신호 출력단에 연결되고, 이의 게이트는 상기 제1 노드에 연결된다.
바람직하게, 상기 풀다운 유닛은 제6 박막 트랜지스터, 제7 박막 트랜지스터, 제8 박막 트랜지스터, 제9 박막 트랜지스터, 제10 박막 트랜지스터 및 제11 박막 트랜지스터를 포함하고,
상기 제6 박막 트랜지스터의 게이트는 상기 제1 노드에 연결되고, 이의 드레인은 본 스테이지의 스캔 구동 신호 출력단에 연결되며, 이의 소스는 상기 제7 박막 트랜지스터의 소스 및 상기 제8 박막 트랜지스터의 드레인에 각각 연결되고;
상기 제7 박막 트랜지스터의 드레인은 본 스테이지의 스캔 구동 신호 출력단에 연결되고, 이의 소스는 상기 제8 박막 트랜지스터의 드레인에 연결되며, 이의 게이트는 상기 제8 박막 트랜지스터의 게이트에 연결되고;
상기 제8 박막 트랜지스터의 소스는 상기 제1 정전압 네거티브 레벨 전원에 연결되고, 이의 게이트는 제N+4 스테이지의 스캔 구동 신호 출력단에 연결되며;
상기 제9 박막 트랜지스터의 드레인은 상기 제1 노드에 연결되고, 이의 소스는 상기 제10 박막 트랜지스터의 드레인에 연결되며, 이의 게이트는 상기 제3 박막 트랜지스터의 게이트에 연결되고;
상기 제10 박막 트랜지스터의 게이트는 제N+4 스테이지의 스캔 구동 신호 출력단에 연결되고, 이의 소스는 상기 제1 정전압 네거티브 레벨 전원에 연결되며;
상기 제11 박막 트랜지스터의 게이트는 상기 제1 노드에 연결되고, 이의 드레인은 본 스테이지의 스캔 구동 신호 출력단에 연결되며, 이의 소스는 상기 제10 박막 트랜지스터의 드레인에 연결된다.
바람직하게, 상기 풀다운 유지 유닛은 제12 박막 트랜지스터, 제13 박막 트랜지스터, 제14 박막 트랜지스터, 제15 박막 트랜지스터, 제16 박막 트랜지스터, 제17 박막 트랜지스터 및 제18 박막 트랜지스터를 포함하고,
상기 제12 박막 트랜지스터의 소스는 상기 제1 정전압 네거티브 레벨 전원에 연결되고, 이의 드레인은 본 스테이지의 스테이지 전송 신호 출력단에 연결되며, 이의 게이트는 제2 노드에 연결되고;
상기 제13 박막 트랜지스터의 소스는 상기 제1 정전압 네거티브 레벨 전원에 연결되고, 이의 드레인은 본 스테이지의 스테이지 전송 신호 출력단에 연결되며, 이의 게이트는 제2 노드에 연결되고;
상기 제14 박막 트랜지스터의 소스는 상기 제2 노드에 연결되고; 이의 드레인은 정전압 하이 레벨 전원 입력단 또는 본 스테이지의 클럭 신호 입력단에 연결되며, 이의 게이트는 상기 제17 박막 트랜지스터의 소스 및 상기 제16 박막 트랜지스터의 드레인에 각각 연결되고;
상기 제15 박막 트랜지스터의 드레인은 상기 제2 노드에 연결되고, 이의 소스는 상기 제2 정전압 네거티브 레벨 전원에 연결되며, 이의 게이트는 상기 제1 노드에 연결되고;
상기 제16 박막 트랜지스터의 소스는 상기 제2 정전압 네거티브 레벨 전원에 연결되고, 이의 드레인은 상기 제17 박막 트랜지스터의 소스에 연결되며, 이의 게이트는 상기 제1 노드에 연결되고;
상기 제17 박막 트랜지스터의 드레인은 상기 제14 박막 트랜지스터의 드레인에 연결되고, 이의 게이트는 상기 정전압 하이 레벨 전원 입력단 또는 본 스테이지의 상기 클럭 신호 입력단에 연결되며;
상기 제18 박막 트랜지스터의 게이트는 상기 제2 노드에 연결되고, 이의 소스는 상기 제1 정전압 네거티브 레벨 전원에 연결되며, 이의 드레인은 상기 제1 노드에 연결된다.
바람직하게, 상기 부트스트랩커패시터의 일단은 상기 제1 노드에 연결되고, 타단은 본 스테이지의 스캔 구동 신호 출력단에 연결된다.
본 발명의 IGZO 박막 트랜지스터의 GOA 회로 및 디스플레이 장치는, GOA 회로에 제1 정전압 네거티브 레벨 전원 및 제2 정전압 네거티브 레벨 전원을 구비하고, 상기 제1 정전압 네거티브 레벨 전원을 상기 풀다운 유지 유닛 및 상기 풀다운 유닛에 각각 연결하고, 상기 제2 정전압 네거티브 레벨 전원을 상기 풀다운 유지 유닛에 연결하는 것을 통해, IGZO 박막 트랜지스터의 문턱 전압이 쉽게 마이너스 값을 가짐으로 인한 GOA 회로의 실효 문제를 해결할 수 있다.
도 1은 본 발명의 실시예의 IGZO 박막 트랜지스터의 GOA 회로의 전체적인 구조 예시도이다;
도 2는 본 발명의 실시예의 IGZO 박막 트랜지스터의 GOA 회로의 신호 파형 및 전위의 관계 예시도이다;
도 3은 본 발명의 실시예의 IGZO 박막 트랜지스터의 GOA 회로의 제32 스테이지 GOA를 예로 설명한 작동 원리의 파형 예시도이다.
이하 각 실시예에 대한 설명은 첨부된 도면을 참조하여, 본 발명으로 실시 가능한 특정 실시예를 예시한다. 본 발명에서 언급한 방향 용어와 관련하여, 예컨대 "상", "하", "전", "후", "좌", "우","내", "외","측면" 등은, 첨부 도면의 방향을 참고할뿐이다. 따라서, 사용한 방향 용어는 본 발명을 설명하고 이해하기 위한 것일뿐, 본 발명을 한정하는 것은 아니다. 도면에서, 구조가 유사한 유닛은 동일한 부호로 표시한다.
실시예 1
IGZO(Indium　Gallium　Zinc　Oxide)는 인듐갈륨 아연 산화물의 약자이며, TFT-LCD활성층 위에 형성하는 금속 산화물 층으로, 박막 트랜지스터 기술에 속한다. IGZO 재료는 비교적 높은 천이율 및 양호한 디바이스 안정성을 가진다.
도 1을 참조하면, 도 1은 본 발명의 실시예의 IGZO 박막 트랜지스터의 GOA 회로의 전체적인 구조 예시도이다. 도 1에서 볼 수 있는 바, 본 발명의 IGZO 박막 트랜지스터의 GOA 회로는 캐스케이드된 복수의 GOA 유닛을 포함하고, N을 5 이상의 양의 정수로 설정할 경우, 제N 스테이지의 상기 GOA 유닛은:
본 스테이지 스캔 라인의 스캔 구동 신호가 하이 레벨 상태에 있도록 제어하기 위한 풀업 제어 유닛(100);
본 스테이지 스캔 라인의 스캔 구동 신호를 풀업하기 위한 풀업 유닛(200);
본 스테이지 스캔 라인의 스캔 구동 신호를 풀다운하기 위한 풀다운 유닛(500);
본 스테이지 스캔 라인의 로우 레벨의 스캔 구동 신호를 생성하기 위한 풀다운 유지 유닛(400);
본 스테이지의 스테이지 전송 신호를 출력하기 위한 하향 전송 유닛(300);
본 스테이지 스캔 라인의 로우 레벨 또는 하이 레벨의 스캔 구동 신호를 생성하기 위한 부트스트랩 커패시터(Cb);
네거티브 DC 직류 전원으로서, 제1 정전압 네거티브 레벨 신호를 제공하기 위한 제1 정전압 네거티브 레벨 전원(VSS1);
네거티브 DC 직류 전원으로서, 제2 정전압 네거티브 레벨 신호를 제공하기 위한 제2 정전압 네거티브 레벨 전원(VSS2), 을 포함하며;
여기서, 상기 제1 정전압 네거티브 레벨 전원(VSS1)은 상기 풀다운 유지 유닛(400) 및 상기 풀다운 유닛(500)에 각각 연결되고, 상기 제2 정전압 네거티브 레벨 전원(VSS2)은 상기 풀다운 유지 유닛(400)에 연결된다.
본 실시예에서, 상기 제2 정전압 네거티브 레벨 전원(VSS2)에서 출력하는 레벨의 전위는 상기 제1 정전압 네거티브 레벨 전원(VSS1)에서 출력하는 레벨의 전위보다 작다.
본 실시예에서, 상기 제1 정전압 네거티브 레벨 신호 및 상기 제2 정전압 네거티브 레벨 신호의 전위는 모두 상기 IGZO 박막 트랜지스터의 문턱 전압보다 작다.
본 실시예에서,상기 풀업 제어 유닛(100)은 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3)를 포함하고; 여기서,
상기 제1 박막 트랜지스터(T1)의 소스는 제n-4 스테이지의 스테이지 전송 신호 입력단(ST(n-4)) 또는 오픈 신호 입력단(STV)에 연결되고, 이의 드레인은 상기 제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3)의 소스에 각각 연결되며, 이의 게이트는 상기 제3 박막 트랜지스터(T3)의 게이트에 연결되고;
상기 제2 박막 트랜지스터(T2)의 드레인은 본 스테이지의 스캔 구동 신호 출력단(G(n))에 연결되고, 이의 게이트는 제1 노드(Q(n))에 연결되며;
상기 제3 박막 트랜지스터(T3)의 드레인은 상기 제1 노드(Q(n))에 연결되고, 이의 게이트는 제n-4 스테이지의 스테이지 전송 신호 입력단(ST(n-4)) 또는 오픈 신호 입력단(STV)에 연결된다.
본 실시예에서, 상기 하향전송 유닛(300)은 제4 박막 트랜지스터(T4)를 포함하고, 상기 제4 박막 트랜지스터(T4)의 소스에는 본 스테이지의 클럭 신호가 입력되고, 이의 드레인은 본 스테이지의 스테이지 전송 신호 출력단(ST(n))에 연결되며, 이의 게이트는 상기 제1 노드(Q(n))에 연결된다.
본 실시예에서, 상기 풀업 유닛(200)은 제5 박막 트랜지스터(T5)를 포함하고, 상기 제5 박막 트랜지스터(T5)의 소스에는 본 스테이지의 클럭 신호가 입력되며, 이의 드레인은 본 스테이지의 스캔 구동 신호 출력단(G(n))에 연결되며, 이의 게이트는 상기 제1 노드(Q(n))에 연결된다.
본 실시예에서, 상기 풀다운 유닛(500)은 제6 박막 트랜지스터(T6), 제7 박막 트랜지스터(T7), 제8 박막 트랜지스터(T8), 제9 박막 트랜지스터(T9), 제10 박막 트랜지스터(T10) 및 제11 박막 트랜지스터(T11)를 포함하고, 여기서,
상기 제6 박막 트랜지스터(T6)의 게이트는 상기 제1 노드(Q(n))에 연결되고, 이의 드레인은 본 스테이지의 스캔 구동 신호 출력단(G(n))에 연결되며, 이의 소스는 상기 제7 박막 트랜지스터(T7)의 소스 및 상기 제8 박막 트랜지스터(T8)의 드레인에 각각 연결되고;
상기 제7 박막 트랜지스터(T7)의 드레인은 본 스테이지의 스캔 구동 신호 출력단(G(n))에 연결되고, 이의 소스는 상기 제8 박막 트랜지스터(T8)의 드레인에 연결되며, 이의 게이트는 상기 제8 박막 트랜지스터(T8)의 게이트에 연결되고;
상기 제8 박막 트랜지스터(T8)의 소스는 상기 제1 정전압 네거티브 레벨 전원(VSS1)에 연결되고, 이의 게이트는 제N+4 스테이지의 스캔 구동 신호 출력단에 연결되며;
상기 제9 박막 트랜지스터(T9)의 드레인은 상기 제1 노드(Q(n))에 연결되고, 이의 소스는 상기 제10 박막 트랜지스터(T10)의 드레인에 연결되며, 이의 게이트는 상기 제10 박막 트랜지스터(T10)의 게이트에 연결되고;
상기 제10 박막 트랜지스터(T10)의 게이트는 제N+4 스테이지의 스캔 구동 신호 출력단에 연결되고, 이의 소스는 상기 제1 정전압 네거티브 레벨 전원(VSS1)에 연결되며;
상기 제11 박막 트랜지스터(T11)의 게이트는 상기 제1 노드(Q(n))에 연결되고, 이의 드레인은 본 스테이지의 스캔 구동 신호 출력단(G(n))에 연결되며, 이의 소스는 상기 제10 박막 트랜지스터(T10)의 드레인에 연결된다.
본 실시예에서, 상기 풀다운 유지 유닛(400)은 제12 박막 트랜지스터(T12), 제13 박막 트랜지스터(T13), 제14 박막 트랜지스터(T14), 제15 박막 트랜지스터(T15), 제16 박막 트랜지스터(T16), 제17 박막 트랜지스터(T17) 및 제18 박막 트랜지스터(T18)를 포함하고, 여기서,
상기 제12 박막 트랜지스터(T12)의 소스는 상기 제1 정전압 네거티브 레벨 전원(VSS1)에 연결되고, 이의 드레인은 본 스테이지의 스테이지 전송 신호 출력단(ST(n))에 연결되며, 이의 게이트는 제2 노드(P(n))에 연결되고;
상기 제13 박막 트랜지스터(T13)의 소스는 상기 제1 정전압 네거티브 레벨 전원(VSS1)에 연결되고, 이의 드레인은 본 스테이지의 스테이지 전송 신호 출력단(ST(n))에 연결되며, 이의 게이트는 제2 노드(P(n))에 연결되고;
상기 제14 박막 트랜지스터(T14)의 소스는 상기 제2 노드(P(n))에 연결되고; 이의 드레인은 정전압 하이 레벨 전원 입력단 또는 본 스테이지의 클럭 신호 입력단에 연결되며, 이의 게이트는 상기 제17 박막 트랜지스터(T17)의 소스 및 상기 제16 박막 트랜지스터(T16)의 드레인에 각각 연결되고;
상기 제15 박막 트랜지스터(T15)의 드레인은 상기 제2 노드(P(n))에 연결되고, 이의 소스는 상기 제2 정전압 네거티브 레벨 전원(VSS2)에 연결되며, 이의 게이트는 상기 제1 노드(Q(n))에 연결되고;
상기 제16 박막 트랜지스터(T16)의 소스는 상기 제2 정전압 네거티브 레벨 전원(VSS2)에 연결되고, 이의 드레인은 상기 제17 박막 트랜지스터(T17)의 소스에 연결되며, 이의 게이트는 상기 제1 노드(Q(n))에 연결되고;
상기 제17 박막 트랜지스터(T17)의 드레인은 상기 제14 박막 트랜지스터(T14)의 드레인에 연결되고, 이의 게이트는 상기 정전압 하이 레벨 전원 입력단 또는 본 스테이지의 상기 클럭 신호 입력단에 연결되며;
상기 제18 박막 트랜지스터(T18)의 게이트는 상기 제2 노드(P(n))에 연결되고, 이의 소스는 상기 제1 정전압 네거티브 레벨 전원(VSS1)에 연결되며, 이의 드레인은 상기 제1 노드(Q(n))에 연결된다.
본 실시예에서, 상기 부트스트랩 커패시터(Cb)의 일단은 상기 제1 노드(Q(n))에 연결되고, 타단은 본 스테이지의 스캔 구동 신호 출력단(G(n))에 연결된다.
도 2를 참조하면, 도 2는 본 발명의 실시예의 IGZO 박막 트랜지스터의 GOA 회로의 신호 파형 및 전위의 관계 예시도이다. 본 발명은 8K4K 디스플레이에 기초하여, 특허를 소개한다. 본 발명은 8개의 CK(클럭) 신호를 적용하고, CK 신호와 CK 신호 사이의 오버랩되는 시간을 CDT로 지칭하며, 오버랩되는 지속시간은 3.75us이다. 본 발명의 STV는 스타트 펄스(start pulse) 트리거 신호이며, 프레임 당 1개의 펄스를 가진다. 펄스 폭은 8*CDT이고, STV와 CK 사이의 오버랩되는 시간은 CDT이다.
STV는 고주파 교류 신호이고, 프레임 당 한 번 나타나며, CK도 고주파 교류 신호이다. ST(N-4)는 이전 4번째 스테이지의 스테이지 전송 출력 신호에 연결되고, 예를 들어, 현재 스테이지가 제10 스테이지 일 경우, ST(N)=ST(10)이고, ST(N-4)=ST(6)이며, 여기서, 이전 4번째 스테이지의 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)는 STV에 서로 연결된다.
이하, 본 발명의 작동 원리에 대해 설명한다.
또 3을 참조하면, 도 3은 본 실시예의 IGZO 박막 트랜지스터의 GOA 회로의 제32 스테이지 GOA를 예로 설명한 작동 원리의 파형 예시도이다. 도 3에서 볼 수 있는 바:
G(N)=G(32)일 경우, ST(N-4)=ST(28)이고, G(32)는 CK8에 의해 제어되며, ST(28)가 고전위일 경우, 제1 박막 트랜지스터(T1) 및 제3 박막 트랜지스터(T3)는 오픈되고, ST(28)의 고전위는 제1 노드(Q(32))에 전송되며, Q 노드는 고전위이다. 동시에, 제5 박막 트랜지스터(T5)는 오픈되고, 이때, CK8은 저전위이므로, G(32)는 저전위이다. 동시에, 제2 노드(P(32))가 저전위이고, 제13 박막 트랜지스터(T13), 제18 박막 트랜지스터(T18), 제12 박막 트랜지스터(T12)는 모두 오프되고, 제1 정전압 네거티브 레벨 전원(VSS1)의 저전위는 제1 노드(Q(n))의 전위에 영향주지 않으며;
이어서, ST(28)는 저전위로 전환될 경우, 제1 박막 트랜지스터(T1) 및 제3 박막 트랜지스터(T3)는 오프되고, 이때, CK8은 고전위이며, G(32)는 고전위가 출력되며, 제1 노드(Q(32))는 정전 결합 효과의 영향을 받아, 더 높은 전위로 풀업되며, 제2 노드(P(32))는 계속하여 저전위를 유지한다.
설명해야 할 것은, 이때, 일반적인 GOA 회로에서, 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 제3 박막 트랜지스터(T3), 제9 박막 트랜지스터(T9), 제10 박막 트랜지스터(T10) 및 제11 박막 트랜지스터(T11)의 문턱 전압이 마이너스로 내려가면, 제1 노드(Q(32))의 고전위가 누설되어, 제5 박막 트랜지스터(T5)가 오프되고, CK 고전위는 G(32)에 입력되지 않아, G(32)가 실효된다. 또는 제6 박막 트랜지스터(T6), 제7 박막 트랜지스터(T7) 및 제8 박막 트랜지스터(T8)의 문턱 전압이 마이너스로 내려가면, G(32)의 고전위가 누설되어, G(32)의 파형 고전위가 풀다운되어, 파형을 정상적으로 출력할 수 없게된다. 본 발명의 풀업 제어 유닛(100)의 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3), 풀다운 유닛(500)의 제6 박막 트랜지스터(T6), 제7 박막 트랜지스터(T7), 제8 박막 트랜지스터(T8), 제9 박막 트랜지스터(T9), 제10 박막 트랜지스터(T10) 및 제11 박막 트랜지스터(T11)는 3개의 박막 트랜지스터로 구성된 구조를 채택하고, 이 동작 시간 동안에, 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 제3 박막 트랜지스터(T3), 제9 박막 트랜지스터(T9), 제10 박막 트랜지스터(T10) 및 제11 박막 트랜지스터(T11)의 항복 전압은 0보다 훨씬 작아, IGZO 박막 트랜지스터의 문턱 전압이 지나치게 마이너스로 내려가는 것을 효과적으로 방지하고, G(N) 파형의 정상적인 출력을 보장할 수 있다.
또 이어서, G(36)는 고전위이고, 제7 박막 트랜지스터(T7), 제8 박막 트랜지스터(T8), 제9 박막 트랜지스터(T9) 및 제10 박막 트랜지스터(T10)는 오픈되며, 제1 노드(Q(32)) 및 G(32)는 저전위로 풀다운된다. 제2 노드(P(32))는 고전위이고, 제9 박막 트랜지스터(T9), 제10 박막 트랜지스터(T10) 및 제11 박막 트랜지스터(T11), 제12 박막 트랜지스터(T12), 제13 박막 트랜지스터(T13), 제18 박막 트랜지스터(T18)는 오픈되고, 제1 노드(Q(32)) 및 G(32)는 저전위를 유지한다.
이외에도, 풀다운 유지 유닛(400)이 전통적인 VDD의 직류 전원을 대체하는 수단으로 CK(n)를 채택할 경우, 제14 박막 트랜지스터(T14) 및 제17 박막 트랜지스터(T17)가 심각한 PBTS(Positive bias temperature stress, 정 바이어스 온도 응력) 테스트의 영향을 받음으로 인해 IGZO 박막 트랜지스터의 문턱 접압의 정방향 이동이 매우 심각해지고 이에 따른 회로의 실효를 일으키는 것을 효과적으로 피할 수 있다.
본 발명의 IGZO 박막 트랜지스터의 GOA 회로 및 디스플레이 장치는, GOA 회로에 제1 정전압 네거티브 레벨 전원(VSS1) 및 제2 정전압 네거티브 레벨 전원(VSS2)을 구비하고, 상기 제1 정전압 네거티브 레벨 전원(VSS1)을 상기 풀다운 유지 유닛(400)과 상기 풀다운 유닛(500)에 각각 연결하고, 상기 제2 정전압 네거티브 레벨 전원(VSS2)을 상기 풀다운 유지 유닛(400)에 연결하며, 상기 제1 정전압 네거티브 레벨 신호 및 상기 제2 정전압 네거티브 레벨 신호의 전위을 모두 상기 IGZO 박막 트랜지스터의 문턱 전위보다 작도록 하는 것을 통해, IGZO 박막 트랜지스터의 문턱 전압이 쉽게 마이너스 값을 가짐으로 인한 GOA 회로의 실효 문제를 해결한다.
실시예 2
본 실시예는 실시예 1에 따른 상기 IGZO 박막 트랜지스터의 GOA 회로를 포함하는 디스플레이 장치를 제공하고, 상기 IGZO 박막 트랜지스터의 GOA 회로는 이미 실시예 1에서 상세하게 설명하였으므로, 여기서 중복하여 설명하지 아니 한다.
상술한 바를 종합하면, 본 발명은 바람직한 실시예를 통해 상술한 바를 제시하지만, 상기 바람직한 실시예는 본 발명을 제한하기 위한 것이 아니며, 본 기술분야의 통상의 기술자는, 본 발명 기술적 사상 및 범위를 벗어나지 않는 전제하에서, 모두 다양한 변경 및 개선을 할 수 있으며, 따라서 본 발명의 보호범위는 청구범위에 의해 정해진 범위를 기준으로 한다.

Claims (18)

  1. 캐스케이드된 복수의 GOA 유닛을 포함하는 IGZO 박막 트랜지스터의 GOA 회로로서, N을 5 이상의 양의 정수로 설정할 경우, 제N 스테이지의 상기 GOA 유닛은:
    본 스테이지 스캔 라인의 스캔 구동 신호가 하이 레벨 상태에 있도록 제어하기 위한 풀업 제어 유닛;
    본 스테이지 스캔 라인의 스캔 구동 신호를 풀업하기 위한 풀업 유닛;
    본 스테이지 스캔 라인의 스캔 구동 신호를 풀다운하기 위한 풀다운 유닛;
    본 스테이지 스캔 라인의 로우 레벨의 스캔 구동 신호를 생성하기 위한 풀다운 유지 유닛;
    본 스테이지의 스테이지 전송 신호를 출력하기 위한 하향 전송 유닛;
    본 스테이지 스캔 라인의 로우 레벨 또는 하이 레벨의 스캔 구동 신호를 생성하기 위한 부트스트랩 커패시터;
    제1 정전압 네거티브 레벨 신호를 제공하기 위한 제1 정전압 네거티브 레벨 전원;
    제2 정전압 네거티브 레벨 신호를 제공하기 위한 제2 정전압 네거티브 레벨 전원;을 포함하며,
    상기 제1 정전압 네거티브 레벨 전원은 상기 풀다운 유지 유닛 및 상기 풀다운 유닛에 각각 연결되고, 상기 제2 정전압 네거티브 레벨 전원은 상기 풀다운 유지 유닛에 연결되며,
    상기 풀업 제어 유닛은 제1 박막 트랜지스터, 제2 박막 트랜지스터 및 제3 박막 트랜지스터를 포함하고;
    상기 제1 박막 트랜지스터의 소스는 제n-4 스테이지의 스테이지 전송 신호 입력단(ST(n-4)) 또는 오픈 신호 입력단에 연결되고, 이의 드레인은 상기 제2 박막 트랜지스터 및 제3 박막 트랜지스터의 소스에 각각 연결되며, 이의 게이트는 상기 제3 박막 트랜지스터의 게이트에 연결되고;
    상기 제2 박막 트랜지스터의 드레인은 본 스테이지의 스캔 구동 신호 출력단에 연결되고, 이의 게이트는 제1 노드에 연결되며;
    상기 제3 박막 트랜지스터의 드레인은 상기 제1 노드에 연결되고, 이의 게이트는 제n-4 스테이지의 스테이지 전송 신호 입력단(ST(n-4)) 또는 오픈 신호 입력단에 연결되는 IGZO 박막 트랜지스터의 GOA 회로.
  2. 제1항에 있어서,
    상기 제2 정전압 네거티브 레벨 전원에서 출력하는 레벨의 전위는 상기 제1 정전압 네거티브 레벨 전원에서 출력하는 레벨의 전위보다 작은 IGZO 박막 트랜지스터의 GOA 회로.
  3. 제1항에 있어서,
    상기 제1 정전압 네거티브 레벨 신호 및 상기 제2 정전압 네거티브 레벨 신호의 전위는 모두 상기 IGZO 박막 트랜지스터의 문턱 전압보다 작은 IGZO 박막 트랜지스터의 GOA 회로.
  4. 삭제
  5. 제1항에 있어서,
    상기 하향 전송 유닛은 제4 박막 트랜지스터를 포함하고, 상기 제4 박막 트랜지스터의 소스에는 본 스테이지의 클럭 신호가 입력되고, 이의 드레인은 본 스테이지의 스테이지 전송 신호 출력단에 연결되며, 이의 게이트는 상기 제1 노드에 연결되는 IGZO 박막 트랜지스터의 GOA 회로.
  6. 제1항에 있어서,
    상기 풀업 유닛은 제5 박막 트랜지스터를 포함하고, 상기 제5 박막 트랜지스터의 소스에는 본 스테이지의 클럭 신호가 입력되며, 이의 드레인은 본 스테이지의 스캔 구동 신호 출력단에 연결되고, 이의 게이트는 상기 제1 노드에 연결되는 IGZO 박막 트랜지스터의 GOA 회로.
  7. 제1항에 있어서,
    상기 풀다운 유닛은 제6 박막 트랜지스터, 제7 박막 트랜지스터, 제8 박막 트랜지스터, 제9 박막 트랜지스터, 제10 박막 트랜지스터 및 제11 박막 트랜지스터를 포함하고,
    상기 제6 박막 트랜지스터의 게이트는 상기 제1 노드에 연결되고, 이의 드레인은 본 스테이지의 스캔 구동 신호 출력단에 연결되며, 이의 소스는 상기 제7 박막 트랜지스터의 소스 및 상기 제8 박막 트랜지스터의 드레인에 각각 연결되고;
    상기 제7 박막 트랜지스터의 드레인은 본 스테이지의 스캔 구동 신호 출력단에 연결되고, 이의 소스는 상기 제8 박막 트랜지스터의 드레인에 연결되며, 이의 게이트는 상기 제8 박막 트랜지스터의 게이트에 연결되고;
    상기 제8 박막 트랜지스터의 소스는 상기 제1 정전압 네거티브 레벨 전원에 연결되고, 이의 게이트는 제N+4 스테이지의 스캔 구동 신호 출력단에 연결되며;
    상기 제9 박막 트랜지스터의 드레인은 상기 제1 노드에 연결되고, 이의 소스는 상기 제10 박막 트랜지스터의 드레인에 연결되며, 이의 게이트는 상기 제10 박막 트랜지스터의 게이트에 연결되고;
    상기 제10 박막 트랜지스터의 게이트는 제N+4 스테이지의 스캔 구동 신호 출력단에 연결되고, 이의 소스는 상기 제1 정전압 네거티브 레벨 전원에 연결되며;
    상기 제11 박막 트랜지스터의 게이트는 상기 제1 노드에 연결되고, 이의 드레인은 본 스테이지의 스캔 구동 신호 출력단에 연결되며, 이의 소스는 상기 제10 박막 트랜지스터의 드레인에 연결되는 IGZO 박막 트랜지스터의 GOA 회로.
  8. 제1항에 있어서,
    상기 풀다운 유지 유닛은 제12 박막 트랜지스터, 제13 박막 트랜지스터, 제14 박막 트랜지스터, 제15 박막 트랜지스터, 제16 박막 트랜지스터, 제17 박막 트랜지스터 및 제18 박막 트랜지스터를 포함하고,
    상기 제12 박막 트랜지스터의 소스는 상기 제1 정전압 네거티브 레벨 전원에 연결되고, 이의 드레인은 본 스테이지의 스테이지 전송 신호 출력단에 연결되며, 이의 게이트는 제2 노드에 연결되고;
    상기 제13 박막 트랜지스터의 소스는 상기 제1 정전압 네거티브 레벨 전원에 연결되고, 이의 드레인은 본 스테이지의 스테이지 전송 신호 출력단에 연결되며, 이의 게이트는 제2 노드에 연결되고;
    상기 제14 박막 트랜지스터의 소스는 상기 제2 노드에 연결되고; 이의 드레인은 정전압 하이 레벨 전원 입력단 또는 본 스테이지의 클럭 신호 입력단에 연결되며, 이의 게이트는 상기 제17 박막 트랜지스터의 소스 및 상기 제16 박막 트랜지스터의 드레인에 각각 연결되고;
    상기 제15 박막 트랜지스터의 드레인은 상기 제2 노드에 연결되고, 이의 소스는 제2 정전압 네거티브 레벨 전원에 연결되며, 이의 게이트는 상기 제1 노드에 연결되고;
    상기 제16 박막 트랜지스터의 소스는 상기 제2 정전압 네거티브 레벨 전원에 연결되고, 이의 드레인은 상기 제17 박막 트랜지스터의 소스에 연결되며, 이의 게이트는 상기 제1 노드에 연결되고;
    상기 제17 박막 트랜지스터의 드레인은 상기 제14 박막 트랜지스터의 드레인에 연결되고, 이의 게이트는 상기 정전압 하이 레벨 전원 입력단 또는 본 스테이지의 상기 클럭 신호 입력단에 연결되며;
    상기 제18 박막 트랜지스터의 게이트는 상기 제2 노드에 연결되고, 이의 소스는 상기 제1 정전압 네거티브 레벨 전원에 연결되며, 이의 드레인은 상기 제1 노드에 연결되는 IGZO 박막 트랜지스터의 GOA 회로.
  9. 제1항에 있어서,
    상기 부트스트랩 커패시터의 일단은 상기 제1 노드에 연결되고, 타단은 본 스테이지의 스캔 구동 신호 출력단에 연결되는 IGZO 박막 트랜지스터의 GOA 회로.
  10. IGZO 박막 트랜지스터의 GOA 회로를 포함하는 디스플레이 장치로서, 상기 IGZO 박막 트랜지스터의 GOA 회로는:
    캐스케이드된 복수의 GOA 유닛을 포함하며, N을 5 이상의 양의 정수로 설정할 경우, 제N 스테이지의 상기 GOA 유닛은:
    본 스테이지 스캔 라인의 스캔 구동 신호가 하이 레벨 상태에 있도록 제어하기 위한 풀업 제어 유닛;
    본 스테이지 스캔 라인의 스캔 구동 신호를 풀업하기 위한 풀업 유닛;
    본 스테이지 스캔 라인의 스캔 구동 신호를 풀다운하기 위한 풀다운 유닛;
    본 스테이지 스캔 라인의 로우 레벨의 스캔 구동 신호를 생성하기 위한 풀다운 유지 유닛;
    본 스테이지의 스테이지 전송 신호를 출력하기 위한 하향 전송 유닛;
    본 스테이지 스캔 라인의 로우 레벨 또는 하이 레벨의 스캔 구동 신호를 생성하기 위한 부트스트랩 커패시터;
    제1 정전압 네거티브 레벨 신호를 제공하기 위한 제1 정전압 네거티브 레벨 전원;
    제2 정전압 네거티브 레벨 신호를 제공하기 위한 제2 정전압 네거티브 레벨 전원;을 포함하며,
    상기 제1 정전압 네거티브 레벨 전원은 상기 풀다운 유지 유닛 및 상기 풀다운 유닛에 각각 연결되고, 상기 제2 정전압 네거티브 레벨 전원은 상기 풀다운 유지 유닛에 연결되며.
    상기 풀업 제어 유닛은 제1 박막 트랜지스터, 제2 박막 트랜지스터 및 제3 박막 트랜지스터를 포함하고;
    상기 제1 박막 트랜지스터의 소스는 제n-4 스테이지의 스테이지 전송 신호 입력단(ST(n-4)) 또는 오픈 신호 입력단에 연결되고, 이의 드레인은 상기 제2 박막 트랜지스터 및 제3 박막 트랜지스터의 소스에 각각 연결되며, 이의 게이트는 상기 제3 박막 트랜지스터의 게이트에 연결되고;
    상기 제2 박막 트랜지스터의 드레인은 본 스테이지의 스캔 구동 신호 출력단에 연결되고, 이의 게이트는 제1 노드에 연결되며;
    상기 제3 박막 트랜지스터의 드레인은 상기 제1 노드에 연결되고, 이의 게이트는 제n-4 스테이지의 스테이지 전송 신호 입력단(ST(n-4)) 또는 오픈 신호 입력단에 연결되는 디스플레이 장치.
  11. 제10항에 있어서,
    상기 제2 정전압 네거티브 레벨 전원에서 출력하는 레벨의 전위는 상기 제1 정전압 네거티브 레벨 전원에서 출력하는 레벨의 전위보다 작은 디스플레이 장치.
  12. 제10항에 있어서,
    상기 제1 정전압 네거티브 레벨 신호 및 상기 제2 정전압 네거티브 레벨 신호의 전위는 모두 상기 IGZO 박막 트랜지스터의 문턱 전압보다 작은 디스플레이 장치.
  13. 삭제
  14. 제10항에 있어서,
    상기 하향 전송 유닛은 제4 박막 트랜지스터를 포함하고, 상기 제4 박막 트랜지스터의 소스에는 본 스테이지의 클럭 신호가 입력되며, 이의 드레인은 본 스테이지의 스테이지 전송 신호 출력단에 연결되고, 이의 게이트는 상기 제1 노드에 연결되는 디스플레이 장치.
  15. 제10항에 있어서,
    상기 풀업 유닛은 제5 박막 트랜지스터를 포함하고, 상기 제5 박막 트랜지스터의 소스에는 본 스테이지의 클럭 신호가 입력되며, 이의 드레인은 본 스테이지의 스캔 구동 신호 출력단에 연결되고, 이의 게이트는 상기 제1 노드에 연결되는 디스플레이 장치.
  16. 제10항에 있어서,
    상기 풀다운 유닛은 제6 박막 트랜지스터, 제7 박막 트랜지스터, 제8 박막 트랜지스터, 제9 박막 트랜지스터, 제10 박막 트랜지스터 및 제11 박막 트랜지스터를 포함하고,
    상기 제6 박막 트랜지스터의 게이트는 상기 제1 노드에 연결되고, 이의 드레인은 본 스테이지의 스캔 구동 신호 출력단에 연결되며, 이의 소스는 상기 제7 박막 트랜지스터의 소스 및 상기 제8 박막 트랜지스터의 드레인에 각각 연결되고;
    상기 제7 박막 트랜지스터의 드레인은 본 스테이지의 스캔 구동 신호 출력단에 연결되고, 이의 소스는 상기 제8 박막 트랜지스터의 드레인에 연결되며, 이의 게이트는 상기 제8 박막 트랜지스터의 게이트에 연결되고;
    상기 제8 박막 트랜지스터의 소스는 상기 제1 정전압 네거티브 레벨 전원에 연결되고, 이의 게이트는 제N+4 스테이지의 스캔 구동 신호 출력단에 연결되며;
    상기 제9 박막 트랜지스터의 드레인은 상기 제1 노드에 연결되고, 이의 소스는 상기 제10 박막 트랜지스터의 드레인에 연결되며, 이의 게이트는 상기 제10 박막 트랜지스터의 게이트에 연결되고;
    상기 제10 박막 트랜지스터의 게이트는 제N+4 스테이지의 스캔 구동 신호 출력단에 연결되고, 이의 소스는 상기 제1 정전압 네거티브 레벨 전원에 연결되며;
    상기 제11 박막 트랜지스터의 게이트는 상기 제1 노드에 연결되고, 이의 드레인은 본 스테이지의 스캔 구동 신호 출력단에 연결되며, 이의 소스는 상기 제10 박막 트랜지스터의 드레인에 연결되는 디스플레이 장치.
  17. 제10항에 있어서,
    상기 풀다운 유지 유닛은 제12 박막 트랜지스터, 제13 박막 트랜지스터, 제14 박막 트랜지스터, 제15 박막 트랜지스터, 제16 박막 트랜지스터, 제17 박막 트랜지스터 및 제18 박막 트랜지스터를 포함하고,
    상기 제12 박막 트랜지스터의 소스는 상기 제1 정전압 네거티브 레벨 전원에 연결되고, 이의 드레인은 본 스테이지의 스테이지 전송 신호 출력단에 연결되며, 이의 게이트는 제2 노드에 연결되고;
    상기 제13 박막 트랜지스터의 소스는 상기 제1 정전압 네거티브 레벨 전원에 연결되고, 이의 드레인은 본 스테이지의 스테이지 전송 신호 출력단에 연결되며, 이의 게이트는 제2 노드에 연결되고;
    상기 제14 박막 트랜지스터의 소스는 상기 제2 노드에 연결되고; 이의 드레인은 정전압 하이 레벨 전원 입력단 또는 본 스테이지의 클럭 신호 입력단에 연결되며, 이의 게이트는 상기 제17 박막 트랜지스터의 소스 및 상기 제16 박막 트랜지스터의 드레인에 각각 연결되고;
    상기 제15 박막 트랜지스터의 드레인은 상기 제2 노드에 연결되고, 이의 소스는 상기 제2 정전압 네거티브 레벨 전원에 연결되며, 이의 게이트는 상기 제1 노드에 연결되고;
    상기 제16 박막 트랜지스터의 소스는 상기 제2 정전압 네거티브 레벨 전원에 연결되고, 이의 드레인은 상기 제17 박막 트랜지스터의 소스에 연결되며, 이의 게이트는 상기 제1 노드에 연결되고;
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    상기 제18 박막 트랜지스터의 게이트는 상기 제2 노드에 연결되고, 이의 소스는 상기 제1 정전압 네거티브 레벨 전원에 연결되며, 이의 드레인은 상기 제1 노드에 연결되는 디스플레이 장치.
  18. 제10항에 있어서,
    상기 부트스트랩 커패시터의 일단은 상기 제1 노드에 연결되고, 타단은 본 스테이지의 스캔 구동 신호 출력단에 연결되는 디스플레이 장치.


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