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KR102321802B1 - 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치 - Google Patents

게이트 쉬프트 레지스터 및 이를 이용한 표시 장치 Download PDF

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Publication number
KR102321802B1
KR102321802B1 KR1020150003149A KR20150003149A KR102321802B1 KR 102321802 B1 KR102321802 B1 KR 102321802B1 KR 1020150003149 A KR1020150003149 A KR 1020150003149A KR 20150003149 A KR20150003149 A KR 20150003149A KR 102321802 B1 KR102321802 B1 KR 102321802B1
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KR
South Korea
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gate
node
signal
transistor
output
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KR1020150003149A
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KR20160086436A (ko
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조승완
이주영
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엘지디스플레이 주식회사
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Abstract

본 발명은 하나의 스테이지를 공유하는 게이트 라인에서 멀티 출력을 방지하여 신뢰성을 향상시킬 수 있는 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치를 제공하는 것으로, 게이트 쉬프트 레지스터는 스캔 펄스를 순차적으로 출력하는 다수의 스테이지를 포함하고, 상기 다수의 스테이지 각각은 출력제어 클럭신호에 응답하여 제 1, 2 및 3 노드의 전압을 제어하는 노드 제어부, 및 제 2노드와 제 3노드의 전압에 응답하여 다수의 클럭신호에 따라 선택적으로 게이트 출력 신호를 출력하는 게이트 출력부를 포함할 수 있다.

Description

게이트 쉬프트 레지스터 및 이를 이용한 표시 장치{GATE SHIFT REGISTER AND DISPLAY DEVICE USING THE SAME}
본 발명은 게이트 쉬프트 레지스터에 관한 것으로, 보다 구체적으로는, 게이트 쉬프트 레지스터의 설계 시 면적을 줄일 수 있는 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치에 관한 것이다.
최근 많이 이용되는 표시 장치(Display Device)로는 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등이 있다.
일반적으로, 표시 장치는 영상을 표시하는 표시 패널과, 표시 패널의 게이트 라인들에 스캔 펄스를 공급하기 위한 게이트 구동부와, 표시 패널의 데이터 라인들에 데이터 전압을 공급하기 위한 데이터 구동부와, 게이트 구동부 및 데이터 구동부를 제어하는 타이밍 컨트롤러를 포함한다.
상기 게이트 구동부는 다수의 게이트 라인을 구동하기 위한 게이트 쉬프트 레지스터로 구성되며, 상기 게이트 쉬프트 레지스터는 스캔 펄스를 순차적으로 출력하는 다수의 스테이지를 포함하여 구성된다.
도 1은 일반적인 표시장치의 게이트 구동부를 개시한 도면이다.
일반적인 표시장치에서 게이트 구동부는 상기 타이밍 컨트롤러에서 클럭신호(CLK)를 인가 받아 상기 다수의 스테이지 각각에서 게이트 출력 신호(Vgout)를 생성하게 된다. 상기 게이트 구동부에 인가되는 상기 클럭신호(CLK)는 구동 방식에 따라 인가되는 수가 다를 수 있으며, 본 발명에서는 8개의 클럭신호(CLK)가 인가되는 것으로 표현하였다.
그런데, 상기 다수의 스테이지 각각은 게이트 출력 신호(Vgout)가 출력되는 상기 다수의 게이트 라인과 일대일 대응이 되어 연결된다. 따라서, 상기 다수의 게이트 라인 각각이 모두 상기 다수의 스테이지를 필요로 하므로 베젤 영역을 축소하고자 하는 최근의 설계를 충족하지 못하는 문제가 발생한다.
본 발명은 전술한 문제점을 해결하고자 안출된 것으로, 하나의 스테이지를 다수의 게이트 라인이 공유하여 게이트 출력 신호를 인가할 수 있는 게이트 쉬프트 레지스터 및 이를 이용한 표시장치를 제공하는 것을 기술적 과제로 한다.
위에서 언급된 본 발명의 기술적 과제 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
전술한 기술적 과제를 달성하기 위한 본 발명에 따른 게이트 쉬프트 레지스터 및 이를 이용한 표시장치는 다수의 클럭신호가 공급되는 라인들에 선택적으로 접속된 다수의 스테이지를 포함하고, 상기 다수의 스테이지 각각은 다수의 게이트 라인에 공유되어 공유된 게이트 라인들에 게이트 출력 신호를 선택적으로 인가할 수 있다.
상기 과제의 해결 수단에 의하면, 본 발명은 다음과 같은 효과가 있다.
본 발명의 게이트 쉬프트 레지스터는 타이밍 컨트롤러에서 인가되는 클럭신호 및 출력제어 클럭신호를 이용하여 게이트 출력 신호를 생성함으로써, 상기 게이트 구동부의 제 1노드 및 제 2노드가 노이즈 없이 안정적인 값을 유지할 수가 있다. 특히 하나의 스테이지를 다수의 게이트 라인이 공유하여 사용함으로써 게이트 쉬프트 레지스터의 효율을 높일 수 있고, 또한 면적을 줄이도록 하여 패널의 비표시영역에 해당되는 베젤을 축소할 수 있는 효과가 있다.
위에서 언급된 본 발명의 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래의 게이트 쉬프트 레지스터를 개시한 구성도이다.
도 2는 본 발명의 게이트 구동부를 갖는 표시 장치의 구성도이다.
도 3은 도 2에 도시된 게이트 구동부를 구성하는 게이트 쉬프트 레지스터를 개시한 구성도이다.
도 4는 도 3에 도시된 임의의 스테이지에 대한 제 1 예의 구성 회로도이다.
도 5는 본 발명의 게이트 쉬프트 레지스터의 구동 파형도이다.
도 6은 도 3에 도시된 임의의 스테이지에 대한 제 2 예의 구성 회로도이다.
본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다. 단수의 표현은 문맥상 명백하게 다르게 정의하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "제 1", "제 2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. "포함하다" 또는 "가지다" 등의 용어는 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. "적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다. "상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우뿐만 아니라 이들 구성들 사이에 제 3의 구성이 개재되는 경우까지 포함하는 것을 의미한다.
이하에서는 본 발명에 따른 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 게이트 구동부를 갖는 표시 장치의 구성도이다.
도 2를 참조하면, 본 발명에 따른 표시장치는 표시 패널(1)과, 게이트 구동부(2)와, 데이터 구동부(3)와, 타이밍 컨트롤러(4)를 포함하여 구성된다.
상기 표시 패널(1)은 서로 교차하는 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)을 구비하고, 이들(GL, DL)의 교차 영역에는 다수의 화소(P)들이 구비된다. 각 화소(P)들은 게이트 라인(GL)으로부터 공급되는 스캔 펄스(G)에 응답하여 데이터 라인(DL)으로부터 공급되는 영상 신호(데이터 전압)에 따른 영상을 표시한다.
상기 게이트 구동부(2)는 GIP(gate in panel)형 게이트 드라이버로서, 표시 패널(2)의 비표시 영역에 배치된다. 이러한 게이트 구동부(2)는 타이밍 컨트롤러(4)로부터 제공된 다수의 게이트 제어 신호(GCS)에 따라 다수의 게이트 라인(GL)에 게이트 출력 신호(Vgout)를 공급하는 게이트 쉬프트 레지스터로 구성된다. 다수의 게이트 제어신호(GCS)는 서로 다른 위상을 갖는 다수의 클럭 신호(CLK1-8)와, 게이트 구동부(2)의 구동 시작을 지시하는 게이트 스타트 신호(VST)를 포함한다. 상기 게이트 쉬프트 레지스터와 관하여서는 도 3 내지 도 6을 참조하여 구체적으로 후술한다.
상기 데이터 구동부(3)는 타이밍 컨트롤러(4)로부터 입력되는 디지털 영상 데이터(RGB)를 기준 감마 전압을 이용하여 데이터 전압으로 변환하고, 변환된 데이터 전압을 다수의 데이터 라인(DL)에 공급한다. 이러한 데이터 구동부(3)는 타이밍 컨트롤러(4)로부터 제공된 다수의 데이터 제어 신호(DCS)에 따라 제어된다.
상기 타이밍 컨트롤러(4)는 외부로부터 입력되는 영상 데이터(RGB)를 표시 패널(1)의 크기 및 해상도에 알맞게 정렬하여 데이터 구동부(3)에 공급한다. 타이밍 컨트롤러(4)는 외부로부터 입력되는 동기 신호(SYNC)들, 예를 들어 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 동기신호(Hsync), 수직 동기신호(Vsync)를 이용해 다수의 게이트 및 데이터 제어신호(GCS, DCS)를 생성하여 게이트 구동부(2) 및 데이터 구동부(3)에 각각 공급한다.
도 3은 도 2에 도시된 게이트 구동부(2)를 구성하는 게이트 쉬프트 레지스터를 개시한 구성도이다.
도 3을 참조하면, 상기 게이트 쉬프트 레지스터는 종속적으로 접속된 다수의 스테이지(GIP)를 포함하고, 상기 다수의 스테이지(GIP)는 하나의 스테이지(GIP)에 다수의 게이트 라인(GL)이 연결되어 타이밍 컨트롤러(4)로부터 인가되는 클럭신호(CLK1-8)에 따라 순차적으로 게이트 출력 신호(Vgout)를 생성하는 게이트 출력부(22)를 포함한다.
구체적으로 상기 게이트 구동부(2)는 상기 타이밍 컨트롤러(4)로부터 다수의 클럭신호(CLK1-8)가 인가되고, 동시에 적어도 하나의 출력제어 클럭신호(QCLK)가 인가된다.
상기 다수의 클럭신호(CLK1-8)는 일정 기간씩 쉬프트 되어 출력 되는 8상의 클럭신호, 즉 제 1 내지 제 8 클럭신호(CLK1-8)를 포함할 수 있다.
상기 출력제어 클럭신호(QCLK)는 게이트 하이 전압(VGH) 레벨로 인가된다. 상기 출력제어 클럭신호(QCLK)는 서로 반대(또는 반전)되는 위상을 가지는 2개의 신호로 분리된 제 1 출력제어 클럭신호(QCLK1) 및 제 2 출력제어 클럭신호(QCLK2)로 이루어질 수 있다.
특히, 본 발명의 게이트 쉬프트 레지스터는 출력제어 클럭신호(QCLK)를 이용하여 각 스테이지(GIP)에 구비된 제 1노드(Q)에 게이트 하이 전압(VGH)을 인가함으로써, 제 1노드(Q)의 전압을 안정적으로 유지할 수 있다.
도 4는 도 3에 도시된 임의의 스테이지(GIP)에 대한 제 1 예의 구성 회로도이고, 도 5는 본 발명의 게이트 쉬프트 레지스터의 구동 파형도이다.
도 4 및 도 5를 참조하면, 상기 스테이지(GIP)는 노드 제어부(21)와 게이트 출력부(22)를 포함하여 구성된다.
상기 노드 제어부(21)는 제 1 및 제 2출력제어 클럭신호(QCLK1-2)에 응답하여 제 1 및 제 2 노드(Q, QB)의 전압을 제어한다. 이를 위해 상기 노드 제어부(21)는 제 1 내지 제 5 트랜지스터(T1, T2, T3, T3R, T3N, T4, T5, T5Q)를 포함하여 구성된다.
상기 제 1트랜지스터(T1)는 게이트 스타트 신호(VST)를 게이트 전극으로 인가 받아 게이트 구동전압(VDD)을 제 3노드(Q’)에 인가한다. 또한, 제 5트랜지스터(T5)는 상기 게이트 스타트 신호(VST)에 응답하여 제 2노드(QB)를 게이트 오프 신호(VSS)의 레벨로 만들어준다.
상기 제 2트랜지스터(T2)는 상기 제 2 출력제어 클럭신호(QCLK2)를 인가 받아 제 2노드(QB)에 전달한다. 여기서, 제 2트랜지스터(T2)는 제 2 출력제어 클럭신호(QCLK2)의 공급라인과 제 2노드(QB) 사이에 다이오드 형태로 연결된다.
상기 제 4 트랜지스터(T4)는 제 3노드(Q’)에 연결되는 게이트 전극, 상기 제 1 출력제어 클럭신호(QCLK1)가 인가되는 제 1전극, 및 상기 제 1노드(Q)에 연결되는 제 2전극으로 구성된다. 이러한 제 4 트랜지스터(T4)는 제 3노드(Q’)의 전압에 따라 제 1 출력제어 클럭신호(QCLK1)를 제 1노드(Q)에 전달한다.
상기 제 3R트랜지스터(T3R)는 리셋 신호(RST)에 따라 턴 온되어 매 프레임마다 제 3노드(Q’)를 게이트 오프 신호(VSS)의 레벨로 만들며, 상기 제 3N트랜지스터(T3N)는 수평 리셋 신호(Vnext1)에 따라 턴 온되어 매 수평기간(H)마다 제 3노드(Q’)를 게이트 오프 신호(VSS)의 레벨로 만들어 준다.
상기 제 3트랜지스터(T3)는 제 2노드(QB)에 전압이 인가될 때 턴 온되어 제 3노드(Q’)를 게이트 오프 신호(VSS)의 레벨로 만들며, 상기 제 5Q트랜지스터(T5Q)는 제 3노드(Q’)에 전압이 인가될 때 턴 온되어 제 2노드(QB)를 게이트 오프 신호(VSS)레벨로 만들어 준다. 상기 게이트 오프 신호(VSS)의 레벨은 게이트 로우 전압(VGL)일 수 있다.
상기 게이트 출력부(22)는 제 1노드(Q)의 전압 레벨에 따라 게이트 라인(GL)으로 게이트 출력 신호(Vgout)를 출력하는 제 6 트랜지스터(T6)와 제 2노드(QB)의 전압 레벨에 따라 상기 게이트 라인(GL)으로 게이트 오프 신호(VSS)를 공급하는 제 7 트랜지스터(T7)를 포함하여 구성된다. 구체적으로, 상기 제 6 트랜지스터(T6)는 상기 제 1노드(Q)에 접속된 게이트 전극, 제 1 클럭 신호(CLK1)의 공급라인에 접속된 제 1전극, 및 게이트 라인(GL)에 접속된 제 2전극을 포함한다. 상기 제 7 트랜지스터(T7)는 상기 제 2노드(QB)에 접속된 게이트 전극, 상기 게이트 라인(GL)에 접속된 제 1전극, 및 상기 게이트 오프 신호(VSS) 공급 라인에 접속된 제 2전극을 포함한다.
본 발명의 다른 실시예에서는 타이밍 컨트롤러에서 인가되는 출력제어 클럭신호(QCLK)가 별도로 나뉘어 인가되는 대신 게이트 구동부(2)의 게이트 쉬프트 레지스터의 스테이지(GIP) 내부에 인버터 회로로 동작하는 제 2A트랜지스터를 더 포함한다. 이에 대해서는 도 5를 참조하여 후술하도록 한다.
도 6은 도 3에 도시된 임의의 스테이지(GIP)에 대한 제 2 예의 구성 회로도이다.
도 5 및 도 6을 참조하면, 상기 스테이지(GIP)는 노드 제어부(21)와 게이트 출력부(22)를 포함하여 구성된다.
상기 노드 제어부(21)는 출력제어 클럭신호(QCLK1)에 응답하여 제 1 및 제 2 노드(Q, QB)의 전압을 제어한다. 이를 위해 상기 노드 제어부(21)는 제 1 내지 제 5 트랜지스터(T1, T2, T2A, T3, T3R, T3N, T4, T5, T5Q)를 포함하여 구성된다.
상기 제 1트랜지스터(T1)는 게이트 스타트 신호(VST)를 게이트 전극으로 인가 받아 게이트 구동전압(VDD)을 제 3노드(Q’)에 인가한다. 또한, 제 5트랜지스터(T5)는 상기 게이트 스타트 신호(VST)에 응답하여 제 2노드(QB)를 게이트 오프 신호(VSS)의 레벨로 만들어준다.
상기 제 2A트랜지스터(T2A)는 상기 출력제어 클럭신호(QCLK1)에 응답하여 인버터로 동작하여 제 2노드(QB)를 게이트 오프 신호(VSS)의 레벨로 만들어준다. 상기 제 2트랜지스터(T2)는 상기 게이트 구동전압(VDD)을 인가 받아 제 2노드(QB)에 전달한다. 여기서, 제 2트랜지스터(T2)는 상기 게이트 구동전압(VDD)의 공급라인과 제 2노드(QB) 사이에 다이오드 형태로 연결된다. 또한, 상기 제 2트랜지스터(T2)와 제 2A트랜지스터(T2A)는 인버터 회로를 구성할 수 있다.
상기 제 4 트랜지스터(T4)는 제 3노드(Q’)에 연결되는 게이트 전극, 상기 제 1 출력제어 클럭신호(QCLK1)가 인가되는 제 1전극, 및 상기 제 1노드(Q)에 연결되는 제 2전극으로 구성된다. 이러한 제 4 트랜지스터(T4)는 제 3노드(Q’)의 전압에 따라 제 1 출력제어 클럭신호(QCLK1)를 제 1노드(Q)에 전달한다.
상기 제 3R트랜지스터(T3R)는 리셋 신호(RST)에 따라 턴 온되어 매 프레임마다 제 3노드(Q’)를 게이트 오프 신호(VSS)의 레벨로 만들며, 상기 제 3N트랜지스터(T3N)는 수평 리셋 신호(Vnext1)에 따라 턴 온되어 매 수평기간(H)마다 제 3노드(Q’)를 게이트 오프 신호(VSS)의 레벨로 만들어 준다.
상기 제 3트랜지스터(T3)는 제 2노드(QB)에 전압이 인가될 때 턴 온되어 제 3노드(Q’)를 게이트 오프 신호(VSS)의 레벨로 만들며, 상기 제 5Q트랜지스터(T5Q)는 제 3노드(Q’)에 전압이 인가될 때 턴 온되어 제 2노드(QB)를 게이트 오프 신호(VSS)의 레벨로 만들어 준다. 상기 게이트 오프 신호(VSS)의 레벨은 게이트 로우 전압(VGL)일 수 있다.
게이트 출력부(22)는 제 1실시예와 동일하다.
상기 게이트 출력부(22)는 상기 타이밍 컨트롤러(4)에서 인가되는 클럭신호(CLK1-8)에 따라 게이트 출력 신호(Vgout)를 상기 게이트 라인(GL)으로 출력하며, 상기 게이트 쉬프트 레지스터의 하나의 스테이지(GIP)에 포함된 상기 게이트 출력부(22)는 다수의 게이트 라인(GL)들이 연결된다. 예를 들어, 본 발명의 실시예에서는 하나의 스테이지(GIP)에 포함된 게이트 출력부(22)는 4개의 게이트 라인(GL)이 연결되어 하나의 스테이지(GIP)에서 생성되는 제 1노드(Q) 및 제 2노드(QB)의 전압을 공유하여 클럭신호(CLK1-8)에 따라 다수의 게이트 라인(GL)으로 출력한다. 이때, 클럭신호(CLK1-4)가 하나의 묶음이 될 수 있고, 나머지 클럭신호(CLK5-6)가 또다른 묶음이 될 수 있다. 또한 클럭신호(CLK5-6)에 따라 동작하는 다수의 게이트 라인(GL)이 공유하는 스테이지(GIP)에서는 상기 4번째 게이트 출력 신호(Vgout4)가 게이트 스타트 신호(VST)의 역할을 대신하여 동작할 수 있다.
본 발명에서 실시예에 따르면, 게이트 구동부(2)에서 하나의 스테이지(GIP)를 다수의 게이트 라인(GL)이 공유하여 사용하므로, 타이밍 컨트롤러에서 인가되는 출력제어 클럭신호(QCLK1-2)의 폭은 4개의 클럭신호(CLK)보다 같거나 넓을 수 있다.
또한, 본 발명에서 제 1노드(Q)의 전압은 게이트 스타트 신호(VST)와 제 1출력제어 클럭신호(QCLK1)가 모두 인가되어야 하므로 다수의 게이트 라인(GL)에 연결되어 사용하여도 멀티 출력 등의 노이즈와 같은 문제가 발생하지 않는다.
따라서, 제 2출력제어 클럭신호(QCLK2) 또는 반전된 제 1출력제어 클럭신호(QCLK1)에 따라 제 2노드(QB)의 전압이 주기 신호로 동작할 수 있다. 그러므로 제 2노드(QB)의 전압을 게이트 라인(GL)으로 인가하는 제 7트랜지스터의 열화를 줄이는 효과를 얻을 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
21 : 노드 제어부
22 : 게이트 출력부

Claims (10)

  1. 다수의 클럭신호가 공급되는 라인들에 선택적으로 접속된 다수의 스테이지를 포함하고,
    상기 다수의 스테이지 각각은,
    출력제어 클럭신호에 응답하여 제 1, 2노드의 전압을 제어하는 노드 제어부; 및
    다수의 게이트 라인에 공유되고, 상기 제 1 및 제 2노드의 전압에 응답하여 상기 다수의 클럭신호에 따라 게이트 출력 신호를 공유된 다수의 게이트 라인에 선택적으로 출력하는 게이트 출력부를 갖고,
    상기 노드 제어부는,
    게이트 스타트 신호에 따라 턴 온되어 제 3노드에 게이트 구동 전압을 인가하는 제 1트랜지스터; 및
    상기 제 3노드의 전압에 따라 턴 온되어 상기 출력제어 클럭신호를 상기 제 1노드로 전달하는 제 4트랜지스터를 갖는, 게이트 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 노드 제어부는,
    상기 게이트 스타트 신호에 따라 턴 온되어 상기 제 2노드에 게이트 오프 신호를 전달하는 제 5트랜지스터;
    상기 제 3노드의 전압에 따라 턴 온되어 상기 제 2노드에 상기 게이트 오프 신호를 전달하는 제 5Q트랜지스터;
    상기 제 2노드의 전압에 따라 턴 온되어 상기 제 3노드에 상기 게이트 오프 신호를 전달하는 제 3트랜지스터; 및
    리셋 신호에 따라 턴 온되어 상기 게이트 오프 신호를 상기 제 3노드로 전달하는 제 3R트랜지스터를 더 포함하는, 게이트 쉬프트 레지스터.
  3. 제 1 항에 있어서,
    상기 게이트 출력부는,
    상기 제 1노드의 전압에 턴 온되어 상기 다수의 클럭신호 중 각기 다른 클럭신호에 따라 상기 게이트 출력 신호를 선택적으로 출력하는 적어도 둘 이상의 제 6트랜지스터 및;
    상기 제 2노드의 전압에 턴 온되어 게이트 오프 신호를 출력하는 적어도 둘 이상의 제 7트랜지스터를 갖는 게이트 쉬프트 레지스터.
  4. 제 3 항에 있어서,
    상기 게이트 출력 신호는 게이트 하이 전압 레벨이고;
    상기 게이트 오프 신호는 게이트 로우 전압 레벨인 게이트 쉬프트 레지스터.
  5. 제 4 항에 있어서,
    상기 제 2노드의 전압은 상기 출력제어 클럭신호와 반대되는 위상을 갖는 주기 신호인 게이트 쉬프트 레지스터.
  6. 제 1 항에 있어서,
    상기 노드 제어부는 상기 출력제어 클럭신호를 상기 제 2노드에 인가하는 제 2트랜지스터를 더 포함하며,
    상기 출력제어 클럭신호는,
    상기 제 4트랜지스터에 인가되는 제 1출력제어 클럭신호; 및
    상기 제 1출력제어 클럭신호와 반대되는 위상을 가지면서 상기 제 2트랜지스터에 인가되는 제 2출력제어 클럭신호를 포함하는, 게이트 쉬프트 레지스터.
  7. 제 1 항에 있어서,
    상기 노드 제어부는,
    상기 게이트 구동전압을 상기 제 2노드에 인가하는 제 2트랜지스터; 및
    상기 출력제어 클럭신호에 따라 상기 제 2노드에 게이트 오프 신호를 인가하는 제 2A트랜지스터를 더 포함하는 게이트 쉬프트 레지스터.
  8. 다수의 게이트 라인을 구비한 표시 패널;
    상기 표시 패널의 비표시 영역에 내장되어 상기 다수의 게이트 라인을 구동하는 게이트 구동부를 포함하고,
    상기 게이트 구동부는 청구항 1 내지 청구항 7 중 어느 하나에 기재된 게이트 쉬프트 레지스터를 포함하는, 표시장치.
  9. 제 8 항에 있어서,
    상기 출력제어 클럭신호는 상기 공유된 다수의 게이트 라인에 상기 다수의 클럭신호에 따른 상기 게이트 출력 신호가 공급되는 동안 게이트 하이 전압 레벨로 인가되는 표시장치.
  10. 삭제
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