KR102285272B1

KR102285272B1 - 송신 장치 및 그의 리피티션 방법

Info

Publication number: KR102285272B1
Application number: KR1020160008221A
Authority: KR
Inventors: 김경중; 명세호; 정홍실
Original assignee: 삼성전자주식회사
Priority date: 2015-01-22
Filing date: 2016-01-22
Publication date: 2021-08-04
Also published as: KR20160090772A

Abstract

송신 장치가 개시된다. 본 송신 장치는 입력 비트들을 인코딩하여 패리티 비트들을 생성하는 LDPC 인코더, 패리티 비트들에서 펑처링되는 비트들의 수를 산출하고, 산출된 비트들의 수에 기초하여 패리티 비트들을 펑처링하는 펑처링부 및, 리피티션 패턴에 기초하여 입력 비트들 및 패리티 비트들을 포함하는 LDPC 코드워드에서 적어도 일부 비트들을 선택하여 패리티 비트들 이후에 부가하는 리피티션부를 포함하며，리피티션 패턴은 LDPC 코드워드를 구성하는 복수의 비트 그룹 중 리피티션되는 비트 그룹을 선택하기 위한 패턴이다.

Description

송신 장치 및 그의 리피티션 방법 { TRANSMITER AND REPETITION METHOD THEREOF }

본 발명은 송신 장치 및 그의 리피티션 방법에 관한 것으로, 더욱 상세하게는 입력 비트들을 처리하여 전송하는 송신 장치 및 그의 리피티션 방법에 대한 것이다.

21세기 정보화 사회에서 방송 통신 서비스는 본격적인 디지털화, 다채널화, 광대역화, 고품질화의 시대를 맞이하고 있다. 특히, 최근에 고화질 디지털 TV 및 PMP, 휴대방송 기기 보급이 확대됨에 따라 디지털 방송 서비스도 다양한 수신방식 지원에 대한 요구가 증대되고 있다.

이에 따라, 사용자의 니즈(needs)를 만족시킬 수 있는 보다 나은 서비스를 사용자에게 제공하기 위한 방안의 모색이 요청된다.

본 발명은 상술한 필요성에 따른 것으로, 본 발명의 목적은 특정한 패턴을 이용하여 LDPC 코드워드 중 적어도 일부 비트들을 선택하고 이를 반복하여 추가적으로 전송하는 송신 장치 및 그의 리피티션 방법을 제공함에 있다.

이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 송신장치는 입력 비트들을 인코딩하여 패리티 비트들을 생성하는 LDPC 인코더, 상기 패리티 비트들에서 펑처링되는 비트들의 수를 산출하고, 상기 산출된 비트들의 수에 기초하여 상기 패리티 비트들을 펑처링하는 펑처링부 및 리피티션 패턴에 기초하여 상기 입력 비트들 및 상기 패리티 비트들을 포함하는 LDPC 코드워드에서 적어도 일부 비트들을 선택하여 상기 패리티 비트들 이후에 부가하는 리피티션부를 포함하며, 상기 리피티션 패턴은 상기 LDPC 코드워드를 구성하는 복수의 비트 그룹 중 리피티션되는 비트 그룹을 선택하기 위한 패턴이다.

여기에서, 상기 펑처링부는 상기 산출된 펑처링되는 비트들의 수 N_punc가 양의 정수인 경우 상기 패리티 비트들에서 상기 산출된 수만큼의 비트들을 펑처링하고, 상기 산출된 펑처링되는 비트들의 수 N_punc가 음의 정수인 경우 상기 펑처링을 수행하지 않을 수 있다.

그리고, 상기 리피티션부는 상기 N_punc가 음의 정수인 경우, 상기 -N_punc개의 비트들을 리피티션되는 비트들의 수로 판단하고, 상기 판단된 수만큼의 비트들을 상기 LDPC 코드워드에서 선택할 수 있다.

이 경우, 상기 리피티션부는, 수학식 4에 기초하여 상기 LDPC 코드워드를 구성하는 복수의 비트 그룹 중 모든 비트들이 리피티션되는 비트들로 구성된 비트 그룹의 수 N_rep를 산출할 수 있다.

그리고, 상기 리피티션 패턴은 표 1에 의해 정의될 수 있다.

또한, 상기 리피티션부는 상기 리피티션 패턴에 기초하여 상기 복수의 비트 그룹 중 π_R(0) 번째 비트 그룹, π_R(1) 번째 비트 그룹,..., π_R(N_rep-1) 번째 비트 그룹에 포함된 비트들을 리피티션되는 비트들로 선택할 수 있다.

그리고, 상기 리피티션부는 π_R(N_rep) 번째 비트 그룹의 첫 번째 비트부터 N_repeat-360×N_rep 개의 비트들을 리피티션되는 비트들로 추가적으로 선택할 수 있다.

한편, 본 발명의 일 실시 예에 따른 송신 장치의 리피티션 방법은 입력 비트들을 인코딩하여 패리티 비트들을 생성하는 단계, 상기 패리티 비트들에서 펑처링되는 비트들의 수를 산출하고, 상기 산출된 비트들의 수에 기초하여 상기 패리티 비트들을 펑처링하는 단계 및, 리피티션 패턴에 기초하여 상기 입력 비트들 및 상기 패리티 비트들을 포함하는 LDPC 코드워드에서 적어도 일부 비트들을 선택하여 상기 패리티 비트들 이후에 부가하는 단계를 포함하며, 상기 리피티션 패턴은 상기 LDPC 코드워드를 구성하는 복수의 비트 그룹 중 리피티션되는 비트 그룹을 선택하기 위한 패턴이다.

여기에서, 상기 펑처링하는 단계는 상기 산출된 펑처링되는 비트들의 수 N_punc가 양의 정수인 경우 상기 패리티 비트들에서 상기 산출된 수만큼의 비트들을 펑처링하고, 상기 산출된 펑처링되는 비트들의 수 N_punc가 음의 정수인 경우 상기 펑처링을 수행하지 않을 수 있다.

그리고, 상기 부가하는 단계는 상기 N_punc가 음의 정수인 경우, 상기 -N_punc 개의 비트들을 리피티션되는 비트들의 수로 판단하고, 상기 판단된 수만큼의 비트들을 상기 LDPC 코드워드에서 선택할 수 있다.

이 경우, 상기 부가하는 단계는 수학식 4에 기초하여 상기 LDPC 코드워드를 구성하는 복수의 비트 그룹 중 모든 비트들이 리피티션되는 비트들로 구성된 비트 그룹의 수 N_rep를 산출할 수 있다.

그리고, 상기 리피티션 패턴은, 표 1에 의해 정의될 수 있다.

또한, 상기 부가하는 단계는 상기 리피티션 패턴에 기초하여 상기 복수의 비트 그룹 중 π_R(0) 번째 비트 그룹, π_R(1) 번째 비트 그룹,..., π_R(N_rep-1) 번째 비트 그룹에 포함된 비트들을 리피티션되는 비트들로 선택할 수 있다.

그리고, 상기 부가하는 단계는 π_R(N_rep) 번째 비트 그룹의 첫 번째 비트부터 N_repeat-360×N_rep 개의 비트들을 리피티션되는 비트들로 추가적으로 선택할 수 있다.

이상과 같은 본 발명의 다양한 실시 예에 따르면, 비트들 중 일부 비트들이 추가적으로 전송될 수 있어, 수신 측에서 디코딩 성능이 향상될 수 있다.

도 1은 본 발명의 일 실시 예에 따른 송신 장치의 구성을 설명하기 위한 블록도,
도 2는 본 발명이 일 실시 예에 따른 프레임 구조를 설명하기 위한 도면,
도 3 및 도 4는 본 발명의 일 실시 예에 따른 송신 장치의 세부 구성을 설명하기 위한 블록도,
도 5 내지 도 9는 본 발명의 일 실시 예에 따른 시그널링을 처리하는 방법을 설명하기 위한 도면들,
도 10은 본 발명의 일 실시 예에 따른 송신 장치의 구성을 설명하기 위한 블록도,
도 11은 본 발명의 일 실시 에에 따른 인터리버의 구성을 설명하기 위한 블록도,
도 12 내지 도 19는 본 발명의 일 실시 예에 따른 인터리빙 방법을 설명하기 위한 도면들,
도 20 내지 도 24는 본 발명의 다양한 실시 예에 따른 블록 인터리버의 구성을 설명하기 위한 블록도들,
도 25 내지 도 27은 본 발명의 일 실시 예에 따른 수신 장치의 구성을 설명하기 위한 블록도들,
도 28은 본 발명의 일 실시 예에 따른 디인터리버의 구성을 설명하기 위한 블록도,
도 29 내지 도 33은 본 발명의 일 실시 예에 따른 블록 디인터리버의 구성을 설명하기 위한 블록도들, 그리고
도 34는 본 발명의 일 실시 예에 따른 리피티션 방법을 설명하기 위한 흐름도이다.

이하에서는 도면을 참조하여 본 발명을 더욱 상세하게 설명한다.

본 발명의 일 실시 예에 따른 송신 장치(1000)는 데이터(예를 들어, 방송 데이터) 및 데이터를 처리하기 위한 L1 시그널링(signaling)을 수신 장치(2000)로 전송할 수 있다.

이를 위해, 송신 장치(1000)는 데이터 및 L1 시그널링을 처리하기 위한 구성요소를 포함할 수 있으며, 이하에서 데이터 및 L1 시그널링을 처리하는 방법에 대해 보다 구체적으로 설명하도록 한다.

도 1은 본 발명의 일 실시 예에 따른 송신 장치의 구성을 설명하기 위한 블록도이다.

도 1을 참조하면, 송신 장치(1000)는 LDPC 인코더(110), 펑처링부(120), 리피티션부(130) 및 성상도 맵퍼(140)를 포함한다.

LDPC 인코더(110)는 입력 비트들을 인코딩 즉, LDPC(Low density parity check) 인코딩하여 패리티 비트들 즉, LDPC 패리티 비트들을 생성한다.

여기에서, 입력 비트들은 LDPC 인코딩을 위한 LDPC 정보어 비트들로, 정보어 비트들(information bits) 및 정보어 비트들이 아우터 인코딩되어 생성된 패리티 비트들(또는, 패리티 체크 비트들)을 포함하는 아우터 인코딩된 비트들 및, 제로 비트들(zero bits)(즉, 0 값을 갖는 비트들)을 포함할 수 있다.

그리고, 정보어 비트들은 L1 시그널링일 수 있다. 예를 들어, 정보어 비트들은 송신 장치(100)가 전송하는 다른 L1 시그널링 또는 데이터를 처리하기 위해 요구되는 정보를 포함할 수 있다.

또한, 아우터 코드(outer code)는 연접 코드(concatenated code)에서 이너 코드(inner code) 이전에 수행되는 코드로, BCH(Bose, Chaudhuri, Hocquenghem), CRC(cyclic redundancy check) 등 다양한 인코딩 방식이 이용될 수 있다. 이 경우, 이너 코드는 LDPC 코드가 될 수 있다.

구체적으로, LDPC 코드의 경우, 코드 레이트(code rate) 및 코드 길이(code length)에 따라 특정 수의 LDPC 정보어 비트들이 요구된다. 따라서, 정보어 비트들이 아우터 인코딩되어 생성된 아우터 인코딩된 비트들의 수가 요구되는 LDPC 정보어 비트들의 수보다 작은 경우, 요구되는 LDPC 정보어 비트들의 수를 맞추기 위해 적절한 수의 제로 비트들이 패딩된다. 이에 따라, 아우터 인코딩된 비트들 및 패딩된 제로 비트들이 LDPC 인코딩에 요구되는 비트 수만큼의 LDPC 정보어 비트들을 구성할 수 있다.

한편, 패딩된 제로 비트들은 LDPC 인코딩을 위한 특정 비트 수를 맞추는데만 필요한 비트들이므로, LDPC 인코딩된 이후 수신 장치(2000)로 전송되지 않게 된다. 이와 같이, 제로 비트들을 패딩하는 절차 또는 제로 비트들을 패딩하고 LDPC 인코딩 후 수신 장치(2000)로 전송하지 않는 절차를 쇼트닝이라 할 수 있다. 이 경우, 패딩된 제로 비트들을 쇼트닝 비트들(또는, 쇼트닝된 비트들(shortened bits))이라 할 수 있다.

예를 들어, 정보어 비트들의 수가 K_sig이고, 아우터 인코딩에 의해 M_outer개의 패리티 비트들이 정보어 비트들에 부가된 경우의 비트들의 수 즉, 정보어 비트들 및 패리티 비트들을 포함하는 아우터 인코딩된 비트들의 수가 N_outer(=K_sig+M_outer)인 경우를 가정한다.

이 경우, 아우터 인코딩된 비트들의 수 N_outer가 LDPC 정보어 비트들의 수 K_ldpc보다 작은 경우, K_ldpc-N_outer개의 제로 비트들이 패딩되어, 아우터 인코딩된 비트들 및 패딩된 제로 비트들이 함께 LDPC 정보어 비트들을 구성할 수 있다.

한편, 상술한 예에서는 제로 비트들이 패딩되는 것으로 설명하였으나, 이는 일 예에 불과하다.

예를 들어, 정보어 비트들은 데이터에 대한 시그널링이라는 점에서, 데이터의 양에 따라 정보어 비트들의 길이는 가변적일 수 있다. 따라서, 정보어 비트들의 수가 LDPC 인코딩에 요구되는 LDPC 정보어 비트들의 수보다 큰 경우, 정보어 비트들은 특정한 값 이하로 세그먼트될 수 있다.

이에 따라, 정보어 비트들 또는 세그먼트된 정보어 비트들의 수가 LDPC 정보어 비트들의 수에서 아우터 인코딩에 의해 생성되는 패리티 비트들의 수를 뺀 수보다 작은 경우, LDPC 정보어 비트들의 수에서 아우터 인코딩된 비트들 수를 뺀 수만큼의 제로 비트들이 패딩되어, LDPC 정보어 비트들은 아우터 인코딩된 비트들 및 패딩된 제로 비트들로 구성될 수 있다.

하지만, 정보어 비트들 또는 세그먼트된 정보어 비트들의 수가 LDPC 정보어 비트들의 수에서 아우터 인코딩에 의해 생성되는 패리티 비트들의 수를 뺀 수와 동일한 경우, LDPC 정보어 비트들은 패딩되는 제로 비트들이 없이 아우터 인코딩된 비트들만으로 구성될 수 있다.

또한, 상술한 예에서는 정보어 비트들이 아우터 인코딩되는 것으로 설명하였으나 이는 일 예에 불과하다. 즉, 정보어 비트들은 아우터 인코딩되지 않으며, 정보어 비트들의 수에 따라 패딩된 제로 비트와 함께 LDPC 정보어 비트들을 구성하거나, 별도의 패딩없이 정보어 비트들만으로 LDPC 정보어 비트들을 구성할 수도 있다.

한편, 이하에서는 설명의 편의를 위해, 아우터 인코딩은 BCH 코드에 의해 수행되는 것으로 상정하여 설명하도록 한다.

구체적으로, 입력 비트들은 정보어 비트들 및 정보어 비트들이 BCH 인코딩되어 생성된 BCH 패리티 체크 비트들(BCH parity-check bits)(또는, BCH 패리티 비트들)을 포함하는 BCH 인코딩된 비트들 및, 제로 비트들(zero bits)을 포함하는 것으로 상정하여 설명하도록 한다.

즉, 정보어 비트들의 수가 K_sig이고, BCH 인코딩에 의해 M_outer 개의 BCH 패리티 체크 비트들이 정보어 비트들에 부가된 경우의 비트들의 수 즉, 정보어 비트들 및 BCH 패리티 체크 비트들을 포함하는 BCH 인코딩된 비트들의 수가 N_outer(=K_sig+M_outer)인 경우를 상정하여 설명하도록 한다. 여기에서, M_outer=168이다.

또한, 상술한 예에서는 쇼트닝을 위해 제로 비트들이 패딩되는 것으로 설명하였으나 이는 일 예에 불과하다. 즉, 쇼트닝은 LDPC 정보어 비트들 중 일부 비트들이 수신 장치(2000)로 실질적으로 전송하고자 하는 정보를 포함하는 비트들(즉, 정보어 비트들)로 채워진 경우, 나머지 비트들은 실질적인 정보를 전송하지 않도록 하기 위해, 나머지 비트들에 송수신 장치 사이에 기설정된 비트 값을 채우는 것이라는 점에서, 쇼트닝을 위해 제로 비트 외에 송수신 장치에서 기설정된 값(예를 들어, 1)을 갖는 비트가 패딩될 수도 있다.

LDPC 인코더(110)는 LDPC 정보어 비트들을 시스테매틱하게(systematically) 인코딩하여 LDPC 패리티 비트들을 생성하고, LDPC 정보어 비트들과 LDPC 패리티 비트들로 구성된 LDPC 코드워드(또는, LDPC 인코딩된 비트들)를 출력할 수 있다. 즉, LDPC 코드는 시스테메틱 코드(systematic code)라는 점에서, LDPC 코드워드는 인코딩 전의 LDPC 정보어 비트들과 인코딩에 의해 생성된 LDPC 패리티 비트들로 구성될 수 있다.

예를 들어, LDPC 인코더(110)는 K_ldpc 개의 LDPC 정보어 비트들 I=(i₀,i₁,...,

)을 LDPC 인코딩하여 N_{ldpc_parity} 개의 LDPC 패리티 비트들 (p₀,p₁,...,

)을 생성하고, N_inner(=K_ldpc+N_{ldpc_parity}) 개의 비트들로 구성된 LDPC 코드워드 Λ=(c₀,c₁,...,

)=(i₀,i₁,...,

, p₀,p₁,...,

)를 출력할 수 있다.

이 경우, LDPC 인코더(110)는 다양한 코드 레이트로 입력 비트들을 LDPC 인코딩하여, 특정 길이를 갖는 LDPC 코드워드를 생성할 수 있다

예를 들어, LDPC 인코더(110)는 2/15, 3/15, 4/15, 5/15, 6/15, 7/15, 8/15, 9/15, 10/15, 11/15, 12/15, 13/15 등과 같은 다양한 코드 레이트로 LDPC 인코딩하여, 16200 개의 비트들로 구성된 LDPC 코드워드를 생성할 수 있다.

이 경우, 입력 비트들의 수는 코드 레이트에 따라 다양한 값을 가질 수 있다.

일 예로, LDPC 인코더(110)는 3/15의 코드 레이트로 3240 개의 입력 비트들을 LDPC 인코딩하여 16200 개의 비트들로 구성된 LDPC 코드워드를 생성하고, 6/15의 코드 레이트로 6480 개의 입력 비트들을 LDPC 인코딩하여 16200 개의 비트들로 구성된 LDPC 코드워드를 생성할 수 있다.

이 경우에, 비트들이 LDPC 인코딩되는 코드 레이트 및 코드 길이에 대해서는 기설정되어 있을 수 있다.

상술한 바와 같이, LDPC 인코더(110)는 다양한 코드 레이트로 입력 비트들을 인코딩하여 입력 비트들 및 LDPC 패리티 비트들로 구성된 LDPC 코드워드를 생성할 수 있다.

펑처링부(120)는 패리티 비트들에서 적어도 일부 비트들을 펑처링한다.

여기에서, 펑처링(puncturing)은 LDPC 패리티 비트들의 일부 비트들을 수신 장치(2000)로 전송하지 않는 것을 의미한다.

이에 따라, 펑처링부(120)는 펑처링을 수행하는 경우, 펑처링되는 LDPC 패리티 비트들을 제거하거나, LDPC 코드워드에서 펑처링되는 LDPC 패리티 비트들을 제외하고 나머지 비트들만을 출력할 수 있다.

구체적으로, 펑처링부(120)는 패리티 비트들에서 펑처링되는 비트들의 수(즉, Npunc)를 산출하고 산출된 비트들의 수에 기초하여 패리티 비트들에 대한 펑처링을 수행한다.

즉, 펑처링부(120)는 산출된 펑처링되는 비트들의 수가 양의 정수인 경우 패리티 비트들에서 산출된 수만큼의 비트들을 펑처링하고, 산출된 펑처링되는 비트들의 수가 음의 정수인 경우 펑처링을 수행하지 않을 수 있다.

이를 위해, 펑처링부(120)는 펑처링되는 LDPC 패리티 비트들의 수를 산출할 수 있다.

먼저, 펑처링부(120)는 하기의 수학식 1에 기초하여 펑처링되는 LDPC 패리티 비트들의 임시적인 수를 산출할 수 있다.

여기에서, N_{punc_temp}는 펑처링되는 LDPC 패리티 비트들의 임시적인 수이고, K_ldpc는 LDPC 정보어 비트들의 수이다. 그리고, N_outer는 아우터 인코딩된 비트들의 수이다. 여기에서, 아우터 인코딩이 BCH 코드에 의해 수행된 경우, N_outer는 BCH 인코딩된 비트들의 수이다. 그리고,

는 x 보다 작거나 같은 최대 정수이다.

그리고, A는 쇼트닝되는 제로 비트들의 수에 대한 펑처링되는 LDPC 패리티 비트들의 수의 비율을 의미하고, B는 쇼트닝 길이가 0인 경우에도 펑처링하는 길이를 의미한다. 이러한 A 및 B 값은 시스템에서 기설정되어 있을 수 있다.

그리고, 펑처링부(120)는 하기의 수학식 2에 기초하여 N_FEC를 산출한다.

여기에서,

은 x보다 크거나 같은 최소 정수를 의미한다.

그리고, N_{FEC_temp}=N_outer+N_{ldpc_parity}-N_punc-temp이고, ηMOD는 변조 차수이다. 일 예로, LDPC 코드워드가 QPSK, 16-QAM, 64-QAM 및 256-QAM으로 변조되는 경우, ηMOD는 2,4,6,8이 될 수 있다. 이에 따라, N_FEC는 변조 차수의 정수배가 될 수 있다.

이후, 펑처링부(120)는 하기의 수학식 3에 기초하여 Npunc를 산출한다.

여기에서, Npunc는 펑처링되는 LDPC 패리티 비트들의 수이다.

그리고, 펑처링부(120)는 산출된 펑처링되는 LDPC 패리티 비트들의 수에 기초하여 LDPC 패리티 비트들을 펑처링할 수 있다.

구체적으로, 펑처링부(120)는 산출된 펑처링되는 LDPC 패리티 비트들의 수 N_punc가 양의 정수인 경우, LDPC 패리티 비트들의 뒷 부분에서 N_punc 개의 비트들을 펑처링할 수 있다, 즉, 펑처링부(120)는 마지막 LDPC 패리티 비트부터 N_punc 개의 비트들을 펑처링하고, LDPC 코드워드에서 펑처링되는 N_punc 개의 비트들을 제거하여 출력하거나, LDPC 코드워드에서 펑처링되는 N_punc 개의 비트들을 제외한 나머지 비트들을 출력할 수 있다.

하지만, 펑처링부(120)는 산출된 펑처링되는 LDPC 패리티 비트들의 수 N_punc가 음의 정수인 경우, 펑처링을 수행하지 않고, 펑처링이 수행되지 않은 LDPC 코드워드를 출력할 수 있다.

리피티션부(130)는 리피티션 패턴에 기초하여 입력 비트들 및 패리티 비트들을 포함하는 LDPC 코드워드에서 적어도 일부 비트들을 선택하여 패리티 비트들 이후에 부가한다.

여기에서, 부가라는 것은 비트들이 반복되도록, LDPC 패리티 비트들 이후에 리피티션 비트들을 덧붙이는 것을 의미한다.

즉, 리피티션부(130)는 LDPC 코드워드에서 적어도 일부 비트들이 현재 프레임에서 리피티션되어 전송되도록, LDPC 코드워드의 적어도 일부 비트들을 선택하여 LDPC 패리티 비트들 이후에 부가하여, 적어도 일부의 비트들이 LDPC 코드워드에서 리피티션되도록 한다.

구체적으로, 리피티션부(130)는 LDPC 코드워드에서 특정 수의 비트들을 선택하고, 선택된 비트들을 LDPC 패리티 비트들 이후에 부가할 수 있다. 이에 따라, 선택된 비트들은 LDPC 패리티 비트들 이후에서 리피티션될 수 있다.

이에 따라, 리피티션 이후의 LDPC 코드워드 내에서 특정 수의 비트들은 반복되며, 수신 장치(2000)로 추가적으로 전송될 수 있다는 점에서, 상술한 동작을 리피티션(repetition)이라 할 수 있다. 그리고, 리피티션 이후의 LDPC 코드워드에서 리피티션되는 비트들 즉, 리피티션에 의해 LDPC 패리티 비트들 이후에 부가되는 비트들을 리피티션 비트들(repetition bits)(또는, 리피티션된 비트들(repeted bits))이라 할 수 있다.

이를 위해, 리피티션부(130)는 리피티션되는 비트들의 수를 산출할 수 있다.

구체적으로, 리피티션부(130)는 N_punc가 음의 정수인 경우, -N_punc 개의 비트들을 리피티션되는 비트들의 수(즉, N_repeat)로 판단하고, 판단된 수만큼의 비트들을 LDPC 코드워드에서 선택할 수 있다.

이와 같이, 산출된 펑처링되는 비트들의 수가 음의 정수인 경우, 리피티션이 수행될 수 있다. 다만, 산출된 펑처링되는 비트들의 수가 양의 정수인 경우, 리피티션은 생략될 수 있다.

한편, 리피티션부(130)가 리피티션되는 N_repeat 개의 비트들을 LDPC 코드워드에서 선택하는 방법은 다음과 같다.

먼저, 리피티션부(130)는 LDPC 코드워드를 복수의 비트 그룹으로 구분할 수 있다.

구체적으로, 리피티션부(130)는 각 비트 그룹에 포함된 비트들의 수가 360이 되도록, LDPC 코드워드를 복수의 비트 그룹으로 구분할 수 있다.

예를 들어, LDPC 코드워드가 16200 개의 비트들로 구성되는 경우, 리피티션부(130)는 LDPC 코드워드를 45(=16200/360) 개의 비트 그룹으로 구분하고, LDPC 코드워드가 64800 개의 비트들로 구성되는 경우, 리피티션부(130)는 LDPC 코드워드를 180(=64800/360) 개의 비트 그룹으로 구분할 수 있다.

그리고, 리피티션부(130)는 하기의 수학식 4에 기초하여 LDPC 코드워드를 구성하는 복수의 비트 그룹 중 모든 비트들이 리피티션되는 비트들로 구성된 비트 그룹의 수 N_rep를 산출할 수 있다.

여기에서, N_repeat는 리피티션되는 비트들의 수로, N_repeat=-N_punc이다.

그리고, 리피티션부(130)는 리피티션 패턴에 기초하여 모든 비트들이 리피티션되는 비트 그룹을 판단할 수 있다.

여기에서, 리피티션 패턴은 LDPC 코드워드를 구성하는 복수의 비트 그룹 중 리피티션되는 비트 그룹을 선택하기 위한 패턴으로, 일 예로 하기와 표 1과 같이 정의될 수 있다.

[표 1]

여기에서, π_s(j)는 리피티션되는 j 번째 비트 그룹의 리피티션 패턴 오더를 나타낸다.

구체적으로, 리피티션부(130)는 리피티션 패턴에 기초하여 복수의 비트 그룹 중 π_R(0) 번째 비트 그룹, π_R(1) 번째 비트 그룹,..., π_R(N_rep-1) 번째 비트 그룹이 비트 그룹 내의 모든 비트들이 리피티션되는 비트 그룹에 해당하는 것으로 판단할 수 있다. 그리고, 리피티션부(130)는 π_R(0) 번째 비트 그룹, π_R(1) 번째 비트 그룹, ..., π_R(N_rep-1) 번째 비트 그룹에 포함된 비트들을 리피티션되는 비트들로 선택할 수 있다.

그리고, 리피티션부(130)는 리피티션 패턴에 기초하여 리피티션되는 비트들을 추가적으로 선택할 수 있다.

구체적으로, 리피티션부(130)는 π_R(N_rep) 번째 비트 그룹의 첫 번째 비트부터 (N_repeat-360×N_rep) 개의 비트들을 리피티션되는 비트들로 추가적으로 선택할 수 있다.

그리고, 리피티션부(130)는 리피티션되는 비트들로 선택된 비트들을 LDPC 패리티 비트들 이후에 부가할 수 있다.

구체적으로, 리피티션부(130)는 π_R(0) 번째 비트 그룹, π_R(1) 번째 비트 그룹,..., π_R(N_rep-1) 번째 비트 그룹에 포함된 비트들을 순차적으로 LDPC 패리티 비트들 이후에 부가하고, π_R(N_rep) 번째 비트 그룹의 첫 번째 비트부터 (N_repeat-360×N_rep) 개의 비트들을 먼저 부가된 비트들 이후에 부가할 수 있다.

이에 따라, 리피티션 이후의 LDPC 코드워드는 LDPC 정보어 비트들, LDPC 패리티 비트들, π_R(0) 번째 비트 그룹, π_R(1) 번째 비트 그룹,..., π_R(N_rep-1) 번째 비트 그룹 및 π_R(N_rep) 번째 비트 그룹의 첫 번째 비트부터 (N_repeat-360×N_rep) 개의 비트들을 순으로 구성될 수 있다.

이하에서는, K_ldpc=3240, N_inner=16200, N_repeat=3000이고, 리피티션 패턴이 표 1과 같이 정의되는 경우를 일 예로, 리피티션되는 비트들을 선택하는 방법을 구체적으로 설명하도록 한다.

이 경우, LDPC 코드워드는 45(=16200/360) 개의 비트 그룹으로 구분될 수 있으며, 0 번째 비트 그룹부터 8 번째 비트 그룹은 LDPC 정보어 비트들에 해당하고, 9 번째 비트 그룹부터 44 번째 비트 그룹은 LDPC 패리티 비트들에 해당한다.

먼저, 리피티션부(130)는 모든 비트들이 리피티션되는 비트 그룹의 수를

와 같이 산출할 수 있다.

그리고, 리피티션부(130)는 리피티션 패턴에 기초하여 5 번째 비트 그룹(=π_R(0) 번째 비트 그룹), 6 번째 비트 그룹(=π_R(1) 번째 비트 그룹),…, 2 번째 비트 그룹(=π_R(7) 번째 비트 그룹)이 비트 그룹 내의 모든 비트들이 리피티션되는 비트 그룹에 해당하는 것으로 판단하고, 해당 비트 그룹 각각에 포함된 모든 비트들을 리피티션되는 비트들로 선택할 수 있다.

또한, 리피티션부(130)는 리피티션 패턴에 기초하여 10 번째 비트 그룹(=π_R(8) 번째 비트 그룹)의 앞 부분에서 120(=3000-360×8) 개의 비트들을 리피티션되는 비트들로 추가적으로 선택할 수 있다. 이에 따라, 10 번째 비트 그룹에서 첫 번째 비트부터 120 번째 비트까지 추가적으로 선택될 수 있다.

이후, 리피티션부(130)는 리피티션되는 비트들로 선택된 비트들을 LDPC 패리티 비트들 이후에 부가할 수 있다.

즉, 리피티션부(130)는 5 번째 비트 그룹(=π_R(0) 번째 비트 그룹), 6 번째 비트 그룹(=π_R(1) 번째 비트 그룹),..., 2 번째 비트 그룹(=π_R(7) 번째 비트 그룹)에 포함된 비트들을 LDPC 패리티 비트들 이후에 부가하고, 10 번째 비트 그룹(=π_R(8) 번째 비트 그룹)의 첫 번째 비트부터 120 번째 비트를 부가된 2 번째 비트 그룹(=π_R(7) 번째 비트 그룹) 이후에 부가할 수 있다.

한편, 표 1은 리피티션 패턴의 일 예에 불과하며, 본 발명의 다양한 실시 예에 따르면 리피티션 패턴은 다양하게 정의될 수 있다.

예를 들어, 표 1에서는, π_R(0)=5, π_R(1)=6,..., 와 같이 정의되어 있으나, 리피티션부(130)는 π_R(0)=0, π_R(1)=1,..., 와 같이 정의된 리피티션 패턴에 기초하여 리피티션되는 비트들을 선택할 수도 있다. 다만, 이는 일 예일 뿐이며, 리피티션 패턴은 다양하게 정의될 수 있음은 물론이다.

또한, 표 1과 같은 리피티션 패턴의 경우, 적어도 2 개의 동일한 비트 그룹에서 리피티션되는 비트들이 선택된다. 다만, 이는 일 예일 뿐이고, 리피티션부(130)는 서로 다른 비트 그룹에서 리피티션되는 비트들이 선택되도록 하는 리피티션 패턴에 기초하여 리피티션되는 비트들을 선택할 수도 있다. 예를 들어, 리피티션부(130)는 π_R(0)=1, π_R(1)=0,..., 와 같이 정의되는 리피티션 패턴에 기초하여 리피티션되는 비트들을 선택할 수도 있다.

성상도 맵퍼(140)는 LDPC 코드워드를 성상점들(constellation points)에 맵핑할 수 있다.

예를 들어, 성상도 맵퍼(140)는 리피티션 및 펑처링 이후의 LDPC 코드워드 비트들을 성상점들에 맵핑할 수 있다.

구체적으로, 산출된 펑처링되는 비트들의 수에 따라 LDPC 패리티 비트들에 대한 펑처링이 수행되는 경우, 리피티션은 수행되지 않는다. 이 경우, 성상도 맵퍼(140)는 펑처링 이후의 LDPC 코드워드 즉, 펑처링된 비트들을 제외한 나머지 LDPC 코드워드 비트들을 QPSK, 16-QAM, 64-QAM 및 256-QAM 등의 다양한 변조 방식에 따라 변조하여 성상점들에 맵핑할 수 있다.

다만, 산출된 펑처링되는 비트들의 수에 따라 LDPC 패리티 비트들에 대한 펑처링이 수행되지 않는 경우, 리피티션이 수행된다. 이 경우, 성상도 맵퍼(140)는 리피티션 이후의 LDPC 코드워드 즉, 리피티션되는 비트들이 부가된 LDPC 코드워드 비트들을 QPSK, 16-QAM, 64-QAM 및 256-QAM 등의 다양한 변조 방식에 따라 변조하여 성상점들에 맵핑할 수 있다.

이 경우에, LDPC 코드워드 비트들이 변조되는 방식에 대해서는 기설정되어 있을 수 있다.

이들 경우, 송신 장치(1000)는 성상점들에 대응되는 성상도 심볼들을 프레임에 맵핑하여 수신 장치(2000)로 전송할 수 있다.

한편, 상술한 바와 같이, 정보어 비트들은 데이터에 대한 시그널링 정보를 포함하는 L1 시그널링이라는 점에서, 송신 장치(1000)는 데이터를 해당 데이터를 처리하기 위한 시그널링과 함께 프레임에 맵핑하여 수신 장치(2000)로 전송할 수 있다.

구체적으로, 송신 장치(1000)는 데이터를 특정한 방식으로 처리하여 성상도 심볼들을 생성하고, 이들을 각 프레임의 데이터 심볼에 맵핑할 수 있다. 그리고, 송신 장치(1000)는 각 프레임에 맵핑된 데이터에 대한 L1 시그널링을 해당 프레임의 프리앰블에 맵핑할 수 있다. 예를 들어, 송신 장치(1000)는 i 번째 프레임에 맵핑된 데이터에 대한 시그널링 정보를 포함하는 L1 시그널링을 i 번째 프레임에 맵핑할 수 있다.

이에 따라, 수신 장치(2000)는 프레임으로부터 획득한 시그널링을 이용하여 해당 프레임으로부터 데이터를 획득하여 처리할 수 있게 된다.

한편, 본 발명의 일 실시 예에 따르면, 상술한 정보어 비트들은 L1 베이직 시그널링(L1-basic signaling) 및 L1 디테일 시그널링(L1-detail signaling)으로 구현될 수 있다. 이에 따라, 송신 장치(1000)는 상술한 방법을 이용하여 L1 베이직 시그널링 및 L1 디테일 시그널링에 대한 리피티션을 수행하여 수신 장치(2000)로 전송할 수 있다.

여기에서, L1 베이직 시그널링 및 L1 디테일 시그널링은 ATSC(Advanced Television System Committee) 3.0 표준에서 정의된 시그널링일 수 있다.

구체적으로, L1 베이직 시그널링을 처리하는 모드는 7 개로 구분되는데, 본 발명의 일 실시 예에 따른 송신 장치(1000)는 7 개의 모드 중 L1 베이직 모드 1로 L1 베이직 시그널링을 처리할 때 상술한 방법에 따른 리피티션을 수행할 수 있다.

또한, L1 디테일 시그널일 처리하는 모드 역시 7 개로 구분되는데, 본 발명의 일 실시 예에 따른 송신 장치(1000)는 7 개의 모드 중 L1 디테일 모드 1로 L1 디테일 시그널링을 처리할 때 상술한 방법에 따른 리피티션을 수행할 수 있다.

한편, 송신 장치(100)는 L1 베이직 모드 1 및 L1 디테일 모드 1 외에도 다른 모드로 L1 베이직 시그널링 및 L1 디테일 시그널링 각각을 특정 방식으로 처리하여 수신 장치(2000)로 전송할 수 있다.

한편, L1 베이직 시그널링 및 L1 디테일 시그널링을 처리하는 구체적인 방법은 후술하기로 한다.

송신 장치(1000)는 L1 베이직 시그널링 및 L1 디테일 시그널링을 프레임의 프리앰블에 맵핑하고, 데이터를 프레임의 데이터 심볼에 맵핑하여 수신 장치(2000)로 전송할 수 있다.

도 2를 참조하면, 프레임은 3 가지 파트 즉, 부트스트랩(bootsrtap) 파트, 프리앰블 파트 및 데이터 파트로 구성될 수 있다.

부트스트랩 파트는 초기 동기화(synchronization)를 위해 이용되며, 수신 장치(2000)가 L1 시그널링을 디코딩하기 위한 기본적인 파라미터를 제공한다. 또한, 부트스트랩 파트는 송신 장치(1000)가 L1 베이직 시그널링을 처리한 모드에 대한 정보 즉, 송신 장치(1000)가 어떠한 모드로 L1 베이직 시그널링을 처리하였는지에 대한 정보를 포함할 수 있다.

프리앰블 파트는 L1 시그널링을 포함하며, 2 개의 파트 즉, L1 베이직 시그널링 및 L1 디테일 시그널링으로 구성될 수 있다.

여기에서, L1 베이직 시그널링은 L1 디테일 시그널링에 대한 정보를 포함하고, L1 디테일 시그널링은 데이터(여기에서, 데이터는 방송 서비스를 제공하기 위한 방송 데이터로, 하나 이상의 물리 계층 파이프(Physical Layer Pipes, PLPs)를 통해 전송될 수 있다)에 대한 정보를 포함할 수 있다.

구체적으로, L1 베이직 시그널링은 수신 장치(2000)가 L1 디테일 시그널링을 처리하기 위해 필요한 정보(예를 들어, 송신 장치(1000)가 L1 디테일 시그널릴을 처리한 모드에 대한 정보(즉, 송신 장치(1000)가 어떠한 모드로 L1 디테일 시그널링을 처리하였는지에 대한 정보), L1 디테일 시그널링의 길이에 대한 정보, 부가 패리티 모드에 대한 정보(즉, L1B_L1_Detail_additional_parity_mode로, 송신 장치(1000)에서 부가 패리티 비트들을 생성하기 위해 이용한 K 값에 대한 정보(여기에서, L1B_L1_Detail_additional_parity_mode가 '00'으로 설정된 경우 K=0이며, 부가 패리티 비트들은 이용되지 않은 것이다) 및 total cells의 길이에 대한 정보)를 포함한다. 또한, L1 베이직 시그널링은 FFT(Fast Fourier Transform) 사이즈, 가드 인터벌 및 파일럿 패턴 등과 같은 시스템의 기본적인 시그널링 정보를 포함할 수도 있다.

그리고, L1 디테일 시그널링은 수신 장치(2000)가 PLPs를 디코딩하기 위해 필요한 정보(예를 들어, PLP 별로 데이터 심볼에 맵핑된 셀들의 시작 위치, PLP ID, PLP의 사이즈, 변조 방식 및 부호율 등)를 포함한다.

이에 따라, 수신 장치(2000)는 프레임의 동기를 획득하고 프리앰블로부터 L1 베이직 시그널링 및 L1 디테일 시그널링을 획득하고, L1 디테일 시그널링을 이용하여 데이터 심볼로부터 사용자가 필요로 하는 방송 데이터를 수신할 수 있다.

한편, 이하에서는 첨부된 도면을 참조하여, L1 베이직 시그널링 및 L1 디테일 시그널링을 처리하는 방법에 대해 보다 구체적으로 설명하도록 한다.

도 3 및 도 4는 본 발명의 일 실시 예에 따른 송신 장치의 세부 구성을 설명하기 위한 블록도이다.

구체적으로, 도 3과 같이, 송신 장치(1000)는 L1 베이직 시그널링을 처리하기 위해, 스크램블러(211), BCH 인코더(212), 제로 패딩부(213), LDPC 인코더(214), 패리티 퍼뮤테이션부(215), 펑처링부(216), 리피티션부(217), 제로 제거부(218), 비트 디먹스(219) 및 성상도 맵퍼(221)를 포함할 수 있다.

또한, 도 4와 같이, 송신 장치(1000)는 L1 디테일 시그널링을 처리하기 위해, 세그먼테이션부(311), 스크램블러(312), BCH 인코더(313), 제로 패딩부(314), LDPC 인코더(315), 패리티 퍼뮤테이션부(316), 펑처링부(317), 리피티션부(318), 부가 패리티 생성부(319), 제로 제거부(321), 비트 디먹스(322, 323) 및 성상도 맵퍼(324, 325)를 포함할 수 있다.

여기에서, 도 3 및 도 4에 도시된 구성요소는, L1 베이직 시그널링 및 L1 디테일 시그널링에 대한 인코딩 및 변조(encoding and modulation)를 수행하는 구성요소로서, 이는 일 예일 뿐이며, 경우에 따라 도 3 및 도 4에 도시된 구성요소 중 일부는 생략 또는 변경될 수 있고, 다른 구성요소가 더 추가될 수도 있다.

한편, 도 3 및 4에 도시된 LDPC 인코더(214, 315), 펑처링부(216, 317), 리피티션부(217, 318) 및 성상도 맵퍼(221, 324, 325)는 도 1에 도시된 LDPC 인코더(110), 펑처링부(120), 리피티션부(130) 및 성상도 맵퍼(140)가 수행하는 동작을 수행할 수 있다.

한편, 도 3 및 도 4를 설명함에 있어, 공통적인 기능을 수행하는 구성요소에 대해서는 편의상 함께 설명하도록 한다.

한편, 넓은 SNR 범위에 적합한, 다양한 강인함 레벨(robustness level)을 제공하기 위해, L1 베이직 시그널링 및 L1 디테일 시그널링의 보호 레벨(protection level)은 7 개의 모드로 구분될 수 있다. 즉, L1 베이직 시그널링 및 L1 디테일 시그널의 보호 레벨은 LDPC 코드, 변조 차수, 쇼트닝/펑처링 파라미터(즉, 쇼트닝되는 비트들의 수에 대한 펑처링되는 비트들의 수의 비율) 및 기본 펑처링 비트들의 수(즉, 쇼트닝되는 비트들의 수가 0일 때, 기본적으로 펑처링되는 비트들의 수)에 기초하여 7 개의 모드로 구분될 수 있다. 각 모드에서, LDPC 코드, 변조 차수, 성상도(constellation) 및 쇼트닝/펑처링 패턴 중 적어도 하나의 서로 다른 조합이 이용될 수 있다.

한편, 송신 장치(1000)가 어떠한 모드로 시그널링을 처리할지는 시스템에 따라 미리 설정되어 있을 수 있다. 이에 따라, 송신 장치(1000)는 설정된 모드에 따라 시그널링을 처리하기 위한 파라미터(가령, 각 모드에 대한 ModCod(modulation and code rate), BCH 인코딩을 위한 파라미터, 제로 패딩을 위한 파라미터, 쇼트닝 패턴, LDPC 코드의 코드 레이트/코드 길이, 그룹-와이즈 인터리빙 패턴, 리피티션을 위한 파라미터, 펑처링을 위한 파라미터 및 변조 방식 등)를 결정하고, 결정된 파라미터를 기초로 시그널링을 처리하여 수신 장치(2000)로 전송할 수 있다. 이를 위해, 송신 장치(1000)는 모드에 따라 시그널링을 처리하기 위한 파라미터를 기저장하고 있을 수 있다.

L1 베이직 시그널링을 처리하는 7 개의 모드 및 L1 디테일 시그널링을 처리하는 7 개의 모드에 대한 ModCod 구성(modulation and code rate configurations)은 하기의 표 2와 같다. 송신 장치(1000)는 모드에 따라 표 2에서 정의된 ModCod 구성에 기초하여 시그널링을 인코딩 및 변조할 수 있다. 즉, 송신 장치(1000)는 표 2에 기초하여 각 모드에서의 시그널링에 대한 인코딩 및 변조 방식을 결정하고, 결정된 방식에 따라 시그널링을 인코딩 및 변조할 수 있다. 이 경우, 송신 장치(1000)는 동일한 변조 방식으로 L1 시그널링을 변조하는 경우에도, 서로 다른 성상도를 이용할 수도 있다.

[표 2]

한편, 표 2에서 K_sig는 코딩된 블록(coded block)에 대한 정보어 비트들의 수를 의미한다. 즉, K_sig의 길이를 갖는 L1 시그널링 비트들이 인코딩되어 코딩된 블록이 생성된다는 점에서, 하나의 코딩된 블록에서 L1 시그널링의 길이는 K_sig가 된다. 따라서, K_sig의 사이즈를 갖는 L1 시그널링 비트들은 하나의 LDPC 코딩된 블록에 대응되는 것으로 볼 수 있다.

표 2를 참조하면, L1 베이직 시그널링에 대한 K_sig 값은 200으로 고정적이다. 하지만, L1 디테일 시그널링 비트들의 양은 가변적이라는 점에서, L1 디테일 시그널링에 대한 K_sig 값은 가변적이다.

구체적으로, L1 디테일 시그널링의 경우, L1 디테일 시그널링 비트들의 수가 가변적이라는 점에서, L1 디테일 시그널링 비트들의 수가 기설정된 값보다 큰 경우, L1 디테일 시그널링은 기설정된 값 이하의 길이를 갖도록 세그먼테이션될 수 있다.

이 경우, 세그먼트된 L1 디테일 시그널링 블록(즉, L1 디테일 시그널링의 세그먼트(segment)) 각각의 사이즈는 표 2에서 정의되는 K_sig 값을 가질 수 있다. 그리고, K_sig의 사이즈를 갖는 세그먼트된 L1 디테일 시그널링 블록 각각은 하나의 LDPC 코딩된 블록에 대응될 수 있다.

다만, L1 디테일 시그널링 비트들의 수가 기설정된 값보다 작거나 같은 경우, L1 디테일 시그널링을 세그먼테이션되지 않는다. 이 경우, L1 디테일 시그널링의 사이즈는 표 2에서 정의되는 K_sig 값을 가질 수 있다. 그리고, K_sig의 사이즈를 갖는 L1 디테일 시그널링은 하나의 LDPC 코딩된 블록에 대응될 수 있다.

이하에서는 L1 디테일 시그널링을 세그먼테이션하는 방법에 대해 구체적으로 살펴보도록 한다.

세그먼테이션부(311)는 L1 디테일 시그널링을 세그먼테이션한다. 구체적으로, L1 디테일 시그널링의 길이는 가변적이라는 점에서, 세그먼테이션부(311)는 L1 디테일 시그널링의 길이가 기설정된 값보다 큰 경우, 기설정된 값 이하의 비트들을 갖도록 L1 디테일 시그널링을 세그먼테이션하고, 세그먼트된 L1 디테일 시그널링 각각을 스크램블러(312)로 출력할 수 있다.

다만, 세그먼테이션부(311)는 L1 디테일 시그널링의 길이가 기설정된 값보다 작거나 같은 경우, 별도의 세그먼테이션 동작을 수행하지 않는다.

한편, 세그먼테이션부(311)가 L1 디테일 시그널링을 세그먼테이션하는 방법은 다음과 같다.

L1 디테일 시그널링 비트들의 양은 가변적이며, 주로 PLPs의 수에 의존적이다. 이에 따라, 전체 L1 디테일 시그널링을 전송하기 위해서는 적어도 하나의 FEC(forward error correction) 프레임들이 요구된다. 여기에서, FEC 프레임은 L1 디테일 시그널링이 인코딩되어, L1 디테일 시그널링에 인코딩에 따른 패리티 비트들이 부가된 형태를 의미할 수 있다.

구체적으로, L1 디테일 시그널링이 세그먼테이션되지 않는 경우에는 L1 디테일 시그널링이 BCH 인코딩 및 LDPC 인코딩되어 하나의 FEC 프레임이 생성되므로, L1 디테일 시그널링 전송을 위해 하나의 FEC 프레임이 요구된다. 반면, L1 디테일 시그널링이 적어도 두 개로 세그먼테이션되는 경우에는 세그먼트된 적어도 두 개의 L1 디테일 시그널링이 각각 BCH 인코딩 및 LDPC 인코딩되어 적어도 두 개의 FEC 프레임이 생성되므로, L1 디테일 시그널링 전송을 위해 적어도 두 개의 FEC 프레임이 요구된다.

따라서, 세그먼테이션부(311)는 하기의 수학식 5에 기초하여 L1 디테일 시그널링을 위한 FEC 프레임의 수 N_{L1D_FECFRAME}을 산출할 수 있다. 즉, L1 디테일 시그널링을 위한 FEC 프레임의 수 N_{L1D_FECFRAME}는 하기의 수학식 5에 기초하여 결정될 수 있다.

여기에서,

은 x보다 크거나 같은 최소 정수를 의미한다.

그리고, K_{L1D_ex_pad}는 도 5에 도시된 바와 같이 L1 패딩 비트들(L1 padding bits)을 제외한 L1 디테일 시그널링의 길이를 나타내며, L1 베이직 시그널링에 포함된 L1B_L1_Detail_size_bits 필드의 값에 의해 결정될 수 있다.

또한, K_seg는 LDPC 인코더(315)로 입력되는 정보어 비트들 즉, LDPC 정보어 비트들의 수 K_ldpc에 기초하여 정의되는 세그먼테이션을 위한 임계값(threshold number)이다. 또한, K_seg는 BCH 코드의 BCH 패리티 체크 비트들의 수와 360의 배수 값에 기초하여 정의될 수 있다.

한편, K_seg는 세그먼테이션 후, 코딩된 블록에서 정보어 비트들의 수 K_sig가 (K_ldpc-M_outer)보다 작거나 같아지도록 한다. 구체적으로, K_seg에 기초하여 L1 디테일 시그널링을 세그먼테이션하는 경우, 세그먼트된 L1 디테일 시그널링의 길이는 K_seg를 초과하지 않게 된다는 점에서, K_seg를 하기의 표 3과 같이 설정하는 경우, 세그먼트된 L1 디테일 시그널링의 길이는 (K_ldpc-M_outer)보다 작거나 같아지게 된다.

여기에서, M_outer 및 K_ldpc는 표 4 및 표 5와 같다. 한편, 충분한 강인함(sufficient robustness)을 위해, L1 디테일 모드 1에 대한 K_seg 값은 (K_ldpc-M_outer-720)으로 설정될 수 있다.

한편, L1 디테일 시그널링의 각 모드에 대한 K_seg는 하기의 표 3과 같이 정의될 수 있다. 이 경우, 세그먼테이션부(311)는 표 3에 기초하여 모드에 따른 K_seg를 결정할 수 있다.

[표 3]

한편, 도 5와 같이, 전체 L1 디테일 시그널링은 L1 디테일 시그널링 및 L1 패딩 비트들로 구성될 수 있다.

이 경우, 세그먼테이션부(311)는 하기의 수학식 6에 기초하여 L1 디테일 시그널링에 대한 L1_PADDING 필드의 길이 즉, L1 패딩 비트들의 수 K_{L1D_PAD}를 산출할 수 있다.

하지만, 수학식 6에 기초하여 K_{L1D_PAD}를 산출하는 것은 일 예일 뿐이다. 즉, 세그먼테이션부(311)는 K_{L1D_ex_pad} 및 N_{L1D_FECFRAME} 값을 기초로 L1 디테일 시그널링에 대한 L1_PADDING 필드의 길이 즉, L1 패딩 비트들의 수 K_{L1D_PAD}를 산출할 수 있다. 일 예로, 하기 수학식 6에 기초하여 K_{L1D_PAD} 값을 구할 수 있다. 즉, 수학식 6은 K_{L1D_PAD} 값을 구하는 방법의 일 예일 뿐, 동일한 결과가 나오도록 K_{L1D_ex_pad}및 N_{L1D_FECFRAME} 값을 기초하여 다른 방법을 통해 적용할 수도 있다.

그리고, 세그먼테이션부(311)는 L1_PADDING 파트에 K_{L1D_PAD} 개의 제로 비트들(즉, 0 값을 갖는 비트들)을 채울 수 있다. 이에 따라, 도 5와 같이 K_{L1D_PAD} 개의 제로 비트들이 L1_PADDING 파트에 채워질 수 있다.

이와 같이, L1_PADDING 필드의 길이를 산출하고 산출된 길이만큼의 제로 비트들을 L1_PADDING 파트에 패딩함으로써, L1 디테일 시그널링을 세그먼테이션할 때, L1 디테일 시그널링을 각각 동일한 수의 비트들로 구성된 복수의 블록으로 세그먼테이션할 수 있게 된다.

이후, 세그먼테이션부(311)는 하기의 수학식 7에 기초하여 제로 패딩 비트들(zero padding bits)을 포함하는 전체 L1 디테일 시그널링의 최종 길이 K_L1D를 산출할 수 있다.

그리고, 세그먼테이션부(311)는 하기의 수학식 8에 기초하여 N_{L1D_FECFRAME} 개의 블록 각각에서의 정보어 비트들의 수 K_sig를 산출할 수 있다.

이후, 세그먼테이션부(311)는 전체 L1 디테일 시그널링을 K_sig 개의 비트 수만큼씩 세그먼테이션할 수 있다.

구체적으로, 도 5와 같이, 세그먼테이션부(311)는 N_{L1D_FECFRAME}가 1 보다 큰 경우, 전체 L1 디테일 시그널링을 K_sig 개의 비트 수만큼씩 세그먼테이션하여, 전체 L1 디테일 시그널링을 N_{L1D_FECFRAME} 개의 블록으로 세그먼테이션할 수 있다.

이에 따라, L1 디테일 시그널링은 N_{L1D_FECFRAME} 개의 블록으로 세그먼테이션되고, N_{L1D_FECFRAME} 개의 블록 각각에서 L1 디테일 시그널링 비트들의 수는 K_sig가 될 수 있다. 또한, 세그먼트된 L1 디테일 시그널링 각각은 인코딩되어, 인코딩 결과로서 코딩된 블록 즉, FEC 프레임을 형성한다는 점에서, 결국, N_{L1D_FECFRAME} 개의 코딩된 블록 각각에서 L1 디테일 시그널링 비트들의 수는 K_sig가 될 수 있다.

다만, L1 디테일 시그널링이 세그먼테이션되지 않는 경우, K_sig=K_{L1D_ex_pad}이다.

한편, 세그먼트된 L1 디테일 시그널링 블록은 하기와 같은 절차에 의해 인코딩될 수 있다.

구체적으로, K_sig의 정보어 사이즈를 갖는 L1 디테일 시그널링 블록 각각의 모든 비트들은 스크램블링될 수 있다. 이후, 스크램블링된 L1 디테일 시그널링 블록 각각은 BCH 아우터 코드 및 LDPC 이너 코드의 연접에 의해 인코딩될 수 있다.

구체적으로, L1 디테일 시그널링 블록 각각은 BCH 인코딩되어 M_outer(=168) 개의 BCH 패리티 체크 비트들이 각 블록의 K_sig 개의 L1 디테일 시그널링 비트들에 부가되고, 다음으로 각 블록의 L1 디테일 시그널링 비트들과 BCH 패리티 체크 비트들의 연접은 쇼트닝 및 펑처링된 16K LDPC 코드에 의해 인코딩될 수 있다. 한편, BCH 코드 및 LDPC 코드와 관련된 구체적인 내용은 후술하기로 한다. 다만, 본 발명에서는 M_outer=168인 경우에 대해서만 설명하지만, 시스템의 요구 사항에 따라 적절한 값으로 변경 가능함은 자명하다.

스크램블러(211, 312)는 L1 베이직 시그널링 및 L1 디테일 시그널링을 스크램블링한다. 구체적으로, 스크램블러(211, 312)는 L1 베이직 시그널링 및 L1 디테일 시그널링을 랜덤화하고, 랜덤화된 L1 베이직 시그널링 및 L1 디테일 시그널링을 BCH 인코더(212, 313)로 출력할 수 있다.

이 경우, 스크램블러(211, 312)는 매(every) K_sig 개의 정보어 비트들을 스크램블링할 수 있다.

즉, 각 프레임을 통해 수신 장치(2000)로 전송되는 L1 베이직 시그널링 비트들의 수는 200이라는 점에서, 스크램블러(211)는 매 K_sig(=200) 개씩의 L1 베이직 시그널링 비트들을 스크램블링할 수 있다.

한편, 각 프레임을 통해 수신 장치(2000)로 전송되는 L1 디테일 시그널링 비트들의 수는 가변적이라는 점에서, 경우에 따라, L1 디테일 시그널링은 세그먼테이션부(311)에 의해 세그먼테이션될 수 있다. 그리고, 세그먼테이션부(311)는 K_sig 개의 비트들로 구성된 L1 디테일 시그널링 또는 세그먼트된 L1 디테일 시그널링을 스크램블러(312)로 출력할 수 있다. 이에 따라, 스크램블러(312)는 세그먼테이션부(311)로부터 출력되는 매 K_sig 개의 L1 디테일 시그널링 비트들을 스크램블링할 수 있다.

BCH 인코더(212, 313)는 L1 베이직 시그널링 및 L1 디테일 시그널링을 BCH 인코딩하여 BCH 패리티 체크 비트들을 생성한다.

구체적으로, BCH 인코더(212, 313)는 스크램블러(211, 313)에서 출력되는 L1 베이직 시그널링 및 L1 디테일 시그널링을 BCH 인코딩하여 BCH 패리티 체크 비트들을 생성하고, L1 베이직 시그널링 및 L1 디테일 시그널링 각각에 BCH 패리티 체크 비트들이 부가된 BCH 인코딩된 비트들을 제로 패딩부(213, 314)로 출력할 수 있다.

예를 들어, BCH 인코더(212, 313)는 입력되는 K_sig 개의 비트들을 BCH 인코딩하여(즉, K_sig=K_payload) M_outer 개의 BCH 패리티 체크 비트들을 생성하고, N_outer(=K_sig+M_outer) 개의 비트들로 구성된 BCH 인코딩된 비트들을 제로 패딩부(213, 314)로 출력할 수 있다.

한편, BCH 인코딩에 대한 파라미터는 하기의 표 4와 같이 정의될 수 있다.

[표 4]

한편, 도 3 및 도 4를 참조하면, LDPC 인코더(214, 315)는 BCH 인코더(212, 313) 이후에 배치됨을 알 수 있다.

이에 따라, L1 베이직 시그널링 및 L1 디테일 시그널링은 BCH 아우터 코드 및 LDPC 이너 코드의 연접에 의해 보호될 수 있다.

구체적으로, L1 베이직 시그널링 및 L1 디테일 시그널링은 BCH 인코딩되어, L1 베이직 시그널링에 대한 BCH 패리티 체크 비트들이 L1 베이직 시그널링에 부가되고, L1 디테일 시그널링에 대한 BCH 패리티 체크 비트들이 L1 디테일 시그널링에 부가된다. 그리고, 연접된 L1 베이직 시그널링과 BCH 패리티 체크 비트들은 LDPC 코드에 의해 추가로 보호되고, 연접된 L1 디테일 시그널링과 BCH 패리티 체크 비트들은 LDPC 코드에 의해 추가로 보호될 수 있다.

여기에서, LDPC 코드는 16K LDPC 코드라는 점에서, BCH 인코더(212, 313)에서는 N_inner=16200(즉, 16K LDPC 코드의 코드 길이는 16200으로, LDPC 인코딩에 의해 생성된 LDPC 코드워드는 16200 개의 비트들로 구성될 수 있다)을 위한 시스테매틱 BCH 코드가 L1 베이직 시그널링 및 L1 디테일 시그널링의 아우터 인코딩을 위해 이용될 수 있다.

제로 패딩부(213, 314)는 제로 비트들을 패딩한다. 구체적으로, LDPC 코드의 경우, 코드 레이트 및 코드 길이에 따라 정해진 특정 수의 LDPC 정보어 비트들이 요구된다는 점에서, 제로 패딩부(213, 314)는 BCH 인코딩된 비트들의 수가 LDPC 정보어 비트들의 수보다 작은 경우, LDPC 인코딩을 위해 제로 비트들을 패딩하여, BCH 인코딩된 비트들 및 제로 비트들로 구성된 특정 수의 LDPC 정보어 비트들을 생성하고, 이를 LDPC 인코더(214, 315)로 출력할 수 있다. 한편, BCH 인코딩된 비트들의 수가 LDPC 정보어 비트들의 수와 동일한 경우, 제로 비트들은 패딩되지 않는다.

여기에서, 제로 패딩부(213, 314)에 의해 패딩된 제로 비트들은 LDPC 인코딩을 위해 패딩된 것이므로, 쇼트닝에 따라 패딩된 제로 비트들은 수신 장치(200)로 전송되지 않는다.

예를 들어, 16K LDPC 코드의 LDPC 정보어 비트들의 수가 K_ldpc인 경우, K_ldpc 개의 LDPC 정보어 비트들을 채우기 위해, LDPC 정보어 비트들의 일부에는 제로 비트들이 패딩될 수 있다.

구체적으로, BCH 인코딩된 비트들의 수가 N_outer이고 16K LDPC 코드의 LDPC 정보어 비트들의 수가 K_ldpc이고, N_outer<K_ldpc인 경우, 제로 패딩부(213, 314)는 LDPC 정보어 비트들의 일부에 K_ldpc-N_outer 개의 제로 비트들을 패딩하고, N_outer 개의 BCH 인코딩된 비트들을 LDPC 정보어 비트들의 나머지 부분으로 사용하여, K_ldpc 개의 비트들로 구성된 LDPC 정보어 비트들을 생성할 수 있다. 다만, N_outer=K_ldpc인 경우, 제로 비트들은 패딩되지 않는다.

이를 위해, 제로 패딩부(213, 314)는 LDPC 정보어 비트들을 복수의 비트 그룹으로 구분할 수 있다.

예를 들어, 제로 패딩부(213, 314)는 하기의 수학식 9 또는 수학식 10에 기초하여, K_ldpc 개의 LDPC 정보어 비트들 (i₀,i₁,...,

) 을N_{info_group}(=K_ldpc/360) 개의 비트 그룹으로 나눌 수 있다. 즉, 제로 패딩부(213, 314)는 각 비트 그룹에 포함된 비트들의 수가 360이 되도록, LDPC 정보어 비트들을 복수의 비트 그룹으로 나눌 수 있다.

여기에서, Z_j는 j 번째 비트 그룹을 나타낸다.

한편, L1 베이직 시그널링 및 L1 디테일 시그널링에 대한 제로 패딩을 위한 파라미터(N_outer, K_ldpc, N_{info_group})은 하기의 표 5와 같이 정의될 수 있다. 이 경우, 제로 패딩부(213, 314)는 표 5에 기초하여 모드에 따라 제로 패딩을 위한 파라미터를 결정할 수 있다.

[표 5]

또한, 0≤j＜N_{info_group}에 대해, 도 6과 같이 각 비트 그룹 Z_j는 360 개의 비트들로 구성될 수 있다.

구체적으로, 도 6은 L1 베이직 시그널링 및 L1 디테일 시그널링 각각이 LDPC 인코딩된 후의 데이터 포맷을 나타낸다. 도 6에서 K_ldpc 개의 LDPC 정보어 비트들에 부가된 LDPC FEC는 LDPC 인코딩에 의해 생성된 LDPC 패리티 비트들을 나타낸다.

도 6을 참조하면, K_ldpc 개의 LDPC 정보어 비트들은 N_{info_group} 개의 비트 그룹으로 구분되며, 각 비트 그룹은 360 개의 비트들로 구성될 수 있다.

한편, L1 베이직 시그널링 및 L1 디테일 시그널링에 대한 BCH 인코딩된 비트들의 수 N_outer(=K_sig+M_outer)가 K_ldpc보다 작은 경우, 즉, N_outer(=K_sig+M_outer)＜K_ldpc인 경우, LDPC 인코딩을 위해, K_ldpc 개의 LDPC 정보어 비트들은 N_outer개의 BCH 인코딩된 비트들과 (K_ldpc-N_outer) 개의 제로 패딩 비트들(zero-padded bits)로 채워질 수 있다. 이 경우, 패딩된 제로 비트들은 수신 장치(2000)로 전송되지 않게 된다.

이하에서는 제로 패딩부(213, 314)에서 수행되는 쇼트닝 절차를 보다 구체적으로 설명하도록 한다.

제로 패딩부(213, 314)는 패딩되는 제로 비트들의 수를 산출할 수 있다. 즉, 제로 패딩부(213, 314)는 LDPC 인코딩을 위해 요구되는 비트 수를 맞추기 위해, 패딩되어야 할 제로 비트들의 수를 산출할 수 있다.

구체적으로, 제로 패딩부(213, 314)는 LDPC 정보어 비트들의 수와 BCH 인코딩된 비트들의 수의 차이만큼의 비트 수를 패딩되는 제로 비트들의 수로 산출할 수 있다. 즉, 제로 패딩부(213, 314)는 주어진 N_outer에 대해, 제로 패딩 비트들의 수를 (K_ldpc-N_outer)로 산출할 수 있다.

그리고, 제로 패딩부(213, 314)는 모든 비트들이 패딩되는 비트 그룹의 수를 산출할 수 있다. 즉, 제로 패딩부(213, 314)는 비트 그룹 내의 모든 비트들이 제로 비트들로 패딩되는 비트 그룹의 수를 산출할 수 있다.

구체적으로, 제로 패딩부(213, 314)는 하기의 수학식 11 또는 수학식 12에 기초하여 모든 비트들이 패딩되는 그룹의 수 N _pad 를 산출할 수 있다.

이후, 제로 패딩부(213, 314)는 쇼트닝 패턴에 기초하여, 복수의 그룹 중 제로 비트들이 패딩되는 비트 그룹을 판단하고, 판단된 비트 그룹 중 일부 비트 그룹 내의 모든 비트들 및 나머지 비트 그룹 내의 일부 비트들에 제로 비트들을 패딩할 수 있다.

이 경우, 패딩되는 비트 그룹의 쇼트닝 패턴은 하기의 표 6과 같이 정의될 수 있다. 이 경우, 제로 패딩부(213, 314)는 표 6에 기초하여 모드에 따라 쇼트닝 패턴을 결정할 수 있다.

[표 6]

여기에서, π_s(j)는 j 번째로 패딩되는 비트 그룹의 인덱스이다. 즉, π_s(j)는 j 번째가 되는 비트 그룹의 쇼트닝 패턴 오더(shortening pattern order)를 나타낸다. 그리고, N_{info_group}은 LDPC 정보어 비트들을 구성하는 복수의 비트 그룹의 수이다.

구체적으로, 제로 패딩부(213, 314)는 쇼트닝 패턴에 기초하여

,

,...,

을 비트 그룹 내의 모든 비트들이 제로 비트들로 패딩되는 비트 그룹으로 판단하고, 해당 비트 그룹의 모든 비트들에 제로 비트들을 패딩할 수 있다. 즉, 제로 패딩부(213, 314)는 쇼트닝 패턴에 기초하여 복수의 비트 그룹 중 π_s(0) 번째 비트 그룹, π_s(1) 번째 비트 그룹,..., π_s(N_pad-1) 번째 비트 그룹의 모든 비트들에 제로 비트들을 패딩할 수 있다.

이와 같이, N_pad가 0이 아닌 경우, 제로 패딩부(213, 314)는 표 6에 기초하여 N_pad 개의 비트 그룹의 리스트 즉,

,

,...,

을 판단하고, 판단된 비트 그룹 내의 모든 LDPC 정보어 비트들에 제로들을 패딩할 수 있다

다만, N_pad가 0인 경우, 상술한 절차는 생략될 수 있다.

한편, 패딩되는 전체 제로 비트들의 수가 (K_ldpc-N_outer)이고 N_pad 개의 비트 그룹에 패딩된 제로 비트들의 수는(360×N_pad)라는 점에서, 제로 패딩부(213, 314)는 (K_ldpc-N_outer-360×N_pad) 개의 LDPC 정보어 비트들에 제로 비트들을 추가적으로 패딩할 수 있다.

이 경우, 제로 패딩부(213, 314)는 쇼트닝 패턴에 기초하여 제로 비트들이 추가적으로 패딩되는 비트 그룹을 판단하고, 판단된 비트 그룹의 앞 부분부터 제로 비트들을 추가적으로 패딩할 수 있다.

구체적으로, 제로 패딩부(213, 314)는 쇼트닝 패턴에 기초하여

를 제로 비트들이 추가적으로 패딩되는 비트 그룹인 것으로 판단하고,

의 앞 부분에 위치하는 (K_ldpc-N_outer-360×N_pad) 개의 비트들에 제로 비트들을 추가적으로 패딩할 수 있다. 이에 따라, π_s(N_pad) 번째 비트 그룹의 첫 번째 비트부터 (K_ldpc-N_outer-360×N_pad) 개의 제로 비트들이 패딩될 수 있다.

결국,

의 경우,

의 처음 부분에 위치한 (K_ldpc-N_bch-360×N_pad) 개의 LDPC 정보어 비트들에 제로들이 추가적으로 패딩될 수 있다.

한편, 상술한 예에서는

의 첫 번째 비트부터 (K_ldpc-N_outer-360×N_pad) 개의 제로 비트들이 패딩되는 것으로 설명하였으나 이는 일 예에 불과하며,

에서 제로 비트들이 패딩되는 위치는 변경될 수 있다. 예를 들어, (K_ldpc-N_outer-360×N_pad) 개의 제로 비트들은

의 중간 부분 또는 마지막 부분에 패딩되거나,

의 임의 위치에 패딩될 수도 있다.

이후, 제로 패딩부(213, 314)는 LDPC 정보어 비트들 중에서 패딩되지 않은 비트 위치에 BCH 인코딩된 비트들을 맵핑하여, LDPC 정보어 비트들을 구성할 수 있다.

이에 따라, N_outer 개의 BCH 인코딩된 비트들이 K_ldpc 개의 LDPC 정보어 비트들 (i₀,i₁,...,

)에서 제로 비트들이 패딩되지 않은 비트 위치에 순차적으로 맵핑되어, N_outer 개의 BCH 인코딩된 비트들 및 (K_ldpc-N_outer) 개의 정보어 비트들에 의해 K_ldpc 개의 LDPC 정보어 비트들이 구성될 수 있다.

한편, 패딩된 제로 비트들은 수신 장치(2000)로 전송되지 않는다. 이와 같이, 제로 비트들을 패딩하는 절차 또는 제로 비트들을 패딩하고 LDPC 인코딩 후 수신 장치(2000)로 전송하지 않는 절차를 쇼트닝이라 할 수 있다.

LDPC 인코더(214, 315)는 L1 베이직 시그널링 및 L1 디테일 시그널링을 LDPC 인코딩한다.

구체적으로, LDPC 인코더(214, 315)는 제로 패딩부(213, 314)에서 출력되는 LDPC 정보어 비트들을 LDPC 인코딩하여 LDPC 패리티 비트들을 생성하고, LDPC 정보어 비트들 및 LDPC 패리티 비트들로 구성된 LDPC 코드워드를 패리티 퍼뮤테이션부(215, 316)로 출력할 수 있다.

즉, 제로 패딩부(213)로부터 출력되는 K_ldpc 개의 비트들은 K_sig 개의 L1 베이직 시그널링 비트들, M_outer(=N_outer-K_sig) 개의 BCH 패리티 체크 비트들 및 (K_ldpc-N_outer) 개의 제로 패딩 비트들을 포함할 수 있으며, 이는 LDPC 인코더(214)를 위한 K_ldpc 개의 LDPC 정보어 비트들 I=(i₀,i₁,...,

)을 구성할 수 있다.

또한, 제로 패딩부(314)로부터 출력되는 K_ldpc 개의 비트들은 K_sig 개의 L1 디테일 시그널링 비트들, M_outer(=N_outer-K_sig) 개의 BCH 패리티 체크 비트들 및 (K_ldpc-N_outer) 개의 제로 패딩 비트들을 포함할 수 있으며, 이는 LDPC 인코더(316)를 위한 K_ldpc 개의 LDPC 정보어 비트들 I=(i₀,i₁,...,

)을 구성할 수 있다.

이 경우, LDPC 인코더(214, 315)는 K_ldpc 개의 LDPC 정보어 비트들을 시스테매틱하게 LDPC 인코딩하여, N_inner 개의 비트들로 구성된 LDPC 코드워드 Λ=(c₀,c₁,...,

)=(i₀,i₁,...,

,p₀,p₁,...,

)를 생성할 수 있다.

한편, LDPC 인코더(214, 315)는 L1 베이직 모드들 및 L1 디테일 모드 1 및 2의 경우, L1 베이직 시그널링 및 L1 디테일 시그널링을 3/15의 코드 레이트로 인코딩하여 16200 개의 LDPC 코드워드 비트들을 생성할 수 있다. 또한, LDPC 인코더(315)는 L1 디테일 모드 3,4,5,6 및 7의 경우, L1 디테일 시그널링을 6/15의 코드 레이트로 인코딩하여 16200 개의 LDPC 코드워드 비트들을 생성할 수 있다. 한편, L1 베이직 시그널링 및 L1 디테일 시그널링에 대한 코드 레이트 및 코드 길이는 표 2와 같고, LDPC 정보어 비트들의 수는 표 5와 같다.

패리티 퍼뮤테이션부(215, 316)는 패리티 퍼뮤테이션(parity permutation)을 수행한다. 즉, 패리티 퍼뮤테이션부(215, 316)는 LDPC 정보어 비트들을 제외하고, LDPC 패리티 비트들에 대해서만 퍼뮤테이션을 수행할 수 있다.

구체적으로, 패리티 퍼뮤테이션부(215, 316)는 LDPC 인코더(214, 315)로부터 출력되는 LDPC 코드워드 중에서 LDPC 패리티 비트들에 대해서만 퍼뮤테이션을 수행하고, 패리티 퍼뮤테이션된 LDPC 코드워드를 펑처링부(216, 317)로 출력할 수 있다. 한편, 패리티 퍼뮤테이션부(316)는 패리티 퍼뮤테이션된 LDPC 코드워드를 부가 패리티 생성부(319)로 출력할 수도 있다. 이 경우, 부가 패리티 생성부(319)는 패리티 퍼뮤테이션부(316)에서 출력되는 패리티 퍼뮤테이션된 LDPC 코드워드를 이용하여 부가 패리티 비트들을 생성할 수 있다.

이를 위해, 패리티 퍼뮤테이션부(215, 316)는 패리티 인터리버(미도시) 및 그룹-와이즈(group-wise) 인터리버(미도시)를 포함할 수 있다.

먼저, 패리티 인터리버(미도시)는 LDPC 코드워드를 구성하는 LDPC 정보어 비트들 및 LDPC 패리티 비트들 중에서 LDPC 패리티 비트들만을 인터리빙할 수 있다. 다만, 패리티 인터리버(미도시)는 L1 디테일 모드 3,4,5,6 및 7인 경우에만 패리티 인터리빙을 수행할 수 있다. 즉, L1 베이직 모드들 및 L1 디테일 모드 1, 2의 경우, LDPC 인코딩 과정의 일부로서 패리티 인터리빙이 포함되어 있다는 점에서, L1 베이직 모드들 및 L1 디테일 모드 1, 2인 경우, 패리티 인터리버(미도시)는 패리티 인터리빙을 수행하지 않을 수 있다.

한편, 패리티 인터리빙을 수행하는 모드의 경우, 패리티 인터리버(미도시)는 하기의 수학식 13에 기초하여 LDPC 패리티 비트들을 인터리빙할 수 있다.

구체적으로, 수학식 13 에 따르면, LDPC 코드워드(c₀,c₁,...

)는 패리티 인터리버(미도시)에 의해 패리티 인터리빙되며, 패리티 인터리버(미도시)의 출력은 U=(u₀,u₁,...,

)로 나타내어질 수 있다.

한편, L1 베이직 모드들 및 L1 디테일 모드 1,2의 경우, 패리티 인터리버(미도시)는 이용되지 않는다는 점에서, 패리티 인터리버(미도시)의 출력 U=(u₀,u₁,...,

)은 하기의 수학식 14와 같이 나타내어질 수 있다.

한편, 그룹-와이즈 인터리버(미도시)는 패리티 인터리버(미도시)의 출력을 그룹-와이즈 인터리빙할 수 있다.

여기에서, 상술한 바와 같이, 패리티 인터리버(미도시)의 출력은 패리티 인터리버(미도시)에 의해 패리티 인터리빙된 LDPC 코드워드이거나, 패리티 인터리버(미도시)에 의해 패리티 인터리빙이 되지 않은 LDPC 코드워드가 될 수 있다.

이에 따라, 패리티 인터리빙이 수행된 경우, 그룹-와이즈 인터리버(미도시)는 패리티 인터리빙된 LDPC 코드워드를 그룹-와이즈 인터리빙하고, 패리티 인터리빙이 수행되지 않은 경우, 그룹-와이즈 인터리버(미도시)는 LDPC 코드워드를 그룹-와이즈 인터리빙할 수 있다.

구체적으로, 그룹-와이즈 인터리버(미도시)는 패리티 인터리버(미도시)의 출력을 비트 그룹 단위로 인터리빙할 수 있다.

이를 위해, 그룹 와이즈 인터리버(미도시)는 패리티 인터리버(미도시)에서 출력되는 LDPC 코드워드를 복수의 비트 그룹으로 구분할 수 있다. 이에 따라, 패리티 인터리버(미도시)에서 출력되는 LDPC 패리티 비트들은 복수의 비트 그룹으로 구분될 수 있다.

구체적으로, 그룹-와이즈 인터리버(미도시)는 하기의 수학식 15에 기초하여 패리티 인터리버(미도시)에서 출력되는 LDPC 인코딩된 비트들(u₀,u₁,...,

)을 N_group(=N_inner/360) 개의 비트 그룹으로 나눌 수 있다.

여기에서, X_j는 j 번째 비트 그룹을 나타낸다.

도 7은 패리티 인터리버(미도시)에서 출력되는 LDPC 코드워드를 복수의 비트 그룹으로 구분하는 일 예를 나타낸다.

도 7을 참조하면, LDPC 코드워드는 N_group(=N_inner/360) 개의 비트 그룹으로 구분되며, 0≤j＜N_group에 대해 각 비트 그룹 X_j는 360 개의 비트들로 구성된다.

이에 따라, K_ldpc 개의 비트들로 구성된 LDPC 정보어 비트들은 (K_ldpc/360) 개의 비트 그룹으로 구분되고, N_inner-K_ldpc 개의 비트들로 구성된 LDPC 패리티 비트들은 (N_inner-K_ldpc)/360 개의 비트 그룹으로 구분될 수 있다.

그리고, 그룹-와이즈 인터리버(미도시)는 패리티 인터리버(미도시)에서 출력되는 LDPC 코드워드를 그룹-와이즈 인터리빙한다.

이 경우, 그룹-와이즈 인터리버(미도시)는 LDPC 정보어 비트들에 대해서는 인터리빙을 수행하지 않고 LDPC 패리티 비트들에 대해서만 인터리빙을 수행하여, LDPC 패리티 비트들을 구성하는 복수의 비트 그룹의 순서를 변경할 수 있다.

이에 따라, LDPC 비트들 중 LDPC 정보어 비트들은 그룹-와이즈 인터리버(미도시)에 의해 인터리빙되지 않지만, LDPC 비트들 중 LDPC 패리티 비트들은 그룹-와이즈 인터리버(미도시)에 의해 인터리빙될 수 있다. 이 경우, LDPC 패리티 비트들은 그룹 단위로 인터리빙될 수 있다.

구체적으로, 그룹-와이즈 인터리버(미도시)는 하기의 수학식 16에 기초하여 패리티 인터리버(미도시)에서 출력되는 LDPC 코드워드를 그룹-와이즈 인터리빙할 수 있다.

여기에서, X_j는 LDPC 코드워드를 구성하는 복수의 비트 그룹 중 j 번째 비트 그룹 즉, 그룹-와이즈 인터리빙 전의 j 번째 비트 그룹을 나타내고, Y_j는 그룹-와이즈 인터리빙된 j 번째 비트 그룹을 나타낸다. 그리고, π_p(j)는 그룹-와이즈 인터리빙을 위한 퍼뮤테이션 오더(permutation order)를 나타낸다.

한편, 퍼뮤테이션 오더는 하기의 표 7 및 표 8에 기초하여 정의될 수 있다. 여기에서, 표 7은 L1 베이직 모드들 및 L1 디테일 모드 1, 2에 대한 패리티 부분의 그룹-와이즈 인터리빙 패턴을 나타내고, 표 8은 L1 디테일 모드 3,4,5,6,7에 대한 패리티 부분의 그룹-와이즈 인터리빙 패턴을 나타낸다.

이 경우, 그룹-와이즈 인터리버(미도시)는 표 7 및 표 8에 기초하여 모드에 따라 그룹-와이즈 인터리빙 패턴을 결정할 수 있다.

[표 7]

[표 8]

이하에서는 L1 디테일 모드 2에 대한 그룹-와이즈 인터리빙 패턴을 일 예로, 그룹-와이즈 인터리버(미도시)의 동작에 대해 설명하도록 한다.

L1 디테일 모드 2의 경우, LDPC 인코더(315)는 3/15의 코드 레이트로 3240 개의 LDPC 정보어 비트들을 LDPC 인코딩하여 12960 개의 LDPC 패리티 비트들을 생성한다. 이 경우, LDPC 코드워드는 16200 개의 비트들로 구성될 수 있다.

한편, 각 비트 그룹은 360 개의 비트들로 구성되므로, 16200 개의 비트들로 구성된 LDPC 코드워드는 45 개의 비트 그룹으로 구분된다.

여기에서, LDPC 정보어 비트들은 3240 개이고, LDPC 패리티 비트들은 12960 개이므로, 0 번째 비트 그룹부터 8 번째 비트 그룹은 LDPC 정보어 비트들에 해당하고, 9 번째 비트 그룹부터 44 번째 비트 그룹은 LDPC 패리티 비트들에 해당한다.

이 경우, 패리티 인터리버(미도시)는 패리티 인터리빙을 수행하지 않고, 그룹-와이즈 인터리버(미도시)는 수학식 16 및 표 7에 기초하여, LDPC 정보어 비트들을 구성하는 비트 그룹 즉, 0 번째 비트 그룹부터 8 번째 비트 그룹은 인터리빙하지 않고, LDPC 패리티 비트들을 구성하는 비트 그룹 즉, 9 번째 비트 그룹부터 44 번째 비트 그룹에 대해서는 그룹 단위로 인터리빙하여, 9 번째 비트 그룹부터 44 번째 비트 그룹의 순서를 변경할 수 있다.

구체적으로, 표 7에서 L1 디테일 모드 2의 경우, 경우, 수학식 16은 Y₀=X₀, Y₁=X₁,..., Y₇=X₇, Y₈=X₈, Y₉=X_πp(9)=X₉, Y₁₀=X_πp(10)=X₃₁, Y₁₁=X_πp(11)=X₂₃,...,Y₄₂=X_πp(42)=X₂₈, Y₄₃=X_πp(43)=X₃₉, Y₄₄=X_πp(44)=X₄₂와 같이 나타낼 수 있다.

이에 따라, 그룹-와이즈 인터리버(미도시)는 LDPC 정보어 비트들을 포함하는 0 번째 비트 그룹부터 8 번째 비트 그룹의 순서를 변경하지 않지만, LDPC 패리티 비트들을 포함하는 9 번째 비트 그룹부터 44 번째 비트 그룹의 순서를 변경할 수 있다.

구체적으로, 그룹-와이즈 인터리버(미도시)는 9 번째 비트 그룹이 9 번째, 31 번째 비트 그룹이 10 번째, 23 번째 비트 그룹이 11 번째,..., 28 번째 비트 그룹이 42 번째, 39 번째 비트 그룹이 43 번째, 42 번째 비트 그룹이 44 번째가 되도록, 9 번째 비트 그룹부터 44 번째 비트 그룹까지 비트 그룹의 순서를 변경할 수 있다.

펑처링부(216, 317) 및 리피티션부(217, 318)은 도 1에서 상술한 바 있다는 점에서, 구체적인 설명은 생략하도록 한다.

다만, 리피티션의 경우, L1 베이직 모드 1 및 L1 디테일 모드 1에 대해서만 수행될 수 있다.

또한, 리피티션부(318)는 리피티션 이후의 LDPC 코드워드를 부가 패리티 생성부(319)로 출력할 수도 있다. 이 경우, 부가 패리티 생성부(319)는 리피티션 이후의 LDPC 코드워드를 이용하여 부가 패리티 비트들을 생성할 수 있다.

한편, 상술한 예에서는 펑처링이 수행된 후 리피티션이 수행되는 것으로 설명하였으나, 이는 일 예에 불과하다. 경우에 따라, 리피티션이 수행된 후 펑처링이 수행될 수도 있다.

부가 패리티 생성부(319)는 LDPC 패리티 비트들에서 비트들을 선택하여 부가 패리티 비트들(additional parity(AP) bits)을 생성한다.

이 경우, 부가 패리티 비트들은 현재 프레임에서 전송되는 L1 디테일 시그널링에 기초하여 생성된 LDPC 패리티 비트들 중에서 선택되어 현재 프레임 이전의 프레임 즉, 이전 프레임을 통해 수신 장치(2000)로 전송될 수 있다.

구체적으로, L1 디테일 시그널링은 LDPC 인코딩되고, LDPC 인코딩에 의해 생성된 LDPC 패리티 비트들이 L1 디테일 시그널링에 부가되어 LDPC 코드워드를 구성한다.

그리고, LDPC 코드워드에 대해 펑처링 및 쇼트닝이 수행되고, 펑처링 및 쇼트닝 이후의 LDPC 코드워드는 프레임에 맵핑되어 수신 장치(2000)로 전송될 수 있다. 여기에서, 모드에 따라 리피티션이 수행된 경우, 펑처링 및 쇼트닝 이후의 LDPC 코드워드는 리피티션된 LDPC 패리티 비트들을 포함할 수 있다.

이 경우, 각 프레임마다 그에 대응되는 L1 디테일 시그널링이 LDPC 패리티 비트들과 함께 각 프레임을 통해 수신 장치(2000)로 전송될 수 있다. 예를 들어, i_1 번째 프레임에 대응되는 L1 디테일 시그널링을 포함하는 펑처링 및 쇼트닝 이후의 LDPC 코드워드는 i-1 번째 프레임에 맵핑되어 수신 장치(2000)로 전송되고, i 번째 프레임에 대응되는 L1 디테일 시그널링을 포함하는 펑처링 및 쇼트닝 이후의 LDPC 코드워드는 i 번째 프레임에 맵핑되어 수신 장치(2000)로 전송될 수 있다.

한편, 부가 패리티 생성부(319)는 i 번째 프레임에서 전송되는 L1 디테일 시그널링에 기초하여 생성된 LDPC 패리티 비트들에서 적어도 일부 비트들을 선택하여 부가 패리티 비트들을 생성할 수 있다.

구체적으로, L1 디테일 시그널링이 LDPC 인코딩되어 생성된 LDPC 패리티 비트들에서 일부 비트들은 펑처링되어 수신 장치(2000)로 전송되지 않는다. 이 경우, 부가 패리티 생성부(319)는 i 번째 프레임에서 전송되는 L1 디테일 시그널링이 LDPC 인코딩되어 생성된 LDPC 패리티 비트들 중 펑처링되는 LDPC 패리티 비트들에서 적어도 일부 비트들을 선택하여 부가 패리티 비트들을 생성할 수 있다.

또한, 부가 패리티 생성부(319)는 i 번째 프레임을 통해 수신 장치(200)로 전송되는 LDPC 패리티 비트들에서 적어도 일부 비트들을 선택하여 부가 패리티 비트들을 생성할 수 있다.

구체적으로, i 번째 프레임에 맵핑되는 펑처링 및 쇼트닝 이후의 LDPC 코드워드에 포함된 LDPC 패리티 비트들은 모드에 따라 인코딩에 의해 생성된 LDPC 패리티 비트들만으로 구성되거나, 인코딩에 의해 생성된 LDPC 패리티 비트들 및 리피티션된 LDPC 패리티 비트들로 구성될 수 있다.

이 경우, 부가 패리티 생성부(319)는 i 번째 프레임에 맵핑되는 펑처링 및 쇼트닝 이후의 LDPC 코드워드에 포함된 LDPC 패리티 비트들에서 적어도 일부 비트들을 선택하여 부가 패리티 비트들을 생성할 수 있다.

한편, 부가 패리티 비트들은 i 번째 프레임 이전의 프레임 즉, i-1 번째 프레임을 통해 수신 장치(2000)로 전송될 수 있다.

즉, 송신 장치(1000)는 i-1 번째 프레임에 대응되는 L1 디테일 시그널링을 포함하는 펑처링 및 쇼트닝 이후의 LDPC 코드워드뿐만 아니라, i 번째 프레임에서 전송되는 L1 디테일 시그널링에 기초하여 생성된 부가 패리티 비트들을 i-1 번째 프레임을 통해 수신 장치(2000)로 전송할 수 있다.

한편, 경우에 따라, 부가 패리티 생성부(319)는 부가 패리티 비트들을 생성하지 않을 수도 있다.

이 경우, 송신 장치(1000)는 다음 프레임의 L1 디테일 시그널링에 대한 부가 패리티 비트들이 현재 프레임을 통해 전송되는지에 대한 정보를 현재 프레임을 통해 전송되는 L1 베이직 시그널링을 이용하여 수신 장치(2000)로 전송할 수 있다.

제로 제거부(218, 321)는 리피티션부(217, 318)에서 출력되는 LDPC 코드워드에서 제로 패딩부(213, 314)에 의해 패딩된 제로 비트들을 제거하고, 나머지 비트들을 비트 디먹스(219, 322)로 출력할 수 있다.

여기에서, 제거는 패딩된 제로 비트들을 제거하는 것뿐만 아니라, 패딩된 제로 비트들을 제거하지는 않지만 LDPC 코드워드에서 패딩된 제로 비트들을 제외하고 나머지 비트들만을 출력하는 것을 포함할 수 있다.

구체적으로, 제로 제거부(218, 321)는 제로 패딩부(213, 314)에 의해 패딩된 K_ldpc-N_outer 개의 제로 비트들을 제거할 수 있다. 이에 따라, K_ldpc-N_outer 개의 제로 패딩 비트들은 제거되고, 수신 장치(2000)로 전송되지 않을 수 있다.

이와 같이 제로 비트들이 제거되면, K_sig 개의 정보어 비트들(즉, K_sig개의 L1 베이직 시그널링 비트들 및 K_sig 개의 L1 디테일 시그널링 비트들), 168 개의 BCH 패리티 체크 비트들 및 (N_inner-K_ldpc-N_punc) 또는 (N_inner-K_ldpc+N_pereat) 개의 비트들로 구성된 워드(word)가 남을 수 있다.

즉, 리피티션이 수행된 경우, 전체 LDPC 코드워드의 길이는 (N_FEC+N_repeat)가 된다. 여기에서, N_FEC=N_outer+N_{ldpc_parity}이다. 다만, 리피티션이 수행되지 않는 경우, 전체 LDPC 코드워드의 길이는 N_FEC=N_outer+N_{ldpc_parity}-N_punc)가 된다.

비트 디먹스(219, 322)는 제로 제거부(218, 321)에서 출력되는 비트들을 인터리빙하고 인터리빙된 비트들을 디멀티플렉싱한 후, 이를 성상도 맵퍼(221, 324)로 출력할 수 있다.

이를 위해, 비트 디먹스(219, 322)는 블록 인터리버(미도시) 및 디멀티플렉서(미도시)를 포함할 수 있다.

먼저, 블록 인터리버(미도시)에서 수행되는 블록 인터리빙 스킴(scheme)은 도 8과 같다.

구체적으로, 제로 비트들이 제거된 이후의 N_FEC 또는(N_FEC+N_repeat) 길이의 비트들은 블록 인터리버(미도시)에 컬럼 와이즈하게 연속적으로(serially) 라이트될 수 있다. 여기에서, 블록 인터리버(미도시)의 컬럼의 수는 변조 차수와 동일하고, 로우의 수는 N_FEC/η_MOD 또는(N_FEC+N_repeat)/η_MOD이다.

그리고, 리드 동작에서, 하나의 성상도 심볼(constellation symbol)에 대한 비트들이 로우 와이즈하게 순차적으로(sequentially) 리드되어 디멀티플렉서(미도시)로 입력될 수 있다. 이러한 동작은 컬럼의 마지막 로우까지 계속될 수 있다.

즉, N_FEC 또는 (N_FEC+N_repeat) 개의 비트들은 첫 번째 컬럼의 첫 번째 로우부터 컬럼 방향으로 복수의 컬럼에 라이트되고, 복수의 컬럼에 라이트된 비트들은 복수의 컬럼의 첫 번째 로우부터 마지막 로우까지 로우 방향으로 순차적으로 리드될 수 있다. 이때, 동일한 로우에서 리드된 비트들이 하나의 변조 심볼을 구성할 수 있다.

한편, 디멀티플렉서(미도시)는 블록 인터리버(미도시)에서 출력되는 비트들에 대한 디멀티플렉싱을 할 수 있다.

구체적으로, 디멀티플렉서(미도시)는 블록 인터리빙된 각 비트 그룹 즉, 블록 인터리버(미도시)의 동일한 로우에서 리드되어 출력되는 비트들을 성상도 맵핑 이전에 비트 그룹 내에서 비트-바이-비트(bit-by-bit)로 디멀티플렉싱할 수 있다.

이 경우, 변조 차수에 따라 2 개의 맵핑 룰이 존재할 수 있다.

구체적으로, QPSK의 경우, 성상도 심볼 내의 비트들의 신뢰도(reliability)가 동일하다는 점에서, 디멀티플렉서(미도시)는 비트 그룹에 대해 디멀티플렉싱 동작을 수행하지 않는다. 이에 따라, 블록 인터리버(미도시)로부터 리드되어 출력되는 비트 그룹은 디멀티플렉싱 동작 없이 QPSK 심볼에 맵핑될 수 있다.

하지만, 고차 변조(high order modulation)의 경우, 디멀티플렉서(미도시)는 하기의 수학식 17에 기초하여 블록 인터리버(미도시)로부터 리드되어 출력되는 비트 그룹에 대해 디멀티플렉싱을 수행할 수 있다. 즉, 비트 그룹은 하기의 수학식 17에 따라 QAM 심볼에 맵핑될 수 있다.

여기에서, %는 모듈로 연산이고, η_MOD는 변조 차수이다.

그리고, i는 블록 인터리버(미도시)의 로우 인덱스에 대응되는 비트 그룹 인덱스이다. 즉, QAM 심볼 각각에 맵핑되는 출력 비트 그룹 S_{demux_out}(i)는 비트 그룹 인덱스 i에 따라 S_{demux_in}(i)에서 시클릭 쉬프트될 수 있다.

한편, 도 9는 16-NUC(non uniform constellation) 즉, NUC 16-QAM 에 대한 비트 디멀플렉싱의 일 예를 나타낸다. 이러한 동작은 모든 비트 그룹들이 블록 인터리버(미도시)에서 리드될 때까지 계속될 수 있다.

한편, 비트 디먹스(323)는 부가 패리티 생성부(319)에서 출력되는 부가 패리티 비트들에 대해 비트 디먹스(219, 322)에서 수행한 동작과 동일한 동작을 수행하고, 블록 인터리빙 및 디멀플렉싱된 비트들을 성상도 맵퍼(325)로 출력할 수 있다.

성상도 맵퍼(221, 324, 325)는 비트 디먹스(219, 322, 323)에서 출력되는 비트들을 성상도 심볼들에 맵핑할 수 있다.

즉, 성상도 맵퍼(221, 324, 325)는 모드에 따라 S_{demux_out}(i)을 성상도를 이용하여 셀 워드(cell word)에 맵핑할 수 있다. 여기에서, S_{demux_out}(i)는 변조 차수와 동일한 수의 비트들로 구성될 수 있다.

구체적으로, 성상도 맵퍼(221, 324, 325)는 비트 디먹스(219, 322, 323)에서 출력되는 비트들을 모드에 따라 QPSK, 16-QAM, 64-QAM 및 256-QAM 등의 변조 방식을 이용하여 성상도 심볼들에 맵핑할 수 있다.

이 경우, 성상도 맵퍼(221, 324, 325)는 NUC을 이용할 수 있다. 즉, 성상도 맵퍼(221, 324, 325)는 NUC 16-QAM, NUC 64-QAM 및 NUC 256-QAM을 이용할 수 있다. 한편, 모드에 따라 L1 베이직 시그널링 및 L1 디테일 시그널링에 적용되는 변조 방식은 표 2와 같다.

한편, 송신 장치(1000)는 성상도 심볼들을 프레임에 맵핑하여 수신 장치(2000)로 전송할 수 있다.

구체적으로, 송신 장치(1000)는 성상도 맵퍼(221, 324)에서 출력되는 L1 베이직 시그널링 및 L1 디테일 시그널링 각각에 대응되는 성상도 심볼들 및 성상도 맵퍼(325)에서 출력되는 부가 패리티 비트들에 대응되는 성상도 심볼들을 프레임의 프리앰블 심볼에 맵핑할 수 있다.

이 경우, 송신 장치(1000)는 현재 프레임에서 전송되는 L1 디테일 시그널링에 기초하여 생성된 부가 패리티 비트들을 해당 프레임 이전의 프레임에 맵핑할 수 있다.

즉, 송신 장치(1000)는 i-1 번째 프레임에 대응되는 L1 베이직 시그널링을 포함하는 LDPC 코드워드 비트들을 i-1 번째 프레임에 맵핑하고, i-1 번째 프레임에 대응되는 L1 디테일 시그널링을 포함하는 LDPC 코드워드 비트들을 i-1 번째 프레임에 맵핑하고, i 번째 프레임에 대응되는 L1 디테일 시그널링에 기초하여 생성된 LDPC 패리티 비트들에서 선택되어 생성된 부가 패리티 비트들을 i-1 번째 프레임에 추가로 맵핑하여 수신 장치(2000)로 전송할 수 있다.

뿐만 아니라, 송신 장치(1000)는 L1 시그널링 외에도 데이터를 프레임의 데이터 심볼에 맵핑하고, L1 시그널링 및 데이터를 포함하는 프레임을 수신 장치(2000)로 전송할 수 있다.

이 경우, L1 시그널링들은 데이터에 대한 시그널링 정보를 포함한다는 점에서, 각 데이터에 맵핑된 데이터에 대한 시그널링을 해당 프레임의 프리앰블에 맵핑할 수 있다. 예를 들어, 송신 장치(1000)는 i 번째 프레임에 맵핑된 데이터에 대한 시그널링 정보를 포함하는 L1 시그널링을 i 번째 프레임에 맵핑할 수 있다.

한편, 이하에서는 데이터를 처리하는 방법에 대해 설명하도록 한다.

도 10은 본 발명의 일 실시 예에 따른 송신 장치의 구성을 설명하기 위한 블록도이다.

도 10을 참조하면, 송신 장치(1000)는 LDPC 인코더(410), 인터리버(420) 및 성상도 맵퍼(430)를 포함한다.

LDPC 인코더(410)는 입력 비트들을 인코딩 즉, LDPC 인코딩하여 패리티 비트들 즉, LDPC 패리티 비트들을 생성한다.

여기에서, 입력 비트들은 LDPC 인코딩을 위한 LDPC 정보어 비트들로, 정보어 비트들 및 정보어 비트들이 아우터 인코딩되어 생성된 패리티 비트들(또는, 패리티 체크 비트들)을 포함하는 아우터 인코딩된 비트들을 포함할 수 있다. 이를 위해, 송신 장치(1000)는 정보어 비트들을 아우터 인코딩하기 위한 아우터 인코더(미도시)를 포함할 수 있다.

그리고, 정보어 비트들은 데이터일 수 있다. 예를 들어, 정보어 비트들은 방송 데이터일 수 있다.

또한, 아우터 코드는 연접 코드에서 이너 코드 이전에 수행되는 코드로, BCH, CRC 등 다양한 인코딩 방식이 이용될 수 있다. 이 경우, 이너 코드는 LDPC 코드가 될 수 있다.

이 경우, LDPC 코드는 코드 레이트 및 코드 길이에 따라 특정 수의 LDPC 정보어 비트들이 요구된다.

따라서, 송신 장치(1000)는 아우터 인코딩에 의해 생성되는 패리티 비트들의 수를 고려하여 특정한 수의 정보어 비트들을 아우터 인코딩하여, 아우터 인코딩된 비트들의 수가 코드 레이트 및 코드 길이에 따라 LDPD 인코딩에 요구되는 비트들의 수가 되도록 할 수 있다.

다만, 경우에 따라 아우터 코드는 생략될 수 있고, LDPC 인코더(410)는 코드 레이트 및 코드 길이에 따라 요구되는 특정 수의 정보어 비트들을 LDPC 인코딩할 수 있다.

LDPC 인코더(410)는 LDPC 정보어 비트들을 시스테매틱하게 인코딩하여 LDPC 패리티 비트들을 생성하고, LDPC 정보어 비트들과 LDPC 패리티 비트들로 구성된 LDPC 코드워드(또는, LDPC 인코딩된 비트들)를 출력할 수 있다. 즉, LDPC 코드는 시스테메틱 코드라는 점에서, LDPC 코드워드는 인코딩 전의 LDPC 정보어 비트들과 인코딩에 의해 생성된 LDPC 패리티 비트들로 구성될 수 있다.

예를 들어, LDPC 인코더(410)는 K_ldpc 개의 LDPC 정보어 비트들 I=(i₀,i₁,...,

)=(i₀,i₁,...,

,p₀,p₁,...,

)를 출력할 수 있다.

이 경우, LDPC 인코더(410)는 다양한 코드 레이트로 입력 비트들을 LDPC 인코딩하여, 특정 길이를 갖는 LDPC 코드워드를 생성할 수 있다

예를 들어, LDPC 인코더(410)는 2/15, 3/15, 4/15, 5/15, 6/15, 7/15, 8/15, 9/15, 10/15, 11/15, 12/15, 13/15 등과 같은 다양한 코드 레이트로 LDPC 인코딩하여, 16200 개의 비트들 또는 64800 개의 비트들로 구성된 LDPC 코드워드를 생성할 수 있다.

일 예로, LDPC 인코더(410)는 3/15의 코드 레이트로 3240 개의 입력 비트들을 LDPC 인코딩하여 16200 개의 비트들로 구성된 LDPC 코드워드를 생성하고, 6/15의 코드 레이트로 6480 개의 입력 비트들을 LDPC 인코딩하여 16200 개의 비트들로 구성된 LDPC 코드워드를 생성할 수 있다.

다른 예로, LDPC 인코더(410)는 3/15의 코드 레이트로 3240 개의 입력 비트들을 LDPC 인코딩하여 16200 개의 비트들로 구성된 LDPC 코드워드를 생성하고, 3/15의 코드 레이트로 12960 개의 입력 비트들을 LDPC 인코딩하여 64800 개의 비트들로 구성된 LDPC 코드워드를 생성할 수 있다.

상술한 바와 같이, LDPC 인코더(410)는 다양한 코드 레이트로 입력 비트들을 인코딩하여 입력 비트들 및 LDPC 패리티 비트들로 구성된 LDPC 코드워드를 생성할 수 있다. 인터리버(420)는 LDPC 코드워드를 인터리빙한다. 즉, 인터리버(420)는 LDPC 인코더(410)에서 출력되는 LDPC 코드워드를 다양한 인터리빙 룰에 기초하여 LDPC 부호어를 인터리빙할 수 있다.

이를 위해, 도 11과 같이, 인터리버(420)는 패리티 인터리버(421), 그룹 인터리버(또는, 그룹-와이즈(group-wise) 인터리버, 422) 및 블록 인터리버(423)를 포함할 수 있다.

패리티 인터리버(421)는 LDPC 부호어를 구성하는 패리티 비트들을 인터리빙한다.

구체적으로, 패리티 인터리버(421)는 LDPC 코드워드 c=(c₀,c₁,...,

)에 대해 패리티 인터리빙을 수행하여 LDPC 코드워드 중에서 LDPC 패리티 비트들만을 인터리빙하고, 패리티 인터리빙된 U=(u₀,u₁,...,

)를 출력할 수 있다.

다만, 경우에 따라, 패리티 인터리버(421)는 생략될 수 있다.

그룹 인터리버(422)는 패리티 인터리빙된 LDPC 코드워드를 복수의 비트 그룹으로 구분하고, 복수의 비트 그룹의 순서를 비트 그룹 단위(bits group wise)로 재정렬할 수 있다. 한편, 경우에 따라 패리티 인터리버(421)가 생략되는 경우, 그룹 인터리버(422)는 LDPC 코드워드를 복수의 비트 그룹으로 구분하고, 복수의 비트 그룹의 순서를 비트 그룹 단위로 재정렬할 수 있다.

이를 위해, 그룹 인터리버(422)는 패리티 인터리빙된 LDPC 부호어를 복수의 비트 그룹으로 구분할 수 있다.

구체적으로, 그룹 인터리버(422)는 하나의 비트 그룹에 포함되는 비트들의 수가 M(예를 들어, M=360)이 되도록, 패리티 인터리빙된 LDPC 코드워드를 복수의 비트 그룹으로 구분할 수 있다.

즉, 도 12와 같이, LDPC 코드워드는 M 개의 비트씩 구분되어지므로, K_ldpc 개의 정보어 비트들은 (K_ldpc/M) 개의 비트 그룹으로 구분되고 N_inner-K_ldpc 개의 패리티 비트들은 (N_inner-K_ldpc)/M 개의 비트 그룹으로 구분된다. 이에 따라, LDPC 부호어는 총 (N_inner/M) 개의 비트 그룹으로 구분될 수 있다.

예를 들어, M=360이고 LDPC 코드워드의 길이 N_inner가 16200인 경우 LDPC 코드워드를 구성하는 비트 그룹의 개수 N_group은 45(=16200/360)가 될 수 있고, M=360이고 LDPC 부호어의 길이 N_inner가 64800인 경우 LDPC 코드워드를 구성하는 비트 그룹의 개수 N_group은 180(=64800/360)가 될 수 있다.

그리고, 그룹 인터리버(422)는 LDPC 코드워드를 비트 그룹 단위로 인터리빙한다.

구체적으로, 그룹 인터리버(422)는 LDPC 코드워드를 구성하는 복수의 비트 그룹의 위치를 서로 변경하여 LDPC 부호어를 구성하는 복수의 비트 그룹의 순서를 그룹 단위로 재정렬할 수 있다.

예를 들어, 그룹 인터리버(422)는 그룹 인터리빙 전 특정한 위치(가령, x 번째)에 존재하는 비트 그룹을 그룹 인터리빙에 따라 특정한 위치(가령, y 번째)에 배치시켜, LDPC 코드워드를 구성하는 복수의 비트 그룹을 그룹 단위로 인터리빙할 수 있다.

한편, 그룹 인터리빙 전의 특정한 비트 그룹이 그룹 인터리빙에 따라 몇 번째에 위치할지는 시스템 내에 기설정되어 있을 수 있으며, 이는 코드 길이, 코드 레이트 및 변조 차수 중 적어도 하나에 따라 다르게 기설정되어 있을 수 있다.

이러한 방식에 따라, 그룹 인터리빙된 LDPC 코드워드는 도 13과 같다. 도 13에 도시된 LDPC 코드워드를 도 12에 도시된 그룹 인터리빙되기 전의 LDPC 코드워드와 비교하면, LDPC 코드워드를 구성하는 복수의 비트 그룹의 순서가 재정렬된 것을 알 수 있다.

즉, 도 12 및 도 13과 같이, 그룹 인터리빙 전 LDPC 코드워드를 구성하는 0 번째 비트 그룹부터 (N_inner/M-1) 번째 비트 그룹에는 비트 그룹 X₀, 비트 그룹 X₁,..., 비트 그룹

이 배치된다. 이후, 그룹 인터리빙에 따라 LDPC 코드워드를 구성하는 복수의 비트 그룹의 순서가 그룹 단위로 변경되어, 그룹 인터리빙 후 LDPC 코드워드를 구성하는 0 번째 비트 그룹부터 (N_inner/M-1) 번째 비트 그룹에는 비트 그룹 Y₀, 비트 그룹 Y₁,..., 비트 그룹

이 배치될 수 있다.

이를 위해, 그룹 인터리버(422)는 하기의 수학식 18을 이용하여 복수의 그룹의 순서를 비트 그룹 단위로 재정렬할 수 있다.

여기에서, X_j는 그룹 인터리빙 전의 j 번째 비트 그룹을 나타내고, Y_j는 그룹 인터리빙 후의 j 번째 비트 그룹을 나타낸다. 그리고, π(j)는 인터리빙 순서를 나타내는 파라미터로, LDPC 부호어의 길이, 변조 방식 및 부호율 중 적어도 하나에 의해 결정될 수 있다.

따라서, X_π(j)는 그룹 인터리빙 전 π(j) 번째 비트 그룹을 나타내며, 수학식 18은 인터리빙 전 π(j) 번째 비트 그룹이 인터리빙 후 j 번째 비트 그룹으로 인터리빙되는 것을 의미하게 된다.

한편, 본 발명의 일 실시 예에 따른 π(j)의 구체적인 일 예는 하기의 표 9 내지 표 27과 같이 정의될 수 있다.

이 경우, π(j)은 LDPC 코드워드의 길이, 코드 레이트 및 변조 방식에 따라 정의된다.

예를 들어, LDPC 인코더(410)가 2/15, 3/15, 4/15, 5/15, 6/15, 7/15, 8/15, 9/15, 10/15, 11/15, 12/15, 13/15의 코드 레이트로 LDPC 정보어 비트들을 인코딩하여 64800의 길이를 갖는 LDPC 코드워드를 생성하고, 성상도 맵퍼(430)에서 QPSK로 비트들을 변조하는 경우를 가정한다.

이 경우, 그룹 인터리버(422)는 하기의 표 9에 의해 정의되는 π(j)를 이용하여 인터리빙을 수행할 수 있다.

[표 9]

다른 예로, LDPC 인코더(410)가 2/15, 3/15, 4/15, 5/15, 6/15, 7/15, 8/15, 9/15, 10/15, 11/15, 12/15, 13/15의 코드 레이트로 LDPC 정보어 비트들을 인코딩하여 64800의 길이를 갖는 LDPC 코드워드를 생성하고, 성상도 맵퍼(430)에서 16-QAM으로 비트들을 변조하는 경우를 가정한다.

이 경우, 그룹 인터리버(422)는 하기의 표 10에 의해 정의되는 π(j)를 이용하여 인터리빙을 수행할 수 있다.

[표 10]

다른 예로，LDPC 인코더(410)가 2/15, 3/15，4/15, 5/15, 6/15, 7/15, 8/15, 9/15, 10/15, 11/15，12/15, 13/15의 코드 레이트로 LDPC 정보어 비트들을 인코딩하여 64800의 길이를 갖는 LDPC 코드워드를 생성하고, 성상도 맵퍼(430)에서 64-QAM으로 비트들을 변조하는 경우를 가정한다.

이 경우, 그룹 인터리버(422)는 하기의 표 11에 의해 정의되는 π(j)를 이용하여 인터리빙을 수행할 수 있다.

[표 11]

다른 예로, LDPC 인코더(410)가 2/15, 3/15, 4/15, 5/15, 6/15, 7/15, 8/15, 9/15, 10/15, 11/15, 12/15, 13/15의 코드 레이트로 LDPC 정보어 비트들을 인코딩하여 64800의 길이를 갖는 LDPC 코드워드를 생성하고, 성상도 맵퍼(430)에서 256-QAM으로 비트들을 변조하는 경우를 가정한다.

이 경우, 그룹 인터리버(422)는 하기의 표 12에 의해 정의되는 π(j)를 이용하여 인터리빙을 수행할 수 있다.

[표 12]

다른 예로, LDPC 인코더(410)가 2/15, 3/15, 4/15, 5/15, 6/15, 7/15, 8/15, 9/15, 10/15, 11/15, 12/15, 13/15의 코드 레이트로 LDPC 정보어 비트들을 인코딩하여 64800의 길이를 갖는 LDPC 코드워드를 생성하고, 성상도 맵퍼(430)에서 1024-QAM으로 비트들을 변조하는 경우를 가정한다.

이 경우, 그룹 인터리버(422)는 하기의 표 13에 의해 정의되는 π(j)를 이용하여 인터리빙을 수행할 수 있다.

[표 13]

다른 예로, LDPC 인코더(410)가 2/15, 3/15, 4/15, 5/15, 6/15, 7/15, 8/15, 9/15, 10/15, 11/15, 12/15, 13/15의 코드 레이트로 LDPC 정보어 비트들을 인코딩하여 64800의 길이를 갖는 LDPC 코드워드를 생성하고, 성상도 맵퍼(430)에서 4096-QAM으로 비트들을 변조하는 경우를 가정한다.

이 경우, 그룹 인터리버(422)는 하기의 표 14에 의해 정의되는 π(j)를 이용하여 인터리빙을 수행할 수 있다.

[표 14]

다른 예로, LDPC 인코더(410)가 2/15, 3/15, 4/15, 5/15, 6/15, 7/15, 8/15, 9/15, 10/15, 11/15, 12/15, 13/15의 코드 레이트로 LDPC 정보어 비트들을 인코딩하여 16200의 길이를 갖는 LDPC 코드워드를 생성하고, 성상도 맵퍼(430)에서 QPSK로 비트들을 변조하는 경우를 가정한다.

이 경우, 그룹 인터리버(422)는 하기의 표 15에 의해 정의되는 π(j)를 이용하여 인터리빙을 수행할 수 있다.

[표 15]

다른 예로, LDPC 인코더(410)가 2/15, 3/15, 4/15, 5/15, 6/15, 7/15, 8/15, 9/15, 10/15, 11/15, 12/15, 13/15의 코드 레이트로 LDPC 정보어 비트들을 인코딩하여 16200의 길이를 갖는 LDPC 코드워드를 생성하고, 성상도 맵퍼(430)에서 16-QAM으로 비트들을 변조하는 경우를 가정한다.

이 경우, 그룹 인터리버(422)는 하기의 표 16에 의해 정의되는 π(j)를 이용하여 인터리빙을 수행할 수 있다.

[표 16]

다른 예로, LDPC 인코더(410)가 2/15, 3/15, 4/15, 5/15, 6/15, 7/15, 8/15, 9/15, 10/15, 11/15, 12/15, 13/15의 코드 레이트로 LDPC 정보어 비트들을 인코딩하여 16200의 길이를 갖는 LDPC 코드워드를 생성하고, 성상도 맵퍼(430)에서 64-QAM으로 비트들을 변조하는 경우를 가정한다.

이 경우, 그룹 인터리버(422)는 하기의 표 17에 의해 정의되는 π(j)를 이용하여 인터리빙을 수행할 수 있다.

[표 17]

다른 예로, LDPC 인코더(410)가 2/15, 3/15, 4/15, 5/15, 6/15, 7/15, 8/15, 9/15, 10/15, 11/15, 12/15, 13/15의 코드 레이트로 LDPC 정보어 비트들을 인코딩하여 16200의 길이를 갖는 LDPC 코드워드를 생성하고, 성상도 맵퍼(430)에서 256-QAM으로 비트들을 변조하는 경우를 가정한다.

이 경우, 그룹 인터리버(422)는 하기의 표 18에 의해 정의되는 π(j)를 이용하여 인터리빙을 수행할 수 있다.

[표 18]

한편, 이하에서는 상기와 같은 표들에 기초하여 인터리빙을 수행하는 방식을 설명하도록 한다.

일 예로, LDPC 인코더(410)가 2/15의 코드 레이트로 LDPC 정보어 비트들을 인코딩하여 64800의 길이를 갖는 LDPC 코드워드를 생성하고, 성상도 맵퍼(430)는 QPSK로 비트들을 변조하는 경우를 가정한다.

이 경우, 그룹 인터리버(422)는 표 9에서 코드 레이트가 2/15일 때 정의되는 π(j)를 이용하여 인터리빙을 수행할 수 있다.

표 9의 경우, 수학식 19는 Y₀=X_π(0)=X₇₀, Y₁=X_π(1)=X₁₄₉, Y₂=X_π(2)=X₁₃₆,..., Y₁₇₈=X_π(178)=X₃₈, Y₁₇₉=X_π(179)=X₁₇과 같이 나타낼 수 있다. 이에 따라, 그룹 인터리버(422)는 70 번째 비트 그룹을 0 번째로, 149 번째 비트 그룹을 1 번째로, 136 번째 비트 그룹을 2 번째로,..., 38 번째 비트 그룹을 178 번째로, 17 번째 비트 그룹을 179 번째로 순서를 변경하여 복수의 비트 그룹의 순서를 비트 그룹 단위로 인터리빙할 수 있다.

블록 인터리버(423)는 순서가 재정렬된 복수의 비트 그룹을 인터리빙한다.

구체적으로, 블록 인터리버(423)는 각각 복수의 행(row)을 포함하는 복수의 열(column)로 구성되어, 그룹 인터리버(422)에 의해 비트 그룹의 순서가 재정렬된 복수의 비트 그룹을 비트 그룹 단위로 인터리빙할 수 있다.

여기에서, 열의 개수는 변조 차수와 동일할 수 있다. 예를 들어, 변조 방식이 QPSK, 16-QAM, 64-QAM, 256-QAM, 1024-QAM 및 4096-QAM인 경우, 변조 차수는 각각 2,4,6,8,10,12이다. 이 경우, 블록 인터리버(423)는 변조 방식에 따라 각각 2,4,6,8,10,12 개의 열을 이용하여 블록 인터리빙을 수행할 수 있다.

이 경우, 블록 인터리버(423)는 제1 파트(part 1) 및 제2 파트(part 2)를 이용하여 재정렬된 복수의 비트 그룹을 변조 차수에 따라 구분하여 인터리빙할 수 있다.

구체적으로, 블록 인터리버(423)는 복수의 열을 제1 파트 및 제2 파트로 구분하고, 복수의 비트 그룹을 제1 파트를 구성하는 복수의 열에 비트 그룹 단위로 라이트(write)하고, 나머지 비트 그룹을 구성하는 비트들을 복수의 열의 개수에 기초하여 각각 기설정된 비트 수로 구성되는 서브 비트 그룹(sub bit group)으로 분할하고 분할된 서브 비트 그룹을 제2 파트를 구성하는 복수의 열에 라이트하여 인터리빙을 수행할 수 있다.

여기에서, 비트 그룹 단위로 인터리빙되는 그룹의 개수는 블록 인터리버(423)를 구성하는 행 및 열의 개수, 비트 그룹의 개수 및 각 비트 그룹에 포함된 비트 수 중 적어도 하나에 따라 결정될 수 있다. 즉, 블록 인터리버(423)는 블록 인터리버(423)를 구성하는 행 및 열의 개수, 비트 그룹의 개수 및 각 비트 그룹에 포함된 비트 수 중 적어도 하나를 고려하여 복수의 비트 그룹 중 비트 그룹 단위로 인터리빙되는 비트 그룹을 결정하고, 해당 비트 그룹을 비트 그룹 단위로 인터리빙하고, 나머지 비트 그룹을 구성하는 비트들을 서브 비트 그룹으로 분할하여 인터리빙할 수 있다. 예를 들어, 블록 인터리버(423)는 제1 파트를 이용하여 복수의 비트 그룹 중 적어도 일부를 비트 그룹 단위로 인터리빙하고, 제2 파트를 이용하여 나머지 비트 그룹을 분할하여 인터리빙할 수 있다.

한편, 비트 그룹 단위로 인터리빙된다는 것은 동일한 비트 그룹에 포함된 비트들은 동일한 열에 라이트되는 것을 의미한다. 즉, 블록 인터리버(423)는 비트 그룹 단위로 인터리빙되는 비트 그룹의 경우 동일한 비트 그룹에 포함된 비트들을 분할하지 않고 동일한 열에 라이트하고, 비트 그룹 단위로 인터리빙되지 않는 비트 그룹의 경우 해당 비트 그룹에 포함된 비트들을 분할하여 서로 다른 열에 라이트하여 인터리빙을 수행할 수 있다.

이에 따라, 제1 파트를 구성하는 행의 개수는 비트 그룹 하나에 포함된 비트 수(가령, 360)의 배수가 되고, 제2 파트를 구성하는 행의 개수는 그룹 하나에 포함된 비트 수보다 작을 수 있다.

한편, 블록 인터리버(423)는 코드 길이, 코드 레이트 및 변조 차수에 기초하여 서로 다른 방식으로 인터리빙을 수행할 수 있다.

구체적으로, 블록 인터리버(423)는 코드 길이, 코드 레이트 및 변조 차수에 기초하여 타입 A 또는 타입 B에 따른 블록 인터리빙 방식을 이용하여 블록 인터리빙을 수행할 수 있으며, 구체적으로는 하기의 표 19 및 표 20과 같다.

[표 19]

[표 20]

이들 표에서, 표 19는 LDPC 코드워드의 길이 N_inner가 64800인 경우를 나타내고, 표 20은 LDPC 코드워드의 길이 N_inner가 16200인 경우를 나타낸다.

한편, 타입 A 또는 타입 B에 따른 블록 인터리빙 방식은 다음과 같다.

이하에서는 타입 A에 따른 블록 인터리빙 방식을 설명하도록 한다.

블록 인터리버(423)는 각각 복수의 행으로 이루어진 복수의 열을 이용하여 복수의 비트 그룹을 비트 그룹 단위로 인터리빙할 수 있다.

이 경우, 블록 인터리버(423)는 복수의 열을 적어도 두 개의 파트로 구분하여 LDPC 코드워드를 인터리빙할 수 있다. 예를 들어, 블록 인터리버(423)는 복수의 열을 제1 파트 및 제2 파트로 구분하여 LDPC 코드워드를 구성하는 복수의 비트 그룹을 인터리빙할 수 있다.

구체적으로, 블록 인터리버(423)는 LDPC 코드워드를 구성하는 비트 그룹의 개수가 블록 인터리버(423)를 구성하는 열의 개수의 정수 배가 되는지 여부에 따라 복수의 열을 N 개(N은 2 이상의 정수)의 파트로 구분하여 인터리빙을 수행할 수 있다.

먼저, 블록 인터리버(423)는 LDPC 코드워드를 구성하는 비트 그룹의 개수가 블록 인터리버(423)를 구성하는 열의 개수의 정수 배가 되는 경우, 복수의 열을 파트를 구분하지 않고 LDPC 코드워드를 구성하는 복수의 비트 그룹을 비트 그룹 단위로 인터리빙할 수 있다.

구체적으로, 블록 인터리버(124)는 LDPC 코드워드를 구성하는 복수의 비트 그룹을 비트 그룹 단위로 열 각각에 열 방향으로 라이트하고, 복수의 비트 그룹이 비트 그룹 단위로 라이트된 복수의 열의 각 행을 행 방향으로 리드(read)하여 인터리빙을 수행할 수 있다.

이 경우, 블록 인터리버(124)는 LDPC 코드워드를 구성하는 비트 그룹의 개수를 블록 인터리버(124)를 구성하는 열의 개수로 나눈 몫(quotient)만큼의 비트 그룹에 포함된 비트들을 복수의 열 각각에 열 방향으로 순차적으로 라이트하고, 비트들이 라이트된 복수의 열의 각 행을 행 방향으로 리드하여 인터리빙을 수행할 수 있다.

이하에서는 설명의 편의를 위해, 그룹 인터리버(422)에서 인터리빙된 후 j 번째에 위치하는 비트 그룹을 비트 그룹 Y_j라 하도록 한다.

예를 들어, 블록 인터리버(423)가 각각 N_r 개의 행을 포함하는 N_C 개의 열로 구성되는 경우를 가정한다. 그리고, LDPC 코드워드가 N_group 개의 비트 그룹으로 구성되고, 비트 그룹의 개수인 N_group이 N_C의 배수가 되는 경우를 가정한다.

이 경우, LDPC 코드워드를 구성하는 비트 그룹의 개수 N_group를 블록 인터리버(423)를 구성하는 열의 개수 N_C로 나눈 몫이 A(=N_group/N_C)인 경우(A는 0보다 큰 정수), 블록 인터리버(423)는 각 열에 A(=N_group/N_C) 개의 비트 그룹씩을 순차적으로 열 방향으로 라이트하고, 복수의 열에 라이트된 비트들을 행 방향으로 리드하여 인터리빙을 수행할 수 있다.

예를 들어, 도 14와 같이, 블록 인터리버(423)는 제0 컬럼의 0 번째 행부터 N_r-1 번째 행에 비트 그룹(Y₀), 비트 그룹(Y₁),..., 비트 그룹(Y_A-1) 각각에 포함된 비트들을 라이트하고, 제1 컬럼의 0 번째 행부터 N_r-1 번째 행에 비트 그룹(Y_A), 비트 그룹(Y_A+1),..., 비트 그룹(Y_2A-1) 각각에 포함된 비트들을 라이트하고,..., 제N_c-1 컬럼의 0 번째 행부터 N_r-1 번째 행에 비트 그룹(Y_NC×A-A), 비트 그룹(Y_NC×A-A+1),..., 비트 그룹(Y_NC×A-1) 각각에 포함된 비트들을 라이트하고, 복수의 열의 각 행에 라이트된 비트들을 행 방향으로 리드할 수 있다.

이에 따라, 블록 인터리버(423)는 LDPC 코드워드를 구성하는 모든 비트 그룹들을 비트 그룹 단위로 인터리빙하게 된다.

다만, 블록 인터리버(423)는 LDPC 코드워드를 구성하는 비트 그룹의 개수가 블록 인터리버(423)를 구성하는 열의 개수의 정수 배가 되지 않는 경우, 복수의 열을 두 개의 파트로 구분하여 LDPC 코드워드를 구성하는 복수의 비트 그룹 중 일부를 비트 그룹 단위로 인터리빙하고, 나머지 비트 그룹을 구성하는 비트들을 모아 서브 비트 그룹으로 분할하여 인터리빙할 수 있다. 이 경우, 나머지 비트 그룹에 포함된 비트들 즉, LDPC 코드워드를 구성하는 그룹의 개수를 열의 개수로 나눈 경우의 그 나머지(remainder)만큼의 비트 그룹에 포함된 비트들은 비트 그룹 단위로 인터리빙되는 것이 아니라, 열의 개수에 따라 각 열에 분할되어 인터리빙될 수 있다.

구체적으로, 블록 인터리버(423)는 복수의 열을 두 개의 파트로 구분하여 LDPC 부호어를 인터리빙할 수 있다.

이 경우, 블록 인터리버(423)는 블록 인터리버(423)를 구성하는 열의 개수, LDPC 코드워드를 구성하는 비트 그룹의 개수 및 복수의 비트 그룹 각각을 구성하는 비트 수에 기초하여 복수의 열을 제1 파트 및 제2 파트로 구분할 수 있다.

여기에서, 복수의 비트 그룹 각각은 360 개의 비트들로 구성될 수 있다. 그리고, LDPC 코드워드를 구성하는 비트 그룹의 개수는 LDPC 코드워드의 길이 및 각 비트 그룹에 포함된 비트 수에 따라 결정된다. 예를 들어, 길이가 16200인 LDPC 코드워드를 각 비트 그룹이 360 개의 비트로 구성되도록 구분하면 LDPC 코드워드는 45 개의 비트 그룹으로 구분되고, 길이가 64800인 LDPC 코드워드를 각 비트 그룹이 360 개의 비트로 구성되도록 구분하면 LDPC 코드워드는 180 개의 비트 그룹으로 구분될 수 있다. 이 경우, 블록 인터리버(423)를 구성하는 열의 개수는 변조 방식에 따라 결정될 수 있다.

이에 따라, 제1 파트 및 제2 파트 각각을 구성하는 행의 개수는 블록 인터리버(423)를 구성하는 열의 개수, LDPC 부호어를 구성하는 비트 그룹의 개수 및 복수의 비트 그룹 각각을 구성하는 비트 수에 기초하여 결정될 수 있다.

구체적으로, 제1 파트는 복수의 열 각각에서, 블록 인터리버(423)를 구성하는 열의 개수, LDPC 부호어를 구성하는 비트 그룹의 개수 및 각 비트 그룹을 구성하는 비트 수에 따라 LDPC 부호어를 구성하는 복수의 비트 그룹 중 복수의 열 각각에 비트 그룹 단위로 라이트 가능한 적어도 하나의 비트 그룹에 포함된 비트 수만큼의 행으로 구성될 수 있다.

그리고, 제2 파트는 복수의 열 각각에서, 복수의 열 각각을 구성하는 행에서 복수의 열 각각에 비트 그룹 단위로 라이트 가능한 적어도 일부의 비트 그룹에 포함된 비트 수만큼의 행을 제외한 행으로 구성될 수 있다. 구체적으로, 제2 파트의 행의 개수는 제1 파트에 대응되는 비트 그룹을 제외한 모든 비트 그룹에 포함된 비트의 수를 블록 인터리버(423)를 구성하는 열의 개수로 나눈 몫과 동일한 값을 가질 수 있다. 즉, 제2 파트의 행의 개수는 LDPC 코드워드를 구성하는 비트 그룹 중 제1 파트에 라이트되고 남은 비트 그룹들에 포함된 비트 수를 열의 개수로 나눈 몫과 동일한 값을 가질 수 있다.

한편, 블록 인터리버(423)는 복수의 열을, 각 열에 비트 그룹 단위로 라이트 가능한 비트 그룹에 포함된 비트 수만큼의 행을 포함하는 제1 파트와 그 외의 나머지 행을 포함하는 제2 파트로 복수의 열을 구분할 수 있다. 이에 따라, 제1 파트는 비트 그룹에 포함된 비트 수 즉, 360의 정수 배만큼의 행으로 구성될 수 있다.

이 경우, 블록 인터리버(423)는 제1 파트 및 제2 파트에서 LDPC 코드워드를 라이트 및 리드하여 인터리빙을 수행할 수 있다.

구체적으로, 블록 인터리버(423)는 LDPC 코드워드를 제1 파트 및 제2 파트을 구성하는 복수의 열에 열 방향으로 라이트하고, LDPC 코드워드가 라이트된 제1 파트 및 제2 파트 각각을 구성하는 복수의 열을 행 방향으로 리드하여 인터리빙을 수행할 수 있다.

즉, 블록 인터리버(423)는 복수의 열 각각에서 비트 그룹 단위로 라이트 가능한 적어도 일부의 비트 그룹에 포함된 비트들을 제1 파트를 구성하는 복수의 열 각각에 라이트하고, 복수의 비트 그룹에서 적어도 일부의 비트 그룹을 제외한 나머지 비트 그룹에 포함된 비트들을 분할하여 제2 파트를 구성하는 복수의 열 각각에 열 방향으로 라이트하고, 제1 파트 및 제2 파트 각각을 구성하는 복수의 열 각각에 라이트된 비트들을 행 방향으로 리드하여 인터리빙을 수행할 수 있다.

이 경우, 블록 인터리버(423)는 복수의 비트 그룹에서 적어도 일부의 비트 그룹을 제외한 나머지 비트 그룹을 블록 인터리버(423)를 구성하는 열의 개수에 기초하여 분할하여 인터리빙을 수행할 수 있다.

구체적으로, 블록 인터리버(423)는 나머지 비트 그룹에 포함된 비트들을 복수의 열의 개수로 분할하고, 분할된 비트들 각각을 제2 파트를 구성하는 복수의 열 각각에 열 방향으로 라이트하고, 분할된 비트들이 라이트된 제2 파트를 구성하는 복수의 열을 행 방향으로 리드하여 인터리빙을 수행할 수 있다.

즉, 블록 인터리버(423)는 LDPC 코드워드를 구성하는 복수의 비트 그룹 중 제1 파트에 라이트되고 남은 비트 그룹 즉, LDPC 코드워드를 구성하는 비트 그룹의 개수를 열의 개수로 나눈 경우의 그 나머지(remainder)만큼의 비트 그룹에 포함된 비트들을 열의 개수로 분할하고, 분할된 비트들을 제2 파트의 각 열에 순차적으로 열 방향으로 라이트할 수 있다.

예를 들어, 블록 인터리버(423)가 각각 N_r 개의 행을 포함하는 N_C 개의 열로 구성되는 경우를 가정한다. 그리고, LDPC 코드워드가 N_group 개의 비트 그룹으로 구성되고, 비트 그룹의 개수인 N_group이 N_C의 배수가 되지 않으며, A×N_C+1=N_group인 경우를 가정한다(A는 0보다 큰 정수). 즉, LDPC 코드워드를 구성하는 비트 그룹의 개수를 열의 개수로 나눈 경우, 몫이 A이고 나머지가 1인 경우를 가정한다.

이 경우, 블록 인터리버(124)는 도 15 및 도 16과 같이 각 열이 N_r1 개의 행을 포함하는 제1 파트와 N_r2 개의 행을 포함하는 제2 파트로 구분할 수 있다. 이 경우 N_r1(=

)은 각 열에 비트 그룹 단위로 라이트 가능한 비트 그룹에 포함된 비트들의 수만큼이 될 수 있으며, N_r2는 각 열을 구성하는 행의 개수에서 N_r1을 제외한 값이 될 수 있다. 즉, N_r1+N_r2=N_r=N_inner/N_C이다. 그리고,

는 N_group/C 이하의 가장 큰 정수를 나타낸다.

이 경우, 블록 인터리버(423)는 각 열에 그룹 단위로 라이트 가능한 비트 그룹 즉, A 개의 비트 그룹에 포함된 비트들을 열 방향으로 각 열의 제1 파트에 라이트한다.

즉, 블록 인터리버(423)는 도 15 및 도 16과 같이 제0 컬럼의 제1 파트를 구성하는 0 번째 행부터 N_r1-1 번째 행에 비트 그룹(Y₀), 비트 그룹(Y₁),..., 비트 그룹(Y_A-1) 각각에 포함된 비트들을 라이트하고, 제1 컬럼의 제1 파트를 구성하는 0 번째 행부터 N_r1-1 번째 행에 비트 그룹(Y_A), 비트 그룹(Y_A+1),... , 비트 그룹(Y_2A-1) 각각에 포함된 비트들을 라이트하고,..., 제N_c-1 컬럼의 제1 파트를 구성하는 0 번째 행부터 N_r1-1 번째 행에 비트 그룹(Y_NC×A-A), 비트 그룹(Y_NC×A-A+1),... , 비트 그룹(Y_NC×A-1) 각각에 포함된 비트들을 라이트한다.

이와 같이, 블록 인터리버(423)는 각 열에 비트 그룹 단위로 라이트 가능한 비트 그룹에 포함된 비트들을 각 열의 제1 파트에 비트 그룹 단위로 라이트한다.

즉, 상술한 예에서, 비트 그룹(Y₀), 비트 그룹(Y₁),..., 비트 그룹(Y_A-1) 각각에 포함된 비트들은 분할되지 않고 모두 제0 컬럼에 라이트되고, 비트 그룹(Y_A), 비트 그룹(Y_A+1),..., 비트 그룹(Y_2A-1) 각각에 포함된 비트들은 분할되지 않고 모두 제1 컬럼에 라이트되고,..., 비트 그룹(Y_CA-A), 비트 그룹(Y_CA-A+1),..., 비트 그룹(Y_CA-1) 각각에 포함된 비트들은 분할되지 않고 모두 제N_c-1 컬럼에 라이트될 수 있다. 이와 같이, 제1 파트에 의해 인터리빙되는 모든 비트 그룹은 동일한 비트 그룹에 포함된 비트들이 제1 파트의 동일한 열에 라이트되는 것으로 볼 수 있다.

이후, 블록 인터리버(423)는 복수의 비트 그룹 중에서 각 열의 제1 파트에 라이트된 그룹을 제외한 나머지 비트 그룹에 포함된 비트들을 분할하여 각 열의 제2 파트에 열 방향으로 라이트할 수 있다. 이때, 블록 인터리버(423)는 동일한 개수의 비트가 각 열의 제2 파트에 라이트되도록, 각 열의 제1 파트에 라이트된 그룹을 제외한 나머지 비트 그룹에 포함된 비트들을 열의 개수로 분할하고, 분할된 각 비트를 제2 파트의 각 열에 열 방향으로 라이트할 수 있다.

상술한 예에서 A×N_c+1=N_group를 만족하므로, LDPC 코드워드를 구성하는 비트 그룹을 순차적으로 제1 파트에 라이트할 때, LDPC 코드워드의 마지막 비트 그룹인 비트 그룹(

)가 제1 파트에 라이트되지 못하고 남게 된다. 이에 따라, 블록 인터리버(423)는 도 15와 같이 비트 그룹(

)에 포함된 비트들을 N_c 개로 분할하고, 분할된 각 비트들(즉, 마지막 비트 그룹(

)에 포함된 비트들 N_c로 나눈 몫만큼의 비트들)을 각 열의 제2 파트에 순차적으로 라이트할 수 있다.

여기에서, 열의 개수에 기초하여 분할된 비트들 각각을 서브 비트 그룹이라 명명할 수 있으며, 이 경우, 서브 비트 그룹 각각이 제2 파트의 각 열에 라이트되는 것으로 볼 수 있다. 즉, 비트 그룹에 포함된 비트들이 분할되어 서브 비트 그룹을 형성할 수 있다.

즉, 블록 인터리버(423)는 제0 컬럼에서 제2 파트를 구성하는 N_r1 번째 행부터 N_r1+N_r2-1 번째 행까지 비트를 라이트하고, 제1 컬럼에서 제2 파트를 구성하는 N_r1 번째 행부터 N_r1+N_r2-1 번째 행까지 비트를 라이트하고,.... 제N_c-1 컬럼에서 제2 파트를 구성하는 N_r1 번째 행에서 N_r1+N_r2-1 번째 행까지 비트를 라이트할 수 있다. 이때, 블록 인터리버(423)는 도 15와 같이 비트들을 각 열의 제2 파트에 열 방향으로 라이트할 수 있다.

즉, 제2 파트에서는 비트 그룹을 구성하는 비트들이 동일한 열에 라이트되지 않고, 복수의 열에 라이트될 수 있다.

상술한 예에서, 마지막 비트 그룹(

)은 360 개의 비트들로 구성되므로, 마지막 비트 그룹(

)에 포함된 비트들은 360/N_c 개씩 분할되어 각 컬럼에서 열 방향으로 라이트될 수 있다. 즉, 마지막 비트 그룹(

)에 포함된 비트들은 360/N_c 개씩 분할되고, 분할된 360/N_c 개씩 서브 비트 그룹을 형성하며, 서브 비트 그룹 각각이 제2 파트의 각 열에 열 방향으로 라이트될 수 있다.

이에 따라, 제2 파트에 의해 인터리빙되는 적어도 하나의 비트 그룹은 적어도 하나의 비트 그룹에 포함된 비트들이 제2 파트를 구성하는 적어도 두 개의 열에 분할되어 라이트되는 것으로 볼 수 있다.

한편, 상술한 예에서 블록 인터리버(423)는 제2 파트에 열 방향으로 비트들을 라이트하는 것으로 설명하였으나 이는 일 예에 불과하다. 즉, 블록 인터리버(423)는 제2 파트의 복수의 열에 비트들을 행 방향으로 라이트할 수도 있다. 이 경우, 블록 인터리버(423)는 제1 파트에 대해서는 상술한 방식과 동일한 방식으로 비트들을 라이트할 수 있다.

구체적으로, 도 16을 참조하면 블록 인터리버(423)는 제0 컬럼에서 제2 파트를 구성하는 N_r1 번째 행부터 제N_c-1 컬럼에서 제2 파트를 구성하는 N_r1 번째 행까지 비트들을 라이트하고, 제0 컬럼에서 제2 파트를 구성하는 N_r1+1 번째 행부터 제N_c-1 컬럼에서 제2 파트를 구성하는 N_r1+1 번째 행까지 비트들을 라이트하고,..., 제0 컬럼에서 제2 파트를 구성하는 N_r1+N_r2-1 번째 행부터 제N_c-1 컬럼에서 제2 파트를 구성하는 N_r1+N_r2-1 번째 행까지 비트들을 라이트할 수 있다.

한편, 블록 인터리버(423)는 각 파트의 각 행에 라이트된 비트들을 행 방향으로 순차적으로 리드하게 된다. 즉, 블록 인터리버(423)는 도 15 및 도 16과 같이 복수의 열의 제1 파트의 각 열에 라이트된 비트들을 행 방향으로 순차적으로 리드하고, 복수의 열의 제2 파트의 각 열에 라이트된 비트들을 행 방향으로 순차적으로 리드할 수 있다.

이에 따라, 블록 인터리버(423)는 LDPC 부호어를 구성하는 복수의 비트 그룹 중 일부를 비트 그룹 단위로 인터리빙하고, 나머지 일부는 분할하여 인터리빙을 수행할 수 있다.

즉, 블록 인터리버(423)는 복수의 비트 그룹 중 기설정된 개수의 비트 그룹을 구성하는 LDPC 부호어를 제1 파트를 구성하는 복수의 열에 비트 그룹 단위로 라이트하고, 나머지 비트 그룹을 구성하는 비트들을 모아서 제2 파트를 구성하는 열 각각에 분할하여 라이트하고, 제1 및 제2 파트를 구성하는 복수의 열을 행 방향으로 리드하여 인터리빙을 수행할 수 있다.

이와 같이, 블록 인터리버(423)는 타입 A 방식의 경우, 도 14 내지 도 16에서 설명한 방식을 이용하여 복수의 비트 그룹을 인터리빙할 수 있다.

한편, 이하에서는 타입 B에 따른 블록 인터리빙 방식을 설명하도록 한다.

구체적으로, 블록 인터리버(124)는 LDPC 코드워드를 구성하는 복수의 비트 그룹을 비트 그룹 단위로 각 열에 열 방향으로 라이트하고, 복수의 비트 그룹이 비트 그룹 단위로 라이트된 복수의 열의 각 행을 행 방향으로 리드하여 인터리빙을 수행할 수 있다.

구체적으로, 블록 인터리버(124)는 하나의 비트 그룹씩 각 열에 순차적으로 라이트하고, 마지막 열에 비트 그룹이 라이트된 경우, 다시 첫 번째 열부터 하나의 비트 그룹씩 각 열에 순차적으로 라이트하는 방식으로 모든 비트 그룹에 포함된 비트들을 복수의 열에 라이트할 수 있다. 그리고, 블록 인터리버(124)는비트들이 라이트된 복수의 열의 각 행을 행 방향으로 리드하여 인터리빙을 수행할 수 있다.

이 경우, LDPC 코드워드를 구성하는 비트 그룹의 개수를 블록 인터리버(124)를 구성하는 열의 개수로 나눈 몫만큼의 비트 그룹에 포함된 비트들이 각 열에 라이트될 수 있다.

예를 들어, 블록 인터리버(423)가 각각 N_r 개의 행을 포함하는 N_C 개의 열로 구성되는 경우를 가정한다. 그리고, LDPC 코드워드가 N_group 개의 비트 그룹으로 구성되고, 비트 그룹의 개수인 N_group이 N_C의 수가 되는 경우를 가정한다.

이 경우, LDPC 코드워드를 구성하는 비트 그룹의 개수 N_group를 블록 인터리버(423)를 구성하는 열의 개수 N_C로 나눈 몫이 A(=N_group/N_C)인 것으로 가정한다.

예를 들어, 도 17과 같이, 블록 인터리버(423)는 제0 컬럼의 0 번째 행부터 359 번째 행에 비트 그룹(Y₀)을 라이트하고, 제1 컬럼의 0 번째 행부터 359 번째 행에 비트 그룹(Y₁)을 라이트하고,..., 제N_c-1 컬럼의 0 번째 행부터 359 번째 행에 비트 그룹(Y_Nc-1)을 라이트할 수 있다. 그리고, 블록 인터리버(423)는 제0 컬럼의 360 번째 행부터 719 번째 행에 비트 그룹(Y_Nc)을 라이트하고, 제1 컬럼의 360 번째 행부터 719 번째 행에 비트 그룹(Y_Nc+1)을 라이트하고,..., 제N_c-1 컬럼의 360 번째 행부터 719 번째 행에 비트 그룹(Y_2Nc-1)을 라이트할 수 있다. 이와 같은 방식으로, 블록 인터리버(423)는 제0 컬럼의 N_r-360 번째 행부터 N_r-1 번째 행에 비트 그룹(Y_(A-1)×Nc)을 라이트하고, 제1 컬럼의 N_r-360 번째 행부터 N_r-1 번째 행에 비트 그룹(Y_(A-1)×Nc+1)을 라이트하고,..., 제N_c-1 컬럼의 N_r-360 번째 행부터 N_r-1 번째 행에 비트 그룹(Y_NC×A-1)을 라이트할 수 있다. 그리고, 블록 인터리버(423)는 복수의 열의 각 행에 라이트된 비트들을 행 방향으로 리드할 수 있다.

이 경우, 복수의 열을 두 개의 파트로 구분하는 방법 및 각 파트에서 인터리빙되는 비트 그룹의 개수는 파트 A에 따른 블록 인터리빙 방식에서와 동일하다.

그리고, 블록 인터리버(423)는 제1 파트 및 제2 파트에서 LDPC 코드워드를 라이트 및 리드하여 인터리빙을 수행할 수 있다.

구체적으로, 블록 인터리버(423)는 LDPC 코드워드를 제1 파트 및 제2 파트을 구성하는 복수의 열에 라이트하고, LDPC 코드워드가 라이트된 제1 파트 및 제2 파트 각각을 구성하는 복수의 열을 리드하여 인터리빙을 수행할 수 있다.

즉, 블록 인터리버(423)는 하나의 비트 그룹씩 제1 파트를 구성하는 각 열에 라이트하고, 마지막 열에 비트 그룹이 라이트된 경우, 다시 첫 번째 열부터 하나의 비트 그룹씩 각 열에 라이트하는 방식으로, 제1 파트에서 인터리빙되는 비트 그룹에 포함된 비트들을 제1 파트의 복수의 열에 라이트할 수 있다. 그리고, 블록 인터리버(423)는 제1 파트에 라이트되고 남은 나머지 비트 그룹에 포함된 비트들을 분할하여 제2 파트를 구성하는 복수의 열에 행 방향으로 라이트하고, 제1 파트 및 제2 파트 각각에 라이트된 비트들을 행 방향으로 리드하여 인터리빙을 수행할 수 있다.

이 경우, 블록 인터리버(423)는 제1 파트에 라이트되고 남은 나머지 비트 그룹을 블록 인터리버(423)를 구성하는 열의 개수에 기초하여 분할하여 인터리빙을 수행할 수 있다.

구체적으로, 블록 인터리버(423)는 나머지 비트 그룹에 포함된 비트들을 복수의 열의 개수로 분할하고, 분할된 비트들 각각을 제2 파트를 구성하는 복수의 열에 행 방향으로 라이트하고, 분할된 비트들이 라이트된 제2 파트를 구성하는 복수의 열을 행 방향으로 리드하여 인터리빙을 수행할 수 있다.

즉, 블록 인터리버(423)는 LDPC 코드워드를 구성하는 복수의 비트 그룹 중 제1 파트에 라이트되고 남은 비트 그룹 즉, LDPC 코드워드를 구성하는 비트 그룹의 개수를 열의 개수로 나눈 경우의 그 나머지만큼의 비트 그룹에 포함된 비트들을 열의 개수로 분할하고, 분할된 비트들을 제2 파트의 복수의 열에 행 방향으로 라이트할 수 있다.

이 경우, 블록 인터리버(124)는 도 18 및 도 19와 같이 각 열이 N_r1 개의 행을 포함하는 제1 파트와 N_r2 개의 행을 포함하는 제2 파트로 구분할 수 있다. 이 경우, N_r1(=

는 N_group/C 이하의 가장 큰 정수를 나타낸다.

이 경우, 블록 인터리버(423)는 도 18 및 도 19와 같이 제0 컬럼의 제1 파트를 구성하는 0 번째 행부터 359 번째 행에 비트 그룹(Y₀)을 라이트하고, 제1 컬럼의 제1 파트를 구성하는 0 번째 행부터 359 번째 행에 비트 그룹(Y₁)을 라이트하고,..., 제N_c-1 컬럼의 제1 파트를 구성하는 0 번째 행부터 359 번째 행에 비트 그룹(Y_Nc-1)을 라이트할 수 있다. 그리고, 블록 인터리버(423)는 제0 컬럼의 제1 파트를 구성하는 360 번째 행부터 719 번째 행에 비트 그룹(Y_Nc)을 라이트하고, 제1 컬럼의 제1 파트를 구성하는 360 번째 행부터 719 번째 행에 비트 그룹(Y_Nc+1)을 라이트하고,..., 제N_c-1 컬럼의 제1 파트를 구성하는 360 번째 행부터 719 번째 행에 비트 그룹(Y_2Nc-1)을 라이트할 수 있다. 이와 같은 방식으로, 블록 인터리버(423)는 제0 컬럼의 제1 파트를 구성하는 N_r-360 번째 행부터 N_r-1 번째 행에 비트 그룹(Y_(A-1)×Nc)을 라이트하고, 제1 컬럼의 제1 파트를 구성하는 N_r-360 번째 행부터 N_r-1 번째 행에 비트 그룹(Y_(A-1)×Nc+1)을 라이트하고,..., 제N_c-1 컬럼의 제1 파트를 구성하는 N_r-360 번째 행부터 N_r-1 번째 행에 비트 그룹(Y_NC×A-1)을 라이트할 수 있다

이에 따라, 비트 그룹(Y₀), 비트 그룹(Y₁),..., 비트 그룹(Y_Nc-1) 각각에 포함된 비트들은 분할되지 않고 각 컬럼에 순차적으로 라이트되고, 비트 그룹(Y_Nc), 비트 그룹(Y_Nc+1),..., 비트 그룹(Y_2Nc-1) 각각에 포함된 비트들은 분할되지 않고 각 컬럼에 순차적으로 라이트되고,..., 비트 그룹(Y_(A-1)×Nc), 비트 그룹(Y_(A-1)×Nc+1),..., 비트 그룹(Y_NC×A-1 각각에 포함된 비트들은 분할되지 않고 각 컬럼에 순차적으로 라이트될 수 있다. 이와 같이, 제1 파트에 의해 인터리빙되는 모든 비트 그룹은 동일한 비트 그룹에 포함된 비트들이 제1 파트의 동일한 열에 라이트되는 것으로 볼 수 있다.

이후, 블록 인터리버(423)는 복수의 비트 그룹 중에서 각 열의 제1 파트에 라이트된 그룹을 제외한 나머지 비트 그룹에 포함된 비트들을 분할하여 제2 파트를 구성하는 복수의 열에 행 방향으로 라이트할 수 있다. 이때, 블록 인터리버(423)는 동일한 개수의 비트가 각 열의 제2 파트에 라이트되도록, 각 열의 제1 파트에 라이트된 그룹을 제외한 나머지 비트 그룹에 포함된 비트들을 열의 개수로 분할하고, 분할된 각 비트를 제2 파트의 복수의 열에 행 방향으로 라이트할 수 있다.

)가 제1 파트에 라이트되지 못하고 남게 된다. 이에 따라, 블록 인터리버(423)는 도 18과 같이 비트 그룹(

)에 포함된 비트들을 Nc 개로 분할하고, 분할된 각 비트들(즉, 마지막 비트 그룹(

)에 포함된 비트들 N_c로 나눈 몫만큼의 비트들)을 복수의 열의 제2 파트에 라이트할 수 있다.

즉, 블록 인터리버(423)는 제0 컬럼의 N_r1 번째 행부터 제N_c-1 컬럼의 N_r1 번째 행까지 비트들을 라이트하고, 제0 컬럼의 N_r1+1 번째 행부터 제N_c-1 컬럼의 N_r1+1 번째 행까지 비트들을 라이트하고,..., 제0 컬럼의 N_r1+N_r2-1 번째 행부터 제N_c-1 컬럼의 N_r1+N_r2-1 번째 행까지 비트들을 라이트할 수 있다.

한편, 상술한 예에서 블록 인터리버(423)는 제2 파트에 행 방향으로 비트들을 라이트하는 것으로 설명하였으나 이는 일 예에 불과하다. 즉, 블록 인터리버(423)는 제2 파트의 복수의 열에 비트들을 열 방향으로 라이트할 수도 있다. 이 경우, 블록 인터리버(423)는 제1 파트에 대해서는 상술한 방식과 동일한 방식으로 비트들을 라이트할 수 있다.

구체적으로, 도 19를 참조하면, 블록 인터리버(423)는 제0 컬럼에서 제2 파트를 구성하는 N_r1 번째 행부터 N_r1+N_r2-1 번째 행까지 비트를 라이트하고, 제1 컬럼에서 제2 파트를 구성하는 N_r1 번째 행부터 N_r1+N_r2-1 번째 행까지 비트를 라이트하고,..., 제N_c-1 컬럼에서 제2 파트를 구성하는 N_r1 번째 행에서 N_r1+N_r2-1 번째 행까지 비트를 라이트할 수 있다.

한편, 블록 인터리버(423)는 각 파트의 각 행에 라이트된 비트들을 행 방향으로 순차적으로 리드하게 된다. 즉, 블록 인터리버(423)는 도 18 및 도 19와 같이 복수의 열의 제1 파트의 각 열에 라이트된 비트들을 행 방향으로 순차적으로 리드하고, 복수의 열의 제2 파트의 각 열에 라이트된 비트들을 행 방향으로 순차적으로 리드할 수 있다.

이와 같이, 블록 인터리버(423)는 타입 B 방식의 경우, 도 17 내지 도 19에서 설명한 방식을 이용하여 복수의 비트 그룹을 인터리빙할 수 있다.

한편, 표 19 및 표 20과 같이, 블록 인터리버(423)는 코드 레이트, 코드 길이 및 변조 차수에 따라 서로 다른 방식을 이용하여 블록 인터리빙을 수행할 수 있다.

예를 들어, 표 19를 참조하면, 코드 길이가 64800, 코드 레이트가 5/15, 변조 방식이 QPSK인 경우, 블록 인터리버(423)는 타입 A의 블록 인터리버를 이용하여 인터리빙을 수행할 수 있고, 코드 길이가 64800, 코드 레이트가 5/15, 변조 방식이 16-QAM인 경우, 블록 인터리버(423)는 타입 B의 블록 인터리버를 이용하여 인터리빙을 수행할 수 있다.

다른 예로, 표 20을 참조하면, 코드 길이가 16200, 코드 레이트가 9/15, 변조 방식이 64-QAM인 경우, 블록 인터리버(423)는 타입 B의 블록 인터리버를 이용하여 인터리빙을 수행할 수 있고, 코드 길이가 16200, 코드 레이트가 9/15, 변조 방식이 256-QAM인 경우, 블록 인터리버(423)는 타입 A의 블록 인터리버를 이용하여 인터리빙을 수행할 수 있다.

이를 위해, 블록 인터리버(423)는 도 20 내지 도 23과 같은 구성요소를 포함할 수 있다.

먼저, 도 20는 도 15와 같은 방식으로 타입 A의 블록 인터리빙이 수행되고, 도 18과 같은 방식으로 타입 B의 블록 인터리빙이 수행되는 경우를 전제로 한다.

도 20을 참조하면, 블록 인터리버(423)는 파트 디바이더(part divider, 510), 스위칭부(521, 522), 파트 1 블록 인터리버A(part 1 block interleaver-A, 531), 파트 1 블록 인터리버B(part 1 block interleaver-B, 532), 파트 2 블록 인터리버(part 2 block interleaver, 533) 및 결합부(concatenater, 540)를 포함할 수 있다.

파트 디바이더(510)는 LDPC 코드워드에서 파트 1에 의해 인터리빙되는 부분과 파트 2에 의해 인터리빙되는 부분을 구분한다.

이 경우, 파트 디바이더(510)는 열의 개수, 비트 그룹의 개수 및 각 비트 그룹에 포함된 비트 수 중 적어도 하나에 기초하여, LDPC 코드워드를 구성하는 복수의 비트 그룹 중 파트 1에 의해 인터리빙되는 비트 그룹 및 파트 2에 의해 인터리빙되는 비트 그룹을 판단할 수 있다.

구체적으로, 파트 디바이더(510)는 LDPC 코드워드를 구성하는 비트 그룹의 개수를 열의 개수로 나눈 목만큼의 비트 그룹을 파트 1에 의해 인터리빙되는 비트 그룹으로 판단하고, 그 나머지만큼의 비트 그룹을 파트 1에 의해 인터리빙되는 비트 그룹으로 판단할 수 있다

그리고, 파트 디바이더(510)는 LDPC 코드워드에서 파트 1에 의해 인터리빙되는 비트 그룹과 파트 2에 의해 인터리빙되는 비트 그룹을 구분하고, 파트 1에 의해 인터리빙되는 비트 그룹을 스위칭부(521)로 출력하고 파트 1에 의해 인터리빙되는 비트 그룹을 스위칭부(522)로 출력할 수 있다.

파트 1 블록 인터리버A(531)는 파트 1에 의해 인터리빙되는 비트 그룹에 대해 타입 A 방식으로 블록 인터리빙을 수행하고, 파트 1 블록 인터리버B(532)는 파트 1에 의해 인터리빙되는 비트 그룹에 대해 타입 B 방식으로 블록 인터리빙을 수행할 수 있다.

구체적으로, 파트 1 블록 인터리버A(531)는 도 15에서 설명한 블록 인터리버의 파트 1을 이용하여 파트 1에 의해 인터리빙되는 비트 그룹을 인터리빙하고, 파트 1 블록 인터리버B(532)는 도 18에서 설명한 블록 인터리버의 파트 1을 이용하여 파트 1에 의해 인터리빙되는 비트 그룹을 인터리빙할 수 있다.

파트 2 블록 인터리버(533)는 파트 2에 의해 인터리빙되는 비트 그룹에 대해 타입 A에 따른 방식으로 블록 인터리빙을 수행한다.

구체적으로, 파트 2 블록 인터리버(533)는 도 15에서 설명한 블록 인터리버의 파트 2를 이용하여 파트 2에 의해 인터리빙되는 비트 그룹을 인터리빙할 수 있다.

스위칭부(521, 522)는 코드 레이트, 코드 길이 및 변조 차수에 따라 LDPC 코드워드가 특정한 방식으로 인터리빙되도록 스위칭 동작을 수행할 수 있다.

구체적으로, 스위칭부(521, 522)는 표 19 및 표 20에 기초하여 코드 레이트, 코드 길이 및 변조 차수에 따라 비트들이 타입 A 방식으로 인터리빙되는 경우, 파트 1에 의해 인터리빙되는 비트 그룹이 파트 1 블록 인터리버A(531)로 출력되고, 파트 2에 의해 인터리빙되는 비트 그룹이 파트 2 블록 인터리버(533)로 출력되도록, 스위칭 동작을 수행할 수 있다.

또한, 스위칭부(521, 522)는 표 19 및 표 20에 기초하여 코드 레이트, 코드 길이 및 변조 차수에 따라 비트들이 타입 B 방식으로 인터리빙되는 경우, 파트 1에 의해 인터리빙되는 비트 그룹이 파트 1 블록 인터리버B(532)로 출력되고, 파트 2에 의해 인터리빙되는 비트 그룹이 파트 2 블록 인터리버(533)를 바이패스하도록, 스위칭 동작을 수행할 수 있다.

여기에서, 파트 2에 의해 인터리빙되는 비트 그룹이 파트 2 블록 인터리버(533)를 바이패스하도록 스위칭 동작을 수행하는 것은 도 18에서 파트 2에 의해 인터리빙되는 비트들은 파트 2에 행 방향으로 라이트 및 리드되어 실질적으로 인터리빙되지 않기 때문이다.

결합부(540)는 파트 디바이더(510)에 의해 구분된 비트 그룹을 다시 결합하여, 구분되기 이전의 코드 길이를 갖는 LDPC 코드워드를 출력한다.

구체적으로, 결합부(540)는 파트 2 블록 인터리버(533)에서 출력되는 비트들을 파트 1 블록 인터리버A(531)에서 출력되는 비트들 이후에 부가할 수 있다.

또한, 결합부(540)는 파트 디바이더(510)에서 출력되는 비트들을 파트 1 블록 인터리버B(532)에서 출력되는 비트들 이후에 부가할 수 있다.

한편, 도 21은 도 16과 같은 방식으로 타입 A의 블록 인터리빙이 수행되고, 도 18과 같은 방식으로 타입 B의 블록 인터리빙이 수행되는 경우를 전제로 한다.

도 21을 참조하면, 블록 인터리버(423)는 파트 디바이더(610), 스위칭부(620), 파트 1 블록 인터리버A(631), 파트 1 블록 인터리버B(632) 및 결합부(640)를 포함할 수 있다.

파트 디바이더(610)는 LDPC 코드워드에서 파트 1에 의해 인터리빙되는 부분과 파트 2에 의해 인터리빙되는 부분을 구분한다.

한편, LDPC 코드워드에서 파트 1에 의해 인터리빙되는 비트 그룹과 파트 2에 의해 인터리빙되는 비트 그룹을 구분하는 방법에 대해서는 도 20에서 설명한바 있다.

파트 1 블록 인터리버A(631)는 파트 1에 의해 인터리빙되는 비트 그룹에 대해 타입 A 방식으로 블록 인터리빙을 수행하고, 파트 1 블록 인터리버B(632)는 파트 1에 의해 인터리빙되는 비트 그룹에 대해 타입 B 방식으로 블록 인터리빙을 수행할 수 있다.

구체적으로, 파트 1 블록 인터리버A(631)는 도 16에서 설명한 블록 인터리버의 파트 1을 이용하여 파트 1에 의해 인터리빙되는 비트 그룹을 인터리빙하고, 파트 1 블록 인터리버B(632)는 도 18에서 설명한 블록 인터리버의 파트 1을 이용하여 파트 1에 의해 인터리빙되는 비트 그룹을 인터리빙할 수 있다.

스위칭부(620)는 코드 레이트, 코드 길이 및 변조 차수에 따라 LDPC 코드워드가 특정한 방식으로 인터리빙되도록 스위칭 동작을 수행할 수 있다.

구체적으로, 스위칭부(620)는 표 19 및 표 20에 기초하여 코드 레이트, 코드 길이 및 변조 차수에 따라 비트들이 타입 A 방식으로 인터리빙되는 경우, 파트 1에 의해 인터리빙되는 비트 그룹이 파트 1 블록 인터리버A(631)로 출력되도록 스위칭 동작을 수행할 수 있다.

또한, 스위칭부(620)는 표 19 및 표 20에 기초하여 코드 레이트, 코드 길이 및 변조 차수에 따라 비트들이 타입 B 방식으로 인터리빙되는 경우, 파트 1에 의해 인터리빙되는 비트 그룹이 파트 1 블록 인터리버B(632)로 출력되도록 스위칭 동작을 수행할 수 있다.

한편, 도 21을 참조하면, 파트 디바이더(610)에서 출력되는 파트 2에 의해 인터리빙되는 비트 그룹는 별도의 인터리버를 거치지 않고 결합부(640)로 입력됨을 알 수 있다. 이는 도 16 및 도 18에서 파트 2에 의해 인터리빙되는 비트들은 파트 2에 행 방향으로 라이트 및 리드되어 실질적으로 인터리빙되지 않기 때문이다.

결합부(640)는 파트 디바이더(610)에 의해 구분된 비트 그룹을 다시 결합하여, 구분되기 이전의 코드 길이를 갖는 LDPC 코드워드를 출력한다.

구체적으로, 결합부(640)는 파트 디바이더(610)에서 출력되는 비트들을 파트 1 블록 인터리버A(631)에서 출력되는 비트들 이후에 부가할 수 있다.

한편, 도 22는 도 15와 같은 방식으로 타입 A의 블록 인터리빙이 수행되고, 도 19와 같은 방식으로 타입 B의 블록 인터리빙이 수행되는 경우를 전제로 한다.

도 22를 참조하면, 블록 인터리버(423)는 파트 디바이더(710), 스위칭부(720), 파트 1 블록 인터리버A(731), 파트 1 블록 인터리버B(732), 파트 2 블록 인터리버(733) 및 결합부(740)를 포함할 수 있다.

파트 디바이더(710)는 LDPC 코드워드에서 파트 1에 의해 인터리빙되는 부분과 파트 2에 의해 인터리빙되는 부분을 구분한다.

파트 1 블록 인터리버A(731)는 파트 1에 의해 인터리빙되는 비트 그룹에 대해 타입 A 방식으로 블록 인터리빙을 수행하고, 파트 1 블록 인터리버B(732)는 파트 1에 의해 인터리빙되는 비트 그룹에 대해 타입 B 방식으로 블록 인터리빙을 수행할 수 있다.

구체적으로, 파트 1 블록 인터리버A(731)는 도 15에서 설명한 블록 인터리버의 파트 1을 이용하여 파트 1에 의해 인터리빙되는 비트 그룹을 인터리빙하고, 파트 1 블록 인터리버B(732)는 도 19에서 설명한 블록 인터리버의 파트 1을 이용하여 파트 1에 의해 인터리빙되는 비트 그룹을 인터리빙할 수 있다.

파트 2 블록 인터리버(733)는 파트 2에 의해 인터리빙되는 비트 그룹에 대해 타입 A 및 B 방식으로 블록 인터리빙을 수행한다.

구체적으로, 도 15 및 도 19에서 파트 2에 의해 인터리빙되는 비트 그룹은 열 방향으로 라이트 및 행 방향으로 리드되는 동일한 방식으로 인터리빙되다는 점에서, 파트 2 블록 인터리버(733)는 도 15 및 도 19에서 설명한 블록 인터리버의 파트 2를 이용하여 파트 2에 의해 인터리빙되는 비트 그룹을 인터리빙할 수 있다.

스위칭부(720)는 코드 레이트, 코드 길이 및 변조 차수에 따라 LDPC 코드워드가 특정한 방식으로 인터리빙되도록 스위칭 동작을 수행할 수 있다.

구체적으로, 스위칭부(720)는 표 19 및 표 20에 기초하여 코드 레이트, 코드 길이 및 변조 차수에 따라 비트들이 타입 A 방식으로 인터리빙되는 경우, 파트 1에 의해 인터리빙되는 비트 그룹이 파트 1 블록 인터리버A(731)로 출력되도록 스위칭 동작을 수행할 수 있다.

또한, 스위칭부(720)는 표 19 및 표 20에 기초하여 코드 레이트, 코드 길이 및 변조 차수에 따라 비트들이 타입 B 방식으로 인터리빙되는 경우, 파트 1에 의해 인터리빙되는 비트 그룹이 파트 1 블록 인터리버B(732)로 출력되도록 스위칭 동작을 수행할 수 있다.

결합부(740)는 파트 디바이더(710)에 의해 구분된 비트 그룹을 다시 결합하여, 구분되기 이전의 코드 길이를 갖는 LDPC 코드워드를 출력한다.

구체적으로, 결합부(740)는 파트 2 블록 인터리버(733)에서 출력되는 비트들을 파트 1 블록 인터리버A(731)에서 출력되는 비트들 이후에 부가할 수 있다.

또한, 결합부(740)는 파트 2 블록 인터리버(733)에서 출력되는 비트들을 파트 1 블록 인터리버B(732)에서 출력되는 비트들 이후에 부가할 수 있다.

한편, 도 23은 본 발명의 다른 실시 예에 따른 블록 인터리버의 구성요소를 설명하기 위한 블록도이다.

도 23을 참조하면, 블록 인터리버(423)는 파트 디바이더(810), 이너 블록 인터리버(820), 파트 1 블록 인터리버(830), 파트 2 블록 인터리버(840) 및 결합부(850)를 포함한다.

파트 디바이더(810)는 LDPC 코드워드에서 파트 1에 의해 인터리빙되는 부분과 파트 2에 의해 인터리빙되는 부분을 구분한다.

이너 블록 인터리버(820)는 파트 1에 의해 인터리빙되는 비트 그룹을 인터리빙할 수 있다.

구체적으로, 블록 인터리버(820)는 파트 1에 의해 인터리빙되는 비트 그룹의 순서를 변경할 수 있다.

즉, 파트 1 블록 인터리버(830)가 타입 A 방식으로 파트 1에 해당되는 비트 그룹을 인터리빙하는 경우, 이너 블록 인터리버(820)는 파트 1 블록 인터리버(830)에서 파트 1에 해당하는 비트 그룹을 인터리빙한 결과가 파트 1에 해당하는 비트 그룹을 타입 B 방식으로 인터리빙한 결과와 동일해지도록, 파트 1 블록 인터리버(830)의 인터리빙 전에 파트 1에 해당하는 비트 그룹의 순서를 변경할 수 있다.

즉, 타입 B의 블록 인터리버의 경우, 하나의 비트 그룹씩 차례로 복수의 열에 라이트하고, 마지막 열에 비트 그룹을 라이트한 이후 다시 처음 열부터 하나의 비트 그룹씩 차례로 복수의 열에 라이트한다. 이에 반해, 타입 A의 블록 인터리버의 경우, 하나의 열에 비트 그룹을 라이트하고, 해당 열에 모든 비트들이 라이트되면 다음 열에 비트 그룹을 라이트한다.

이에 따라, 이너 블록 인터리버(820)는 파트 1 블록 인터리버(830)가 타입 A 방식으로 비트 그룹을 라이트할 때, 타입 B 방식으로 라이트한 경우와 동일하게 특정한 비트 그룹이 특정한 위치에 라이트되도록, 파트 1에 의해 인터리빙되는 비트 그룹의 순서를 변경할 수 있다.

예를 들어, 도 18 및 도 19에서 상술한 바와 같이, 타입 B의 블록 인터리버의 경우, 제0 컬럼에는 비트 그룹(Y₀), 비트 그룹(Y_Nc),..., 비트 그룹(Y_(A-1)×Nc)이 라이트되고, 제1 컬럼에는 비트 그룹(Y₁), 비트 그룹(Y_Nc+1),..., 비트 그룹(Y_(A-1)×Nc+1)이 라이트되고, 제N_c-1 컬럼에는 비트 그룹(Y_Nc-1), 비트 그룹(Y_2Nc-1),..., 비트 그룹(Y_NC×A-1)이 라이트된다.

이에 반해, 타입 A의 블록 인터리버는 도 15 및 도 16에서 상술한 바와 같이, 하나의 열의 모든 행에 비트들을 라이트하고, 다음 열에 비트들을 라이트하게 된다.

이에 따라, 이너 블록 인터리버(820)는 비트 그룹의 순서가 "비트 그룹(Y₀), 비트 그룹(Y_Nc),..., 비트 그룹(Y_(A-1)×Nc), 비트 그룹(Y₁), 비트 그룹(Y_Nc+1),..., 비트 그룹(Y_(A-1)×Nc+1),..., 비트 그룹(Y_Nc-1), 비트 그룹(Y_2Nc-1),..., 비트 그룹(Y_NC×A-1)" 와 같이 되도록 파트 1에 의해 인터리빙되는 비트 그룹의 순서를 변경할 수 있다.

이 경우, 이너 블록 인터리버(820)는 파트 1에 의해 인터리빙되는 비트 그룹을 선택적으로 인터리빙할 수 있다.

즉, 이너 블록 인터리버(820)는 표 19 및 표 20에 기초하여 코드 레이트, 코드 길이 및 변조 차수에 따라 비트 그룹이 타입 A 방식으로 인터리빙되는 경우 비트 그룹을 인터리빙하지 않고, 비트 그룹이 타입 B 방식으로 인터리빙되는 경우 비트 그룹을 인터리빙할 수 있다.

파트 1 블록 인터리버(830)는 파트 1에 의해 인터리빙되는 비트 그룹에 대해 타입 A 방식으로 블록 인터리빙을 수행한다.

구체적으로, 파트 1 블록 인터리버(830)는 도 15 및 도 16에서 설명한 블록 인터리버의 파트 1을 이용하여 파트 1에 의해 인터리빙되는 비트 그룹을 인터리빙할 수 있다.

파트 2 블록 인터리버(840)는 파트 2에 의해 인터리빙되는 비트 그룹에 대해 타입 A 및 B 방식으로 블록 인터리빙을 수행한다.

구체적으로, 파트 2 블록 인터리버(840)는 비트 그룹이 타입 A 방식으로 인터리빙되는 경우 도 15 또는 도 16에서 상술한 방법으로 파트 2에 해당하는 비트 그룹을 인터리빙하거나, 비트 그룹이 타입 B 방식으로 인터리빙되는 경우 도 18 또는 도 19에서 상술한 방법으로 파트 2에 해당하는 비트 그룹을 인터리빙할 수 있다.

결합부(850)는 파트 디바이더(810)에 의해 구분된 비트 그룹을 다시 결합하여, 구분되기 이전의 코드 길이를 갖는 LDPC 코드워드를 출력한다.

구체적으로, 결합부(850)는 파트 2 블록 인터리버(840)에서 출력되는 비트들을 파트 1 블록 인터리버(830)에서 출력되는 비트들 이후에 부가할 수 있다.

한편, 도 24는 본 발명의 다른 실시 예에 따른 블록 인터리버의 구성요소를 설명하기 위한 블록도이다.

도 24를 참조하면, 블록 인터리버(423)는 파트 디바이더(910), 파트 1 블록 인터리버(920), 파트 2 블록 인터리버(930) 및 결합부(940)를 포함한다.

파트 디바이더(910)는 LDPC 코드워드에서 파트 1에 의해 인터리빙되는 부분과 파트 2에 의해 인터리빙되는 부분을 구분한다.

파트 1 블록 인터리버(920)는 파트 1에 해당하는 비트들을 인터리빙할 수 있다.

구체적으로, 파트 1 블록 인터리버(920)는 코드 레이트, 코드 길이 및 변조 차수에 따라 표 19 및 표 20에서 정의된 방식과 관계 없이, 파트 1에 해당하는 비트들을 타입 A 또는 타입 B 방식으로 인터리빙할 수 있다.

즉, 파트 1 블록 인터리버(920)는 도 15 및 도 16에서 설명한 블록 인터리버의 파트 1을 이용하여 파트 1에 의해 인터리빙되는 비트 그룹을 인터리빙할 수 있다.

구체적으로, 파트 1 블록 인터리버(920)는 하나의 열에 비트 그룹을 라이트하고, 해당 열에 모든 비트들이 라이트되면 다음 열에 비트 그룹을 라이트하고, 복수의 열에 라이트된 비트들을 리드하여 인터리빙을 수행할 수 있다.

또는, 파트 1 블록 인터리버(920)는 도 18 및 도 19에서 설명한 블록 인터리버의 파트 1을 이용하여 파트 1에 의해 인터리빙되는 비트 그룹을 인터리빙할 수 있다.

구체적으로, 파트 1 블록 인터리버(920)는 하나의 비트 그룹씩 차례로 복수의 열에 라이트하고, 마지막 열에 비트 그룹을 라이트한 이후 다시 처음 열부터 하나의 비트 그룹씩 차례로 복수의 열에 라이트하고, 복수의 열에 라이트된 비트들을 리드하여 인터리빙을 수행할 수 있다.

한편, 상술한 예에서는 파트 1에 해당하는 비트들을 표 19 및 표 20에서 정의된 방식과 관계 없이, 타입 A 또는 타입 B 방식으로 인터리빙하는 것으로 설명하였으나, 이는 일 예에 불과하다. 즉, 코드 레이트, 코드 길이 및 변조 차수에 따라 일부의 경우는 표 19 및 표 20에서 정의된 방식에 따라 타입 A 또는 타입 B으로 인터리빙을 수행하고, 나머지 일부의 경우는 표 19 및 표 20에서 정의된 방식과 무관하게 타입 A 또는 타입 B으로 인터리빙을 수행할 수도 있다.

파트 2 블록 인터리버(930)는 파트 2에 의해 인터리빙되는 비트 그룹에 대해 인터리빙을 수행한다.

이 경우, 파트 2 블록 인터리버(930)는 파트 1 블록 인터리버(920)에서 이용된 타입과 동일한 타입의 방식으로 파트 2에 의해 인터리빙되는 비트 그룹을 인터리빙할 수 있다.

즉, 파트 2 블록 인터리버(930)는 파트 1 블록 인터리버(920)에서 타입 A 방식으로 인터리빙을 수행한 경우, 도 15 또는 도 16에서 상술한 방법으로 파트 2에 해당하는 비트 그룹을 인터리빙할 수 있다.

또한, 파트 2 블록 인터리버(930)는 파트 1 블록 인터리버(920)에서 타입 B 방식으로 인터리빙을 수행한 경우, 도 18 또는 도 19에서 상술한 방법으로 파트 2에 해당하는 비트 그룹을 인터리빙할 수 있다.

결합부(940)는 파트 디바이더(910)에 의해 구분된 비트 그룹을 다시 결합하여, 구분되기 이전의 코드 길이를 갖는 LDPC 코드워드를 출력한다.

구체적으로, 결합부(940)는 파트 2 블록 인터리버(930)에서 출력되는 비트들을 파트 1 블록 인터리버(920)에서 출력되는 비트들 이후에 부가할 수 있다.

한편, 상술한 예에서는 블록 인터리버(423)가 파트 1 및 파트 2를 이용하여 LDPC 코드워드를 인터리빙하는 것으로 설명하였다.

다만, 블록 인터리버(423)가 파트를 구분하지 않고 LDPC 코드워드를 인터리빙하는 경우에도, 스위칭 동작을 통해 타입 A의 블록 인터리버 또는 타입 B의 블록 인터리버를 선택적으로 이용하여 LDPC 코드워드를 인터리빙할 수 있다.

성상도 맵퍼(430)는 LDPC 코드워드를 성상점들에 맵핑할 수 있다.

예를 들어, 성상도 맵퍼(430)는 인터리빙된 LDPC 코드워드 비트들을 QPSK, 16-QAM, 64-QAM, 256-QAM, 1024-QAM 및 4096-QAM 등의 다양한 변조 방식에 따라 변조하여 성상점들에 맵핑할 수 있다.

이 경우에, LDPC 코드워드 비트들이 변조되는 방식에 대해서는 기설정되어 있을 수 있다. 이 경우, 송신 장치(1000)는 성상점들에 대응되는 성상도 심볼들을 프레임에 맵핑하여 수신 장치(2000)로 전송할 수 있다.

한편, 상술한 바와 같이, 정보어 비트들은 데이터라는 점에서, 송신 장치(1000)는 데이터 및 데이터를 처리하기 위한 L1 시그널링을 프레임에 맵핑하여 수신 장치(2000)로 전송할 수 있다.

구체적으로, 송신 장치(1000)는 L1 시그널링을 특정한 방식으로 처리하여 성상도 심볼들을 생성하고, 이들을 각 프레임의 데이터 심볼에 맵핑할 수 있다. 그리고, 송신 장치(1000)는 각 프레임에 맵핑된 데이터에 대한 L1 시그널링을 해당 프레임의 프리앰블에 맵핑할 수 있다. 예를 들어, 송신 장치(1000)는 i 번째 프레임에 맵핑된 데이터에 대한 시그널링 정보를 포함하는 L1 시그널링을 i 번째 프레임에 맵핑할 수 있다.

도 25 및 도 26은 본 발명의 일 실시 예에 따른 수신 장치의 구성을 설명하기 위한 블록도들이다.

구체적으로, 도 25와 같이, 수신 장치(2000)는 L1 베이직 시그널링을 처리하기 위해, 성상도 디맵퍼(2510), 먹스(2520), LLR 인서터(2530), LLR 컴바이너(2540), 패리티 디퍼뮤테이션부(2550), LDPC 디코더(2560), 제로 제거부(2570), BCH 디코더(2580) 및 디스크램블러(2590)를 포함할 수 있다.

또한, 도 26과 같이, 수신 장치(2000)는 L1 디테일 시그널링을 처리하기 위해, 성상도 디맵퍼(2611, 2612), 먹스(2621, 2622), LLR 인서터(2630), LLR 컴바이너(2640), 패리티 디퍼뮤테이션부(2650), LDPC 디코더(2660), 제로 제거부(2670), BCH 디코더(2680), 디스크램블러(2690) 및 디세그먼테이션부(2695)를 포함할 수 있다.

여기에서, 도 25 및 도 26에 도시된 구성요소는, 도 3 및 도 4에 도시된 구성요소에 대응되는 기능을 수행하는 구성요소로서, 이는 일 예일 뿐이고 경우에 따라 일부는 생략 또는 변경될 수 있고, 다른 구성요소가 더 추가될 수도 있다. 가령, 수신 장치(2000)는 도 1에 도시된 구성요소에 대응되는 기능을 수행하기 위한 구성요소로서, 성상도 디맵퍼, LLR 인서터, LLR 컴바이너, LDPC 디코더만을 구비할 수도 있다.

수신 장치(2000)는 프레임의 부트스트랩을 이용하여 프레임의 동기를 획득하고, 부트스트랩에 포함된 L1 베이직 시그널링을 처리하기 위한 정보를 이용하여 프레임의 프리앰블로부터 L1 베이직 시그널링을 수신할 수 있다.

그리고, 수신 장치(2000)는 L1 베이직 시그널링에 포함된 L1 디테일 시그널링을 처리하기 위한 정보를 이용하여 프리앰블로부터 L1 디테일 시그널링을 수신하고, L1 디테일 시그널링을 이용하여 프레임의 데이터 심볼로부터 사용자가 필요로 하는 방송 데이터를 수신할 수 있다.

이에 따라, 수신 장치(2000)는 송신 장치(1000)에서 L1 베이직 시그널링 및 L1 디테일 시그널링을 처리한 모드를 판단하고, 판단된 모드에 따라 송신 장치(1000)로부터 수신된 신호를 처리하여 L1 베이직 시그널링 및 L1 디테일 시그널링을 수신할 수 있다. 이를 위해, 수신 장치(2000)는 송신 장치(1000)가 모드에 따라 시그널링을 처리하기 위해 이용한 파리미터에 대한 정보를 기저장하고 있을 수 있다.

이와 같이, 프리앰블로부터 L1 베이직 시그널링 및 L1 디테일 시그널링을 순차적으로 획득하나, 도 25 및 도 26을 설명함에 있어, 설명의 편의를 위해 공통적인 기능을 수행하는 구성요소에 대해서는 함께 설명하도록 한다.

성상도 디맵퍼(2510, 2611, 2612)는 송신 장치(1000)로부터 수신된 신호를 복조한다.

구체적으로, 성상도 디맵퍼(2510, 2611, 2612)는 송신 장치(1000)의 성상도 맵퍼(221, 324, 325)에 대응되는 구성요소로, 송신 장치(1000)로부터 수신된 신호를 복조하여, 송신 장치(1000)에서 전송한 비트들에 대응되는 값들을 생성할 수 있다.

즉, 상술한 바와 같이, 송신 장치(1000)는 프레임의 프리앰블에 L1 베이직 시그널링을 포함하는 LDPC 코드워드 및 L1 디테일 시그널링을 포함하는 LDPC 코드워드를 맵핑하여 수신 장치(2000)로 전송한다. 또한, 경우에 따라, 송신 장치(1000)는 프레임의 프리앰블에 부가 패리티 비트들을 맵핑하여 수신 장치(2000)로 전송할 수 있다.

이에 따라, 성상도 디맵퍼(2510, 2611)는 L1 베이직 시그널링을 포함하는 LDPC 코드워드 비트들 및 L1 디테일 시그널링을 포함하는 LDPC 코드워드 비트들에 대응되는 값들을 생성할 수 있다. 그리고, 성상도 디맵퍼(2612)는 부가 패리티 비트들에 대응되는 값들을 생성할 수 있다.

이를 위해, 수신 장치(2000)는 송신 장치(1000)에서 모드에 따라 L1 베이직 시그널링, L1 디테일 시그널링 및 부가 패리티 비트들을 변조한 변조 방식에 대한 정보를 기저장할 수 있다. 이에 따라, 성상도 디맵퍼(2510, 2611, 2612)는 모드에 따라 송신 장치(1000)로부터 수신된 신호를 복조하여, LDPC 코드워드 비트들 및 부가 패리티 비트들에 대응되는 값들을 생성할 수 있다.

한편, 송신 장치(1000)에서 전송한 비트들에 대응되는 값은 통상적으로 수신된 비트가 0일 확률과 1일 확률에 기초하여 계산되는 값으로서 각각의 확률 자체를 각 비트에 대응되는 값으로 사용할 수도 있으며, 다른 일 예로서 LR (Likelihood Ratio) LLR(Log Likelihood Ratio) 값일 수도 있다.

구체적으로, LR 값은 송신 장치(1000)에서 전송한 비트가 0일 확률과 1일 확률의 비율을 의미하며, LLR 값은 송신 장치(1000)에서 전송한 비트가 0일 확률과 1일 확률의 비율에 Log를 취한 값으로 나타낼 수 있다.

한편, 상술한 예에서는 LR 값 또는 LLR 값을 이용하는 것으로 설명하였으나, 이는 일 예이고, 수신된 신호 자체를 이용할 수도 있다.

먹스(2520, 2621, 2622)는 성상도 디맵퍼(2510, 2611, 2612)로부터 출력되는 LLR 값에 대한 멀티플렉싱을 수행한다.

구체적으로, 먹스(2520, 2621, 2622)는 송신 장치(1000)의 비트 디먹스(219, 322, 323)에 대응되는 구성요소로, 비트 디먹스(219, 322, 323)에 대응되는 동작을 수행할 수 있다.

이를 위해, 수신 장치(2000)는 송신 장치(1000)가 디멀티플렉싱 및 블록 인터리빙을 위해 이용하였던 파라미터에 대한 정보를 기저장하고 있을 수 있다. 이에 따라, 먹스(2520, 2621, 2622)는 셀 워드에 대응되는 LLR 값에 대해 비트 디먹스(219, 322, 323)에서 수행된 디멀티플렉싱 및 블록 인터리빙 동작을 역으로 수행하여, 셀 워드에 대응되는 LLR 값을 비트 단위로 멀티플렉싱할 수 있다.

LLR 인서터(2530, 2630)는 먹스(2520, 2621)로부터 출력되는 LLR 값에 펑처링 및 쇼트닝 비트에 대한 LLR 값을 삽입할 수 있다. 이 경우, LLR 인서터(2530, 2630)는 먹스(2520, 2621)로부터 출력되는 LLR 값들의 사이 또는 맨 앞 또는 맨 뒤에 미리 약속된 LLR 값들을 삽입할 수 있다.

구체적으로, LLR 인서터(2530, 2630)는 송신 장치(1000)의 제로 제거부(218, 321) 및 펑처링부(216, 317)에 대응되는 구성요소로, 제로 제거부(218, 321) 및 펑처링부(216, 317)에 대응되는 동작을 수행할 수 있다.

먼저, LLR 인서터(2530, 2630)는 LDPC 코드워드에서 제로 비트들이 패딩되었던 위치에 제로 비트들에 대응되는 LLR 값을 삽입할 수 있다. 이 경우, 패딩되었던 제로 비트들 즉, 쇼트닝된 제로 비트들에 대응되는 LLR 값은 ∞ 또는 -∞가 될 수 있다. 하지만, ∞ 또는 -∞는 이론적인 값이며, 실질적으로는 수신 장치(2000)에서 이용되는 LLR 값의 최대 값 또는 최소 값이 될 수 있다.

이를 위해, 수신 장치(2000)는 송신 장치(1000)가 모드에 따라 제로 비트들을 패딩하기 위해 이용하였던 파라미터 및/또는 패턴에 대한 정보를 기저장하고 있을 수 있다. 이에 따라, LLR 인서터(2530, 2630)는 모드에 따라 LDPC 코드워드에서 제로 비트들이 패딩되었던 위치를 판단하고, 해당 위치에 쇼트닝된 제로 비트들에 대응되는 LLR 값을 삽입할 수 있다.

또한, LLR 인서터(2530, 2630)는 LDPC 코드워드에서 펑처링된 비트들의 위치에 펑처링된 비트들에 대응되는 LLR 값을 삽입할 수 있다. 이 경우, 펑처링된 비트들에 대응되는 LLR 값은 0이 될 수 있다.

이를 위해, 수신 장치(2000)는 송신 장치(1000)에서 모드에 따라 펑처링을 위해 이용한 파라미터 및/또는 패턴에 대한 정보를 기저장할 수 있다. 이에 따라, LLR 인서터(2530, 2630)는 모드에 따라 펑처링된 LDPC 패리티 비트들의 길이를 판단하고, LDPC 패리티 비트들이 펑처링된 위치에 그에 대응되는 LLR 값을 삽입할 수 있다.

한편, 부가 패리티 비트들 중 펑처링 비트들에서 선택된 부가 패리티 비트들의 경우, LLR 인서터(2630)는 펑처링된 비트에 대한 LLR 값 '0'이 아닌 수신된 부가 패리티 비트들에 대응되는 LLR 값을 펑처링된 비트들의 위치에 인서트할 수 있다.

LLR 컴바이너(2540, 2640)는 LLR 인서터(2530, 2630) 및 먹스(2622)에서 출력되는 LLR 값을 컴바인 즉, 합산할 수 있다. 다만, LLR 컴바이너(2540, 2640)는 특정 비트들에 대해 LLR 값을 보다 좋은 값으로 갱신해 주는 역할을 하지만, LLR 컴바이너(2540, 2640)가 없이 수신된 LLR 값들로부터 복호가 가능할 수도 있기 때문에 경우에 따라서는 생략도 가능하다.

구체적으로, LLR 컴바이너(2540)는 송신 장치(1000)의 리피티션부(217)에 대응되는 구성요소로, 리피티션부(217)에 대응되는 동작을 수행할 수 있다. 또는, LLR 컴바이너(2640)는 송신 장치(1000)의 리피티션부(318) 및 부가 패리티 생성부(319)에 대응되는 구성요소로, 리피티션부(318) 및 부가 패리티 생성부(319)에 대응되는 동작을 수행할 수 있다.

먼저, LLR 컴바이너(2540, 2640)는 리피티션된 비트들에 대응되는 LLR 값을 다른 LLR 값과 컴바인할 수 있다. 여기에서, 다른 LLR 값은 송신 장치(1000)에서 리피티션된 비트들 생성에 기초가 된 비트들 즉, 리피티션 대상으로 선택되었던 LDPC 패리티 비트들에 대한 LLR 값일 수 있다.

즉, 상술한 바와 같이, 송신 장치(1000)는 LDPC 코드워드에서 비트들을 선택하고, 이들을 LDPC 패리티 비트들 이후에서 리피티션시켜 수신 장치(2000)로 전송하게 된다.

이에 따라, LDPC 코드워드 비트들에 대한 LLR 값은 리피티션된 비트들에 대한 LLR 값 및 리피티션되지 않은 비트들에 대한 LLR 값으로 구성될 수 있다. 따라서, LLR 컴바이너(2540, 2640)는 동일한 비트들에 대한 LLR 값들을 컴바인할 수 있다.

이를 위해, 수신 장치(2000)는 송신 장치(1000)에서 모드에 따라 리피티션을 위해 이용한 파라미터에 대한 정보를 기저장할 수 있다. 이에 따라, LLR 컴바이너(2540, 2640)는 리피티션된 LDPC 비트들의 길이를 판단하고, 리피티션의 기초가 된 비트들의 위치를 판단하고, 리피티션된 비트들에 대한 LLR 값을 리피티션의 기초가 된 비트들에 대한 LLR 값과 컴바인할 수 있다.

또한, LLR 컴바이너(2640)는 부가 패리티 비트들에 대응되는 LLR 값을 다른 LLR 값과 컴바인할 수 있다. 여기에서, 다른 LLR 값은 송신 장치(1000)에서 부가 패리티 비트들 생성에 기초가 된 LDPC 패리티 비트들 즉, 부가 패리티 비트들 생성을 위해 선택되었던 LDPC 패리티 비트들에 대한 LLR 값일 수 있다.

이를 위해, 수신 장치(2000)는 송신 장치(1000)에서 모드에 따라 부가 패리티 비트들 생성을 위해 이용한 파라미터에 대한 정보를 기저장할 수 있다. 이에 따라, LLR 컴바이너(2640)는 부가 패리티 비트들의 길이를 판단하고, 부가 패리티 비트들 생성에 기초가 된 LDPC 패리티 비트들의 위치를 판단하고, 부가 패리티 비트들에 대한 LLR 값을 부가 패리티 비트들의 생성에 기초가 된 LDPC 패리티 비트들에 대한 LLR 값과 컴바인할 수 있다.

패리티 디퍼뮤테이션부(2550, 2650)는 LLR 컴바이너(2540, 2640)에서 출력되는 LLR 값을 디퍼뮤테이션할 수 있다.

구체적으로, 패리티 디퍼뮤테이션부(2550, 2650)는 송신 장치(100)의 패리티 퍼뮤테이션부(215, 316)에 대응되는 구성요소로, 패리티 퍼뮤테이션부(215, 316)에 대응되는 동작을 수행할 수 있다.

이를 위해, 수신 장치(2000)는 송신 장치(1000)가 모드에 따라 그룹-와이즈 인터리빙 및 패리티 인터리빙을 위해 이용하였던 파라미터 및/또는 패턴에 대한 정보를 기저장하고 있을 수 있다. 이에 따라, 패리티 디퍼뮤테이션부(2550, 2650)는 LDPC 코드워드 비트들에 대응되는 LLR 값에 대해 패리티 퍼뮤테이션부(215, 316)에서 수행된 그룹-와이즈 인터리빙 및 패리티 인터리빙 동작을 역으로 수행하여 즉, 그룹-와이즈 디인터리빙 및 패리티 디인터리빙 동작을 수행하여, LDPC 코드워드 비트들에 대응되는 LLR 값을 패리티 디퍼뮤테이션할 수 있다.

LDPC 디코더(2560, 2660)는 패리티 디퍼뮤테이션부(2550, 2650)에서 출력되는 LLR 값에 기초하여 LDPC 디코딩을 수행할 수 있다.

구체적으로, LDPC 디코더(2560, 2660)는 송신 장치(1000)의 LDPC 인코더(214, 315)에 대응되는 구성요소로, LDPC 인코더(214, 315)에 대응되는 동작을 수행할 수 있다.

이를 위해, 수신 장치(2000)는 송신 장치(1000)에서 모드에 따라 LDPC 인코딩을 수행하기 위해 이용하였던 파라미터에 대한 정보를 기저장하고 있을 수 있다. 이에 따라, LDPC 디코더(2560, 2660)는 모드에 따라 패리티 디퍼뮤테이션부(2550, 2650)에서 출력되는 LLR 값에 기초하여 LDPC 디코딩을 수행할 수 있다.

예를 들어, LDPC 디코더(2560, 2660)는 합곱 알고리즘(sum-product algorithm)에 기반한 반복 복호 방식(iterative decoding)에 기초하여 패리티 디퍼뮤테이션부(2550, 2650)에서 출력되는 LLR 값에 기초하여 LDPC 디코딩을 수행하고, LDPC 디코딩에 따라 에러가 정정된 비트들을 출력할 수 있다.

제로 제거부(2570, 2670)는 LDPC 디코더(2560, 2660)에서 출력되는 비트들에서 제로 비트들을 제거할 수 있다.

구체적으로, 제로 제거부(2570, 2670)는 송신 장치(1000)의 제로 패딩부(213, 314)에 대응되는 구성요소로, 제로 패딩부(213, 314)에 대응되는 동작을 수행할 수 있다.

이를 위해, 수신 장치(2000)는 송신 장치(1000)에서 모드에 따라 제로 비트들을 패딩하기 위해 이용하였던 파라미터 및/또는 패턴에 대한 정보를 기저장하고 있을 수 있다. 이에 따라, 제로 제거부(2570, 2670)는 LDPC 디코더(2560, 2660)에서 출력되는 비트들에서 제로 패딩부(213, 314)에서 패딩되었던 제로 비트들을 제거할 수 있다.

BCH 디코더(2580, 2680)는 제로 제거부(2570, 2670)에서 출력되는 비트들을 BCH 디코딩할 수 있다.

구체적으로, BCH 디코더(2580, 2680)는 송신 장치(100)의 BCH 인코더(212, 313)에 대응되는 구성요소로, BCH 인코더(212, 313)에 대응되는 동작을 수행할 수 있다.

이를 위해, 수신 장치(2000)는 BCH 인코딩을 수행하기 위해 이용하였던 파라미터에 대한 정보를 기저장하고 있을 수 있다. 이에 따라, BCH 디코더(2580, 2680)는 제로 제거부(2570, 2670)에서 출력되는 비트들을 BCH 디코딩하여 에러를 정정하고, 에러가 정정된 비트들을 출력할 수 있다.

디스크램블러(2590, 2690)는 BCH 디코더(2580, 2680)에서 출력되는 비트들을 디스크램블링할 수 있다.

구체적으로, 디스크램블러(2590, 2690)는 송신 장치(100)의 스크램블러(211, 312)에 대응되는 구성요소로, 스크램블러(211, 312)에 대응되는 동작을 수행할 수 있다.

이를 위해, 수신 장치(2000)는 송신 장치(1000)가 스크램블링을 위해 이용하였던 파라미터에 대한 정보를 기저장하고 있을 수 있다. 이에 따라, 디스크램블러(2590, 2690)는 BCH 디코더(2580, 2680)에서 출력되는 비트들을 디스크램블하여 출력할 수 있다.

이에 따라, 송신 장치(1000)에서 전송하였던 L1 베이직 시그널링이 복원될 수 있다. 그리고, 송신 장치(1000)에서 L1 디테일 시그널링에 대한 세그먼테이션이 수행되지 않는 경우, 송신 장치(1000)에서 전송하였던 L1 디테일 시그널링 또한 복원될 수 있다.

다만, 송신 장치(1000)에서 L1 디테일 시그널링에 대한 세그먼테이션을 수행한 경우, 디세그먼테이션부(2695)는 디스크램블러(2690)에서 출력되는 비트들을 디세그먼테이션할 수 있다.

구체적으로, 디세그먼테이션부(2695)는 송신 장치(1000)의 세그먼테이션부(311)에 대응되는 구성요소로, 세그먼테이션부(311)에 대응되는 동작을 수행할 수 있다.

이를 위해, 수신 장치(2000)는 송신 장치(1000)가 세그먼테이션을 위해 이용하였던 파라미터에 대한 정보를 기저장하고 있을 수 있다. 이에 따라, 디세그먼테이션부(2695)는 디스크램블러(2690)에서 출력되는 비트들 즉, L1 디테일 시그널링에 대한 세그먼트들을 결합하여, 세그먼테이션 전의 L1 디테일 시그널링을 복원할 수 있다.

도 27은 본 발명의 일 실시 예에 따른 수신 장치의 구성을 설명하기 위한 블록도이다.

도 27을 참조하면, 수신 장치(2000)는 성상도 디맵퍼(2710), 디인터리버(2720) 및 LDPC 디코더(2730)를 포함한다.

성상도 디맵퍼(2710)는 송신 장치(100)로부터 수신된 신호를 복조한다.

구체적으로, 성상도 디맵퍼(2710)는 송신 장치(1000)의 성상도 맵퍼(430)에 대응되는 구성요소로, 송신 장치(1000)로부터 수신된 신호를 복조하여, 송신 장치(1000)에서 전송한 비트들에 대응되는 값들을 생성할 수 있다.

즉, 상술한 바와 같이, 송신 장치(1000)는 프레임의 데이터 심볼에 데이터를 포함하는 LDPC 코드워드를 맵핑하여 수신 장치(2000)로 전송한다. 이에 따라, 성상도 디맵퍼(2710)는 데이터를 포함하는 LDPC 코드워드 비트들에 대응되는 값들을 생성할 수 있다.

이를 위해, 수신 장치(2000)는 송신 장치(1000)에서 데이터를 변조한 변조 방식에 대한 정보를 기저장할 수 있다. 이에 따라, 성상도 디맵퍼(2710)는 송신 장치(1000)로부터 수신된 신호를 복조하여, 데이터를 포함하는 LDPC 코드워드 비트들에 대응되는 값들을 생성할 수 있다.

한편, 송신 장치(1000)에서 전송한 비트들에 대응되는 값은 통상적으로 수신된 비트가 0일 확률과 1일 확률에 기초하여 계산되는 값으로서 각각의 확률 자체를 각 비트에 대응되는 값으로 사용할 수도 있으며, 다른 일 예로서 LR(Likelihood Ratio), LLR(Log Likelihood Ratio) 값일 수도 있다.

디인터리버(2720)는 송신 장치(1000)에서 전송한 비트들에 대응되는 값을 디인터리빙하고, 이를 디코더(2730)로 출력한다.

구체적으로, 디인터리버(2720)는 송신 장치(1000)의 인터리버(420)에 대응되는 구성요소로, 인터리버(420)에 대응되는 동작을 수행한다. 즉, 디인터리버(2720)는 인터리버(420)에서 수행된 인터리빙 동작을 역으로 수행하여 LLR 값을 디인터리빙한다.

이를 위해, 디인터리버(2720)는 도 28과 같이 블록 디인터리버(2721), 그룹 디인터리버(2722) 및 패리티 디인터리버(2723)를 포함할 수 있다.

블록 디인터리버(2721)는 송신 장치(1000)에서 전송한 비트들에 대응되는 값 가령, LLR 값을 디인터리빙하고, 이를 그룹 디인터리버(2722)로 출력한다.

구체적으로, 블록 디인터리버(2721)는 송신 장치(1000)에 구비된 블록 인터리버(423)에 대응되는 구성요소로, 블록 인터리버(423)에서 수행된 인터리빙 동작을 역으로 수행할 수 있다.

즉, 블록 디인터리버(2721)는 복수의 열로 이루어진 적어도 하나의 행을 이용하여, LLR 값을 각 행에 행 방향으로 라이트하고, 비트들에 대응되는 값이 라이트된 복수의 행의 각 열을 열 방향으로 리드하여 디인터리빙을 수행할 수 있다.

이 경우, 블록 인터리버(423)에서 열을 2 개의 파트로 구분하여 인터리빙을 수행한 경우, 블록 디인터리버(2721)는 행을 2 개의 파트로 구분하여 디인터리빙을 수행할 수 있다.

또한, 블록 인터리버(423)에서 제1 파트에 속하지 않은 비트 그룹에 대해 행 방향으로 라이트 및 리드한 경우, 블록 디인터리버(2721)는 제1 파트에 속하지 않은 그룹에 대응되는 값은 열 방향으로 라이트 및 리드하여 디인터리빙을 수행할 수도 있다.

이를 위해, 블록 디인터리버(2721)는 도 29 내지 도 32와 같은 구성요소를 포함할 수 있다.

먼저, 블록 디인터리버(2721)는 도 29와 같이, 파트 디바이더(part divider, 2810), 스위칭부(2821, 2822), 파트 1 블록 디인터리버A(part 1 block deinterleaver A, 2831), 파트 1 블록 디인터리버B(part 1 block deinterleaver B, 2832), 파트 2 블록 디인터리버(part 2 block deinterleaver, 2833) 및 결합부(concatenater, 2840)를 포함할 수 있다.

구체적으로, 도 29와 같은 블록 디인터리버(2721)는 블록 인터리버(423)가 도 20과 같은 구성요소를 이용하여 블록 인터리빙을 수행한 경우에 이용될 수 있다.

이를 위해, 수신 장치(2000)는 송신 장치(1000)에서 수행된 인터리빙 방식에 대한 정보를 기저장하고 있을 수 있다.

파트 디바이더(2810)는 LLR 값들에서 파트 1에 의해 디인터리빙되는 부분과 파트 2에 의해 디인터리빙되는 부분을 구분한다.

이를 위해, 수신 장치(2000)는 송신 장치(1000)에서 파트 1 및 파트 2에 의해 인터리빙된 비트들의 수 등에 대한 정보를 기저장하고 있을 수 있다.

이에 따라, 파트 디바이더(2810)는 파트 1에 의해 디인터리빙되는 LLR 값들 및 파트 2에 의해 디인터리빙되는 LLR 값들을 판단하고, 각 값들을 스위칭부(2821, 2822)로 출력할 수 있다.

파트 1 블록 디인터리버A(2831)는 파트 1에 의해 디인터리빙되는 LLR 값들을 디인터리빙한다.

구체적으로, 파트 1 블록 디인터리버A(2831)는 도 20에 도시된 파트 1 블록 인터리버A(531)에서 수행된 인터리빙 동작을 역으로 수행하여 파트 1에 의해 디인터리빙되는 LLR 값들을 디인터리빙할 수 있다.

파트 1 블록 디인터리버B(2832)는 파트 1에 의해 디인터리빙되는 LLR 값들을 디인터리빙한다.

구체적으로, 파트 1 블록 디인터리버B(2832)는 도 20에 도시된 파트 1 블록 인터리버B(532)에서 수행된 인터리빙 동작을 역으로 수행하여 파트 1에 의해 디인터리빙되는 LLR 값들을 디인터리빙할 수 있다.

파트 2 블록 디인터리버(2833)는 파트 2에 의해 디인터리빙되는 LLR 값들을 디인터리빙한다.

구체적으로, 파트 2 블록 디인터리버B(2833)는 도 20에 도시된 파트 2 블록 인터리버(533)에서 수행된 인터리빙 동작을 역으로 수행하여 파트 2에 의해 디인터리빙되는 LLR 값들을 디인터리빙할 수 있다.

스위칭부(2821, 2822)는 LLR 값들이 특정한 방식으로 디인터리빙되도록 스위칭 동작을 수행할 수 있다.

구체적으로, 스위칭부(2821, 2822)는 송신 장치(1000)에서 비트들을 타입 A 방식으로 인터리빙한 경우, 파트 1에 의해 디인터리빙되는 LLR 값들이 파트 1 블록 디인터리버A(2831)로 출력되고, 파트 2에 의해 디인터리빙되는 LLR 값들이 파트 2 블록 디인터리버(2833)로 출력되도록, 스위칭 동작을 수행할 수 있다.

또한, 스위칭부(2821, 2822)는 송신 장치(1000)에서 비트들을 타입 B 방식으로 인터리빙한 경우, 파트 1에 의해 디인터리빙되는 LLR 값들이 파트 1 블록 디인터리버B(2832)로 출력되고, 파트 2에 의해 디인터리빙되는 LLR 값들이 파트 2 블록 디인터리버(2833)를 바이패스하도록, 스위칭 동작을 수행할 수 있다.

여기에서, 파트 2에 의해 디인터리빙되는 LLR 값들이 파트 2 블록 디인터리버(2833)를 바이패스하도록 스위칭 동작을 수행하는 것은 도 20과 같이 파트 2에 해당하는 비트들은 실질적으로 인터리빙되지 않기 때문이다.

결합부(2840)는 파트 디바이더(2810)에 의해 구분된 값들을 다시 결합하여, 구분되기 이전의 길이를 갖는 값들을 출력한다.

구체적으로, 결합부(2840)는 파트 2 블록 디인터리버(2833)에서 출력되는 LLR 값들을 파트 1 블록 디인터리버A(2831)에서 출력되는 LLR 값들 이후에 부가할 수 있다.

또한, 결합부(2840)는 파트 디바이더(2810)에서 출력되는 값들을 파트 1 블록 디인터리버B(2832)에서 출력되는 LLR 값들 이후에 부가할 수 있다.

한편, 블록 디인터리버(2721)는 도 30과 같이, 파트 디바이더(2910), 스위칭부(2920), 파트 1 블록 디인터리버 A(2931), 파트 1 블록 디인터리버B(2932), 및 결합부(2940)를 포함할 수 있다.

구체적으로, 도 30과 같은 블록 디인터리버(2721)는 블록 인터리버(423)가 도 21과 같은 구성요소를 이용하여 블록 인터리빙을 수행한 경우에 이용될 수 있다.

파트 디바이더(2910)는 LLR 값들에서 파트 1에 의해 디인터리빙되는 부분과 파트 2에 의해 디인터리빙되는 부분을 구분한다.

한편, 파트 1에 의해 디인터리빙되는 LLR 값들 및 파트 2에 의해 디인터리빙되는 LLR 값들을 구분하는 방법에 대해서는 도 29에서 설명한바 있다.

파트 1 블록 디인터리버A(2921)는 파트 1에 의해 디인터리빙되는 LLR 값들을 디인터리빙한다.

구체적으로, 파트 1 블록 디인터리버A(2931)는 도 21에 도시된 파트 1 블록 인터리버A(631)에서 수행된 인터리빙 동작을 역으로 수행하여 파트 1에 의해 디인터리빙되는 LLR 값들을 디인터리빙할 수 있다.

파트 1 블록 디인터리버B(2932)는 파트 1에 의해 디인터리빙되는 LLR 값들을 디인터리빙한다.

구체적으로, 파트 1 블록 디인터리버B(2932)는 도 21에 도시된 파트 1 블록 인터리버B(632)에서 수행된 인터리빙 동작을 역으로 수행하여 파트 1에 의해 디인터리빙되는 LLR 값들을 디인터리빙할 수 있다.

스위칭부(2921)는 LLR 값들이 특정한 방식으로 디인터리빙되도록 스위칭 동작을 수행할 수 있다.

구체적으로, 스위칭부(2921)는 송신 장치(1000)에서 비트들을 타입 A 방식으로 인터리빙한 경우, 파트 1에 의해 디인터리빙되는 LLR 값들이 파트 1 블록 디인터리버A(2931)로 출력되도록, 스위칭 동작을 수행할 수 있다.

또한, 스위칭부(2921)는 송신 장치(1000)에서 비트들을 타입 B 방식으로 인터리빙한 경우, 파트 1에 의해 디인터리빙되는 LLR 값들이 파트 1 블록 디인터리버B(2932)로 출력되도록, 스위칭 동작을 수행할 수 있다.

한편, 도 30을 참조하면, 파트 디바이더(2910)에서 출력되는 파트 2에 의해 인터리빙된 LLR 값들은 별도의 디인터리버를 거치지 않고 결합부(2940)로 입력됨을 알 수 있다. 이는 도 21에서 파트 2에 해당하는 비트들은 실질적으로 인터리빙되지 않기 때문이다.

결합부(2940)는 파트 디바이더(290)에 의해 구분된 값들을 다시 결합하여, 구분되기 이전의 길이를 갖는 값들을 출력한다.

구체적으로, 결합부(2940)는 파트 디바이더(2910)에서 출력되는 LLR 값들을 파트 1 블록 디인터리버A(2931) 또는 파트 1 블록 디인터리버B(2932)에서 출력되는 LLR 값들 이후에 부가할 수 있다.

한편, 블록 디인터리버(2721)는 도 31과 같이, 파트 디바이더(3010), 스위칭부(3020), 파트 1 블록 디인터리버A(3031), 파트 1 블록 디인터리버B(3032), 파트 2 블록 디인터리버(3033) 및 결합부(3040)를 포함할 수 있다.

구체적으로, 도 31과 같은 블록 디인터리버(2721)는 블록 인터리버(423)가 도 22와 같은 구성요소를 이용하여 블록 인터리빙을 수행한 경우에 이용될 수 있다.

파트 디바이더(3010)는 LLR 값에서 파트 1에 의해 디인터리빙되는 부분과 파트 2에 의해 디인터리빙되는 부분을 구분한다.

파트 1 블록 디인터리버A(3031)는 파트 1에 의해 디인터리빙되는 LLR 값들을 디인터리빙한다.

구체적으로, 파트 1 블록 디인터리버A(3031)는 도 22에 도시된 파트 1 블록 인터리버A(731)에서 수행된 인터리빙 동작을 역으로 수행하여 파트 1에 의해 디인터리빙되는 LLR 값들을 디인터리빙할 수 있다.

파트 1 블록 디인터리버B(3032)는 파트 1에 의해 디인터리빙되는 LLR 값들을 디인터리빙한다.

구체적으로, 파트 1 블록 디인터리버B(3032)는 도 22에 도시된 파트 1 블록 인터리버B(732)에서 수행된 인터리빙 동작을 역으로 수행하여 파트 1에 의해 디인터리빙되는 LLR 값들을 디인터리빙할 수 있다.

파트 2 블록 디인터리버(3033)는 파트 2에 의해 디인터리빙되는 LLR 값들을 디인터리빙한다.

구체적으로, 파트 2 블록 디인터리버B(3033)는 도 22에 도시된 파트 2 블록 인터리버(733)에서 수행된 인터리빙 동작을 역으로 수행하여 파트 2에 의해 디인터리빙되는 LLR 값들을 디인터리빙할 수 있다.

스위칭부(3020)는 LLR 값들이 특정한 방식으로 디인터리빙되도록 스위칭 동작을 수행할 수 있다.

구체적으로, 스위칭부(3020)는 송신 장치(1000)에서 비트들을 타입 A 방식으로 인터리빙한 경우, 파트 1에 의해 디인터리빙되는 비트 그룹에 대응되는 값들이 파트 1 블록 디인터리버A(3031)로 출력되도록, 스위칭 동작을 수행할 수 있다.

또한, 스위칭부(3020)는 송신 장치(1000)에서 비트들을 타입 B 방식으로 인터리빙한 경우, 파트 1에 의해 디인터리빙되는 비트 그룹에 대응되는 값들이 파트 1 블록 디인터리버 B(3032)로 출력되도록, 스위칭 동작을 수행할 수 있다.

결합부(3040)는 파트 디바이더(3010)에 의해 구분된 값들을 다시 결합하여, 구분되기 이전의 길이를 갖는 값들을 출력한다.

구체적으로, 결합부(3040)는 파트 2 블록 디인터리버(3033)에서 출력되는 LLR 값들을 파트 1 블록 디인터리버A(3031)에서 출력되는 LLR 값들 이후에 부가할 수 있다.

또한, 결합부(3040)는 파트 2 블록 디인터리버(3033)에서 출력되는 LLR 값들을 파트 1 블록 디인터리버A(3031)에서 출력되는 LLR 값들 이후에 부가할 수 있다.

한편, 블록 디인터리버(2721)는 도 32와 같이, 파트 디바이더(3110), 파트 1 블록 디인터리버(3120), 이너 블록 인터리버(3130), 파트 2 블록 인터리버(3140) 및 결합부(3150)를 포함할 수 있다.

구체적으로, 도 32와 같은 블록 디인터리버(2721)는 블록 인터리버(423)가 도 23과 같은 구성요소를 이용하여 블록 인터리빙을 수행한 경우에 이용될 수 있다.

파트 디바이더(3110)는 LLR 값에서 파트 1에 의해 디인터리빙되는 부분과 파트 2에 의해 디인터리빙되는 부분을 구분한다.

파트 1 블록 디인터리버(3120)는 파트 1에 의해 디인터리빙되는 LLR 값들을 디인터리빙한다.

구체적으로, 파트 1 블록 디인터리버(3120)는 도 23에 도시된 파트 1 블록 인터리버(830)에서 수행된 인터리빙 동작을 역으로 수행하여 파트 1에 의해 디인터리빙되는 LLR 값들을 디인터리빙할 수 있다.

이너 블록 디인터리버(3130)는 디인터리빙된 파트 1에 해당하는 LLR 값들을 디인터리빙한다.

구체적으로, 이너 블록 디인터리버(3130)는 도 23에 도시된 이너 블록 인터리버(820)에서 수행된 인터리빙 동작을 역으로 수행하여 디인터리빙된 파트 1에 해당하는 LLR 값들을 비트 그룹 단위로 디인터리빙할 수 있다.

파트 2 블록 디인터리버(3140)는 파트 2에 의해 디인터리빙되는 LLR 값들을 디인터리빙한다.

구체적으로, 파트 2 블록 디인터리버(3140)는 도 23에 도시된 파트 2 블록 인터리버(840)에서 수행된 인터리빙 동작을 역으로 수행하여 파트 2에 의해 디인터리빙되는 LLR 값들을 디인터리빙할 수 있다.

결합부(3150)는 파트 디바이더(3110)에 의해 구분된 값들을 다시 결합하여, 구분되기 이전의 길이를 갖는 값들을 출력한다.

구체적으로, 결합부(3150)는 파트 2 블록 디인터리버(3140)에서 출력되는 LLR 값들을 이너 블록 디인터리버(3130)에서 출력되는 LLR 값들 이후에 부가할 수 있다.

그룹 디인터리버(2722)는 블록 디인터리버(2721)의 출력 값을 디인터리빙하고 이를 패리티 디인터리버(2723)로 출력한다.

구체적으로, 그룹 디인터리버(2722)는 송신 장치(1000)에 구비된 그룹 인터리버(422)에 대응되는 구성요소로, 그룹 인터리버(422)에서 수행된 인터리빙 동작을 역으로 수행할 수 있다.

즉, 그룹 디인터리버(2722)는 그룹 인터리버(422)에서 수행된 인터리빙 동작을 역으로 수행하여, 복수의 비트 그룹에 대응되는 LLR 값들의 순서를 비트 그룹 단위로 재정렬할 수 있다.

구체적으로, 그룹 인터리버(422)가 표 9 내지 표 18에 기초하여 인터리빙을 수행한 경우, 그룹 디인터리버(2722)는 표 9 내지 표 18에 기초한 인터리빙 동작을 역으로 수행하여 그룹 인터리빙되기 전의 비트들의 순서를 갖는 LLR 값들을 출력할 수 있다.

일 예로, 2/15의 코드 레이트로 LDPC 정보어 비트들이 인코딩되어 64800의 길이를 갖는 LDPC 코드워드를 생성하고, LDPC 코드워드 비트들이 QPSK로 변조되는 경우를 가정한다.

이에 따라, 그룹 디인터리버(2722)는 표 9에 기초한 인터리빙 동작을 역으로 수행하여 그룹 인터리빙되기 전의 비트들의 순서를 갖는 LLR 값들을 출력할 수 있다.

예를 들어, 그룹 디인터리버(2722)는 0 번째 비트 그룹에 대응되는 LLR 값들을 70 번째 비트 그룹에 대응되는 위치로, 1 번째 비트 그룹에 대응되는 LLR 값들을 149 번째 비트 그룹에 대응되는 위치로,…, 178 번째 비트 그룹에 대응되는 값들을 38 번째 비트 그룹에 대응되는 위치로, 179 번째 비트 그룹에 대응되는 LLR 값들을 17 번째 비트 그룹에 대응되는 위치로 디인터리빙하여, 그룹 인터리빙되기 전의 비트들의 순서를 갖는 LLR 값들을 출력할 수 있다.

이를 위해, 수신 장치(2000)는 송신 장치(1000)에서 수행한 그룹 인터리빙 방식에 대한 정보를 기저장하고 있을 수 있다.

한편, 상술한 예예서는 수신 장치(2000)가 송신 장치(1000)에서 수행된 블록 인터리빙 방식의 타입 각각에 대응되는 블록 디인터리버 즉, 타입 A 방식에 따른 디인터리빙을 수행하기 위한 타입 A 블록 디인터리버 및 타입 B 방식에 따른 디인터리빙을 수행하기 위한 타입 B 블록 디인터리버를 포함하는 것으로 설명하였으나, 이는 일 예에 불과하다.

즉, 수신 장치(2000)는 하나의 타입의 블록 디인터리버만을 구비하여, 송신 장치(1000)에서 전송한 신호를 처리할 수도 있다.

이를 위해, 블록 디인터리버(2721)는 도 33과 같이, 파트 디바이더(3210), 파트 1 블록 디인터리버(3220), 파트 2 블록 인터리버(3230) 및 결합부(3240)를 포함할 수 있다.

파트 디바이더(3210)는 LLR 값에서 파트 1에 의해 디인터리빙되는 부분과 파트 2에 의해 디인터리빙되는 부분을 구분한다.

파트 1 블록 디인터리버(3220)는 파트 1에 의해 디인터리빙되는 LLR 값들을 디인터리빙한다.

구체적으로, 파트 1 블록 디인터리버(3220)는 타입 A 인터리빙 방식에 대응되는 디인터리빙 방식으로 파트 1에 해당하는 LLR 값들을 디인터리빙할 수 있다. 즉, 파트 1 블록 디인터리버(3220)는 타입 A 방식에 따른 인터리빙 동작을 역으로 수행하여 파트 1에 해당하는 LLR 값들을 디인터리빙할 수 있다.

또는, 파트 1 블록 디인터리버(3220)는 타입 B 인터리빙 방식에 대응되는 디인터리빙 방식으로 파트 1에 해당하는 LLR 값들을 디인터리빙할 수 있다. 즉, 파트 1 블록 디인터리버(3220)는 타입 B 방식에 따른 인터리빙 동작을 역으로 수행하여 파트 1에 해당하는 LLR 값들을 디인터리빙할 수 있다.

파트 2 블록 디인터리버(3230)는 파트 2에 의해 디인터리빙되는 LLR 값들을 디인터리빙한다.

이 경우, 파트 2 블록 디인터리버(3230)는 파트 1 블록 디인터리버(3220)에서 이용된 타입과 동일한 타입의 방식으로 파트 2에 해당하는 LLR 값들을 디인터리빙할 수 있다.

즉, 파트 2 블록 디인터리버(3230)는 파트 1 블록 디인터리버(3220)에서 타입 A 방식에 따른 디인터리빙을 수행한 경우, 타입 A 방식에 따라 파트 2에 해당하는 LLR 값들을 디인터리빙할 수 있다.

또한, 파트 2 블록 디인터리버(3230)는 파트 1 블록 디인터리버(3220)에서 타입 B 방식에 따른 디인터리빙을 수행한 경우, 타입 B 방식에 따라 파트 2에 해당하는 LLR 값들을 디인터리빙할 수 있다.

결합부(3240)는 파트 디바이더(3210)에 의해 구분된 값들을 다시 결합하여, 구분되기 이전의 길이를 갖는 값들을 출력한다.

구체적으로, 결합부(3240)는 파트 2 블록 디인터리버(3230)에서 출력되는 LLR 값들을 파트 1 블록 디인터리버(3220)에서 출력되는 LLR 값들 이후에 부가할 수 있다.

이 경우, 그룹 디인터리버(2722)는 표 9 내지 표 18 외에 표 21 내지 표 30에서 정의되는 인터리빙 방식을 참조하여, 디인터리빙을 수행할 수 있다.

여기에서, 표 21은 2/15, 3/15, 4/15, 5/15, 6/15, 7/15, 8/15, 9/15, 10/15, 11/15, 12/15, 13/15의 코드 레이트로 LDPC 정보어 비트들이 인코딩되어 64800의 길이를 갖는 LDPC 코드워드를 생성되고, 비트들이 QPSK로 변조되는 경우의, π(j)를 정의하기 위해 이용되는 그룹 인터리빙 패턴을 나타낸다.

[표 21]

그리고 표 22는 2/15, 3/15, 4/15, 5/15, 6/15, 7/15, 8/15, 9/15, 10/15, 11/15, 12/15, 13/15의 코드 레이트로 LDPC 정보어 비트들이 인코딩되어 64800의 길이를 갖는 LDPC 코드워드를 생성되고, 비트들이 16-QAM으로 변조되는 경우의, π(j)를 정의하기 위해 이용되는 그룹 인터리빙 패턴을 나타낸다.

[표 22]

그리고 표 23은 2/15, 3/15, 4/15, 5/15, 6/15, 7/15, 8/15, 9/15, 10/15, 11/15, 12/15, 13/15의 코드 레이트로 LDPC 정보어 비트들이 인코딩되어 64800의 길이를 갖는 LDPC 코드워드를 생성되고, 비트들이 64-QAM으로 변조되는 경우의, π(j)를 정의하기 위해 이용되는 그룹 인터리빙 패턴을 나타낸다.

[표 23]

그리고 표 24는 2/15, 3/15, 4/15, 5/15, 6/15, 7/15, 8/15, 9/15, 10/15, 11/15, 12/15, 13/15의 코드 레이트로 LDPC 정보어 비트들이 인코딩되어 64800의 길이를 갖는 LDPC 코드워드를 생성되고, 비트들이 256-QAM으로 변조되는 경우의, π(j)를 정의하기 위해 이용되는 그룹 인터리빙 패턴을 나타낸다.

[표 24]

그리고 표 25는 2/15, 3/15, 4/15, 5/15, 6/15, 7/15, 8/15, 9/15, 10/15, 11/15, 12/15, 13/15의 코드 레이트로 LDPC 정보어 비트들이 인코딩되어 64800의 길이를 갖는 LDPC 코드워드를 생성되고, 비트들이 1024-QAM으로 변조되는 경우의, π(j)를 정의하기 위해 이용되는 그룹 인터리빙 패턴을 나타낸다.

[표 25]

그리고 표 26은 2/15, 3/15, 4/15, 5/15, 6/15, 7/15, 8/15, 9/15, 10/15, 11/15, 12/15, 13/15의 코드 레이트로 LDPC 정보어 비트들이 인코딩되어 64800의 길이를 갖는 LDPC 코드워드를 생성되고, 비트들이 4096-QAM으로 변조되는 경우의, π(j)를 정의하기 위해 이용되는 그룹 인터리빙 패턴을 나타낸다.

[표 26]

그리고 표 27은 2/15, 3/15, 4/15, 5/15, 6/15, 7/15, 8/15, 9/15, 10/15, 11/15, 12/15, 13/15의 코드 레이트로 LDPC 정보어 비트들이 인코딩되어 16200의 길이를 갖는 LDPC 코드워드를 생성되고, 비트들이 QPSK로 변조되는 경우의, π(j)를 정의하기 위해 이용되는 그룹 인터리빙 패턴을 나타낸다.

[표 27]

그리고 표 28은 2/15, 3/15, 4/15, 5/15, 6/15, 7/15, 8/15, 9/15, 10/15, 11/15, 12/15, 13/15의 코드 레이트로 LDPC 정보어 비트들이 인코딩되어 16200의 길이를 갖는 LDPC 코드워드를 생성되고, 비트들이 16-QAM으로 변조되는 경우의, π(j)를 정의하기 위해 이용되는 그룹 인터리빙 패턴을 나타낸다.

[표 28]

그리고 표 29는 2/15, 3/15, 4/15, 5/15, 6/15, 7/15, 8/15, 9/15, 10/15, 11/15, 12/15, 13/15의 코드 레이트로 LDPC 정보어 비트들이 인코딩되어 16200의 길이를 갖는 LDPC 코드워드를 생성되고, 비트들이 64-QAM으로 변조되는 경우의, π(j)를 정의하기 위해 이용되는 그룹 인터리빙 패턴을 나타낸다.

[표 29]

그리고 표 30은 2/15, 3/15, 4/15, 5/15, 6/15, 7/15, 8/15, 9/15, 10/15, 11/15, 12/15, 13/15의 코드 레이트로 LDPC 정보어 비트들이 인코딩되어 16200의 길이를 갖는 LDPC 코드워드를 생성되고, 비트들이 256-QAM으로 변조되는 경우의, π(j)를 정의하기 위해 이용되는 그룹 인터리빙 패턴을 나타낸다.

[표 30]

구체적으로, 그룹 디인터리버(2722)는 블록 디인터리버(2721)가 하나의 타입에 따른 방식으로 디인터리빙을 수행할 때, 해당 디인터리빙 방식이 표 19 및 표 20에서 정의된 방식과 일치하는 경우, 표 9 내지 표 18에 기초한 인터리빙 방식을 역으로 수행할 수 있다.

다만, 그룹 디인터리버(2722)는 블록 디인터리버(2721)가 하나의 타입에 따른 방식으로 디인터리빙을 수행할 때, 해당 디인터리빙 방식이 표 19 및 표 20에서 정의된 방식과 일치하지 않는 경우, 표 21 내지 표 30에 기초한 인터리빙 방식을 역으로 수행할 수 있다.

예를 들어, 블록 디인터리버(2721)가 타입 A 방식에 대응되는 방식으로 디인터리빙을 수행하는 경우를 가정한다.

그리고, 5/15의 코드 레이트로 LDPC 정보어 비트들이 인코딩되어 64800의 길이를 갖는 LDPC 코드워드가 생성되고, LDPC 코드워드 비트들이 QPSK로 변조된 경우를 가정한다.

이 경우, 블록 인터리버(423)는 타입 A 방식에 따라 비트들을 인터리빙한다.

따라서, 블록 디인터리버(2721)는 타입 A 방식에 따른 디인터리빙을 수행하고, 그룹 디인터리버(2722)는 표 9에 기초한 인터리빙 동작을 역으로 수행하여 그룹 인터리빙되기 전의 순서를 갖는 LLR 값들을 출력할 수 있다.

한편, 5/15의 코드 레이트로 LDPC 정보어 비트들이 인코딩되어 64800의 길이를 갖는 LDPC 코드워드가 생성되고, LDPC 코드워드 비트들이 16-QAM으로 변조된 경우를 가정한다.

이 경우, 블록 인터리버(423)는 타입 B 방식에 따라 비트들을 인터리빙한다.

이때, 블록 디인터리버(2721)는 타입 A 방식에 따른 디인터리빙을 수행한다는 점에서, 타입 A 방식에 따라 LLR 값들이 디인터리빙된 결과는 타입 B 방식에 따라 LLR 값들이 디인터리빙된 결과와 다르게 된다.

이 경우, 그룹 디인터리버(2722)는 표 22에 기초한 인터리빙 동작을 역으로 수행하여, LLR 값들을 디인터리빙을 수행할 수 있다.

즉, 블록 디인터리버(2721)가 타입 B 방식에 따른 디인터리빙을 수행하고, 그룹 디인터리버(2722)가 표 10 에 기초한 디인터리빙을 수행하는 경우와 동일한 LLR 값을 출력하기 위해, 그룹 디인터리버(2722)는 표 22에 기초한 인터리빙 동작을 역으로 수행하여 그룹 인터리빙되기 전의 순서를 갖는 LLR 값들을 출력할 수 있다.

패리티 디인터리버(2723)는 그룹 디인터리버(2722)의 출력 값에 대해 패리티 디인터리빙을 수행하고, 이를 LDPC 디코더(2730)로 출력한다.

구체적으로, 패리티 디인터리버(2723)는 송신 장치(1000)에 구비된 패리티 인터리버(421)에 대응되는 구성요소로, 패리티 인터리버(421)에서 수행된 인터리빙 동작을 역으로 수행할 수 있다.

즉, 패리티 디인터리버(2723)는 그룹 디인터리버(2722)에서 출력되는 LLR 값들 중 패리티 비트들에 대응되는 LLR 값을 디인터리빙할 수 있다.

다만, 패리티 디인터리버(2723)는 LDPC 디코더(2730)의 복호 방법 및 구현에 따라 생략될 수 있다.

LDPC 디코더(2730)는 패리티 디인터리버(2723)에서 출력되는 LLR 값에 기초하여 LDPC 디코딩을 수행할 수 있다.

구체적으로, LDPC 디코더(2730)는 송신 장치(1000)의 LDPC 인코더(410)에 대응되는 구성요소로, LDPC 인코더(410)에 대응되는 동작을 수행할 수 있다. 이를 위해, 수신 장치(2000)는 송신 장치(1000)에서 LDPC 인코딩을 수행하기 위해 이용하였던 파라미터에 대한 정보를 기저장하고 있을 수 있다.

예를 들어, LDPC 디코더(2730)는 합곱 알고리즘에 기반한 반복 복호 방식에 기초하여 패리티 디인터리버(2723)에서 출력되는 LLR 값에 기초하여 LDPC 디코딩을 수행하고, LDPC 디코딩에 따라 에러가 정정된 정보어 비트들을 출력할 수 있다.

다만, 경우에 따라, 송신 장치(1000)에서 LDPC 인코딩 전 정보어 비트들을 아우터 인코딩하는 경우, 수신 장치(2000)는 LDPC 디코딩에 따라 복원된 LDPC 정보어 비트들에 포함된 패리티 체크 비트들을 이용하여 정보어 비트들에 대한 에러를 정정하기 위한 아우터 디코더(미도시)를 더 포함할 수 있다.

도 33은 본 발명의 일 실시 예에 따른 리피티션 방법을 설명하기 위한 흐름도이다.

먼저, 입력 비트들을 인코딩하여 패리티 비트들을 생성한다(S3310).

이후, 패리티 비트들에서 펑처링되는 비트들의 수를 산출하고, 산출된 비트들의 수에 기초하여 상기 패리티 비트들을 펑처링한다(S3320).

그리고, 리피티션 패턴에 기초하여 입력 비트들 및 패리티 비트들을 포함하는 LDPC 코드워드에서 적어도 일부 비트들을 선택하여 패리티 비트들 이후에 부가한다(S3330). 여기에서, 리피티션 패턴은 LDPC 코드워드를 구성하는 복수의 비트 그룹 중 리피티션되는 비트 그룹을 선택하기 위한 패턴이다.

한편, S3320 단계는 산출된 펑처링되는 비트들의 수 N_punc가 양의 정수인 경우 패리티 비트들에서 산출된 수만큼의 비트들을 펑처링하고, 산출된 펑처링되는 비트들의 수 N_punc가 음의 정수인 경우 펑처링을 수행하지 않는다.

이 경우, S3320 단계는 N_punc가 음의 정수인 경우, -N_punc 개의 비트들을 리피티션되는 비트들의 수로 판단하고, 판단된 수만큼의 비트들을 LDPC 코드워드에서 선택할 수 있다.

구체적으로, 수학식 4에 기초하여 LDPC 코드워드를 구성하는 복수의 비트 그룹 중 모든 비트들이 리피티션되는 비트들로 구성된 비트 그룹의 수 N_rep를 산출할 수 있다.

그리고, 리피티션 패턴은, 표 1에 의해 정의될 수 있다.

이 경우, S3330 단계는 리피티션 패턴에 기초하여 복수의 비트 그룹 중 π_R(0) 번째 비트 그룹, π_R(1) 번째 비트 그룹,..., π_R(N_rep-1) 번째 비트 그룹에 포함된 비트들을 리피티션되는 비트들로 선택하고, π_R(N_rep) 번째 비트 그룹의 첫 번째 비트부터 N_repeat-360×N_rep 개의 비트들을 리피티션되는 비트들로 추가적으로 선택할 수 있다.

한편, 구체적인 리피티션 방법에 대해서는 상술한바 있다.

한편, 본 발명에 따른 리피티션 방법을 순차적으로 수행하는 프로그램이 저장된 비일시적 판독 가능 매체(non-transitory computer readable medium)가 제공될 수 있다.

비일시적 판독 가능 매체란 레지스터, 캐쉬, 메모리 등과 같이 짧은 순간 동안 데이터를 저장하는 매체가 아니라 반영구적으로 데이터를 저장하며, 기기에 의해 판독(reading)이 가능한 매체를 의미한다. 구체적으로는, 상술한 다양한 어플리케이션 또는 프로그램들은 CD, DVD, 하드 디스크, 블루레이 디스크, USB, 메모리카드, ROM 등과 같은 비일시적 판독 가능 매체에 저장되어 제공될 수 있다.

또한, 송신 장치 및 수신 장치에 대해 도시한 상술한 블록도에서는 버스(bus)를 미도시하였으나, 송신 장치 및 수신 장치에서 각 구성요소간의 통신은 버스를 통해 이루어질 수도 있다. 또한, 각 장치에는 상술한 다양한 동작을 수행하는 CPU, 마이크로 프로세서 등과 같은 프로세서가 더 포함될 수도 있으며, 각 장치에는 상술한 다양한 동작을 수행하기 위한 메모리가 더 포함될 수도 있다.

또한, 본 발명의 실시 예에서 "모듈", "유닛", "부(part)" 등과 같은 용어는 적어도 하나의 기능이나 동작을 수행하는 구성요소를 지칭하기 위한 용어이며, 이러한 구성요소는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다. 또한, 복수의 "모듈", "유닛", "부(part)” 등은 각각이 개별적인 특정한 하드웨어로 구현될 필요가 있는 경우를 제외하고는, 적어도 하나의 모듈이나 칩으로 일체화되어 적어도 하나의 프로세서(미도시)로 구현될 수 있다.

또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.

Claims

송신 장치에 있어서
입력 비트들을 인코딩하여 패리티 비트들을 생성하는 LDPC(Low density parity check)인코더;
상기 패리티 비트들에서 펑처링되는 비트들의 수를 산출하고, 상기 산출된 비트들의 수에 기초하여 상기 패리티 비트들을 펑처링하는 펑처링부; 및,
리피티션 패턴에 기초하여 상기 입력 비트들 및 상기 패리티 비트들을 포함하는 LDPC 코드워드에서 적어도 일부 비트들을 선택하여 상기 패리티 비트들 이후에 부가하는 리피티션부;를 포함하며,
상기 리피티션 패턴은,
상기 LDPC 코드워드를 구성하는 복수의 비트 그룹 중 리피티션되는 비트 그룹을 선택하기 위한 패턴이며,
상기 리피티션부는,
상기 산출된 펑처링되는 비트들의 수 N_punc가 음의 정수인 경우, 상기 -N_punc 개의 비트들을 리피티션되는 비트들의 수로 판단하고, 상기 판단된 수만큼의 비트들을 상기 LDPC 코드워드에서 선택하는 송신 장치.
제1항에 있어서,
상기 펑처링부는,
상기 산출된 펑처링되는 비트들의 수 N_punc가 양의 정수인 경우 상기 패리티 비트들에서 상기 산출된 수만큼의 비트들을 펑처링하고, 상기 산출된 펑처링되는 비트들의 수 N_punc가 음의 정수인 경우 상기 펑처링을 수행하지 않는, 송신 장치.
삭제
제1항에 있어서,
상기 리피티션부는,
하기의 수학식에 기초하여 상기 LDPC 코드워드를 구성하는 복수의 비트 그룹 중 모든 비트들이 리피티션되는 비트들로 구성된 비트 그룹의 수 N_rep를 산출하는, 송신 장치:

여기에서, N_repeat=-N_punc이다.
제4항에 있어서,
상기 리피티션 패턴은, 하기의 테이블에 의해 정의되는, 송신 장치.

여기에서, π_R(j)는 리피티션되는 j 번째 비트 그룹의 리피티션 패턴 오더이 다.
제5항에 있어서,
상기 리피티션부는,
상기 리피티션 패턴에 기초하여 상기 복수의 비트 그룹 중 π_R(0) 번째 비트 그룹, π_R(1) 번째 비트 그룹,...,π_R(N_rep-1) 번째 비트 그룹에 포함된 비트들을 리피티션되는 비트들로 선택하는, 송신 장치.
제6항에 있어서,
상기 리피티션부는,
π_R(N_rep) 번째 비트 그룹의 첫 번째 비트부터 N_repeat-360×N_rep 개의 비트들을 리피티션되는 비트들로 추가적으로 선택하는, 송신 장치.
송신 장치의 리피티션 방법에 있어서
입력 비트들을 인코딩하여 패리티 비트들을 생성하는 단계;
상기 패리티 비트들에서 펑처링되는 비트들의 수를 산출하고, 상기 산출된 비트들의 수에 기초하여 상기 패리티 비트들을 펑처링하는 단계; 및,
리피티션 패턴에 기초하여 상기 입력 비트들 및 상기 패리티 비트들을 포함하는 LDPC 코드워드에서 적어도 일부 비트들을 선택하여 상기 패리티 비트들 이후에 부가하는 단계;를 포함하며,
상기 리피티션 패턴은,
상기 LDPC 코드워드를 구성하는 복수의 비트 그룹 중 리피티션되는 비트 그룹을 선택하기 위한 패턴이며,
상기 부가하는 단계는,
상기 산출된 펑처링되는 비트들의 수 N_punc가 음의 정수인 경우, 상기 -N_punc 개의 비트들을 리피티션되는 비트들의 수로 판단하고, 상기 판단된 수만큼의 비트들을 상기 LDPC 코드워드에서 선택하는 리피티션 방법.
제8항에 있어서,
상기 펑처링하는 단계는,
상기 산출된 펑처링되는 비트들의 수 N_punc가 양의 정수인 경우 상기 패리티 비트들에서 상기 산출된 수만큼의 비트들을 펑처링하고, 상기 산출된 펑처링되는 비트들의 수 N_punc가 음의 정수인 경우 상기 펑처링을 수행하지 않는, 리피티션 방법.
삭제
제8항에 있어서,
상기 부가하는 단계는,
하기의 수학식에 기초하여 상기 LDPC 코드워드를 구성하는 복수의 비트 그룹 중 모든 비트들이 리피티션되는 비트들로 구성된 비트 그룹의 수 N_rep를 산출하는, 리피티션 방법:

여기에서, N_repeat=-N_punc이다.
제11항에 있어서,
상기 리피티션 패턴은, 하기의 테이블에 의해 정의되는, 리피티션 방법.

여기에서, π_R(j)는 리피티션되는 j 번째 비트 그룹의 리피티션 패턴 오더이다.
제12항에 있어서,
상기 부가하는 단계는,
상기 리피티션 패턴에 기초하여 상기 복수의 비트 그룹 중 π_R(0) 번째 비트 그룹, π_R(1) 번째 비트 그룹,..., π_R(N_rep-1) 번째 비트 그룹에 포함된 비트들을 리피티션되는 비트들로 선택하는, 리피티션 방법.
제13항에 있어서,
상기 부가하는 단계는,
π_R(N_rep) 번째 비트 그룹의 첫 번째 비트부터 N_repeat-360×N_rep 개의 비트들을 리피티션되는 비트들로 추가적으로 선택하는, 리피티션 방법.