KR102237834B1 - Thin Film Transistor Substrate Including Metal Oxide Semiconductor having Capping Layer - Google Patents
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Abstract
본 발명은 채널 영역의 일부에 캡핑층을 구비한 금속 산화물 반도체를 포함하는 평판 표시장치용 박막 트랜지스터 기판에 관한 것이다. 본 발명에 의한 박막 트랜지스터 기판은, 반도체 층, 캡핑층, 게이트 전극, 소스 전극 그리고 드레인 전극을 포함한다. 반도체 층은 기판 위에 배치되며, 중앙부에 정의된 채널 영역, 채널 영역의 일측변에 정의된 소스 영역 및 채널 영역의 타측변에 정의된 드레인 영역을 포함한다. 캡핑층은 채널 영역의 일부와 접촉하도록 배치된다. 게이트 전극은 게이트 절연막을 사이에 두고 채널 영역과 중첩한다. 소스 전극은 소스 영역과 접촉한다. 그리고 드레인 전극은 드레인 영역과 접촉한다.The present invention relates to a thin film transistor substrate for a flat panel display device including a metal oxide semiconductor having a capping layer in a portion of a channel region. The thin film transistor substrate according to the present invention includes a semiconductor layer, a capping layer, a gate electrode, a source electrode, and a drain electrode. The semiconductor layer is disposed on the substrate and includes a channel region defined in a central portion, a source region defined on one side of the channel region, and a drain region defined on the other side of the channel region. The capping layer is disposed to contact a portion of the channel region. The gate electrode overlaps the channel region with the gate insulating film therebetween. The source electrode contacts the source region. And the drain electrode contacts the drain region.
Description
본 발명은 채널 영역의 일부에 캡핑층을 구비한 금속 산화물 반도체를 포함하는 평판 표시장치용 박막 트랜지스터 기판에 관한 것이다. 특히, 본 발명은 평판 표시장치에 적용하는 금속 산화물 반도체를 포함하되, 채널 영역 일부와 직접 접촉하는 캡핑층을 더 구비하여, 전계 이동도를 향상한 박막 트랜지스터 기판에 관한 것이다.The present invention relates to a thin film transistor substrate for a flat panel display device including a metal oxide semiconductor having a capping layer in a portion of a channel region. In particular, the present invention relates to a thin film transistor substrate including a metal oxide semiconductor applied to a flat panel display device, and further comprising a capping layer in direct contact with a portion of a channel region to improve electric field mobility.
표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.The display device field has rapidly changed to a flat panel display device (FPD) that is thin, light, and capable of large area, replacing a bulky cathode ray tube (CRT). Flat panel displays include Liquid Crystal Display Device (LCD), Plasma Display Panel (PDP), Organic Light Emitting Display Device (OLED), and Electrophoretic Display Device. : ED).
능동형으로 구동하는 액정 표시장치, 유기발광 표시장치 및 전기영동 표시장치의 경우, 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 예를 들어, 액정표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다.In the case of an active liquid crystal display device, an organic light emitting display device, and an electrophoretic display device, a thin film transistor substrate including a thin film transistor allocated in a pixel region arranged in a matrix manner is disposed. For example, a liquid crystal display device (LCD) displays an image by adjusting the light transmittance of a liquid crystal using an electric field.
액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분한다. 수직 전계형 액정표시장치는 상 하부 기판에 대향하게 배치된 화소 전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twisted Nematic) 모드의 액정을 구동한다. 이러한 수직 전계형 액정표시장치는 개구율이 큰 장점을 가지는 반면, 시야각이 90도 정도로 좁은 단점이 있다.The liquid crystal display device is classified into a vertical electric field type and a horizontal electric field type according to the direction of the electric field driving the liquid crystal. A vertical electric field type liquid crystal display drives a TN (Twisted Nematic) mode liquid crystal by a vertical electric field formed between a pixel electrode and a common electrode disposed opposite to the upper and lower substrates. While such a vertical electric field type liquid crystal display device has an advantage of having a large aperture ratio, it has a disadvantage of having a viewing angle of about 90 degrees.
수평 전계형 액정표시장치는 하부 기판에 평행하게 배치된 화소 전극과 공통전극 사이에 수평 전계를 형성하여 인-플레인 스위치(In Plane Switching: IPS) 모드의 액정을 구동한다. 이러한 IPS 모드의 액정표시장치는 시야각이 160도 정도로 넓은 장점이 있으나, 개구율 및 투과율이 낮은 단점이 있다. 이러한 IPS 모드의 액정표시장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작하는 프린지 필드 스위칭(Fringe Field Switching: FFS) 방식의 액정표시장치가 제안되었다. A horizontal electric field type liquid crystal display drives a liquid crystal in an in-plane switching (IPS) mode by forming a horizontal electric field between a pixel electrode and a common electrode arranged parallel to a lower substrate. The IPS mode liquid crystal display has an advantage of having a wide viewing angle of about 160 degrees, but has a low aperture ratio and transmittance. In order to improve the disadvantages of the IPS mode liquid crystal display, a fringe field switching (FFS) liquid crystal display device operated by a fringe field has been proposed.
도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도이다.1 is a plan view illustrating a thin film transistor substrate having an oxide semiconductor layer included in a conventional fringe field type liquid crystal display device. FIG. 2 is a cross-sectional view of the thin film transistor substrate shown in FIG. 1 taken along line I-I'.
도 1 및 도 2에 도시된 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그 교차 구조에 의해 정의된 각 화소 영역 내에 형성된 박막 트랜지스터(T)를 구비한다.The thin film transistor substrate having a metal oxide semiconductor layer shown in FIGS. 1 and 2 is a gate wiring GL and a data wiring DL intersecting on a lower substrate SUB with a gate insulating layer GI interposed therebetween, and a cross structure thereof. A thin film transistor T formed in each pixel region defined by is provided.
박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기된 소스 전극(S), 소스 전극(S)과 대향하는 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하면 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 반도체 층(A)을 포함한다.The thin film transistor T includes a gate electrode G branched from the gate line GL, a source electrode S branched from the data line DL, a drain electrode D facing the source electrode S, and a gate. It includes a semiconductor layer (A) forming a channel between the source electrode (S) and the drain electrode (D) when overlapping the gate electrode (G) on the insulating layer (GI).
특히, 반도체 층(A)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼를 더 포함할 수도 있다.In particular, when the semiconductor layer (A) is formed of an oxide semiconductor material, it is advantageous for a large-area thin film transistor substrate having a large charging capacity due to its high charge mobility characteristics. However, the oxide semiconductor material may further include an etch stopper for protection from an etchant on the upper surface in order to secure the stability of the device.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(GI)을 관통하는 제1 게이트 패드 콘택홀(GH1)을 통해 게이트 패드 중간 단자(IGT)와 접촉한다. 게이트 패드 중간 단자(IGT)는 제1 보호막(PA1)과 제2 보호막(PA2)을 관통하는 제2 게이트 패드 콘택홀(GH2)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 제1 보호막(PA1) 및 제2 보호막(PA2)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.One end of the gate line GL includes a gate pad GP for receiving a gate signal from the outside. The gate pad GP contacts the gate pad intermediate terminal IGT through the first gate pad contact hole GH1 penetrating the gate insulating layer GI. The gate pad intermediate terminal IGT contacts the gate pad terminal GPT through the second gate pad contact hole GH2 penetrating the first passivation layer PA1 and the second passivation layer PA2. Meanwhile, a data pad DP for receiving a pixel signal from the outside is included at one end of the data line DL. The data pad DP contacts the data pad terminal DPT through the data pad contact hole DPH penetrating the first passivation layer PA1 and the second passivation layer PA2.
화소 영역에는 프린지 필드를 형성하도록 제2 보호막(PA2)을 사이에 두고 형성된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 공통 전극(COM)은 게이트 배선(GL)과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.In the pixel area, a pixel electrode PXL and a common electrode COM formed with the second passivation layer PA2 interposed therebetween are provided to form a fringe field. The common electrode COM is connected to the common wiring CL arranged in parallel with the gate wiring GL. The common electrode COM receives a reference voltage (or a common voltage) for driving the liquid crystal through the common line CL.
공통 전극(COM)과 화소 전극(PXL)의 위치 및 모양은 설계 환경과 목적에 맞추어 다양하게 형성할 수 있다. 공통 전극(COM)은 일정한 기준 전압이 인가되는 반면, 화소 전극(PXL)은 구현하고자 하는 비디오 데이터에 따라 수시로 변화하는 전압 값이 인가된다. 따라서, 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량이 발생할 수 있다. 이러한 기생 용량으로 인해 화질에 문제를 야기할 수 있기 때문에, 공통 전극(COM)을 먼저 형성하고, 화소 전극(PXL)을 최상위층에 형성하는 것이 바람직하다.The positions and shapes of the common electrode COM and the pixel electrode PXL may be variously formed according to a design environment and purpose. A constant reference voltage is applied to the common electrode COM, while a voltage value that changes at any time according to the video data to be implemented is applied to the pixel electrode PXL. Accordingly, parasitic capacitance may be generated between the data line DL and the pixel electrode PXL. Since such parasitic capacitance may cause a problem in image quality, it is preferable to first form the common electrode COM and then form the pixel electrode PXL on the uppermost layer.
즉, 데이터 배선(DL) 및 박막 트랜지스터(T)를 덮는 제1 보호막(PA1) 위에 유전율이 낮은 유기물질을 두껍게 형성한 평탄화 막(PAC)을 형성한 후에, 공통 전극(COM) 형성한다. 그리고 공통 전극(COM)을 덮는 제2 보호막(PA2)을 형성 한 후, 공통 전극(COM)과 중첩하는 화소 전극(PXL)을 제2 보호막(PA2) 위에 형성한다. 이러한 구조에서는 화소 전극(PXL)이 데이터 배선(DL)과 제1 보호막(PA1), 평탄화막(PAC), 그리고 제2 보호막(PA2)에 의해 이격되므로 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량을 줄일 수 있다.That is, after forming a planarization layer PAC formed by thickly forming an organic material having a low dielectric constant on the first passivation layer PA1 covering the data line DL and the thin film transistor T, the common electrode COM is formed. In addition, after forming the second passivation layer PA2 covering the common electrode COM, a pixel electrode PXL overlapping the common electrode COM is formed on the second passivation layer PA2. In this structure, since the pixel electrode PXL is separated by the data line DL, the first passivation layer PA1, the planarization layer PAC, and the second passivation layer PA2, the data line DL and the pixel electrode PXL are separated. In between, the parasitic capacity can be reduced.
공통 전극(COM)은 화소 영역의 형태에 대응하는 장방형으로 형성되고, 화소 전극(PXL)은 다수 개의 선분 형상으로 형성된다. 특히, 화소 전극(PXL)은 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 수직 상으로 중첩하는 구조를 갖는다. 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.The common electrode COM is formed in a rectangular shape corresponding to the shape of the pixel area, and the pixel electrode PXL is formed in the shape of a plurality of line segments. In particular, the pixel electrode PXL has a structure vertically overlapping the common electrode COM with the second passivation layer PA2 interposed therebetween. A fringe field is formed between the pixel electrode PXL and the common electrode COM, so that liquid crystal molecules arranged in a horizontal direction between the thin film transistor substrate and the color filter substrate rotate due to dielectric anisotropy. In addition, the light transmittance through the pixel region is changed according to the degree of rotation of the liquid crystal molecules, thereby implementing grayscale.
다른 평판표시장치의 예로, 전계발광 표시장치가 있다. 전계발광 표시장치는 발광층의 재료에 따라 무기 전계발광 표시장치와 유기발광 다이오드 표시장치로 대별되며 스스로 발광하는 자발광소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.An example of another flat panel display device is an electroluminescent display device. Electroluminescent display devices are roughly classified into inorganic electroluminescent display devices and organic light emitting diode display devices according to the material of the light emitting layer, and are self-luminous devices that emit light by themselves. They have a fast response speed, and have great luminous efficiency, luminance, and viewing angles.
유기발광 다이오드는 전계발광하는 유기 전계발광 화합물층과, 유기 전계발광 화합물층을 사이에 두고 대향하는 캐소드 전극(Cathode) 및 애노드 전극(Anode)을 포함한다. 유기 전계발광 화합물층은 정공주입층(Hole injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron injection layer, EIL)을 포함한다.The organic light emitting diode includes an organic electroluminescent compound layer that emits light, and a cathode electrode and an anode electrode facing each other with the organic electroluminescent compound layer therebetween. The organic electroluminescent compound layer includes a hole injection layer (HIL), a hole transport layer (HTL), an emission layer (EML), an electron transport layer (ETL), and an electron injection layer. layer, EIL).
유기발광 다이오드는 애노드 전극(Anode)과 캐소드 전극(Cathode)에 주입된 정공과 전자가 발광층에서 재결합할 때의 여기 과정에서 여기자(excition)가 형성되고 여기자로부터의 에너지로 인하여 발광한다. 유기발광다이오드 표시장치는 유기발광다이오드의 발광층에서 발생하는 빛의 양을 전기적으로 제어하여 영상을 표시한다.In the organic light emitting diode, excitons are formed during the excitation process when holes and electrons injected into the anode and cathode are recombined in the emission layer and emit light due to energy from the excitons. An organic light emitting diode display device displays an image by electrically controlling an amount of light emitted from an emission layer of the organic light emitting diode.
전계발광소자인 유기발광 다이오드의 특징을 이용한 유기발광 다이오드 표시장치(Organic Light Emitting Diode display: OLEDD)에는 패시브 매트릭스 타입의 유기발광 다이오드 표시장치(Passive Matrix type Organic Light Emitting Diode display, PMOLED)와 액티브 매트릭스 타입의 유기발광 다이오드 표시장치(Active Matrix type Organic Light Emitting Diode display, AMOLED)로 대별된다.The organic light emitting diode display (OLEDD) using the characteristics of the organic light emitting diode that is an electroluminescent device includes a passive matrix type organic light emitting diode display (PMOLED) and an active matrix. It is roughly classified as an Active Matrix type Organic Light Emitting Diode display (AMOLED).
액티브 매트릭스 타입의 유기발광 다이오드 표시장치(AMOLED)는 박막 트랜지스터(Thin Film Transistor: 혹은 "TFT")를 이용하여 유기발광 다이오드에 흐르는 전류를 제어하여 화상을 표시한다.An active matrix type organic light emitting diode display (AMOLED) uses a thin film transistor (or "TFT") to control the current flowing through the organic light emitting diode to display an image.
도 3은 종래 기술에 의한 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타내는 평면도이다. 도 4는 도 3에서 절취선 II-II'로 자른 유기발광 다이오드 표시장치의 구조를 나타내는 단면도이다.3 is a plan view showing a structure of one pixel in an organic light emitting diode display according to the prior art. FIG. 4 is a cross-sectional view illustrating the structure of an organic light emitting diode display taken along line II-II' in FIG. 3.
도 3 및 4를 참조하면, 액티브 매트릭스 유기발광 다이오드 표시장치는 스위칭 박막 트랜지스터(ST), 스위칭 박막 트랜지스터와 연결된 구동 박막 트랜지스터(DT), 구동 박막 트랜지스터(DT)에 접속된 유기발광 다이오드(OLE)를 포함한다.3 and 4, the active matrix organic light emitting diode display includes a switching thin film transistor ST, a driving thin film transistor DT connected to the switching thin film transistor, and an organic light emitting diode OLE connected to the driving thin film transistor DT. Includes.
스위칭 박막 트랜지스터(ST)는 스캔 배선(SL)과 데이터 배선(DL)이 교차하는 부위에 형성되어 있다. 스위칭 박막 트랜지스터(ST)는 화소를 선택하는 기능을 한다. 스위칭 박막 트랜지스터(ST)는 스캔 배선(SL)에서 분기하는 게이트 전극(SG)과, 반도체 층(SA)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 그리고 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)에 의해 선택된 화소의 유기발광 다이오드(OLE)를 구동하는 역할을 한다.The switching thin film transistor ST is formed at a portion where the scan line SL and the data line DL cross each other. The switching thin film transistor ST serves to select a pixel. The switching thin film transistor ST includes a gate electrode SG branching from the scan line SL, a semiconductor layer SA, a source electrode SS, and a drain electrode SD. In addition, the driving thin film transistor DT serves to drive the organic light emitting diode OLE of the pixel selected by the switching thin film transistor ST.
구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도체 층(DA), 구동 전류 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 박막 트랜지스터(DT)의 드레인 전극(DD)은 유기발광 다이오드(OLE)의 애노드 전극(ANO)과 연결되어 있다. 애노드 전극(ANO)과 캐소드 전극(CAT) 사이에는 유기발광 층(OL)이 개재되어 있다. 캐소드 전극(CAT)은 기저 전압(VSS)에 연결된다.The driving thin film transistor DT includes a gate electrode DG connected to the drain electrode SD of the switching thin film transistor ST, a semiconductor layer DA, a source electrode DS connected to the driving current line VDD, and a drain. It includes an electrode DD. The drain electrode DD of the driving thin film transistor DT is connected to the anode electrode ANO of the organic light emitting diode OLE. The organic light emitting layer OL is interposed between the anode electrode ANO and the cathode electrode CAT. The cathode electrode CAT is connected to the ground voltage VSS.
또한, 액티브 매트릭스 유기발광 다이오드 표시장치의 기판(SUB) 상에 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)의 게이트 전극(SG, DG)이 형성되어 있다. 그리고 게이트 전극(SG, DG) 위에는 게이트 절연막(GI)이 덮고 있다. 게이트 전극(SG, DG)과 중첩되는 게이트 절연막(GI)의 일부에 반도체 층(SA, DA)이 형성되어 있다. 반도체 층(SA, DA) 위에는 일정 간격을 두고 소스 전극(SS, DS)과 드레인 전극(SD, DD)이 마주보고 형성된다. 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)은 게이트 절연막(GI)에 형성된 드레인 콘택홀(DH)을 통해 구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 접촉한다. 이와 같은 구조를 갖는 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)를 덮는 보호막(PAS)이 전면에 도포된다.Further, the switching thin film transistor ST and the gate electrodes SG and DG of the driving thin film transistor DT are formed on the substrate SUB of the active matrix organic light emitting diode display. In addition, the gate insulating film GI is covering the gate electrodes SG and DG. The semiconductor layers SA and DA are formed on a part of the gate insulating film GI overlapping the gate electrodes SG and DG. Source electrodes SS and DS and drain electrodes SD and DD are formed on the semiconductor layers SA and DA at regular intervals to face each other. The drain electrode SD of the switching thin film transistor ST contacts the gate electrode DG of the driving thin film transistor DT through the drain contact hole DH formed in the gate insulating layer GI. A protective film PAS covering the switching thin film transistor ST and the driving thin film transistor DT having such a structure is applied on the entire surface.
나중에 형성될 애노드 전극(ANO)의 영역에 해당하는 부분에 칼라 필터(CF)가 형성된다. 칼라 필터(CF)는 가급적 넓은 면적을 차지하도록 형성하는 것이 바람직하다. 예를 들어, 데이터 배선(DL), 구동 전류 배선(VDD) 및 전단의 스캔 배선(SL)의 많은 영역과 중첩하도록 형성하는 것이 바람직하다. 이와 같이 칼라 필터(CF)가 형성된 기판은 여러 구성요소들이 형성되어 표면이 평탄하지 못하고, 단차가 많이 형성되어 있다. 따라서, 기판의 표면을 평탄하게 할 목적으로 오버코트 층(OC)을 기판 전면에 도포한다.The color filter CF is formed in a portion corresponding to the area of the anode electrode ANO to be formed later. It is preferable to form the color filter CF to occupy as large an area as possible. For example, it is preferable to form the data line DL, the driving current line VDD, and the plurality of regions of the scan line SL at the front end to overlap each other. In the substrate on which the color filter CF is formed as described above, the surface of the substrate on which the color filter CF is formed is not flat and has many steps. Accordingly, the overcoat layer OC is applied to the entire surface of the substrate for the purpose of making the surface of the substrate flat.
그리고 오버코트 층(OC) 위에 유기발광 다이오드(OLE)의 애노드 전극(ANO)이 형성된다. 여기서, 애노드 전극(ANO)은 오버코트 층(OC) 및 보호막(PAS)에 형성된 화소 콘택 홀(PH)을 통해 구동 TFT(DT)의 드레인 전극(DD)과 연결된다.In addition, the anode electrode ANO of the organic light emitting diode OLE is formed on the overcoat layer OC. Here, the anode electrode ANO is connected to the drain electrode DD of the driving TFT DT through the pixel contact hole PH formed in the overcoat layer OC and the passivation layer PAS.
애노드 전극(ANO)이 형성된 기판 위에, 화소 영역을 정의하기 위해 스위칭 박막 트랜지스터(ST), 구동 TFT(DT) 그리고 각종 배선들(DL, SL, VDD)이 형성된 영역 위에 뱅크(BN)(혹은, 뱅크 패턴)를 형성한다.On the substrate on which the anode electrode ANO is formed, the bank BN (or, on the area where the switching thin film transistor ST, the driving TFT DT, and various wirings DL, SL, VDD) are formed to define a pixel area. Bank pattern).
뱅크(BN)에 의해 노출된 애노드 전극(ANO)이 발광 영역이 된다. 뱅크(BN)에 의해 노출된 애노드 전극(ANO) 위에 유기발광 층(OL)과 캐소드 전극층(CAT)이 순차적으로 적층된다. 유기발광 층(OL)은 백색광을 발하는 유기물질로 이루어진 경우, 아래에 위치한 칼라 필터(CF)에 의해 각 화소에 배정된 색상을 나타낸다. 도 4와 같은 구조를 갖는 유기발광 다이오드 표시장치는 아래 방향으로 발광하는 하부 발광(Bottom Emission) 표시 장치가 된다.The anode electrode ANO exposed by the bank BN becomes a light emitting area. An organic light emitting layer OL and a cathode electrode layer CAT are sequentially stacked on the anode electrode ANO exposed by the bank BN. When the organic light-emitting layer OL is made of an organic material emitting white light, the organic light-emitting layer OL represents a color assigned to each pixel by the color filter CF located below. The organic light emitting diode display having the structure as shown in FIG. 4 becomes a bottom emission display device that emits light in a downward direction.
상기와 같은 평판 표시장치에서 우수한 구동 특성을 갖도록 하기 위해, 박막 트랜지스터의 반도체 층(A)은 금속 산화물 반도체 물질로 형성하는 것이 바람직하다. 이상과 같이 전계 이동도를 향상하기 위해 산화물 반도체를 사용함에 있어서, 전이 금속물질의 조합을 어떻게 만드는가 하는 것에 초점을 두어 개발되었다. 그 결과로, 지금까지는 인듐-갈륨-아연 산화물질(Indum-Galium-Zinc-Oxide: IGZO)을 사용하여 박막 트랜지스터 기판 제조 공정 및 구조를 최적화하도록 개발되었다.In order to have excellent driving characteristics in the flat panel display as described above, the semiconductor layer A of the thin film transistor is preferably formed of a metal oxide semiconductor material. As described above, when using an oxide semiconductor to improve electric field mobility, it was developed focusing on how to make a combination of transition metal materials. As a result, so far, it has been developed to optimize the manufacturing process and structure of a thin film transistor substrate using Indum-Galium-Zinc-Oxide (IGZO).
인듐-갈륨-아연 산화물에서 갈륨은 전하 억제적인 특성이, 인듐은 이동도 개선의 특성이 있는 것으로 알려져 있다. 따라서, 전계 이동도를 IGZO 물질에서 확보하기 위해, 인듐의 조성량을 증가시키는 것이 바람직하다. 하지만, 이럴 경우 반도체 층의 산소 공극 결함(oxygen vacancy defect)이 증가하여 빛이 조사될 때 산소 공극 결함이 자유전자 2개를 전도대로 기여하여 전자 농도가 증가한다. 이로 인해 반도체 층의 문턱 전압이 음의 방향으로 열화되어, 광 바이어스 신뢰성이 저하되는 문제가 발생한다. 또한, 현재 IGZO 물질에서 전계 이동도는 10~20㎠/Vs 수준으로서, 400PPI 이상의 초고해상도, 40인치 이상의 대면적화 및 입체 영상 표시기능 등을 구현하기에는 아직도 더 높은 이동도를 가질 수 있도록 개발할 필요성이 있다.In indium-gallium-zinc oxide, gallium is known to have a charge-inhibiting property, and indium has a property of improving mobility. Therefore, in order to secure the electric field mobility in the IGZO material, it is desirable to increase the composition amount of indium. However, in this case, the oxygen vacancy defect of the semiconductor layer increases, and when light is irradiated, the oxygen vacancy defect contributes two free electrons to the conduction band, thereby increasing the electron concentration. As a result, the threshold voltage of the semiconductor layer is deteriorated in a negative direction, resulting in a problem that the optical bias reliability is deteriorated. In addition, the electric field mobility in the current IGZO material is at the level of 10 to 20 cm2/Vs, and it is still necessary to develop a higher mobility to implement the ultra-high resolution of 400 PPI or more, the large area of 40 inches or more, and the stereoscopic image display function. have.
본 발명의 목적은 상기 종래 기술의 문제점들을 해결하고자 안출 된 발명으로써, 전계 이동도가 향상된 금속 산화물 반도체 물질을 포함하는 평판 표시장치용 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 다른 목적은, 제조 공정이 용이하고, 반도체 층의 채널 영역에 손상을 주지 않으며, 전계 이동도가 향상된 금속 산화물 반도체 물질을 포함하는 평판 표시장치용 박막 트랜지스터 기판을 제공하는 데 있다.An object of the present invention is to provide a thin film transistor substrate for a flat panel display including a metal oxide semiconductor material having improved electric field mobility, as an invention conceived to solve the problems of the prior art. Another object of the present invention is to provide a thin film transistor substrate for a flat panel display including a metal oxide semiconductor material that facilitates a manufacturing process, does not damage a channel region of a semiconductor layer, and has improved electric field mobility.
상기 목적을 달성하기 위하여, 본 발명에 의한 박막 트랜지스터 기판은, 반도체 층, 캡핑층, 게이트 전극, 소스 전극 그리고 드레인 전극을 포함한다. 반도체 층은 기판 위에 배치되며, 중앙부에 정의된 채널 영역, 채널 영역의 일측변에 정의된 소스 영역 및 채널 영역의 타측변에 정의된 드레인 영역을 포함한다. 캡핑층은 채널 영역의 일부와 접촉하도록 배치된다. 게이트 전극은 게이트 절연막을 사이에 두고 채널 영역과 중첩한다. 소스 전극은 소스 영역과 접촉한다. 그리고 드레인 전극은 드레인 영역과 접촉한다.In order to achieve the above object, the thin film transistor substrate according to the present invention includes a semiconductor layer, a capping layer, a gate electrode, a source electrode, and a drain electrode. The semiconductor layer is disposed on the substrate and includes a channel region defined in a central portion, a source region defined on one side of the channel region, and a drain region defined on the other side of the channel region. The capping layer is disposed to contact a portion of the channel region. The gate electrode overlaps the channel region with the gate insulating film therebetween. The source electrode contacts the source region. And the drain electrode contacts the drain region.
일례로, 캡핑층은 채널 영역의 면적보다 작은 면적을 갖고, 소스 영역 및 상기 드레인 영역과 전기적 및 물리적으로 이격되어 배치된다.For example, the capping layer has an area smaller than the area of the channel region, and is electrically and physically spaced apart from the source region and the drain region.
일례로, 캡핑층은 10 내지 100nm의 두께를 갖는다.In one example, the capping layer has a thickness of 10 to 100 nm.
일례로, 캡핑층은 티타늄(Ti), 칼슘(Calcium) 및 실리콘(Si) 중 적어도 어느 하나를 포함한다.For example, the capping layer includes at least one of titanium (Ti), calcium (Calcium), and silicon (Si).
일례로, 캡핑층은 기판 위에 먼저 배치되고, 상기 반도체 층은 상기 캡핑층 위에 적층된다.For example, a capping layer is first disposed over a substrate, and the semiconductor layer is deposited over the capping layer.
일례로, 반도체 층은 인듐-아연-산화물 (Iindium-Zinc-Oxide: IZO), 인듐-갈륨-아연 산화물 (Indium-Galium-Zinc-Oxide: IGZO), 아연-주석-산화물 (Zinc-Tin-Oxide: ZTO), 인듐-아연-주석-산화물 (Indium-Zinc-Tin-Oxide: IZTO) 및 인듐-아연-산화물 (Indium-Zinc-Oxide: IZO) 중 적어도 어느 하나인 금속 산화물질을 포함한다.For example, the semiconductor layer is indium-zinc-oxide (Iindium-Zinc-Oxide: IZO), indium-gallium-zinc oxide (IGZO), and zinc-tin-oxide (Zinc-Tin-Oxide). : ZTO), indium-zinc-tin-oxide (Indium-Zinc-Tin-Oxide: IZTO) and indium-zinc-oxide (Indium-Zinc-Oxide: IZO).
일례로, 반도체 층은 주석을 포함하는 제1 반도체 층; 그리고 제1 반도체 층과 적층되되, 주석을 포함하지 않는 제2 반도체 층을 포함하고, 캡핑층은 제1 반도체 층과 접촉하도록 배치된다.In one example, the semiconductor layer includes a first semiconductor layer comprising tin; And a second semiconductor layer that is stacked with the first semiconductor layer and does not contain tin, and the capping layer is disposed to contact the first semiconductor layer.
본 발명에 의한 박막 트랜지스터 기판은, 금속 산화물 반도체 물질을 포함하는 채널 영역과 직접 접촉하는 산화성이 강한 캡핑층을 더 구비한다. 따라서, 금속 산화물 반도체 물질에서 발생하는 산소 공극 결함부를 캡핑층이 제거함으로써, 전계 이동도를 2배 이상 향상할 수 있다. 본 발명에 의하면, 금속 산화물 반도체 물질의 조성을 조정하지 않고, 캡핑층을 추가하는 것만으로 전계 이동도를 향상한 박막 트랜지스터 기판을 얻을 수 있다. 또한, 캡핑층을 먼저 형성한 후에, 반도체 층을 형성하고, 채널 영역을 정의함으로써, 금속 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판을 포토리소그래피 공정을 이용하여 대량 생산할 수 있다.The thin film transistor substrate according to the present invention further includes a capping layer having strong oxidizability in direct contact with a channel region containing a metal oxide semiconductor material. Accordingly, by removing the oxygen void defects generated in the metal oxide semiconductor material by the capping layer, the electric field mobility can be improved by two or more times. According to the present invention, it is possible to obtain a thin film transistor substrate with improved electric field mobility only by adding a capping layer without adjusting the composition of the metal oxide semiconductor material. In addition, by forming a capping layer first, then forming a semiconductor layer, and defining a channel region, a thin film transistor substrate including a metal oxide semiconductor material can be mass-produced using a photolithography process.
도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I'선을 따라 자른 단면도.
도 3은 종래 기술에 의한 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타내는 평면도.
도 4는 도 3에서 절취선 II-II'로 자른 유기발광 다이오드 표시장치의 구조를 나타내는 단면도.
도 5는 본 발명에 의한 금속 캡핑층과 다성분계 금속 산화물 반도체의 경계면에서 산소 결함을 제거하는 구조를 나타내는 개략도.
도 6은 본 발명의 제1 실시 예에 의한, 금속 캡핑층을 구비한 금속 산화물 반도체 물질을 갖는 액정 표시장치용 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 7은 도 6에서 절취선 III-III'으로 자른 본 발명의 제1 실시 예에 의한 액정 표시장치용 박막 트랜지스터 기판의 구조를 나타내는 단면도.
도 8은 본 발명의 제2 실시 예에 의한, 캡핑층을 구비한 금속 산화물 반도체를 포함하는 유기발광 다이오드 표시장치용 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 9는 도 8에서 절취서 IV-IV'으로 자른 본 발명의 제2 실시 예에 의한 유기발광 다이오드 표시장치용 박막 트랜지스터 기판의 구조를 나타내는 단면도.
도 10은 도 9에서 박막 트랜지스터 부분의 상세한 구조를 나타낸 확대 단면도.1 is a plan view showing a thin film transistor substrate included in a conventional fringe field liquid crystal display device.
FIG. 2 is a cross-sectional view of the thin film transistor substrate shown in FIG. 1 taken along line I-I'.
3 is a plan view showing a structure of one pixel in an organic light emitting diode display according to the prior art.
FIG. 4 is a cross-sectional view showing the structure of an organic light emitting diode display taken along line II-II' in FIG. 3;
5 is a schematic diagram showing a structure for removing oxygen defects at an interface between a metal capping layer and a multi-component metal oxide semiconductor according to the present invention.
6 is a plan view showing a structure of a thin film transistor substrate for a liquid crystal display device having a metal oxide semiconductor material having a metal capping layer according to the first embodiment of the present invention.
FIG. 7 is a cross-sectional view showing the structure of a thin film transistor substrate for a liquid crystal display according to the first embodiment of the present invention, taken along the cut line III-III' in FIG. 6.
8 is a plan view showing the structure of a thin film transistor substrate for an organic light emitting diode display including a metal oxide semiconductor having a capping layer according to a second embodiment of the present invention.
9 is a cross-sectional view showing the structure of a thin film transistor substrate for an organic light emitting diode display according to a second embodiment of the present invention, cut by cutout IV-IV' in FIG. 8;
10 is an enlarged cross-sectional view showing a detailed structure of a thin film transistor portion in FIG. 9.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예를 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. The same reference numbers throughout the specification mean substantially the same constituent elements. In the following description, when it is determined that a detailed description of a known technology or configuration related to the present invention may unnecessarily obscure the subject matter of the present invention, a detailed description thereof will be omitted.
먼저, 도 5를 참조하여, 본 발명에서 제안하는 금속 캡핑층의 기능에 대하여 설명한다. 도 5는 본 발명에 의한 금속 캡핑층과 다성분계 금속 산화물 반도체의 경계면에서 산소 결함을 제거하는 구조를 나타내는 개략도이다.First, with reference to FIG. 5, the function of the metal capping layer proposed in the present invention will be described. 5 is a schematic diagram showing a structure for removing oxygen defects at an interface between a metal capping layer and a multi-component metal oxide semiconductor according to the present invention.
인듐-갈륨-아연 산화물과 같이 다성분계 금속 산화물 반도체 물질에는 인듐(In)과 같은 성분에 산소가 잘 결합되어 있을 수도 있고(well bonded oxygen), 약하게 결합되어(weakly bonded oxygen) 있을 수도 있다. 약하게 결합된 산소는 자유전자의 스캐터링 센터(scattering center) 역할을 하는데, 이것이 산소 공극 결함(oxygen vacancy defect, 혹은 interstitial oxygen defect)으로 작용하여 전자이동을 방해하고, 반도체 층의 채널 영역에서 이동도가 저하될 수 있다.In a multi-component metal oxide semiconductor material such as indium-gallium-zinc oxide, oxygen may be well bonded to a component such as indium (In) or weakly bonded oxygen. Weakly bound oxygen acts as a scattering center for free electrons, which acts as an oxygen vacancy defect (or interstitial oxygen defect), interfering with electron transport, and mobility in the channel region of the semiconductor layer. May deteriorate.
하지만, 강한 산화력을 갖는 물질, 예를 들어, 티타늄(Ti)을 금속 산화물 반도체 층에 적층할 경우, 약하게 결합된 산소 원자 혹은 이온과 결합함으로써, 산소 공극 결함을 제거할 수 있다. 예를 들어, 티타늄과 같은 강한 산화력을 갖는 물질을 금속 산화물 반도체 물질의 채널 영역에 직접 적층하고, 열 산화 공정을 이용하여 산화물 반도체에 존재하는 산소 공극 결함을 제거한다. 그 결과, 금속 산화물 반도체 층의 조성비를 조절하지 않더라도, 전계 이동도를 개선할 수 있다.However, when a material having a strong oxidizing power, for example, titanium (Ti) is laminated on the metal oxide semiconductor layer, oxygen void defects can be removed by bonding with weakly bonded oxygen atoms or ions. For example, a material having a strong oxidizing power such as titanium is directly deposited on the channel region of the metal oxide semiconductor material, and oxygen void defects present in the oxide semiconductor are removed by using a thermal oxidation process. As a result, even if the composition ratio of the metal oxide semiconductor layer is not adjusted, the electric field mobility can be improved.
<제1 실시 예><First embodiment>
이하, 도면들을 참조하여, 본 발명에 의한 구체적인 실시 예들을 설명한다. 먼저, 도 6 및 7을 참조하여, 본 발명의 제1 실시 예를 설명한다. 도 6은 본 발명의 제1 실시 예에 의한, 금속 캡핑층을 구비한 금속 산화물 반도체 물질을 갖는 액정 표시장치용 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 7은 도 6에서 절취선 III-III'으로 자른 본 발명의 제1 실시 예에 의한 액정 표시장치용 박막 트랜지스터 기판의 구조를 나타내는 단면도이다.Hereinafter, specific embodiments according to the present invention will be described with reference to the drawings. First, a first embodiment of the present invention will be described with reference to FIGS. 6 and 7. 6 is a plan view illustrating a structure of a thin film transistor substrate for a liquid crystal display device having a metal oxide semiconductor material having a metal capping layer according to the first embodiment of the present invention. FIG. 7 is a cross-sectional view showing the structure of a thin film transistor substrate for a liquid crystal display according to the first embodiment of the present invention, taken along a cut line III-III' in FIG. 6.
본 발명의 제1 실시 예에 의한, 금속 캡핑층을 구비한 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그 교차 구조에 의해 정의된 각 화소 영역 내에 형성된 박막 트랜지스터(T)를 구비한다.According to the first embodiment of the present invention, a thin film transistor substrate having a metal oxide semiconductor layer having a metal capping layer is provided on a lower substrate SUB with a gate insulating layer GI interposed therebetween. A thin film transistor T formed in each pixel region defined by a wiring DL and an intersection structure thereof is provided.
박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기된 소스 전극(S), 소스 전극(S)과 대향하는 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하면 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 반도체 층(A)을 포함한다. 반도체 층(A)은 인듐-아연-산화물 (Iindium-Zinc-Oxide: IZO), 인듐-갈륨-아연 산화물 (Indium-Galium-Zinc-Oxide: IGZO), 아연-주석-산화물 (Zinc-Tin-Oxide: ZTO), 인듐-아연-주석-산화물 (Indium-Zinc-Tin-Oxide: IZTO) 혹은 인듐-아연-산화물 (Indium-Zinc-Oxide: IZO)과 같은 다성분계 금속 산화물질을 포함한다.The thin film transistor T includes a gate electrode G branched from the gate line GL, a source electrode S branched from the data line DL, a drain electrode D facing the source electrode S, and a gate. It includes a semiconductor layer (A) forming a channel between the source electrode (S) and the drain electrode (D) when overlapping the gate electrode (G) on the insulating layer (GI). The semiconductor layer (A) is Indium-Zinc-Oxide (IZO), Indium-Galium-Zinc-Oxide (IGZO), Zinc-Tin-Oxide (Zinc-Tin-Oxide). : ZTO), Indium-Zinc-Tin-Oxide (IZTO) or Indium-Zinc-Oxide (IZO).
반도체 층(A) 중에서 소스 전극(S)과 드레인 전극(D) 사이에 정의되는 채널 영역에서, 중앙부 표면 위에는 캡핑층(CA)이 형성되어 있다. 캡핑층(CA)은 티타늄(Ti), 칼슘(Calcium) 혹은 실리콘(Si)과 같이 산소와의 결합력이 강한 물질을 포함하는 것이 바람직하다. 또한, 캡핑층(CA)의 선폭 및 길이는 반도체 층(A)의 채널 영역의 면적(폭*길이: W*L)보다 작은 것이 바람직하다. 또한, 갭핑층(CA)의 두께는 10~100nm인 것이 바람직하다.In the channel region defined between the source electrode S and the drain electrode D of the semiconductor layer A, a capping layer CA is formed on the central surface. It is preferable that the capping layer CA includes a material having a strong binding force with oxygen, such as titanium (Ti), calcium (Calcium), or silicon (Si). In addition, the line width and length of the capping layer CA are preferably smaller than the area (width*length: W*L) of the channel region of the semiconductor layer A. In addition, it is preferable that the thickness of the gapping layer CA is 10 to 100 nm.
예를 들어, 반도체 층(A)에서 소스 전극(S)과 드레인 전극(D) 사이에는 채널 영역이 정의된다. 채널 영역에서, 서로 대향하는 소스 전극(S)과 드레인 전극(D) 사이의 이격 거리가 채널 길이(CHL)로 정의된다. 캡핑층(CA)은 채널 영역에서 소스 전극(S) 및 드레인 전극(D)과 물리적 전기적으로 접촉되지 않도록 일정 거리를 두고 배치된다. 즉, 캡핑층(CA)은 채널 길이(CHL)보다 작은 선폭(CAW)을 갖고, 채널 영역 위에서 섬 모양을 갖는 것이 바람직하다.For example, in the semiconductor layer A, a channel region is defined between the source electrode S and the drain electrode D. In the channel region, a separation distance between the source electrode S and the drain electrode D facing each other is defined as the channel length CH L. The capping layer CA is disposed at a predetermined distance so as not to physically and electrically contact the source electrode S and the drain electrode D in the channel region. That is, it is preferable that the capping layer CA has a line width CA W smaller than the channel length CH L and has an island shape over the channel region.
이와 같이 박막 트랜지스터(T)가 완성된 기판(SUB) 표면 위에 박막 트랜지스터(T)를 보호하기 위한 보호막(PAS)이 전체 면에 도포된다. 보호막(PAS) 위에는 드레인 전극(D)과 연결되는 화소 전극(PXL)이 형성되어 있다. 본 발명의 제1 실시 예는 박막 트랜지스터(T)의 구조에 주요 특징이 있으므로, 그 외의 구조에 대한 상세한 설명은 생략한다.In this way, a protective film PAS for protecting the thin film transistor T is applied on the entire surface of the substrate SUB on which the thin film transistor T is completed. A pixel electrode PXL connected to the drain electrode D is formed on the passivation layer PAS. Since the first embodiment of the present invention has a major feature in the structure of the thin film transistor T, detailed descriptions of other structures will be omitted.
단면도로 도시하지 않았지만, 화소 영역에는 프린지 필드를 형성하도록 보호막을 사이에 두고 형성된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 공통 전극(COM)은 게이트 배선(GL)과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.Although not shown in a cross-sectional view, a pixel electrode PXL and a common electrode COM are provided in the pixel region with a protective film therebetween to form a fringe field. The common electrode COM is connected to the common wiring CL arranged in parallel with the gate wiring GL. The common electrode COM receives a reference voltage (or a common voltage) for driving the liquid crystal through the common line CL.
공통 전극(COM)과 화소 전극(PXL)의 위치 및 모양은 설계 환경과 목적에 맞추어 다양하게 형성할 수 있다. 공통 전극(COM)은 일정한 기준 전압이 인가되는 반면, 화소 전극(PXL)은 구현하고자 하는 비디오 데이터에 따라 수시로 변화하는 전압 값이 인가된다. 따라서, 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량이 발생할 수 있다. 이러한 기생 용량으로 인해 화질에 문제를 야기할 수 있기 때문에, 공통 전극(COM)을 먼저 형성하고, 화소 전극(PXL)을 최상위층에 형성하는 것이 바람직하다.The positions and shapes of the common electrode COM and the pixel electrode PXL may be variously formed according to a design environment and purpose. A constant reference voltage is applied to the common electrode COM, while a voltage value that changes at any time according to the video data to be implemented is applied to the pixel electrode PXL. Accordingly, parasitic capacitance may be generated between the data line DL and the pixel electrode PXL. Since such parasitic capacitance may cause a problem in image quality, it is preferable to first form the common electrode COM and then form the pixel electrode PXL on the uppermost layer.
공통 전극(COM)은 화소 영역의 형태에 대응하는 장방형으로 형성되고, 화소 전극(PXL)은 다수 개의 선분 형상으로 형성된다. 특히, 화소 전극(PXL)은 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 수직 상으로 중첩하는 구조를 갖는다. 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.The common electrode COM is formed in a rectangular shape corresponding to the shape of the pixel area, and the pixel electrode PXL is formed in the shape of a plurality of line segments. In particular, the pixel electrode PXL has a structure vertically overlapping the common electrode COM with the second passivation layer PA2 interposed therebetween. A fringe field is formed between the pixel electrode PXL and the common electrode COM, so that liquid crystal molecules arranged in a horizontal direction between the thin film transistor substrate and the color filter substrate rotate due to dielectric anisotropy. In addition, the light transmittance through the pixel region is changed according to the degree of rotation of the liquid crystal molecules, thereby implementing grayscale.
이상과 같이 제1 실시 예에 의한 박막 트랜지스터 기판은, 채널 영역의 상층부에 캡핑층을 구비함으로써, 금속 산화물 반도체 층의 이동도를 향상시키는 결과를 얻을 수 있다. 하지만, 반도체 층을 형성한 후에 금속층을 형성하여야 하는데, 대량 생산에 용이한 포토리소그래피 공정을 이용하여 캡핑층을 형성하기 어렵다. 예를 들어, 캡핑층을 패턴할 때, 식각액에 의해 반도체 층의 채널 영역이 손상을 받을 수 있다. 따라서, 제1 실시 예를 실현하기 위해서는 스크린 마스크를 사용하여 캡핑층을 형성하는 것이 바람직하다. 이 경우, 제조 공정의 안전성을 보장할 수 없으며, 제조 비용이 상승하여 대량 생산에 부적합하다.As described above, in the thin film transistor substrate according to the first embodiment, the capping layer is provided on the upper portion of the channel region, thereby improving the mobility of the metal oxide semiconductor layer. However, the metal layer must be formed after the semiconductor layer is formed, and it is difficult to form the capping layer by using a photolithography process that is easy for mass production. For example, when patterning the capping layer, the channel region of the semiconductor layer may be damaged by the etchant. Therefore, in order to realize the first embodiment, it is preferable to form the capping layer using a screen mask. In this case, the safety of the manufacturing process cannot be guaranteed, and the manufacturing cost increases, making it unsuitable for mass production.
<제2 실시 예><Second Example>
본 발명의 제2 실시 예에서는, 제1 실시 예에서 제안한 바와 같이 캡핑층이 금속 산화물 반도체 층의 채널 영역에만 선택적으로 접촉하는 구조를 가짐과 동시에, 제조 방법이 용이한 구조를 갖는 박막 트랜지스터 기판을 제공한다.In the second embodiment of the present invention, as suggested in the first embodiment, a thin film transistor substrate having a structure in which the capping layer selectively contacts only the channel region of the metal oxide semiconductor layer and has a structure that is easy to manufacture is provided. to provide.
이하, 도 8 내지 10을 참조하여 본 발명의 제2 실시 예에 대하여 설명한다. 도 8은 본 발명의 제2 실시 예에 의한, 캡핑층을 구비한 금속 산화물 반도체를 포함하는 유기발광 다이오드 표시장치용 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 9는 도 8에서 절취서 IV-IV'으로 자른 본 발명의 제2 실시 예에 의한 유기발광 다이오드 표시장치용 박막 트랜지스터 기판의 구조를 나타내는 단면도이다. 도 10은 도 9에서 박막 트랜지스터 부분의 상세한 구조를 나타낸 확대 단면도이다.Hereinafter, a second embodiment of the present invention will be described with reference to FIGS. 8 to 10. 8 is a plan view illustrating a structure of a thin film transistor substrate for an organic light emitting diode display including a metal oxide semiconductor having a capping layer according to a second embodiment of the present invention. 9 is a cross-sectional view showing the structure of a thin film transistor substrate for an organic light emitting diode display according to a second embodiment of the present invention, cut by cutout IV-IV' in FIG. 8. 10 is an enlarged cross-sectional view showing a detailed structure of a portion of a thin film transistor in FIG. 9.
도 8을 참조하면, 본 발명에 의한 액티브 매트릭스 유기발광 다이오드 표시장치는, 스위칭 박막 트랜지스터(ST), 스위칭 박막 트랜지스터(ST)와 연결된 구동 박막 트랜지스터(DT), 구동 박막 트랜지스터(DT)에 접속된 유기발광 다이오드(OLE)를 포함한다. 스위칭 박막 트랜지스터(ST)는 스캔 배선(SL)과 데이터 배선(DL)이 교차하는 부위에 형성되어 있다. 스위칭 박막 트랜지스터(ST)는 화소를 선택하는 기능을 한다. 스위칭 박막 트랜지스터(ST)는 스캔 배선(SL)에서 분기하는 게이트 전극(SG)과, 반도체 채널 층(SA)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다.Referring to FIG. 8, the active matrix organic light emitting diode display according to the present invention includes a switching thin film transistor ST, a driving thin film transistor DT connected to the switching thin film transistor ST, and a driving thin film transistor DT. Includes an organic light emitting diode (OLE). The switching thin film transistor ST is formed at a portion where the scan line SL and the data line DL cross each other. The switching thin film transistor ST serves to select a pixel. The switching thin film transistor ST includes a gate electrode SG branching from the scan line SL, a semiconductor channel layer SA, a source electrode SS, and a drain electrode SD.
그리고 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)에 의해 선택된 화소의 유기발광 다이오드(OLE)를 구동하는 역할을 한다. 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도체 채널 층(DA)과, 구동 전류 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 박막 트랜지스터(DT)의 드레인 전극(DD)은 유기발광 다이오드(OLE)의 애노드 전극(ANO)과 연결되어 있다.In addition, the driving thin film transistor DT serves to drive the organic light emitting diode OLE of the pixel selected by the switching thin film transistor ST. The driving thin film transistor DT includes a gate electrode DG connected to the drain electrode SD of the switching thin film transistor ST, a semiconductor channel layer DA, and a source electrode DS connected to the driving current line VDD. And a drain electrode DD. The drain electrode DD of the driving thin film transistor DT is connected to the anode electrode ANO of the organic light emitting diode OLE.
이와 같은 구조를 좀 더 상세히 살펴보기 위해 도 9을 더 참조하면, 제2 실시 예에 의한 유기발광 다이오드 표시장치는, 투명 기판(SUB) 상에 스위칭 박막 트랜지스터(ST)의 반도체 층(SA) 및 구동 박막 트랜지스터(DT)의 반도체 층(DA)이 형성되어 있다. 특히, 각 반도체 층들(SA, DA)의 하부에는 캡핑층들(SCA, DCA)이 먼저 형성되어 있다.Referring to FIG. 9 to examine such a structure in more detail, the organic light emitting diode display according to the second embodiment includes a semiconductor layer SA of a switching thin film transistor ST on a transparent substrate SUB, and The semiconductor layer DA of the driving thin film transistor DT is formed. In particular, capping layers SCA and DCA are first formed under each of the semiconductor layers SA and DA.
예를 들어, 스위칭 반도체 층(SA)의 하부에는 채널 영역보다 작은 크기를 갖는 스위칭 캡핑층(SCA)가 배치된다. 또한, 구동 반도체 층(DA)의 하부에는 채널 영역보다 작은 크기를 갖는 구동 캡핑층(DCA)가 배치된다.For example, a switching capping layer SCA having a size smaller than that of the channel region is disposed under the switching semiconductor layer SA. In addition, a driving capping layer DCA having a size smaller than that of the channel region is disposed under the driving semiconductor layer DA.
반도체 층들(SA, DA) 위에는 채널 영역과 동일한 폭을 갖는 게이트 전극들(SG, DG)이 게이트 절연막(GI)을 사이에 두고 적층된다. 게이트 전극들(SG, DG)의 양측변으로 노출된 반도체 층들(SA, DA)의 부분들을 도체화되어 있다.Gate electrodes SG and DG having the same width as the channel region are stacked on the semiconductor layers SA and DA with the gate insulating layer GI interposed therebetween. Parts of the semiconductor layers SA and DA exposed to both sides of the gate electrodes SG and DG are made into conductors.
게이트 전극들(SG, DG) 위에는 기판(SUB) 전체 표면을 덮는 보호막(PAS)이 도포된다. 보호막(PAS) 위에는 소스 전극(SS, DS)들 및 드레인 전극(SD, DD)들이 형성된다. 하부 발광식이며, 백색 유기발광 층을 사용하는 경우, 보호층(PAS) 위에서 화소 영역에 대응하는 영역을 덮는 칼라 필터(CF)를 형성할 수 있다. 칼라 필터(CF)는 가급적 넓은 면적을 차지하도록 형성하는 것이 바람직하다. 예를 들어, 데이터 배선(DL), 구동 전류 배선(VDD) 및 전단의 스캔 배선(SL)의 많은 영역과 중첩하도록 형성할 수도 있다.A passivation layer PAS covering the entire surface of the substrate SUB is applied on the gate electrodes SG and DG. Source electrodes SS and DS and drain electrodes SD and DD are formed on the passivation layer PAS. In the case of a bottom emission type and a white organic emission layer, a color filter CF may be formed on the passivation layer PAS to cover an area corresponding to the pixel area. It is preferable to form the color filter CF to occupy as large an area as possible. For example, it may be formed to overlap with many areas of the data line DL, the driving current line VDD, and the scan line SL at the front end.
스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 및 칼라 필터(CF)가 형성된 기판(SUB) 여러 구성요소들이 형성되어 표면이 평탄하지 못하고, 단차가 많이 형성되어 있다. 따라서, 기판(SUB)의 표면을 평탄하게 할 목적으로 오버코트 층(OC)을 기판 전면에 도포한다.The substrate SUB on which the switching thin film transistor ST, the driving thin film transistor DT, and the color filter CF are formed is formed so that the surface is not flat and has many steps. Accordingly, the overcoat layer OC is applied to the entire surface of the substrate for the purpose of flattening the surface of the substrate SUB.
오버코트 층(OC) 위에 유기발광 다이오드(OLE)의 애노드 전극(ANO)이 형성된다. 여기서, 애노드 전극(ANO)은 오버코트 층(OC) 및 보호막(PAS)에 형성된 콘택홀을 통해 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 연결된다.The anode electrode ANO of the organic light emitting diode OLE is formed on the overcoat layer OC. Here, the anode electrode ANO is connected to the drain electrode DD of the driving thin film transistor DT through a contact hole formed in the overcoat layer OC and the passivation layer PAS.
애노드 전극(ANO)이 형성된 기판 위에, 화소 영역을 정의하기 위해 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 그리고 각종 배선들(DL, SL, VDD)이 형성된 영역 위에 뱅크(BN)를 형성한다. 뱅크(BN)에 의해 노출된 애노드 전극(ANO)이 발광 영역이 된다.On the substrate on which the anode electrode (ANO) is formed, a bank (BN) is formed on the region where the switching thin film transistor (ST), the driving thin film transistor (DT), and various wires (DL, SL, VDD) are formed to define the pixel region. do. The anode electrode ANO exposed by the bank BN becomes a light emitting area.
뱅크(BN)에 의해 노출된 애노드 전극(ANO) 위에 유기발광 층(OL)과 캐소드 전극층(CAT)이 순차적으로 적층된다. 하부 발광식이며, 유기발광 층(OL)이 백색광을 발하는 유기물질로 이루어진 경우, 아래에 위치한 칼라 필터(CF)에 의해 각 화소에 배정된 색상을 나타낸다.An organic light emitting layer OL and a cathode electrode layer CAT are sequentially stacked on the anode electrode ANO exposed by the bank BN. It is a bottom emission type, and when the organic emission layer OL is made of an organic material emitting white light, the color assigned to each pixel is indicated by the color filter CF located below.
단면도에서 도시하지 않았지만, 유기발광 다이오드(OLE)를 고속으로 구동하기 위해서는 구동 전압을 보완할 수 있는 보조 용량(STG)을 형성하기 위한 보조 용량 전극들을 더 포함할 수 있다. 스위칭 박막 트랜지스터(ST)의 반도체 층(SA)에서 드레인 영역 혹은 구동 박막 트랜지스터(DT)의 게이트 전극(DG)을 연장하여 형성한 제1 보조 용량 전극과, 보조 용량 전극들은 애노드 전극(ANO)의 일부를 연장하여 형성한 제2 보조 용량 전극을 포함할 수 있다.Although not shown in the cross-sectional view, in order to drive the organic light emitting diode OLE at high speed, storage capacitor electrodes for forming the storage capacitor STG capable of supplementing the driving voltage may be further included. The first storage capacitor electrode formed by extending the drain region from the semiconductor layer SA of the switching thin film transistor ST or the gate electrode DG of the driving thin film transistor DT, and the storage capacitor electrodes are formed of the anode electrode ANO. It may include a second storage capacitor electrode formed by extending a portion.
본 발명의 주요 특징부인 캡핑층(CA)을 포함하는 박막 트랜지스터의 구조에 대해서 좀 더 상세히 설명한다. 도 10에서는 편의상 스위칭 박막 트랜지스터(ST)의 구조를 확대하여 설명한다.The structure of the thin film transistor including the capping layer CA, which is the main feature of the present invention, will be described in more detail. In FIG. 10, for convenience, the structure of the switching thin film transistor ST is enlarged and described.
기판(SUB) 위에서 전체 표면을 덮는 버퍼층(BUF)이 도포되어 있다. 버퍼 층(BUF)은 기판(SUB) 표면의 특성을 향상시키기 위해 형성할 수 있다. 또는, 기판(SUB) 위에서 반도체 층(SA)이 형성될 위치에 차광층을 먼저 형성할 수 있는데, 이 경우, 차광층 위에 표면 평탄성을 위해 버퍼층(BUF)을 형성할 수도 있다.A buffer layer BUF covering the entire surface is applied on the substrate SUB. The buffer layer BUF may be formed to improve characteristics of the surface of the substrate SUB. Alternatively, a light blocking layer may be first formed on the substrate SUB at a position where the semiconductor layer SA is to be formed. In this case, a buffer layer BUF may be formed on the light blocking layer for surface flatness.
버퍼층(BUF) 위에는 캡핑층(SCA)이 형성되어 있다. 캡핑층(SCA)은 티타늄(Ti), 칼슘(Calcium) 혹은 실리콘(Si)과 같이 산소와의 결합력이 강한 물질을 포함하는 것이 바람직하다. 또한, 캡핍층(SCA)은 반도체 층(SA)의 채널 영역 일부와 접촉하도록 형성하는 것이 바람직하다. 예를 들어, 캡핑층(SCA)의 선폭 및 길이는 반도체 층(SA)의 채널 영역의 면적(폭*길이: W*L)보다 작은 것이 바람직하다. 또한, 갭핑층(SCA)의 두께는 10~100nm인 것이 바람직하다. A capping layer SCA is formed on the buffer layer BUF. It is preferable that the capping layer (SCA) includes a material having a strong binding force with oxygen, such as titanium (Ti), calcium (Calcium), or silicon (Si). In addition, the cap pip layer SCA is preferably formed to contact a portion of the channel region of the semiconductor layer SA. For example, the line width and length of the capping layer SCA are preferably smaller than the area (width*length: W*L) of the channel region of the semiconductor layer SA. In addition, the thickness of the gapping layer (SCA) is preferably 10 ~ 100nm.
캡핑층(SCA)이 형성된 기판(SUB) 표면 위에 금속 산화물 반도체 물질을 도포하고 패턴하여 반도체 층(SA)을 형성한다. 반도체 층(A)은 인듐-아연-산화물 (Iindium-Zinc-Oxide: IZO), 인듐-갈륨-아연 산화물 (Indium-Galium-Zinc-Oxide: IGZO), 아연-주석-산화물 (Zinc-Tin-Oxide: ZTO), 인듐-아연-주석-산화물 (Indium-Zinc-Tin-Oxide: IZTO) 혹은 인듐-아연-산화물 (Indium-Zinc-Oxide: IZO)과 같은 다성분계 금속 산화물질을 포함하는 것이 바람직하다.The semiconductor layer SA is formed by coating and patterning a metal oxide semiconductor material on the surface of the substrate SUB on which the capping layer SCA is formed. The semiconductor layer (A) is Indium-Zinc-Oxide (IZO), Indium-Galium-Zinc-Oxide (IGZO), Zinc-Tin-Oxide (Zinc-Tin-Oxide). : ZTO), indium-zinc-tin-oxide (Indium-Zinc-Tin-Oxide: IZTO) or indium-zinc-oxide (Indium-Zinc-Oxide: IZO) It is preferable to include a multi-component metal oxide material such as .
캡핑층(SCA)을 버퍼층(BUF) 위에 형성하고, 그 위에 반도체 층(SA)를 형성한 후, 열 처리 공정을 수행하면, 캡핑층(SCA)은 산화물로 변환된다. 즉, 반도체 층(SA)에서 약한 결합을 가진 산소들이 캡핑층(SCA)과 결합함으로써, 캡핑층(SCA)이 산화된다. 그 결과, 금속 산화물 반도체 층(SA)의 전계 이동도가 캡핑층(SCA)이 없을 경우의 이동도인 38㎠/Vs 에서 62㎠/Vs로 향상되어, 2배 이상 개선된 결과를 얻을 수 있다.When the capping layer SCA is formed on the buffer layer BUF, the semiconductor layer SA is formed thereon, and then a heat treatment process is performed, the capping layer SCA is converted into oxide. That is, oxygen having a weak bond in the semiconductor layer SA is combined with the capping layer SCA, so that the capping layer SCA is oxidized. As a result, the electric field mobility of the metal oxide semiconductor layer SA is improved from 38 cm2/Vs, which is the mobility without the capping layer SCA, to 62 cm2/Vs, resulting in more than twice the improvement. .
반도체 층(SA) 위에 절연물질과 금속 물질을 증착하고 패턴하여, 채널 영역과 중첩하는 게이트 절연막(GI)과 게이트 전극(SG)을 형성한다. 이때, 게이트 전극(SA) 양 옆으로 노출된 반도체 층은 도체화되어 각각 소스 영역(SSA)과 드레인 영역(SDA)으로 변환된다.An insulating material and a metal material are deposited and patterned on the semiconductor layer SA to form a gate insulating layer GI and a gate electrode SG overlapping the channel region. At this time, the semiconductor layers exposed to both sides of the gate electrode SA are made into conductors and are converted into a source region SSA and a drain region SDA, respectively.
채널 영역이 정의된 반도체 층(SA)과 게이트 전극(SG)이 형성된 기판(SUB) 전체 표면 위에는 보호막(PAS)이 도포된다. 보호막(PAS) 위에 소스-드레인 금속 물질을 도포하고 패턴하여, 소스 전극(SS) 및 드레인 전극(SD)을 형성한다. 소스 전극(SS)은 반도체 층(SA)의 소스 영역(SSA)과 연결되고, 드레인 전극(SD)은 드레인 영역(DA)과 연결된다.A protective layer PAS is applied on the entire surface of the substrate SUB on which the semiconductor layer SA in which the channel region is defined and the gate electrode SG are formed. A source electrode SS and a drain electrode SD are formed by applying and patterning a source-drain metal material on the passivation layer PAS. The source electrode SS is connected to the source region SSA of the semiconductor layer SA, and the drain electrode SD is connected to the drain region DA.
제2 실시 예에서는, 반도체 층(A)에서 게이트 전극(SG)을 형성할 때 채널 영역이 정의된다. 채널 영역을 가운데 두고 양측에 정의된, 소스 영역(SSA)과 드레인 영역(SDA) 사이의 이격 거리가 채널 길이(CHL)로 정의된다. 캡핑층(SCA)은 채널 영역에서 소스 영역(SSA) 및 드레인 영역(SDA)과 물리적 전기적으로 접촉되지 않도록 일정 거리를 두고 배치된다. 즉, 캡핑층(SCA)은 채널 길이(CHL)보다 작은 선폭(CAW)을 갖고, 채널 영역 아래에서 섬 모양을 갖는 것이 바람직하다.In the second embodiment, a channel region is defined when the gate electrode SG is formed in the semiconductor layer A. A separation distance between the source region SSA and the drain region SDA, defined on both sides with the channel region in the center, is defined as the channel length CH L. The capping layer SCA is disposed at a predetermined distance so as not to physically and electrically contact the source region SSA and the drain region SDA in the channel region. That is, it is preferable that the capping layer SCA has a line width CA W smaller than the channel length CH L and has an island shape under the channel region.
특히, 제2 실시 예에서는, 캡핑층(SCA)을 먼저 형성한 후에, 반도체 층(SA)을 형성한다. 따라서, 반도체 층(SA)의 채널 영역이 후속 공정에 의해 손상 받지 않는다. 특히, 반도체 층(SA)을 형성한 후에 열화 공정으로 반도체 층(SA)을 안정화함과 동시에 캡핑층(SCA)에 의한 이동도 향상을 동시에 이룩할 수 있다.In particular, in the second embodiment, the capping layer SCA is formed first, and then the semiconductor layer SA is formed. Therefore, the channel region of the semiconductor layer SA is not damaged by a subsequent process. In particular, after forming the semiconductor layer SA, the semiconductor layer SA may be stabilized through a deterioration process, and mobility may be improved by the capping layer SCA at the same time.
또한, 도면으로 도시하지 않았지만, 본 발명에 의한 박막 트랜지스터 기판에서, 반도체 층은 두 개의 서로 다른 반도체 물질이 적층된 구조를 가질 수 있다. 예를 들어, 반도체 층은, 서로 면 접촉하며 적층된, 제1 반도체 층과 제2 반도체 층을 포함할 수 있다. 그리고 캡핑층은 제1 반도체 층과 접촉하도록 배치되거나 제2 반도체 층과 접촉하도록 배치된다. 특히, 캡핑층과 접촉하지 않는 반도체 층은 주석(Tin)을 포함하지 않는 것이 바람직하다.Further, although not shown in the drawings, in the thin film transistor substrate according to the present invention, the semiconductor layer may have a structure in which two different semiconductor materials are stacked. For example, the semiconductor layer may include a first semiconductor layer and a second semiconductor layer stacked in face contact with each other. In addition, the capping layer is disposed to contact the first semiconductor layer or the second semiconductor layer. In particular, it is preferable that the semiconductor layer not in contact with the capping layer does not contain tin.
예를 들어, 도 7에서 반도체 층(A)은 인듐-아연-산화물(IZO)로 이루어진 제1 반도체 층이 아래층에 배치되고, 아연-주석-산화물(ZTO)로 이루어진 제2 반도체 층이 상층에 배치되도록 적층될 수 있다. 이때, 캡핑층(CA)은 제2 반도체 층 상부 표면과 접촉하도록 배치된다. 이 경우, 제1 반도체 층은 주석을 포함하지 않는 금속 산화물 반도체 물질로서 반도체 층의 포지티브 바이어스 온도 안전성 (Positive Bias Temperature Stability)을 향상할 수 있다. 이와 동시에, 제2 반도체 층은 제1 반도체 층보다 적은 구동 전압을 가지므로 반도체 층의 네가티브 바이어스 온도 안정성(Negative Bias Temperatur Stability)을 향상할 수 있다.For example, in FIG. 7, in the semiconductor layer (A), a first semiconductor layer made of indium-zinc-oxide (IZO) is disposed on the lower layer, and a second semiconductor layer made of zinc-tin-oxide (ZTO) is disposed on the upper layer. It can be stacked to be placed. In this case, the capping layer CA is disposed to contact the upper surface of the second semiconductor layer. In this case, the first semiconductor layer is a metal oxide semiconductor material that does not contain tin, and the positive bias temperature stability of the semiconductor layer may be improved. At the same time, since the second semiconductor layer has a lower driving voltage than the first semiconductor layer, negative bias temperature stability of the semiconductor layer may be improved.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.It will be appreciated by those skilled in the art through the above description that various changes and modifications can be made without departing from the technical spirit of the present invention. Accordingly, the present invention should not be limited to the content described in the detailed description, but should be defined by the claims.
T: 박막 트랜지스터 SUB: 기판
GL: 게이트 배선 CL: 공통 배선
DL: 데이터 배선 PXL: 화소 전극
COM: 공통 전극 GP: 게이트 패드
DP: 데이터 패드 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자 GPH: 게이트 패드 콘택홀
DPH: 데이터 패드 콘택홀 G: 게이트 전극
S: 소스 전극 D: 드레인 전극
A: 반도체 채널 층 SL: 스캔 배선
GI: 게이트 절연막 PAS: 보호막
PA1: 제1 보호막 PA2: 제2 보호막
PAC: 평탄화 막 DH: 드레인 콘택홀
CA: 캡핑층T: thin film transistor SUB: substrate
GL: Gate wiring CL: Common wiring
DL: data wiring PXL: pixel electrode
COM: common electrode GP: gate pad
DP: Data pad GPT: Gate pad terminal
DPT: Data pad terminal GPH: Gate pad contact hole
DPH: data pad contact hole G: gate electrode
S: source electrode D: drain electrode
A: Semiconductor channel layer SL: Scan wiring
GI: gate insulating film PAS: protective film
PA1: first protective film PA2: second protective film
PAC: planarization film DH: drain contact hole
CA: capping layer
Claims (7)
상기 채널 영역의 일부와 접촉하는 캡핑층;
게이트 절연막을 사이에 두고 상기 채널 영역과 중첩하는 게이트 전극;
상기 소스 영역과 접촉하는 소스 전극; 그리고
상기 드레인 영역과 접촉하는 드레인 전극을 포함하고,
상기 캡핑층은,
티타늄(Ti) 및 칼슘(Calcium) 중 어느 하나를 포함하고,
상기 채널 영역의 면적보다 작은 면적을 갖고,
상기 소스 영역 및 상기 드레인 영역과 이격하여 배치되는 박막 트랜지스터 기판.
A semiconductor layer disposed on the substrate and including a channel region defined in a central portion, a source region defined on one side of the channel region, and a drain region defined on the other side of the channel region;
A capping layer in contact with a portion of the channel region;
A gate electrode overlapping the channel region with a gate insulating layer therebetween;
A source electrode in contact with the source region; And
A drain electrode in contact with the drain region,
The capping layer,
Including any one of titanium (Ti) and calcium (Calcium),
Has an area smaller than the area of the channel region,
A thin film transistor substrate disposed to be spaced apart from the source region and the drain region.
상기 캡핑층은,
10 내지 100nm의 두께를 갖는 박막 트랜지스터 기판.
The method of claim 1,
The capping layer,
A thin film transistor substrate having a thickness of 10 to 100 nm.
상기 캡핑층은 상기 기판 위에 먼저 배치되고,
상기 반도체 층은 상기 캡핑층 위에 적층된 박막 트랜지스터 기판.
The method of claim 1,
The capping layer is first disposed on the substrate,
The semiconductor layer is a thin film transistor substrate stacked on the capping layer.
상기 반도체 층은,
인듐-아연-산화물 (Iindium-Zinc-Oxide: IZO), 인듐-갈륨-아연 산화물 (Indium-Galium-Zinc-Oxide: IGZO), 아연-주석-산화물 (Zinc-Tin-Oxide: ZTO), 인듐-아연-주석-산화물 (Indium-Zinc-Tin-Oxide: IZTO) 및 인듐-아연-산화물 (Indium-Zinc-Oxide: IZO) 중 적어도 어느 하나인 금속 산화물질을 포함하는 박막 트랜지스터 기판.
The method of claim 1,
The semiconductor layer,
Indium-Zinc-Oxide (IZO), Indium-Galium-Zinc-Oxide: IGZO, Zinc-Tin-Oxide (ZTO), Indium- Zinc-tin-oxide (Indium-Zinc-Tin-Oxide: IZTO) and indium-zinc-oxide (Indium-Zinc-Oxide: IZO) at least any one of a thin film transistor substrate comprising a metal oxide material.
상기 반도체 층은,
주석을 포함하는 제1 반도체 층; 그리고
상기 제1 반도체 층과 적층되되, 주석을 포함하지 않는 제2 반도체 층을 포함하고,
상기 캡핑층은 상기 제1 반도체 층과 접촉하도록 배치된 박막 트랜지스터 기판.The method of claim 1,
The semiconductor layer,
A first semiconductor layer comprising tin; And
A second semiconductor layer that is stacked with the first semiconductor layer and does not contain tin,
The capping layer is a thin film transistor substrate disposed to contact the first semiconductor layer.
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