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KR102191872B1 - 방송신호 전송장치, 방송신호 수신장치, 방송신호 전송방법, 방송신호 수신방법 - Google Patents

방송신호 전송장치, 방송신호 수신장치, 방송신호 전송방법, 방송신호 수신방법 Download PDF

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KR102191872B1
KR102191872B1 KR1020157036008A KR20157036008A KR102191872B1 KR 102191872 B1 KR102191872 B1 KR 102191872B1 KR 1020157036008 A KR1020157036008 A KR 1020157036008A KR 20157036008 A KR20157036008 A KR 20157036008A KR 102191872 B1 KR102191872 B1 KR 102191872B1
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황재호
신종웅
고우석
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엘지전자 주식회사
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Abstract

본 발명의 일 실시예에 따른 방송 신호 송신 장치는 적어도 하나 이상의 방송 서비스 컴포넌트를 전송하는 서비스 데이터를 인코딩하는 인코더, 피지컬 시그널링 데이터를 쇼튼드/펑쳐드 LDPC 코드로 인코딩하는 인코더, 인코딩된 서비스 데이터를 성상도에 매핑하는 매퍼, 프리앰블 데이터와 인코딩된 피지컬 시그널링 데이터, 그리고 매핑된 서비스 데이터를 포함하는 적어도 하나 이상의 신호 프레임을 생성하는 프레임 빌더, 생성된 적어도 하나 이상의 신호 프레임을 OFDM 파라미터들을 사용하여 OFDM 변조하는 OFDM 변조부 및 변조된 적어도 하나 이상의 신호 프레임을 포함하는 적어도 하나 이상의 방송 신호를 전송하는 전송부를 포함할 수 있다.

Description

방송신호 전송장치, 방송신호 수신장치, 방송신호 전송방법, 방송신호 수신방법{APPARATUS FOR TRANSMITTING BROADCAST SIGNALS, APPARATUS FOR RECEIVING BROADCAST SIGNALS, METHOD FOR TRANSMITTING BROADCAST SIGNALS AND METHOD FOR RECEIVING BROADCAST SIGNALS}
본 발명은 방송신호 전송방법, 방송신호 수신방법, 방송신호 전송장치, 방송신호 수신장치에 관한 것이다.
아날로그 방송 신호에 대한 송출의 중단 시점이 다가오면서, 디지털 방송 신호를 송수신하기 위한 다양한 기술들이 개발되고 있다. 디지털 방송 신호는 아날로그 방송 신호에 비해 대용량의 비디오/오디오 데이터를 포함할 수 있으며, 비디오/오디오 데이터 외에도 다양한 부가 데이터를 포함할 수 있다.
즉, 디지털 방송을 위한 디지털 방송 시스템은 HD(High Definition)급의 영상과 다채널의 음향 및 다양한 부가 서비스를 제공할 수 있다. 다만, 고용량의 데이터 전송을 위한 데이터 전송 효율, 송수신 네트워크의 강인성(robustness) 및 모바일 수신 장비를 고려한 네트워크의 유연성(flexibility)은 여전히 개선해야 하는 과제이다.
상기 목적을 달성하기 위하여 본 발명은 방송 신호를 전송하는 방법을 제공한다. 본 발명에 따른 방송 신호를 전송하는 방법은, 적어도 하나 이상의 방송 서비스 컴포넌트를 전송하는 서비스 데이터를 인코딩하는 단계로서, 적어도 하나 이상의 방송 서비스 컴포넌트는 고정 수신기를 위한 방송 서비스 컴포넌트 중 어느 하나에 해당할 수 있으며, 각 방송 서비스 컴포넌트는 프레임 단위로 구별되어 전송될 수 있고, 피지컬 시그널링 데이터를 인코딩하는 단계로서, 피지컬 시그널링 데이터는 피지컬 시그널링 데이터의 크기를 기반으로 결정된 코드 레이트 값을 기반으로 인코딩되며, 인코딩된 서비스 데이터를 성상도에 매핑하는 단계, 적어도 하나 이상의 신호프레임을 생성하는 단계, 생성된 적어도 하나 이상의 신호 프레임을 OFDM 방식으로 변조하는 단계, OFDM 방식으로 변조된 적어도 하나 이상의 신호 프레임을 포함하는 적어도 하나 이상의 방송 신호를 전송하는 단계를 포함할 수 있다.
상기 목적을 달성하기 위하여 본 발명은 방송 신호를 전송하는 방법을 제공한다. 본 발명에 따른 방송 신호를 전송하는 방법은, 적어도 하나 이상의 방송 서비스 컴포넌트를 전송하는 서비스 데이터를 인코딩하는 단계로서, 적어도 하나 이상의 방송 서비스 컴포넌트는 고정 수신기를 위한 방송 서비스 컴포넌트 중 어느 하나에 해당할 수 있으며, 각 방송 서비스 컴포넌트는 프레임 단위로 구별되어 전송될 수 있고, 피지컬 시그널링 데이터를 인코딩하는 단계로서, 피지컬 시그널링 데이터는 피지컬 시그널링 데이터의 크기를 기반으로 결정된 코드 레이트 값을 기반으로 인코딩되며, 인코딩된 서비스 데이터를 성상도에 매핑하는 단계, 적어도 하나 이상의 신호프레임을 생성하는 단계, 생성된 적어도 하나 이상의 신호 프레임을 OFDM 방식으로 변조하는 단계, OFDM 방식으로 변조된 적어도 하나 이상의 신호 프레임을 포함하는 적어도 하나 이상의 방송 신호를 전송하는 단계를 포함할 수 있다.
본 발명은 다양한 방송 서비스를 제공하기 위하여 서비스의 특성에 따라 데이터를 처리함으로서, service나 service component별로 QoS를 조절할 수 있다.
본 발명은 다양한 방송 서비스를 동일한 RF signal bandwidth를 통해 전송하므로서 전송상의 flexibility를 확보할 수 있다.
본 발명은 MIMO 시스템을 사용함으로써 데이터 전송 효율을 높이고 방송 신호 송수신의 강인성(Robustness)를 증가시킬 수 있다.
따라서 본 발명에 따르면 모바일 수신 장비 또는 인도어 환경에서도 디지털 방송 신호를 오류없이 수신할 수 있는 방송 신호의 송수신 방법 및 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치의 구조를 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다.
도 3은 본 발명의 다른 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다.
도 4는 본 발명의 또 다른 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈을 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈을 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈을 나타낸 도면이다.
도 8은 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치의 구조를 나타낸 도면이다.
도 9는 본 발명의 일 실시예에 따른 동기화 & 복조 모듈을 나타낸 도면이다.
도 10은 본 발명의 일 실시예에 따른 프레임 파싱 모듈을 나타낸 도면이다.
도 11은 본 발명의 일 실시예에 따른 디매핑 & 디코딩 모듈을 나타낸 도면이다.
도 12는 본 발명의 일 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다.
도 13은 본 발명의 다른 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다.
도 14는 본 발명의 다른 실시예에 따른 코딩 앤 모듈레이션 모듈을 나타낸 도면이다.
도 15는 본 발명의 다른 실시예에 따른 디매핑 & 디코딩 모듈을 나타낸 도면이다.
도 16은 본 발명의 일 실시예에 따른 방송 시스템의 프레임 구조를 나타낸 도면이다.
도 17은 본 발명의 일 실시예에 따른 DP를 나타낸 도면이다.
도 18은 본 발명의 일 실시예에 따른 타입 1 DP를 나타낸 도면이다.
도 19는 본 발명의 일 실시예에 따른 타입 2 DP를 나타낸 도면이다.
도 20은 본 발명의 일 실시예에 따른 타입 3 DP를 나타낸 도면이다.
도 21은 본 발명의 일 실시예에 따른 RB를 나타낸 도면이다.
도 22는 본 발명의 일 실시예에 따른 RB의 프레임 매핑 과정을 나타낸 도면이다.
도 23은 본 발명의 일 실시예에 따른 타입 1 DP의 RB 매핑을 나타낸 도면이다.
도 24는 본 발명의 일 실시예에 따른 타입 2 DP의 RB 매핑을 나타낸 도면이다.
도 25는 본 발명의 일 실시예에 따른 타입 3 DP의 RB 매핑을 나타낸 도면이다.
도 26은 본 발명의 다른 실시예에 따른 타입 1 DP의 RB 매핑을 나타낸 도면이다.
도 27은 본 발명의 또 다른 실시예에 따른 타입 1 DP의 RB 매핑을 나타낸 도면이다.
도 28은 본 발명의 또 다른 실시예에 따른 타입 1 DP의 RB 매핑을 나타낸 도면이다.
도 29는 본 발명의 다른 실시예에 따른 타입 2 DP의 RB 매핑을 나타낸 도면이다.
도 30은 본 발명의 또 다른 실시예에 따른 타입 2 DP의 RB 매핑을 나타낸 도면이다.
도 31은 본 발명의 다른 실시예에 따른 타입 3 DP의 RB 매핑을 나타낸 도면이다.
도 32는 본 발명의 또 다른 실시예에 따른 타입 3 DP의 RB 매핑을 나타낸 도면이다.
도 33은 본 발명의 일 실시예에 따른 시그널링 정보를 나타낸 도면이다.
도 34는 본 발명의 일 실시예에 따른 DP 개수에 따른 PLS의 비트 수를 도시한 그래프이다.
도 35는 본 발명의 일 실시예에 따른 DP의 디매핑 과정을 나타낸 도면이다.
도 36은 본 발명의 또 다른 실시예에 따른 FEC 인코딩 모듈에서 PLS 데이터를 LDPC 인코딩하기 위해 적용될 수 있는 3가지 타입의 마더 코드(Mother Code)의 예시 구조를 나타낸 도면이다.
도 37은 본 발명의 또 다른 실시예에 따른 LDPC 인코딩을 위해 사용되는 마더 코드 타입의 선택 및 쇼트닝(shortening) 양을 결정하는 과정을 나타내는 플로우 차트이다.
도 38은 본 발명의 또 다른 실시예에 따른 어댑테이션 패리티(Adaptation Parity) 인코딩 과정을 나타내는 도면이다.
도 39는 본 발명의 또 다른 실시예에 따른 FEC 인코딩 모듈로 입력되는 PLS 데이터를 LDPC 인코딩하기 전, 입력되는 PLS 데이터를 분할하는 페이로드 스플리팅(Payload Splitting) 방식을 나타내는 도면이다.
도 40은 본 발명의 또 다른 실시예에 따른 프레임 스트럭쳐 모듈에서 PLS 리피티션(repetition)이 수행되어 프레임이 출력되는 과정을 나타낸 도면이다.
도 41은 본 발명의 또 다른 실시예에 따른 신호 프레임 스트럭쳐를 나타낸 도면이다.
도 42는 본 발명의 또다른 실시예에 따른 방송 신호 송신 방법의 플로우 차트이다.
도 43은 본 발명의 또다른 실시예에 따른 방송 신호 수신 방법의 플로우 차트이다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
본 발명에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 이는 당분야에 종사하는 기술자의 의도 또는 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 발명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 본 발명의 전반에 걸친 내용을 토대로 정의되어야 함을 밝혀두고자 한다.
본 발명은 차세대 방송 서비스를 위한 방송 신호를 송수신 할 수 있는 장치 및 방법을 제공하기 위한 것이다. 본 발명의 일 실시예에 따른 차세대 방송 서비스는 지상파 방송 서비스, 모바일 방송 서비스 및 UHDTV(Ultra High Definition Television) 서비스등을 포함하는 개념이다. 본 발명의 일 실시예에 따른 방송 신호 송신 장치 및 방법은 송신 대상인 서비스의 특성에 따라 지상파 방송 서비스를 위한 base profile, 모바일 방송 서비스를 위한 handheld profile 및 UHDTV 서비스를 위한 advanced profile로 카테고리화될 수 있다. 이 경우, base profile은 지상파 방송 서비스 및 모바일 방송 서비스 모두를 위한 profile을 의미하는 개념으로 사용될 수 있다. 이는 설계자 의도에 따라 변경 가능한 사항이다.
본 발명은 상술한 차세대 방송 서비스를 위한 방송 신호를 비MIMO(non-MIMO, Multi Input Multi Output) 방식 또는 MIMO 방식으로 처리하는 것을 일 실시예로 할 수 있다. 본 발명의 일 실시예에 따른 비MIMO 방식은 MISO (Multi Input Single Output), SISO (Single Input Single Output) 방식 등을 포함할 수 있다.
이하에서, MISO 또는 MIMO의 다중 안테나는 설명의 편의를 위해 2개의 안테나를 예로서 설명할 수 있으나, 이러한 본 발명의 설명은 2개 이상의 안테나를 사용하는 시스템에 적용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치의 구조를 나타낸 도면이다.
본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 인풋 포맷팅 모듈(1000), 코딩 앤 모듈레이션 모듈(1100), 프레임 스트럭쳐 모듈(1200), 웨이브폼 제너레이션 모듈(1300) 및 시그널링 제너레이션 모듈(1400)을 포함할 수 있다. 이하 각 모듈의 동작을 중심으로 설명한다.
도 1 에 도시된 바와 같이, 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 입력 신호로서 MPEG-TS 스트림(stream), IP 스트림(v4/v6) 그리고 제네릭 스트림(Generic stream, GS)을 입력받을 수 있다. 또한 입력 신호를 구성하는 각 스트림의 구성에 관한 부가 정보(management information)를 입력받고, 입력받은 부가 정보를 참조하여 최종적인 피지컬 레이어 시그날(physical layer signal)을 생성할 수 있다.
본 발명의 일 실시예에 따른 인풋 포맷팅 모듈(1000)은 입력된 스트림들을 코딩 및 변조를 수행하기 위한 기준 또는 서비스 및 서비스 컴포넌트 기준에 따라 나누어 복수의 로지컬 데이터 파이프(logical data pipes, 또는 데이터 파이프(data pipes, DP))로 생성할 수 있다. 데이터 파이프는 피지컬 레이어의 논리적 채널로서, 서비스 데이터 또는 관련된 메타데이터를 운반할 수 있다. 데이터 파이프는 하나 또는 복수개의 서비스, 또는 하나 또는 복수개의 서비스 컴포넌트(component)를 운반할 수 있다. 또한 데이터 파이프(data pipe)를 통해 전송되는 데이터를 DP 데이터라 호칭할 수 있다.
또한 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈(1000)은 생성된 각각의 데이터 파이프를 코딩 및 변조를 수행하기 위해 필요한 블록 단위로 나누고, 전송효율을 높이거나 스케쥴링을 하기 위해 필요한 일련의 과정들을 수행할 수 있다. 구체적인 내용은 후술한다.
본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈(1100)은 인풋 포맷팅 모듈(1000)으로부터 입력받은 각각의 데이터 파이프에 대해서 FEC(forward error correction) 인코딩을 수행하여 전송채널에서 발생할 수 있는 에러를 수신단에서 정정할 수 있도록 한다. 또한 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈(1100)은 FEC 출력 비트 데이터에 대해서 심볼 데이터로 전환하고, 인터리빙을 수행하여 채널에 의한 버스트 에러(burst error)를 정정할 수 있다. 또한 도 1에 도시된 바와 같이 두 개 이상의 멀티플 안테나(multiple Tx antenna)를 통해 전송하기 위하여 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈(1100)은 처리한 데이터를 각 안테나 출력을 위한 데이터 패쓰(data path)로 나누어 출력할 수 있다.
본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈(1200)은 코딩 앤 모듈레이션 모듈(1100)에서 출력된 데이터를 신호 프레임에 매핑할 수 있다. 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈(1200)은 인풋 포맷팅 모듈(1000)에서 출력된 스케쥴링 정보를 이용하여 매핑을 수행할 수 있으며, 추가적인 디버시티 게인(gain)을 얻기 위하여 신호 프레임 내의 데이터에 대하여 인터리빙을 수행할 수 있다.
본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 프레임 스트럭쳐 모듈(1200)에서 출력된 신호 프레임들을 최종적으로 전송할 수 있는 형태의 신호로 변환시킬 수 있다. 이 경우, 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 전송 시스템의 감지(detection)를 위해 프리앰블 시그널(또는 프리앰블)을 삽입하고, 전송채널을 추정하여 왜곡을 보상할 수 있도록 리퍼런스 시그날(reference signal)을 삽입할 수 있다. 또한 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 다중 경로 수신에 따른 채널 딜레이 스프레드(channel delay spread)에 의한 영향을 상쇄시키기 위해서 가드 인터벌(guard interval)을 두고 해당 구간에 특정 시퀀스(sequence)를 삽입할 수 있다. 또한 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈(1300)은 부가적으로 출력 신호의 피크-투-에버리지 파워 레이시오(peak-to-average power ratio)와 같은 신호특성을 고려하여 효율적인 전송에 필요한 과정을 수행할 수 있다.
본 발명의 일 실시예에 따른 시그널링 제너레이션 모듈(1400)은 입력된 부가정보(management information) 및 인풋 포맷팅 모듈(1000), 코딩 앤 모듈레이션 모듈(1100) 및 프레임 스트럭쳐 모듈(1200)에서 발생된 정보를 이용하여 최종적인 시그널링 정보(physical layer signaling)을 생성한다. 따라서 본 발명의 일 실시예에 따른 수신 장치는 시그널링 정보를 복호화하여 수신된 신호를 디코딩할 수 있다.
상술한 바와 같이 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 지상파 방송 서비스, 모바일 방송 서비스 및 UHDTV 서비스등을 제공할 수 있다. 따라서 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 서로 다른 서비스를 위한 신호들을 시간 영역에서 멀티플렉싱하여 전송할 수 있다.
도 2 내지 도 4는 도 1에서 설명한 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈(1000)의 실시예를 나타낸 도면이다. 이하 각 도면에 대해 설명한다.
도 2는 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다. 도 2는 인풋 신호가 싱글 인풋 스트림(single input stream)인 경우의 인풋 포맷팅 모듈을 나타낸다.
도 2에 도시된 바와 같이 본 발명의 일 실시예에 따른 인풋 포맷팅 모듈은 모드 어댑테이션 모듈(2000)과 스트림 어댑테이션 모듈(2100)을 포함할 수 있다.
도 2에 도시된 바와 같이 모드 어댑테이션 모듈(2000)은 인풋 인터페이스 블록(2010), CRC-8 인코더 블록(2020) 및 BB 헤더 삽입(BB header insertion) 블록(2030)을 포함할 수 있다. 이하 각 블록에 대해 간략히 설명한다.
인풋 인터페이스 블록(2010)은 입력된 싱글 인풋 스트림을 추후 FEC(BCH/LDPC)를 수행하기 위한 BB 프레임(baseband(BB) frame) 길이 단위로 나눠서 출력할 수 있다.
CRC-8 인코더 블록(2020)은 각 BB 프레임 데이터에 대해서 CRC 인코딩을 수행하여 여분 데이터(redundancy data)를 추가할 수 있다.
이후, BB 헤더 삽입(BB header insertion) 블록(2030)은 모드 어댑테이션 타입(Mode Adaptation Type, (TS/GS/IP)), 유저 패킷 길이(User Packet Length), 데이터 필드 길이(Data Field Length), 유저 패킷 싱크 바이트(User Packet Sync Byte), 데이터 필드에서의 유저 패킷 싱크 바이트의 시작 주소(Start Address of User Packet Sync Byte in Data Field), 고효율 모드 인디케이터(High Efficiency Mode Indicator), 인풋 스트림 동기화 필드(Input Stream Synchronization Field) 등 정보를 포함하는 헤더를 BB 프레임에 삽입할 수 있다.
도 2에 도시된 바와 같이, 스트림 어댑테이션 모듈(2100)은 패딩 삽입(Padding insertion) 블록(2110) 및 BB 스크램블러(scrambler) 블록(2120)을 포함할 수 있다. 이하 각 블록에 대해 간략히 설명한다.
패딩 삽입(Padding insertion) 블록(2110)은 모드 어댑테이션 모듈(2000)로부터 입력받은 데이터가 FEC 인코딩에 필요한 입력 데이터 길이보다 작은 경우, 패딩 비트(padding bit)를 삽입하여 필요한 입력 데이터 길이를 가지도록 출력할 수 있다.
BB 스크램블러 블록(2120)은 입력된 비트 스트림(bit stream)을 수도 랜덤 바이너리 시퀀스(PRBS-Pseudo Random Binary Sequence)로 XOR연산을 하여 랜덤화(randomize)할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 2에 도시된 바와 같이, 인풋 포맷팅 모듈은 최종적으로 데이터 파이프를 코딩 앤 모듈레이션 모듈로 출력할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다. 도 3은 인풋 신호가 멀티플 인풋 스트림(multiple input streams)인 경우의 인풋 포맷팅 모듈의 모드 어댑테이션 모듈을 나타낸 도면이다.
멀티플 인풋 스트림(multiple input streams)을 처리하기 위한 인풋 포맷팅 모듈의 모드 어댑테이션 모듈은 각 인풋 스트림을 독립적으로 처리할 수 있다.
도 3에 도시된 바와 같이, 멀티플 인풋 스트림을 각각 처리 하기 위한 모드 어댑테이션 모듈(3000)은 인풋 인터페이스 블록, 인풋 스트림 동기화(input stream synchronizer) 블록, 딜레이 보상(compensating delay) 블록, 널 패킷 제거(null packet deletion) 블록, CRC-8 인코더 블록 및 BB 헤더 삽입(BB header insertion) 블록을 포함할 수 있다. 이하 각 블록에 대해 간략히 설명한다.
인풋 인터페이스 블록, CRC-8 인코더 블록 및 BB 헤더 삽입 블록의 동작들은 도 2에서 설명한 바와 같으므로 생략한다.
인풋 스트림 동기화 블록(3100)은 인풋 스트림 클락 리퍼런스(ISCR-Input Stream Clock Reference) 정보를 전송하여, 수신단에서 TS 혹은 GS 스트림을 복원하는데 필요한 타이밍정보를 삽입할 수 있다.
딜레이 보상 블록(3200)은 인풋 스트림 동기화 블록에 의해 발생된 타이밍정보와 함께 송신 장치의 데이터 처리에 따른 데이터 파이프간 딜레이가 발생한 경우, 수신 장치에서 동기를 맞출 수 있도록 입력 데이터를 지연시켜서 출력할 수 있다.
널 패킷 제거 블록(3300)은 불필요하게 전송될 입력 널 패킷을 제거하고, 제거된 위치에 따라 제거된 널 패킷의 개수를 삽입하여 전송할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 인풋 포맷팅 모듈을 나타낸 도면이다.
구체적으로 도 4는 인풋 신호가 멀티플 인풋 스트림(multiple input streams)인 경우의 인풋 포맷팅 모듈의 스트림 어댑테이션 모듈을 나타낸 도면이다.
본 발명의 일 실시예에 따른 멀티플 인풋 스트림인 경우의 인풋 포맷팅 모듈의 스트림 어댑테이션 모듈은 스케쥴러(scheduler)(4000), 1-프레임 딜레이 블록(4100), 인-밴드 시그날링 또는 패딩 삽입(In-band signaling or padding insertion) 블록(4200), 피지컬 레이어 시그날링 제너레이션(physical layer signaling generation) 블록(4300) 및 BB 스크램블러 블록(4400)을 포함할 수 있다. 이하 각 블록의 동작에 대해 설명한다.
스케쥴러(4000)는 듀얼 폴라리티(dual polarity)를 포함한 다중 안테나를 사용하는 MIMO 시스템을 위한 스케쥴링을 수행할 수 있다. 또한 스케쥴러(4000)는 도 1에서 설명한 코딩 & 모듈레이션 모듈 내의 비트 투 셀 디먹스(bit to cell demux) 블록, 셀 인터리버 블록, 타임 인터리버 블록 등 각 안테나 패쓰(antenna path)를 위한 신호 처리 블록들에 사용될 파라미터(parameter)들을 발생시킬 수 있다.
1-프레임 딜레이 블록(4100)은 데이터 파이프 내에 삽입될 인-밴드 시그날링(in-band signaling) 등을 위해서 다음 프레임에 대한 스케쥴링 정보가 현재 프레임에 전송될 수 있도록 입력 데이터를 하나의 전송 프레임만큼 지연시킬 수 있다.
인-밴드 시그날링 또는 패딩 삽입(In-band signaling or padding insertion) 블록(4200)은 한 개의 전송 프레임만큼 지연된 데이터에 지연되지 않은 피지컬 레이어 시그날링(physical layer signaling(PLS))-다이나믹 시그날링(dynamic signaling) 정보를 삽입할 수 있다. 이 경우, 인-밴드 시그날링 또는 패딩 삽입 블록(4200)은 패딩을 위한 공간이 있는 경우에 패딩 비트(padding bit)을 삽입하거나, 인-밴드 시그날링 정보를 패딩 공간에 삽입할 수 있다. 또한, 스케쥴러(4000)는 인-밴드 시그날링과 별개로 현재 프레임에 대한 피지컬 레이어 시그널링-다이나믹 시그날링 정보를 출력할 수 있다. 따라서 후술할 셀 매퍼(cell mapper)는 스케쥴러(4000)에서 출력한 스케쥴링 정보에 따라 입력 셀들을 매핑할 수 있다.
피지컬 레이어 시그날링 제너레이션 블록(4300)은 인-밴드 시그날링을 제외하고 전송 프레임의 프리앰블 심볼이나 분산(spreading)되어 데이터 심볼등에 전송될 피지컬 레이어 시그날링 데이터(physical layer signaling data)를 생성할 수 있다. 이 경우, 본 발명의 일 실시예에 따른 피지컬 레이어 시그날링 데이터는 시그널링 정보로 호칭할 수 있다. 또한 본 발명의 일 실시예에 따른 피지컬 레이어 시그날링 데이터는 PLS-프리(PLS-pre) 정보와 PLS-포스트(PLS-post) 정보로 분리될 수 있다. PLS-프리 정보는 PLS-포스트 정보를 인코딩하는데 필요한 파라미터들과 스태틱 PLS 시그날링 데이터(static PLS signaling data)를 포함할 수 있으며, PLS-포스트 정보는 데이터 파이프를 인코딩하는데 필요한 파라미터를 포함할 수 있다. 상술한 데이터 파이프를 인코딩하는데 필요한 파라미터는 다시 스태틱 PLS 시그날링 데이터(static PLS signaling data) 및 다이나믹 PLS 시그날링 데이터(dynamic PLS signaling data)로 분리될 수 있다. 스태틱 PLS 시그날링 데이터는 수퍼 프레임에 포함된 모든 프레임에 공통적으로 적용될 수 있는 파라미터로 수퍼 프레임 단위로 변경될 수 있다. 다이나믹 PLS 시그날링 데이터는 수퍼 프레임에 포함된 프레임마다 다르게 적용될 수 있는 파라미터로, 프레임 단위로 변경될 수 있다. 따라서 수신 장치는 PLS-프리 정보를 디코딩하여 PLS-포스트 정보를 획득하고, PLS-포스트 정보를 디코딩하여 원하는 데이터 파이프를 디코딩할 수 있다.
BB 스크램블러 블록(4400)은 최종적으로 웨이브폼 제너레이션(waveform generation) 블록의 출력 신호의 PAPR 값이 낮아지도록 수도 랜덤 바이너리 시퀀스(PRBS) 를 발생시켜서 입력 비트열과 XOR을 수행하여 출력할 수 있다. 도 4에 도시된 바와 같이 BB 스크램블러 블록(4400)의 스크램블링은 데이터 파이프와 피지컬 레이어 시그날링모두에 대해 적용될 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 4에 도시된 바와 같이, 스트림 어댑테이션 모듈은 최종적으로 각 데이터 파이프를 코딩 앤 모듈레이션 모듈로 출력할 수 있다.
도 5는 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈을 나타낸 도면이다.
도 5의 코딩 앤 모듈레이션 모듈은 도 1에서 설명한 코딩 앤 모듈레이션 모듈(1100)의 일 실시예에 해당한다.
상술한 바와 같이 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 지상파 방송 서비스, 모바일 방송 서비스 및 UHDTV 서비스등을 제공할 수 있다.
즉, 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치가 제공하고자 하는 서비스의 특성에 따라 QoS (quality of service)가 다르기 때문에 각 서비스에 대응하는 데이터가 처리되는 방식이 달라져야 한다. 따라서 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈은 입력된 데이터 파이프들에 대하여 각각의 패쓰(path)별로 SISO, MISO와 MIMO 방식을 독립적으로 적용하여 처리할 수 있다. 결과적으로 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 송신 장치는 각 데이터 파이프를 통해 전송하는 서비스나 서비스 컴포넌트(component)별로 QoS를 조절할 수 있다.
따라서 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈은 SISO 방식을 위한 제 1 블록(5000), MISO 방식을 위한 제 2 블록(5100), MIMO 방식을 위한 제 3 블록(5200) 및 PLS 프리/포스트 정보를 처리하기 위한 제 4 블록(5300)을 포함할 수 있다. 도 5에 도시된 코딩 앤 모듈레이션 모듈은 일 실시예에 불과하며 설계자의 의도에 따라 코딩 앤 모듈레이션 모듈은 제 1 블록(5000) 및 제 4 블록(5300)만을 포함할 수도 있고, 제 2 블록(5100) 및 제 4 블록(5300)만을 포함할 수도 있고, 제 3 블록(5200) 및 제 4 블록(5300)만을 포함할 수도 있다. 즉 설계자의 의도에 따라 코딩 앤 모듈레이션 모듈은 각 데이터 파이프를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다.
이하 각 블록에 대해 설명한다.
제 1 블록(5000)은 입력된 데이터 파이프를 SISO 처리하기 위한 블록으로 FEC 인코더 블록(5010), 비트 인터리버 블록(5020), 비트 투 셀 디먹스(bit to cell demux) 블록(5030), 성상도 매퍼(constellation mapper) 블록(5040), 셀 인터리버(cell interleaver) 블록(5050) 및 타임 인터리버(time interleaver) 블록(5060)을 포함할 수 있다.
FEC 인코더 블록(5010)은 입력된 데이터 파이프에 대하여 BCH 인코딩과 LDPC 인코딩을 수행하여 여분(redundancy)을 추가하고, 전송채널상의 오류를 수신단에서 정정할 수 있다.
비트 인터리버 블록(5020)은 FEC 인코딩이 수행된 데이터의 비트열을 인터리빙 규칙(interleaving rule)에 의해서 인터리빙하여 전송채널 중에 발생할 수 있는 버스트 에러(burst error)에 대해 강인성을 갖도록 처리할 수 있다. 따라서 QAM 심볼에 딥 페이딩(deep fading)혹은 이레이셔(erasure)가 가해진 경우, 각 QAM 심볼에는 인터리빙된 비트들이 매핑되어 있으므로 전체 코드워드 비트(codeword bit)들 중에서 연속된 비트들에 오류가 발생하는 것을 막을 수 있다.
비트 투 셀 디먹스 블록(5030)은 입력된 비트열의 순서와 성상도 매핑 규칙(constellation mapping rule)을 모두 고려하여 FEC 블락 내 각 비트들이 적절한 강건성(robustness)을 갖고 전송될 수 있도록 입력 비트열의 순서를 결정하여 출력할 수 있다.
또한 비트 인터리버 블록(5020)은 FEC 인코더 블록(5010)과 성상도 매퍼(Constellation mapper) 블록(5040) 사이에 위치할 수 있으며, FEC 인코더 블록(5010)에 의해 수행된 LDPC 인코딩의 출력 비트들을 서로 다른 신뢰도(reliability) 값을 갖는 비트 포지션들 및 방송 신호 수신 장치의 LDPC 디코딩을 고려한 성상도 매퍼의 최적 값에 연결시킬 수 있다. 따라서, 실시예에 따라 비트 투 셀 디먹스 블록(5030)은 이와 유사하거나 동일한 기능을 하는 블록으로 대체될 수 있다.
성상도 매퍼(Constellation mapper) 블록(5040)은 입력된 비트 워드(bit word)를 하나의 성상도(constellation)에 매핑할 수 있다. 이 경우 성상도 매퍼 블록은 추가적으로 로테이션 & Q-딜레이(rotation & Q-delay)를 수행할 수 있다. 즉, 성상도 매퍼 블록은 입력된 성상도들을 회전각(rotation angle)에 따라 회전시킨 후에 In-phase 성분과 Quadrature-phase 성분으로 나눈 후에 Quadrature-phase 성분만을 임의의 값으로 딜레이시킬 수 있다. 이후 페어(pair) 된 I 성분과 Q 성분을 이용해서 새로운 성상도로 다시 매핑할 수 있다.
또한 성상도 매퍼(Constellation mapper) 블록(5040)은 최적의 성상도 포인트들을 도출하기 위해 2차원 평면에서 성상도 포인트들을 이동시킬 수 있다. 이 과정을 통해, 코딩 앤 모듈레이션 모듈(1100)의 커패시티는 최적화될 수 있다. 또한 성상도 매퍼(Constellation mapper) 블록(5040)은 전술한 오퍼레이션을 IQ 밸런스 성상도 포인트들 및 그에 대한 회전을 이용하여 수행할 수 있다. 성상도 매퍼(Constellation mapper) 블록(5040)은 이와 비슷하거나 동일한 기능을 수행하는 블록에 의해 대체될 수도 있다.
셀 인터리버 블록(5050)은 한 개의 FEC 블락에 해당하는 셀들을 랜덤하게 섞어서 출력하여, 각 FEC 블락에 해당하는 셀들이 각 FEC 블락마다 서로 다른 순서로 출력할 수 있다.
타임 인터리버 블록(5060)은 여러 개의 FEC 블락에 속하는 셀들을 서로 섞어서 출력할 수 있다. 따라서 각 FEC 블락의 셀들은 타임 인터리빙 뎁쓰(depth)만큼의 구간 내에 분산되어 전송되므로 디버시티 게인을 획득할 수 있다.
제 2 블록(5100)은 입력된 데이터 파이프를 MISO 처리하기 위한 블록으로 도 5에 도시된 바와 같이 제 1 블록(5000)과 동일하게 FEC 인코더 블록, 비트 인터리버 블록, 비트 투 셀 디먹스(bit to cell demux) 블록, 성상도 매퍼(constellation mapper) 블록, 셀 인터리버 블록 및 타임 인터리버 블록을 포함할 수 있으나, MISO 프로세싱 블록(5110)을 더 포함한다는 점에서 차이가 있다. 제 2 블록(5100)은 제 1 블록(5000)과 마찬가지로 입력부터 타임 인터리버까지 동일한 역할의 과정을 수행하므로, 동일한 블록들에 대한 설명은 생략한다.
MISO 프로세싱 블록(5110)은 입력된 일련의 셀들에 대해서 전송 디버시티(transmit diversity)를 주는 MISO 인코딩 매트릭스에 따라 인코딩을 수행하고, MISO 처리된 데이터를 두 개의 패쓰(path)를 통해 출력할 수 있다. 본 발명의 일 실시예에 따른 MISO 프로세싱은 OSTBC(orthogonal space time block coding)/OSFBC (orthogonal space frequency block coding, 일명 알라모티 코딩(Alamouti coding))을 포함할 수 있다.
제 3 블록(5200)은 입력된 데이터 파이프를 MIMO 처리하기 위한 블록으로 도 5에 도시된 바와 같이 제 2 블록(5100)과 동일하게 FEC 인코더 블록, 비트 인터리버 블록, 비트 투 셀 디먹스 블록, 성상도 매퍼 블록, 셀 인터리버 블록 및 타임 인터리버 블록을 포함할 수 있으나, MIMO 프로세싱 블록(5220)을 포함한다는 점에서 데이터 처리 과정의 차이가 있다.
즉, 제 3 블록(5200)의 경우, FEC 인코더 블록 및 비트 인터리버 블록은 제 1 및 2 블록(5000, 5100)과 구체적인 기능은 다르지만 기본적인 역할은 동일하다.
비트 투 셀 디먹스 블록(5210)은 MIMO 프로세싱의 입력 개수와 동일한 개수의 출력 비트열을 생성하여 MIMO 프로세싱을 위한 MIMO 패쓰(path)를 통해 출력할 수 있다. 이 경우, 비트 투 셀 디먹스 블록(5210)은 LDPC와 MIMO 프로세싱의 특성을 고려하여 수신단의 디코딩 성능을 최적화하도록 설계될 수 있다.
성상도 매퍼 블록, 셀 인터리버 블록, 타임 인터리버 블록 역시 구체적인 기능은 다를 수 있지만 기본적인 역할은 제 1 및 2 블록(5000, 5100)에서 설명한 바와 동일하다. 또한 도 5에 도시된 바와 같이, 성상도 매퍼 블록, 셀 인터리버 블록, 타임 인터리버 블록들은 비트 투 셀 디먹스 블록에서 출력된 출력 비트열을 처리하기 위하여, MIMO 프로세싱을 위한 MIMO 패쓰(path)의 개수만큼 존재할 수 있다. 이 경우, 성상도 매퍼 블록, 셀 인터리버 블록, 타임 인터리버 블록들은 각 패쓰(path)들을 통해 입력되는 데이터들에 대하여 각각 동일하게 동작하거나 혹은 독립적으로 동작할 수 있다.
MIMO 프로세싱 블록(5220)은 입력된 두 개의 입력 셀에 대해서 MIMO 인코딩 매트릭스를 사용하여 MIMO 프로세싱을 수행하고 MIMO 프로세싱 된 데이터를 두 개의 패쓰(path)를 통해 출력할 수 있다. 본 발명의 일 실시예에 따른 MIMO 인코딩 매트릭스는 스페이셜 멀티플렉싱(spatial multiplexing), 골든 코드(Golden code), 풀-레이트 풀-디버시티 코드(Full-rate full diversity code), 선형 분산 코드(Linear dispersion code) 등을 포함할 수 있다.
제 4 블록(5300)은 PLS 프리/포스트 정보를 처리하기 위한 블록으로, SISO 또는 MISO 프로세싱을 수행할 수 있다.
제 4 블록(5300)에 포함된 비트 인터리버 블록, 비트 투 셀 디먹스 블록, 성상도 매퍼 블록, 셀 인터리버 블록, 타임 인터리버 블록 및 MISO 프로세싱 블록 등은 상술한 제 2 블록(5100)에 포함된 블록들과 구체적인 기능은 다를 수 있지만 기본적인 역할은 동일하다.
제 4 블록(5300)에 포함된 쇼튼/펑쳐드(Shortened/punctured) FEC 인코더 블록(5310)은 입력 데이터의 길이가 FEC 인코딩을 수행하는데 필요한 길이보다 짧은 경우를 대비한 PLS 패쓰(path)를 위한 FEC 인코딩 방식을 사용하여 PLS 데이터를 처리할 수 있다. 구체적으로, 쇼튼/펑쳐드(Shortened/punctured) FEC 인코더 블록은 입력 비트열에 대해서 BCH 인코딩을 수행하고, 이후 노말 LDPC 인코딩에 필요한 입력 비트열의 길이만큼 제로 패딩(zero padding)을 하고, LDPC 인코딩을 한 후에 패딩한 제로(zero)를 제거하여 효율적 코드레이트(effective code rate)가 데이터 파이프보다 같거나 낮도록 패리티 비트(parity bit)을 펑쳐링(puncturing)할 수 있다.
상술한 제 1 블록(5000) 내지 제 4 블록(5300)에 포함된 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 5에 도시된 바와 같이, 코딩 앤 모듈레이션 모듈은 최종적으로 각 패쓰(path)별로 처리된 데이터 파이프, PLS-프리 정보, PLS-포스트 정보를 프레임 스트럭쳐 모듈로 출력할 수 있다.
도 6은 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈을 나타낸 도면이다.
도 6에 도시된 프레임 스트럭쳐 모듈은 도 1에서 설명한 프레임 스트럭쳐 모듈(1200)의 일 실시예에 해당한다.
본 발명의 일 실시예에 따른 프레임 스트럭쳐 블록은 적어도 하나 이상의 셀 매퍼(cell-mapper)(6000), 적어도 하나 이상의 딜레이 보상(delay compensation) 모듈(6100) 및 적어도 하나 이상의 블락 인터리버(block interleaver)(6200)을 포함할 수 있다. 셀 매퍼(6000), 딜레이 보상 모듈(6100) 및 블락 인터리버(6200)의 개수는 설계자의 의도에 따라 변경 가능하다. 이하 각 모듈의 동작을 중심으로 설명한다.
셀 매퍼(6000)는 코딩 앤 모듈레이션 모듈로부터 출력된 SISO 또는 MISO 또는 MIMO 처리된 데이터 파이프에 대응하는 셀들, 데이터 파이프간 공통으로 적용될 수 있는 커먼 데이터(common data)에 대응하는 셀들, PLS-프리/포스트 정보에 대응하는 셀들을 스케쥴링 정보에 따라 신호 프레임에 할당(allocation) 할 수 있다. 커먼 데이터는 전부 또는 일부의 데이터 파이프간에 공통으로 적용될 수 있는 시그널링 정보를 의미하며, 특정 데이터 파이프를 통해 전송될 수 있다. 커먼 데이터를 전송하는 데이터 파이프를 커먼 데이터 파이프라 호칭할 수 있으며 이는 설계자의 의도에 따라 변경 가능하다.
본 발명의 일 실시예에 따른 송신 장치가 2개의 출력 안테나를 사용하고, 상술한 MISO 프로세싱에서 알라모티 코딩(Alamouti coding)을 사용하는 경우, 알라모티 인코딩에 의한 직교성(orthogonality)를 유지하기 위해서 셀 매퍼(6000)는 페어-와이즈 셀 매핑(pair-wise cell mapping)을 수행할 수 있다. 즉, 셀 매퍼(6000)는 입력 셀들에 대해서 연속된 두 개의 셀을 하나의 단위로 처리하여 프레임에 매핑할 수 있다. 따라서 각 안테나의 출력 패쓰(path)에 해당하는 입력 패쓰(path) 내의 페어된 셀(paired cell)은 전송 프레임 내 서로 인접한 위치에 할당될 수 있다.
딜레이 보상 블록(6100)은 다음 전송 프레임에 대한 입력 PLS 데이터 셀을 한 프레임만큼 딜레이하여 현재 전송 프레임에 해당하는 PLS 데이터를 획득할 수 있다. 이 경우, 현재 프레임의 PLS 데이터는 현재 신호 프레임 내의 프리앰블 파트를 통해 전송될 수 있으며, 다음 신호 프레임에 대한 PLS 데이터는 현재 신호 프레임 내의 프리앰블 파트 또는 현재 신호 프레임의 각 데이터 파이프내의 인-밴드 시그날링을 통해서 전송될 수 있다. 이는 설계자의 의도에 따라 변경 가능하다.
블락 인터리버(6200)는 신호 프레임의 단위가 되는 전송 블락 내의 셀들을 인터리빙함으로써 추가적인 디버시티 게인을 획득할 수 있다. 또한 블락 인터리버(6200)는 상술한 페어-와이즈 셀 매핑(pair-wise cell mapping)이 수행된 경우, 입력 셀들에 대해서 연속된 두 개의 셀을 하나의 단위로 처리하여 인터리빙을 수행할 수 있다. 따라서 블락 인터리버(6200)에서 출력 되는 셀들은 동일한 두 개의 연속된 셀들이 될 수 있다.
페어-와이즈 매핑(pair-wise mapping) 및 페어-와이즈 인터리빙(pair-wise interleaving)이 수행되는 경우, 적어도 하나 이상의 셀 매퍼와 적어도 하나 이상의 블락 인터리버는 각각의 패쓰(path)를 통해 입력되는 데이터에 대해서 동일하게 동작하거나 혹은 독립적으로 동작할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 6에 도시된 바와 같이, 프레임 스트럭쳐 모듈은 적어도 하나의 신호 프레임을 웨이브폼 제너레이션 모듈로 출력할 수 있다.
도 7은 본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈을 나타낸 도면이다.
도 7에 도시된 웨이브폼 제너레이션 모듈은 도 1에서 설명한 웨이브폼 제너레이션 모듈(1300)의 일 실시예에 해당한다.
본 발명의 일 실시예에 따른 웨이브폼 제너레이션 모듈은 도 6에서 설명한 프레임 스트럭쳐 모듈에서 출력된 신호 프레임들을 입력받고 출력하기 위한 안테나의 개수만큼 신호 프레임들을 변조하여 전송할 수 있다.
구체적으로 도 7에 도시된 웨이브폼 제너레이션 모듈은 m 개의 Tx 안테나를 사용하는 송신 장치의 웨이브폼 제너레이션 모듈의 실시예로서, m개의 패쓰(path)만큼 입력된 프레임을 변조하여 출력하기 위한 m개의 처리 블록들을 포함할 수 있다. m개의 처리 블록들은 모두 동일한 처리 과정을 수행할 수 있다. 이하에서는 m개의 처리 블록 중 첫번째 처리 블록(7000)의 동작을 중심으로 설명한다.
첫번째 처리 블록(7000)은 리퍼런스 시그널 삽입 & PAPR 리덕션(reference signal insertion & PAPR reduction) 블록(7100), 역-웨이브폼 변환(Inverse waveform transform) 블록(7200), PAPR 리덕션 인 타임(PAPR reduction in time) 블록(7300), 가드 시퀀스 삽입(Guard sequence insertion) 블록(7400), 프리앰블 삽입(preamble insertion) 블록(7500), 웨이브폼 프로세싱(waveform processing) 블록(7600), 기타 시스템 삽입(other system insertion) 블록(7700) 및 디지털-아날로그 컨버터(DAC, Digital Analog Conveter) 블록(7800)을 포함할 수 있다.
리퍼런스 시그널 삽입 & PAPR 리덕션 블록(7100)은 각 시그날 블락마다 정해진 위치에 리퍼런스 시그날들을 삽입하고, 시간 영역(time domain)에서의 PAPR 값을 낮추기 위해서 PAPR 리덕션 스킴을 적용할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템인 경우, 리퍼런스 시그널 삽입 & PAPR 리덕션 블록(7100)은 액티브 서브 캐리어(active subcarrier) 일부를 사용하지 않고 보존(reserve)하는 방법을 사용할 수 있다. 또한 리퍼런스 시그널 삽입 & PAPR 리덕션 블록(7100)은 방송 송수신 시스템에 따라 PAPR 리덕션 스킴을 선택적 피쳐(optional feature)으로서 사용하지 않을 수도 있다.
역-웨이브폼 변환 블록(7200)은 전송채널의 특성과 시스템 구조를 고려하여 전송효율 및 유연성(flexibility)이 향상되는 방식으로 입력 신호를 변환하여 출력할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우 역-웨이브폼 변환 블록(7200)은 역-FFT 동작(Inverse FFT operation)을 사용하여 주파수 영역의 신호를 시간 영역으로 변환하는 방식을 사용할 수 있다. 또한 본 발명의 일 실시예에 따른 방송 송수신 시스템이 싱글 캐리어 시스템(single carrier system)인 경우, 역-웨이브폼 변환 블록은 웨이브폼 제너레이션 모듈 내에서 사용되지 않을 수도 있다.
PAPR 리덕션 인 타임 블록(7300)은 입력된 신호에 대해서 시간영역에서 PAPR를 낮추기 위한 방법을 적용할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우, PAPR 리덕션 인 타임 블록(7300)은 간단하게 피크 진폭(peak amplitude)을 클리핑(clipping)하는 방법을 사용할 수도 있다. 또한 PAPR 리덕션 인 타임 블록(7300)은 선택적 피쳐(optional feature)로 본 발명의 일 실시예에 따른 방송 송수신 시스템에 따라 사용되지 않을 수도 있다.
가드 시퀀스 삽입 블록(7400)은 전송채널의 딜레이 분산(delay spread)에 의한 영향을 최소화하기 위해서 인접한 시그날 블락간에 가드 인터벌을 두고, 필요한 경우 특정 시퀀스를 삽입할 수 있다. 따라서 수신 장치는 동기화나 채널추정을 용이하게 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우, 가드 시퀀스 삽입 블록(7400)은 OFDM 심볼의 가드 인터벌구간에 사이클릭 프리픽스(cyclic prefix)를 삽입할 수도 있다.
프리앰블 삽입 블록(7500)은 수신 장치가 타겟 시스템 시그날(target system signal)을 빠르고 효율적으로 감지(detection)할 수 있도록 송수신 장치간 약속된 알려진 타입(known type)의 시그날(프리앰블 또는 프리앰블 심볼)을 전송 신호에 삽입할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 OFDM 시스템의 경우, 프리앰블 삽입 블록(7500)은 여러 개의 OFDM 심볼로 구성된 신호 프레임을 정의하고, 매 신호 프레임의 시작 부분에 프리앰블을 삽입할 수 있다. 즉, 프리앰블은 기본적 PLS 데이터를 운반할 수 있고, 프리앰블은 프레임의 시작부분에 위치할 수 있다.
웨이브폼 프로세싱 블록(7600)은 입력 베이스밴드 시그날(baseband signal)에 대해서 채널의 전송특성에 맞도록 웨이브폼 프로세싱을 수행할 수 있다. 웨이브폼 프로세싱 블록(7600)은 일 실시예로서 전송신호의 대역 외 방출(out-of-band emission)의 기준을 얻기 위해 SRRC(square-root-raised cosine) 필터링을 수행하는 방식을 사용할 수도 있다. 또한 본 발명의 일 실시예에 따른 방송 송수신 시스템이 멀티 캐리어 시스템(multi-carrier system)인 경우, 웨이브폼 프로세싱 블록(7600)은 사용되지 않을 수도 있다.
기타 시스템 삽입 블록(7700)은 동일한 RF 시그날 대역폭 내에 서로 다른 두 개 이상의 방송 서비스를 제공하는 방송 송수신 시스템의 데이터를 함께 전송할 수 있도록 복수의 방송 송수신 시스템의 신호들을 시간 영역에서 멀티플렉싱할 수 있다. 이 경우 서로 다른 두 개 이상의 시스템이란 서로 다른 방송 서비스를 전송하는 시스템을 의미한다. 서로 다른 방송 서비스는 지상파 방송 서비스, 모바일 방송 서비스 등을 의미할 수 있다. 또한 각 방송 서비스와 관련된 데이터는 서로 다른 프레임을 통해 전송될 수 있다.
디지털-아날로그 컨버터 블록(7800)은 입력 디지털 신호를 아날로그 신호로 변환하여 출력할 수 있다. 디지털-아날로그 컨버터 블록(7800)에서 출력된 신호는 m 개의 출력 안테나를 통해 전송될 수 있다. 본 발명의 일 실시예에 따른 전송 안테나는 수직 또는 수평 폴라리티(vertical or horizontal polarity)를 가질 수 있다.
또한 상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 8은 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치의 구조를 나타낸 도면이다.
본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치는 도 1에서 설명한 차세대 방송 서비스를 위한 송신 장치에 대응될 수 있다. 본 발명의 일 실시예에 따른 차세대 방송 서비스를 위한 수신 장치는 동기화 & 복조(synchronization & demodulation) 모듈(8000), 프레임 파싱(frame parsing) 모듈(8100), 디매핑 & 디코딩 모듈(8200), 아웃풋 프로세서(8300) 및 시그날링 디코딩 모듈(8400)을 포함할 수 있다. 이하 각 모듈의 동작을 중심으로 설명한다.
동기화 & 복조 모듈(8000)은 블록은 m개의 수신 안테나를 통해 입력 신호를 수신하고, 수신 장치에 대응하는 시스템에 대한 시그날 감지(signal detection)과 동기화(synchronization)를 수행하고, 송신단에서 수행한 방식의 역과정에 해당하는 복조(demodulation)를 수행할 수 있다.
프레임 파싱 모듈(8100)은 입력된 신호 프레임에 대해 파싱하고 사용자가 선택한 서비스를 전송하는 데이터를 추출할 수 있다. 프레임 파싱 모듈(8100)은 송신 장치에서 인터리빙을 수행한 경우, 이에 대한 역과정으로서 디인터리빙을 수행할 수 있다. 이 경우, 추출해야 할 신호 및 데이터의 위치는 시그날링 디코딩 모듈(8400)에서 출력된 데이터를 디코딩하여 송신 장치에서 수행한 스케쥴링 정보 등을 복원하여 획득할 수 있다.
디매핑 & 디코딩 모듈(8200)은 입력 신호를 비트 영역 데이터(bit domain data)로 변환한 이후에 필요한 경우에 디인터리빙 과정을 수행할 수 있다. 디매핑 & 디코딩 모듈(8200)은 전송 효율을 위해 적용된 매핑에 대해 디-매핑을 수행하고, 전송채널 중에 발생된 에러에 대해서 디코딩을 통해 에러 정정을 수행할 수 있다. 이 경우, 디매핑 & 디코딩 모듈(8200)은 시그날링 디코딩 모듈(8400)에서 출력된 데이터를 디코딩하여 디매핑과 디코딩에 필요한 전송 파라미터들을 획득할 수 있다.
아웃풋 프로세서(8300)는 송신 장치에서 전송효율을 높이기 위해 적용한 다양한 압축/신호처리 과정의 역과정을 수행할 수 있다. 이 경우, 아웃풋 프로세서(8300)는 시그날링 디코딩 모듈(8400)에서 출력된 데이터로부터 필요한 제어 정보를 획득할 수 있다. 아웃풋 프로세서(8300)의 최종 출력은 송신 장치에 입력된 신호에 해당하며, MPEG-TS, IP 스트림 (v4 or v6) 및 제네릭 스트림(generic stream)이 될 수 있다.
시그날링 디코딩 모듈(8400)은 복조된 신호로부터 PLS 정보를 획득할 수 있다. 상술한 바와 같이, 프레임 파싱 모듈(8100), 디매핑 & 디코딩 모듈(8200) 및 아웃풋 프로세서(8300)는 시그날링 디코딩 모듈(8400)에서 출력된 데이터를 이용하여 해당 모듈의 기능을 수행할 수 있다.
도 9는 본 발명의 일 실시예에 따른 동기화 & 복조(synchronization & demodulation) 모듈을 나타낸 도면이다.
도 9에 도시된 동기화 & 복조 모듈은 도 8에서 설명한 동기화 & 복조 모듈의 일 실시예에 해당한다. 또한 도 9에 도시된 동기화 & 복조 모듈은 도 7에서 설명한 웨이브폼 제너레이션 모듈의 역동작을 수행할 수 있다.
도 9에 도시된 바와 같이 본 발명의 일 실시예에 따른 동기화 & 복조 모듈은 m 개의 Rx 안테나를 사용하는 수신 장치의 동기화 & 복조 모듈의 실시예로서, m개의 패쓰(path)만큼 입력된 신호를 복조하여 출력하기 위한 m개의 처리 블록들을 포함할 수 있다. m개의 처리 블록들은 모두 동일한 처리 과정을 수행할 수 있다. 이하에서는 m개의 처리 블록 중 첫번째 처리 블록(9000)의 동작을 중심으로 설명한다.
첫번째 처리 블록(9000)은 튜너(9100), 아날로그-디지털 컨버터(ADC) 블록(9200), 프리앰블 디텍터(preamble dectector)(9300), 가드 시퀀스 디텍터(guard sequence detector)(9400), 웨이브폼 변환(waveform transmform) 블록(9500), 타임/프리퀀시 동기화(Time/freq sync) 블록(9600), 리퍼런스 시그날 디텍터(Reference signal detector)(9700), 채널 이퀄라이저(Channel equalizer)(9800) 및 역-웨이브폼 변환(Inverse waveform transform) 블록(9900)을 포함할 수 있다.
튜너(9100)는 원하는 주파수 대역을 선택하고 수신한 신호의 크기를 보상하여 아날로그-디지털 컨버터(ADC) 블록(9200)으로 출력할 수 있다.
아날로그-디지털 컨버터(ADC) 블록(9200)은 튜너(9100)에서 출력된 신호를 디지털 신호로 변환할 수 있다.
프리앰블 디텍터 (9300)는 디지털 신호에 대해 수신 장치에 대응하는 시스템 의 신호인지 여부를 확인하기 위하여 프리앰블(또는 프리앰블 신호 또는 프리앰블 심볼)을 디텍팅 할 수 있다. 이 경우, 프리앰블 디텍터(9300)는 프리엠블을 통해 수신되는 기본적인 전송 파라미터(transmission parameter) 들을 복호할 수 있다.
가드 시퀀스 디텍터 (9400)는 디지털 신호 내의 가드 시퀀스를 디텍팅할 수 있다. 타임/프리퀀시 동기화 블록(9600)은 디텍팅된 가드 시퀀스를 이용하여 타임/프리퀀시 동기화를 수행할 수 있으며, 채널 이퀄라이저(9800)는 디텍팅된 가드 시퀀스를 이용하여 수신/복원된 시퀀스를 통해서 채널을 추정할 수 있다.
웨이브폼 변환 블록(9500)은 송신측에서 역-웨이브폼 변환이 수행되었을 경우 이에 대한 역변환 과정을 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 멀티-캐리어 시스템(multi-carrier system)인 경우, 웨이브폼 변 블록(9500)은 FFT 변환과정을 수행할 수 있다. 또한 본 발명의 일 실시예에 따른 방송 송수신 시스템이 싱글-캐리어 시스템(single carrier system) 같은 경우, 수신된 시간영역의 신호가 주파수 영역에서 처리하기 위해서 사용되거나, 시간영역에서 모두 처리되는 경우, 웨이브폼 변 블록(9500)은 사용되지 않을 수 있다.
타임/프리퀀시 동기화 블록(9600)은 프리앰블 디텍터(9300), 가드 시퀀스 디텍터(9400), 리퍼런스 시그날 디텍터(9700)의 출력 데이터를 수신하고, 검출된 신호에 대해서 가드 시퀀스 감지(guard sequence detection), 블락 윈도우 포지셔닝(block window positioning)을 포함하는 시간 동기화 및 캐리어 주파수 동기화를 수행할 수 있다. 이때, 주파수 동기화를 위해서 타임/프리퀀시 동기화 블록(9600)은 웨이브폼 변 블록(9500)의 출력 신호를 피드백하여 사용할 수 있다.
리퍼런스 시그날 디텍터(9700)는 수신된 리퍼런스 시그날을 검출할 수 있다. 따라서 본 발명의 일 실시예에 따른 수신 장치는 동기화를 수행하거나 채널 이스티메이션(channel estimation)을 수행할 수 있다.
채널 이퀄라이저(9800)는 가드 시퀀스나 리퍼런스 시그날로부터 각 전송 안테나로부터 각 수신 안테나까지의 전송채널을 추정하고, 추정된 채널을 이용하여 각 수신 데이터에 대한 채널 보상(equalization)을 수행할 수 있다.
역-웨이브폼 변환 블록(9900)은 동기 및 채널추정/보상을 효율적으로 수행하기 위해서 웨이브폼 변 블록(9500)이 웨이브폼 변환을 수행한 경우, 다시 원래의 수신 데이터 영역으로 복원해주는 역할을 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 싱글 캐리어 시스템인 경우, 웨이브폼 변환 블록(9500)은 동기/채널추정/보상을 주파수 영역에서 수행하기 위해서 FFT를 수행할 수 있으며, 역-웨이브폼 변환 블록(9900)은 채널보상이 완료된 신호에 대해 IFFT를 수행함으로서 전송된 데이터 심볼을 복원할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 멀티 캐리어 시스템인 경우, 역-웨이브폼 변환 블록(9900)은 사용되지 않을 수도 있다.
또한 상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 10은 본 발명의 일 실시예에 따른 프레임 파싱 모듈을 나타낸 도면이다.
도 10에 도시된 프레임 파싱 모듈은 도 8에서 설명한 프레임 파싱 모듈의 일 실시예에 해당한다. 또한 도 10에 도시된 프레임 파싱 모듈은 도 6에서 설명한 프레임 스트럭쳐 모듈의 역동작을 수행할 수 있다.
도 10에 도시된 바와 같이, 본 발명의 일 실시예에 따른 프레임 파싱 모듈은 적어도 하나 이상의 블락 인터리버(10000) 및 적어도 하나 이상의 셀 디매퍼(10100)을 포함할 수 있다.
블락 인터리버(10000)는 m 개 수신안테나의 각 데이터 패쓰(path)로 입력되어 동기화 & 복조 모듈에서 처리된 데이터에 대하여, 각 시그날 블락 단위로 데이터에 대한 디인터리빙을 수행할 수 있다. 이 경우, 도 8에서 설명한 바와 같이, 송신측에서 페어-와이즈 인터리빙(pair-wise interleaving)이 수행된 경우, 블락 인터리버(10000)는 각 입력 패쓰(path)에 대해서 연속된 두 개의 데이터를 하나의 페어(pair)로 처리할 수 있다. 따라서 블락 인터리버(10000)는 디인터리빙을 수행한 경우에도 연속된 두개의 출력 데이터를 출력할 수 있다. 또한 블락 인터리버(10000)는 송신단에서 수행한 인터리빙 과정의 역과정을 수행하여 원래의 데이터 순서대로 출력할 수 있다.
셀 디매퍼(10100)는 수신된 신호 프레임으로부터 커먼 데이터(common data)에 대응하는 셀들과 데이터 파이프에 대응하는 셀들 및 PLS 데이터에 대응하는 셀들을 추출할 수 있다. 필요한 경우, 셀 디매퍼(10100)는 여러 개의 부분으로 분산되어 전송된 데이터들을 합하여(merge) 하나의 스트림으로 출력할 수 있다. 또한 도 6에서 설명한 바와 같이 송신단에서 두 개의 연속된 셀 입력 데이터가 하나의 페어로 처리되어 매핑된 경우, 셀 디매퍼(10100)는 이에 해당하는 역과정으로 연속된 두개의 입력 셀들을 하나의 단위로 처리하는 페어-와이즈 셀 디매핑(pair-wise cell demapping)을 수행할 수 있다.
또한 셀 디매퍼(10100)는 현재 프레임을 통해 수신한 PLS 시그날링 데이터에 대해서, 각각 PLS-프리 & PLS-포스트 데이터로서 모두 추출하여 출력할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 11은 본 발명의 일 실시예에 따른 디매핑 & 디코딩 모듈을 나타낸 도면이다.
도 11에 도시된 디매핑 & 디코딩 모듈은 도 8에서 설명한 디매핑 & 디코딩 모듈의 일 실시예에 해당한다. 또한 도 11에 도시된 디매핑 & 디코딩 모듈은 도 5에서 설명한 코딩 앤 모듈레이션 모듈의 역동작을 수행할 수 있다.
상술한 바와 같이 본 발명의 일 실시예에 따른 송신 장치의 코딩 앤 모듈레이션 모듈은 입력된 데이터 파이프들에 대하여 각각의 패쓰(path)별로 SISO, MISO와 MIMO 방식을 독립적으로 적용하여 처리할 수 있다. 따라서 도 11에 도시된 디매핑 & 디코딩 모듈 역시 송신 장치에 대응하여 프레임 파서에서 출력된 데이터를 각각 SISO, MISO, MIMO 처리하기 위한 블록들을 포함할 수 잇다.
도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디매핑 & 디코딩 모듈은 SISO 방식을 위한 제 1 블록(11000), MISO 방식을 위한 제 2 블록(11100), MIMO 방식을 위한 제 3 블록(11200) 및 PLS 프리/포스트 정보를 처리하기 위한 제 4 블록(11300)을 포함할 수 있다. 도 11에 도시된 디매핑 & 디코딩 모듈은 일 실시예에 불과하며 설계자의 의도에 따라 디매핑 & 디코딩 모듈은 제 1 블록(11000)및 제 4 블록(11300)만을 포함할 수도 있고, 제 2 블록(11100) 및 제 4 블록(11300)만을 포함할 수도 있고, 제 3 블록(11200) 및 제 4 블록(11300)만을 포함할 수도 있다. 즉 설계자의 의도에 따라 디매핑 & 디코딩 모듈은 각 데이터 파이프를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다.
이하 각 블록에 대해 설명한다.
제 1 블록(11000)은 입력된 데이터 파이프를 SISO 처리하기 위한 블록으로 타임 디-인터리버(time de-ineterleaver) 블록(11010), 셀 디-인터리버(cell de-interleaver) 블록(11020), 성상도 디-매퍼(constellation demapper) 블록(11030), 셀 투 비트 먹스(cell to bit mux) 블록(11040), 비트 디-인터리버(bit de-interleaver) 블록(11050) 및 FEC 디코더 블록(11060)을 포함할 수 있다.
타임 디-인터리버 블록(11010)은 도 5에서 설명한 타임 인터리버 블록(5060)의 역과정을 수행할 수 있다. 즉, 타임 디-인터리버 블록(11010)은 시간 영역에서 인터리빙된 입력 심볼을 원래의 위치로 디인터리빙할 수 있다.
셀 디-인터리버 블록(11020)은 도 5에서 설명한 셀 인터리버 블록(5050)의 역과정을 수행할 수 있다. 즉, 셀 디-인터리버 블록(11020)은 하나의 FEC 블록내에서 분산(spreading)된 셀들의 위치를 원래의 위치로 디인터리빙 할 수 있다.
성상도 디-매퍼 블록(11030)은 도 5에서 설명한 성상도 매퍼 블록(5040)의 역과정을 수행할 수 있다. 즉, 성상도 디-매퍼 블록(11030)은 심볼 영역(symbol domain)의 입력 신호를 비트 영역(bit domain)의 데이터로 디매핑할 수 있다. 또한, 성상도 디-매퍼 블록(11030)은 하드 디시젼(hard decision)을 수행하여 디시젼된 비트 데이터를 출력할 수도 있고, 소프트 디시젼(soft decision) 값이나 혹은 확률적인 값에 해당하는 각 비트의 LLR(Log-likelihood ratio)을 출력할 수 있다. 만약 송신단에서 추가적인 디버시티 게인을 얻기 위해 성상도 회전(rotated constellation)을 적용한 경우, 성상도 디-매퍼 블록(11030)은 이에 상응하는 2-디멘션 LLR 디매핑을 수행할 수 있다. 이때 성상도 디-매퍼 블록(11030)은 LLR을 계산할 때 송신 장치에서 I 또는 Q 성분에 대해서 수행된 딜레이 값을 보상할 수 있도록 계산을 수행할 수 있다.
셀 투 비트 먹스 블록(11040)은 도 5에서 설명한 비트 투 셀 디먹스 블록(5030)의 역과정을 수행할 수 있다. 즉, 셀 투 비트 먹스 블록(11040)은 비트 투 셀 디먹스 블록(5030)에서 매핑된 비트 데이터들을 원래의 비트 스트림 형태로 복원할 수 있다.
비트 디-인터리버 블록(11050)은 도 5에서 설명한 비트 인터리버 블록(5020)의 역과정을 수행할 수 있다. 즉, 비트 디-인터리버 블록(11050)은 셀 투 비트 먹스 블록(11040)에서 출력된 비트 스트림을 원래의 순서대로 디인터리빙할 수 있다.
FEC 디코더 블록(11060)은 도 5에서 설명한 FEC 인코더 블록(5010)의 역과정을 수행할 수 있다. 즉, FEC 디코더 블록(11060)은 LDPC 디코딩과 BCH 디코딩을 수행하여 전송채널상 발생된 에러를 정정할 수 있다.
제 2 블록(11100)은 입력된 데이터 파이프를 MISO 처리하기 위한 블록으로, 도 11에 도시된 바와 같이 제 1 블록(11000)과 동일하게 타임 디-인터리버 블록, 셀 디-인터리버 블록, 성상도 디-매퍼 블록, 셀 투 비트 먹스 블록, 비트 디-인터리버 블록 및 FEC 디코더 블록을 포함할 수 있으나, MISO 디코딩 블록(11110)을 더 포함한다는 점에서 차이가 있다. 제 2 블록(11100)은 제 1 블록(11000)과 마찬가지로 타임 디인터리버부터 출력까지 동일한 역할의 과정을 수행하므로, 동일한 블록들에 대한 설명은 생략한다.
MISO 디코딩 블록(11110)은 도 5에서 설명한 MISO 프로세싱 블록(5110)의역과정을 수행할 수 있다. 본 발명의 일 실시예에 따른 방송 송수신 시스템이 STBC를 사용한 시스템인 경우, MISO 디코딩 블록(11110)은 알라모티(Alamouti) 디코딩을 수행할 수 있다.
제 3 블록(11200)은 입력된 데이터 파이프를 MIMO 처리하기 위한 블록으로, 도 11에 도시된 바와 같이 제 2 블록(11100) 과 동일하게 타임 디-인터리버 블록, 셀 디-인터리버 블록, 성상도 디-매퍼 블록, 셀 투 비트 먹스 블록, 비트 디-인터리버 블록 및 FEC 디코더 블록을 포함할 수 있으나, MIMO 디코딩 블록(11210)을 포함한다는 점에서 데이터 처리 과정의 차이가 있다. 제 3 블록(11200)에 포함된 타임 디-인터리버, 셀 디-인터리버, 성상도 디-매퍼, 셀 투 비트 먹스, 비트 디-인터리버 블록들의 동작은 제 1 내지 제 2 블록(11000-11100)에 포함된 해당 블록들의 동작과 구체적인 기능은 다를 수 있으나 기본적인 역할은 동일하다.
MIMO 디코딩 블록(11210)은 m개의 수신 안테나 입력 신호에 대해서 셀 디인터리버의 출력 데이터를 입력으로 받고, 도 5에서 설명한 MIMO 프로세싱 블록(5220)의 역과정으로서 MIMO 디코딩을 수행할 수 있다. MIMO 디코딩 블록(11210)은 최고의 복호화 성능을 얻기 위해서 맥시멈 라이클후드(Maximum likelihood) 디코딩을 수행하거나, 복잡도를 감소시킨 스피어(Sphere) 디코딩을 수행할 수 있다. 또는 MIMO 디코딩 블록(11210)은 MMSE 디텍션을 수행하거나 되풀이(iterative) 디코딩을 함께 결합 수행하여 향상된 디코딩 성능을 확보할 수 있다.
제 4 블록(11300)은 PLS 프리/포스트 정보를 처리하기 위한 블록으로, SISO 또는 MISO 디코딩을 수행할 수 있다. 제 4 블록(11300)은 도 5에서 설명한 제 4 블록(5300)의 역과정을 수행할 수 있다.
제 4 블록(11300)에 포함된 타임 디인터리버, 셀 디-인터리버, 성상도 디-매퍼, 셀 투 비트 먹스, 비트 디-인터리버 블록들의 동작은 제 1 내지 제 3 블록(11000-11200)에 포함된 해당 블록들의 동작과 구체적인 기능은 다를 수 있으나 기본적인 역할은 동일하다.
제 4 블록(11300)에 포함된 쇼튼/펑쳐드(Shortened/Punctured) FEC 디코더(11310)는 도 5에서 설명한 쇼튼/펑쳐드(Shortened/punctured) FEC 인코더 블록(5310)의 역과정을 수행할 수 있다. 즉, 쇼튼/펑쳐드(Shortened/Punctured) FEC 디코더(11310)는 PLS 데이터의 길이에 따라 쇼트닝/펑쳐링되어 수신된 데이터에 대해서 디-쇼트닝(de-shortening)과 디-펑쳐링(de-puncturing)을 수행한 후에 FEC 디코딩을 수행할 수 있다. 이 경우, 데이터 파이프에 사용된 FEC 디코더를 동일하게 PLS에도 사용할 수 있으므로, PLS만을 위한 별도의 FEC 디코더 하드웨어가 필요하지 않으므로 시스템 설계가 용이하고 효율적인 코딩이 가능하다는 장점이 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
결과적으로 도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디매핑 & 디코딩 모듈은 각 패쓰(path) 별로 처리된 데이터 파이프 및 PLS 정보를 아웃풋 프로세서로 출력할 수 있다.
도 12내지 도 13은 본 발명의 일 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다.
도 12는 본 발명의 일 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다. 도 12에 도시된 아웃풋 프로세서는 도 8에서 설명한 아웃풋 프로세서의 일 실시예에 해당한다. 또한 도 12에 도시된 아웃풋 프로세서는 디매핑 & 디코딩 모듈로부터 출력된 싱글 데이터 파이프를 수신하여 싱글 아웃풋 스트림을 출력하기 위한 것으로, 도 2에서 설명한 인풋 포맷팅 모듈의 역동작을 수행할 수 있다.
도 12에 도시된 아웃풋 프로세서는 BB 스크램블러 블록(12000), 패딩 제거(Padding removal) 블록(12100), CRC-8 디코더 블록(12200) 및 BB 프레임 프로세서 블록(12300)을 포함할 수 있다.
BB 스크램블러 블록(12000)은 입력된 비트 스트림에 대해서 송신단에서 사용한 것과 동일한 PRBS를 발생시켜서 비트열과 XOR하여 디스크램블링을 수행할 수 있다.
패딩 제거 블록(12100)은 송신단에서 필요에 따라 삽입된 패딩 비트(padding bit)를 제거할 수 있다.
CRC-8 디코더 블록(12200)은 패딩 제거 블록(12100)으로부터 입력받은 비트 스트림에 대해서 CRC 디코딩을 수행하여 블락 에러(block error)를 체크할 수 있다.
BB 프레임 프로세서 블록(12300)은 BB 프레임 헤더에 전송된 정보를 디코딩하고 디코딩된 정보를 이용하여 MPEG-TS, IP 스트림(v4 or v6) 또는 제네릭 스트림(Generic stream)을 복원할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 13은 본 발명의 다른 실시예에 따른 아웃풋 프로세서를 나타낸 도면이다. 도 13에 도시된 아웃풋 프로세서는 도 8에서 설명한 아웃풋 프로세서의 일 실시예에 해당한다. 또한 도 13에 도시된 아웃풋 프로세서는 디매핑 & 디코딩 모듈로부터 출력된 멀티플 데이터 파이프(multiple data pipes)를 수신하는 경우에 해당한다. 멀티플 데이터 파이프에 대한 디코딩은 복수의 데이터 파이프에 공통으로 적용될 수 있는 커먼 데이터 및 이와 연관된 데이터 파이프를 합하여(merge) 디코딩하는 경우 또는 수신 장치가 여러 개의 서비스 혹은 서비스 컴포넌트 (스케일러블 비디오 서비스(scalable video service)를 포함)를 동시에 디코딩하는 경우를 포함할 수 있다.
도 13에 도시된 아웃풋 프로세서는 도 12에서 설명한 아웃풋 프로세서의 경우와 마찬가지로 BB 디스크램블러 블록, 패딩 제거 블록, CRC-8 디코더 블록 및 BB 프레임 프로세서 블록을 포함할 수 있다, 각 블록들은 도 12에서 설명한 블록들의 동작과 구체적인 동작은 다를 수 있으나 기본적인 역할은 동일하다.
도 13에 도시된 아웃풋 프로세서에 포함된 디-지터 버퍼(De-jitter buffer) 블록(13000)은 멀티플 데이터 파이프간의 동기화(sync)를 위해서 송신단에서 임의로 삽입된 딜레이를 복원된 TTO (time to output) 파라미터에 따라 보상할 수 있다.
또한 널 패킷 삽입 블록(13100)은 복원된 DNP (deleted null packet) 정보를 참고하여 스트림 내 제거된 널 패킷을 복원할 수 있으며, 커먼 데이터를 출력할 수 있다.
TS 클락 재생성(TS clock regeneration) 블록(13200)은 ISCR(Input Stream Time Reference) 정보를 기준으로 출력 패킷의 상세한 시간동기를 복원할 수 있다.
TS 재결합(TS recombining) 블록(13300)은 널 패킷 삽입 블록(13100)에서 출력된 커먼 데이터 및 이와 관련된 데이터 파이프들을 재결합(recombining)하여 원래의 MPEG-TS, IP 스트림 (v4 or v6) 혹은 제네릭 스트림(Generic stream)으로 복원하여 출력할 수 있다. TTO, DNP, ISCR 정보는 모두 BB 프레임 헤더를 통해 획득될 수 있다.
인-밴드 시그날링 디코더 블록(13400)은 데이터 파이프의 각 FEC 프레임내 패딩 비트 필드(padding bit field)를 통해서 전송되는 인-밴드 피지컬 레이어 시그날링 정보를 복원하여 출력할 수 있다.
도 13에 도시된 아웃풋 프로세서는 PLS-프리 패쓰(path)와 PLS-포스트 패쓰(path)에 따라 입력되는 PLS-프리 정보 및 PLS-포스트 정보를 각각 BB 디스크램블링을 하고 디스크램블링된 데이터에 대해 디코딩을 수행하여 원래의 PLS 데이터를 복원할 수 있다. 복원된 PLS 데이터는 수신 장치 내의 시스템 컨트롤러(system controller)에 전달되며, 시스템 컨트롤러는 수신 장치의 동기화 & 복조 모듈, 프레임 파싱 모듈, 디매핑 & 디코딩 모듈 및 아웃풋 프로세서 모듈에 필요한 파라미터를 공급할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
도 14는 본 발명의 다른 실시예에 따른 코딩 앤 모듈레이션 모듈을 나타낸 도면이다.
도 14에 도시된 코딩 앤 모듈레이션 모듈은 도 1 및 5에서 설명한 코딩 앤 모듈레이션 모듈의 다른 실시예에 해당한다.
도 14에 도시된 코딩 앤 모듈레이션 모듈은 도 5에서 설명한 바와 같이, 각 데이터 파이프를 통해 전송하는 서비스나 서비스 컴포넌트 별로 QoS를 조절하기 위하여, 모듈은 SISO 방식을 위한 제 1 블록(14000), MISO 방식을 위한 제 2 블록(14100), MIMO 방식을 위한 제 3 블록(14200) 및 PLS 프리/포스트 정보를 처리하기 위한 제 4 블록(14300)을 포함할 수 있다. 또한 본 발명의 일 실시예에 따른 코딩 앤 모듈레이션 모듈은 상술한 바와 같이 설계자의 의도에 따라 각 데이터 파이프를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다. 도 14에 도시된 제 1 블록 내지 제 4 블록(14000-14300)은 도 5에서 설명한 제 1 블록 내지 제 4 블록(5000-5300)과 거의 동일한 블록들을 포함하고 있다.
하지만, 제 1 블록 내지 제 3 블록(14000-14200)에 포함된 성상도 매퍼 블록(14010)의 기능이 도 5의 제 1 블록 내지 제 3 블록(5000-5200)에 포함된 성상도 매퍼 블록(5040)의 기능과 다르다는 점, 제 1 블록 내지 제 4 블록(14000-14300)의 셀 인터리버 및 타임 인터리버 사이에 로테이션 & I/Q 인터리버(rotation & I/Q interleaver) 블록(14020)이 포함되어 있다는 점 및 MIMO 방식을 위한 제 3 블록(14200)의 구성이 도 5에 도시된 MIMO 방식을 위한 제 3 블록(5200)의 구성이 다르다는 점에 있어서 차이가 있다. 이하에서는 도 5와 동일한 블록들에 대한 설명은 생략하고 상술한 차이점을 중심으로 설명한다.
도 14에 도시된 성상도 매퍼 블록(14010)은 입력된 비트워드(bit word)를 컴플렉스 심볼(complex symbol)로 매핑할 수 있다. 다만, 도 5에 도시된 성상도 매퍼 블록(5040)과는 달리 성상도 회전(constellation rotation)을 수행하지 않을 수 있다. 도 14에 도시된 성상도 매퍼 블록(14010)은 상술한 바와 같이 제 1 블록 내지 제 3 블록(14000-14200)에 공통적으로 적용될 수 있다.
로테이션 & I/Q 인터리버 블록(14020)은 셀 인터리버에서 출력된 셀 인터리빙이 된 데이터의 각 콤플렉스 심볼의 In-phase와 Quadrature-phase 성분들을 독립적으로 인터리빙하여 심볼 단위로 출력할 수 있다. 로테이션 & I/Q 인터리버 블록(14020)의 입력 데이 터 및 출력 심볼의 개수는 2개 이상이며 이는 설계자의 의도에 따라 변경 가능하다. 또한 로테이션 & I/Q 인터리버 블록(14020)은 in-phase 성분에 대해서는 인터리빙을 수행하지 않을 수도 있다.
로테이션 & I/Q 인터리버 블록(14020)은 상술한 바와 같이 제 1 블록 내지 제 4 블록(14000-14300)에 공통적으로 적용될 수 있다. 이 경우, 로테이션 & I/Q 인터리버 블록(14020)이 PLS 프리/포스트 정보를 처리하기 위한 제 4 블록(14300)에 적용되는지 여부는 상술한 프리앰블을 통해 시그널링 될 수 있다.
MIMO 방식을 위한 제 3 블록(14200)은 도 14에 도시된 바와 같이, Q-블락 인터리버 블록(14210) 및 콤플렉스 심볼 제너레이터(complex symbol generator) 블록(14220)을 포함할 수 있다.
Q-블락 인터리버 블록(14210)은 FEC 인코더로부터 입력받은 FEC 인코딩이 수행된 FEC 블락의 패리티 파트(parity part)에 대해 퍼뮤테이션(permutation)을 수행할 수 있다. 이를 통해 LDPC H 매트릭스의 패리티 파트를 인포메이션 파트(information part)와 동일하게 사이클릭 구조(cyclic structure)로 만들수 있다. Q-블락 인터리버 블록(14210)은 LDPC H 매트릭스의 Q 사이즈를 갖는 출력 비트블락(bit block)들의 순서를 퍼뮤테이션한 뒤, 로우-컬럼 블락(row-column block) 인터리빙을 수행하여 최종 비트열을 생성하여 출력할 수 있다.
컴플렉스 심볼 제네레이터(complex symbol generator) 블록(14220)은 Q-블락 인터리버 블록(14210)에서 출력된 비트 열들을 입력받고, 콤플렉스 심볼으로 매핑하여 출력할 수 있다. 이 경우, 컴플렉스 심볼 제네레이터 블록(14220)은 적어도 두개의 경로를 통해 심볼들을 출력할 수 있다. 이는 설계자의 의도에 따라 변경 가능하다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
결과적으로 도 14에 도시된 바와 같이 본 발명의 다른 실시예에 따른 코딩 앤 모듈레이션 모듈은 각 패쓰(path)별로 처리된 데이터 파이프, PLS-프리 정보, PLS-포스트 정보를 프레임 스트럭쳐 모듈로 출력할 수 있다.
도 15는 본 발명의 다른 실시예에 따른 디매핑 & 디코딩 모듈을 나타낸 도면이다.
도 15에 도시된 디매핑 & 디코딩 모듈은 도 8 및 도 11에서 설명한 디매핑 & 디코딩 모듈의 다른 실시예에 해당한다. 또한 도 15에 도시된 디매핑 & 디코딩 모듈은 도 14에서 설명한 코딩 앤 모듈레이션 모듈의 역동작을 수행할 수 있다.
도 15에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 디매핑 & 디코딩 모듈은 SISO 방식을 위한 제 1 블록(15000), MISO 방식을 위한 제 2 블록(15100), MIMO 방식을 위한 제 3 블록(15200) 및 PLS 프리/포스트 정보를 처리하기 위한 제 4 블록(15300)을 포함할 수 있다. 또한 본 발명의 일 실시예에 따른 디매핑 & 디코딩 모듈은 상술한 바와 같이 설계자의 의도에 따라 각 데이터 파이프를 동일하게 또는 다르게 처리하기 위한 블록들을 포함할 수 있다. 도 15에 도시된 제 1 블록 내지 제 4 블록(15000-15300)은 도 11에서 설명한 제 1 블록 내지 제 4 블록(11000-11300)과 거의 동일한 블록들을 포함하고 있다.
하지만, 제 1 블록 내지 제 4 블록(15000-15300)의 타임 디-인터리버 및 셀 디-인터리버 사이에 I/Q 디-인터리버 & 디-로테이션(I/Q de-interleaver & de-rotation) 블록 (15010)이 포함되어 있다는 점, 제 1 블록 내지 제 3 블록(15000-15200)에 포함된 성상도 디-매퍼 블록(15020)의 기능이 도 11의 제 1 블록 내지 제 3 블록(11000-11200)에 포함된 성상도 매퍼 블록(11030)의 기능과 다르다는 점 및 MIMO 방식을 위한 제 3 블록(15200)의 구성이 도 11에 도시된 MIMO 방식을 위한 제 3 블록(11200)의 구성이 다르다는 점에 있어서 차이가 있다. 이하에서는 도 11과 동일한 블록들에 대한 설명은 생략하고 상술한 차이점을 중심으로 설명한다.
I/Q 디-인터리버 & 디-로테이션 블록(15010)은 도 14에서 설명한 로테이션 & I/Q 인터리버 블록(14020)의 역과정을 수행할 수 있다. 즉, I/Q 디-인터리버 & 디-로테이션 블록(15010)은 송신단에서 I/Q 인터리빙되어 전송된 I 및 Q 성분들에 대해 각각 디인터리빙 수행할 수 있으며, 복원된 I/Q 성분을 갖는 콤플렉스 심볼을 다시 디-로테이션하여 출력할 수 있다.
I/Q 디-인터리버 & 디-로테이션 블록(15010)은 상술한 바와 같이 제 1 블록 내지 제 4 블록(15000-15300)에 공통적으로 적용될 수 있다. 이 경우, I/Q 디-인터리버 & 디-로테이션 블록(15010)이 PLS 프리/포스트 정보를 처리하기 위한 제 4 블록(15300)에 적용되는지 여부는 상술한 프리앰블을 통해 시그널링 될 수 있다.
성상도 디-매퍼 블록(15020)은 도 14에서 설명한 성상도 매퍼 블록(14010)의 역과정을 수행할 수 있다. 즉, 성상도 디-매퍼 블록(15020)은 디-로테이션을 수행하지 않고, 셀 디인터리빙된 데이터들에 대하여 디매핑을 수행할 수 있다.
MIMO 방식을 위한 제 3 블록(15200)은 도 15에 도시된 바와 같이, 컴플렉스 심볼 파싱(complex symbol parsing) 블록(15210) 및 Q-블락 디인터리버(Q-block deinterleaver) 블록(15220)을 포함할 수 있다.
컴플렉스 심볼 파싱 블록(15210)은 도 14에서 설명한 콤플렉스 심볼 제네레이터 블록(14220)의 역과정을 수행할 수 있다. 즉, 콤플렉스 데이터 심볼을 파싱하고, 비트 데이터로 디매핑하여 출력할 수 있다. 이 경우, 컴플렉스 심볼 파싱 블록(15210)은 적어도 두개의 경로를 통해 콤플렉스 데이터 심볼들을 입력받을 수 있다.
Q-블락 디인터리버 블록(15220)은 도 14에서 설명한 Q-블락 인터리버 블록(14210)의 역과정을 수행할 수 있다. 즉, Q-블락 디인터리버 블록(15220)은 로우-컬럼(row-column) 디인터리빙에 의해서 Q 사이즈 블락들을 복원한 뒤, 퍼뮤테이션된 각 블럭들의 순서를 원래의 순서대로 복원한 후, 패리티 디인터리빙을 통해서 패리티 비트(parity bit)들의 위치를 원래대로 복원하여 출력할 수 있다.
상술한 블록들은 설계자의 의도에 따라 생략되거나, 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
결과적으로 도 15에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 디매핑 & 디코딩 모듈은 각 패쓰(path) 별로 처리된 데이터 파이프 및 PLS 정보를 아웃풋 프로세서로 출력할 수 있다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 방송 신호 송신 방법 및 장치는 동일한 RF 채널 내에서 다른 방송 송신/수신 시스템의 신호를 멀티플렉스할 수 있고, 멀트플렉싱된 신호들을 전송할 수 있다. 또한 본 발명의 일 실시예에 따른 방송 신호 수신 장치 및 방법은 상기 방송 신호 송신 오퍼레이션에 대응하여 방송 신호를 처리할 수 있다. 이에 따라, 플렉서블한 방송 전송 및 수신 시스템을 제공할 수 있다.
도 16은 본 발명의 일 실시예에 따른 방송 시스템의 프레임 구조를 나타낸 도면이다.
상술한 프레임 스트럭쳐 모듈에 포함된 셀 맵퍼는 입력된 SISO 또는 MISO 또는 MIMO 처리된 DP 데이터를 전송하는 셀들, 커먼 DP를 전송하는 셀들 및 PLS 데이터를 전송하는 셀들을 스케쥴링 정보에 따라 신호 프레임에 배치할 수 있다. 이후 생성된 신호 프레임들은 연속적으로 전송될 수 있다.
본 발명의 일 실시예에 따른 방송 신호 송신 장치 및 송신 방법은 동일한 RF channel 내에서 서로 다른 방송 송수신 시스템의 신호를 멀티플렉싱하여 전송할 수 있으며, 본 발명의 일 실시예에 따른 방송 신호 수신 장치 및 수신 방법은 이에 대응하여 신호들을 처리할 수 있다. 따라서 본 발명의 일 실시예에 따른 방송 신호 송수신 시스템은 flexible한 방송 송수신 시스템을 제공할 수 있다.
따라서 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 방송 서비스와 관련된 데이터를 운반하는 복수의 수퍼 프레임들을 연속적으로 전송할 수 있다.
도 16의 (a)는 본 발명의 일 실시예에 따른 수퍼 프레임을 나타내며, 도 16의 (b)는 본 발명의 일 실시예에 따른 수퍼 프레임의 구성을 나타낸다. 도 16의 (b)에 도시된 바와 같이, 수퍼 프레임은 복수개의 신호 프레임들과 NCF (Non-Compatible Frame)를 포함할 수 있다. 본 발명의 일 실시예에 따른 신호 프레임은 상술한 프레임 스트럭쳐 모듈에서 생성된 피지컬 레이어 단의 TDM (Time Division Multiplexing) 신호 프레임이며, NCF는 향후 향후 새로운 방송 서비스 시스템을 위해 사용될 수 있는 프레임이다.
본 발명의 일 실시예에 따른 방송 신호 송신 장치는 하나의 RF에서 UHD, Mobile, MISO/MIMO 등의 다양한 서비스들을 동시에 제공하기 위하여, 각 서비스를 프레임 단위로 멀티플렉싱하여 전송할 수 있다. 서로 다른 방송 서비스는 각 방송 서비스의 특성 및 목적에 따라 다른 수신 환경, 전송 처리 사항 등이 요구될 수 있다.
따라서 서로 다른 서비스는 신호 프레임 단위로 전송될 수 있으며, 각 신호 프레임은 전송하는 서비스에 따라 서로 다른 프레임 타입으로 정의 될 수 있다. 또한, 각 신호 프레임에 포함된 데이터는 서로 다른 전송 파라미터에 의해 처리될 수 있으며, 각 신호 프레임들은 각 신호 프레임이 전송하는 방송 서비스에 따라 서로 다른 FFT 사이즈, 가드 인터벌을 가질 수 있다.
따라서 도 16의 (b)에 도시된 바와 같이, 각각 다른 서비스를 전송하는 서로 다른 타입의 신호 프레임들은 하나의 수퍼 프레임 내에서 TDM 방식으로 멀티플렉싱되어 전송 될 수 있다.
본 발명의 일 실시예에 따른 프레임 타입은 FFT 모드, 가드 인터벌 모드 및 파일럿 패턴정보들의 조합으로 정의될 수 있으며, 프레임 타입에 관한 정보는 신호 프레임 내의 프리앰블 영역을 통해 전송될 수 있다. 구체적인 내용은 후술한다.
또한, 수퍼 프레임 내에 포함된 신호 프레임들의 컨피규레이션 정보는 상술한 PLS 를 통해 시그널링 될 수 있으며, 컨피규레이션 정보는 수퍼 프레임 단위로 변경될 수 있다.
도 16의 (c)는 각 신호 프레임의 구성을 나타낸 도면이다. 각 신호 프레임은 프리앰블, 헤드 및 테일 엣지 심볼들(Head/Tail Edge symbols, EH, ET), 적어도 하나 이상의 PLS 심볼들 및 복수개의 데이터 심볼들을 포함할 수 있다. 이는 설계자의 의도에 따라 변경 가능하다.
프리앰블은 신호 프레임의 가장 앞에 위치하며, 방송 시스템과 각 신호 프레임의 타입을 식별하기 위한 기본 전송 파라미터 및 동기화를 위한 정보 등을 전송할 수 있다. 따라서 본 발명의 일 실시에에 따른 방송 신호 수신 장치는 신호 프레임의 프리앰블을 가장 먼저 디텍팅하여, 해당 방송 시스템 및 프레임 타입을 식별하고, 수신기의 타입에 대응하는 방송 신호를 선택적으로 수신하여 디코딩을 할 수 있다.
헤드 및 테일 엣지 심볼들은 각 신호 프레임의 프리앰블 뒤 또는 신호 프레임의 가장 끝에 위치할 수 잇다. 본 발명에서는 엣지 심볼이 프리앰블 뒤에 위치하는 경우 헤드 엣지 심볼이라 호칭할 수 있으며, 엣지 심볼이 신호 프레임의 가장 끝에 위치하는 경우 테일 엣지 심볼이라고 호칭할 수 있다. 이는 엣지 심볼의 명칭, 위치 또는 개수는 설계자의 의도에 따라 변경 가능하다. 헤드 및 테일 엣지 심볼들은 프리앰블 설계의 자유도 및 서로 다른 프레임 타입의 신호 프레임들의 멀티플렉싱을 지원하기 위해 각 신호 프레임에 삽입될 수 있다. 엣지 심볼은 주파수 보간 (frequency-only interpolation) 및 데이터 심볼들간의 시간 보간(time interpolation)이 가능하도록 하기 위하여 데이터 심볼보다 많은 파일럿들을 포함할 수 있다. 따라서 엣지 심볼의 파일럿 패턴은 데이터 심볼의 파일럿 패턴보다 밀집도가 높다.
PLS 심볼은 상술한 PLS 데이터를 전송하기 위한 것으로, 추가적인 시스템 정보 (network topology/configuration, PAPR use 등)와 프레임 타입 ID/컨피규레이션 정보, 각 DP를 추출하고 디코딩하기 위해 필요한 정보들을 포함할 수 있다.
데이터 심볼은 DP 데이터를 전송하기 위한 것으로, 상술한 셀 맵퍼는 복수의 DP들을 데이터 심볼에 배치할 수 있다.
이하에서는 본 발명의 일 실시예에 따른 DP를 설명한다.
도 17은 본 발명의 일 실시예에 따른 DP를 나타낸 도면이다.
상술한 바와 같이 신호 프레임의 데이터 심볼은 복수의 DP들을 포함할 수 있다. 본 발명의 일 실시예에 따른 DP는 신호 프레임 내의 매핑 방식 (또는 배치 방식)에 따라 타입 1부터 타입 3까지로 구별 될 수 있다.
도 17의 (a)는 신호 프레임의 데이터 심볼에 매핑된 타입 1 DP들을 나타내며, (b)는 신호 프레임의 데이터 심볼에 매핑된 타입 2 DP들을 나타내고, (c)는 신호 프레임의 데이터 심볼에 매핑된 타입 3 DP들을 나타낸다. 각 도면은 신호 프레임의 데이터 심볼 영역만을 나타낸 것이며, 가로축은 시간, 세로축은 주파수 축을 의미한다. 이하 각 도면을 설명한다.
도 17의 (a)에 도시된 바와 같이, 타입 1 DP는 신호 프레임 내에 TDM 방식으로 매핑되는 DP를 의미한다.
즉, 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈(또는 셀 맵퍼)은 타입 1 DP들을 신호 프레임에 매핑하는 경우, 해당 DP셀들을 주파수 축 방향으로 매핑 할 수 있다. 구체적으로, 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈(또는 셀 맵퍼)은 DP0의 셀들을 주파수 축 방향으로 매핑하고, 하나의 OFDM 심볼이 다 채워지면 다시 다음 OFDM 심볼로 이동하여 주파수 축 방향으로 DP0의 셀들을 매핑할 수 있다. DP0의 셀들이 모두 매핑되면, DP1, DP2의 셀들 역시 동일한 방식으로 신호 프레임에 매핑될 수 있다. 이 경우, 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈(또는 셀 맵퍼)은 각 DP들 사이에 임의의 간격을 두고 매핑을 할 수도 있다.
타입 1 DP는 DP의 셀들이 시간축에서 최대한 밀집되어 매핑되므로 다른 타입의 DP에 비해서 수신기의 동작 시간을 최소화할 수 있다는 장점이 있다. 따라서, 타입 1 DP는 배터리로 동작하는 핸드헬드 디바이스 또는 포터블 디바이스와 같이 파워 세이빙이 우선적으로 고려되어야 하는 방송 신호 수신 장치에 해당 서비스를 전송하기에 적합하다.
도 17의 (b)에 도시된 바와 같이, 타입 2 DP는 신호 프레임 내에 FDM (Frequency Division Multiplexing) 방식으로 매핑되는 DP를 의미한다.
즉, 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈(또는 셀 맵퍼)은 타입 2 DP들을 신호 프레임에 매핑하는 경우, 해당 DP의 셀들을 시간 축 방향으로 매핑할 수 있다. 구체적으로, 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈(또는 셀 맵퍼)은 DP0의 셀들을 하나의 OFDM 심볼의 첫번째 주파수에서 시간축으로 우선 매핑할 수 있다. 이후, DP0의 셀이 시간축 상 신호 프레임의 마지막 OFDM 심볼까지 매핑이 되면, 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈(또는 셀 맵퍼)은 다시 첫번째 OFDM 심볼의 두번째 주파수부터 DP 0의 셀들을 같은 방식으로 매핑할 수 있다.
타입 2 DP는 셀들이 시간적으로 최대한 넓게 분포되어 전송되므로, 다른 타입의 DP에 비해 타임 다이버시티를 획득하기에 적합하다. 하지만 타입 1 DP에 비해 해당 DP를 추출하기 위한 수신기 동작 시간이 길기 때문에 파워 세이빙을 획득하기 어렵다. 따라서 타입 2 DP는 전원공급이 안정적인 고정수신용 방송 신호 수신 장치에 해당 서비스를 전송하기에 적합하다.
타입 2 DP는 각 DP의 셀들이 특정 주파수 주변에 집중되어 매핑되는 특성을 가지므로, 주파수 선택 채널(frequency selective channel) 환경하의 수신기는 특정 DP를 수신하는데 문제가 있을 수 있다. 따라서 셀 매핑 이후, 심볼 단위로 프리퀀시 인터리빙을 적용하면, 프리퀀시 다이버시티(frequency diversity)를 추가적으로 획득할 수 있으므로 상술한 문제점을 해결 할 수 있다.
도 17의 (c)에 도시된 바와 같이, 타입 3 DP는 타입 1 DP 및 타입 2 DP가 절충된 형태로서, 신호 프레임 내에 TFDM (Time & Frequency Division Multiplexing) 방식으로 매핑되는 DP를 의미한다.
본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈(또는 셀 맵퍼)은 타입 3 DP들을 신호 프레임에 매핑하는 경우, 해당 신호 프레임을 균등 분할하고, 각 분할된 영역을 슬롯(slot)이라 정의하고, 해당 슬롯 내에서만 시간축에 따라 해당 DP의 셀들을 시간 축 방향으로 매핑할 수 있다.
구체적으로, 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈(또는 셀 맵퍼)은 DP0의 셀들을 첫번째 OFDM 심볼의 첫번째 주파수에서 시간축으로 우선 매핑할 수 있다. 이후, DP0의 셀이 시간축 상 슬롯의 마지막 OFDM 심볼까지 매핑이 되면, 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈(또는 셀 맵퍼)은 다시 첫번째 OFDM 심볼의 두번째 주파수부터 DP0의 셀들을 같은 방식으로 매핑할 수 있다.
이 경우, 신호 프레임을 분할하는 슬롯의 개수와 길이에 따라 타임 다이버시티와 파워 세이빙의 트레이드 오프가 가능하다. 예를 들어 신호 프레임을 적은 수의 슬롯들로 분할하면 슬롯의 길이가 길어지므로, 타입 2 DP와 같이 타임 다이버시티를 획득할 수 있다. 만약 신호 프레임을 많은 수의 슬롯들로 분할하면 슬롯의 길이가 짧아지므로 타입 1 DP와 같이 파워 세이빙 효과를 획득할 수 있다.
도 18은 본 발명의 일 실시예에 따른 타입 1 DP를 나타낸 도면이다.
도 18은 상술한 슬롯의 개수에 따른 타입 1 DP을 신호 프레임에 매핑하는 실시예를 나타낸 도면이다. 구체적으로 도 18의 (a)는 슬롯의 개수가 1인 경우의 타입 1 DP들의 매핑 결과를 나타내며, 도 18의 (b)는 슬롯의 개수가 4인 경우의 타입 1 DP들의 매핑 결과를 나타낸다.
본 발명의 일 실시예에 따른 방송 신호 수신 장치에서 신호 프레임 내에 매핑된 각 DP의 셀들을 추출하기 위해서는 각 DP의 타입 정보, 각 DP마다 DP의 첫번째 셀이 매핑되는 주소를 지시하는 DP 스타트 어드레스 (start address) 정보 및 해당 신호 프레임에 할당되는 각 DP들의 FEC 블록 개수 정보 등의 시그널링 정보가 필요하다.
따라서 도 18의 (a)에 도시된 바와 같이 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 각 DP별로 DP의 첫번째 셀이 매핑되는 주소를 지시하는 DP 스타트 어드레스 정보(DP0_St, DP1_St, DP2_St, DP3_St, DP4_St)등을 포함하는 시그널링 정보를 전송할 수 있다.
도 18의 (b)는 신호 프레임이 4개의 슬롯들로 분할된 경우의 타입 1 DP들을 매핑한 결과를 나타낸다. 각 슬롯에 매핑된 DP들의 셀들은 주파수 방향으로 매핑이 될 수 있다. 상술한 바와 같이 슬롯의 개수가 많아지면 하나의 DP에 해당하는 셀들은 일정 간격으로 분산되어 매팅되므로 타임 다이버시티를 획득할 수 있다. 하지만 하나의 신호 프레임에 매핑되는 하나의 DP의 셀들은 슬롯의 개수로 나누어 떨어지지 않으므로 각 슬롯마다 매핑된 하나의 DP 셀들의 개수는 다를 수 있다. 따라서 이를 고려하여 매핑 룰(rule)을 설정하면, 각 슬롯마다 각 DP의 첫번째 셀이 매핑되는 주소는 신호 프레임 내의 임의의 위치가 될 수 있다. 구체적인 매핑 방법은 후술한다. 또한, 신호 프레임이 복수개의 슬롯들로 분할된 경우, 방송 신호 수신 장치에서 해당 DP의 셀들을 획득하기 위해서는 슬롯의 개수를 지시하기 위한 정보가 필요하다. 본 발명에서는 슬롯의 개수를 지시하기 위한 정보를 N_Slot으로 표현할 수 있다. 따라서, 도 18의 (a)의 신호 프레임의 슬롯 개수는 N_Slot=1, 도 18의 (b)의 신호 프레임의 슬롯 개수는 N_Slot=4로 표현될 수 있다.
도 19는 본 발명의 일 실시예에 따른 타입 2 DP를 나타낸 도면이다.
상술한 바와 같이 타입 2 DP 셀들은 시간축 방향으로 매핑되며, 해당 DP의 셀들이 시간축 상 신호 프레임의 마지막 OFDM 심볼까지 매핑이 되면, 해당 DP의 셀들은 다시 첫번째 OFDM 심볼의 두번째 주파수부터 같은 방식으로 매핑될 수 있다.
도 18에서 설명한 바와 같이, 타입 2 DP의 경우에도, 방송 신호 수신 장치에서 신호 프레임 내에 매핑된 각 DP의 셀들을 추출하기 위해서는 각 DP의 타입 정보, 각 DP마다 DP의 첫번째 셀이 매핑되는 주소를 지시하는 DP start address 정보 및 해당 신호 프레임에 할당되는 각 DP들의 FEC 블록 개수 정보가 필요하다.
따라서 도 19에 도시된 바와 같이 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 각 DP별로 DP의 첫번째 셀이 매핑되는 주소를 지시하는 DP start address 정보(DP0_St, DP1_St, DP2_St, DP3_St, DP4_St)를 전송할 수 있다. 또한 도 19는 슬롯이 1개인 경우로서, 도 19의 신호 프레임의 슬롯 개수는 N_Slot=1로 표현될 수 있다.
도 20은 본 발명의 일 실시예에 따른 타입 3 DP를 나타낸 도면이다.
상술한 바와 같이 타입 3 DP는 신호 프레임 내에 TFDM (Time & Frequency Division Multiplexing) 방식으로 매핑되는 DP로서, 타임 다이버시티를 필요한 만큼 제한하거나 부여하면서 파워 세이빙 효과를 획득해야 할 필요가 있는 경우 사용될 수 있다. 타입 3 DP들에 대해서는 타입 2 DP와 마찬가지로 OFDM 심볼 단위로 적용될 수 있는 프리퀀시 인터리빙을 적용하여 프리퀀시 다이버시티를 획득할 수 있다.
도 20의 (a)는 한 개의 DP를 한 개의 슬롯에 매핑하는 경우의 신호 프레임을 나타내며, 도 20의 (b)는 한 개의 DP를 적어도 하나 이상의 슬롯에 나누어 매핑하는 경우의 신호 프래임을 나타낸다. 도 20의 (a), (b) 모두 슬롯이 4개인 경우로서, 신호 프레임의 슬롯 개수는 N_Slot=4로 표현될 수 있다.
또한 도 18 및 19에 도시된 바와 같이 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 각 DP별로 DP의 첫번째 셀이 매핑되는 주소를 지시하는 DP start address 정보(DP0_St, DP1_St, DP2_St, DP3_St, DP4_St)를 전송할 수 있다.
도 20의 (b)의 경우, 도 20의 (a)와는 다른 타임 다이버시티를 획득할 수 있으며, 이 경우, 추가적인 시그널링 정보가 필요할 수 있다.
도 18 내지 도 20에서 설명한 바와 같이 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 각 DP별로 DP의 첫번째 셀이 매핑되는 주소를 지시하는 DP 스타트 어드레스 정보(DP0_St, DP1_St, DP2_St, DP3_St, DP4_St)등을 포함하는 시그널링 정보를 전송할 수 있다. 이 경우, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 첫번째로 매핑되는 DP0에 대해서만 DP 스타트 어드레스 정보를 전송하고, 나머지 DP들에 대해서는 DP0의 스타트 어드레스 정보를 기준으로 오프셋 (OFFSET) 값을 전송할 수도 있다. 만약 각 DP들이 균등하게 매핑되는 경우, 각 DP가 매핑되는 간격은 동일하므로, 수신기는 기준이 되는 DP의 시작 위치에 대한 정보와 오프셋 값을 이용하여 각 DP의 시작 위치를 획득할 수 있다. 구체적으로, 본 발명의 일 실시예에 따른 방송 신호 송신 장치가 DP0의 스타트 어드레스 정보에 일정한 크기의 오프셋 정보를 전송하는 경우, 본 발명의 일 실시예에 따른 수신 장치는 DP0의 스타트 어드레스 정보에 상술한 오프셋 정보를 더하여 DP1의 시작 위치를 알 수 있다. 동일한 방식으로, 본 발명의 일 실시예에 따른 수신 장치는 DP0의 스타트 어드레스 정보에 상술한 오프셋 정보를 두번 더하여 DP2의 시작 위치를 알 수 있다. 만약 각 DP들이 균등하게 매핑되지 않았다면, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 DP0의 스타트 어드레스 정보와 DP0의 시작 위치를 기준으로 한 각 DP들의 간격을 나타내는 오프셋 값들(OFFSET 1, OFFSET 2..)을 전송할 수 있다. 이 경우, 각 오프셋 값의 크기는 같거나 다를 수 있다. 또한, 오프셋 값은 후술할 도 33의 PLS 시그널링 정보 또는 인밴드 시그널링 정보에 포함되어 전송될 수 있다. 이는 설계자의 의도에 따라 변경 가능한 사항이다.
이하에서는 본 발명의 일 실시예에 따른 RB(리소스 블록, Resource Block)을 이용한 DP 매핑 방법에 대해 설명한다.
RB는 DP를 매핑하기 위한 일정 단위의 블록으로서, 본 발명에서는 이를 데이터 매핑 유닛이라 호칭할 수 있다. RB 단위의 자원 할당(resource allocation)은 DP 스케쥴링 및 파워 세이브 컨트롤을 직관적이고 용이하게 처리할 수 있는 장점이 있다. 본 발명의 일 실시예에 따른 RB는 설계자의 의도에 따라 명칭이 변경될 수 있으며, RB의 크기는 비트 레이트 입자성(bit-rate granularity)이 문제되지 않는 범위 내에서 자유롭게 설정될 수 있다.
이하 본 발명에서는 각 RB의 크기를, OFDM 심볼 내에서 실제 데이터를 전송할 수 있는 액티브 케리어들의 개수 즉, Number Of Active carriers (이하, NoA라 호칭한다)의 정수배 또는 정수배로 나눈 값인 것을 일 실시예로 할 수 있다. 이는 설계자의 의도에 따라 변경 가능하다. RB의 크기가 커지면 자원 할당이 간단해지는 장점이 있으나, RB 크기는 실질적으로 지원 가능한 비트 레이트의 최소 단위를 나타내므로 적절히 고려하여 결정되어야 한다.
도 21은 본 발명의 일 실시예에 따른 RB를 나타낸 도면이다.
도 21은 DP0의 FEC 블록이 10개인 경우, RB를 통해 신호 프레임에 매핑되는 실시예를 나타낸 도면이다. DP0의 전송 파라미터로서, LDPC 블록의 길이가 64K이고, QAM 모듈레이션 값이 256QAM인 경우로서, 신호 프레임의 FFT 모드가 32K, 스캐터드(scattered) 파일럿 패턴이 PP32-2(즉, 캐리어를 운반하는 파일럿의 간격이 Dx=32, 하나의 스캐터드 파일럿 시퀀스를 구성하는 심볼들의 개수가 Dy=2인 경우)인 경우를 예시로서 살펴본다. 이 경우, FEC 블록의 크기는 8100의 셀들에 해당하고, NoA는 27584으로 가정할 수 있다. 만약, RB의 크기가 NoA를 4로 나눈 값이라고 가정을 하면, RB의 크기는 6896개의 셀들에 해당하며, RB의 크기는 L_RB=NoA/4로 표현될 수 있다.
이 경우, FEC 블록들의 크기와 RB의 크기를 셀 단위로 비교하면, 10xFEC 블록의 크기= 11xRB의 크기 + 5144개의 셀들의 관계가 성립한다. 따라서 10개의 FEC 블록들을 RB단위로 하나의 신호 프레임에 매핑하기 위해서, 본 발명의 일 실시예에 따른 프레임 스트럭쳐 모듈(또는 셀 맵퍼)은 10개의 FEC 블록들의 데이터를 11개의 RB들에 순서대로 매핑하여 현재 신호 프레임에 11개의 RB들을 매핑하고, 5144개의 셀들에 해당하는 나머지 부분을 다음 FEC 블록들과 함께 다음 신호 프레임에 매핑할 수 있다.
도 22는 본 발명의 일 실시예에 따른 RB의 프레임 매핑 과정을 나타낸 도면이다.
구체적으로 도 22는 연속적인 신호 프레임을 전송하는 경우를 나타낸 도면이다.
가변적인 비트 레이트를 지원하는 경우, 하나의 신호 프레임을 통해 전송될 수 있는 FEC 블록의 개수는 각 신호 프레임마다 다를 수 있다.
도 22의 (a)는 신호 프레임 N을 통해 전송되는 FEC 블록의 개수가 10인 경우, 신호 프레임 N+1을 통해 전송되는 FEC 블록의 개수가 9인 경우 및 신호 프레임 N+2를 통해 전송되는 FEC 블록의 개수가 11인 경우를 각각 나타낸 도면이다.
도 22의 (b)는 신호 프레임 N에 매핑될 RB가 11개인 경우, 신호 프레임 N+1에 매핑될 RB가 11개인 경우 및 신호 프레임 N+2에 매핑될 RB가 13개인 경우를 각각 나타낸 도면이다.
도 22의 (c)는 각 RB가 신호 프레임 N, 신호 프레임 N+1 및 신호 프레임 N+2에 매핑된 결과를 나타낸 도면이다.
도 22의 (a) 및 (b)에 도시된 바와 같이, 신호 프레임 N을 통해 전송되는 FEC 블록의 개수가 10인 경우, 10개의 FEC 블록들의 크기는 11개의 RB들의 크기에 5144개의 셀들을 합친 것과 동일하므로, 도 22의 (c)에 도시된 바와 같이 11개의 RB들은 신호 프레임 N에 매핑되어 전송될 수 있다.
또한 도 22의 (b)의 가운데 도면에 도시된 바와 같이, 나머지 5144개의 셀들은 신호 프레임 N+1에 매핑될 11개의 RB들 중 첫번째 RB의 시작 부분을 구성하게 된다. 따라서 5144개의 셀들 + 9 개의 FEC 블록들의 크기 = 11 RB들의 크기 + 2188개의 셀들의 관계가 성립되므로, 신호 프레임 N+1에는 11 RB들이 매핑되어 전송되고, 나머지 2188개의 셀들은 신호 프레임 N+2에 매핑될 13개의 RB들 중 첫번째 RB의 시작 부분을 구성하게 된다. 동일한 방식으로, 2188 개의 셀들 + 11 개의 FEC 블록들의 크기 = 13개의 RB들의 크기 + 1640개의 셀들의 관계가 성립되므로, 신호 프레임 N+2에는 13개의 RB들이 매핑되어 전송되고, 나머지 1640개의 셀들은 다음 신호 프레임에 매핑되어 전송된다. FEC 블록의 크기와 NoA는 동일하지 않으므로 더미 셀들을 삽입할 수 있으나, 도 22에 도시된 방법을 따르는 경우, 더미 셀들을 삽입할 필요가 없으므로, 실제적인 데이터를 보다 효율적으로 전송 할 수 있다. 또한 각 신호 프레임에 매핑될 RB들은 신호 프레임에 매핑되기 이전에 타임 인터리빙 또는 이와 유사한 처리 과정을 거칠 수 있으며 이는 설계자의 의도에 따라 변경 가능하다.
이하에서는 상술한 DP의 타입에 따라 RB 단위로 DP를 신호 프레임에 매핑하는 방법을 설명한다.
구체적으로 본 발명에서는 복수개의 DP들이 모든 신호 프레임 내에서 가용 가능한 RB들에 할당된 경우 및 일부 RB들에만 할당된 경우로 나누어 RB 매핑 방법을 설명한다. 본 발명에서는 DP의 개수는 3, 한 개의 신호 프레임 내의 RB의 개수는 80, RB의 크기는 NoA를 4로 나눈 경우를 일 실시예로 하며, 각각 다음과 같이 표현될 수 있다.
DP의 개수, N_DP = 3
한 개의 신호 프레임 내의 RB의 개수, N_RB = 80
RB의 크기, L_RB = NoA/4
또한, 본 발명에서는 복수 개의 DP(DP0, DP1, DP2)들이 한 개의 신호 프레임 내에서 가용 가능한 RB들에 할당된 경우로서, DP0는 31개의 RB, DP1은 15개의 RB, DP2는 34개의 RB를 채운 경우를 일 실시예로 하며, 다음과 같이 표현할 수 있다.
{DP0, DP1, DP2}={31,15,34}
또한, 본 발명에서는 복수 개의 DP(DP0, DP1, DP2)들이 한 개의 신호 프레임 내에서 일부 RB들에만 할당된 경우로서, DP0는 7개의 RB, DP1은 5개의 RB, DP2는 6개의 RB를 채운 경우를 일 실시예로 하며, 다음과 같이 표현할 수 있다.
{DP0, DP1, DP2}={7,5,6}
이하의 도 23 내지 도 25는 DP의 타입에 따른 RB 매핑을 나타낸다.
본 발명에서는 각 DP의 타입에 따른 따른 RB 매핑 룰을 설명하기 위해서 다음의 값들을 정의하는 것을 일 실시예로 할 수 있다.
L_Frame: 한 개의 신호 프레임 내의 OFDM 심볼들의 개수,
N_Slot: 한 개의 신호 프레임 내의 슬롯들의 개수,
L_Slot: 한 개의 슬롯 내의 OFDM 심볼들의 개수,
N_RB_Sym: 한 개의 OFDM 심볼 내의 RB들의 개수,
N_RB: 한 개의 신호 프레임 내의 RB들의 개수.
도 23은 본 발명의 일 실시예에 따른 타입 1 DP의 RB 매핑을 나타낸 도면이다.
도 23은 한 개의 신호 프레임을 나타내며, 가로축은 시간축을 의미하며, 세로축은 주파수 축을 의미한다. 시간축 상 신호 프레임의 가장 처음에 위치한 색처리된 블록은 프리앰블 및 시그널링을 위한 영역이다. 상술한 바와 같이 본 발명의 일 실시예에 따른 복수개의 DP들은 신호 프레임의 데이터 심볼 영역에 RB 단위로 매핑될 수 있다.
도 23에 도시된 신호 프레임은 20개의 OFMD 심볼들로 구성되어 있고(L_Frame=20), 4개의 슬롯들을 포함하고 있다(N_Slot=4). 또한 한 개의 슬롯은 5개의 OFDM 심볼들을 포함하며(L_Slot=5), 한 개의 OFDM 심볼은 4개의 RB로 균등하게 분할된다(N_RB_Sym=4). 따라서 한 개의 신호 프레임 내의 전체 RB들의 개수는 L_Frame*N_RB_Sym으로 80에 해당한다.
도 23에 신호 프레임 내에 표시된 각 숫자는 신호 프레임 내에서 RB가 할당되는 순서를 의미한다. 타입 1 DP는 주파수 축 방향으로 순차적으로 매핑되므로, RB들의 할당 순서 역시 주파수 축으로 연속적으로 증가함을 알 수 있다. RB들이 할당되는 순서가 결정되면, 각 DP들은 시간 순서대로 최종 할당된 RB들에 매핑될 수 있다. RB들이 해당 신호 프레임 내에 실제로 매핑되는 자리의 주소(RB mapping address)를 j라 하면, j는 0부터 N_RB-1까지의 값을 가질 수 있다. 이 경우, RB 입력 순서(RB input order)를 i라고 정의하면 도 23에 도시된 바와 같이 i는 0,1,2,...,N_RB-1까지의 값을 가질 수 있다. N_Slot=1인 경우, RB 매핑 어드레스와 RB 입력 순서는 동일하므로(j=i), 입력되는 RB를 순서대로 j의 오름차순으로 매핑 할 수 있다. N_Slot > 1 인 경우는, 해당 신호 프레임에 매핑해야 할 RB들을 N_Slot의 개수대로 분할하여 매핑할 수 있다. 이 경우, 도 23 하단에 도시된 수학식으로 표현된 매핑 룰에 따라 RB를 매핑할 수 있다.
도 24는 본 발명의 일 실시예에 따른 타입 2 DP의 RB 매핑을 나타낸 도면이다.
도 24에 도시된 신호 프레임은 도 23과 마찬가지로, 20개의 OFMD 심볼들로 구성되어 있고(L_Frame=20), 4개의 슬롯들을 포함하고 있다(N_Slot=4). 또한 한 개의 슬롯은 5개의 OFDM 심볼들을 포함하며(L_Slot=5), 한 개의 OFDM 심볼은 4개의 RB로 균등하게 분할된다(N_RB_Sym=4). 따라서 한 개의 신호 프레임 내의 전체 RB들의 개수는 L_Frame*N_RB_Sym으로 80에 해당한다.
도 23에서 설명한 바와 같이, RB들이 해당 신호 프레임 내에 실제로 매핑되는 자리의 주소(RB mapping address)를 j라 하면, j는 0부터 N_RB-1까지의 값을 가질 수 있다. 타입 2 DP는 시간 축 방향으로 순차적으로 매핑되므로, RB들의 할당 순서 역시 시간 축 방향으로 연속적으로 증가함을 알 수 있다. RB들이 할당되는 순서가 결정되면, 각 DP들은 시간 순서대로 최종 할당된 RB들에 매핑될 수 있다.
RB 입력 순서 i는 도 23에서 설명한 바와 같이, N_Slot=1인 경우는 j=i 에 해당되어 입력되는 RB를 순서대로 j의 오름차순으로 매핑 할 수 있다. N_Slot > 1 인 경우는, 해당 신호 프레임에 매핑 할 RB들을 N_Slot의 개수대로 분할하여 매핑 할 수 있다. 이 경우, 도 24 하단에 도시된 수학식으로 표현된 매핑 룰에 따라 RB를 매핑할 수 있다.
도 23 및 도 24에 도시된 매핑 룰을 표현하는 수학식은 DP의 타입에 따라 차이가 없으나, 타입 1 DP는 주파수축 방향으로 매핑이 되고, 타입 2 DP는 시간축 방향으로 매핑이 되므로, 매핑 방향의 차이에 따라 서로 다른 특성의 RB 매핑 결과를 나타나게 된다.
도 25는 본 발명의 일 실시예에 따른 타입 3 DP의 RB 매핑을 나타낸 도면이다.
도 25에 도시된 신호 프레임은 도 23 및 도 24와 마찬가지로, 20개의 OFMD 심볼들로 구성되어 있고(L_Frame=20), 4개의 슬롯들을 포함하고 있다(N_Slot=4). 또한 한 개의 슬롯은 5개의 OFDM 심볼들을 포함하며(L_Slot=5), 한 개의 OFDM 심볼은 4개의 RB로 균등하게 분할된다(N_RB_Sym=4). 따라서 한 개의 신호 프레임 내의 전체 RB들의 개수는 L_Frame*N_RB_Sym으로 80에 해당한다.
타입 3 DP의 RB 매핑 어드레스는 도 25의 하단에 도시된 수학식에 따라 도출될 수 있다. 즉, N_Slot=1인 경우, 타입 3 DP의 RB 매핑 어드레스는 타입 2 DP의 RB 매핑 어드레스와 동일하다. 타입 2 DP와 타입 3 DP는 시간축 방향으로 순차적으로 매핑된다는 점에서는 동일하나, 타임 2 DP의 경우 해당 신호 프레임의 첫번째 주파수 끝까지 매핑된 이후에 다시 첫번째 OFDM 심볼의 두번째 주파수부터 순차적으로 매핑이 되고, 타입 3 DP의 경우, 해당 슬롯의 첫번째 주파수 끝까지 매핑이 되면, 다시 해당 슬롯의 첫번째 OFDM 심볼의 두번째 주파수부터 시간축 방향으로 순차적으로 매핑이 된다는 차이점이 있다. 이와 같은 차이점 때문에 타입 3 DP를 사용하는 경우, L_Slot에 의해서 타임 다이버시티를 제한하고, L_Slot 단위로 파워 세이빙을 획득할 수 있다.
도 26은 본 발명의 다른 실시예에 따른 타입 1 DP의 RB 매핑을 나타낸 도면이다.
도 26의 (a)는 타입 1 DP0, 1, 2가 한 개의 신호 프레임 내에서 가용 가능한 RB들에 할당된 경우의 RB 매핑 순서를 나타내며, 도 26의 (b)는 타입 1 DP0, 1, 2가 한 개의 신호 프레임 내에서 분할되어 각 슬롯에 포함된 RB들에 할당된 경우의 RB 매핑 순서를 나타낸다. 신호 프레임 내에 표시된 번호는 각 RB가 할당되는 순서를 나타내며, RB들이 할당되는 순서가 결정되면, 각 DP들은 시간 순서대로 최종 할당된 RB들에 매핑될 수 있다.
도 26의 (a)는 N_Slot=1이고, {DP0, DP1, DP2}={31,15,34}인 경우의 RB 매핑 순서를 나타낸다.
구체적으로, DP0은 주파수 축 방향으로 각 RB의 순서에 따라 RB에 매핑이 되며, 하나의 OFDM 심볼에 전부 매핑이 되면, 시간축상 다음에 위치하는 OFDM 심볼들에 주파수 축 방향으로 순차적으로 매핑될 수 있다. 따라서 DP0이 0부터 30까지의 RB들에 매핑이 되면, DP1은 연속적으로 31부터 45까지의 RB들에 매핑이 될 수 있으며, DP2는 46부터 79까지의 RB들에 매핑될 수 있다.
본 발명의 일 실시예에 따른 방송 신호 수신 장치에서 해당 DP가 매핑된 RB들을 추출하기 위해서는 각 DP의 타입 정보(DP_Type), 균등 분할된 슬롯의 개수 (N_Slot)가 필요하며, 각 DP별 DP 스타트 어드레스 (start address) 정보 (DP_RB_St), 해당 신호 프레임에 매핑될 각 DP별 FEC 블록의 개수 정보(DP_N_Block), 및 첫 번째 RB내에 매핑된 FEC 블록의 스타트 어드레스 (start address) 정보(DP_FEC_St)등을 포함하는 시그널링 정보가 필요하다.
따라서 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 상술한 시그널링 정보를 함께 전송할 수 있다.
도 26의 (b)는 N_Slot=4이고, {DP0, DP1, DP2}={31,15,34}인 경우의 RB 매핑 순서를 나타낸다.
구체적으로, 도 26의 (b)는 DP0, DP1, DP2를 각각 분할(partition)한 후, N_Slot=1인 경우와 동일한 방법으로 각 슬롯마다 순차적으로 DP를 RB 단위로 매핑한 결과를 나타낸다. 도 26의 하단은 각 DP들의 RB들을 분할하기 위한 룰(rule)을 표현하는 수학식을 도시하고 있다. 도면에 도시된 수학식에서 각 파라미터 s, N_RB_DP, N_RB_DP(s)는 다음과 같이 정의될 수 있다.
s: 슬롯 인덱스(Slot index), s=0,1,2,..., N_Slot-1,
N_RB_DP: 한 개의 신호 프레임에 매핑될 DP의 RB들의 개수,
N_RB_DP(s): 슬롯 인덱스 s의 슬롯 내에 매핑될 DP의 RB들의 개수.
본 발명의 일 실시예에 따른 DP 0의 N_RB_DP=31이므로, 도 26에 도시된 수학식에 따르면 첫번째 슬롯 내에 매핑될 DP 0의 RB들의 개수는 N_RB_DP(0)=8, 두번째 슬롯 내에 매핑될 DP 0의 RB들의 개수는 N_RB_DP(1)=8, 세번째 슬롯 내에 매핑될 DP 0의 RB들의 개수는 N_RB_DP(2)=8 및 네번째 슬롯 내에 매핑될 DP 0의 RB들의 개수는 N_RB_DP(3)=7이 될 수 있다. 본 발명에서는 각 슬롯마다 분할되는 DP 0의 개수를 {8,8,8,7}로 표현할 수 있다.
동일한 방식으로 DP 1은 {4,4,4,3}으로, DP 2는 {9,9,8,8}로 각각 분할될 수 있다.
각 슬롯별로 분할된 DP들을 해당 슬롯 내에서 순차적으로 매핑될 수 있으며, 매핑 방식은 상술한 N_Slot=1인 경우와 동일하다. 이 경우, 모든 슬롯을 균등하게 채우기 위해서 해당 DP 마다 다른 DP의 RB가 적게 할당된 슬롯 중에서 슬롯 인덱스, s가 적은 슬롯부터 순차적으로 DP가 매핑될 수 있다.
본 발명의 일 실시예에 따른 DP1의 경우를 살펴보자. DP 0의 RB들은 s=0,1,2,3의 순으로 {8,8,8,7}로 분할되어 각 슬롯에 매핑되므로, 슬롯 인덱스 s=3 인 슬롯에 DP 0의 RB가 가장 적게 매핑되었음을 알 수 있다. 따라서 DP 1의 RB들은 s=3,0,1,2의 순으로 {4,4,4,3}으로 분할되어 각 슬롯에 매핑될 수 있다. 동일한 방식으로, DP 0 및 DP 1의 RB들은 슬롯 인덱스 s=2 및 3인 슬롯에 가장 적게 할당 되었으나, s=3인 경우가 더 적으므로 DP 2의 RB들은 s=2,3,0,1순으로 {9,9,8,8}으로 분할되어 각 슬롯에 매핑될 수 있다.
도 27은 본 발명의 또 다른 실시예에 따른 타입 1 DP의 RB 매핑을 나타낸 도면이다.
도 27은 상술한 타입 1 DP의 RB 매핑 어드레스를 그대로 적용한 경우의 실시예를 나타낸다. 도 27의 하단에는 상술한 RB 매핑 어드레스를 표현하는 수학식이 도시되어 있다. 도26에서 설명한 매핑 방법과 과정은 다르지만, 매핑 결과는 동일하므로 동일한 특성을 갖는 매핑이 가능하다. 도 27의 매핑 방식에 따르면 하나의 수학식으로도 N_Slot의 값에 관계없이 RB 매핑을 수행할 수 있다는 장점이 있다.
도 28은 본 발명의 또 다른 실시예에 따른 타입 1 DP의 RB 매핑을 나타낸 도면이다.
도 28의 (a)는 타입 1 DP 0, 1, 2가 한 개의 신호 프레임 내에서 일부 RB들에만 할당된 경우의 RB 매핑 순서를 나타내며, 도 28의 (b)는 타입 1 DP 0, 1, 2가 한 개의 신호 프레임 내에서 분할되어 각 슬롯에 포함된 일부 RB들에만 할당된 경우의 RB 매핑 순서를 나타낸다. 신호 프레임 내에 표시된 번호는 각 RB가 할당되는 순서를 나타내며, RB들이 할당되는 순서가 결정되면, 각 DP들은 시간 순서대로 최종 할당된 RB들에 매핑될 수 있다.
도 28의 (a)는 N_Slot=1이고, {DP0, DP1, DP2}={7,5,6}인 경우의 RB 매핑 순서를 나타낸다.
구체적으로, DP0은 주파수 축 방향으로 각 RB의 순서에 따라 RB에 매핑이 되며, 하나의 OFDM 심볼에 전부 매핑이 되면, 시간축상 다음에 위치하는 OFDM 심볼들에 주파수 축 방향으로 순차적으로 매핑될 수 있다. 따라서 DP0이 0부터 6까지의 RB들에 매핑이 되면, DP1은 연속적으로 7부터 11까지의 RB들에 매핑이 될 수 있으며, DP2는 12부터 17까지의 RB들에 매핑될 수 있다.
도 28의 (b)는 N_Slot=4이고, {DP0, DP1, DP2}={7,5,6}인 경우의 RB 매핑 순서를 나타낸다.
도 28의 (b)는 도 26에서 설명한 각 DP들의 RB들을 분할하기 위한 룰에 따라 각 DP들의 RB들을 분할하여 매핑한 신호 프레임의 실시예들을 나타낸다. 구체적인 과정은 상술한 바와 동일하므로 생략한다.
도 29는 본 발명의 다른 실시예에 따른 타입 2 DP의 RB 매핑을 나타낸 도면이다.
도 26의 (a)는 타입 1 DP 0, 1, 2가 한 개의 신호 프레임 내에서 가용 가능한 RB들에 할당된 경우의 RB 매핑 순서를 나타내며, 도 26의 (b)는 타입 1 DP 0, 1, 2가 한 개의 신호 프레임 내에서 분할되어 각 슬롯에 포함된 RB들에 할당된 경우의 RB 매핑 순서를 나타낸다. 신호 프레임 내에 표시된 번호는 각 RB가 할당되는 순서를 나타내며, RB들이 할당되는 순서가 결정되면, 각 DP들은 시간 순서대로 최종 할당된 RB들에 매핑될 수 있다.
도 29의 (a)는 N_Slot=1이고, {DP0, DP1, DP2}={31,15,34}인 경우의 RB 매핑 순서를 나타낸다.
타입 2 DP의 RB들은 해당 신호 프레임의 첫번째 주파수 끝까지 매핑된 이후에 다시 첫번째 OFDM 심볼의 두번째 주파수부터 순차적으로 매핑이 되므로 타임 다이버시티를 획득할 수 있다는 장점이 있다. 따라서 DP0이 시간축 상으로 0부터 19까지의 RB에 매핑이 된 뒤, 두번째 주파수의 20부터 30까지의 RB에 매핑이 되면 DP1은 동일한 방식으로 31부터 45까지의 RB들에 매핑이 될 수 있으며, DP2는 46부터 79까지의 RB들에 매핑될 수 있다.
본 발명의 일 실시예에 따른 방송 신호 수신 장치에서 해당 DP가 매핑된 RB들을 추출하기 위해서는 각 DP의 타입 정보(DP_Type), 균등 분할된 슬롯의 개수 (N_Slot)가 필요하며, 각 DP별 DP start address 정보 (DP_RB_St), 해당 신호 프레임에 매핑될 각 DP별 FEC 블록의 개수 정보(DP_N_Block), 및 첫 번째 RB내에 매핑된 FEC 블록의 start address 정보(DP_FEC_St)등을 포함하는 시그널링 정보가 필요하다.
따라서 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 상술한 시그널링 정보를 함께 전송할 수 있다.
도 29의 (b)는 N_Slot=4이고, {DP0, DP1, DP2}={31,15,34}인 경우의 RB 매핑 순서를 나타낸다.
도 29의 (b)의 첫번째 신호 프레임은 도 26에서 설명한 각 DP들의 RB들을 분할하기 위한 룰에 따라 RB 매핑을 수행한 결과를 나타내며, 도 29의 (b)의 두번째 신호 프레임은 상술한 타입 2 DP의 RB 매핑 어드레스를 그대로 적용한 경우의 RB 매핑을 수행한 결과를 나타낸다. 각 룰과 어드레스를 적용하는 경우, 매핑 방법과 과정은 다르지만, 매핑 결과는 동일하므로 동일한 특성을 갖는 매핑이 가능하다. 이 경우, 하나의 수학식으로도 N_Slot의 값에 관계없이 RB 매핑을 수행할 수 있다는 장점이 있다.
도 30은 본 발명의 또 다른 실시예에 따른 타입 2 DP의 RB 매핑을 나타낸 도면이다.
도 30의 (a)는 타입 2 DP 0, 1, 2가 한 개의 신호 프레임 내에서 일부 RB들에만 할당된 경우의 RB 매핑 순서를 나타내며, 도 30의 (b)는 타입 2 DP 0, 1, 2가 한 개의 신호 프레임 내에서 분할되어 각 슬롯에 포함된 일부 RB들에만 할당된 경우의 RB 매핑 순서를 나타낸다. 신호 프레임 내에 표시된 번호는 각 RB가 할당되는 순서를 나타내며, RB들이 할당되는 순서가 결정되면, 각 DP들은 시간 순서대로 최종 할당된 RB들에 매핑될 수 있다.
도 30의 (a)는 N_Slot=1이고, {DP0, DP1, DP2}={7,5,6}인 경우의 RB 매핑 순서를 나타낸다.
구체적으로, DP0은 시간 축 방향으로 각 RB의 순서에 따라 RB에 매핑이 될 수 있다. 따라서 DP0이 0부터 6까지의 RB들에 매핑이 되면, DP1은 연속적으로 7부터 11까지의 RB들에 매핑이 될 수 있으며, DP2는 12부터 17까지의 RB들에 매핑될 수 있다.
도 30의 (b)는 N_Slot=4이고, {DP0, DP1, DP2}={7,5,6}인 경우의 RB mapping 순서를 나타낸다.
도 30의 (b)는 도 26에서 설명한 각 DP들의 RB들을 분할하기 위한 룰에 따라 각 DP들의 RB들을 분할하여 매핑한 신호 프레임의 실시예들을 나타낸다. 구체적인 과정은 상술한 바와 동일하므로 생략한다.
도 31은 본 발명의 다른 실시예에 따른 타입 3 DP의 RB 매핑을 나타낸 도면이다.
도 31의 (a)는 타입 3 DP0, 1, 2가 한 개의 신호 프레임 내에서 분할되어 각 슬롯에 포함된 RB들에 할당된 경우의 RB 매핑 순서를 나타내며, 도 31의 (b)는 타입 1 DP 0, 1, 2가 한 개의 신호 프레임 내에서 분할되어 각 슬롯에 포함된 일부 RB들에 할당된 경우의 RB 매핑 순서를 나타낸다. 신호 프레임 내에 표시된 번호는 각 RB가 할당되는 순서를 나타내며, RB들이 할당되는 순서가 결정되면, 각 DP들은 시간 순서대로 최종 할당된 RB들에 매핑될 수 있다.
도 31의 (a)는 N_Slot=4이고, {DP0, DP1, DP2}={31,15,34}인 경우의 RB 매핑 순서를 나타낸다.
도 31의 (a)의 첫번째 신호 프레임은 상술한 타입 3 DP의 RB 매핑 어드레스를 그대로 적용한 경우의 실시예를 나타낸다. 도 31의 (a)의 두번째 신호 프레임은 해당 DP의 RB의 개수가 해당 슬롯을 초과한 경우, 슬롯 할당 순서를 변경하여 타임 다이버시티를 획득할 수 있는 경우의 실시예를 나타낸다. 구체적으로 도 31의 (a)의 두번째 신호 프레임은 도 31의 (a)의 첫번째 신호 프레임의 첫번째 슬롯에 할당된 DP0의 RB 개수가 초과된 경우, 나머지 DP0의 RB들을 세번째 슬롯에 할당한 경우의 실시예에 해당한다.
도 31의 (b)는 N_Slot=4이고, {DP0, DP1, DP2}={7,5,6}인 경우의 RB 매핑 순서를 나타낸다.
또한, 본 발명의 일 실시예에 따른 방송 신호 수신 장치에서 해당 DP가 매핑된 RB들을 추출하기 위해서는 각 DP의 타입 정보(DP_Type), 균등 분할된 슬롯의 개수 (N_Slot)가 필요하며, 각 DP별 DP start address 정보 (DP_RB_St), 해당 신호 프레임에 매핑될 각 DP별 FEC 블록의 개수 정보(DP_N_Block), 및 첫 번째 RB내에 매핑된 FEC 블록의 start address 정보(DP_FEC_St)등을 포함하는 시그널링 정보가 필요하다.
따라서 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 상술한 시그널링 정보를 함께 전송할 수 있다.
도 32는 본 발명의 또 다른 실시예에 따른 타입 3 DP의 RB 매핑을 나타낸 도면이다.
도 32는 N_Slot=1이고, {DP0, DP1, DP2}={7,5,6}인 경우의 RB 매핑을 나타낸 도면이다. 도 32에 도시된 바와 같이, 각 DP의 RB들은 신호 프레임 내의 임의의 블록 단위로 매핑될 수 있다. 이 경우, 본 발명의 일 실시예에 따른 방송 신호 수신 장치에서 해당 DP가 매핑된 RB들을 추출하기 위해서는 상술한 시그널링 정보 외에 추가적인 시그널링 정보가 필요하다.
따라서 본 발명에서는 각 DP의 DP end address 정보(DP_RB_Ed 정보)를 추가적으로 전송하는 것을 일 실시예로 할 수 있다. 따라서 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 DP의 RB들을 임의 블록 단위로 매핑하고, 상술한 시그널링 정보를 전송할 수 있으며, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 상술한 시그널링 정보에 포함된 DP_RB_St 정보 및 DP_RB_Ed 정보를 이용하여, 임의의 블록 단위로 매핑된 해당 DP의 RB들을 디텍팅하여 디코딩을 수행할 수 있다. 이러한 방식을 이용하는 경우, 자유로운 RB 매핑이 가능하므로, 각 DP 별로 서로 다른 특성을 갖는 RB 매핑을 수행할 수 있다는 장점이 있다.
구체적으로, 도 32에 도시된 바와 같이, DP0의 RB들은 타입 2 DP와 같이 타임 다이버시티를 획득하기 위하여 시간축 방향으로 해당 블록 내에 매핑될 수 있으며, DP1의 RB들은 타입 1 DP와 같이 파워 세이빙 효과를 획득하기 위하여 주파수축 방향으로 해당 블록 내에 매핑될 수 있다. 또한 DP2의 RB들은 타입 3 DP와 같이 타입 다이버시티와 파워 세이빙을 고려하여 해당 블록 내에 매핑될 수 있다.
또한, DP1의 경우와 같이, RB들이 해당 블록 내에 전부 매핑되지 않는 경우라도, 상술한 DP_FEC_St 정보, DP_N_Block 정보, DP_RB_St 정보 및 DP_RB_Ed 정보 등의 시그널링 정보의 정보를 이용하면 방송 신호 수신 장치는 획득하고자 하는 RB들의 위치를 정확히 파악할 수 있으므로 효율적인 방송 신호 송수신이 가능하다.
도 33은 본 발명의 일 실시예에 따른 시그널링 정보를 나타낸 도면이다.
도 33은 상술한 DP 타입에 따른 RB 매핑과 관련된 시그널링 정보를 나타낸 도면으로, PLS를 통한 시그널링(이하 PLS 시그널링이라 호칭한다) 또는 인밴드 시그널링을 통해 전송될 수 있다.
구체적으로, 도 33의 (a)는 PLS를 통해 전송되는 경우의 시그널링 정보를 나타내며, 도 33의 (b)는 인밴드 시그널링을 통해 전송되는 경우의 시그널링 정보를 나타낸다.
도 33에 도시된 바와 같이, DP 타입에 따른 RB 매핑과 관련된 시그널링 정보는 N_Slot 정보, DP_Type 정보, DP_N_Block 정보, DP_RB_St 정보, DP_FEC_St 정보 및 DP_N_Block 정보를 포함할 수 있다.
PLS를 통해 전송되는 시그널링 정보와 인밴드 시그널링을 통해 전송되는 시그널링 정보는 동일하다. 하지만 PLS는 서비스 획득을 위하여 해당 신호 프레임에 포함된 모든 DP들의 정보를 포함하고 있으므로, N_Slot 정보 및 DP_Type 정보를 제외한 나머지 시그널링 정보는 각 DP에 관한 정보를 정의하기 위한 DP 루프 내에서 정의될 수 있다. 반면, 인밴드 시그널링은 해당 DP를 획득하기 위하여 사용되므로 각 DP를 통해 전송되어, 각 DP에 관한 정보를 정의하기 위한 DP 루프가 필요하지 않다는 차이가 있다. 이하 각 시그널링 정보를 간략히 설명한다.
N_Slot 정보: 한 개의 신호 프레임 내의 분할된 슬롯의 개수를 지시하기 위한 정보로서 2비트의 크기를 가질 수 있다. 본 발명의 일 실시예에 따른 슬롯의 개수는 1,2,4,8이 될 수 있다.
DP_Type 정보: DP의 타입을 지시하기 위한 정보로서, DP의 타입은 상술한 타입 1, 타입 2 및 타입 3 중 어느 하나가 될 수 있으며 설계자의 의도에 따라 타입의 확장이 가능하다. 3비트의 크기를 가질 수 있다.
DP_N_Block_Max 정보: 해당 DP의 FEC 블록의 최대값 또는 그에 준하는 값을 지시하는 정보로서 10비트의 크기를 가질 수 있다.
DP_RB_St 정보: 해당 DP의 첫 번째 RB 어드레스(address)를 지시하는 정보로서, RB의 어드레스는 각 RB 단위로 표현될 수 있다. 8비트의 크기를 가질 수 있다.
DP_FEC_St 정보: 신호 프레임에 매핑될 해당 DP의 FEC 블록의 첫번째 어드레스를 지시하는 정보로서, FEC 블록의 어드레스는 셀(cell)단위로 표현될 수 있다. 13비트의 크기를 가질 수 있다.
DP_N_Block 정보: 신호 프레임에 매핑될 해당 DP의 FEC 블록의 개수 또는 이에 준하는 값을 지시하는 정보로서, 10비트의 크기를 가질 수 있다.
상술한 시그널링 정보는 신호 프레임의 길이, 타임 인터리빙의 크기, RB의 크기 등을 고려하여 설계자의 의도에 따라 명칭, 크기 등이 변경될 수 있다.
상술한 바와 같이, PLS 시그널링과 인밴드 시그널링은 각 용도에 따른 차이가 있으므로 보다 효율적인 전송을 위해서 PLS 시그널링 및 인밴드 시그널링 각각에 대하여 다음과 같은 방법으로 시그널링 정보를 생략할 수도 있다.
첫째, PLS의 경우, 해당 신호 프레임에 포함된모든 DP의 정보를 포함하고 있다. 따라서, 각 DP들이DP0, DP1, DP2,... 식으로 순차적으로 해당 신호 프레임 내에 빠짐없이 매핑되는 경우, 방송 신호 수신 장치는 일정한 계산을 수행하여 DP_RB_St 정보를 획득할 수 있다. 이 경우, DP_RB_St 정보를 생략할 수 있다.
둘째, 인밴드 시그널링의 경우, 방송 신호 수신 장치는 해당 DP의 DP_N_Block 정보를 이용하여, 다음 신호 프레임의 신호 프레임의 DP_FEC_St 정보를 획득할 수 있다. 따라서 DP_FEC_St 정보를 생략할 수 있다.
셋째, 인밴드 시그널링의 경우, 해당 DP의 매핑에 영향을 주는 N_Slot 정보, DP_Type 정보, DP_N_Block_Max 정보의 변경이 있다면, 해당 정보의 변경 여부를 지시하는 1 bit 신호를 이용하거나, 이를 전송할 수 있다. 이 경우, 추가적인 N_Slot 정보, DP_Type 정보, DP_N_Block_Max 정보를 생략할 수 있다.
즉, PLS에서는 DP_RB_St 정보를 생략할 수 있으며, 인밴드 시그널링에서는 DP_RB_St 정보 및 DP_N_Block 정보를 제외한 나머지 시그널링 정보를 생략할 수도 있다. 이는 설계자의 의도에 따라 변경 가능하다.
도 34는 본 발명의 일 실시예에 따른 DP 개수에 따른 PLS의 비트 수를 도시한 그래프이다.
구체적으로, 도 34는 DP 개수가 증가함에 따라 DP 타입에 따른 RB 매핑과 관련된 시그널링 정보가 PLS를 통해 전송되는 경우의 PLS 시그널링의 비트수의 증가도를 도시한 그래프이다.
점선은 관련 모든 시그널링 정보를 전송하는 경우이고 (Default signaling), 실선은 상술한 일정 시그널링 정보를 생략하고 전송하는 경우 (Efficient signaling)를 의미한다. DP 개수가 증가함에 따라서 일정 시그널링 정보를 생략하고 전송하는 경우, 절약되는 비트의 개수가 선형적으로 증가함을 확인할 수 있다.
도 35는 본 발명의 일 실시예에 따른 DP의 디매핑 과정을 나타낸 도면이다.
도 35의 상단에 도시된 바와 같이, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 연속된 신호 프레임들(35000, 35100)을 전송할 수 있다. 각 신호 프레임의 구성은 상술한 바와 동일하다.
상술한 바와 같이, 방송 신호 송신 장치에서 RB를 기본단위로 각 타입에 따른 DP들을 해당 신호 프레임에 매핑하여 전송하는 경우, 방송 신호 수신 장치는 상술한 DP 타입에 따른 RB 매핑과 관련된 시그널링 정보를 이용하여, 해당 DP를 획득할 수 있다.
상술한 바와 같이, DP 타입에 따른 RB 매핑과 관련된 시그널링 정보는 신호 프레임 내의 PLS(35010)를 통해 전송될 수도 있으며, 인밴드 시그널링(35020)을 통해 전송될 수도 있다. 도 35의 (a)는 PLS(35010)을 통해 전송되는 DP 타입에 따른 RB 매핑과 관련된 시그널링 정보를 나타내며, 도 35의 (b)는 인밴드 시그널링(35020)을 통해 전송되는 DP 타입에 따른 RB 매핑과 관련된 시그널링 정보를 나타낸다. 상술한 바와 같이 인밴드 시그널링(35020)은 해당 DP에 포함된 데이터와 같이 코딩, 모듈레이션, 타임인터리빙 등의 처리가 되므로 신호 프레임내의 데이터 심볼의 일부 영역에 포함되는 것으로 표시될 수 있다. 각 시그널링 정보에 대한 설명은 상술한 바와 동일하므로 생략한다.
도 35에 도시된 바와 같이 방송 신호 수신 장치는 PLS(35010)에 포함된 DP 타입에 따른 RB 매핑과 관련된 시그널링 정보를 획득하여 해당 신호 프레임(35000)에 매핑된 DP들을 디매핑하여 획득할 수 있다. 또한, 방송 신호 수신 장치는 인밴드 시그널링(35020)을 통해 전송되는 DP 타입에 따른 RB 매핑과 관련된 시그널링 정보를 획득하여 다음 신호 프레임(35100)에 포함된 DP들을 디매핑할 수 있다.
도 36은 본 발명의 또 다른 실시예에 따른 FEC 인코딩 모듈에서 PLS 데이터를 LDPC 인코딩하기 위해 적용될 수 있는 3가지 타입의 마더 코드(Mother Code)의 예시 구조를 나타낸 도면이다.
상술한 PLS 생성 모듈(4300)로부터 출력된 PLS-프리 데이터와 PLS-포스트 데이터는 각각 독립적으로 BB 스크램블러 모듈(4400)에 입력된다. 이하 설명에서는 PLS-프리 데이터와 PLS-포스트 데이터는 PLS 데이터로 통칭될 수 있다. BB 스크램블러 모듈(4400)은 입력된 PLS 데이터를 랜더마이즈하기 위해 초기화(initialization)할 수 있다. BB 스크램블러 모듈(4400)은 프레임에 배치되어 전송될 PLS 데이터를 프레임 별로 초기화할 수 있다.
BB 스크램블러 모듈(4400)은 프레임에 배치되어 전송될 PLS가 복수개의 프레임 정보를 포함하는 경우에는 전송되는 PLS 데이터에 대해 각 프레임 별로 초기화할 수 있다. 예로, 후술할 PLS 리피티션 방식의 프레임 구조를 갖는 경우를 들 수 있다. 본 발명의 실시예에 따른 PLS 리피티션은 현재 프레임에 현재 프레임에 관한 PLS 데이터와 다음 프레임에 관한 PLS 데이터가 함께 전송되는 프레임 배치 방식을 의미한다. PLS 리피티션 방식이 적용되는 경우, BB 스크램블러 모듈(4400)은 현재 프레임에 관한 PLS 데이터와 다음 프레임에 관한 PLS 데이터를 각각 독립적으로 초기화할 수 있다. PLS 리피티션 방식에 대한 구체적인 내용은 후술한다.
BB 스크램블러 모듈(4400)은 프레임 별로 초기화된 PLS-프리 데이터와 PLS-포스트 데이터를 랜더마이즈 할 수 있다.
랜더마이즈된 PLS-프리 데이터와 PLS-포스트 데이터는 코딩 앤 모듈레이션 모듈(5300)로 입력된다. 랜더마이즈된 PLS-프리 데이터와 랜더마이즈된 PLS-포스트 데이터는 코딩 앤 모듈레이션(5300)에 포함된 각 FEC 인코딩 모듈(5310)들로 각각 입력될 수 있다. 각각의 FEC 인코딩 모듈(5310)들은 입력된 PLS-프리 데이터와 PLS-포스트 데이터를 BCH 인코딩과 LDPC 인코딩 할 수 있다. 따라서, FEC 인코딩 모듈은 FEC 인코딩 모듈로 입력된 랜더마이즈된 PLS-프리 데이터와 랜더마이즈된 PLS-포스트 데이터를 각각 LDPC 인코딩할 수 있다..
FEC 인코딩 모듈(5310)로 입력된 랜더마이즈된 PLS 데이터는 BCH 인코딩에 의한 BCH 패리티가 추가된 후, BCH 인코딩된 데이터에 LDPC 인코딩이 수행될 수 있다. LDPC 인코딩은 BCH 패리티가 포함된 입력 데이터의 크기(이하, LDPC 인코딩 모듈로 입력되는 입력 데이터의 크기를 N_BCH로 호칭한다.)에 따라 서로 다른 정보 영역의 크기(이하, 정보 영역의 크기는 K_ldpc로 호칭한다.)를 갖는 마더 코드 타입들 중 하나를 기반으로 LDPC 인코딩될 수 있다. FEC 인코딩 모듈(5310)은 LDPC 마더 코드의 정보 영역의 데이터 중 K_ldpc와 N_BCH 차의 크기(36010)만큼의 데이터를 0 또는 1로 쇼트닝하고, 패리티 영역에 포함된 데이터 중 일부 데이터를 펑쳐링하여 쇼튼드/펑쳐드(shortend/puncturd) LDPC 코드를 출력할 수 있다. LDPC 인코더 모듈은 입력되는 PLS 데이터 또는 BCH 인코딩된 PLS 데이터를 쇼튼드/펑쳐드(shortend/puncturd) LDPC 코드 기반으로 LDPC 인코딩하여 출력할 수 있다.
여기서 BCH 인코딩은 설계자의 의도에 따라 생략될 수 있다. BCH 인코딩이 생략되는 경우, FEC 인코딩 모듈(5310)은 FEC 인코딩 모듈(5310)로 입력되는 PLS 데이터에 대해 인코딩을 수행하여 LDPC 마더 코드를 생성할 수 있다. FEC 인코딩 모듈은 생성된 LDPC 마더 코드의 정보 영역의 데이터 중 K_ldpc와 PLS 데이터의 크기의 차(36010)만큼의 데이터를 0 또는 1로 쇼트닝하고, 패리티 영역에 포함된 데이터 중 일부 데이터를 펑쳐링하여 쇼튼드/펑쳐드(shortend/puncturd) LDPC 코드를 출력할 수 있다. FEC 인코더 모듈은 입력되는 PLS 데이터를 쇼튼드/펑쳐드(shortend/puncturd) LDPC 코드 기반으로 LDPC 인코딩하여 출력할 수 있다.
(a)는 마더 코드 타입1의 예시 구조이다. 여기서 마더 코드 타입1의 코드레이트는 1/6이다. (b)는 마더 코드 타입2의 예시 구조이다. 여기서 마더 코드 타입2의 코드레이트는 1/4이다. (c)는 마더 코드 타입3의 예시 구조이다. 여기서 마더 코드 타입3의 코드레이트는 1/3이다.
각 마더 코드의 코드 레이트는 설계자의 의도에 따라 달라질 수 있다. 예를 들어, 마더 코드 타입3은 코드레이트 3/10이 될 수 있다.
도면에 도시된 바와 같이, 각각의 마더 코드는 정보 영역(information portion)과 패리티 영역(parity portion)을 포함할 수 있다. 본 발명의 실시예에서는 마더 코드의 정보 영역(3600)에 해당하는 데이터의 크기를 K_ldpc로 정의할 수 있다. 마더 코드 타입1, 마더 코드 타입2, 마더 코드 타입3의 K_ldpc는 각각 k_ldpc1, k_ldpc2, k_ldpc3로 지칭될 수 있다.
이하, (a) 도면에 도심된 마더 코드 타입1을 기반으로 FEC 인코딩 모듈에서 수행되는 LDPC 인코딩 과정을 설명한다. 이하 명세서에서 설명하는 인코딩은 LDPC 인코딩을 의미할 수 있다.
BCH 인코딩이 적용되는 경우, 마더 코드의 정보 영역은 FEC 인코딩 모듈의 LDPC 인코딩 모듈로 입력되는 BCH 패리티 비트를 포함하는 BCH 인코딩된 PLS 데이터를 포함할 수 있다.
BCH 인코딩이 적용되지 않는 경우, 마더 코드의 정보 영역은 FEC 인코딩 모듈의 LDPC 인코딩모듈로 입력되는 PLS 데이터를 포함할 수 있다.
FEC 인코딩 모듈에 입력되는 PLS 데이터의 크기는 전송하려는 부가 정보(management information)의 크기와 전송 파라미터의 데이터의 크기에 따라서 달라질 수 있다. FEC 인코딩 모듈은 BCH 인코딩된 PLS 데이터에 0 비트(bit)들을 삽입할 수 있다. BCH 인코딩이 수행되지 않는 경우, FEC 인코딩 모듈은 PLS 데이터에 0 비트들을 삽입할 수 있다.
본 발명은 또 다른 실시예에 따라 상술한 LDPC 인코딩을 위해 사용되는 3가지 타입의 전용 마더 코드(dedicated mother code)를 제공할 수 있다. FEC 인코딩 모듈은 PLS 데이터의 크기에 따른 마더 코드를 선택할 수 있는데, FEC 인코딩 모듈이 PLS 데이터의 크기에 따라 선택한 마더 코드를 전용 마더 코드라고 호칭할 수 있다. FEC 인코딩 모듈은 선택된 전용 마더 코드에 기반하여 LDPC 인코딩을 수행할 수 있다.
본 발명의 실시예에서는 마더 코드 타입1의 K_ldpc1의 크기(36000)는 마더 코드 타입2의 K_ldpc2의 크기의 1/2, 마더 코드 타입3의 K_ldpc3의 크기의 1/4로 가정할 수 있다. 설계자의 의도에 따라 각 마더 코드 타입 간의 K_ldpc 크기 관계는 변경될 수 있다. 설계자는 K_ldpc의 크기가 작은 마더 코드일수록 코드 레이트(code rate)는 낮은 값을 갖도록 설계할 수 있다. 다양한 크기를 갖는 PLS 데이터들의 일정 수준의 신호 보호(signaling protection level)가 가능하도록 하기 위해서는 PLS 데이터의 크기가 작을수록 쇼트닝과 펑쳐링 후의 유효 코드 레이트(effective code rate)를 낮춰야 한다. 유효 코드 레이트를 낮추기 위해 K_ldpc의 크기가 작은 마더 코드의 패리티 비율을 증가시킬 수 있다.
PLS 데이터의 크기가 커서 FEC 인코딩 모듈에서 복수의 마더 코드 타입 중 하나를 기반으로 인코딩 수행이 불가능한 경우, 복수의 PLS 데이터로 나누어 인코딩이 수행될 수 있다. 여기서, 복수로 나누어진 PLS 데이터 각각은 프래그멘티드 PLS 데이터(fragmented PLS data)로 호칭될 수 있다. 상술한 FEC 인코딩 모듈에서 PLS 데이터를 인코딩하는 과정은 PLS 데이터의 크기가 커서 FEC 인코딩 모듈에서 복수의 마더 코드 타입 중 하나를 기반으로 인코딩 수행이 불가능한 경우, 프래그멘티드 PLS 데이터 각각을 인코딩하는 과정으로 대체될 수 있다.
FEC 인코딩 모듈에서 마더 코드 타입1을 인코딩을 수행하는 경우, 매우 낮은 SNR(Signal to Noise Ratio) 환경에서의 신호 보호 수준을 보장하기 위해, 페이로드 스플리팅(payload splitting) 방식이 수행될 수 있다. 마더 코드 타입1의 패리티의 길이는 페이로드 스플리팅 방식을 수행하기 위한 영역(36020)의 추가로 증가될 수 있다. 구체적인 마더 코드 선택 방법과 페이로드 스플리팅 방식은 후술한다.
FEC 인코딩 모듈에서 다양한 크기를 갖는 PLS 데이터를 K_ldpc의 크기가 큰 하나의 마더 코드 타입을 기반으로 인코딩하는 경우, 코딩 게인이 급격히 감소할 수 있다. 예를 들면, 상술한 FEC 인코딩 모듈이 쇼트닝 데이터 영역(예를 들어, K_ldpc - N_BCH)을 결정하는 방법에 의해 쇼트닝하는 경우, K_ldpc가 일정하기 때문에 작은 크기의 PLS 데이터를 쇼트닝할 때는 큰 크기의 PLS 데이터를 쇼트닝할 때보다 상대적으로 쇼트닝을 더 많이 하게 된다.
상술한 문제점을 해결하기 위해, 본 발명의 실시예에 따른 FEC 인코딩 모듈은 복수의 마더 코드 타입 중에서 최적의 코딩 게인을 얻을 수 있는 마더 코드 타입을 PLS 데이터의 크기에 따라 다르게 적용할 수 있다.
본 발명의 실시예에 따른 FEC 인코딩 모듈은 최적의 코딩 게인을 획득하기 위해 FEC 인코딩 모듈이 쇼트닝할 수 있는 영역의 크기를 제한할 수 있다. FEC 인코딩 모듈이 각 마더 코드의 K_ldpc(36000) 중 일정 비율까지만 쇼트닝할 수 있도록 쇼트닝 영역의 크기(36010)를 제한함으로써 각 PLS 데이터의 전용 마더 코드(dedicated code)의 코딩 게인이 유지될 수 있다. 본 실시예는 쇼트닝이 K_ldpc 크기의 최대 50%까지 수행될 수 있는 예를 예시한다. 따라서 상술한 FEC 인코딩 모듈이 쇼트닝 데이터 영역을 K_ldpc와 N_BCH의 차로 결정이 된 경우, 만약 K_ldpc와 N_BCH의 차가 K_ldpc의 1/2보다 크다면 FEC 인코딩 모듈은 FEC 인코딩 모듈이 쇼트닝 할 수 있는 데이터 영역의 크기는 K_ldpc-N_BCH가 아니라 K_ldpc*1/2로 결정할 수 있다.
도면 (b)와 (c)에 도시된 마더 코드 타입2와 마더 코드 타입3을 기반으로 FEC 인코딩 모듈에서 수행되는 LDPC 인코딩 과정은 상술한 도면(a)에 도시된 마더 코드 타입1을 기반으로 FEC 인코딩 모듈에서 수행되는 LDPC 인코딩 과정과 동일하게 수행될 수 있다.
FEC 인코딩 모듈은 다양한 크기의 PLS 데이터를 하나의 마더 코드를 기반으로 인코딩하여 최적의 코딩 게인을 획득하는 방법으로, 익스텐디드 LDPC 코드(extended LDPC code)를 기반으로 인코딩하는 방법이 수행될 수 있다.
그러나 익스텐디드 LDPC 코드를 기반으로 인코딩을 수행하는 경우 획득할 수 있는 코딩 게인은 상술한 PLS 데이터 크기 별로 최적화된 전용 마더 코드를 기반으로 인코딩한 경우의 코딩 게인과 비교하여 약 0.5dB 정도 낮다. 따라서 본 발명의 실시예에 따른 FEC 인코딩 모듈이 PLS 데이터를 PLS 데이터의 크기에 따라 마더 코드 타입 구조를 선택하여 인코딩하는 것이 보다 중복(redundancy)데이터가 감소되는 효과가 있으며, 동일한 수신 성능을 보장하는 PLS 신호 보호 설계에 유리할 수 있다.
도 37은 본 발명의 또 다른 실시예에 따른 LDPC 인코딩을 위해 사용되는 마더 코드 타입의 선택 및 쇼트닝(shortening) 양을 결정하는 과정을 나타내는 플로우 차트이다.
이하, FEC 인코딩 모듈이 LDPC 인코딩 대상이 될 PLS 데이터의 크기(Payload Size)에 따른 마더 코드 타입의 선택 및 쇼트닝 양을 결정하는 과정을 설명한다. 이하, 설명의 내용은 FEC 인코딩 모듈에서 수행되는 것을 전제한다.
LDPC 인코딩 방식이 노멀 방식(normal mode)인지 페이로드 스플리팅 방식(payload splitting mode)인지 확인한다.(S37000) 만일, 페이로드 스플리팅 방식인 경우, PLS 데이터의 크기와 관계없이 마더 코드1이 선택될 수 있고 마더 코드 타입1의 K_ldpc의 크기(k_ldpc1)를 기반으로 쇼트닝 양(size)가 결정된다.(S37060) 페이로드 스플리팅 방식의 구체적인 내용은 후술한다.
노멀 방식인 경우, FEC 인코딩 모듈은 PLS 데이터의 크기에 따라 마더 코드 타입을 선택하는 과정을 진행한다. 이하 노멀 방식인 경우, FEC 인코딩 모듈이 마더 코드 타입을 선택하는 과정을 설명한다.
num_ldpc는 상술한 하나의 PLS 데이터에 포함될 수 있는 프래그멘티드 PLS 데이터의 개수를 의미한다. isize_ldpc는 FEC 인코딩 모듈에 입력되는 프레그멘티드 PLS 데이터의 크기를 의미한다. num_ldpc3은 인코딩되기 위해 입력된 PLS 데이터의 크기(payload size)를 k_ldpc3으로 나눈 값의 올림값으로 결정될 수 있다. isize_ldpc3의 값은 PLS 데이터의 크기(payload size)를 결정된 num_ldpc3으로 나눈 값의 올림값으로 결정될 수 있다.(S37010) isize_ldpc3의 값이 k_ldpc2를 초과하고 k_ldpc3 이하의 범위에 해당하는지 판단한다.(S37020) isize_ldpc3의 값이 k_ldpc2를 초과하고 k_ldpc3 이하의 범위에 해당되면, 마더 코드 타입은 마더 코드 타입3으로 결정된다. 이 때, 쇼트닝양은 k_ldpc3과 isize_ldpc3의 차이값에 기반하여 결정될 수 있다.(S37021)
isize_ldpc3의 값이 k_ldpc2를 초과하고 k_ldpc3 이하의 범위에 해당되지 않으면, PLS 데이터의 크기(도면에서 payload size로 표기)를 k_ldpc2으로 나눈 값의 올림값을 num_ldpc2로 결정한다. isize_ldpc2의 값은 PLS 데이터의 크기(payload size)를 결정된 num_ldpc2으로 나눈 값의 올림값으로 결정할 수 있다.(S37030) isize_ldpc2의 값이 k_ldpc1를 초과하고 k_ldpc2 이하의 범위에 해당하는지 판단한다.(S37040) isize_ldpc2의 값이 k_ldpc1를 초과하고 k_ldpc2 이하의 범위에 해당되면, 마더 코드 타입은 마더 코드 타입2로 결정된다. 이 때, 쇼트닝양은 k_ldpc2와 isize_ldpc2의 차이값에 기반하여 결정될 수 있다.(S37041)
isize_ldpc2의 값이 k_ldpc1를 초과하고 k_ldpc2 이하의 범위에 해당되지 않으면, PLS 데이터의 크기(payload size)를 k_ldpc1으로 나눈 값의 올림값을 num_ldpc1로 결정한다. isize_ldpc1의 값은 PLS 데이터의 크기(payload size)를 결정된 num_ldpc1으로 나눈 값의 올림값으로 결정될 수 있다.(S37050) 이 때, 마더 코드의 타입은 마더 코드 타입1로 결정되며, 쇼트닝양은 k_ldpc1와 isize_ldpc1의 차이값에 기반하여 결정될 수 있다.(S37060)
상술한 내용에 따른 num_ldpc 및 isize_ldpc는 PLS 데이터의 크기에 따라 다른 값을 가질 수 있다. 그러나 마더 코드 타입에 따른 k_ldpc1, k_ldpc2, k_ldpc3은 PLS 데이터의 크기의 영향을 받지 않고 일정한 값을 갖는다.
도 38은 본 발명의 또 다른 실시예에 따른 어댑테이션 패리티(Adaptation Parity) 인코딩 과정을 나타내는 도면이다.
(a)는 LDPC 인코딩을 위해 FEC 인코딩 모듈로 입력되는 PLS 데이터의 예를 도시한 도면이다.
(b)는 LDPC 인코딩 후 쇼트닝과 펑쳐링이 수행되기 전의 LDPC 코드 구조의 예를 도시한 도면이다.
(c)는 FEC 인코딩 모듈에서 출력되는 LDPC 인코딩 후 쇼트닝과 펑쳐링(38010)이 수행된 LDPC 코드(이하, 쇼튼드/펑쳐드 LDPC 코드라고 호칭한다.) 구조의 예를 도시한 도면이다
(d)는 본 발명의 또 다른 실시예에 따른 FEC 인코딩 모듈이 LDPC 인코딩 후 쇼트닝과 펑쳐링이 수행된 LDPC 코드에 어댑테이션 패리티(38011)를 추가하여 출력하는 코드 구조의 예를 도시한 도면이다. 여기서 FEC 인코딩 모듈이 쇼튼드/펑쳐드 LDPC 코드에 어댑테이션 패리티(38011)를 추가한 코드를 출력하는 방식을 어댑테이션 패리티 방식이라고 한다.
FEC 인코딩 모듈은 신호 보호 수준을 유지하기 위해서 PLS 데이터를 LDPC 인코딩한 후에 쇼트닝하고, 패리티 비트(parity bits)의 일부를 펑쳐링(38010)하여 쇼튼드/펑쳐드 LDPC 코드를 출력할 수 있다. 수신환경이 열악한 경우, 방송 시스템이 일정하게 지원하는 강건성(robustness), 즉, 일정한 타겟 TOV(target Threshold Of Visibility)보다 신호 보호 수준을 강화할 필요성이 있다. 본 발명의 실시예에서는, 신호 보호 수준을 강화하기 위해 쇼튼드/펑쳐드 LDPC 코드에 적응 패리티 비트(adaptation parity bits)(38011)를 추가하여 LDPC 코드를 출력할 수 있다. 적응 패리티 비트는 LDPC 인코딩 후, 펑쳐링된 패리티 비트(38010) 중 일부 패리티 비트(38011)로 결정될 수 있다.
본 도면 (c)는 기본 타겟 TOV는 유효 코드 레이트가 1/3 수준인 경우를 도시한 도면이다. 본 발명의 실시에 따른 FEC 인코딩 모듈이 적응 패리티 비트(adaptation parity bits)(38011)를 추가하면 실제 펑쳐링되는 패리티 비트가 감소하는 효과를 획득할 수 있다. FEC 인코딩 모듈은 적응 패리티 비트를 추가하는 방식을 통해, 본 도면 (d)에 도시된 바와 같이 유효 코드 레이트를 1/4 수준으로 조절할 수 있다. 본 발명의 실시예에 따른 LDPC 인코딩에 적용되는 마더 코드는 적응 패리티 비트(38011)를 획득하기 위해 일정량의 패리티 비트를 추가로 포함할 수 있다. 따라서 어댑테이션 패리티 인코딩에 적용되는 마더 코드의 코드 레이트는 본래 마더 코드의 코드 레이트보다 낮게 설계될 수 있다.
FEC 인코딩 모듈은 펑쳐링되는 패리티 비트 양을 임의로 감소시켜 LDPC 코드에 포함된 추가 패리티(38011)를 출력할 수 있다. 출력된 LDPC 코드에 포함된 추가 패리티(38011)를 시간적으로 앞선 프레임(frame)에 포함시켜 전송단을 통해 전송함으로써 다이버시티 게인(diversity gain)을 획득할 수 있다. 본 도면에서 마더 코드 내의 정보 영역의 마지막이 쇼트닝되고 마더 코드 내의 패리티 영역의 마지막이 펑쳐링되는 것으로 도시한 것은 하나의 실시예에 불과하며, 설계자의 의도에 따라 마더 코드 내의 쇼트닝과 펑쳐링 영역은 변경될 수 있다.
도 39는 본 발명의 또 다른 실시예에 따른 FEC 인코딩 모듈로 입력되는 PLS 데이터를 LDPC 인코딩하기 전, 입력되는 PLS 데이터를 분할하는 페이로드 스플리팅(Payload Splitting) 방식을 나타내는 도면이다. 이하, 설명에서 FEC 인코딩 모듈로 입력되는 PLS 데이터는 페이로드로 호칭될 수 있다.
(a)는 LDPC 인코딩을 위해 FEC 인코딩 모듈로 입력되는 PLS 데이터의 예를 도시한 도면이다.
(b)는 페이로드 스플리팅이 수행된 페이로드 각각을 LDPC 인코딩한 LDPC 코드 구조의 예를 도시한 도면이다. (b)가 도시하고 있는 LDPC 코드의 구조는 쇼트닝/펑쳐링이 수행되기 전의 구조이다.
(c)는 본 발명의 또 다른 실시예에 따른 FEC 인코딩 모듈이 출력하는 쇼튼드/펑쳐트 LDPC 구조의 예를 도시한 도면이다. 이 도면의 쇼튼드/펑쳐트 LDPC 구조는 FEC 인코딩 모듈에서 스플리팅 방식이 적용된 경우 출력되는 쇼튼드/펑쳐드 LDPC 코드 구조의 예시 도면이다.
페이로드 스플리팅은 시그널링에 대한 일정한 타겟 TOV보다 강화된 강건성을 획득하기 위해 FEC 인코딩 모듈에서 수행된다.
(b)에 도시된 바와 같이, 페이로드 스플리팅 방식은 FEC 인코딩 모듈에서 LDPC 인코딩 전 PLS 데이터를 분할하고, 분할된 각각의 PLS 데이터를 LDPC 인코딩하는 방식이다.
(c)에 도시된 바와 같이, 페이로드 스플리팅 방식은 FEC 인코딩 모듈이 제공하는 마더 코드 타입 중에서 코드 레이트가 가장 낮은 마더 코드 타입(본 실시예에서는 마더 코드 타입1)로만 입력 PLS 데이터들을 인코딩하고 쇼트닝/펑쳐링할 수 있다.
앞선 설명에서 FEC 인코딩 모듈에서 PLS 데이터의 크기를 기반으로 3가지 마더 코드 타입 중 어느 하나의 마더 코드 타입을 선택하고, 선택된 마더 코드 타입을 기반으로 PLS 데이터를 LDPC 인코딩하여 신호 보호 수준을 조절하는 방법을 상술하였다. 그러나 FEC 인코딩 모듈이 제공하는 마더 코드 타입 중에서 가장 높은 코드 레이트를 갖는 마더 코드 타입(본 실시예에서는 마더 코드 타입3)을 선택한 경우, 신호 보호 수준이 제한될 수 있다. 이러한 경우, FEC 인코딩 모듈은 PLS 데이터에 페이로드 스플리팅 방식을 적용하여 모든 PLS 데이터를 코드 레이트가 FEC 인코딩 모듈이 제공하는 마더 코드 타입 중에서 가장 낮은 마더 코드로만 LDPC 인코딩하여 신호 보호 수준을 낮게 조절할 수 있다. 페이로드 스플리팅 인코딩 방식을 사용하는 경우, FEC 인코딩 모듈은 펑쳐링하는 데이터의 크기를 쇼트닝 후 강화된 타겟 TOV에 따라서 조절할 수 있다.
앞서 상술한 본 발명의 실시예에 따른 FEC 인코딩 모듈이 LDPC 인코딩할 때, 페이로드 스플리팅 방식을 적용하지 않은 경우, 쇼튼드/펑쳐드 LDPC 코드의 유효 코드레이트는 1/3 수준이었다. 그러나 (c)에 도시된, FEC 인코딩 모듈에서 페이로드 스플리팅 방식이 적용되어 출력된 LDPC 코드의 유효 코드 레이트는 11/60 수준이다. 따라서 페이로드 스플리팅 방식이 적용되어 출력된 LDPC 코드의 유효 코드 레이트가 감소하는 효과를 획득할 수 있다.
본 도면 (b)에서 LDPC 코드 내의 정보 영역의 마지막이 쇼트닝되고 LDPC 코드 내의 패리티 영역의 마지막이 펑쳐링되는 것으로 나타낸 것은 하나의 실시예로써, 설계자의 의도에 따라 LDPC 코드 내의 쇼트닝/펑쳐링 영역이 변경될 수 있다.
도 40은 본 발명의 또 다른 실시예에 따른 프레임 스트럭쳐 모듈(1200)에서 PLS 리피티션(repetition)이 수행되어 프레임이 출력되는 과정을 나타낸 도면이다.
본 발명의 또 다른 실시예에 다른 프레임 스트럭쳐 모듈에서 수행되는 PLS 리피티션 방식은 하나의 프레임에 2이상의 프레임의 정보를 포함하는 2이상의 PLS 데이터가 포함되는 프레임 스트럭쳐 방식이다.
이하, 본 발명의 일실시예에 따른 PLS 리피티션을 설명한다.
(a)는 FEC 인코딩 모듈에서 인코딩된 복수의 PLS 데이터의 구조의 예를 도시한 도면이다
(b)는 프레임 스트럭쳐 모듈에서 복수의 인코딩된 PLS 데이터가 PLS 리피티션 방식에 의해 하나의 프레임에 포함되는 프레임 구조의 예를 도시한 도면이다.
본 도면 (c)는 현재 프레임이 현재 프레임의 PLS 데이터와 다음 프레임의 PLS 데이터를 포함하는 구조의 예를 도시한 도면이다.
각 프레임에 대해 더 자세히 설명하면, n번째 프레임(현재 프레임)이 n번째 프레임의 PLS 데이터(PLS n)와 n+1번째 프레임(다음 프레임)의 PLS 데이터(40000)를 포함하는 구조의 예와 n+1번째 프레임(현재 frame)이 n+1번째 프레임의 PLS 데이터(PLS n+1)와 n+2번째 프레임(다음 프레임)의 PLS 데이터를 포함하는 구조의 예를 도시한 도면이다. 이하 각 도면에 대해서 상술한다.
(a)는 n번째 프레임을 위한 PLS n 과 n+1번째 프레임을 위한 PLS n+1, 그리고 n+2번째 프레임을 위한 PLS n+2가 인코딩된 구조를 나타낸 것이다. 본 발명의 또다른 실시예에 따른 FEC 인코딩 모듈은 스태틱 PLS 시그널링 데이터와 다이나믹 PLS 시그널링 데이터를 함께 인코딩하여 LDPC 코드로 출력할 수 있다. n 번째 프레임의 피지컬 시그널링 데이터를 포함하는 PLS n은 스태틱 PLS 시그널링 데이터(stat으로 표시), 다이나믹 PLS 시그널링 데이터(dyn으로 표시), 패리티 데이터(parity로 표시)를 포함할 수 있다. 마찬가지로, n+1번째, n+2번째 프레임의 피지컬 시그널링 데이터를 포함하는 PLS n+1, PLS n+2도 각각 스태틱 PLS 시그널링 데이터 (stat으로 표시), 다이나믹 PLS 시그널링 데이터(dyn으로 표시), 패리티 데이터(parity로 표시)을 포함할 수 있다. 도면에서 I는 스태틱 PLS 시그널링 데이터와 다이나믹 PLS 시그널링 데이터를 포함하고, P는 패리티 데이터를 포함한다.
(b)는 (a) 에서 예시한 데이터들을 프레임에 배치하기 위해 분할하는 PLS 포매팅(formatting)의 예를 예시한 도면이다.
송신기에 의해 전송되는 PLS 데이터가 프레임마다 변하는지 여부에 따라 구분하여 프레임마다 변하지 않는 중복되는 PLS데이터를 제외하고 전송하면 수신기에서는 PLS 디코딩(decoding) 성능을 높일 수 있다. 따라서, 본 발명의 실시예에 따른 프레임 스트럭쳐 모듈은 PLS 리피티션 방식으로 PLS n과 PLS n+1을 n번째 프레임에 매핑하는 경우, PLS n의 스태틱 PLS 시그널링 데이터와 중복되는 PLS n+1의 스태틱 PLS 시그널링 데이터는 제외하고 PLS n+1의 다이나믹 PLS 시그널링 데이터와 PLS n+1의 패리티 데이터를 포함하도록 PLS n+1을 분할할 수 있다. 이렇게 프레임 스트럭쳐 모듈이 다음 프레임의 PLS 데이터를 현재 프레임에 전송하기 위해 분할하는 방식을 PLS 포매팅(formatting)이라고 호칭할 수 있다.
여기서, 프레임 스트럭쳐 모듈이 n번째 프레임에 매핑하기 위한 PLS n+1을 분할할 때, PLS n+1의 패리티 데이터는 (a)에 도시된 패리티 데이터(P로 표시) 중에서 일부로 결정될 수 있으며, 양이 scalable하게 변할 수 있다. 프레임 스트럭쳐 모듈에서 PLS 포매팅을 수행하여 결정한 현재 프레임에 전송되는 다음 프레임의 PLS 데이터의 패리티 비트를 스케일러블 패리티(scalable parity)라고 할 수 있다.
(c) 는 (b)에서 분할한 데이터를 n번째 프레임과 n+1 번째 프레임에 배치하는 예를 나타낸다.
각 프레임은 프리엠블과 PLS-pre, PLS, 서비스 데이터(Data n으로 표시)를 포함할 수 있다. 이하에서는 (c)에 도시된 각 프레임의 상세한 구조를 설명한다. (c)에 도시된 n번째 프레임은 프리엠블, PLS-프리, 인코딩된 PLS n과 인코딩된 PLS n+1의 일부(40000), 서비스 데이터(Data n으로 표시)를 포함할 수 있다. 마찬가지로, n+1번째 프레임은 프리엠블, PLS-프리, 인코딩된 PLS n+1(40010)과 인코딩된 PLS n+2의 일부, 서비스 데이터(Data n+1로 표시)를 포함할 수 있다. 이하, 본 발명의 일실시예에서 설명하는 프리엠블은 PLS-pre를 포함할 수 있다.
(c)에 도시된 n번째 프레임과 n+1번째 프레임이 각각 포함하는 PLS n+1은 차이가 있다. n번째 프레임에 포함되는 PLS n+1(40000)은 PLS 포매팅 방식에 의해 분할되어 스태틱 PLS 시그널링 데이터를 포함하지 않지만, PLS n+1(40010)은 스태틱 PLS 시그널링 데이터를 포함한다.
프레임 스트럭쳐 모듈은 스케일러블 패리티를 결정할 때, 수신기가 n+1번째 프레임을 수신하기 전에 n번째 프레임에 포함된 PLS n+1을 디코딩할 수 있을 정도의 n번째 프레임에 포함된 PLS n+1(40000)의 강건성 유지와 n번째 프레임에 포함된 PLS n+1(40000)과 n+1번째 프레임에 포함된 PLS n+1(40010)을 n+1번째 프레임에서 디코딩할 때 획득될 수 있는 다이버시티 게인을 고려할 수 있다.
n번째 프레임에 포함되는 PLS n+1(40000)의 패리티 비트가 증가하면, n+1 프레임을 수신하기 전에 n번째 프레임에 포함된 PLS n+1(40000)을 디코딩한 데이터를 기반으로 n+1 프레임에 포함된 데이터(Data n+1)를 빠르게 디코딩할 수 있는 장점이 있다. 반면, PLS n+1(40000)에 포함되는 스케일러블 패리티가 증가하여 데이터 전송이 비효율적일 수 있다. 또한 n+1 프레임에 포함되는 PLS n+1(40010)의 디코딩을 위한 다이버시티 게인을 얻기 위해 n 프레임으로 전송되는 PLS n+1(40000)의 스케일러블 패리티를 적게 전송하면 n 프레임에 포함되는 PLS n+1(40000)을 n+1 프레임이 수신되기 전에 미리 디코딩하여 n+1번째 프레임에 포함된 서비스 데이터(Dana n+1)을 빠르게 디코딩하는 효과가 감소할 수 있다.
수신기에서 향상된 다이버시티 게인을 획득하기 위한 관점에서, 본발명의 일실시예에 따른 프레임 스트럭쳐 모듈은 PLS 포매팅 수행 과정에서 n번째 프레임에 포함된 PLS n+1(40000)의 패리티와 n+1 프레임에 포함된 PLS n+1(40010)의 패리티가 가능한 서로 다른 패리티 구성을 가질 수 있도록 결정할 수 있다.
예를 들어, PLS n+1 의 패리티(P)가 5개의 비트(bit)로 구성되는 경우, 프레임 스트럭쳐 모듈은 n번째 프레임이 포함할 수 있는 PLS n+1의 스케일러블 패리티는 두번째, 네번째 비트로 결정하고 n+1번째 프레임이 포함할 수 있는 PLS n+1의 스케일러블 패리티는 첫번째, 세번째, 다섯번째 비트로 결정할 수 있다. 이렇게 프레임 스트럭쳐 모듈이 스케일러블 패리티가 중복되지 않는 서로 다른 패리티가 되도록 결정하면 다이버시티 게인뿐만 아니라 코딩 게인까지 획득할 수 있다. 상술한 본발명의 또다른 실시예에 따른 프레임 스트럭쳐 모듈이 수행할 수 있는 PLS 포매팅하는 경우, 수신단에서의 다이버시티 게인은 LDPC 디코딩 전에, 반복 전송된 정보들을 소프트 컴바이닝(soft combining)하여 극대화될 수 있다.
도면의 프레임 구조를 도시한 예는 본 발명의 실시예 중 하나이며, 설계자의 의도에 따라 변형할 수 있다. n번째 프레임에서 PLS n과 PLS n+1(40000)의 순서는 하나의 예이며, 설계자의 의도에 따라 PLS n+1(40000)이 PLS n보다 선행하여 위치할 수 있다. 이는 n+1번째 프레임에서도 마찬가지로 적용될 수 있다.
도 41은 본 발명의 또 다른 실시예에 따른 신호 프레임 스트럭쳐를 나타낸 도면이다.
(a)도면에 도시된 각 신호 프레임(41010, 41020)은 프리앰블(P), 헤드 및 테일 엣지 심볼들(Head/Tail Edge symbols, EH, ET), 적어도 하나 이상의 PLS 심볼들(PLS) 및 복수개의 데이터 심볼들(도면에 각각 DATA Frame N, DATA Frame N +1로 표기)을 포함할 수 있다. 이는 설계자의 의도에 따라 변경 가능하다. (a), (b)도면에 도시된 각 신호 프레임에 표기된 T_Sync는 수신기가 프리엠블로부터 획득한 정보를 기반으로 PLS 디코딩이 가능한 안정화된 동기화를 획득하기까지 필요한 시간이다. 이하, 설명하는 실시예에서는 T_Sync 시간을 확보하기 위한 방안으로 프레임 스트럭쳐 모듈이 PLS 오프셋 영역을 할당하는 방법을 개시한다.
프리앰블은 신호 프레임의 가장 앞에 위치하며, 방송 시스템과 각 신호 프레임의 타입을 식별하기 위한 기본 전송 파라미터 및 동기화를 위한 정보 및 프레임에 포함된 신호의 변조, 코딩에 관한 정보 등을 전송할 수 있다. 기본 전송 파라미터에는 FFT 크기, 가드 인터벌 정보, 파일럿 패턴 정보 등이 포함될 수 있다. 동기화를 위한 정보에는 캐리어와 위상, 심볼 타이밍, 프레임에 관한 정보가 포함될 수 있다. 따라서 본 발명의 또다른 실시예에 따른 방송 신호 수신 장치는 신호 프레임의 프리앰블을 가장 먼저 디텍팅하여, 해당 방송 시스템 및 프레임 타입을 식별하고, 수신기의 타입에 대응하는 방송 신호를 선택적으로 수신하여 디코딩을 할 수 있다.
또한 수신기는 디텍팅 및 디코딩된 프리엠블의 정보를 통해 시스템 정보를 획득하고, 동기화 과정을 추가로 수행하여 PLS 디코딩을 위한 정보를 획득할 수 있다. 수신기가 프리앰블의 디코딩을 통해 획득된 정보를 기반으로 PLS 디코딩을 할 수 있다.
상술한 프리앰블의 기능의 수행을 위해 프리앰블은 서비스 데이터보다 수 dB 이상 강건하게 전송될 수 있다. 또한 프리앰블의 디텍팅 및 디코딩은 동기화 과정 수행에 선행되어야 한다.
(a)도면은 PLS 심볼이 프리엠블 심볼 또는 엣지 심볼(EH)에 뒤이어 매핑된 신호 프레임의 구조를나타낸다. 수신기에서 T_Sync만큼 시간이 흐른 후에 동기화가 완료되기 때문에 수신기가 PLS 심볼을 수신하여도 디코딩할 수 없다. 이 경우, 수신기가 수신한 PLS 데이터를 디코딩하기까지 적어도 하나 이상의 신호 프레임이 수신되는 시간이 지연될 수 있다. 신호 프레임의 PLS 심볼이 수신되기 전까지 동기화가 완료되지 않는 경우를 대비해 버퍼를 사용할 수도 있으나, 다수의 버퍼가 필요하다는 단점이 있다.
(b)도면에 도시된 각 신호 프레임(41030, 41040) 또한 (a) 도면에 도시된 각 신호 프레임이 포함하는 심볼들(P, EH, ET, PLS, DATA Frame N)을 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 프레임 스트럭쳐 모듈은 빠른 서비스 획득 및 데이터 디코딩을 위해서 각 신호 프레임(41030, 41040)에 헤드 엣지 심볼(EH)과 적어도 하나 이상의 PLS 심볼들(PLS) 사이에 PLS 오프셋 영역(41031, 41042)을 설정할 수 있다. 프레임 스트럭쳐 모듈에서 신호 프레임에 PLS 오프셋 영역(41031, 41042)이 설정된 경우, 프리앰블은 PLS 오프셋 정보(PLS_offset)을 포함할 수 있다. 본 발명의 실시예 따른 PLS_offset의 값은 PLS 오프셋 영역을 설정하는데 사용된 OFDM 심볼들의 길이로 정의할 수 있다.
신호 프레임에 설정된 PLS 오프셋 영역으로 인해, 수신기는 프리앰블의 디텍팅 및 디코딩이 수행되는 시간인 T_Sync를 확보할 수 있다.
이하, PLS_offset의 값을 결정하는 예를 설명한다.
신호 프레임 내의 하나의 OFDM 심볼의 길이를 T_Symbol이라고 정의한다. 신호 프레임이 엣지 심볼(EH)을 포함하지 않는 경우, PLS 오프셋을 포함하는 OFDM 심볼들의 길이(PLS_offset의 값)는 T_Sync/T_Symbol의 천장값(또는 올림값)보다 같거나 큰 값으로 결정될 수 있다.
신호 프레임이 엣지 심볼(EH)을 포함하는 경우, PLS_offset을 포함하는 OFDM 심볼들의 길이는 (T_Sync/T_Symbol의 천장값(또는 올림값))-1 보다 같거나 큰 값으로 결정될 수 있다.
따라서 수신기는 프리엠블을 디텍팅 및 디코딩하여 획득한 PLS_offset의 값을 포함하는 데이터를 기반으로 수신한 신호 프레임의 구조를 알 수 있다. PLS_offset의 값이 0인 경우, 본 발명의 실시예에 따른 신호 프레임의 구조는 프리엠블 심볼에 뒤이어 연속적으로 PLS 심볼이 매핑된 구조임을 알 수 있다. 또는 PLS_offset의 값이 0이고 신호 프레임이 엣지 심볼을 포함하는 경우, 수신기는 신호 프레임의 구조는 프리엠블 심볼에 뒤이어 연속적으로 엣지 심볼과 PLS 심볼이 매핑된 구조임을 알 수 있다.
프레임 스트럭쳐 모듈은 PLS 오프셋 영역(41030)을 데이터 심볼들(DATA Frame N) 또는 PLS 심볼들(PLS)에 매핑되도록 설정할 수 있다. 따라서, (b)에 도시된 바와 같이, 프레임 스트럭쳐 모듈은 PLS 오프셋 영역에 이전 프레임(Frame N-1)의 데이터가 매핑된 데이터 심볼을 할당할 수 있다. 또 도면에 도시되지는 않았지만, 프레임 스트럭쳐 모듈은 PLS 오프셋 영역에 다음 프레임의 PLS 데이터가 매핑된 PLS 심볼을 할당할 수 있다.
프레임 스트럭쳐 모듈은 프리엠블의 시그널링 비트 감소를 위해 PLS_offset에 대해 적어도 하나 이상의 양자화 단계를 수행할 수 있다.
이하, 프레임 스트럭쳐 모듈이 프리엠블 내부에 PLS_offset 2 비트를 할당하여 시그널링하는 예를 설명한다.
PLS_offset 값이 “00”인 경우, PLS 오프셋 영역의 길이는 0이다. 이는 신호프레임에 프리엠블 바로 다음, 또는 엣지 심볼이 존재하는 경우, 엣지 심볼 바로 다음에 PLS 데이터가 매핑되는 것을 의미한다.
PLS_offset 값이 “01”인 경우, PLS 오프셋 영역의 길이는 1/4*L_Frame이다. 여기서 L_Frame은 하나의 프레임에 포함될 수 있는 OFDM 심볼의 개수를 의미한다.
PLS_offset 값이 “10”인 경우, PLS 오프셋 영역의 길이는 2/4*L_Frame이다.
PLS_offset 값이 “11”인 경우, PLS 오프셋 영역의 길이는 3/4*L_Frame이다.
상술한 프레임 스트럭쳐 모듈이 PLS_offset의 값과 PLS 오프셋 영역의 길이를 결정하는 방법은 하나의 실시예에 불과하며, 설계자의 의도에 따라 용어나 값은 변경될 수 있다.
앞서 상술한 바와 같이, 도면은 프리엠블의 디텍팅 및 디코딩 후 동기화가 완료되는데 복수개의 OFDM 심볼(PLS_offset)이 소요된 경우의 프레임 구조를 나타낸다. 수신기는 프리엠블의 디텍팅 및 디코딩 후, 컨티뉴얼 파일럿과 가드 인터벌 등의 정보를 기반으로 복수개의 OFDM 심볼(PLS_offset)이 수신되는 시간동안 정수 주파수 오프셋, 부분 주파수 오프셋 및 샘플링 주파수 오프셋을 보정할 수 있다.
이하, 본발명의 실시예에 따른 프레임 스트럭쳐 모듈이 신호 프레임에 PLS 오프셋 영역을 할당하여 T_Sync를 확보하는 경우, 획득할 수 있는 효과를 설명한다.
신호 프레임이 PLS 오프셋 영역을 포함하는 경우, 수신기에서 소요되는 수신 채널 스캔 시간과 서비스 데이터 획득 시간이 감소될 수 있다.
보다 구체적으로, 수신기가 디텍팅 및 디코딩한 프리엠블과 동일 프레임 내의 PLS 정보를 동일 프레임을 수신하는 시간 내에 디코딩할 수 있으므로 채널 스캔 시간이 감소될 수 있다. 향후 방송 시스템에서는 다양한 시스템이 하나의 피지컬 프레임에 TDM 방식으로 전송될 수 있어 채널 스캔의 복잡도가 더 증가함에 따라, 본 발명의 실시예에 따른 신호 프레임에 PLS 오프셋 영역이 할당되는 신호 프레임 구조의 적용은 채널 스캔 시간의 감소 정도가 더 클 수 있다.
또한, 신호 프레임에 PLS 오프셋 영역이 할당되는 신호 프레임 구조 (b)의 경우, 신호 프레임에 PLS 오프셋 영역이 할당되지 않은 신호 프레임 구조 (a)와 비교하여 수신기는 신호 프레임의 길이와 PLS_offset 영역의 길이의 차이에 해당하는 서비스 데이터 획득 시간 이득을 기대할 수 있다.
상술한 PLS 오프셋 영역 할당 효과는 수신기가 수신된 프리엠블 심볼과 동일한 프레임 내의 PLS 데이터를 디코딩할 수 없는 경우에 획득될 수 있다. 프레임 스트럭쳐 모듈이 프리엠블과 엣지 심볼을 PLS 오프셋 영역 할당없이도 디코딩이 가능한 설계를 할 수 있는 경우에는 PLS_offset의 값이 0으로 설정될 수 있다.
도 42는 본 발명의 또다른 실시예에 따른 방송 신호 송신 방법의 플로우 차트이다.
본 발명의 실시예에 따른 방송 신호 송신 장치는 적어도 하나 이상의 방송 서비스 컴포넌트를 전송하는 서비스 데이터를 인코딩할 수 있다.(S42000) 적어도 하나 이상의 방송 서비스 컴포넌트는 고정 수신기를 위한 방송 서비스 컴포넌트 중 어느 하나에 해당할 수 있으며, 각 방송 서비스 컴포넌트는 프레임 단위로 구별되어 전송될 수 있다. 구체적인 인코딩 방법은 상술한 바와 같다.
이후, 본 발명의 실시예에 따른 방송 신호 송신 장치는 피지컬 시그널링 데이터를 쇼트닝 방식과 펑쳐링 방식을 기반으로 LDPC 코드로 인코딩할 수 있다. 여기서 피지컬 시그널링 데이터는 피지컬 시그널링 데이터의 크기를 기반으로 결정된 코드 레이트 값을 기반으로 인코딩된다. (S42010) 본 발명의 실시예에 따른 방송 신호 송신 장치에서 구체적인 코드레이트 값의 결정 방법 및 피지컬 시그널링 데이터를 인코딩하는 방법은 도 36 내지 도 39에서 상술한 바와 같이 LDPC 인코더 모듈이 입력되는 PLS 데이터 또는 BCH 인코딩된 PLS 데이터를 쇼튼드/펑쳐드(shortend/puncturd) LDPC 코드 기반으로 LDPC 인코딩하여 출력할 수 있다. LDPC 인코딩은 BCH 패리티가 포함된 입력 피지컬 시그널링 데이터의 크기에 따라 서로 다른 코드 레이트를 갖는 마더 코드 타입들 중 하나를 기반으로 LDPC 인코딩될 수 있다.
이후, 본 발명의 실시예에 따른 방송 신호 송신 장치는 인코딩된 서비스 데이터를 성상도에 매핑할 수 있다.(S42020) 구체적인 매핑 방법은 도 16 내지 도 35에서 상술한 바와 같다.
이후, 본 발명의 실시예에 따른 방송 신호 송신 장치는 프리엠블 데이터, 피지컬 시그널링 데이터및 매핑된 서비스 데이터를 포함하는 적어도 하나의 시그널 프레임을 생성한다.(S42030) 본 발명의 실시예에 따른 방송 신호 송신 장치에서 시그널 프레임을 생성하는 구체적인 방법은 도 40 내지 도 41에서 상술한 바와 같이 하나의 프레임에 2이상의 프레임의 정보를 포함하는 2이상의 피지컬 시그널링 데이터가 포함되는 PLS 리피티션 방식을 사용할 수 있다. 또한 본 발명의 실시예에 따른 방송 신호 송신 장치는 신호 프레임에 매핑되는 현재 프레임에 대한 피지컬 시그널링 데이터의 앞 단에 오프셋 영역을 설정하고, 오프셋 영역에 이전 프레임의 서비스 데이터나 다음 프레임의 피지컬 시그널링 데이터를 매핑할 수 있다.
이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 생성된 적어도 하나 이상의 신호 프레임을 OFDM 방식으로 변조할 수 있다.(S42040)
이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 생성된 적어도 하나 이상의 변조된 신호 프레임을 포함하는 적어도 하나 이상의 방송 신호를 전송할 수 있다.(S42050)
도 43은 본 발명의 또다른 실시예에 따른 방송 신호 수신 방법의 플로우 차트이다.
도 43은 도 42에서 설명한 방송 신호 송신 방법의 역과정에 해당한다.
본 발명의 일 실시예에 따른 방송 신호 수신 장치는 적어도 하나 이상의 방송 신호를 수신할 수있다.(S43000) 이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 수신된 적어도 하나 이상의 방송 신호를 OFDM 방식으로 복조할 수 있다.(S43010)
이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 적어도 하나의 시그널 프레임을 복조된 방송 신호로부터 분리할 수 있다. 여기서, 방송 신호로부터 분리된 적어도 하나의 시그널 프레임은 프리엠블 데이터, 피지컬 시그널링 데이터 및 서비스 데이터를 포함할 수 있다.(S43020) 본 발명의 실시예에 따른 방송 신호 송신 장치에서 시그널 프레임을 생성하는 구체적인 방법은 도 40 내지 도 41에서 상술한 바와 같이 하나의 프레임에 2이상의 프레임의 정보를 포함하는 2이상의 피지컬 시그널링 데이터가 포함되는 PLS 리피티션 방식을 사용할 수 있다. 또한 본 발명의 실시예에 따른 방송 신호 송신 장치는 신호 프레임에 매핑되는 현재 프레임에 대한 피지컬 시그널링 데이터의 앞 단에 오프셋 영역을 설정하고, 오프셋 영역에 이전 프레임의 서비스 데이터나 다음 프레임의 피지컬 시그널링 데이터를 매핑할 수 있다.이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 LDPC 방식을 기반으로 피지컬 시그널링 데이터를 디코딩할 수 있다. 여기서 피지컬 시그널링 데이터는 피지컬 시그널링 데이터의 크기를 기반으로 결정된 코드 레이트 값을 기반으로 인코딩된 쇼튼드/펑쳐드 LDPC 코드이다.(S43030) 구체적인 코드 레이트 값의 결정 방법 및 디코딩 방법은 도 36 내지 도 39에서 상술한 바와 같이 LDPC 디코더 모듈이 입력되는 PLS 데이터 또는 BCH 인코딩된 PLS 데이터를 쇼튼드/펑쳐드(shortend/puncturd) LDPC 코드 기반으로 LDPC 디코딩하여 출력할 수 있다. LDPC 디코딩은 BCH 패리티가 포함된 피지컬 시그널링 데이터의 크기에 따라 서로 다른 코드 레이트를 기반으로 LDPC 디코딩될 수 있다.
이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 적어도 하나의 시그널 프레임에 포함된 서비스 데이터를 디매핑할 수 있다.(S43040)
이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 적어도 하나 이상의 방송 서비스 컴포넌트를 전송하는 서비스 데이터를 디코딩할 수 있다.(S43050)
설명의 편의를 위하여 각 도면을 나누어 설명하였으나, 각 도면에 서술되어 있는 실시 예들을 병합하여 새로운 실시 예를 구현하도록 설계하는 것도 가능하다. 그리고, 통상의 기술자의 필요에 따라, 이전에 설명된 실시 예들을 실행하기 위한 프로그램이 기록되어 있는 컴퓨터에서 판독 가능한 기록 매체를 설계하는 것도 본 발명의 권리범위에 속한다.
본 발명에 따른 장치 및 방법은 상술한 바와 같이 설명된 실시 예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 상술한 실시 예들은 다양한 변형이 이루어질 수 있도록 각 실시 예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.
한편, 본 발명의 방송신호 전송/수신방법을 네트워크 디바이스에 구비된, 프로세서가 읽을 수 있는 기록매체에, 프로세서가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 프로세서가 읽을 수 있는 기록매체는 프로세서에 의해 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 프로세서가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있으며, 또한, 인터넷을 통한 전송 등과 같은 캐리어 웨이브의 형태로 구현되는 것도 포함한다. 또한, 프로세서가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 프로세서가 읽을 수 있는 코드가 저장되고 실행될 수 있다.
또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해돼서는 안 될 것이다.
그리고, 당해 명세서에서는 물건 발명과 방법 발명이 모두 설명되고 있으며, 필요에 따라 양 발명의 설명은 보충적으로 적용될 수가 있다.
1000: 인풋 포매팅 블록 1100: 코딩 앤 모듈레이션 블록
1200: 프레임 빌딩 블록 1300: 웨이브폼 제너레이션 블록

Claims (24)

  1. 방송 신호들을 전송하는 방법에 있어서,
    데이터 전송 유닛들 각각에 대응하는 서비스 데이터를 인코딩하는 단계;
    쇼트닝 스킴 및 펑처링 스킴으로 피지컬 시그널링 데이터를 인코딩하는 단계;
    상기 인코딩된 서비스 데이터를 인터리빙(interleaving)하는 단계;
    프리앰블 데이터를 포함하는 프리앰블 심볼들 및 상기 인터리빙된 서비스 데이터를 포함하는 데이터 심볼들을 포함하는 신호 프레임들을 빌딩하는 단계;
    상기 신호 프레임들의 데이터를 OFDM (Orthogonal Frequency Division Multiplex) 스킴으로 모듈레이팅하는 단계; 및
    상기 모듈레이팅된 신호 프레임들의 데이터를 전달(carrying)하는 상기 방송 신호들을 전송하는 단계; 를 포함하고,
    상기 신호 프레임들의 현재 신호 프레임(current signal frame)의 프리앰블 데이터는 상기 현재 신호 프레임의 서비스 데이터에 대한 인코딩된 피지컬 시그널링 데이터를 포함하고,
    상기 현재 신호 프레임에 후속하는 상기 신호 프레임들의 다음 신호 프레임(next signal frame)의 서비스 데이터에 대한 상기 인코딩된 피지컬 시그널링 데이터에 대한 패리티 데이터의 부분은, 상기 현재 신호 프레임의 상기 서비스 데이터에 대한 상기 인코딩된 피지컬 시그널링 데이터의 뒤에 별도로 부가(appended separately after)되고,
    상기 신호 프레임들은 FFT (Fast Fourier Transform) 사이즈, 가드 인터벌 (Guard Interval) 및 파일럿 패턴에 의해 정의되는 프레임 타입에 기초하여 생성되고,
    상기 신호 프레임들은 상기 데이터 심볼들에 앞서 위치하는(preceding) 제 1 엣지 심볼(edge symbol) 및 상기 데이터 심볼들에 후속하는(following) 제 2 엣지 심볼을 포함하고,
    상기 제 1 엣지 심볼 및 상기 제 2 엣지 심볼의 파일럿들은 상기 데이터 심볼들의 파일럿들보다 밀한(denser),
    방송 신호 전송 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 피지컬 시그널링 데이터는 상기 피지컬 시그널링 데이터의 크기에 따라 복수의 유닛들로 분할되는, 방송 신호 전송 방법.
  4. 제 1 항에 있어서, 상기 방송 신호 전송 방법은,
    부가 패리티 비트들을 상기 인코딩된 피지컬 시그널링 데이터에 부가하는 단계를 더 포함하고,
    여기서, 상기 부가 패리티 비트들은 상기 펑처링 스킴에 따라 펑처링된 패리티 비트들에 기초하여 생성되는, 방송 신호 전송 방법.
  5. 제 1 항에 있어서,
    상기 프리앰블 데이터는 넥스트 피지컬 시그널링 데이터가 상기 신호 프레임에 포함되었는지 여부를 인디케이트하는 정보를 포함하고, 여기서 상기 넥스트 피지컬 시그널링 데이터는 상기 현재 신호 프레임을 뒤따르는 상기 다음 신호 프레임에 포함된 서비스 데이터에 대한 정보인, 방송 신호 전송 방법.
  6. 삭제
  7. 방송 신호들을 수신하는 방법에 있어서,
    상기 방송 신호들을 수신하는 단계;
    OFDM (Orthogonal Frequency Division Multiplex) 스킴으로 상기 수신된 방송 신호들을 디모듈레이팅하는 단계;
    상기 디모듈레이팅된 방송 신호들로부터, 프리앰블 데이터를 포함하는 프리앰블 심볼들 및 서비스 데이터를 포함하는 데이터 심볼들을 포함하는 신호 프레임들을 파싱하는 단계;
    상기 프리앰블 데이터를 쇼트닝 스킴 및 펑처링 스킴으로 디코딩하는 단계;
    상기 서비스 데이터를 디인터리빙(deinterleaving)하는 단계; 및
    복수의 데이터 전송 유닛들 각각에 대응하는 상기 서비스 데이터를 디코딩하는 단계; 를 포함하고,
    상기 신호 프레임들의 현재 신호 프레임(current signal frame)의 프리앰블 데이터는 상기 현재 신호 프레임의 서비스 데이터에 대한 인코딩된 피지컬 시그널링 데이터를 포함하고,
    상기 현재 신호 프레임에 후속하는 상기 신호 프레임들의 다음 신호 프레임(next signal frame)의 서비스 데이터에 대한 상기 인코딩된 피지컬 시그널링 데이터에 대한 패리티 데이터의 부분은, 상기 현재 신호 프레임의 상기 서비스 데이터에 대한 상기 인코딩된 피지컬 시그널링 데이터의 뒤에 별도로 부가(appended separately after)되고,
    상기 신호 프레임들은 FFT (Fast Fourier Transform) 사이즈, 가드 인터벌 (Guard Interval) 및 파일럿 패턴에 의해 정의되는 프레임 타입에 기초하여 생성되고,
    상기 신호 프레임들은 상기 데이터 심볼들에 앞서 위치하는(preceding) 제 1 엣지 심볼(edge symbol) 및 상기 데이터 심볼들에 후속하는(following) 제 2 엣지 심볼을 포함하고,
    상기 제 1 엣지 심볼 및 상기 제 2 엣지 심볼의 파일럿들은 상기 데이터 심볼들의 파일럿들보다 밀한(denser),
    방송 신호 수신 방법.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 피지컬 시그널링 데이터는 상기 피지컬 시그널링 데이터의 크기에 따라 복수의 유닛들로 분할되는,
    방송 신호 수신 방법.
  10. 제 7 항에 있어서,
    상기 피지컬 시그널링 데이터는 부가 패리티 비트들을 포함하고,
    상기 부가 패리티 비트들은 상기 펑처링 스킴에 따라 펑처링된 패리티 비트들에 기초하여 생성된,
    방송 신호 수신 방법.
  11. 제 7 항에 있어서,
    상기 프리앰블 데이터는 넥스트 피지컬 시그널링 데이터가 상기 신호 프레임에 포함되었는지 여부를 인디케이트하는 정보를 포함하고, 여기서 상기 넥스트 피지컬 시그널링 데이터는 상기 현재 신호 프레임을 뒤따르는 상기 다음 신호 프레임에 포함된 서비스 데이터에 대한 정보인, 방송 신호 수신 방법.
  12. 삭제
  13. 방송 신호들을 전송하는 장치에 있어서,
    데이터 전송 유닛들 각각에 대응하는 서비스 데이터를 인코딩하는 인코더;
    쇼트닝 스킴 및 펑처링 스킴으로 피지컬 시그널링 데이터를 인코딩하는 인코더;
    상기 인코딩된 서비스 데이터를 인터리빙(interleaving)하는 인터리버;
    프리앰블 데이터를 포함하는 프리앰블 심볼들 및 상기 인터리빙된 서비스 데이터를 포함하는 데이터 심볼들을 포함하는 신호 프레임들을 빌딩하는 프레임 빌더;
    상기 신호 프레임들의 데이터를 OFDM (Orthogonal Frequency Division Multiplex) 스킴으로 모듈레이팅하는 모듈레이터; 및
    상기 모듈레이팅된 신호 프레임들의 데이터를 전달(carrying)하는 상기 방송 신호들을 전송하는 트랜스미터; 를 포함하고,
    상기 신호 프레임들의 현재 신호 프레임(current signal frame)의 프리앰블 데이터는 상기 현재 신호 프레임의 서비스 데이터에 대한 인코딩된 피지컬 시그널링 데이터를 포함하고,
    상기 현재 신호 프레임에 후속하는 상기 신호 프레임들의 다음 신호 프레임(next signal frame)의 서비스 데이터에 대한 상기 인코딩된 피지컬 시그널링 데이터에 대한 패리티 데이터의 부분은, 상기 현재 신호 프레임의 상기 서비스 데이터에 대한 상기 인코딩된 피지컬 시그널링 데이터의 뒤에 별도로 부가(appended separately after)되고,
    상기 신호 프레임들은 FFT (Fast Fourier Transform) 사이즈, 가드 인터벌 (Guard Interval) 및 파일럿 패턴에 의해 정의되는 프레임 타입에 기초하여 생성되고,
    상기 신호 프레임들은 상기 데이터 심볼들에 앞서 위치하는(preceding) 제 1 엣지 심볼(edge symbol) 및 상기 데이터 심볼들에 후속하는(following) 제 2 엣지 심볼을 포함하고,
    상기 제 1 엣지 심볼 및 상기 제 2 엣지 심볼의 파일럿들은 상기 데이터 심볼들의 파일럿들보다 밀한(denser),
    방송 신호 전송 장치.
  14. 삭제
  15. 제 13 항에 있어서,
    상기 피지컬 시그널링 데이터는 상기 피지컬 시그널링 데이터의 크기에 따라 복수의 유닛들로 분할되는, 방송 신호 전송 장치.
  16. 제 13 항에 있어서,
    상기 인코딩된 피지컬 시그널링 데이터는 부가 패리티 비트들을 포함하고,
    여기서, 상기 부가 패리티 비트들은 상기 펑처링 스킴에 따라 펑처링된 패리티 비트들에 기초하여 생성되는, 방송 신호 전송 장치.
  17. 제 13 항에 있어서,
    상기 프리앰블 데이터는 넥스트 피지컬 시그널링 데이터가 상기 신호 프레임에 포함되었는지 여부를 인디케이트하는 정보를 포함하고, 여기서 상기 넥스트 피지컬 시그널링 데이터는 상기 현재 신호 프레임을 뒤따르는 상기 다음 신호 프레임에 포함된 서비스 데이터에 대한 정보인, 방송 신호 전송 장치.
  18. 삭제
  19. 방송 신호들을 수신하는 장치에 있어서,
    상기 방송 신호들을 수신하는 리시버(receiver);
    OFDM (Orthogonal Frequency Division Multiplex) 스킴으로 상기 수신된 방송 신호들을 디모듈레이팅하는 디모듈레이터(demodulator);
    상기 디모듈레이팅된 방송 신호들로부터, 프리앰블 데이터를 포함하는 프리앰블 심볼들 및 서비스 데이터를 포함하는 데이터 심볼들을 포함하는 신호 프레임들을 파싱하는 프레임 파서(frame parser);
    상기 프리앰블 데이터를 쇼트닝 스킴 및 펑처링 스킴으로 디코딩하는 디코더;
    상기 서비스 데이터를 디인터리빙하는 디인터리버(deinterleaver); 및
    복수의 데이터 전송 유닛들 각각에 대응하는 상기 서비스 데이터를 디코딩하는 디코더; 를 포함하고,
    상기 신호 프레임들의 현재 신호 프레임(current signal frame)의 프리앰블 데이터는 상기 현재 신호 프레임의 서비스 데이터에 대한 인코딩된 피지컬 시그널링 데이터를 포함하고,
    상기 현재 신호 프레임에 후속하는 상기 신호 프레임들의 다음 신호 프레임(next signal frame)의 서비스 데이터에 대한 상기 인코딩된 피지컬 시그널링 데이터에 대한 패리티 데이터의 부분은, 상기 현재 신호 프레임의 상기 서비스 데이터에 대한 상기 인코딩된 피지컬 시그널링 데이터의 뒤에 별도로 부가(appended separately after)되고,
    상기 신호 프레임들은 FFT (Fast Fourier Transform) 사이즈, 가드 인터벌 (Guard Interval) 및 파일럿 패턴에 의해 정의되는 프레임 타입에 기초하여 생성되고,
    상기 신호 프레임들은 상기 데이터 심볼들에 앞서 위치하는(preceding) 제 1 엣지 심볼(edge symbol) 및 상기 데이터 심볼들에 후속하는(following) 제 2 엣지 심볼을 포함하고,
    상기 제 1 엣지 심볼 및 상기 제 2 엣지 심볼의 파일럿들은 상기 데이터 심볼들의 파일럿들보다 밀한(denser),
    방송 신호 수신 장치.
  20. 삭제
  21. 제 19 항에 있어서,
    상기 피지컬 시그널링 데이터는 상기 피지컬 시그널링 데이터의 크기에 따라 복수의 유닛들로 분할되는, 방송 신호 수신 장치.
  22. 제 19 항에 있어서,
    상기 피지컬 시그널링 데이터는 부가 패리티 비트들을 포함하고,
    여기서, 상기 부가 패리티 비트들은 상기 펑처링 스킴에 따라 펑처링된 패리티 비트들에 기초하여 생성된, 방송 신호 수신 장치.
  23. 제 19 항에 있어서,
    상기 프리앰블 데이터는 넥스트 피지컬 시그널링 데이터가 상기 신호 프레임에 포함되었는지 여부를 인디케이트하는 정보를 포함하고, 여기서 상기 넥스트 피지컬 시그널링 데이터는 상기 현재 신호 프레임을 뒤따르는 상기 다음 신호 프레임에 포함된 서비스 데이터에 대한 정보인, 방송 신호 수신 장치.
  24. 삭제
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