KR102149786B1 - 적층 세라믹 커패시터 및 그 실장 기판 - Google Patents

Abstract

본 발명은, 실장 면에 대해 내부 전극이 수직으로 적층되며, 외부 전극의 단면 중심부에 수직으로 절연층이 형성되는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 실장 기판{MULTI-LAYERED CERAMIC CAPACITOR BOARD HAVING THE SAME MOUNTED THEREON}

본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.

적층 칩 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: multi-layered ceramic capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.

예컨대, 상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: liquid crystal display) 및 플라즈마 표시 장치 패널(PDP: plasma display panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: personal digital assistants) 및 휴대폰과 같은 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서에 사용될 수 있다.

이러한 적층 세라믹 커패시터는 복수의 유전체층과 상기 유전체층 사이에 상이한 극성의 내부 전극이 번갈아 배치된 구조를 가질 수 있다.

이때, 상기 유전체층은 압전성을 갖기 때문에, 상기 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극들 사이에 압전 현상이 발생하여 주파수에 따라 세라믹 본체의 부피를 팽창 및 수축시키면서 주기적인 진동을 발생시킬 수 있다.

이러한 진동은 상기 적층 세라믹 커패시터의 외부 전극 및 상기 외부 전극과 기판을 연결하는 솔더를 통해 기판으로 전달되어 상기 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시킬 수 있다.

이러한 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.

더욱이, 근래의 전자 기기는 기구 부품의 정음화가 진행되고 있어서, 위와 같이 적층 세라믹 커패시터가 발생시키는 어쿠스틱 노이즈가 보다 두드러지게 나타날 수 있다.

이러한 어쿠스틱 노이즈 장애는 기기의 동작 환경이 조용한 경우, 사용자가 어쿠스틱 노이즈를 기기의 고장으로 파악할 수 있다.

또한, 음성 회로를 가진 기기에서는 음성 출력에 어쿠스틱 노이즈가 중첩되면서 기기의 품질이 저하되는 문제점이 발생될 수 있다.

일본공개특허공보 2013-26392호

본 발명의 목적은, 어쿠스틱 노이즈가 저감된 적층 세라믹 전자 부품 및 그 실장 기판을 제공하는 것이다.

본 발명의 일 측면에 따르면, 실장 면에 대해 내부 전극이 수직으로 적층되며, 외부 전극의 단면 중심부에 수직으로 절연층이 형성되는 적층 세라믹 커패시터를 제공한다.

본 발명의 다른 측면에 따르면, 폭 방향으로 적층된 복수의 유전체층 및 상기 유전체층을 사이에 두고 길이 방향으로 번갈아 노출되도록 배치된 제1 및 제2 내부 전극을 포함하는 세라믹 본체; 상기 세라믹 본체의 길이 방향의 양 단부에 배치되며, 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 및 상기 제1 및 제2 외부 전극의 단면 중심부에 수직으로 형성되는 제1 및 제2 절연층; 을 포함하는 적층 세라믹 커패시터를 제공한다.

본 발명의 일 실시 형태에 따르면, 외부 전극 단면의 중심부에 수직으로 절연층을 형성하여 기판에 실장시 솔더가 절연층을 기준으로 외부 전극의 양측에 분리되어 형성되도록 하여, 외부 전극 단면의 중심부에 솔더가 수직으로 형성되는 것을 방지하면서 외부 전극에 형성되는 솔더의 높이 및 양을 감소시킴으로써, 적층 세라믹 커패시터의 변위가 솔더를 통해 기판으로 전달되는 것을 저감하여 어쿠스틱 노이즈를 저감시킬 수 있는 효과가 있다.

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3은 도 1의 내부 전극의 배열 상태의 일례를 나타낸 분리도이다.
도 4는 도 1의 내부 전극의 배열 상태의 다른 일례를 나타낸 분리도이다.
도 5는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 나타낸 사시도이다.
도 6은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터를 나타낸 사시도이다.
도 7은 도 1의 적층 세라믹 커패시터가 기판에 실장된 모습을 개략적으로 도시한 사시도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.

또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 I-I'선 단면도이다.

도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100) 는 세라믹 본체(110), 제1 및 제2 외부 전극(131, 132), 및 제1 및 제2 절연층(141, 142)을 포함한다.

본 실시 형태에서, 세라믹 본체(110)는 복수의 유전체층(111)을 두께 방향으로 적층한 다음 소성한 것이다.

이때, 세라믹 본체(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인할 수 없을 정도로 일체화될 수 있다.

또한, 세라믹 본체(110)는 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

본 실시 형태에서는 설명의 편의를 위해 도 1에 도시된 두께 방향(T)의 서로 대향하는 방향을 상하 방향으로 정의하고, 이때 하측을 실장 방향으로 상측은 실장 반대 방향으로 정의하기로 한다.

또한, 세라믹 본체(110) 최상부의 내부 전극의 상부 및 최하부의 내부 전극의 하부에 필요시 소정 두께의 커버층(112, 113)이 배치될 수 있다.

이때, 커버층(112, 113)은 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는 유전체층을 세라믹 본체(110)의 상하 면에 적어도 1개 이상 적층하여 형성될 수 있다.

유전체층(111)은 1 층의 두께를 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.

또한, 유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO₃계 세라믹 분말 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

상기 BaTiO₃계 세라믹 분말은 예를 들면 BaTiO₃에 Ca, Zr 등이 일부 고용된 (Ba_1-xCa_x)TiO₃, Ba(Ti_{1 - y}Ca_y)O₃, (Ba_{1 - x}Ca_x)(Ti_{1 - y}Zr_y)O₃ 또는 Ba(Ti_{1 - y}Zr_y)O₃ 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.

한편, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.

상기 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등을 사용할 수 있다.

도 3에 도시된 바와 같이, 제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 세라믹 시트 상에 형성되어 두께 방향으로 적층된 다음, 소성에 의하여 하나의 유전체층(111)을 사이에 두고 세라믹 본체(110) 내부에 번갈아 배치된다.

이러한 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)의 적층 방향에 따라 서로 대향되게 배치되며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.

제1 및 제2 내부 전극(121, 122)은 그 일단이 세라믹 본체(110)의 길이 방향의 양 측면을 통하여 각각 노출된다.

이렇게 세라믹 본체(110)의 길이 방향의 양 측면을 통해 번갈아 노출된 제1 및 제2 내부 전극(121, 122)의 단부는 세라믹 본체(110)의 길이 방향의 양 측면에서 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.

이때, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.

이때, 적층 세라믹 커패시터(100)의 정전 용량은 유전체층(111)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 오버랩된 면적과 비례하게 된다.

한편, 본 실시 형태에서는, 제1 및 제2 내부 전극(121, 122)을 실장 방향에 대해 수평인 세라믹 본체(110)의 두께 방향으로 적층한 수평 적층 타입으로 도시하여 설명하고 있으나, 본 발명은 이에 한정되지 않는다.

예컨대, 도 4에 도시된 바와 같이, 본 발명의 적층 세라믹 전자 부품은, 유전체층(111)과 제1 및 제2 내부 전극(121', 122')을 실장 방향에 대해 수직인 세라믹 본체(110)의 폭 방향으로 적층한 수직 적층 타입으로 구성할 수 있다.

제1 및 제2 외부 전극(131, 132)은 양호한 전기 특성을 가지면서 우수한 내히트사이클성과 내습성 등의 고신뢰성을 제공하기 위해, 예컨대 구리(Cu)를 포함하는 외부 전극용 도전성 페이스트의 소성에 의하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

이러한 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 머리부(131a, 132a)와, 제1 및 제2 밴드부(131b, 132b)를 각각 포함한다.

제1 및 제2 머리부(131a, 132a)는 세라믹 본체(110)의 길이 방향의 양 측면을 각각 덮으며, 제1 및 제2 내부 전극(121, 122)의 노출된 단부와 각각 접속되어 전기적으로 연결되는 부분이다.

제1 및 제2 밴드부(131b, 132b)는 제1 및 제2 머리부(131a, 132a)로부터 세라믹 본체(110)의 실장 면의 일부 또는 실장 면의 일부를 포함하는 둘레 면의 일부를 덮도록 각각 연장되게 형성된 부분이다.

한편, 제1 및 제2 외부 전극(131, 132) 상에는 도금층(미도시)이 형성될 수 있다.

상기 도금층은 일 예로서, 제1 및 제2 외부 전극(131, 132) 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.

제1 및 제2 절연층(141, 142)은 제1 및 제2 외부 전극(131, 132)의 머리부(131a, 132a)의 폭 방향의 중심부에 수직으로 형성되는 제1 및 제2 수직부(141a, 142a)를 포함한다.

또한, 제1 및 제2 절연층(141, 142)은 필요시 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)의 상면 또는 하면의 중심부에 길이 방향으로 연장되게 형성되는 제1 및 제2 수평부(141b, 1412b)를 더 포함할 수 있다.

제1 및 제2 수평부(141b, 142b)는 적층 세라믹 커패시터(100)를 기판에 실장할 때 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)의 중심부에 솔더가 형성되는 것을 억제하는 역할을 할 수 있다.

이때, 제1 및 제2 수직부(141a, 142a)와 제1 및 제2 수평부(141b, 142b)는 동일한 폭으로 이루어질 수 있다.

이러한 제1 및 제2 절연층(141, 142)은 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 머리부(131a, 132a) 또는 제1 및 제2 밴드부(131b, 132b)의 상면 또는 하면의 중심부 중 적어도 하나 이상의 선택영역 상에 예컨대 에폭시 수지와 같은 절연성 물질을 도포하여 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

한편, 도 5에 도시된 바와 같이, 제1 및 제2 절연층(141', 142')은 필요시 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 머리부(131a, 132a)의 중심부 상에만 형성되고 제1 및 제2 밴드부(131b, 132b)에는 생략될 수 있다.

도 6은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 나타낸 사시도이다.

여기서, 세라믹 본체(110), 제1 및 제2 내부 전극(121, 122), 및 제1 및 제2 외부 전극(131, 132)의 구조는 앞서 설명한 실시 형태와 유사하므로 이에 대한 상세한 설명은 생략하고, 제1 및 제2 절연층(141', 142')에 대해 중점적으로 설명한다.

도 6을 참조하면, 제1 및 제2 절연층(141", 142")의 제1 및 제2 수직부(141a', 142a')와 제1 및 제2 수평부(141b', 142b')는 상이한 폭으로 이루어질 수 있다.

또한, 제1 및 제2 절연층(141", 142")은 제1 및 제2 수직부(141a', 142a')의 폭이 제1 및 제2 수평부(141b', 142b')의 폭 보다 클 수 있다.

즉, 세라믹 본체(110)의 폭을 W로, 제1 또는 제2 절연층(141", 142")의 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 머리부(131a, 132a)에 형성된 부분의 폭을 X₁으로, 제1 및 제2 절연층(141", 142")의 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)의 하면에 형성된 부분의 폭을 X₂로 각각 규정할 때, W>X₁>X₂를 만족할 수 있다.

이 경우, 기판에 실장시 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)의 하면에서 솔더와의 접합면적이 제1 및 제2 절연층(141", 142")의 제1 및 제2 수평부(141b', 142b')가 감소된 만큼 증가되므로 솔더를 매개로 하는 기판과 적층 세라믹 커패시터 간의 고착 강도를 개선할 수 있다.

도 7은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판을 나타낸 측면도이다.

도 7을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 적층 세라믹 커패시터(100)가 실장되는 기판(210), 및 기판(210)의 상면에 길이 방향으로 서로 이격되게 배치된 각 한 쌍의 제1 및 제2 전극 패드(211, 212)를 포함한다.

이때, 적층 세라믹 커패시터(100)는 세라믹 본체(110)의 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)의 하면이 제1 및 제2 절연층(141, 142)을 기준으로 폭 방향으로 둘로 각각 구분되어 폭 방향으로 이격되게 배치된 한 쌍의 제1 및 제2 전극 패드(211, 212) 위에 각각 접속되게 위치한 상태에서 솔더(221, 222)에 의해 접합되어 서로 전기적으로 연결될 수 있다.

위와 같이 적층 세라믹 커패시터(100)가 기판(210)에 실장된 상태에서 적층 세라믹 커패시터(100)의 양 단부에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 본체(110)는 두께 방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 세라믹 본체(110)의 두께 방향의 팽창/수축과는 반대로 수축/팽창을 하게 된다.

이러한 세라믹 본체(110)의 팽창과 수축은 진동을 발생시키게 되고, 상기 진동은 외부 전극 및 솔더를 통해 기판(210)에 전달되어 기판(210)으로부터 음향이 방사되어 어쿠스틱 노이즈가 되는 것이다.

또한, 솔더(221, 222)는 리플로우(reflow)시 제1 및 제2 외부 전극(131, 132)을 따라 상승하는 오름 현상이 발생될 수 있다.

본 실시 형태에 따르면, 제1 및 제2 절연층(141, 142)의 도입을 통해 솔더(221, 222)가 도포되는 부위를 제1 및 제2 외부 전극(131, 132) 단면의 외측으로 분산시킴으로써, 솔더(221, 222)의 높이와 접촉되는 면적을 줄여서 적층 세라믹 커패시터(100)의 변위가 기판(210)으로 전파되는 것을 저감하여 어쿠스틱 노이즈를 감소시킬 수 있다.

특히, 유전체층과 내부 전극이 실장 면에 대해 수직으로 적층되는 구조의 적층 세라믹 커패시터의 경우, 외부 전극 단면의 중심부에 수직 방향으로 최대변위가 집중되된다.

본 실시 형태의 경우, 제1 및 제2 절연층(141, 142)에 의해 상기의 최대변위가 집중되는 부분에 솔더가 도포되는 현상이 방지되므로 적층 세라믹 커패시터(100)의 변위가 기판(200)으로 전파되는 것을 보다 효과적으로 저감시켜 어쿠스틱 노이즈 저감 효과를 더 향상시킬 수 있다.

이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.

100 : 적층 세라믹 커패시터
110 : 세라믹 본체
111 : 유전체층
112, 113 : 커버층
121, 122 : 제1 및 제2 내부 전극
131, 132 : 제1 및 제2 외부 전극
141, 142 : 제1 및 제2 절연층
200 : 실장 기판
210 : 기판
211, 212 : 제1 및 제2 전극 패드
221, 222 : 솔더층

Claims (14)

1. 실장 면에 대해 수직으로 적층되는 복수의 유전체층과, 상기 유전체층을 사이에 두고 번갈아 적층되는 제1 및 제2 내부 전극을 포함하는 세라믹 본체를 포함하고,
   상기 세라믹 본체의 양 단부에 한 쌍의 외부 전극이 각각 형성되고,
   한 쌍의 외부 전극의 단면 중심부에 수직으로 절연층이 각각 형성되고,
   상기 절연층은, 상기 외부 전극의 실장 면의 중심부까지 연장되고, 상기 외부 전극의 단면과 실장 면에서 상이한 폭을 가지며,
   상기 세라믹 본체의 폭을 W로, 상기 절연층의 상기 외부 전극의 단면에 형성된 부분의 폭을 X₁으로, 상기 절연층의 상기 외부 전극의 실장 면에 형성된 부분의 폭을 X₂로 각각 규정할 때, W>X₁>X₂를 만족하고,
   상기 절연층은, 외부 전극의 실장 면에 형성된 부분과 외부 전극의 단면에 형성된 부분이 둘 다 각각 사각형상이고, 상기 절연층에서 외부 전극의 실장 면에 형성된 부분이 길이 방향으로 외부 전극의 바깥쪽 선단에서 안쪽 선단까지 연장되는 적층 세라믹 커패시터.
   
2. 삭제
3. 제1항에 있어서,
   상기 절연층이 상기 외부 전극의 실장 반대 면의 중심부까지 연장되는 적층 세라믹 커패시터.
   
4. 제1항에 있어서,
   상기 절연층이 상기 외부 전극의 단면과 실장 면에서 동일한 폭을 가지는 적층 세라믹 커패시터.
   
5. 삭제
6. 삭제
7. 제1항에 있어서,
   상기 절연층이 에폭시 수지인 적층 세라믹 커패시터.
   
8. 폭 방향으로 적층된 복수의 유전체층 및 상기 유전체층을 사이에 두고 길이 방향으로 번갈아 노출되도록 배치된 제1 및 제2 내부 전극을 포함하는 세라믹 본체;
   상기 세라믹 본체의 길이 방향의 양 단부에 배치되며, 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 및
   상기 제1 및 제2 외부 전극의 단면 중심부에 수직으로 형성되는 제1 및 제2 절연층; 을 포함하고,
   상기 제1 및 제2 절연층이 상기 제1 및 제2 외부 전극의 실장 면의 중심부에 더 형성되고,
   상기 제1 및 제2 절연층이 상기 제1 및 제2 외부 전극의 단면과 실장 면에서 상이한 폭을 가지며,
   상기 세라믹 본체의 폭을 W로, 상기 제1 또는 제2 절연층의 상기 제1 및 제2 외부 전극의 단면에 형성된 부분의 폭을 X₁으로, 상기 제1 또는 제2 절연층의 상기 제1 및 제2 외부 전극의 실장 면에 형성된 부분의 폭을 X₂로 각각 규정할 때, W>X₁>X₂를 만족하고,
   상기 제1 절연층은 상기 제1 외부 전극의 실장 면에 형성된 부분과 상기 제1 외부 전극의 단면에 형성된 부분이 둘 다 각각 사각형상이고, 상기 제1 절연층에서 상기 제1 외부 전극의 실장 면에 형성된 부분은 길이 방향으로 상기 제1 외부 전극의 바깥쪽 선단에서 안쪽 선단까지 연장되고,
   상기 제2 절연층은 상기 제2 외부 전극의 실장 면에 형성된 부분과 상기 제2 외부 전극의 단면에 형성된 부분이 둘 다 각각 사각형상이고, 상기 제2 절연층에서 상기 제2 외부 전극의 실장 면에 형성된 부분은 길이 방향으로 상기 제2 외부 전극의 바깥쪽 선단에서 안쪽 선단까지 연장되는 적층 세라믹 커패시터.
   
9. 삭제
10. 제8항에 있어서,
    상기 제1 및 제2 절연층이 상기 제1 및 제2 외부 전극의 실장 반대 면의 중심부에 더 형성되는 적층 세라믹 커패시터.
    
11. 제8항에 있어서,
    상기 제1 및 제2 절연층이 상기 제1 및 제2 외부 전극의 단면과 실장 면에서 동일한 폭을 가지는 적층 세라믹 커패시터.
    
12. 삭제
13. 삭제
14. 상부에 복수의 전극 패드를 갖는 기판; 및
    상기 전극 패드 상에 제1 및 제2 외부 전극이 각각 접속되어 실장되는 제8항, 제10항 또는 제11항 중 어느 한 항의 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판.
    

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