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KR102108221B1 - 적층 패키지 및 적층 패키지의 제조 방법 - Google Patents

적층 패키지 및 적층 패키지의 제조 방법 Download PDF

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KR102108221B1
KR102108221B1 KR1020190142046A KR20190142046A KR102108221B1 KR 102108221 B1 KR102108221 B1 KR 102108221B1 KR 1020190142046 A KR1020190142046 A KR 1020190142046A KR 20190142046 A KR20190142046 A KR 20190142046A KR 102108221 B1 KR102108221 B1 KR 102108221B1
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semiconductor chip
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Abstract

적층 패키지는 다수개의 제1 패드들을 갖는 제1 반도체 칩, 및 상기 제1 반도체 칩 상에 적층되며 상기 제1 패드들에 대응되도록 배치되고 상기 제1 패드들에 각각 연결되는 다수개의 제2 패드들을 갖는 제2 반도체 칩을 포함한다. 상기 제1 및 제2 반도체 칩들을 상대적으로 기 설정된 각도만큼 회전했을 때 상기 제1 및 제2 패드들은 서로 겹쳐지도록 배치된다.

Description

적층 패키지 및 적층 패키지의 제조 방법{STACK PACKAGES AND METHOD OF MANUFACTURING STACK PACKAGES}
본 발명은 적층 패키지 및 적층 패키지의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 웨이퍼 본딩 공정을 수행하여 형성된 적층 패키지 및 이의 제조 방법에 관한 것이다.
웨이퍼 상에 또 다른 웨이퍼를 본딩한 후 다이싱 공정을 통해 개별적으로 분리된 적층 패키지를 형성할 수 있다. 각각의 웨이퍼는 불량한 반도체 칩을 포함할 수 있다.
따라서, 웨이퍼 본딩(wafer to wafer bonding)은 한 번의 본딩 공정을 통해 웨이퍼 상의 모든 반도체 칩들을 연결할 수 있어 제조비용을 감소시킬 수 있다. 그러나, 웨이퍼 레벨에서 본딩 공정이 수행되므로 불량한 칩이 양호한 칩에 부착되어 최종적으로 불량한 적층 패키지를 형성하여 수율 손실을 발생시키는 문제점이 있다.
본 발명의 일 목적은 수율을 향상시킬 수 있는 패드 배열을 갖는 반도체 칩을 포함하는 적층 패키지를 제공하는 데 있다.
본 발명의 다른 목적은 상술한 적층 패키지를 제조하기 위한 방법을 제공하는 데 있다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 적층 패키지는 다수개의 제1 패드들을 갖는 제1 반도체 칩, 및 상기 제1 반도체 칩 상에 적층되며 상기 제1 패드들에 대응되도록 배치되고 상기 제1 패드들에 각각 연결되는 다수개의 제2 패드들을 갖는 제2 반도체 칩을 포함한다. 상기 제1 및 제2 반도체 칩들을 상대적으로 기 설정된 각도만큼 회전했을 때 상기 제1 및 제2 패드들은 서로 겹쳐지도록 배치된다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 패드들은 상기 제1 및 제2 반도체 칩들 각각의 중심에 대하여 점대칭형으로 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 반도체 칩들은 정사각형 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 패드들은 상기 제1 및 제2 반도체 칩들 각각의 중심을 기준으로 90° 회전 했을 때 서로 겹쳐지도록 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 패드들은 상기 제1 및 제2 반도체 칩들을 상대적으로 90°만큼 회전한 후에 상기 제1 및 제2 패드들 사이의 대응 관계가 유지될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체 칩은 다수개의 제1 관통 전극들을 포함하고, 상기 제2 반도체 칩은 다수개의 제2 관통 전극들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 패드들은 상기 제1 및 제2 반도체 칩들의 표면들로부터 노출된 상기 제1 및 제2 관통 전극들의 일단부들일 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 패드들은 신호용 패드들 및 전원용 패드들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 반도체 칩들을 상대적으로 기 설정된 각도만큼 회전한 후, 상기 제1 반도체 칩의 상기 신호용 패드들과 상기 제2 반도체 칩의 상기 신호용 패드들은 서로 겹쳐지고, 상기 제1 반도체 칩의 상기 전원용 패드들과 상기 제2 반도체 칩의 상기 전원용 패드들은 서로 겹쳐질 수 있다.
예시적인 실시예들에 있어서, 상기 적층 패키지는 상기 제1 및 제2 패드들 사이에 각각 배치되는 다수개의 도전성 연결 부재들을 더 포함할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 적층 패키지의 제조 방법에 있어서, 제1 및 제2 웨이퍼들에 서로 겹쳐지도록 배치되는 다수개의 제1 및 제2 예비 반도체 칩들을 각각 형성한다. 상기 제1 및 제2 예비 반도체 칩들은 다수개의 제1 및 제2 패드들을 각각 포함하고, 상기 제1 및 제2 패드들은 상기 제1 및 제2 웨이퍼들을 상대적으로 기 설정된 각도만큼 회전했을 때 서로 겹쳐지도록 배치된다. 상기 제1 및 제2 웨이퍼들을 테스트하여 상기 제1 및 제2 예비 반도체 칩들의 불량 여부를 판단한다. 양호한 제1 및 제2 예비 반도체 칩들이 정렬되는 조합을 최대화시키도록 상기 제1 웨이퍼 상에 상기 제2 웨이퍼를 정렬시킨다. 상기 제1 웨이퍼 상에 상기 제2 웨이퍼를 적층시킨다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 예비 반도체 칩들의 상기 제1 및 제2 패드들은 상기 제1 및 제2 웨이퍼들 각각의 중심을 기준으로 90° 회전 했을 때 서로 겹쳐지도록 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 웨이퍼 상에 상기 제2 웨이퍼를 정렬시키는 단계는, 상기 제1 웨이퍼 상에서 상기 제2 웨이퍼를 90° 만큼 회전시키는 단계, 양호한 제1 예비 반도체 칩과 양호한 제2 예비 반도체 칩이 정렬되는 경우의 수를 산출하는 단계, 및 상기 제2 웨이퍼가 360° 회전될 때까지 상기 회전시키는 단계 및 상기 산출하는 단계를 반복하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 방법은, 상기 제2 웨이퍼 상에 다수개의 제3 예비 반도체 칩들을을 포함하는 제3 웨이퍼를 배치시키는 단계, 및 양호한 제1 내지 3 예비 반도체 칩들이 정렬되는 조합을 최대화시키도록 상기 제2 웨이퍼 상에 상기 제3 웨이퍼를 정렬시키는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 방법은 상기 제1 및 제2 웨이퍼들을 다이싱하여 제1 및 제2 반도체 칩들을 갖는 적층 패키지를 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 및 제2 웨이퍼들은 서로 대응하도록 배치되는 다수개의 제1 및 제2 예비 반도체 칩들을 각각 포함하고, 상기 제1 및 제2 예비 반도체 칩들은 서로 대응하는 제1 및 제2 패드들을 각각 포함할 수 있다.
상기 제1 및 제2 웨이퍼들을 기 설정된 각도만큼 상대적으로 회전시킨 후에도, 상기 제1 및 제2 예비 반도체 칩들은 서로 겹쳐질 뿐만 아니라, 상기 제1 및 제2 예비 반도체 칩들의 상기 제1 및 제2 패드들이 서로 겹쳐지도록 배치될 수 있다. 상기 제1 및 제2 웨이퍼들을 기 설정된 각도만큼 회전시킨 후에도, 상기 제1 및 제2 예비 반도체 칩들은 동일한 위치에 존재하는 패드는 동일한 기능을 수행하도록 하는 패드 배열을 가질 수 있다.
따라서, 상기 제1 웨이퍼에 상기 제2 웨이퍼를 본딩하기 전에, 상기 제1 및 제2 웨이퍼들을 상대적으로 회전시켜 이들 사이에서의 불량한 칩과 양호한 칩의 조합을 최소화하도록 상기 제1 웨이퍼 상에 상기 제2 웨이퍼를 정렬시키는 단계를 수행할 수 있다. 그러므로, 웨이퍼 본딩 공정의 수율을 향상시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 적층 패키지를 나타내는 단면도이다.
도 2는 도 1의 제1 반도체 칩을 나타내는 평면도이다.
도 3은 도 1의 제2 반도체 칩을 나타내는 평면도이다.
도 4는 예시적인 실시예들에 따른 적층 패키지의 제조 방법을 나타내는 순서도이다.
도 5a는 도 4의 방법에 의해 형성된 제1 웨이퍼를 나타내는 평면도이다.
도 5b는 도 4의 방법에 의해 형성된 제2 웨이퍼를 나타내는 평면도이다.
도 6은 예시적인 실시예들에 따른 제1 및 제2 웨이퍼들의 정렬 방법을 나타내는 도면이다.
도 7a 내지 도 7d는 도 6의 방법에 따른 제1 및 제2 웨이퍼들의 정렬 상태를 나타내는 평면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 예시적인 실시예들에 따른 적층 패키지를 나타내는 단면도이고, 도 2는 도 1의 제1 반도체 칩을 나타내는 평면도이고, 도 3은 도 1의 제2 반도체 칩을 나타내는 평면도이다.
도 1 내지 도 3을 참조하면, 적층 패키지(100)는 실장 기판(110) 및 실장 기판(110) 상에 적층된 제1 내지 제3 반도체 칩들(200, 300, 400)을 포함할 수 있다.
예시적인 실시예들에 있어서, 실장 기판(110)은 서로 마주보는 상부면과 하부면을 갖는 기판일 수 있다. 예를 들면, 실장 기판(110)은 인쇄회로기판(PCB)일 수 있다. 상기 인쇄회로기판은 내부에 비아들 및 다양한 회로들을 갖는 다층 회로 보드일 수 있다. 또한, 실장 기판(110) 상에는 일반적으로 서로 크기가 다른 로칙 칩들이나 인터포져 또는 메모리 칩 등이 실장될 수 있다.
실장 기판(110)의 상부면 상에는 접속 패드들(120)이 형성되고, 실장 기판(110)의 하부면 상에는 외부 접속 패드들(130)이 형성될 수 있다. 접속 패드(120)는 기판(110)의 상부면 상의 절연막 패턴(도시되지 않음)에 의해 노출되고, 외부 접속 패드(130)는 기판(110)의 하부면 상의 절연막 패턴(132)에 의해 노출될 수 있다.
제1 반도체 칩(200)은 실장 기판(110)의 상부면 상에 실장될 수 있다. 제1 반도체 칩(200)은 다수개의 도전성 연결 부재들(220)을 매개로 하여 실장 기판(110) 상에 실장되고, 실장 기판(110)에 전기적으로 연결될 수 있다. 제2 반도체 칩(300)은 다수개의 도전성 연결 부재들(320)을 매개로 하여 제1 반도체 칩(200) 상에 적층되고, 제1 반도체 칩(200)에 전기적으로 연결될 수 있다. 제3 반도체 칩(300)은 다수개의 도전성 연결 부재들(420)을 매개로 하여 제2 반도체 칩(300) 상에 적층되고, 제2 반도체 칩(300)에 전기적으로 연결될 수 있다. 예를 들면, 상기 도전성 연결 부재는 솔더를 포함할 수 있다.
적층 패키지(100)는 세 개의 반도체 칩들을 포함할 수 있지만, 상기 실장된 반도체 칩들의 개수는 이에 한정되지 않는다. 상기 제1 내지 제3 반도체 칩들은 내부에 형성된 다수개의 회로 소자들을 포함할 수 있다. 상기 회로 소자는 다수개의 메모리 소자들을 포함할 수 있다. 상기 메모리 소자의 예로는 휘발성 반도체 메모리 소자와 비휘발성 반도체 메모리 소자를 들 수 있다. 상기 휘발성 반도체 메모리 소자의 예로는 DRAM, SRAM 등을 들 수 있다. 상기 비휘발성 반도체 메모리 소자의 예로는 EPROM, EEPROM, Flash EEPROM 등을 들 수 있다.
제1 반도체 칩(200)은 제1 기판(202) 및 제1 기판(202)의 마주보는 표면들 상에 형성된 제1 패드들(210)을 포함할 수 있다. 제2 반도체 칩(300)은 제2 기판(302) 및 제2 기판(302)의 마주보는 표면들 상에 형성된 제2 패드들(310)을 포함할 수 있다. 제3 반도체 칩(400)은 제3 기판 및 상기 제3 기판의 마주보는 표면들 상에 형성된 제3 패드들(410)을 포함할 수 있다.
도전성 연결 부재들(220)은 실장 기판(110)의 접속 패드들(120) 및 제1 반도체 칩(200)의 상기 제1 패드들 사이에 배치되고, 제1 반도체 칩(200)은 도전성 연결 부재들(220)을 매개로 하여 실장 기판(110) 상에 적층될 수 있다.
도전성 연결 부재들(320)은 제1 반도체 칩(200)의 제1 패드들(210) 및 제2 반도체 칩(300)의 제2 패드들(310) 사이에 배치되고, 제2 반도체 칩(300)은 도전성 연결 부재들(320)을 매개로 하여 제1 반도체 칩(200) 상에 적층될 수 있다.
도전성 연결 부재들(420)은 제2 반도체 칩(300)의 상기 제2 패드들 및 제3 반도체 칩(400)의 제3 패드들(410) 사이에 배치되고, 제3 반도체 칩(300)은 도전성 연결 부재들(420)을 매개로 하여 제2 반도체 칩(300) 상에 적층될 수 있다.
밀봉 부재(150)는 실장 기판(110) 상에 형성되어 제1 내지 제3 반도체 칩들(200, 300, 400)을 커버하여 외부로부터 보호할 수 있다. 실장 기판(110)의 외부 접속 패드(132) 상에는 솔더 볼들(140)이 배치되고, 적층 패키지(100)는 솔더 볼들(140)을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈을 구성할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 칩(200)은 제1 기판(202)을 관통하는 다수개의 제1 관통 전극들(204)을 포함할 수 있다. 제2 반도체 칩(300)은 제2 기판(302)을 관통하는 다수개의 제2 관통 전극들(304)을 포함할 수 있다. 제3 반도체 칩(400)은 상기 제3 기판을 관통하는 다수개의 제3 관통 전극들(404)을 포함할 수 있다. 제1 내지 제3 관통 전극들(204, 304, 404)에는 통상적으로 TSV(through Silicon via)라 불리는 관통 전극이 사용될 수 있다.
제1 관통 전극들(204)은 제1 패드들(210)에 각각 전기적으로 연결되고, 제2 관통 전극들(304)은 제2 패드들(310)에 각각 전기적으로 연결되고, 제3 관통 전극들(404)은 제3 패드들(410)에 각각 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 내지 제3 반도체 칩들(200, 300, 400)의 표면들로부터 노출된 제1 내지 제3 관통 전극들(204, 304, 404)의 일단부들을 제1 내지 제3 패드들(210, 310, 410)이라 할 수 있다. 이 경우에 있어서, 제1 내지 제3 관통 전극들(204, 304, 404)의 일단부들 상에 상기 도전성 연결 부재들이 각각 배치되어 제1 내지 제3 반도체 칩들(200, 300, 400)을 전기적으로 연결할 수 있다.
이와 다르게, 상기 제1 내지 제3 관통 전극들은 상기 제1 내지 3 패드들을 각각 관통하도록 형성되거나, 상기 제1 내지 제3 패드들은 재배선들을 통해 상기 제1 내지 제3 패드들에 전기적으로 연결되는 재배선 패드들일 수 있다.
제1 내지 제3 관통 전극들(204, 304, 404)은 상기 제1 내지 제3 반도체 칩들의 동작에 필요한 신호 또는 전원의 전달 통로일 수 있다. 상기 신호는 데이터(data) 신호 및 메모리 제어 신호일 수 있다. 예를 들면, 상기 메모리 제어 신호는 어드레스(address) 신호, 커맨드(command) 신호, 또는 클럭(clock) 신호를 포함할 수 있다. 상기 전원은 전원 전압 및 접지 전압을 포함할 수 있다. 따라서, 상기 신호 및 상기 전원은 상기 제1 내지 제3 관통 전극들을 통해 상기 제1 내지 제3 반도체 칩들로 공급될 수 있다.
도 2 및 도 3에 도시된 바와 같이, 제1 반도체 칩(200)의 제1 기판(202)의 일면 상에는 제1 패드들(210)이 배치되고, 제1 반도체 칩(200)을 향하는 제2 반도체 칩(300)의 제2 기판(302)의 일면 상에는 제2 패드들(310)은 제1 패드들(210)에 대응되도록 배치될 수 있다. 도면에 도시되지는 않았지만, 상기 제2 및 제3 패드들 사이의 배치 관계는 상기 제1 및 제2 패드들 사이의 배치 관계와 실질적으로 동일하며, 상기 제3 반도체 칩의 상기 제3 패드들에 관한 반복 설명은 생략하기로 한다.
예시적인 실시예들에 있어서, 제1 및 제2 패드들(210, 310)은 제1 및 제2 반도체 칩들(200, 300)을 상대적으로 기 설정된 각도만큼 회전했을 때 제1 및 제2 패드들(210, 310)이 서로 겹쳐지도록 배치될 수 있다.
제1 패드들(210)은 제1 반도체 칩(200)의 중심(O)에 대하여 점대칭형으로 배치될 수 있다. 제2 패드들(310)은 제2 반도체 칩(300)의 중심(O)에 대하여 점대칭형으로 배치될 수 있다. 예를 들면, 평면도에서 보았을 때, 제1 반도체 칩(200)은 정사각형 형상을 가질 수 있고, 제2 반도체 칩(300)은 제1 반도체 칩(200)과 실질적으로 동일한 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 반도체 칩들(200, 300)의 일면으로부터 노출된 제1 및 제2 관통 전극들(204, 304)의 일단부들을 제1 및 제2 패드들(210, 310)이라 할 수 있다. 이 경우에 있어서, 제1 및 제2 반도체 칩들(200, 300)을 상대적으로 기 설정된 각도만큼 회전했을 때, 평면도에서 보았을 때 제1 및 제2 관통 전극들(204, 304)이 서로 겹쳐지도록 배치될 수 있다.
예를 들면, 제1 및 제2 반도체 칩들(200, 300)의 제1 및 제2 패드들(210, 310)은 제1 및 제2 반도체 칩들(200, 300) 각각의 중심(O)을 기준으로 90° 회전 했을 때 서로 겹쳐지도록 배치될 수 있다. 제1 및 제2 패드들(210, 310)은 제1 및 제2 반도체 칩들(200, 300)을 상대적으로 90°만큼 회전한 후에도 제1 및 제2 패드들(210, 310) 사이(즉, 제1 및 제2 관통 전극들 사이)의 대응 관계가 유지될 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 반도체 칩들(200, 300)의 제1 및 제2 관통 전극들(204, 304)은 신호용 관통 전극들 및 전원용 관통 전극들을 포함할 수 있다. 상기 신호용 관통 전극들은 데이터 신호용 관통 전극들 및 메모리 제어 신호용 관통 전극들을 포함하고, 상기 전원용 관통 전극들은 전원 전압용 관통 전극들 및 접지 전압용 관통 전극들을 포함할 수 있다.
도 2에 도시된 바와 같이, 제1 반도체 칩(200)은 제1 내지 제4 사분면들(Ⅰ~ Ⅳ)에 각각 배치된 제1 데이터 신호용 패드(210_D), 제1 메모리 제어 신호용 패드(210_C), 제1 전원 전압용 패드(210_V) 및 제1 접지 전압용 패드(210_G)를 포함할 수 있다.
여기서, 제1 데이터 신호용 패드(210_D)는 제1 데이터 신호용 관통 전극의 일단부이고, 제1 메모리 제어 신호용 패드(210_C)는 제1 메모리 제어 신호용 관통 전극의 일단부이고, 제1 전원 전압용 패드(210_V)는 제1 전원 전압용 관통 전극의 일단부이고, 제1 접지 전압용 패드(210_G)는 접지 전압용 관통 전극의 일단부일 수 있다.
도 3에 도시된 바와 같이, 제2 반도체 칩(300)은 제1 내지 제4 사분면들(Ⅰ~ Ⅳ)에 각각 배치된 제2 데이터 신호용 패드(310_D), 제2 메모리 제어 신호용 패드(310_C), 제2 전원 전압용 패드(310_V) 및 제2 접지 전압용 패드(310_G)를 포함할 수 있다.
여기서, 제2 데이터 신호용 패드(310_D)는 제2 데이터 신호용 관통 전극의 일단부이고, 제2 메모리 제어 신호용 패드(310_C)는 제2 메모리 제어 신호용 관통 전극의 일단부이고, 제2 전원 전압용 패드(310_V)는 제2 전원 전압용 관통 전극의 일단부이고, 제2 접지 전압용 패드(310_G)는 접지 전압용 관통 전극의 일단부일 수 있다.
제1 반도체 칩(200) 상에 제2 반도체 칩(300)이 적층될 때, 제1 데이터 신호용 패드(210_D), 제1 메모리 제어 신호용 패드(210_C), 제1 전원 전압용 패드(210_V) 및 제1 접지 전압용 패드(210_G)는 제2 데이터 신호용 패드(310_D), 제2 메모리 제어 신호용 패드(310_C), 제2 전원 전압용 패드(310_V) 및 제2 접지 전압용 패드(310_G)와 각각 겹쳐지도록 배치될 수 있다. 또한, 서로 대응하는 상기 제1 및 제2 패드들 사이에는 도전성 연결 부재들(320)이 배치되어 상기 제1 및 제2 관통 전극들을 서로 전기적으로 연결시킬 수 있다.
따라서, 상기 데이터 신호는 상기 제1 및 제2 데이터 신호용 관통 전극들을 통해 상기 제1 및 제2 반도체 칩들 사이에서 전달되고, 상기 메모리 제어 신호는 상기 제1 및 제2 메모리 제어 신호용 관통 전극들을 통해 상기 제1 및 제2 반도체 칩들 사이에서 전달될 수 있다. 상기 전원 전압은 상기 제1 및 제2 전원용 관통 전극들을 통해 상기 제1 및 제2 반도체 칩들 사이에서 전달되고, 상기 접지 전압은 상기 제1 및 제2 접지 전압용 관통 전극들을 통해 상기 제1 및 제2 반도체 칩들 사이에서 전달될 수 있다.
제1 반도체 칩(200)의 중심(O)을 기준으로 반시계 방향으로 360° 회전될 때까지 90°만큼 회전 했을 때, 제1 사분면(Ⅰ) 내의 제1 데이터 신호용 패드(210_D)는 제2 사분면(Ⅱ), 제3 사분면(Ⅲ) 및 제4 사분면(Ⅳ) 내의 제1 데이터 신호용 패드들(210_D)에 순차적으로 겹쳐질 수 있다. 제1 반도체 칩(200)의 중심(O)을 기준으로 시계 방향으로 360° 회전될 때까지 90°만큼 회전 했을 때, 제1 사분면(Ⅰ) 내의 제1 데이터 신호용 패드(210_D)는 제4 사분면(Ⅳ), 제3 사분면(Ⅲ) 및 제2 사분면(Ⅱ) 내의 제1 데이터 신호용 패드들(210_D)에 순차적으로 겹쳐질 수 있다.
제1 반도체 칩(200)의 중심(O)을 기준으로 반시계 방향으로 90°만큼 회전하여 360°회전 했을 때, 제1 사분면(Ⅰ) 내의 제1 메모리 제어 신호용 패드(210_C)는 제2 사분면(Ⅱ), 제3 사분면(Ⅲ) 및 제4 사분면(Ⅳ) 내의 제1 메모리 제어 신호용 패드들(210_C)에 순차적으로 겹쳐질 수 있다. 제1 반도체 칩(200)의 중심(O)을 기준으로 시계 방향으로 90°만큼 회전하여 360°회전 했을 때, 제1 사분면(Ⅰ) 내의 제1 메모리 제어 신호용 패드(210_C)는 제4 사분면(Ⅳ), 제3 사분면(Ⅲ) 및 제2 사분면(Ⅱ) 내의 제1 메모리 제어 신호용 패드들(210_C)에 순차적으로 겹쳐질 수 있다.
제1 반도체 칩(200)의 중심(O)을 기준으로 반시계 방향으로 90°만큼 회전하여 360°회전 했을 때, 제1 사분면(Ⅰ) 내의 제1 전원 전압용 패드(210_V)는 제2 사분면(Ⅱ), 제3 사분면(Ⅲ) 및 제4 사분면(Ⅳ) 내의 제1 전원 전압용 패드들(210_V)에 순차적으로 겹쳐질 수 있다. 제1 반도체 칩(200)의 중심(O)을 기준으로 시계 방향으로 90°만큼 회전하여 360°회전 했을 때, 제1 사분면(Ⅰ) 내의 제1 전원 전압용 패드(210_V)는 제4 사분면(Ⅳ), 제3 사분면(Ⅲ) 및 제2 사분면(Ⅱ) 내의 제1 전원 전압용 패드들(210_V)에 순차적으로 겹쳐질 수 있다.
제1 반도체 칩(200)의 중심(O)을 기준으로 반시계 방향으로 90°만큼 회전하여 360°회전 했을 때, 제1 사분면(Ⅰ) 내의 제1 접지 전압용 패드(210_G)는 제2 사분면(Ⅱ), 제3 사분면(Ⅲ) 및 제4 사분면(Ⅳ) 내의 제1 접지 전압용 패드들(210_G)에 순차적으로 겹쳐질 수 있다. 제1 반도체 칩(200)의 중심(O)을 기준으로 시계 방향으로 90°만큼 회전하여 360°회전 했을 때, 제1 사분면(Ⅰ) 내의 제1 접지 전압용 패드(210_G)는 제4 사분면(Ⅳ), 제3 사분면(Ⅲ) 및 제2 사분면(Ⅱ) 내의 제1 접지 전압용 패드들(210_G)에 순차적으로 겹쳐질 수 있다.
따라서, 제1 반도체 칩(200)을 기 설정된 각도(예를 들면, 90°) 만큼 회전시킨 후에도, 제1 반도체 칩(200)은 동일한 위치에 존재하는 제1 패드(210)는 동일한 기능을 수행하도록 하는 패드 배열을 가질 수 있다. 제2 반도체 칩(300)은 제1 패드들(210)의 패드 배열과 실질적으로 동일한 패드 배열을 가질 수 있다.
이에 따라, 제1 및 제2 반도체 칩들(200, 300)을 상대적으로 기 설정된 각도(90°) 만큼 회전한 후에도, 제1 데이터 신호용 패드(210_D)(또는 제1 데이터 신호용 관통 전극)는 동일한 기능을 수행하는 제2 데이터 신호용 패드(310_D)(또는 제2 데이터 신호용 관통 전극)와 겹쳐지고, 제1 메모리 제어 신호용 패드(210_C)(또는 제1 메모리 제어 신호용 관통 전극)는 동일한 기능을 수행하는 제2 메모리 제어 신호용 패드(310_C)(또는 제2 메모리 제어 신호용 관통 전극)와 겹쳐지고, 제1 전원 전압용 패드(210_V)(또는 제1 전원 전압용 관통 전극)는 동일한 기능을 수행하는 제2 전원 전압용 패드(310_V)(또는 제2 전원 전압용 관통 전극)와 겹쳐지고, 제1 접지 전압용 패드(210_G)(또는 제1 접지 전압용 관통 전극)는 동일한 기능을 수행하는 제2 접지 전압용 패드(310_G)(또는 제2 접지 전압용 관통 전극)와 겹쳐질 수 있다.
이하에서는, 도 1의 적층 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 4는 예시적인 실시예들에 따른 적층 패키지의 제조 방법을 나타내는 순서도이고, 도 5a는 도 4의 방법에 의해 형성된 제1 웨이퍼를 나타내는 평면도이고, 도 5b는 도 4의 방법에 의해 형성된 제2 웨이퍼를 나타내는 평면도이다. 도 6은 예시적인 실시예들에 따른 제1 및 제2 웨이퍼들의 정렬 방법을 나타내는 도면이고, 도 7a 내지 도 7d는 도 6의 회전 각도에 따른 제1 및 제2 웨이퍼들의 정렬 상태를 나타내는 평면도들이다. 도 7a 내지 도 7d는 서로 겹쳐진 상태의 제1 및 제2 웨이퍼들을 나타내는 평면도들이다.
도 4, 도 5a 및 도 5b를 참조하면, 제1 웨이퍼(10) 및 제2 웨이퍼(12)에 다수개의 제1 및 제2 예비 반도체 칩들(13, 14)을 형성한 후(S110), 제1 및 제2 웨이퍼들(10, 12)을 테스트하여 제1 및 제2 예비 반도체 칩들(13, 14)의 불량 여부를 판단한다(S120).
예시적인 실시예들에 있어서, 제1 및 제2 웨이퍼들(10, 12)은 다이 영역 및 절단 영역을 가질 수 있다. 제1 및 제2 예비 반도체 칩들(13, 14)은 상기 다이 영역에 각각 형성될 수 있다. 즉, 상기 예비 반도체 칩들은 상기 절단 영역에 의해 구분될 수 있다. 상기 절단 영역은 이후의 다이싱(dicing) 공정에 의해 절단되어 개별적으로 분리된 반도체 칩들을 형성할 수 있다.
제1 웨이퍼(10)의 제1 예비 반도체 칩들(13)은 제2 웨이퍼(12)의 제2 예비 반도체 칩들(14)과 동일한 배치를 가질 수 있다. 예를 들면, 평면도에서 보았을 때, 제1 예비 반도체 칩들(13)은 정사각형 형상을 가질 수 있다. 제2 예비 반도체 칩(14)은 제1 예비 반도체 칩(13)과 실질적으로 동일한 형상을 가질 수 있다.
따라서, 제1 웨이퍼(10) 상에 제2 웨이퍼(12)를 배치할 때, 제1 및 제2 예비 반도체 칩들(13, 14)은 서로 겹쳐지도록 배치될 수 있다. 또한, 제1 웨이퍼(10) 상에서 제2 웨이퍼(12)를 기 설정된 각도(예를 들면, 90°) 만큼 회전시킨 후에도, 제1 및 제2 예비 반도체 칩들(13, 14)은 서로 겹쳐질 수 있다.
예시적인 실시예들에 있어서, 도 2 및 도 3에 도시된 바와 같이, 제1 예비 반도체 칩(13)은 제1 패드들(210)을 포함할 수 있다. 제2 예비 반도체 칩(14)은 제2 패드들(310)을 포함할 수 있다. 제1 패드들(210)은 제1 예비 반도체 칩(13)의 중심 영역에 배치될 수 있다. 제2 패드들(310)은 제2 예비 반도체 칩(14)의 중심 영역에 배치될 수 있다. 제1 예비 반도체 칩(13)은 다수개의 제1 관통 전극들을 포함할 수 있다. 제2 예비 반도체 칩(14)은 다수개의 제2 관통 전극들(14)을 포함할 수 있다. 예를 들면, 제1 및 제2 패드들(210, 310)은 제1 및 제2 예비 반도체 칩들(200, 300)의 표면들로부터 노출된 제1 및 제2 관통 전극들의 일단부들일 수 있다.
따라서, 제1 웨이퍼(10) 상에 제2 웨이퍼(12)를 배치할 때, 제1 및 제2 예비 반도체 칩들(13, 14)은 서로 겹쳐지도록 배치될 뿐만 아니라, 제1 및 제2 패드들(210, 310) 역시 서로 겹쳐지도록 배치될 수 있다.
또한, 제1 및 제2 웨이퍼들(10, 12)을 기 설정된 각도(예를 들면, 90°) 만큼 상대적으로 회전시킨 후에도, 제1 및 제2 예비 반도체 칩들(13, 14)은 서로 겹쳐질 뿐만 아니라, 제1 및 제2 예비 반도체 칩들(13, 14)의 제1 및 제2 패드들(210, 310)이 서로 겹쳐질 수 있다.
제1 및 제2 웨이퍼들(10, 12)을 기 설정된 각도(90°) 만큼 회전시킨 후에도, 제1 및 제2 예비 반도체 칩들(13, 14)은 동일한 위치에 존재하는 패드는 동일한 기능을 수행하도록 하는 패드 배열을 가질 수 있다.
이어서, 제1 및 제2 웨이퍼들(10, 12)을 테스트하여 제1 및 제2 예비 반도체 칩들(13, 14)의 불량 여부를 판단한다.
도 5a 및 도 5b에 도시된 바와 같이, 테스트 결과에 따라, 제1 웨이퍼(10)는 양호한 제1 예비 반도체 칩들(15) 및 불량한 제1 예비 반도체 칩들(17)을 포함하고, 제2 웨이퍼(12)는 양호한 제2 예비 반도체 칩들(16) 및 불량한 제2 예비 반도체 칩들(18)을 포함할 수 있다. 여기서, 불량한 제1 예비 반도체 칩들(17)의 개수는 7개이고, 불량한 제2 예비 반도체 칩들(18)의 개수는 7개일 수 있다.
도 4, 도 6 내지 도 7d를 참조하면, 양호한 제1 및 제2 예비 반도체 칩들(15, 16)이 정렬되는 조합을 최대화시키도록 제1 웨이퍼(10) 상에 제2 웨이퍼(12)를 정렬시킨다(S120).
먼저, 제1 및 제2 예비 반도체 칩들(13, 14)을 서로 대응시키도록 제1 웨이퍼(10) 상에 제2 웨이퍼(12)를 배치시킬 수 있다. 이어서, 양호한 제1 예비 반도체 칩(15)과 양호한 제2 예비 반도체 칩(16)이 정렬되는 경우의 수를 산출할 수 있다. 도 7a에 도시된 바와 같이, 불량한 제1 예비 반도체 칩(17)과 불량한 제2 예비 반도체 칩(18)은 서로 겹쳐지도록 배치되지 않으므로, 적어도 하나의 불량한 제1 및 제2 예비 반도체 칩들(17, 18)이 정렬된 경우의 수는 14개이다.
이후, 제1 웨이퍼(10) 상에서 상기 제2 웨이퍼를 최초 위치에서 90° 만큼 회전시킨 후, 양호한 제1 예비 반도체 칩(15)과 양호한 제2 예비 반도체 칩(16)이 정렬되는 경우의 수를 산출할 수 있다. 도 7b에 도시된 바와 같이, 적어도 하나의 불량한 제1 및 제2 예비 반도체 칩들(17, 18)을 포함하는 경우의 수는 12개이다.
이어서, 제1 웨이퍼(10) 상에서 제2 웨이퍼(12)가 360° 회전될 때까지 상기 회전시키는 단계 및 상기 산출하는 단계를 반복할 수 있다.
구체적으로, 제1 웨이퍼(10) 상에서 상기 제2 웨이퍼를 최초 위치에서 180° 만큼 회전시킨 후, 양호한 제1 예비 반도체 칩(15)과 양호한 제2 예비 반도체 칩(16)이 정렬되는 경우의 수를 산출할 수 있다. 도 7c에 도시된 바와 같이, 적어도 하나의 불량한 제1 및 제2 예비 반도체 칩들(17, 18)을 포함하는 경우의 수는 12개이다.
제1 웨이퍼(10) 상에서 상기 제2 웨이퍼를 최초 위치에서 270° 만큼 회전시킨 후, 양호한 제1 예비 반도체 칩(15)과 양호한 제2 예비 반도체 칩(16)이 정렬되는 경우의 수를 산출할 수 있다. 도 7d에 도시된 바와 같이, 적어도 하나의 불량한 제1 및 제2 예비 반도체 칩들(17, 18)을 포함하는 경우의 수는 13개이다.
따라서, 제1 웨이퍼(10) 상에서 제2 웨이퍼(12)를 최초 위치에서 90° 또는 180°만큼 회전시켰을 경우, 양호한 제1 예비 반도체 칩(15)과 양호한 제2 예비 반도체 칩(16)이 정렬되는 경우의 수를 최대화시킬 수 있다.
이어서, 양호한 제1 및 제2 예비 반도체 칩들(15, 16)이 정렬되는 경우의 수가 최대인 정렬 상태에서, 제1 웨이퍼(10) 상에 제2 웨이퍼(12)를 적층시킨 후(S130), 제1 및 제2 웨이퍼들(10, 12)을 다이싱하여 양호한 제1 및 제2 반도체 칩들을 갖는 적층 패키지를 형성한다(S140).
제1 및 제2 예비 반도체 칩들(13, 14)의 제1 및 제2 패드들(210, 310) 사이에 도전성 연결 부재들을 배치시킨 후, 제1 및 제2 웨이퍼들(10, 12)을 서로 접착시킬 수 있다. 이후, 제1 및 제2 웨이퍼들(10, 12)을 다이싱하여 개별적으로 분리된 적층된 제1 및 제2 반도체 칩들을 제공할 수 있다.
예시적인 실시예들에 있어서, 제2 웨이퍼(12) 상에 제3 웨이퍼를 적층시킬 수 있다. 상기 제3 웨이퍼는 제2 예비 반도체 칩들(14)에 겹쳐지도록 배치된 다수개의 제3 예비 반도체 칩들을 포함할 수 있다. 상기 제3 반도체 칩은 다수개의 제3 패드들을 포함할 수 있다. 도면에 도시되지는 않았지만, 상기 제2 및 제3 패드들 사이의 배치 관계는 상기 제1 및 제2 패드들 사이의 배치 관계와 실질적으로 동일할 수 있다.
이후, 상기 양호한 제1 내지 3 반도체 칩들이 정렬되는 조합을 최대화시키도록 제2 웨이퍼(12) 상에 상기 제3 웨이퍼를 정렬시킬 수 있다. 이어서, 상기 제1 내지 제3 웨이퍼들을 다이싱하여 개별적으로 분리된 적층된 제1 내지 제3 반도체 칩들을 제공할 수 있다.
도 1을 다시 참조하면, 실장 기판(110)의 상부면 상에 상기 제1 내지 제3 반도체 칩들을 적층시킨 후, 밀봉 부재(150)를 형성하여 상기 제1 내지 반도체 칩들을 외부로부터 보호할 수 있다. 이 후, 실장 기판(110)의 하부면 상의 다수개의 외부 접속 패드들(130) 상에 솔더 볼들(140)을 배치시킨 후, 솔더 볼들(140)을 매개로 하여 반도체 패키지(100)를 모듈 기판(도시되지 않음)에 실장시켜 메모리 모듈(도시되지 않음)을 완성할 수 있다.
예시적인 실시예들에 따르면, 제1 및 제2 웨이퍼들은 서로 대응하도록 배치되는 다수개의 제1 및 제2 예비 반도체 칩들을 각각 포함하고, 상기 제1 및 제2 예비 반도체 칩들은 서로 대응하는 제1 및 제2 패드들을 각각 포함할 수 있다.
상기 제1 및 제2 웨이퍼들을 기 설정된 각도만큼 상대적으로 회전시킨 후에도, 상기 제1 및 제2 예비 반도체 칩들은 서로 겹쳐질 뿐만 아니라, 상기 제1 및 제2 예비 반도체 칩들의 상기 제1 및 제2 패드들이 서로 겹쳐지도록 배치될 수 있다. 상기 제1 및 제2 웨이퍼들을 기 설정된 각도만큼 회전시킨 후에도, 상기 제1 및 제2 예비 반도체 칩들은 동일한 위치에 존재하는 패드는 동일한 기능을 수행하도록 하는 패드 배열을 가질 수 있다.
따라서, 상기 제1 웨이퍼에 상기 제2 웨이퍼를 본딩시키기 전에, 상기 제1 및 제2 웨이퍼들을 상대적으로 회전시켜 이들 사이에서의 불량한 칩과 양호한 칩의 조합을 최소화하도록 상기 제1 웨이퍼 상에 상기 제2 웨이퍼를 정렬시키는 단계를 수행할 수 있다. 그러므로, 웨이퍼 본딩 공정의 수율 손실을 개선할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : 제1 웨이퍼 12 : 제2 웨이퍼
13 : 제1 예비 반도체 칩 14 : 제2 예비 반도체 칩
15 : 양호한 제1 예비 반도체 칩 16 : 양호한 제2 예비 반도체 칩
17 : 불량한 제1 예비 반도체 칩 18 : 불량한 제2 예비 반도체 칩
100 : 적층 패키지 110 : 실장 기판
120 : 접속 패드 130 : 외부 접속 패드
140 : 솔더 볼 150 : 밀봉 부재
200 : 제1 반도체 칩 202 : 제1 기판
204 : 제1 관통 전극 210 : 제1 패드
210_D : 제1 데이터 신호용 패드
210_C : 제1 메모리 제어 신호용 패드
210_V : 제1 전원 전압용 패드 210_G : 제1 접지 전압용 패드
220 : 도전성 연결 부재 300 : 제2 반도체 칩
302 : 제2 기판 304 : 제2 관통 전극
310 : 제2 패드 310_D : 제2 데이터 신호용 패드
310_C : 제2 메모리 제어 신호용 패드
310_V : 제2 전원 전압용 패드 310_G : 제2 접지 전압용 패드
320 : 도전성 연결 부재 400 : 제3 반도체 칩
404 : 제3 관통 전극 410 : 제3 패드

Claims (10)

  1. 제1 및 제2 웨이퍼들에 서로 겹쳐지도록 배치되는 다수개의 제1 및 제2 예비 반도체 칩들을 각각 형성하되, 상기 제1 및 제2 예비 반도체 칩들은 다수개의 제1 및 제2 패드들을 각각 포함하고, 상기 제1 및 제2 패드들은 상기 제1 및 제2 웨이퍼들을 상대적으로 기 설정된 각도만큼 회전했을 때 서로 겹쳐지도록 배치되는 것을 특징으로 단계;
    상기 제1 및 제2 웨이퍼들을 테스트하여 상기 제1 및 제2 예비 반도체 칩들의 불량 여부를 판단하는 단계;
    양호한 제1 및 제2 예비 반도체 칩들이 정렬되는 조합을 최대화시키도록 상기 제1 웨이퍼 상에 상기 제2 웨이퍼를 정렬시키는 단계; 및
    상기 제1 웨이퍼 상에 상기 제2 웨이퍼를 적층시키는 단계를 포함하는 적층 패키지의 제조 방법.
  2. 제 1 항에 있어서, 상기 제1 및 제2 예비 반도체 칩들의 상기 제1 및 제2 패드들은 상기 제1 및 제2 웨이퍼들 각각의 중심을 기준으로 90°회전 했을 때 서로 겹쳐지도록 배치되는 것을 특징으로 하는 적층 패키지의 제조 방법.
  3. 제 1 항에 있어서, 상기 제1 웨이퍼 상에 상기 제2 웨이퍼를 정렬시키는 단계는
    상기 제1 웨이퍼 상에서 상기 제2 웨이퍼를 90°만큼 회전시키는 단계;
    양호한 제1 예비 반도체 칩과 양호한 제2 예비 반도체 칩이 정렬되는 경우의 수를 산출하는 단계; 및
    상기 제2 웨이퍼가 360°회전될 때까지 상기 회전시키는 단계 및 상기 산출하는 단계를 반복하는 단계를 포함하는 것을 특징으로 하는 적층 패키지의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제2 웨이퍼 상에 다수개의 제3 예비 반도체 칩들을 포함하는 제3 웨이퍼를 배치시키는 단계; 및
    양호한 제1 내지 3 예비 반도체 칩들이 정렬되는 조합을 최대화시키도록 상기 제2 웨이퍼 상에 상기 제3 웨이퍼를 정렬시키는 단계를 더 포함하는 것을 특징으로 하는 적층 패키지의 제조 방법.
  5. 제 1 항에 있어서, 상기 제1 및 제2 웨이퍼들을 다이싱하여 제1 및 제2 반도체 칩들을 갖는 적층 패키지를 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층 패키지의 제조 방법.
  6. 제 1 항에 있어서, 상기 제1 및 제2 패드들을 상기 제1 및 제2 예비 반도체 칩들의 중심 영역들에 각각 배치되는 적층 패키지의 제조 방법.
  7. 제 1 항에 있어서, 상기 제1 및 제2 패드들은 상기 제1 및 제2 예비 반도체 칩들 각각의 중심에 대하여 점대칭형으로 배치되는 것을 특징으로 하는 적층 패키지의 제조 방법.
  8. 제 1 항에 있어서, 상기 제1 웨이퍼 상에 상기 제2 웨이퍼를 적층시키는 단계는 상기 제1 및 제2 패드들 사이에 다수개의 도전성 연결 부재들을 개재시키는 것을 포함하는 적층 패키지의 제조 방법.
  9. 제 1 항에 있어서, 상기 제1 예비 반도체 칩은 다수개의 제1 관통 전극들을 포함하고, 상기 제2 예비 반도체 칩은 다수개의 제2 관통 전극들을 포함하는 것을 특징으로 하는 적층 패키지의 제조 방법.
  10. 제 9 항에 있어서, 상기 제1 및 제2 패드들은 상기 제1 및 제2 예비 반도체 칩들의 표면들로부터 노출된 상기 제1 및 제2 관통 전극들의 일단부들인 것을 특징으로 하는 적층 패키지의 제조 방법.
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