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KR102105116B1 - 유전체 게이트 위의 콘택트를 갖는 finfet 디바이스를 위한 구조체 및 방법 - Google Patents

유전체 게이트 위의 콘택트를 갖는 finfet 디바이스를 위한 구조체 및 방법 Download PDF

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KR102105116B1
KR102105116B1 KR1020180103669A KR20180103669A KR102105116B1 KR 102105116 B1 KR102105116 B1 KR 102105116B1 KR 1020180103669 A KR1020180103669 A KR 1020180103669A KR 20180103669 A KR20180103669 A KR 20180103669A KR 102105116 B1 KR102105116 B1 KR 102105116B1
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KR
South Korea
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feature
gate
dielectric
fin active
active region
Prior art date
Application number
KR1020180103669A
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Inventor
팡 첸
존 지 리오
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Publication date
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    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
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    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
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    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
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    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
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    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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Abstract

본 발명은 반도체 구조의 일실시형태를 제공한다. 반도체 구조체는, 반도체 기판으로부터 돌출된 제1 핀 액티브 영역 및 제2 핀 액티브 영역; 상기 반도체 기판 내에 형성되고, 상기 제1 핀 액티브 영역과 제2 핀 액티브 영역 사이에 개재된 격리 피쳐; 상기 격리 피쳐 상에 배치된 유전체 게이트; 상기 제1 핀 액티브 영역 상에 배치된 제1 게이트 스택 및 상기 제2 핀 액티브 영역 상에 배치된 제2 게이트 스택; 상기 제1 핀 액티브 영역 내에 형성되고, 상기 제1 게이트 스택과 상기 유전체 게이트 사이에 개재된 제1 소스/드레인 피쳐; 상기 제2 핀 액티브 영역 내에 형성되고, 상기 제2 게이트 스택과 상기 유전체 게이트 사이에 개재된 제2 소스/드레인 피쳐; 및 제1 ILD(inter-level dielectric) 물질 층 내에 형성되고, 상기 제1 및 제2 소스/드레인 피쳐 상에 랜딩(landing)되고, 상기 유전체 게이트 위로 연장되는 콘택트 피쳐를 포함한다.

Description

유전체 게이트 위의 콘택트를 갖는 FINFET 디바이스를 위한 구조체 및 방법{STRUCTURE AND METHOD FOR FINFET DEVICE WITH CONTACT OVER DIELECTRIC GATE}
집적 회로는 16nm, 9nm, 및 7nm와 같이 더 작은 피쳐(feature) 사이즈를 가진 첨단 기술로 발전했다. 이러한 첨단 기술에서는 디바이스(트랜지스터 등)가 줄어들므로 접점 대 게이트 브리징(contact to gate bridging)과 같은 다양한 문제가 발생한다. 또한, 핀 액티브 영역을 갖는 3차원 트랜지스터가 디바이스 성능 향상을 위해 종종 요구된다. 핀 액티브 영역 상에 형성된 이들 3차원 전계 효과 트랜지스터(FET)는 FinFET로도 지칭된다. FinFET은 평면 FET보다 작은 S/D 영역을 유도하는 쇼트 채널 제어를 위해 좁은 핀 폭을 갖는 것이 바람직하다. 이것은 S/D 랜딩 마진(landing margin)과의 접촉을 더욱 저하시킨다. 디바이스 사이즈의 축소와 함께, 접촉 사이즈는 고밀도 게이트 피치 요구 사항에 따라 지속적으로 축소되었다. 접촉 저항에 영향을주지 않으면서 접촉 사이즈를 줄이기 위해서는, 재료 통합, 프로세싱 및 디자인 제한 등의 과제가 있다. 다른 문제로는 라인 엔드 쇼트닝(line-end shortening) 및 라인 엔드(line-end)에서 라인 엔드 브리징(line-end bridging)까지 포함되어 있어, 콘택트-투-핀 액티브 커넥션 오프닝(contact-to-fin active connection opening) 또는 콘택트-투-콘택트 누설(contact-to-contact leakage)(브리징)로 이어진다. 라인 엔드 쇼트닝을 감소시키려면, 셀 사이즈에 영향을 미치거나 주어진 셀 피치에서 브리징을 유발할 수 있는 라인 엔드에서의 광 근접 보정(optical proximity correction; OPC)에 의한 보다 넓은 공간 규칙(wider space rule) 또는 보다 적극적인 재 형성(aggressive reshaping)이 필요하다. 핀 액티브 영역이 매우 좁기 때문에 이것은 핀 트랜지스터에서 더욱 악화되고 있다. 특히, 논리 회로 또는 메모리 회로에서, 일부 로컬 상호 접속 피쳐는 회로 밀도를 잃지 않으면서 더 나은 상호 접속을 갖는 것이 바람직하다. 따라서, 회로 성능 및 신뢰성을 향상시키기 위해, 이들 문제를 해결하기 위한 핀 트랜지스터 및 콘택트 구조를 위한 구조체 및 방법이 필요하다.
본 발명은 반도체 구조의 일실시형태를 제공한다. 반도체 구조체는, 반도체 기판으로부터 돌출된 제1 핀 액티브 영역 및 제2 핀 액티브 영역; 상기 반도체 기판 내에 형성되고, 상기 제1 핀 액티브 영역과 제2 핀 액티브 영역 사이에 개재된 격리 피쳐; 상기 격리 피쳐 상에 배치된 유전체 게이트; 상기 제1 핀 액티브 영역 상에 배치된 제1 게이트 스택 및 상기 제2 핀 액티브 영역 상에 배치된 제2 게이트 스택; 상기 제1 핀 액티브 영역 내에 형성되고, 상기 제1 게이트 스택과 상기 유전체 게이트 사이에 개재된 제1 소스/드레인 피쳐; 상기 제2 핀 액티브 영역 내에 형성되고, 상기 제2 게이트 스택과 상기 유전체 게이트 사이에 개재된 제2 소스/드레인 피쳐; 및 제1 ILD(inter-level dielectric) 물질 층 내에 형성되고, 상기 제1 및 제2 소스/드레인 피쳐 상에 랜딩(landing)되고, 상기 유전체 게이트 위로 연장되는 콘택트 피쳐를 포함한다.
본 발명의 양상은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)는 비례적으로 도시되어 있지 않다는 것을 강조한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시형태에서 본 개시의 다수의 양태에 따라 구성된 반도체 구조체를 제조하는 방법의 플로우차트이다.
도 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 11a, 및 12a는 일부 실시형태에 따라 구성된 다수의 제조 스테이지에서의 반도체 구조체의 상면도이다.
도 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b, 10b, 11b, 및 12b는 일부 실시형태에 따라 구성된 다수의 제조 스테이지에서의 반도체 구조체의 단면도이다.
도 13 및 도 14는 다수의 실시형태에 따라 구성된 반도체 구조체의 단면도이다.
도 15 및 도 16은 다수의 실시형태에 따라 구성된 반도체 구조체의 게이트 스택의 단면도이다.
도 17은 일부 실시형태에서 본 개시의 다수의 양태에 따라 구성된 반도체를 제조하는 방법의 플로우차트이다.
도 18 및 도 19는 일부 실시형태에 따라 구성된 다수의 제조 스테이지에서의 반도체 구조체의 단면도이다.
도 20은 일부 실시형태에 따라 구성된 반도체 구조체의 단면도이다.
도 21은 일부 실시형태에 따라 구성된 반도체 구조체의 단면도이다.
이하의 설명은 다양한 실시형태의 상이한 피쳐를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공하는 것으로 이해될 것이다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 또한, 본 발명은 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다. 또한, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐에 인터포징(interposing)하는 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다.
도 1은 일부 실시형태에 따라 구성된 인접 트랜지스터를 결합하는 로컬 상호 접속 피쳐 및 트랜지스터를 구비한 반도체 구조체(200)를 제조하기 위한 플로우차트(100)이다. 도 2a 내지 도 12b는 다수의 제조 스테이지에서 반도체 구조체(200)의 상면도 또는 단면도이다. 본 실시형태에서, 반도체 구조체(200)는 핀 트랜지스터 및 인접 트랜지스터를 결합하는 로컬 상호 접속 피쳐를 포함한다. 반도체 구조체(200) 및 그 제조 방법(100)은 집합적으로 도 1 내지 도 15를 참조하여 이하에 설명된다.
도 2a 및 도 2b를 참조하면, 방법(100)은 반도체 기판(202)을 제공함으로써 블록 102로 시작한다. 도 2a는 일부 실시형태에 따른 반도체 구조체(200)의 점선(AA')을 따른 단면도이다. 반도체 기판(202)은 실리콘을 포함한다. 일부 다른 실시형태에서, 기판(202)은 게르마늄, 실리콘 게르마늄, 또는 다른 적절한 반도체 물질을 포함한다. 기판(202)은, 대안적으로 다이아몬드 또는 게르마늄 등의 일부 다른 적합한 기본 반도체; 실리콘 탄화물(silicon carbide), 인듐 비소화물(indium arsenide), 또는 인듐 인화물(indium phosphide) 등의 적합한 화합물 반도체; 또는 실리콘 게르마늄 탄화물(silicon germanium carbide), 갈륨 비소 인화물(gallium arsenic phosphide) 또는 갈륨 인듐 인화물(gallium indium phosphide) 등의 적합한 합금 반도체로 이루어질 수 있다.
반도체 기판(202) 또한 n 웰 및 p 웰 등의 다수의 도핑 영역을 포함한다. 일실시형태에서, 반도체 기판(202)은 에피택시(epitaxy)(또는 epi) 반도체층을 포함한다. 다른 실시형태에서, 반도체 기판(202)은 SIMOX(separation by implanted oxygen)라 불리는 기술 등의 적절한 기술에 의해 형성되는 아이솔레이션(isolation)을 위해 매립된 유전 물질층(buried dielectric material layer)을 포함한다. 일부 실시형태에서, 기판(202)은 SOI(silicon on insulator) 등의 절연체 상의 반도체가 될 수 있다.
도 2a 및 도 2b를 계속 참조하면, 방법(100)은 반도체 기판(202) 상의 STI(shallow trench isolation) 피쳐(204)를 형성함으로써 동작(104)으로 진행한다. 일부 실시형태에서, STI 피쳐(204)는, 트렌치를 형성하기 위해 에칭하는 것, 트렌치를 유전체 물질로 충전하는 것, 및 초과 유전체 물질을 제거하고 상부 표면을 평탄화하기 위해 연마하는(polishing) 것에 의해 형성된다. 리소그래피 패터닝 및 에칭에 의해 형성되는 소프트 마스크 또는 하드 마스크의 개구를 통해 반도체 기판(202) 상에 하나 이상의 에칭 프로세스가 수행된다. STI 피쳐(204)의 형성은 일부 실시형태에 따라 추가로 후술된다.
본 실시예에서, 하드 마스크가 기판(202) 상에 성막되고, 리소그래피 프로세스에 의해 패터닝된다. 하드 마스크 층은 반도체 산화물, 반도체 질화물, 반도체 산질화물, 및/또는 반도체 탄화물 등의 유전체를 포함하고, 실시형태에서, 하드 마스크 층은 실리콘 산화물 막 및 실리콘 질화물 막을 포함한다. 하드 마스크 층은 열적 성장, 원자층 증착(atomic layer deposition; ALD), 화학적 기상 증착(chemical vapor deposition; CVD), 고밀도 플라즈마 CVD(high density plasma CVD; HDP-CVD), 다른 적합한 성막 프로세스에 의해 형성될 수 있다.
핀 구조체를 규정하는데 사용되는 포토레지스트 층(또는 레지스트)은 하드 마스크 층 상에 형성될 수 있다. 레지스트 층은, 층이 자외선(UV) 광, DUV(deep UV) 광, 또는 EUV(extreme UV) 광 등의 광에 노출될 때 특성 변화를 초래하는 감광성 물질을 포함한다. 이러한 특성 변화는 언급된 현상 프로세스에 의해 레지스트 층의 노출 부분 또는 비노출 부분을 선택적으로 제거하는데 사용될 수 있다. 패터닝된 레지스트 층을 형성하기 위한 이러한 절차는 리소그래픽 패터닝이라고도 지칭된다.
일 실시형태에서, 레지스트 층은 리소그래피 프로세스에 의해 반도체 구조체(200) 위에 배치된 포토레지스트 물질의 일부를 남기도록 패터닝된다. 레지스트를 패터닝한 후에, 하드 마스크 층을 개방하기 위해 반도체 구조체(200) 상에 에칭 프로세스가 수행되고, 이에 따라 레지스트 층으로부터 하드 마스크 층으로 패턴이 전사된다. 남겨진 레지스트 층은 하드 마스크 층을 패터닝한 후에 제거될 수 있다. 리소그래피 프로세스는 레지스트 층의 스핀-온 코팅(spin-on coating), 레지스트 층의 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 레지스트 층의 현상, 린스, 및 건조(예컨대, 하드 베이킹(hard baking))를 포함한다. 대안 적으로, 리소그래피 프로세스는 마스크없는 포토리소그래피, 전자 빔 기록, 및 이온 빔 기록과 같은 다른 방법에 의해 구현, 보완, 또는 대체될 수 있다. 하드 마스크 층을 패터닝하기 위한 에칭 프로세스는 습식 에칭, 건식 에칭, 또는 이들의 조합을 포함할 수 있다. 에칭 프로세스는 다수의 에칭 단계를 포함할 수 있다. 예컨대, 하드 마스크 층 내의 실리콘 산화물 막은 희석된 플루오르화 수소 용액에 의해 에칭될 수 있고, 하드 마스크 층 내의 실리콘 질화물 막은 인산 용액에 의해 에칭될 수 있다.
그 다음, 패터닝된 하드 마스크 층에 의해 커버되지 않은 기판(102)의 부분들을 에칭하기 위한 에칭 프로세스가 이어질 수 있다. 패터닝된 하드 마스크 층은 기판(202)을 패터닝하기 위한 에칭 프로세스 동안 에칭 마스크로서 사용된다. 에칭 프로세스는 건식 에칭, 습식 에칭, 및/또는 다른 에칭 방법들(예컨대, 반응 이온 에칭(reactive ion etching; RIE)) 등의 임의의 적합한 에칭을 포함할 수 있다. 일부 실시형태에서, 에칭 프로세스는, 디바이스 성능과 패턴 밀도의 향상을 위해 기판을 에칭하여 특정 트렌치 프로파일을 갖는 트렌치를 형성하도록 디자인된 상이한 에칭 화학물질에 의한 다수의 에칭 단계를 포함한다. 일부 실시예에서, 기판의 반도체 물질은 불소계 에칭제를 사용하는 건식 에칭 프로세스에 의해 에칭될 수 있다. 특히, 기판에 적용되는 에칭 프로세스는 기판이 부분적으로 에칭되도록 제어된다. 이것은 에칭 시간을 제어하거나 다른 에칭 파라미터(들)를 제어함으로써 달성될 수 있다. 에칭 프로세스 후에, 액티브 영역을 갖는 핀 구조체(206)가 기판(102) 상에 규정되고, 기판(102)으로부터 연장된다.
STI 피쳐(204)를 형성하기 위해 트렌치에 하나 이상의 유전체 물질이 충전된다. 적절한 충전 유전체 물질은, 반도체 산화물, 반도체 질화물, 반도체 산질화물, 플루오르화 실리카 유리(fluorinated silica glass; FSG), 로우 k 유전체 물질 및/또는 이들의 조합을 포함한다. 다수의 실시형태에서, 유전체 물질은, HDP-CVD 프로세스, SACVD(sub-atmospheric CVD) 프로세스, HARP(high-aspect ratio process), FCVD(flowable CVD), 및/또는 스핀-온 프로세스(spin-on process)를 사용하여 성막된다.
유전체 물질의 성막 후에는 초과 유전체 물질을 제거하고 반도체 구조체의 상부 표면을 평탄화하기 위한 화학적 기계적 연마/평탄화(chemical mechanical polishing/planarization; CMP) 프로세스가 이어질 수 있다. CMP 프로세스는, 반도체 층(202)이 연마되는 것을 방지하기 위한 연마 정지 층으로서 하드 마스크 층을 사용할 수 있다. 이 경우에, CMP 프로세스는 하드 마스크를 완전히 제거한다. 대안적으로, 하드 마스크가 에칭 프로세스에 의해 제거될 수 있다. 다른 실시형태에서, 하드 마스크 층의 일부분은 CMP 프로세스 후에 남아 있다.
도 3a 및 도 3b를 참조하면, 방법(100)은 다수의 핀 액티브 영역(또는 핀 피쳐)를 가진 핀 구조체(206)를 형성함으로써 동작(106)으로 진행한다. 도 3a는 상면도이고, 도 3b는 일부 실시형태에 따른 반도체 구조체(200)의 점선(AA')을 따른 단면도이다. 동작(106)은 핀 액티브 영역(206)이 STI 피쳐(204)로부터 돌출되도록 STI 피쳐(204)를 리세싱하는 것을 포함한다. STI 피쳐(204)을 선택적으로 에치 백(etch back)하기 위해 리세싱 프로세스는 하나 이상의 에칭 단계(건식 에칭, 습식 에칭, 또는 이들의 조합)를 사용한다. 예컨대, STI 피쳐(204)가 실리콘 산화물인 경우에 에칭하는데 플루오르화 수소산을 사용하는 습식 에칭 프로세스가 사용될 수 있다. 핀 액티브 영역들(206)은 제1 방향(X 방향)에서 서로 이격된다(spaced). 핀 액티브 영역들(206)은 긴 형상(enlongated shape)을 갖고 X 방향을 따라 배향된다. 제2 방향(Y 방향)은 X 방향에 수직이다. X축 및 Y축은 반도체 기판(2020의 상부 표면(207)을 규정한다.
현재 스테이지 또는 동작(106) 전에 n 웰 및 p 웰 등의 다수의 도핑 웰(doped well)을 형성하기 위해 반도체 영역에 다수의 도핑 프로세스가 적용될 수 있다. 반응 이온 주입에 의해 반도체 기판에서 다수의 도핑 웰이 형성될 수 있다.
도 4a 및 도 4b를 참조하면, 방법(100)은 반도체 기판(202) 상에 다수의 더미 게이트 스택(208)을 형성함으로써 동작(108)으로 진행한다. 도 4a는 상면도이고, 도 4b는 일부 실시형태에 따른 반도체 구조체(200)의 점선(AA')을 따른 단면도이다. 본 실시형태에서, 더미 게이트 스택(208)은 도 4a 및 도 4b에 예시된 바와 같이 병렬로 성막된 3개의 게이트 스택을 포함한다. 더미 게이트 스택(208)은 긴 형상을 갖고 제2 방향(Y 방향)으로 배향된다. 게이트 스택들(208) 각각은 다수의 핀 액티브 영역(206) 위에 배치될 수 있다. 특히, 일부 더미 게이트 스택(208)은 핀 액티브 영역(206) 상에 형성되고, 일부 더미 게이트 스택(208)은 STI 피쳐(204) 상에 형성된다. 일부 실시형태에서, 이 게이트 스택이 핀 액티브 영역(2060 상에 부분적으로 랜딩되고 STI 피쳐(204) 상에 부분적으로 랜딩되도록 핀 액티브 영역(206)의 단부(end) 상에 하나 이상의 더미 게이트 스택이 배치된다. 이 엣지(edge)들은 엣지 효과를 감소시키고 전체 디바이스 성능을 향상시키기 위해 더미 구조체로서 구성된다.
더미 게이트 스택들(208)은 각각 게이트 유전체 층 및 게이트 전극을 포함할 수 있다. 게이트 유전체 층은, 실리콘 산화물 등의 유전체 물질을 포함하고, 게이트 전극은 폴리실리콘 등의 도전성 물질을 포함한다. 게이트 스택(208)의 형성은 게이트 물질(본 실시예에서 폴리실리콘을 포함함)을 성막하는 단계; 및 리소그래픽 프로세스 및 에칭에 의해 게이트 물질을 패터닝하는 단계를 포함한다. 게이트 하드 마스크는 게이트 물질 상에 형성될 수 있고 게이트 스택의 형성 중에 에칭 마스크로서 사용된다. 게이트 하드 마스크는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 다른 적합한 물질, 및/또는 이들의 조합과 같은 임의의 적합한 물질을 포함할 수 있다. 일 실시형태에서, 게이트 하드 마스크는 실리콘 산화물 및 실리콘 질화물 등의 다수의 막을 포함한다. 일부 실시형태에서, 더미 게이트 스택을 형성하기 위한 패터닝 프로세스는 리소그래피 프로세스에 의해 하드 마스크 상에 패터닝된 레지스트 층을 형성하는 단계; 에칭 마스크로서 패터닝된 레지스트 층을 사용하여 하드 마스크를 에칭하는 단계; 및 패터닝된 하드 마스크를 에칭 마스크로서 사용하여 게이트 스택(208)을 형성하기 위해 게이트 물질을 에칭하는 단계를 포함한다.
하나 이상의 게이트 측벽 피쳐(또는 게이트 스페이서)(210)는 게이트 스택(208)의 측벽 상에 형성된다. 게이트 스페이서(210)는 후속하여 형성된 소스/드레인 피쳐를 오프셋하는데 사용될 수 있고 소스/드레인 구조체 프로파일을 디자인하거나 수정하는데 사용될 수 있다. 게이트 스페이서(210)는 반도체 산화물, 반도체 질화물, 반도체 탄화물, 반도체 산질화물, 다른 적합한 유전체 물질, 및/또는 이들의 조합과 같은 임의의 적합한 유전체 물질을 포함할 수 있다. 게이트 스페이서(210)는 2개의 막(실리콘 산화물 막 및 실리콘 질화물 막) 또는 3개의 막(실리콘 산화물 막; 실리콘 질화물 막; 및 실리콘 산화물 막)과 같은 다수의 막을 가질 수 있다. 게이트 스페이서(210)의 형성은 성막 및 건식 에칭과 같은 이방성 에칭을 포함한다.
다수의 전계 효과 트랜지스터(FET)를 위한 핀 액티브 영역에 게이트 스택(208)이 구성되고, 이에 따라 FinFET이라고도 불린다. 일부 실시예에서, 전계 효과 트랜지스터는 n 타입 트랜지스터 및 p 타입 트랜지스터를 포함한다. 다른 실시예에서, 전계 효과 트랜지스터는 로직 회로, 메모리 회로(하나 이상의 SRAM(static random access memory) 셀), 또는 다른 적합한 회로를 형성하도록 구성된다. 또한, 게이트 스택은 패턴 밀도 균일성을 증가시키고 제조 품질을 향상시키도록 구성된다.
도 5a 및 도 5b를 참조하면, 방법(100)은 각각의 FinFET에 대하여 다수의 소스 및 드레인 피쳐(212)를 형성함으로써 동작(110)으로 진행한다. 도 5a 및 도 5b는 일부 실시형태에 따른 반도체 구조체(200)의 점선(AA')을 따른 상면도 및 단면도이다. 소스 및 드레인 피처(212)는 광 도핑 드레인(light doped drain; LDD) 피쳐, 및 고농도 도핑(heavily doped) 소스 및 드레인(S/D) 모두를 포함할 수 있다. 예컨대, 각 전계 효과 트랜지스터는 각각의 핀 액티브 영역 상에 형성되고 게이트 스택(208)이 개재된(interposed) 소스 및 드레인 피쳐를 포함한다. 채널은 게이트 스택의 아래에 있고 소스 피쳐와 드레인 피쳐 사이에 걸쳐 있는 부분에서의 핀 액티브 영역에 형성된다.
상승된 소스/드레인 피쳐는 향상된 캐리어 이동도 및 디바이스 성능을 갖는 변형 효과(strain effect)를 위한 선택적 에피택시 성장에 의해 형성될 수 있다. 게이트 스택(208) 및 게이트 스페이서(210)는 소스/드레인 피쳐(212)를 소스/드레인 영역으로 제한한다(constrain). 일부 실시형태에서, 소스/드레인 피쳐(212)는 하나 이상의 에피택시 또는 에피택셜(에피) 프로세스에 의해 형성되어, Si 피쳐, SiGe 피쳐, SiC 피쳐, 및/또는 다른 적합한 피쳐가 핀 액티브 영역(206) 상에 결정질 상태로 성장한다. 대안적으로, 에피택시 성장 전에 소스/드레인 영역을 리세싱하기 위해 에칭 프로세스가 적용된다. 적합한 에피택시 프로세스는 CVD 성막 기술[예컨대, VPE(vapor-phase epitaxy) 및/또는 UHV-CVD(ultra-high vacuum CVD)], 분자빔 에피택시(molecular beam epitaxy), 및/또는 다른 적합한 프로세스를 포함한다. 에피택시 프로세스는 핀 구조체(206)의 조성과 상호작용하는 기체 및/또는 액체 전구체를 사용할 수 있다.
소스/드레인 피쳐(212)는, 붕소 또는 BF2와 같은 p 타입 도펀트; 인 또는 비소와 같은 n 타입 도펀트; 및/또는 이들의 조합을 포함하는 다른 적합한 도펀트를 포함하는 도핑 종들을 도입함으로써 에피택시 프로세스 동안 인-시투 도핑될(in-situ doped) 수 있다. 소스/드레인 피쳐(212)가 인 시투 도핑되지 않으면, 소스/드레인 피쳐(212)에 대응하는 도펀트를 도입하기 위해 주입 프로세스(즉, 정션 임플란트 프로세스(junction implant process))가 수행된다. 실시형태에서, nFET 내의 소스/드레인 피쳐(212)는 인으로 도핑된 SiC 또는 Si를 포함하고, pFET 내의 소스/드레인 피쳐(212)는 붕소로 도핑된 Ge 또는 SiGe를 포함한다. 일부 다른 실시형태에서, 상승된 소스/드레인 피쳐(212)는 하나보다 많은 반도체 물질 층을 포함한다. 예컨대, 실리콘 게르마늄 층은 소스/드레인 영역 내의 기판 상에 에피택셜 성장되고, 실리콘 층은 실리콘 게르마늄 층 상에 에피택셜 성장된다. 소스/드레인 피쳐(110)를 활성화시키기 위해 하나 이상의 어닐링 프로세스가 이후에 수행될 수 있다. 적합한 어닐링 프로세스는 급속 열 어닐링(rapid thermal annealing; RTA), 레이저 어닐링 프로세스, 다른 적합한 어닐링 기술, 또는 이들의 조합을 포함한다.
소스/드레인 피쳐(212)는 게이트 스택(208)의 양 사이드(side) 상에 배치된다. 채널(또는 채널 영역)(213)은 핀 액티브 영역(206) 상에서 규정된다. 채널(213)은 대응하는 게이트 스택(208) 아래에 있고, 적절한 도핑 농도 및 도핑 프로파일로 소스/드레인 피쳐(212) 사이에 개재된다. 예컨대, 채널(213)은 p 타입 도핑(또는 n 타입 도핑)되고, 대응하는 소스/드레인 피쳐(212)는 n 타입 도핑(또는 p 타입 도핑)된다. 채널(213)은 이온 주입 등에 의해 적합한 도펀트를 도입하기 위해 하나 이상의 단계를 통해 형성된다.
도 6a 및 도 6b를 참조하면, 방법은 소스/드레인 피쳐(212)를 커버하는 기판 상에 제1 ILD(inter-level dielectric matrial) 층(214)이 형성되는 동작(112)으로 진행한다. 도 6a 및 도 6b는 일부 실시형태에 따른 반도체 구조체(200)의 점선(AA')을 따른 상면도 및 단면도이다. 소스/드레인 피처들(212) 및 핀 활성 영역들(206)은, ILD 층(214)과 같은 상부 피처들에 덮여 있기 때문에, 도 6a 및 그 다음 도면들에서 상면도에서 점선으로 도시된다. ILD 층(214)은 더미 게이트 스택(208) 및 게이트 스페이서(210)를 둘러싸며, 게이트 스택(208)이 제거되고 결과적인 캐비티(cavity)(게이트 트렌치라고도 지칭됨)에 대체 게이트가 형성될 수 있게 한다. 따라서, 이러한 실시형태에서, ILD 층(214)의 형성 후에 게이트 스택(208)이 제거된다. ILD 층(214)은 또한, 반도체 구조체(200)의 다수의 디바이스를 전기적으로 상호 접속시키는 전기 상호 접속 구조체의 부분(part)가 될 수 있다. 이러한 실시형태에서, ILD 층(214)은 도전성 트레이스(conductive trace)를 지지하고 격리시키는 절연체(insulator)로서 기능한다. ILD 층(214)은 반도체 산화물, 반도체 질화물, 반도체 산질화물, 다른 적합한 유전체 물질, 또는 이들의 조합과 같은 임의의 적합한 유전체 물질을 포함할 수 있다. 일부 실시형태에서, ILD 층(214)의 형성은 성막 및 평탄화된 상부 표면을 제공하기 위한 CMP를 포함한다.
도 7a, 도 7b, 도 8a, 및 도 8b를 참조하면, 방법은 게이트 교체를 위한 동작(114)로 진행한다. 더미 게이트 스택(208)의 일부는 하이 k 유전체 및 금속을 가진 게이트 스택에 의해 교체되고, 이에 따라 하이 k 금속 게이트 스택으로도 지칭된다. 도 7a 및 도 7b는 더미 게이트(208)가 제거된 후에 반도체 구조체(200)의 점섬(AA')을 따른 상면도 및 단면도이고, 도 8a 및 도 8b는 일부 실시형태에 따라 하이 k 금속 게이트 스택이 형성된 후에 반도체 구조체(200)의 점섬(AA')을 따른 상면도 및 단면도이다.
더미 게이트(208)의 일부(또는 서브셋(subset))만이 하이 k 금속 게이트 스택으로 교체되고 다른 부분(또는 다른 서브셋)은 유전체 게이트로 교체된다. 본 실시형태에서, 핀 액티브 영역(206) 상에 형성된 2개의 더미 게이트(208)는 하이 k 금속 게이트 스택으로 교체되고, STI 피쳐(204) 상에 형성된 더미 게이트 스택(208)은 유전체 게이트로 교체된다. 게이트 교체 프로세스는 에칭, 성막, 및 연마를 포함할 수 있다. 예시를 위한 본 실시예에서, 도 7a 및 도 7b에 도시된 바와 같이, 2개의 더미 게이트 스택(208)이 선택적으로 제거되고, 이에 따라 게이트 트렌치(216)가 얻어진다. 일부 실시형태에서, 리소그래피 프로세스에 의해 ILD 층(214) 및 더미 게이트 스택(208) 상에 포토레지스트 층이 형성된다. 포토레지스트 층은 교체를 위해 제거될 더미 게이트 스택을 노출시키는 개구를 포함한다. 그 후에, 더미 게이트 스택(208)은 에칭 마스크로서 포토레지스트 층을 사용하여 습식 에칭 등의 에칭 프로세스에 의해 선택적으로 제거된다. 에칭 프로세스는, 더 많은 물질이 존재하는 경우 더미 게이트 스택을 제거하기 위해 다수의 에칭 단계를 포함할 수 있다.
대체 실시형태에서, 하드 마스크(218)는 ILD 층(214) 및 더미 게이트 스택(208) 상에 성막되고, 추가적으로 리소그래피 프로세스에 의해 패터닝된다. 패터닝된 하드 마스크(218)는 교체를 위해 제거될 더미 게이트 스택을 노출시키는 개구를 포함한다. 그 후에, 더미 게이트 스택(208)은 습식 에칭 등의 에칭 프로세스에 의해 선택적으로 제거된다. 에칭 프로세스는, 더 많은 물질이 존재하는 경우 더미 게이트 스택을 제거하기 위해 다수의 에칭 단계를 포함할 수 있다. 하드 마스크(218)의 형성은 CVD 등의 성막을 포함한다. 하드 마스크(218)는, 콘택트 개구를 형성하기 위한 에칭 프로세스 동안 에칭 선택도를 달성하기 위해 ILD 층(214)의 유전체 물질과 상이한 적합한 물질을 포함할 수 있다. 일부 실시형태에서, 하드 마스크(218)는 실리콘 질화물을 포함한다. 예컨대, 실리콘 질화물(SiN)의 하드 마스크(218)는, HCD(Hexachlorodisilane 또는 Si2Cl6), DCS(Dichlorosilane 또는 SiH2Cl2), BTBAS(Bis(TertiaryButylAmino) Silane 또는 C8H22N2Si), 및 DS(Disilane 또는 Si2H6)를 포함하는 화학물질을 사용하여 CVD에 의해 형성된다.
이어서, 도 8a 및 도 8b에 도시된 바와 같이, 하이 k 금속 게이트 스택(220)을 형성하기 위해 하이 k 유전체 물질 및 금속 등의 게이트 물질이 게이트 트렌치(216) 내에 성막된다. 반도체 구조체(200)로부터 초과 게이트 물질을 연마하고 제거하기 위해 CMP 프로세스가 추가로 구현된다. 하드 마스크(218)는 CMP 프로세스 또는 추가적인 에칭 프로세스에 의해 제거될 수 있다. 게이트 스택(220)의 구조 및 형성은 도 13 및 도 14를 참조하여 추가적으로 후술된다. 도 13 및 도 14는 다수의 실시형태에 따른 게이트 스택(220)의 단면도를 도시한다.
게이트 스택(220)은 성막 및 CMP를 포함하는 절차 등의 적합한 절차에 의해 게이트 트렌치 내에 형성된다. 그러나, 게이트 스택(220)은 임의의 적합한 게이트 구조를 가질 수 있고 임의의 적합한 절차에 의해 형성될 수 있는 것으로 이해된다. 게이트 스택(220)은 핀 액티브 영역(206)의 채널 영역 아래에 놓인 기판(202) 상에 형성된다. 게이트 스택(220)은 게이트 유전체 층(232) 및 게이트 유전체 층(232) 상에 배치된 게이트 전극(234)을 포함한다. 본 실시형태에서, 게이트 유전체 층(232)은 하이 k 유전체 물질을 포함하고, 게이트 전극(234)은 금속 또는 금속 합금을 포함한다. 일부 실시예에서, 게이트 유전체 층 및 게이트 전극 각각은 다수의 서브 층(sub-layer)을 포함할 수 있다. 하이 k 유전체 물질은, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, 산질화물(SiON), 또는 다른 적합한 유전체 물질 등의 금속 산화물, 금속 질화물을 포함할 수 있다. 게이트 전극은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, 또는 임의의 적합한 물질을 포함할 수 있다. 일부 실시형태에서, 각각의 워크 펑션(work function)을 가진 nFET 및 pFET 디바이스를 위해 상이한 금속 물질이 사용된다.
게이트 유전체 층(232)은 하이 k 유전체 물질 층과 핀 액티브 영역 사이에 샌드위치된 계면 층을 더 포함할 수 있다. 계면 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및/또는 다른 적합한 물질을 포함할 수 있다. 계면 층은 ALD, CVD, 오존 산화(ozone oxidation) 등의 적합한 방법에 의해 성막된다. 하이 k 유전체 층은, ALD, CVD, MOCVD(metal-organic CVD), PVD, 열적 산화, 이들의 조합, 및/또는 다른 적합한 기술 등의 적합한 기술에 의해 계면 층(계면 층이 존재하는 경우) 상에 성막된다. 일부 실시형태에서, 게이트 유전체 층(232)은 게이트 스택(208)을 형성하는 동작(108)에서 핀 액티브 영역(206) 상에 형성된다. 이러한 경우에, 게이트 유전체 피쳐(232)는 도 15에 도시된 바와 같은 형상이 된다. 일부 다른 실시형태에서, 게이트 유전체 피쳐(232)는 하이 k 라스트 프로세스(high k last process)로 형성되어, 동작(114)에서 게이트 트렌치 내에 게이트 유전체 피쳐(232)가 성막된다. 이러한 경우에, 게이트 유전체 피쳐(232)는, 도 16에 도시된 바와 같이, U자 형상이 된다.
게이트 전극(234)은 다수의 도전성 물질을 포함할 수 있다. 일부 실시형태에서, 게이트 전극(234)는 캡핑 층(capping layer)(234-1), 블록킹 층(234-2), 워크 펑션 금속 층(234-3), 다른 블록킹 층(234-4), 및 충전 금속 층(234-5)을 포함한다. 실시형태의 증진(furtherance)에서, 캡핑 층(234-1)은 ALD와 같은 적절한 성막 기술에 의해 형성된 티타늄 질화물, 탄탈륨 질화물, 또는 다른 적합한 물질을 포함한다. 블록킹 층(234-2)은 ALD와 같은 적절한 성막 기술에 의해 형성된 티타늄 질화물, 탄탈륨 질화물, 또는 다른 적합한 물질을 포함한다. 일부 실시예에서, 블록 층들은 게이트 전극 내에 존재하지 않거나 이들 중 하나만 존재할 수 있다.
워크 펑션 금속 층(234-3)은 대응하는 FET이 그 디바이스 성능이 향상되도록, 적절한 워크 펑션을 가진 금속 또는 금속 합금의 도전성 층을 포함한다. 워크 펑션(WF) 금속 층(1606)은 각각 n 타입 WF 금속 및 p 타입 WF 금속이라 지칭되는 nFET 및 pFET에 대하여 상이하다. WF 금속의 선택은 액티브 영역 상에 형성될 FET에 따른다. 예컨대, 반도체 구조체(200)는 nFET을 위한 제1 액티브 영역 및 pFET을 위한 다른 액티브 영역을 포함하고, 이에 따라, n 타입 WF 금속 및 p 타입 WF 금속은 각각 대응하는 게이트 스택 내에 형성된다. 특히, n 타입 WF 금속은 연관된 nFET의 임계 전압이 감소되도록 제1 워크 펑션을 가진 금속이다. n 형 WF 금속은 실리콘 도전 대역 에너지(silicon conduction band energy)(Ec) 또는 낮은 워크 펑션에 가깝고, 보다 쉽게 전자가 빠져 나온다. 예컨대, n 타입 WF 금속은 약 4.2 eV 이하의 워크 펑션을 갖는다. p 타입 WF 금속은 연관된 pFET의 임계 전압이 감소되도록 제2 워크 펑션을 가진 금속이다. p 타입 WF 금속은 실리콘 원자가 대역 에너지(silicon valence band energy)(Ev) 또는 높은 워크 펑션에 가깝고, 강한 전자 결합 에너지를 핵에 제공한다. 예컨대, p 타입 워크 펑션 금속은 약 5.2 eV 이상의 WF를 갖는다. 일부 실시형태에서, n 타입 WF 금속은 탄탈륨(Ta)을 포함한다. 다른 실시형태에서, n 타입 WF 금속은 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 또는 이들의 조합을 포함한다. 다른 실시형태에서, n 금속은 Ta, TiAl, TiAlN, 텅스텐 질화물(WN), 또는 이들의 조합을 포함한다. n 타입 WF 금속은 최적화된 디바이스 성능 및 프로세싱 호환성을 위해 다수의 금속 기반 막을 스택으로서 포함할 수 있다. 일부 실시형태에서, p 타입 WF 금속은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN)을 포함한다. 다른 실시형태에서, p 금속은 TiN, TaN, 텅스텐 질화물(WN), 티타늄 알루미늄(TiAl), 또는 이들의 조합을 포함한다. p 타입 WF 금속은 최적화된 디바이스 성능 및 프로세싱 호환성을 위해 다수의 금속 기반 막을 스택으로서 포함할 수 있다. 워크 펑션 금속은 PVD 등의 적합한 기술에 의해 성막된다.
블록킹 층(234-4)은 ALD와 같은 적절한 성막 기술에 의해 형성된 티타늄 질화물, 탄탈륨 질화물, 또는 다른 적합한 물질을 포함한다. 다수의 실시형태에서, 충전 금속 층(234-5)은 알루미늄, 텅스텐, 또는 다른 적합한 금속을 포함하다. 충전 금속 층(234-5)은 PVD 또는 도금 등의 적합한 기술에 의해 성막된다.
다시 도 8a 및 도 8b를 참조하면, 동작(114) 후에, 하이 k 금속 게이트 스택(220)이 핀 액티브 영역(206) 상에 형성된다. 일부 실시형태에서, 방법(100)은 또한 후속 프로세싱 동안 게이트 스택(220)이 손실되지 않도록 보호하기 위해 게이트 스택(220)의 상부에 보호 층을 형성하는 동작을 포함할 수 있다. 하드 마스크의 형성은, 본 실시예에 따라, 선택적 에칭; 성막(CVD 등); 및 CMP에 의해 게이트 스택(220)을 리세싱하는 단계를 포함한다. 보호 층은 콘택트 개구를 형성하기 위한 에칭 프로세스 동안 에칭 선택도를 달성하기 위해 ILD 층의 유전체 물질과 상이한 적합한 물질을 포함할 수 있다. 일부 실시형태에서, 보호 층은 실리콘 질화물을 포함한다.
도 9a 및 도 9b를 참조하면, 방법(100)은 더미 게이트(208)의 일부를 유전체 게이트(226)로 교체함으로써 동작(116)으로 진행한다. 도 9a 및 도 9b는 일부 실시형태에 따른 반도체 구조체(200)의 상면도 및 단면도이다. 유전체 게이트(226)의 형성은 동작(114)에 의해 하이 k 금속 게이트 스택(220)을 형성하기 위한 교체 절차와 유사한 교체 절차이다. 예컨대, 동작(116)은 더미 게이트를 제거하여 게이트 트렌치를 얻기 위한 선택적 에칭 단계; 성막에 의해 게이트 트렌치를 하나 이상의 유전체 물질로 충전하는 단계; 및 CMP를 포함한다. 그러나, 충전 물질은 유전체 물질이다. 성막은 CVD 또는 FCVD(flowable CVD) 등의 적합한 성막 기술을 포함할 수 있다.
유전체 게이트(226)는 게이트로서 기능하지 않지만 격리 피쳐로서 기능하는 유전체 피쳐이다. 유전체 게이트(226)는 실리콘 산화물, 실리콘 질화물, 다른 적합한 유전체 물질, 또는 이들의 조합 등의 하나 이상의 적합한 유전체 물질을 포함한다. 본 실시형태에서, 유전체 게이트(226)는 STI 피쳐(204) 상에 직접 랜딩되고, 이에 따라 양 사이드에서 디바이스들을 서로 분리하고 격리시키기 위한 연속된 격리 벽(continuous isolation wall)을 형성한다. 특히, 액티브 영역(206)은 STI 피쳐(204)의 상부 표면 위에 상부 표면을 갖는 핀 액티브 영역이고, 유전체 게이트(226)의 하부 표면은 하이 k 금속 게이트 스택(220)의 하부 표면 아래에 있고 핀 액티브 영역 내에 부분적으로 매립되어 있다. 일부 실시형태에서, STI 피쳐(204) 및 유전체 게이트(226)는 조성이 상이하다. 또한, 유전체 게이트(226)는 또한, 하이 k 금속 게이트 스택(220)과 유사한 방식으로 게이트 스페이서(210)에 의해 둘러싸여 있다. 게이트 스페이서(210) 및 유전체 게이트(226)는 에칭 선택도가 상이하다. 예컨대, 게이트 스페이서(210)는 실리콘 질화물을 포함하고, 유전체 게이트(226)는 실리콘 산화물을 포함한다.
도 10a 및 도 10b를 참조하면, 방법(100)은 소스/드레인 피쳐(212)를 노출시키는 콘택트 홀(또는 트렌치)를 형성하기 위해 ILD 층(214)을 패터닝함으로써 동작(118)으로 진행한다. 콘택트 홀(227)의 형성은 리소그래피 프로세스; 및 에칭을 포함하고, 패터닝을 위해 하드 마스크를 더 사용할 수 있다.
도 11a 및 도 11b를 참조하면, 방법(100)은 소스/드레인 피쳐(212) 상에 랜딩되고 소스/드레인 피쳐(212)에 접속되는 콘택트(228)를 형성함으로써 동작(120)으로 진행한다. 콘택트(228)는 집적 회로를 형성하기 위해 (형성될) 상부 상호 접속 구조체에 대응하는 소스/드레인 피쳐(212)를 전기적으로 접속하는 도전성 피쳐이다. 콘택트(228)는 텅스텐(W), 알루미늄(Al), 알루미늄 합금, 구리(Cu), 코발트(Co), 다른 적합한 금속/금속 합금, 또는 이들의 조합 등의 도전성 물질(금속 및 금속 합금을 포함함)의 도전성 플러그를 포함한다. 본 실시형태에서, 콘택트(228)는 접착성을 증가시키고 상호 확산(inter-diffusion)을 감소시키는 등의 물질 집적을 향상시키기 위해 콘택트 홀을 라이닝(lining)하는 장벽 층(229)을 더 포함한다. 장벽 층(229)은 하나 보다 많은 막을 포함할 수 있다. 장벽 층(229)은 도전성 플러그의 측벽 및 하부 표면 상에 형성된다. 일부 실시형태에서, 장벽 층(229)은 티타늄 및 티타늄 질화물(Ti/TiN), 탄탈륨 및 탄탈륨 질화물(Ta/TaN), 구리 실리사이드, 또는 다른 적합한 물질을 포함한다. 콘택트(228)의 형성은 콘택트 홀을 라이닝하기 위한 장벽 층을 성막하고 콘택트 홀 내의 장벽 층 상에 도전성 물질(들)을 성막하는 단계; 및 일부 실시형태에 따라 초가 도전성 물질을 제거하고 상부 표면을 평탄화하기 위한 CMP 프로세스를 수행하는 단계를 포함한다. 성막은 PVD(physical vapor deposition), 도금, CVD, 또는 다른 적합한 방법 등의 적합한 기술을 통해 구현될 수 있다. 이와 같이 형성된 콘택트(228)는 감소된 콘택트 저항 및 향상된 프로세스 윈도우를 위해 2보다 큰 폭에 대한 길이의 비율을 가진 긴 형상을 가질 수 있다. 본 실시형태에서, 긴 형상 콘택트(228)는 Y 방향으로 배향되고, 적어도 일부는 하이 k 금속 게이트 스택(220)과 유전체 게이트(226) 사이에 개재된다.
도 12a 및 도 12b를 참조하면, 방법(100)은 유전체 게이트(226)의 양 사이드들(opposite sides) 상의 2개의 콘택트 상에 랜딩되고 이 2개의 콘택트에 접속되는 로컬 상호 접속 피쳐(230)를 형성함으로써 동작(122)으로 진행한다. 로컬 상호 접속 피쳐(230)는 유전체 게이트(226)의 양 사이드들 상의 2개의 콘택트(228) 사이에 전기 접속을 제공하고, 이에 따라 논리 회로 또는 메모리 셀과 같은 전계 효과 트랜지스터의 소스/드레인 피쳐(212)를 낮은 상호 접속 레벨로 결합하여, 향상된 디바이스 성능, 확대된(enlarged) 프로세싱 윈도우, 및 관대한(relaxed) 디자인 규칙을 제공한다. 로컬 상호 접속 피쳐(230)는 콘택트(228)를 통해 대응하는 소스/드레인 피쳐(212)를 전기적으로 접속하는 도전성 피쳐이다. 로컬 상호 접속 피쳐(230) 및 콘택트(228)는 집합적으로 콘택트 피쳐로 지칭된다.
로컬 상호 접속 피쳐(230)는 W, Al, Cu, Co, 다른 적합한 금속, 다른 적합한 금속 합금, 또는 이들의 조합과 같은 도전성 물질의 도전성 플러그를 포함한다. 본 실시형태에서, 로컬 상호 접속 피쳐(230)는 물질 집적을 향상시키기 위해 콘택트 플러그의 측벽 및 하부 표면 상에 대응하는 것을 라이닝하는 장벽 층(232)을 더 포함한다. 장벽 층(229)은 하나 보다 많은 막을 포함할 수 있다. 일부 실시형태에서, 장벽 층(231)은 Ti, Ta, 및 구리 실리사이드 중 적어도 하나를 포함한다. 일부 실시형태에서, 장벽 층(231)은 Ti/TiN, Ta/TaN, 구리 실리사이드, 또는 다른 적합한 물질을 포함한다. 콘택트(228)의 형성은 콘택트 홀을 라이닝하기 위한 장벽 층을 성막하고 장벽 층(231) 상에 도전성 물질(들)을 성막하는 단계; 및 일부 실시형태에 따라 초가 도전성 물질을 제거하고 상부 표면을 평탄화하기 위한 CMP 프로세스를 수행하는 단계를 포함한다.
로컬 상호 접속 피쳐(230)의 형성은 콘택트(228)를 노출시키기 위한 트레치를 형성하기 위해 ILD 층(214)을 패터닝하는 단계; 트렌치에 도전성 물질(들)을 성막하는 단계; 및 일부 실시형태에 따라 초가 도전성 물질을 제거하고 상부 표면을 평탄화하기 위해 CMP를 수행하는 단계를 포함한다. 상기 패터닝하는 단계는 리소그래피 프로세스 및 에칭을 포함하고, 또한, 패터닝을 위해 하드 마스크를 사용할 수 있다. 예컨대, 로컬 상호 접속 피쳐(230)를 형성하기 위한 영역을 규정하는 개구를 가진 ILD 층(214) 상에 하드 마스크가 형성된다. 개구는 대응하는 유전체 게이트(226)를 노출시키고 적절한 접촉 및 결합을 확보하기 위해 콘택트(228)를 부분적으로 노출시킬 수 있다. 에칭 프로세스는 ILD 층(214)을 제거하고 개구 내의 유전체 게이트(226)를 부분적으로 제거하고, 개구 내의 콘택트(228)를 부분적으로 제거하여 ILD 층(214) 내에 트렌치를 얻을 수 있다. 트렌치 내에서, 2개의 콘택트 피쳐의 측벽이 노출된다. 성막은 PVD, 도금, CVD, 다른 적합한 방법, 또는 이들의 조합을 포함할 수 있다. 성막에 의해, 트렌치는 W, Al, Cu, Ti, Ta, Co, 또는 이들의 조합과 같은 하나 이상의 적합한 도전성 물질로 충전된다. 이와 같이 형성된 로컬 상호 접속 피쳐(230)는, 2보다 큰 폭에 대한 길이의 비율을 갖는 긴 형상을 갖고, 유전체 게이트(226)의 양 사이드들 상의 2개의 콘택트(228)를 효과적으로 접속시키기 위해 X 방향으로 배향된다. 유전체 게이트(226)는 에칭 프로세스 동안 부분적으로 제거되지만 로컬 상호 접속 피쳐(230) 아래의 부분은 도 12b에 도시된 바와 같이 유지된다. 본 실시형태에서, 로컬 상호 접속 피쳐(230) 및 상부 표면에 대응하는 콘택트(228)는 서로 동일 평면 상에 있다.
일부 실시형태에서, 로컬 상호 접속 피쳐(230) 및 콘택트(228)는 조성이 상이하다. 예컨대, 콘택트(228)는 텅스텐을 포함하고, 로컬 상호 접속 피쳐(230)는 구리를 포함하고, 텅스텐은 높은 종횡비를 갖는 콘택트 홀을 충전시키기에 좋지만 구리는 높은 도전성을 갖는 이점이 있다. 일부 실시형태에서, 로컬 상호 접속 피쳐(230) 및 콘택트(228)는 텅스텐 또는 구리 등의 동일한 조성을 갖는다.
일부 실시형태에서, 유전 상수, 에칭 선택도, 및 제조 통합을 포함하는 고려 사항들에서 상이하도록 다양한 유전체 물질이 선택된다. 예컨대, 금속 게이트 스택(220)의 게이트 유전체 층은 하이 k 유전체 물질을 포함하고; 유전체 게이트(226)는 실리콘 질화물을 포함하고; 격리 피쳐(204)는 실리콘 산화물을 포함한다.
도 13을 참조하면, 방법(100)은 반도체 구조체(200) 상의 MLI(multiple layer interconnection) 구조체(250)를 형성함으로써 동작(124)으로 진행한다. MLI 구조체(250)는 다수의 디바이스 피쳐들(금속 게이트 스택(220) 및 소스/드레인 피쳐 등)을 결합하여 기능 회로를 형성하기 위해 다수의 도전성 피쳐를 포함한다. 특히, MLI 구조체(250)는 수평 전기 라우팅을 제공하기 위한 다수의 금속 층 및 수직 전기 라우팅을 제공하기 위한 비아를 포함한다. MLI 구조체(250)는 또한, 다수의 도전성 피쳐를 서로 격리시키기 위해 다수의 ILD 층(252)을 포함한다. 다수의 ILD 층(252) 아래에 있는 제1 ILD 층과 같은 ILD 층(214)다수의 ILD 층(242)과 조성이 동일하거나 상이할 수 있다. 예컨대, 다수의 ILD 층(252)은 로우 k 유전체 물질 또는 실리콘 산화물과 같은 다른 적합한 유전체 물질을 포함할 수 있다. 예시를 위한 실시예로서, MLI 구조체(250)는 제1 금속 층(254), 제1 금속 층(254) 위의 제2 금속 층(258), 및 제2 금속 층(258) 위의 제3 금속 층(262)을 포함한다. 각 금속 층은 복수의 금속 라인을 포함한다. MLI 구조체(250)는, 제1 금속 층(254)의 제1 금속 라인과 제2 금속 층(258)의 제2 금속 라인 사이의 수직 접속을 제공하기 위한 제1 비아 피쳐(256); 및 제2 금속 층(258)의 제2 금속 라인과 제3 금속 층(262)의 제3 금속 라인 사이의 수직 접속을 제공하기 위한 제2 비아 피쳐(260)를 더 포함한다. 특히, MLI 구조체(250)는, 로컬 상호 접속 피쳐(230)와 콘택트(228) 양자의 위에 형성되고, 또한 로컬 상호 접속 피쳐(230)와 콘택트(228)를 통해 대응하는 소스/드레인 피쳐(212)에 결합된다. 특히, 제1 금속 층(254)은 로컬 상호 접속 피쳐(230)와 콘택트(228) 위에 배치된다. 제1 금속 층(254)은 복수의 제1 금속 라인을 포함하고, 그 중 하나는 로컬 상호 접속 피쳐(230) 상에 랜딩된다.
다수의 실시형태에서, MLI 구조체(250)의 도전성 피쳐(금속 라인 및 비아 등)는 알루미늄, 구리, 알루미늄/실리콘/구리 합금, 티타늄, 티타늄 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드, 또는 이들의 조합을 포함한다. MLI 구조체(250)는 성막 및 에칭에 의해 형성된 알루미늄 상호 접속부, 또는 다마신 프로세스에 의해 형성된 구리 상호 접속부를 사용할 수 있다. 이것들은 더 후술된다.
알루미늄 상호 접속부에서, 도전성 피쳐는 알루미늄/실리콘/구리 합금과 같은 알루미늄을 포함한다. 알루미늄 도전성 피쳐는 성막, 및 성막된 알루미늄 층에 대한 패터닝 프로세스를 포함한다. 성막은 물리적 기상 증착(PVD), 다른 적합한 성막, 또는 이들의 조합을 포함할 수 있다. 패터닝 프로세스는 패터닝된 포토레지스트 층을 형성하기 위한 리소그래피 프로세스 및 패터닝된 포토레지스트를 에칭 마스크로서 사용하여 성막된 알루미늄 층을 에칭하기 위한 에칭 프로세스를 포함할 수 있다. 일부 실시형태에서, 하드 마스크는 또한, 패터닝 프로세스에서 사용될 수 있다. 도전성 피쳐는, 형성 및 조성의 관점에서, 로컬 상호 접속 피쳐(230) 및 콘택트(228)를 위해 사용된 장벽 층과 유사한 장벽 층을 더 포함할 수 있다.
구리 상호 접속부에서, 도전성 피쳐는 구리를 포함하고, 또한 장벽을 포함할 수 있다. 구리 상호 접속 구조체는 다마신 프로세스에 의해 형성된다. 다마신 프로세스는 ILD 층을 성막하는 단계; 트렌치를 형성하기 위해 ILD 층을 패터닝하는 단계; 다수의 도전성 물질(장벽 층 및 구리 등)을 성막하는 단계; 및 CMP 프로세스를 수행하는 단계를 포함한다. 다마신 프로세스는 싱글 다마신 프로세스 또는 듀얼 다마신 프로세스가 될 수 있다. 구리의 성막은 시드 층(seed layer)을 형성하기 위한 PVD a및 구리 시드 층 상에 벌크 구리를 형성하기 위한 도금을 포함할 수 있다.
상기 방법의 동작 전, 도중, 및 후에, 다른 제조 동작이 구현될 수 있다. 일부 동작들은 대체 동작에 의해 구현될 수 있다. 예컨대, 패터닝 프로세스는 더블 패터닝 또는 멀티플 패터닝을 통해 구현될 수 있다. 일부 실시형태에서, 콘택트 홀 내에 도전성 물질을 충전하기 전에, 콘택트 저항을 더 감소시키기 위해 소스/드레인 피쳐(212) 상에 실리사이드가 형성될 수 있다. 실리사이드는 티타늄 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드, 또는 코발트 실리사이드 등의 실리콘 및 금속을 포함한다. 실리사이드는 자기 정렬 실리사이드(self-aligned silicide)(또는 살리사이드(salicide))로 지칭되는 프로세스에 의해 형성될 수 있다. 상기 프로세스는 금속 성막, 금속과 실리콘을 반응시키기 위한 어닐링, 및 미반응 금속을 제거하기 위한 에칭을 포함한다.
다른 구조체는 본 개시의 범위 내에서 달성될 수 있다. 일부 실시형태에서, 반도체 구조체(200)의 단면도인 도 14에 도시된 바와 같이, 핀 액티브 영역(206)의 엣지 상에 유전체 게이트(226)가 형성된다. 특히, 핀 액티브 영역 및 형성된 디바이스에 견고한 격리를 제공하기 위해 유전체 게이트(226)는 STI 피쳐(204) 상에 부분적으로 랜딩되고 핀 액티브 영역(206) 상에 부분적으로 랜딩된다.
일부 다른 실시형태에서, 도 17에 도시된 다른 방법(150)에 의해 반도체 구조체(200)가 형성될 수 있다. 방법(150)은 방법(100)과 유사하다. 유사한 동작은 여기에서 설명하지 않는다. 방법(150)에서, 콘택트(228) 및 로컬 상호 접속 피쳐(230)는 집합적으로 동작(152 및 154)에 의해 형성된다.
도 18을 참조하면, 방법(150)은, 반대편(opposite) 유전체 게이트(226) 상의 2개의 소스/드레인 피쳐(212)가 트렌치(238) 내에서 노출되도록, 패터닝에 의해 ILD 층(214)에 트렌치(238)를 형성하는 동작(152)을 포함한다.
도 19를 참조하면, 방법(150)은 구리, 텅스텐, 알루미늄, 실리사이드, 다른 적합한 도전성 물질, 또는 이들의 조합과 같은 적합한 도전성 물질로 콘택트 피쳐(240)를 형성하기 위해 성막에 의해 트렌치를 충전하는 동작(154)을 포함한다. 일부 실시형태에서, 트렌치를 라이닝하기 위해 우선 장벽 층(242)이 트렌치(238)에 성막된다. ILD 층(214) 상에 형성된 도전성 물질을 제거하기 위해 이후에 CMP 프로세스가 적용된다.
마찬가지로, 일부 실시형태에 따라 도 20에 도시된 바와 같이, 핀 액티브 영역(206)의 엣지 상에 추가 유전체 게이트(226)가 형성될 수 있다.
도 21을 참조하면, 방법(150)은 반도체 구조체(100) 상의 상호 접속 구조체(250)를 형성하는 동작(124)으로 진행한다.
본 개시는 다수의 실시형태에 따른 로컬 상호 접속 피쳐 및 이를 만드는 방법을 제공한다. 콘택트 피쳐를 가진 로컬 상호 접속 피쳐는 유전체 게이트에 의해 분리되어 인접한 전계 효과 트랜지스터로부터의 소스/드레인 피쳐를 결합하기 위해 로컬 상호 접속을 제공한다. 이와 같이 형성된 로컬 상호 접속 피쳐는 긴 형상을 갖고 제1 FET과 연관된 하나의 콘택트 피쳐 및 제2 FET과 연관된 다른 콘택트 피쳐로부터 연장된다. 2개의 FET에 유전체 게이트가 개재된다. 유전체 게이트 및 하부 STI 피쳐는 2개의 FET에 대하여 효과적인 격리를 제공한다. 다양한 이점들이 일부 실시형태에서 나타날 수 있다. 예컨대, 개시된 구조체 및 방법은 기존의 IC 구조체 및 방법과 비교 가능하다. 이전의 방법에서, 인접한 소스/드레인 피쳐를 결합하기 위한 로컬 상호 접속 피쳐는 제1 금속 층과 같은 금속 층에 형성되어, 더 많은 라우팅 영역을 필요로 한다. 개시된 방법 및 구조체를 사용함으로써, 소스/드레인 결합이 낮은 상호 접속 레벨에서 로컬 상호 접속 피쳐에 의해 달성되어 회로 밀도가 향상된다. 상기 구조체 및 방법은 로직 회로(예컨대, NOR, NAND, 또는 인버터 등의 로직 회로), 또는 메모리 셀(SRAM(static random access memory) 등)을 형성하기 위해 사용된다.
따라서, 본 개시는 일부 실시형태에 따른 반도체 구조체를 제공한다. 반도체 구조체는, 반도체 기판으로부터 돌출된 제1 핀 액티브 영역 및 제2 핀 액티브 영역; 상기 반도체 기판 내에 형성되고, 상기 제1 핀 액티브 영역과 제2 핀 액티브 영역 사이에 개재된(interposed) 격리 피쳐; 상기 격리 피쳐 상에 배치된 유전체 게이트; 상기 제1 핀 액티브 영역 상에 배치된 제1 게이트 스택 및 상기 제2 핀 액티브 영역 상에 배치된 제2 게이트 스택; 상기 제1 핀 액티브 영역 내에 형성되고, 상기 제1 게이트 스택과 상기 유전체 게이트 사이에 개재된 제1 소스/드레인 피쳐; 상기 제2 핀 액티브 영역 내에 형성되고, 상기 제2 게이트 스택과 상기 유전체 게이트 사이에 개재된 제2 소스/드레인 피쳐; 및 제1 ILD(inter-level dielectric) 물질 층 내에 형성되고, 상기 제1 및 제2 소스/드레인 피쳐 상에 랜딩(landing)되고, 상기 유전체 게이트 위로 연장되는 콘택트 피쳐를 포함한다.
본 개시는 일부 다른 실시형태에 따른 반도체 구조체를 제공한다. 반도체 구조체는, 반도체 기판으로부터 돌출되고 제1 방향을 따라 배향되며 격리 피쳐가 인접한 제1 및 제2 핀 액티브 영역; 상기 제1 및 제2 핀 액티브 영역 상에 각각 배치된 제1 게이트 스택 및 제2 게이트 스택; 상기 격리 피쳐 상에 랜딩된 유전체 게이트로서, 상기 제1 및 제2 게이트 스택 및 상기 유전체 게이트는 상기 제1 방향에 수직인 제2 방향을 따라 배향되는 것인, 상기 유전체 게이트; 상기 제1 핀 액티브 영역 내에 형성되고 상기 제1 게이트 스택과 상기 유전체 게이트 사이에 개재된 제1 소스/드레인 피쳐; 상기 제2 핀 액티브 영역 내에 형성되고 상기 제2 게이트 스택과 상기 유전체 게이트 사이에 개재된 제2 소스/드레인 피쳐; 상기 제1 방향을 따라 연장되고 상기 제1 및 제2 소스/드레인 피쳐 상에 랜딩된 콘택트 피쳐; 및 상기 콘택트 피쳐 상에 배치된 다수의 금속 라인을 가진 제1 금속 층을 더 포함하는 상호 접속 구조체를 포함한다.
본 개시는 일부 실시형태에 따른 집적 회로 구조체를 형성하는 방법을 제공한다. 방법은, 반도체 구조체 상에 제1 및 제2 핀 액티브 영역 - 상기 제1 및 제2 핀 액티브 영역은 STI 피쳐가 개재되어 있음 - 을 형성하는 단계; 상기 제1 핀 액티브 영역, 상기 STI 피쳐, 및 상기 제2 핀 액티브 영역 상에 각각 랜딩된 제1 , 제2, 및 제3 더미 게이트를 형성하는 단계; 상기 제1 더미 게이트와 상기 제2 더미 게이트 사이의 상기 제1 핀 액티브 영역 상에 제1 소스/드레인 피쳐, 및 상기 제2 더미 게이트와 상기 제3 더미 게이트 사이의 상기 제2 핀 액티브 영역 상에 제2 소스/드레인 피쳐를 형성하는 단계; 상기 반도체 기판 상에 ILD 층을 형성하는 단계; 상기 제1 및 제3 더미 게이트를 각각 제1 금속 게이트 및 제2 금속 게이트로 교체하는(replacing) 단계; 상기 제2 더미 게이트를 유전체 게이트로 교체하는 단계; 제1 및 제2 트렌치를 형성하여 상기 제1 및 제2 소스/드레인 피쳐를 각각 노출시키기 위해 상기 ILD 층을 패터닝하는 단계; 상기 제1 및 제2 트렌치 내에 각각 제1 및 제2 도전성 피쳐를 형성하는 단계; 상기 제1 및 제2 도전성 피쳐와 접촉하는 제3 도전성 피쳐를 형성하는 단계; 및 상기 제1 및 제2 도전성 피쳐와 상기 로컬 상호 접속 피쳐 상에 배치된 다수의 금속 라인을 가진 제1 금속 층을 더 포함하는 상호 접속 구조체를 형성하는 단계를 포함한다.
1) 본 개시의 실시형태에 따른 반도체 구조체는, 반도체 기판으로부터 돌출된 제1 핀 액티브 영역 및 제2 핀 액티브 영역; 상기 반도체 기판 내에 형성되고, 상기 제1 핀 액티브 영역과 제2 핀 액티브 영역 사이에 개재된(interposed) 격리 피쳐; 상기 격리 피쳐 상에 직접 배치된 유전체 게이트; 상기 제1 핀 액티브 영역 상에 배치된 제1 게이트 스택 및 상기 제2 핀 액티브 영역 상에 배치된 제2 게이트 스택; 상기 제1 핀 액티브 영역 내에 형성되고, 상기 제1 게이트 스택과 상기 유전체 게이트 사이에 개재된 제1 소스/드레인 피쳐; 상기 제2 핀 액티브 영역 내에 형성되고, 상기 제2 게이트 스택과 상기 유전체 게이트 사이에 개재된 제2 소스/드레인 피쳐; 및 제1 ILD(inter-level dielectric) 층 내에 형성되고, 상기 제1 및 제2 소스/드레인 피쳐 상에 랜딩(landing)되고, 상기 유전체 게이트 위로 연장되는 콘택트 피쳐를 포함한다.
2) 본 개시의 실시형태에 따른 반도체 구조체에 있어서, 상기 반도체 구조체는 상호 접속 구조체를 더 포함하고, 상기 상호 접속 구조체는 또한, 상기 콘택트 피쳐 상에 배치되고 상기 콘택트 피쳐에 결합된 다수의 금속 라인을 가진 제1 금속 층을 포함한다.
3) 본 개시의 실시형태에 따른 반도체 구조체에 있어서, 상기 제1 및 제2 게이트 스택 각각은 게이트 유전체 층 및 상기 게이트 유전체 층 상의 게이트 전극을 포함하고, 상기 유전체 게이트는 상기 격리 피쳐와 조성(composition)이 상이한 유전체 피쳐이다.
4) 본 개시의 실시형태에 따른 반도체 구조체에 있어서, 상기 게이트 유전체 층은 하이 k 유전체 물질을 포함하고; 상기 유전체 게이트는 제1 유전체 물질을 포함하고; 상기 격리 피쳐는 제2 유전체 물질을 포함하고; 상기 제1 및 제2 유전체 물질은 상기 하이 k 유전체 물질과 조성이 상이하다.
5) 본 개시의 실시형태에 따른 반도체 구조체에 있어서, 상기 제1 유전체 물질은 실리콘 질화물을 포함하고, 상기 제2 유전체 물질을 실리콘 산화물을 포함한다.
6) 본 개시의 실시형태에 따른 반도체 구조체에 있어서, 상기 격리 피쳐는 상기 제1 및 제2 핀 액티브 영역의 상부 표면 아래에 상부 표면을 가진 상기 반도체 기판 상에 형성된 STI(shallow-trench isolation) 피쳐이다.
7) 본 개시의 실시형태에 따른 반도체 구조체에 있어서, 상기 콘택트 피쳐는 상기 제1 소스/드레인 피쳐 상에 랜딩된 제1 도전성 피쳐, 상기 제2 소스/드레인 피쳐 상에 랜딩된 제2 도전성 피쳐, 및 상기 제1 도전성 피쳐로부터 상기 제2 도전성 피쳐로 연장된 제3 도전성 피쳐를 포함한다.
8) 본 개시의 실시형태에 따른 반도체 구조체에 있어서, 상기 제1 및 제2 도전성 피쳐는 또한, 측벽 및 상기 제1 금속의 하부 표면 상의 제1 장벽 층을 포함하고, 상기 제3 도전성 피쳐는 또한, 측벽 및 상기 제2 금속의 하부 표면 상의 제2 장벽 층을 포함한다.
9) 본 개시의 실시형태에 따른 반도체 구조체에 있어서, 상기 제3 도전성 피쳐는 상기 제1 및 제2 도전성 피쳐의 표면과 동일 평면 상의 상부 표면을 갖는다.
10) 본 개시의 실시형태에 따른 반도체 구조체에 있어서, 상기 제1 핀 액티브 영역 상의 제3 소스/드레인 피쳐; 상기 제1 핀 액티브 영역 상에 있고 상기 제1 게이트 스택 아래에 있는 제1 채널; 상기 제2 핀 액티브 영역 상의 제4 소스/드레인 피쳐; 및 상기 제2 핀 액티브 영역 상에 있고 상기 제2 게이트 스택 아래에 있는 제2 채널을 더 포함하고, 상기 제1 및 제3 소스/드레인 피쳐, 상기 제1 게이트 스택, 및 상기 제1 채널은 제1 FET(field-effect transistor)의 콤포넌트이다.
11) 본 개시의 다른 실시형태에 따른 반도체 구조체는, 반도체 기판으로부터 돌출되고 제1 방향을 따라 배향되며 격리 피쳐가 인접한 제1 및 제2 핀 액티브 영역; 상기 제1 및 제2 핀 액티브 영역 상에 각각 배치된 제1 게이트 스택 및 제2 게이트 스택; 상기 격리 피쳐 상에 랜딩된 유전체 게이트로서, 상기 제1 및 제2 게이트 스택 및 상기 유전체 게이트는 상기 제1 방향에 수직인 제2 방향을 따라 배향되는 것인, 상기 유전체 게이트; 상기 제1 핀 액티브 영역 내에 형성되고 상기 제1 게이트 스택과 상기 유전체 게이트 사이에 개재된 제1 소스/드레인 피쳐; 상기 제2 핀 액티브 영역 내에 형성되고 상기 제2 게이트 스택과 상기 유전체 게이트 사이에 개재된 제2 소스/드레인 피쳐; 상기 제1 방향을 따라 연장되고 상기 제1 및 제2 소스/드레인 피쳐 상에 랜딩된 콘택트 피쳐; 및 상호 접속 구조체를 포함하고, 상기 상호 접속 구조체는 또한, 상기 콘택트 피쳐 상에 배치된 복수의 제1 금속 라인을 가진 제1 금속 층을 포함한다.
12) 본 개시의 다른 실시형태에 따른 반도체 구조체에 있어서, 상기 콘택트 피쳐는, 상기 제1 소스/드레인 피쳐 상에 랜딩된 제1 도전성 피쳐, 상기 제2 소스/드레인 피쳐 상에 랜딩된 제2 도전성 피쳐, 및 상기 제1 도전성 피쳐로부터 상기 제2 도전성 피쳐로 연장된 제3 도전성 피쳐를 포함하고, 상기 제1, 제2, 및 제3 도전성 피쳐는 동일 평면의 상부 표면을 갖는다.
13) 본 개시의 다른 실시형태에 따른 반도체 구조체에 있어서, 상기 제1 및 제2 도전성 피쳐는 또한, 제1 금속 층 및 측벽 및 상기 제1 금속 층의 하부 표면 상의 제1 장벽 층을 포함하고, 상기 제3 도전성 피쳐는 또한, 제2 금속 층 및 측벽 및 상기 제2 금속 층의 하부 표면 상의 제2 장벽 층을 포함한다.
14) 본 개시의 다른 실시형태에 따른 반도체 구조체에 있어서, 상기 제1 금속 및 상기 제2 금속은 모두 텅스텐 및 구리 중 하나를 포함한다.
15) 본 개시의 다른 실시형태에 따른 반도체 구조체에 있어서, 상기 제1 및 제2 게이트 스택 각각은 게이트 유전체 층 및 상기 게이트 유전체 층 상의 게이트 전극을 포함하고, 상기 게이트 유전체 층은 하이 k 유전체 물질을 포함하고, 상기 유전체 게이트는 제1 유전체 물질을 포함하는 유전체 피쳐이고, 상기 격리 피쳐는 상기 하이 k 유전체 물질 및 상기 제1 유전체 물질과 조성이 상이한 제2 유전체 물질을 포함하고, 상기 격리 피쳐는 상기 제1 및 제2 핀 액티브 영역의 상부 표면 아래에 상부 표면을 가진 상기 반도체 구조체 상에 형성된 STI 피쳐이다.
16) 본 개시의 다른 실시형태에 따른 반도체 구조체에 있어서, 상기 제1 핀 액티브 영역 상에 있고 상기 제1 게이트 스택 아래에 있는 제1 채널; 및 상기 제2 핀 액티브 영역 상에 있고 상기 제2 게이트 스택 아래에 있는 제2 채널을 더 포함하고, 상기 제1 소스/드레인 피쳐, 상기 제1 게이트 스택, 및 상기 제1 채널은 제1 FET의 콤포넌트이고, 상기 제2 소스/드레인 피쳐, 상기 제2 게이트 스택, 및 상기 제2 채널은 제2 FET의 콤포넌트이다.
17) 본 개시의 또 다른 실시형태에 따른 집적 회로 구조체를 형성하는 방법은, 반도체 구조체 상에 제1 및 제2 핀 액티브 영역 - 상기 제1 및 제2 핀 액티브 영역에는 STI 피쳐가 개재되어 있음 - 을 형성하는 단계; 상기 제1 핀 액티브 영역, 상기 STI 피쳐, 및 상기 제2 핀 액티브 영역 상에 각각 랜딩된 제1 , 제2, 및 제3 더미 게이트를 형성하는 단계; 상기 제1 더미 게이트와 상기 제2 더미 게이트 사이의 상기 제1 핀 액티브 영역 상에 제1 소스/드레인 피쳐를, 그리고 상기 제2 더미 게이트와 상기 제3 더미 게이트 사이의 상기 제2 핀 액티브 영역 상에 제2 소스/드레인 피쳐를 형성하는 단계; 상기 반도체 기판 상에 ILD 층을 형성하는 단계; 상기 제1 및 제3 더미 게이트를 각각 제1 금속 게이트 및 제2 금속 게이트로 교체하는(replacing) 단계; 상기 제2 더미 게이트를 유전체 게이트로 교체하는 단계; 제1 및 제2 트렌치를 형성하여 상기 제1 및 제2 소스/드레인 피쳐를 각각 노출시키기 위해 상기 ILD 층을 패터닝하는 단계; 상기 제1 및 제2 트렌치 내에 제1 및 제2 도전성 피쳐를 형성하는 단계; 상기 제1 및 제2 도전성 피쳐와 접촉하는 로컬 상호 접속 피쳐를 형성하는 단계; 및 상호 접속 구조체 - 상기 상호 접속 구조체는 또한, 상기 제1 및 제2 도전성 피쳐와 상기 로컬 상호 접속 피쳐 위에 배치된 다수의 금속 라인을 가진 제1 금속 층을 포함함 - 를 형성하는 단계를 포함한다.
18) 본 개시의 또 다른 실시형태에 따른 집적 회로 구조체를 형성하는 방법에 있어서, 상기 제1, 제2, 및 제3 더미 게이트를 형성하는 단계는, 더미 게이트 물질을 성막하고, 상기 더미 게이트 물질을 패터닝하고, 이에 따라 상기 제1, 제2, 및 제3 더미 게이트를 동시에 형성하는 단계를 포함하고, 상기 제1 및 제3 더미 게이트를 각각 제1 금속 게이트 및 제2 금속 게이트로 교체하는 단계는, 제3 트렌치 및 제4 트렌치를 형성하기 위해 상기 제1 및 제3 더미 게이트를 제거하는 단계, 상기 제3 및 제4 트렌치를 금속 전극으로 충전하는 단계, 및 제1 CMP(chemical mechanical polishing) 프로세스를 수행하는 단계를 포함하고, 상기 제2 더미 게이트를 유전체 게이트로 교체하는 단계는, 제4 트렌치를 형성하기 위해 상기 제2 더미 게이트를 제거하는 단계, 상기 제4 트렌치를 유전체 물질로 충전하는 단계, 및 제2 CMP 프로세스를 수행하는 단계를 포함한다.
19) 본 개시의 또 다른 실시형태에 따른 집적 회로 구조체를 형성하는 방법에 있어서, 상기 제1 및 제2 도전성 피쳐와 접촉하는 로컬 상호 접속 피쳐를 형성하는 단계는, 제6 트렌치를 형성하기 위해 상기 ILD 층을 패터닝하는 단계, 상기 제6 트렌치를 도전성 물질로 충전하는 단계, 및 상기 제1 및 제2 도전성 피쳐 및 상기 로컬 상호 접속 피쳐가 동일 평면의 상부 표면을 갖도록, 제2 CMP 프로세스를 수행하는 단계를 포함한다.
20) 본 개시의 또 다른 실시형태에 따른 집적 회로 구조체를 형성하는 방법에 있어서, 상기 제6 트렌치를 형성하기 위해 ILD 층을 패터닝하는 단계는, 상기 제1 및 제2 도전성 피쳐를 노출시키는 상기 제6 트렌치를 형성하기 위해 상기 ILD 층 및 상기 유전체 게이트를 에칭하는 단계를 포함한다.
상기 내용은 몇가지 실시형태의 특징의 개요를 갖는다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 반도체 구조체에 있어서,
    반도체 기판으로부터 돌출된 제1 핀 액티브 영역 및 제2 핀 액티브 영역;
    상기 반도체 기판 내에 형성되고, 상기 제1 핀 액티브 영역과 제2 핀 액티브 영역 사이에 개재된(interposed) 격리 피쳐;
    상기 격리 피쳐 상에 직접 배치된 유전체 게이트 - 상기 유전체 게이트는 상기 격리 피쳐와 조성(composition)이 상이한 유전체 피쳐임 - ;
    상기 제1 핀 액티브 영역 상에 배치된 제1 게이트 스택 및 상기 제2 핀 액티브 영역 상에 배치된 제2 게이트 스택;
    상기 제1 핀 액티브 영역 내에 형성되고, 상기 제1 게이트 스택과 상기 유전체 게이트 사이에 개재된 제1 소스/드레인 피쳐;
    상기 제2 핀 액티브 영역 내에 형성되고, 상기 제2 게이트 스택과 상기 유전체 게이트 사이에 개재된 제2 소스/드레인 피쳐; 및
    제1 ILD(inter-level dielectric) 층 내에 형성되고, 상기 제1 및 제2 소스/드레인 피쳐 상에 랜딩(landing)되며, 상기 유전체 게이트 위로 연장되는 콘택트 피쳐
    를 포함하고,
    상기 콘택트 피쳐는 상기 제1 소스/드레인 피쳐 상에 랜딩된 제1 도전성 피쳐, 상기 제2 소스/드레인 피쳐 상에 랜딩된 제2 도전성 피쳐, 및 상기 제1 도전성 피쳐로부터 상기 제2 도전성 피쳐로 연장된 제3 도전성 피쳐를 포함하며,
    상기 제3 도전성 피쳐는 상기 제1 및 제2 도전성 피쳐의 표면과 동일 평면 상에 있는 상부 표면을 가지는 것인, 반도체 구조체.
  2. 제1항에 있어서,
    상기 반도체 구조체는 상호 접속 구조체를 더 포함하고,
    상기 상호 접속 구조체는 또한, 상기 콘택트 피쳐 상에 배치되고 상기 콘택트 피쳐에 결합된 다수의 금속 라인을 가진 제1 금속 층을 포함하는 것인, 반도체 구조체.
  3. 제1항에 있어서,
    상기 제1 및 제2 게이트 스택 각각은 게이트 유전체 층 및 상기 게이트 유전체 층 상의 게이트 전극을 포함하는 것인, 반도체 구조체.
  4. 제3항에 있어서,
    상기 게이트 유전체 층은 하이 k 유전체 물질을 포함하고;
    상기 유전체 게이트는 제1 유전체 물질을 포함하고;
    상기 격리 피쳐는 제2 유전체 물질을 포함하고;
    상기 제1 및 제2 유전체 물질은 상기 하이 k 유전체 물질과 조성이 상이한 것인, 반도체 구조체.
  5. 제1항에 있어서,
    상기 격리 피쳐는 상기 제1 및 제2 핀 액티브 영역의 상부 표면 아래에 상부 표면을 가진 상기 반도체 기판 상에 형성된 STI(shallow-trench isolation) 피쳐인 것인, 반도체 구조체.
  6. 삭제
  7. 제1항에 있어서,
    상기 제1 및 제2 도전성 피쳐는 또한, 제1 금속 층의 하부 표면 및 측벽 상의 제1 장벽 층을 포함하고,
    상기 제3 도전성 피쳐는 또한, 제2 금속 층의 하부 표면 및 측벽 상의 제2 장벽 층을 포함하는 것인, 반도체 구조체.
  8. 제1항에 있어서,
    상기 제1 핀 액티브 영역 상의 제3 소스/드레인 피쳐;
    상기 제1 핀 액티브 영역 상에 있고 상기 제1 게이트 스택 아래에 있는 제1 채널;
    상기 제2 핀 액티브 영역 상의 제4 소스/드레인 피쳐; 및
    상기 제2 핀 액티브 영역 상에 있고 상기 제2 게이트 스택 아래에 있는 제2 채널
    을 더 포함하고,
    상기 제1 및 제3 소스/드레인 피쳐, 상기 제1 게이트 스택, 및 상기 제1 채널은 제1 FET(field-effect transistor)의 콤포넌트인 것인, 반도체 구조체.
  9. 반도체 구조체에 있어서,
    반도체 기판으로부터 돌출되고 제1 방향을 따라 배향되며 격리 피쳐가 인접한 제1 및 제2 핀 액티브 영역;
    상기 제1 및 제2 핀 액티브 영역 상에 각각 배치된 제1 게이트 스택 및 제2 게이트 스택;
    상기 격리 피쳐 상에 랜딩된 유전체 게이트로서, 상기 유전체 게이트는 상기 격리 피쳐와 조성이 상이한 유전체 피쳐이며, 상기 제1 및 제2 게이트 스택 및 상기 유전체 게이트는 상기 제1 방향에 수직인 제2 방향을 따라 배향되는 것인, 상기 유전체 게이트;
    상기 제1 핀 액티브 영역 내에 형성되고 상기 제1 게이트 스택과 상기 유전체 게이트 사이에 개재된 제1 소스/드레인 피쳐;
    상기 제2 핀 액티브 영역 내에 형성되고 상기 제2 게이트 스택과 상기 유전체 게이트 사이에 개재된 제2 소스/드레인 피쳐;
    상기 제1 방향을 따라 연장되고 상기 제1 및 제2 소스/드레인 피쳐 상에 랜딩된 콘택트 피쳐; 및
    상호 접속 구조체 - 상기 상호 접속 구조체는 또한, 상기 콘택트 피쳐 상에 배치된 복수의 제1 금속 라인을 가진 제1 금속 층을 포함함 -
    를 포함하고,
    상기 콘택트 피쳐는 상기 제1 소스/드레인 피쳐 상에 랜딩된 제1 도전성 피쳐, 상기 제2 소스/드레인 피쳐 상에 랜딩된 제2 도전성 피쳐, 및 상기 제1 도전성 피쳐로부터 상기 제2 도전성 피쳐로 연장된 제3 도전성 피쳐를 포함하며,
    상기 제1, 제2 및 제3 도전성 피쳐는 동일 평면 상에 있는 상부 표면을 가지는 것인, 반도체 구조체.
  10. 집적 회로 구조체를 형성하는 방법에 있어서,
    반도체 기판 상에 제1 및 제2 핀 액티브 영역 - 상기 제1 및 제2 핀 액티브 영역에는 STI 피쳐가 개재되어 있음 - 을 형성하는 단계;
    상기 제1 핀 액티브 영역, 상기 STI 피쳐, 및 상기 제2 핀 액티브 영역 상에 각각 랜딩된 제1 , 제2, 및 제3 더미 게이트를 형성하는 단계;
    상기 제1 더미 게이트와 상기 제2 더미 게이트 사이의 상기 제1 핀 액티브 영역 상에 제1 소스/드레인 피쳐를, 그리고 상기 제2 더미 게이트와 상기 제3 더미 게이트 사이의 상기 제2 핀 액티브 영역 상에 제2 소스/드레인 피쳐를 형성하는 단계;
    상기 반도체 기판 상에 ILD 층을 형성하는 단계;
    상기 제1 및 제3 더미 게이트를 각각 제1 금속 게이트 및 제2 금속 게이트로 교체하는(replacing) 단계;
    상기 STI 피쳐 바로 위에서 상기 제2 더미 게이트를 유전체 게이트 - 상기 유전체 게이트는 상기 STI 피쳐와 조성이 상이한 유전체 피쳐임 - 로 교체하는 단계;
    제1 및 제2 트렌치를 형성하여 상기 제1 및 제2 소스/드레인 피쳐를 각각 노출시키기 위해 상기 ILD 층을 패터닝하는 단계;
    상기 제1 및 제2 트렌치 내에 제1 및 제2 도전성 피쳐를 형성하는 단계;
    상기 제1 및 제2 도전성 피쳐와 접촉하는 로컬 상호 접속 피쳐를 형성하는 단계 - 상기 제1 도전성 피쳐, 상기 제2 도전성 피쳐, 및 상기 로컬 상호 접속 피쳐는 동일 평면 상에 있는 상부 표면을 가짐 -; 및
    상호 접속 구조체 - 상기 상호 접속 구조체는 또한, 상기 제1 및 제2 도전성 피쳐와 상기 로컬 상호 접속 피쳐 위에 배치된 다수의 금속 라인을 가진 제1 금속 층을 포함함 - 를 형성하는 단계
    를 포함하는, 집적 회로 구조체를 형성하는 방법.
KR1020180103669A 2018-05-31 2018-08-31 유전체 게이트 위의 콘택트를 갖는 finfet 디바이스를 위한 구조체 및 방법 KR102105116B1 (ko)

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