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KR102094469B1 - 디지털-아날로그 변환 장치 및 방법 - Google Patents

디지털-아날로그 변환 장치 및 방법 Download PDF

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KR102094469B1
KR102094469B1 KR1020130153309A KR20130153309A KR102094469B1 KR 102094469 B1 KR102094469 B1 KR 102094469B1 KR 1020130153309 A KR1020130153309 A KR 1020130153309A KR 20130153309 A KR20130153309 A KR 20130153309A KR 102094469 B1 KR102094469 B1 KR 102094469B1
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digital
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analog
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Abstract

디지털-아날로그 변환 장치 및 방법에 관하여 개시한다. 디지털-아날로그 변환 장치는 출력 단자의 아날로그 전압 신호를 제1디지털 신호로 변환하고, 상기 제1디지털 신호와 타깃 디지털 신호의 차에 상응하는 제2디지털 신호를 생성시키는 아날로그-디지털 변환 처리부, 상기 제2디지털 신호에 기초한 클럭 주기 단위의 지연 및 클럭 주기 내에서의 스큐 지연에 따라서 생성되는 신호들의 위상 합성 처리에 의하여 상기 제2디지털 신호에 포함된 에러 정보에 상응하는 펄스폭을 갖는 제1제어신호를 생성시키는 위상 합성부 및, 상기 제2디지털 신호에 포함된 극성 정보에 기초하여 충전 루프 또는 방전 루프를 선택하고, 상기 선택된 루프에서 상기 제1제어신호의 펄스폭에 상응하는 구간 동안에 흐르는 전류에 따라서 아날로그 전압 신호를 생성시키는 챠지 펌프 회로를 포함한다.

Description

디지털-아날로그 변환 장치 및 방법{Apparatus and method for converting digital signal to analog signal}
본 발명은 디지털-아날로그 변환 장치 및 방법에 관한 것으로서, 자세하게는 높은 분해능(resolution)을 갖는 디지털-아날로그 변환 장치 및 방법에 관한 것이다.
디지털-아날로그 변환 장치는 디지털 신호를 아날로그 신호로 변환하는 장치로서, 다양한 전자 장치들에서 이용되고 있다. 디지털-아날로그 변환 장치의 성능은 제어 가능한 분해능에 의하여 결정될 수 있다.
일반적으로, 디지털-아날로그 변환 장치에서 사용하는 클럭 주파수를 높이는 방식에 의하여 분해능을 향상시킬 수 있었다. 그러나, 이러한 방식은 클럭 주파수를 높이는데 한계가 있을 뿐만 아니라 고주파 노이즈로 인하여 시스템 성능에 나쁜 영향을 끼치게 된다.
본 발명의 목적은 클럭 주파수를 높이지 않고 분해능을 향상시키는 디지털-아날로그 변환 장치를 제공하는데 있다.
본 발명의 다른 목적은 클럭 주파수를 높이지 않고 분해능을 향상시키는 디지털-아날로그 변환 장치를 제공하는데 있다.
본 발명의 기술적 사상의 일면에 따른 디지털-아날로그 변환 장치는 출력 단자의 아날로그 전압 신호를 제1디지털 신호로 변환하고, 상기 제1디지털 신호와 타깃 디지털 신호의 차에 상응하는 제2디지털 신호를 생성시키는 아날로그-디지털 변환 처리부, 상기 제2디지털 신호에 기초한 클럭 주기 단위의 지연 및 클럭 주기 내에서의 스큐 지연에 따라서 생성되는 신호들의 위상 합성 처리에 의하여 상기 제2디지털 신호에 포함된 에러 정보에 상응하는 펄스폭을 갖는 제1제어신호를 생성시키는 위상 합성부 및, 상기 제2디지털 신호에 포함된 극성 정보에 기초하여 충전 루프 또는 방전 루프를 선택하고, 상기 선택된 루프에서 상기 제1제어신호의 펄스폭에 상응하는 구간 동안에 흐르는 전류에 따라서 아날로그 전압 신호를 생성시키는 챠지 펌프 회로를 포함한다.
본 발명의 실시 예에 따르면, 상기 위상 합성부는 상기 제2디지털 신호에 포함된 에러 정보의 일부를 나타내는 비트들에 기초한 클럭 스큐 제어에 따라 상기 제1제어신호의 펄스폭을 조정할 수 있다.
본 발명의 실시 예에 따르면, 상기 챠지 펌프 회로에서 출력되는 아날로그 전압 신호를 제1입력 단자에 인가하고, 제2입력 단자에는 상기 출력 단자를 연결하는 아날로그 버퍼 회로를 더 포함할 수 있다.
본 발명의 실시 예에 따르면, 상기 아날로그-디지털 변환 처리부는 상기 출력 단자의 아날로그 전압 신호를 N(N은 2이상의 정수)비트의 제1A디지털 신호로 변환하는 제1아날로그-디지털 변환기 및, 상기 N비트의 제1A디지털 신호와 N비트의 타깃 디지털 신호의 차에 상응하는 N비트의 제2디지털 신호를 생성시키는 감산 회로를 포함할 수 있다.
본 발명의 실시 예에 따르면, 상기 아날로그-디지털 변환 처리부는 상기 출력 단자의 아날로그 전압 신호를 M(M은 2이상의 정수)비트의 제1B디지털 신호로 변환하는 제2아날로그-디지털 변환기 및, 상기 제1B디지털 신호를 입력하여 평균 필터링 처리 및 타깃 디지털 신호와의 감산 처리에 기초하여 N(N은 M보다 큰 정수)비트의 제2디지털 신호를 출력하는 디지털 필터를 포함할 수 있다.
본 발명의 실시 예에 따르면, 상기 디지털 필터는 상기 제1B디지털 신호에 제1계수를 곱한 N비트의 제1연산신호 출력하는 제1곱셈기, 상기 제1연산신호와 제3연산신호를 합한 N비트의 제2연산신호를 출력하는 합산기, 상기 제2연산신호를 샘플링 시간 단위로 지연시켜 출력하는 지연기, 상기 지연기에서 출력되는 신호에 제2계수를 곱한 N비트의 제3연산신호를 상기 합산기로 출력하는 제2곱셈기, 상기 타깃 디지털 신호로부터 상기 제2연산신호를 감산한 N비트의 제4연산신호를 출력하는 감산기, 상기 제4연산신호에 제3계수를 곱한 N비트의 제5연산신호를 출력하는 제3곱셈기 및, 상기 제5연산신호를 적어도 한 비트씩 상위 비트로 시프트 처리한 제2디지털 신호를 출력하는 베럴 시프터를 포함하고, 상기 제1계수, 제2계수 및 제3계수는 각각 0보다 크고 1보다 작게 설정할 수 있다.
본 발명의 실시 예에 따르면, 상기 제2디지털 신호의 극성 비트가 제1논리 값을 갖는 경우에 상기 극성 비트를 제외한 상기 제2디지털 신호를 구성하는 비트들의 값을 반전시키고, 상기 제2디지털 신호의 극성 비트가 제2논리 값을 갖는 경우에 상기 제2디지털 신호를 구성하는 비트들의 값을 그대로 출력하는 후처리기를 더 포함할 수 있다.
본 발명의 실시 예에 따르면, 상기 위상 합성부는 제1클럭 신호의 2 이상의 초기 설정된 정수배 주기마다 펄스가 발생되는 제2클럭 신호를 생성하는 제1분주기, 상기 제2디지털 신호를 구성하는 제1파트의 비트들의 값에 기초하여 상기 제2클럭 신호를 상기 제1클럭 신호의 1주기 시간 단위로 지연시킨 제2A클럭 신호를 생성시키는 제1지연회로, 상기 제2디지털 신호를 구성하는 제2파트의 비트들의 값에 기초한 클럭 스큐 제어에 따라서 상기 제2A클럭 신호를 초기 설정된 분해능 시간 단위로 지연시킨 제2B클럭 신호를 생성시키는 제2지연회로 및, 상기 제2클럭 신호와 제2B클럭 신호에 기초하여 상기 제1지연회로 및 상기 제2지연회로에서의 지연 값의 합에 상응하는 펄스폭을 갖는 제1제어신호를 생성시키는 논리 회로를 포함할 수 있다.
본 발명의 실시 예에 따르면, 상기 제2디지털 신호는 극성 정보를 나타내는 최상위 비트와 상기 제1지연회로의 지연 값을 나타내는 초기 설정된 개수의 상위 비트들로 구성된 제1파트의 비트들과 상기 제2지연회로의 지연 값을 나타내는 초기 설정된 개수의 하위 비트들로 구성된 제2파트의 비트들을 포함할 수 있다.
본 발명의 실시 예에 따르면, 상기 제2지연회로는 상기 제2파트의 비트들의 개수에 상응하는 딜레이 셀들이 직렬로 연결된 제1딜레이 체인 및, 상기 제2파트의 비트들의 값에 기초하여 상기 딜레이 셀들의 동작을 제어하는 제1디코더를 포함하고, 상기 딜레이 체인의 딜레이 셀들의 지연 시간은 최하위 비트에 상응하는 딜레이 셀의 지연 시간을 기준으로 1비트씩 상위 비트로 이동함에 따라 2배씩 증가하도록 설정할 수 있다.
본 발명의 실시 예에 따르면, 상기 위상 합성부는 상기 제2디지털 신호에 포함된 극성 정보에 상응하는 제2제어신호를 더 생성시키고, 상기 제2제어신호에 기초하여 상기 챠지 펌프 회로의 충전 루프 또는 방전 루프가 선택될 수 있다.
본 발명의 실시 예에 따르면, 상기 위상 합성부는 상기 제2지연회로와 동등한 회로에서의 상기 제1클럭 신호의 1주기에 지연되는 값에 상응하는 스큐 캘리브레이션 값을 산출하고, 산출된 스큐 캘리브레이션 값을 상기 제2디지털 신호를 구성하는 제2파트의 비트들에 곱하여 정규화된 제2파트의 비트들의 값을 생성시키는 캘리브레이션 회로를 더 포함할 수 있다.
본 발명의 실시 예에 따르면, 상기 캘리브레이션 회로는 상기 제1클럭 신호를 2분주하는 제2분주기, 상기 제2파트의 비트들의 개수에 상응하는 딜레이 셀들이 직렬로 연결되는 구성을 갖고, 제2디코딩 값에 기초하여 상기 2분주된 제1클럭 신호를 지연시키는 제2딜레이 체인, 상기 제2딜레인 체인의 딜레이 셀들의 제어하는 제2디코딩 값을 생성하는 제2디코더, 상기 제2분주된 제1클럭 신호를 세트 단자에 인가하고, 상기 딜레이 체인에서 지연된 신호를 리세트 단자에 인가하고, Q단자로 출력하는 제2RS 플립-플롭, 상기 제2RS 플립-플롭의 Q단자로 출력되는 논리 값에 기초한 상기 제2디코딩 값을 증가시키거나 감소시키는 동작에 따라서 상기 스큐 캘리브레이션 값을 생성시키는 디코더 제어부 및, 상기 스큐 캘리브레이션 값을 상기 제2디지털 신호를 구성하는 제2파트의 비트들에 곱하여 정규화된 제2파트의 비트 값들을 생성시키는 제4곱셈기를 포함하고, 상기 정규화된 제2파트의 비트 값들은 상기 제2지연회로에 공급될 수 있다.
본 발명의 기술적 사상의 다른 면에 따른 디지털-아날로그 변환 방법은 출력 단자의 아날로그 전압 신호를 제1디지털 신호로 변환하는 단계, 상기 제1디지털 신호와 타깃 디지털 신호의 차에 상응하는 제2디지털 신호를 생성시키는 단계, 상기 제2디지털 신호에 기초한 클럭 주기 단위의 지연 제어 및 클럭 주기 내에서의 스큐 제어에 따라서 생성되는 신호들의 위상 합성을 통하여 챠지 펌프 제어신호를 생성시키는 단계 및, 상기 챠지 펌프 제어신호에 기초한 챠지 펌프 회로에서의 충전 또는 방전 시간의 조절에 의하여 상기 출력 단자로 아날로그 전압 신호를 생성시키는 단계를 포함한다.
본 발명의 실시 예에 따르면, 상기 챠지 펌프 제어신호를 생성시키는 단계는 상기 제2디지털 신호에 포함된 극성 비트 정보에 기초하여 상기 챠지 펌프 회로의 충전 루프 또는 방전 루프를 선택하는 제2제어신호를 생성시키는 단계 및, 상기 제2디지털 신호에 기초한 클럭 주기 단위의 지연 및 클럭 주기 내에서의 스큐 지연에 따라서 생성되는 신호들의 위상 합성 처리에 의하여 상기 제2디지털 신호에 포함된 에러 정보에 상응하는 펄스폭을 갖는 제1제어신호를 생성시키는 단계를 포함할 수 있다.
본 발명에 따르면 디지털-아날로그 변환 시스템에서 아날로그-디지털 변환기를 이용한 스큐 제어에 따라 분해능이 높은 아날로그 신호를 생성시킴으로써, 클럭 주파수를 높이지 않고도 높은 분해능을 갖는 디지털-아날로그 변환 장치를 구현할 수 있는 효과가 발생된다. 예로서, 수십 MHz의 클럭 주파수를 사용하여 수 GHz의 분해능을 갖는 디지털-아날로그 변환 장치를 구현할 수 있는 효과가 발생된다.
본 발명에 따르면, 디지털 회로로 구현된 스큐 제어 회로를 이용하여 칩 사이즈를 감소시킬 수 있는 효과가 발생된다.
본 발명에 따르면, 스큐 제어 회로의 위상 스큐 체인 경로에 대한 공정 특성 변화를 보상하기 위하여 캘리브레이션에 의한 정규화된 위상 스큐 제어를 적용함으로써, 공정 특성 변동 및 전압 변동을 상쇄시킬 수 있는 효과가 발생된다.
본 발명에 따르면, 평균 연산 디지털 필터링 처리를 이용하여 디지털-아날로그 변환 시스템에서 사용되는 아날로그-디지털 변환기의 비트수를 확장시킬 수 있으므로, 아날로그-디지털 변환기의 회로 사이즈를 줄일 수 있는 효과가 발생된다.
도 1a는 본 발명의 일 실시 예에 따른 디지털-아날로그 변환 장치의 구성도이다.
도 1b는 본 발명의 다른 실시 예에 따른 디지털-아날로그 변환 장치의 구성도이다.
도 2는 도 1a 또는 도 1b에 도시된 아날로그-디지털 변환 처리부의 세부 구성의 일 예를 보여주는 도면이다.
도 3은 도 1a 또는 도 1b에 도시된 아날로그-디지털 변환 처리부의 세부 구성의 다른 예를 보여주는 도면이다.
도 4는 도 2 또는 도 3에 도시된 아날로그-디지털 변환기의 세부 구성을 예시적으로 보여주는 도면이다.
도 5는 도 3에 도시된 디지털 필터의 세부 구성의 일 예를 보여주는 도면이다.
도 6은 도 3에 도시된 디지털 필터의 세부 구성의 다른 예를 보여주는 도면이다.
도 7은 도 1a 또는 도 1b에 도시된 위상 합성부의 세부 구성의 일 예를 보여주는 도면이다.
도 8은 도 7에 도시된 제1지연회로의 세부 구성의 일 예를 보여주는 도면이다.
도 9는 도 7에 도시된 제2지연회로의 세부 구성의 일 예를 보여주는 도면이다.
도 10은 도 9에 도시된 딜레이 체인의 세부 구성의 일 예를 보여주는 도면이다.
도 11은 도 7에 도시된 제1논리 회로의 세부 구성의 일 예를 보여주는 도면이다.
도 12는 도 1a 또는 도 1b에 도시된 위상 합성부의 세부 구성의 다른 예를 보여주는 도면이다.
도 13은 도 12에 도시된 캘리브레이션 회로의 세부 구성의 일 예를 보여주는 도면이다.
도 14는 도 1a 또는 도 1b에 도시된 챠지 펌프 회로의 세부 구성의 일 예를 보여주는 도면이다.
도 15는 도 1b에 도시된 아날로그 버퍼 회로의 세부 구성의 일 예를 보여주는 도면이다.
도 16은 본 발명의 실시 예에 따른 디지털-아날로그 변환 장치에서 발생되는 주요 신호들의 타이밍 다이어그램이다.
도 17은 본 발명의 실시 예들에 따른 디지털-아날로그 변환 장치가 적용된 전자 장치의 구현 예를 보여주는 도면이다.
도 18은 본 발명의 다른 실시 예에 따른 디지털-아날로그 변환 방법의 흐름도이다.
도 19는 도 18에 도시된 아날로그 신호를 생성시키는 단계에 대한 세부 흐름도를 예시적으로 보여주는 도면이다.
도 20은 도 19에 도시된 제1제어신호를 생성시키는 단계에 대한 세부 흐름도를 예시적으로 보여주는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 발명에 따른 기술적 사상의 디지털-아날로그 변환 장치는 아날로그-디지털 변환된 디지털 신호에 기초하여 챠지 펌프 회로의 정 전류원을 이용하여 내부 커패시터를 충전하거나 또는 방전하는 방식으로 디지털 신호를 아날로그 신호로 변환한다.
세부적으로, 내부 커패시터의 전압 V는 수학식 1과 같이 표현된다.
Figure 112013113056510-pat00001
여기에서, i는 내부 커패시터에 흐르는 전류이고, t는 시간이고, C는 내부 커패시터의 커패시턴스이다.
수학식 1을 참조하면, C 및 i를 고정한 상태에서 시간 t에 의한 전압 변동이 가능하다는 사실을 알 수 있다. 예로서, 시스템에서 사용하는 시스템 클럭 신호의 주파수가 2MHz라고 가장할 때 16비트로 시간 t를 표현하기 위해서는 32GHz 단위의 시간 제어가 가능해야 한다. 이론적으로는, 32GHz의 클럭 신호를 새로 만들어 사용하면 16비트로 시간 t를 표현할 수 있다. 그러나, 32GHz와 같은 고주파수의 클럭 신호는 노이즈가 많이 발생하기 때문에 시스템에 나쁜 영향을 끼칠 뿐만 아니라 정밀하게 생성시키기도 어렵다.
본 발명에서는 디지털-아날로그 변환 시스템에서 아날로그-디지털 변환기를 사용하여 클럭 신호의 주파수를 높이지 않고도 분해능(resolution)을 높이는 방안을 제안한다. 세부적으로, 클럭 스큐 제어에 따른 위상 합성 기술을 이용하여 디지털-아날로그 변환 장치의 분해능(resolution)을 높이는 방안을 제안한다.
또한, 위상 스큐 체인 경로에 대한 공정 특성 변화를 보상하기 위하여 캘리브레이션에 의한 정규화된 위상 스큐 제어를 적용하여 공정 특성 및 전압 변동에 대해서도 영향을 받지 않는 방안을 제안한다.
도 1a는 본 발명의 일 실시 예에 따른 디지털-아날로그 변환 장치(100A)의 구성도이다.
도 1a에 도시된 바와 같이, 디지털-아날로그 변환 장치(100A)는 아날로그-디지털 변환 처리부(110), 위상 합성부(120) 및 챠지 펌프 회로(130)를 포함한다.
아날로그-디지털 변환 처리부(110)에는 디지털-아날로그 변환 장치(100A)의 출력 단자의 아날로그 전압 신호(DAC_out)가 입력된다. 아날로그-디지털 변환 처리부(110)는 입력된 아날로그 전압 신호(DAC_out)를 제1디지털 신호로 변환하고, 변환된 제1디지털 신호와 타깃 디지털 신호(DAC_tar)의 차에 상응하는 제2디지털 신호(DAC_err)를 생성시킨다.
예로서, 제2디지털 신호(DAC_err)는 극성 정보를 나타내는 비트와 에러 정보를 나타내는 비트들로 구성될 수 있다. 세부적으로, 제2디지털 신호(DAC_err)의 최상위 비트로 극성 정보를 나타내고, 최상위 비트를 제외한 나머지 비트들로 에러 정보를 나타낼 수 있다.
위상 합성부(120)는 제2디지털 신호(DAC_err)에 포함된 극성 정보에 상응하는 논리 상태를 갖는 제2제어신호(CTL2)를 생성시키고, 제2디지털 신호(DAC_err)에 포함된 에러 정보에 상응하는 펄스폭을 갖는 제1제어신호(CTL1)를 생성시킨다. 예로서, 제2디지털 신호(DAC_err)의 극성 정보를 나타내는 최상위 비트 출력이 제2제어신호(CTL2)가 될 수 있다.
예로서, 위상 합성부(120)는 제2디지털 신호(DAC_err)에 포함된 에러 정보에 기초한 클럭 주기 단위의 지연 제어 및 클럭 주기 내에서의 스큐 제어에 따라서 생성된 신호들의 위상을 합성하여 에러 정보에 상응하는 펄스폭을 갖는 제1제어신호(CTL1)를 생성시킬 수 있다.
챠지 펌프 회로(130)는 제2제어신호(CTL2)의 논리 상태에 기초하여 내부 커패시터를 충전시키거나 방전시키는 충전 루프 또는 방전 루프를 선택적으로 형성하고, 선택된 루프에서 제1제어신호(CTL1)의 펄스폭에 상응하는 구간 동안에 전류가 흐르게 한다. 이와 같은 동작에 의하여 챠지 펌프 회로(130)에서는 제2디지털 신호(DAC_err)에 의하여 전압 레벨이 조정된 아날로그 전압 신호(DAC_out)가 출력된다.
도 1b는 본 발명의 다른 실시 예에 따른 디지털-아날로그 변환 장치(100B)의 구성도이다.
도 1b에 도시된 바와 같이, 디지털-아날로그 변환 장치(100B)는 아날로그-디지털 변환 처리부(110), 위상 합성부(120), 챠지 펌프 회로(130) 및 아날로그 버퍼 회로(140)를 포함한다.
도 1b에 도시된 디지털-아날로그 변환 장치(100B)는 도 1a에 도시된 디지털-아날로그 변환 장치(100A)에 비하여 아날로그 버퍼 회로(140)가 추가되었다는 점에서 상이하고, 아날로그-디지털 변환 처리부(110), 위상 합성부(120), 챠지 펌프 회로(130)는 도 1a에 도시된 디지털-아날로그 변환 장치(100A)와 동일하게 구성할 수 있다.
아날로그-디지털 변환 처리부(110), 위상 합성부(120), 챠지 펌프 회로(130)는 도 1a에서 설명하였으므로, 중복적인 설명은 피하기로 한다.
아날로그 버퍼 회로(140)는 챠지 펌프 회로(130)에서 출력되는 아날로그 전압(Vo)을 입력하고, 입력된 전압을 추종하는 출력 전압(DAC_out)을 출력한다. 아날로그 버퍼 회로(140)는 출력 전류의 변동에 의한 출력 전압(DAC_out)의 변동을 방지하는 역할을 한다. 예로서, 도 15에 도시된 바와 같은 이득이 1인 전압 폴로워(voltage follower) 회로로 구현할 수 있다.
도 15를 참조하면, 연산 증폭기(OP1)의 포지티브 입력 단자(+)로 챠지 펌프 회로(130)에서 출력되는 아날로그 전압 신호를 인가하고, 네거티브 입력 단자(-)에 연산 증폭기(OP1)의 출력 단자를 연결함으로써, 이득이 1인 전압 폴로워(voltage follower) 회로를 구현할 수 있다.
도 2는 도 1a 또는 도 1b에 도시된 아날로그-디지털 변환 처리부(110)의 세부 구성의 일 예를 보여주는 도면이다.
도 2에 도시된 바와 같이, 아날로그-디지털 변환 처리부(110A)는 제1아날로그-디지털 변환기(110-1A) 및 감산 회로(110-2A)를 포함한다.
제1아날로그-디지털 변환기(110-1A)는 출력 단자의 아날로그 전압 신호(DAC_out)를 N(N은 2 이상의 정수)비트의 제1A디지털 신호로 변환한다. 여기에서, 제1A디지털 신호의 비트 수 N에 의하여 디지털-아날로그 변환 장치(100A 또는 100B)의 분해능 수준이 결정된다.
감산 회로(110-2A)는 제1아날로그-디지털 변환기(110-1A)에서 출력되는 N비트의 제1A디지털 신호를 입력한다. 그리고, N비트의 제1A디지털 신호와 N비트의 타깃 디지털 신호(DAC_tar)의 차에 상응하는 N비트의 제2디지털 신호(DAC_err)를 생성시킨다. 예로서, 타깃 디지털 신호(DAC_tar)로부터 제1A디지털 신호를 감산하여 제2디지털 신호(DAC_err)를 생성시킬 수 있다. 다른 예로서, 제1A디지털 신호로부터 타깃 디지털 신호(DAC_tar)를 감산하여 제2디지털 신호(DAC_err)를 생성시킬 수도 있다. 본 발명의 일 실시 예에서는 타깃 디지털 신호(DAC_tar)로부터 제1A디지털 신호를 감산하여 제2디지털 신호(DAC_err)를 생성하는 것으로 설명하기로 한다. 제2디지털 신호(DAC_err)의 최상위 비트는 극성을 나타낼 수 있다.
여기에서, 제2디지털 신호(DAC_err)는 디지털-아날로그 변환 장치(100A 또는 100B)의 디지털 에러 신호를 의미한다.
예로서, 감산 회로(110-2A)에서 제2디지털 신호(DAC_err)의 극성 정보를 나타내는 최상위 비트가 제1논리 값을 갖는 경우에 극성 비트를 제외한 제2디지털 신호(DAC_err)를 구성하는 비트들의 값을 반전시키고, 제2디지털 신호(DAC_err)의 최상위 비트가 제2논리 값을 갖는 경우에 제2디지털 신호(DAC_err)를 구성하는 비트들의 값을 그대로 출력하는 후처리 동작을 수행할 수도 있다.
도 3은 도 1a 또는 도 1b에 도시된 아날로그-디지털 변환 처리부(110)의 세부 구성의 다른 예를 보여주는 도면이다.
도 3에 도시된 바와 같이, 아날로그-디지털 변환 처리부(110B)는 제2아날로그-디지털 변환기(110-1B) 및 디지털 필터(110-2B)를 포함한다.
제2아날로그-디지털 변환기(110-1B)는 출력 단자의 아날로그 전압 신호(DAC_out)를 M(M은 2이상의 정수)비트의 제1B디지털 신호로 변환한다. 여기에서, 제1B디지털 신호의 비트 수 M은 디지털-아날로그 변환 장치(100A 또는 100B)의 분해능 수준을 결정하는 N보다 작게 결정된다. 예로서, N이 16으로 설정된 경우에 M을 10으로 결정할 수 있다. 물론, M과 N은 디지털-아날로그 변환 장치(100A 또는 100B)를 적용하는 시스템의 성능을 고려하여 다양하게 결정할 수 있다.
디지털 필터(110-2B)는 제2아날로그-디지털 변환기(110-1B)에서 출력된 제1B디지털 신호를 입력하여 평균 필터링 처리 및 타깃 디지털 신호(DAC_tar)와의 감산 처리에 기초하여 N(N은 M보다 큰 정수)비트의 제2디지털 신호(DAC_err)를 출력한다. 제2디지털 신호(DAC_err)의 최상위 비트는 극성을 나타낼 수 있다.
디지털 필터(110-2B)는 M비트의 제1B디지털 신호에 대한 매 샘플링 시간마다 누적 평균 필터링 처리를 수행하여 N비트의 제1C디지털 신호를 생성시키고, N비트의 제1C디지털 신호와 타깃 디지털 신호(DAC_tar)의 차에 상응하는 N비트의 제2디지털 신호(DAC_err)를 생성시킨다. 예로서, 타깃 디지털 신호(DAC_tar)로부터 제1C디지털 신호를 감산하여 제2디지털 신호(DAC_err)를 생성시킬 수 있다. 다른 예로서, 제1C디지털 신호로부터 타깃 디지털 신호(DAC_tar)를 감산하여 제2디지털 신호(DAC_err)를 생성시킬 수도 있다. 본 발명의 일 실시 예에서는 타깃 디지털 신호(DAC_tar)로부터 제1C디지털 신호를 감산하여 제2디지털 신호(DAC_err)를 생성하는 것으로 설명하기로 한다.
도 4는 도 2 또는 도 3에 도시된 제1아날로그-디지털 변환기(110-1A) 또는 제2아날로그-디지털 변환기(110-1B)의 세부 구성을 예시적으로 보여주는 도면이다.
제1,2아날로그-디지털 변환기(110-1A 또는 110-1B)는 기준 전압 발생 회로(111), 비교 회로(112) 및 인코더(113)를 포함한다.
기준 전압 발생 회로(111)는 전원 전압 Vd와 접지 사이에 직렬로 복수개의 저항들(R0 ~ Rp)이 접속되고, 직렬로 연결된 저항들 사이의 노드들을 통하여 p개의 기준 전압들(Vr1 ~ Vrp)을 생성시킨다. 예로서, 복수개의 저항들(R0~Rp)의 저항 값은 동일하게 설정할 수 있다. 예로서, M비트의 아날로그-디지털 변환기(110-1B)를 구현하기 위해서 p 값은 (2M-1)으로 결정할 수 있다. 즉, 10비트의 아날로그-디지털 변환기(110-1B)를 구현하기 위해서 전원 전압 Vd와 접지 사이에 직렬로 저항 소자를 210개 연결하여야 한다.
비교 회로(112)는 p개의 비교기들(C1 ~ Cp)을 포함하고, 비교기들(C1 ~ Cp) 각각의 제1입력 단자에는 각각의 비교기에 매칭되는 기준 전압이 인가되고, 비교기들(C1 ~ Cp) 각각의 제2입력 단자에는 아날로그 전압 신호(DAC_out)가 인가된다. 예로서, M비트의 아날로그-디지털 변환기(110-1B)를 구현하기 위해서 (2M-1)개의 비교기들을 필요로 한다. 즉, 10비트의 아날로그-디지털 변환기(110-1B)를 구현하기 위해서 (210-1)개의 비교기들이 필요하다.
예로서, 비교기들(C1 ~ Cp)의 제1입력 단자를 네거티브(-) 입력 단자로 설정하고, 제2입력 단자를 포지티브(+) 입력 단자로 설정할 수 있다. 다른 예로서, 비교기들(C1 ~ Cp)의 제1입력 단자를 포지티브(+) 입력 단자로 설정하고, 제2입력 단자를 네거티브(-) 입력 단자로 설정할 수도 있다.
이에 따라서, 비교기 C1의 제1입력 단자에는 기준 전압 Vr1이 인가되고, 비교기 C2의 제1입력 단자에는 기준 전압 Vr2가 인가되고, 비교기 Cp의 제1입력 단자에는 기준 전압 Vrp이 인가된다. 나머지 비교기들의 제1입력 단자에도 이와 같은 방식으로 해당 비교기들에 매칭되는 기준 전압이 인가된다.
비교기들(C1 ~ Cp) 각각은 제1입력 단자의 전압과 제2입력 단자의 전압을 비교하여 비교 결과에 상응하는 논리 값을 갖는 신호를 출력한다. 예로서, 제1입력 단자를 네거티브(-) 입력 단자로 설정하고 제2입력 단자를 포지티브(+) 입력 단자로 설정한 경우에, 비교기들(C1 ~ Cp) 각각은 기준 전압보다 아날로그 전압 신호(DAC_out)의 전압이 크거나 같으면 논리 상태 "High"를 갖는 출력이 발생되고, 그렇지 않으면 논리 상태 "Low"를 갖는 출력이 발생된다.
인코더(113)는 비교 회로(112)의 비교기들(C1 ~ Cp)의 출력신호들을 인코딩하여 디지털 신호를 생성시킨다. 예로서, p 값이 (2M-1)인 경우에 인코더(113)는 M비트의 제1B디지털 신호를 생성시킨다. 다른 예로서, p 값이 (2N-1)인 경우에 인코더(113)는 N비트의 제1A디지털 신호를 생성시킨다.
도 5는 도 3에 도시된 디지털 필터(110-2B')의 세부 구성의 일 예를 보여주는 도면이다.
도 5에 도시된 바와 같이, 디지털 필터(110-2B')는 제1,2,3곱셈기들(11, 12, 13), 합산기(14) 지연기(15), 감산기(16) 및 베럴 시프터(17)를 포함한다.
제1곱셈기(11)는 아날로그-디지털 변환기(110-1B)로부터 출력되는 M비트의 제1B디지털 신호를 입력하고, 입력된 제1B디지털 신호에 제1계수를 곱한 N비트의 제1연산신호 합산기(14)로 출력한다.
합산기(14)는 제1연산신호와 제2곱셈기(12)에서 출력되는 제3연산신호를 합한 N비트의 제2연산신호를 지연기(15) 및 감산기(16)로 각각 출력한다. 합산기(14)에서 출력되는 제2연산신호는 제1B디지털 신호를 평균 필터링 처리한 신호에 해당된다.
지연기(15)는 제2연산신호를 샘플링 시간 단위로 지연시켜 제2곱셈기(12)로 출력한다.
제2곱셈기(12)는 지연기(15)에서 출력되는 신호에 제2계수를 곱한 N비트의 제3연산신호를 합산기(14)로 출력한다.
감산기(16)는 타깃 디지털 신호(DAC_tar)와 제2연산신호의 차를 연산한 N비트의 제4연산신호를 제3곱셈기(13)로 출력한다. 예로서, 타깃 디지털 신호(DAC_tar)로부터 제2연산신호를 감산한 N비트의 제4연산신호를 제3곱셈기(13)로 출력한다. N비트의 제4연산신호의 최상위 비트는 극성을 나타낼 수 있다.
제3곱셈기(13)는 제4연산신호에 제3계수를 곱한 N비트의 제5연산신호를 베럴 시프터(17)로 출력한다.
베럴 시프터(17)는 제5연산신호를 적어도 한 비트씩 상위 비트로 시프트 처리한 제2디지털 신호(DAC_err)를 출력한다. 배럴 시스터(17)에서 한 비트씩 상위 비트로 시프트 처리하면, 제2디지털 신호(DAC_err)는 제5연산신호에 2를 곱한 결과와 같게 된다. 만일 베럴 시스터(17)에서 2 비트씩 상위 비트로 시프트 처리하면, 제2디지털 신호(DAC_err)는 제5연산신호에 4를 곱한 결과와 같게 된다. 즉, 배럴 시프터(17)에서 상위 비트로 시프트되는 비트 수가 n이면, 입력 신호에 2n을 곱한 값이 출력된다.
위의 제1계수, 제2계수 및 제3계수 각각은 각각 0보다 크고 1보다 작게 결정할 수 있다.
도 6은 도 3에 도시된 디지털 필터(110-2B")의 세부 구성의 다른 예를 보여주는 도면이다.
도 6에 도시된 바와 같이, 디지털 필터(110-2B")는 제1,2,3곱셈기들(11, 12, 13), 합산기(14) 지연기(15), 감산기(16), 베럴 시프터(17) 및 후처리기(18)를 포함한다.
도 6에 도시된 디지털 필터(110-2B")는 도 5에 도시된 디지털 필터(110-2B')에 비하여 후처리기(18)가 추가되었다.
도 6에 도시된 제1,2,3곱셈기들(11, 12, 13), 합산기(14) 지연기(15), 감산기(16) 및 베럴 시프터(17)에 대한 동작은 도 5에서 이미 설명하였으므로, 후처리기(18)의 동작에 대해서만 설명하기로 한다.
후처리기(18)는 베럴 시프터(17)로부터 출력되는 제2디지털 신호(DAC_err)를 입력하여, 제2디지털 신호(DAC_err)의 극성 비트인 최상위 비트가 제1논리 값을 갖는 경우에 극성 비트를 제외한 제2디지털 신호(DAC_err)를 구성하는 비트들의 값을 반전시켜 출력하고, 제2디지털 신호(DAC_err)의 극성 비트가 제2논리 값을 갖는 경우에 제2디지털 신호(DAC_err)를 구성하는 비트들의 값을 그대로 출력한다. 예로서, 제1논리 값을 '1'로 설정하고, 제2논리 값을 '0'으로 설정할 수 있다. 다른 예로서, 제1논리 값을 '0'으로 설정하고, 제2논리 값을 '1'로 설정할 수도 있다.
도 7은 도 1a 또는 도 1b에 도시된 위상 합성부(120A)의 세부 구성의 일 예를 보여주는 도면이다.
도 7에 도시된 바와 같이, 위상 합성부(120A)는 제1분주기(120-1), 제1지연회로(120-2), 제2지연회로(120-3), 제1논리 회로(120-4) 및 제2논리 회로(120-5)를 포함한다.
위상 합성부(120A)는 제2디지털 신호(DAC_err)에 기초하여 제1제어신호(CTL1) 및 제2제어신호(CTL2)를 발생시킨다. 예로서, 제2디지털 신호(DAC_err)는 극성 정보를 나타내는 최상위 비트와 제1지연회로(120-2)의 지연 값을 나타내는 초기 설정된 개수의 상위 비트들로 구성된 제1파트의 비트들과 제2지연회로(120-3)의 지연 값을 나타내는 초기 설정된 개수의 하위 비트들로 구성된 제2파트의 비트들로 구성된다.
예로서, 제2디지털 신호(DAC_err)가 16비트로 구성되는 경우에 [14:11] 비트들의 값을 이용하여 제1지연회로(120-2)를 제어하고, [10:0] 비트들의 값을 이용하여 제2지연회로(120-3)를 제어할 수 있다.
제1분주기(120-1)는 제1클럭 신호(CLK1)를 입력하여 제1클럭 신호(CLK1)의 2 이상의 초기 설정된 정수배 주기마다 펄스가 발생되는 제2클럭 신호(CLK2)를 출력한다. 제2디지털 신호(DAC_err)의 제1파트의 비트들의 개수에 기초하여 제2클럭 신호(CLK2)의 생성 주기를 결정할 수 있다. 예로서, 제1파트의 비트들의 개수가 4인 경우에 초기 설정된 정수배는 24로 결정할 수 있다. 즉, 제1파트의 비트들의 개수가 4인 경우에, 제1클럭 신호(CLK1)의 펄스가 16개 발생될 때마다 제2클럭 신호(CLK2)의 펄스가 발생된다.
도 16(A)는 제1클럭 신호(CLK1)를 나타내고, 도 16(B)는 제2클럭 신호(CLK2)를 나타낸다. 도 16(A) 및 16(B)를 참조하면, 제1분주기(120-1)로 제1클럭 신호(CLK1)가 입력되어, 제1클럭 신호(CLK1)의 펄스가 16개 발생될 때마다 제2클럭 신호(CLK2)의 펄스가 발생된다.
제1지연회로(120-2)는 제2클럭 신호(CLK2)를 입력하여, 제2디지털 신호(DAC_err)를 구성하는 제1파트의 비트들의 값에 기초하여 제2클럭 신호(CLK2)를 제1클럭 신호(CLK1)의 1주기 시간 단위로 지연시킨 제2A클럭 신호(CLK2_d1)를 출력한다. 예로서, 제2디지털 신호(DAC_err)가 16비트로 구성되는 경우에 [14:11] 비트들의 값을 이용하여 제1지연회로(120-2)를 제어할 수 있다. 세부적인 예로서, [14:11] 비트들의 값이 [0101]인 경우에, 제1지연회로(120-2)에 의하여 제2클럭 신호(CLK2)는 제1클럭 신호(CLK1)의 5주기에 해당되는 시간 동안 지연되어 출력된다. 제1지연회로(120-2)에 의하여 제1클럭 신호(CLK1)의 5주기에 해당되는 시간 동안 지연되어 출력되는 제2A클럭 신호(CLK2_d1)를 도 16(C)에 도시하였다.
제2지연회로(120-3)는 제1지연회로(120-2)에서 출력되는 제2A클럭 신호(CLK2_d1)를 입력하여, 제2디지털 신호(DAC_err)를 구성하는 제2파트의 비트들의 값에 기초하여 클럭 스큐 제어에 따라서 제2A클럭 신호(CLK2_d1)를 초기 설정된 분해능 시간 단위로 지연시킨 제2B클럭 신호(CLK2_d2)를 출력한다. 예로서, 초기 값으로 설정되는 분해능 시간 단위는 제1클럭 신호의 1주기 시간 단위를 2K(K=제2파트의 비트들의 개수)로 분할한 시간 단위로 결정할 수 있다. 다른 예로서, 초기 값으로 설정되는 분해능 시간 단위는 제1클럭 신호의 1주기 시간 단위를 2K(K=제2파트의 비트들의 개수)로 분할한 시간 단위보다 일정량 크거나 작게 결정할 수도 있다. 도 16(D)에 제2B클럭 신호(CLK2_d2)를 도시하였다.
제1논리 회로(120-4)는 제2클럭 신호(CLK2)와 제2B클럭 신호(CLK2_d2)에 기초하여 제1지연회로(120-2) 및 제2지연회로(120-3)에서의 지연 값의 합에 상응하는 펄스폭을 갖는 제1제어신호(CTL1)를 생성시킨다. 예로서, 제2클럭 신호(CLK2)의 펄스가 발생되는 시점부터 제2B클럭 신호(CLK2_d2)의 펄스가 발생되는 시점까지의 구간 폭을 갖는 제1제어신호(CTL1)를 생성시킬 수 있다.
제2논리 회로(120-5)는 제2디지털 신호(DAC_err)에 포함된 극성 비트 정보에 상응하는 논리 값을 갖는 제2제어신호(CTL2)를 생성시킨다. 예로서, 제2디지털 신호(DAC_err)의 극성 정보를 나타내는 최상위 비트 값에 대응되는 논리 값을 갖는 제2제어신호(CTL2)를 생성시킬 수 있다.
다른 예로서, 아날로그-디지털 변환 처리부(110)에서 생성되는 제2디지털 신호(DAC_err)의 극성 비트 출력을 제2논리 회로(120-5)를 거치지 않고 바로 제2제어신호(CTL2)로 이용할 수도 있다. 세부적으로, 제2디지털 신호(DAC_err)의 극성 정보를 나타내는 최상위 비트 출력을 바로 제2제어신호(CTL2)로 이용할 수도 있다. 이 경우에, 제2논리 회로(120-5)를 생략할 수 있다.
도 8은 도 7에 도시된 제1지연회로(120-2)의 세부 구성의 일 예를 보여주는 도면이다.
도 8에 도시된 바와 같이, 제1지연회로(120-2)는 복수의 개의 D플립-플롭들(121-1 ~ 121-v) 및 멀티플렉서(122)를 포함한다.
D플립-플롭의 개수 v는 제2디지털 신호(DAC_err)를 구성하는 제1파트의 비트들의 값에 기초하여 결정된다. 예로서, 제1파트의 비트들의 개수가 4개인 경우에 D플립-플롭의 개수 v를 (24-1)인 15개로 결정할 수 있다.
복수의 개의 D플립-플롭들(121-1 ~ 121-v)은 직렬로 연결된다. 세부적으로 첫 번째 D플립-플롭(121-1)의 입력 단자(D)에는 제2클럭 신호(CLK2)가 인가되고, 출력 단자(Q)를 다음 D플립-플롭(121-2)의 입력 단자(D)에 연결한다. 이와 같은 방식으로 D플립-플롭들(121-1 ~ 121-v)의 입력 단자(D) 및 출력 단자(Q)를 연결시킨다.
그리고, 복수의 개의 D플립-플롭들(121-1 ~ 121-v)의 각 클럭 단자(CK)에는 제1클럭 신호(CLK1)가 인가된다.
그러면, 첫 번째 D플립-플롭(121-1)에서는 제1클럭 신호(CLK1)의 1주기 지연된 제2클럭 신호(CLK2)가 출력되고, 두 번째 D플립-플롭(121-1)에서는 제1클럭 신호(CLK1)의 2주기 지연된 제2클럭 신호(CLK2)가 출력되고, 마지막 D플립-플롭(121-v)에서는 제1클럭 신호(CLK1)의 v주기 지연된 제2클럭 신호(CLK2)가 출력된다.
첫 번째 D플립-플롭(121-1)의 입력 신호 Q0과 복수의 개의 D플립-플롭들(121-1 ~ 121-v)에서 출력되는 신호 Q1 ~ Qv들은 멀티플렉서(122)로 입력된다.
멀티플렉서(122)는 제2디지털 신호(DAC_err)를 구성하는 제1파트의 비트들의 값에 의하여 (v+1)개의 입력 단자들로 입력되는 신호 Q0 ~ Qv들 중에서 하나의 신호를 선택하여 출력한다.
예로서, 제2디지털 신호(DAC_err)를 구성하는 제1파트의 비트들이 [14:11]이고, [14:11] 비트들의 값이 [0000]인 경우에 멀티플렉서(122)는 Q0를 선택하여 출력한다. 다른 예로서, [14:11] 비트들의 값이 [0101]인 경우에 멀티플렉서(122)는 Q5를 선택하여 출력한다.
도 9는 도 7에 도시된 제2지연회로(120-3)의 세부 구성의 일 예를 보여주는 도면이다.
도 9에 도시된 바와 같이, 제2지연회로(120-3)는 제1디코더(120-3A) 및 제1딜레이 체인(120-3B)을 포함한다.
제1딜레이 체인(120-3B)은 복수개의 딜레이 셀들(123-1 ~ 123-k)이 직렬로 연결되는 회로 구성을 갖는다. 제1딜레이 체인(120-3B)은 제2A클럭 신호(CLK2_d1)를 입력하여, 제1디코딩 신호들(D1 ~Dk)에 기초하여 딜레이 셀들(123-1 ~ 123-k)에 서 지연된 제2B클럭 신호(CLK2_d2)를 출력한다.
딜레이 셀들(123-1 ~ 123-k)의 개수 k는 제2디지털 신호(DAC_err)를 구성하는 제2파트의 비트들의 개수와 같게 결정한다. 예로서, 제2디지털 신호(DAC_err)의 [10:0] 비트들을 제2파트의 비트들로 할당한 경우에 딜레이 셀들(123-1 ~ 123-k)의 개수 k는 11개로 결정할 수 있다. 딜레이 셀들(123-1 ~ 123-k)은 제1디코더(120-3A)에서 생성되는 제1디코딩 신호들(D1 ~Dk)에 의하여 제어된다.
최하위 비트에 대응되는 딜레이 셀(123-1)에서의 지연 시간을 제1단위 지연 시간(dt1)으로 결정하면, 2번째 상위 비트에 대응되는 딜레이 셀(123-2)에서의 지연 시간은 2*dt1로 결정하고, 3번째 상위 비트에 대응되는 딜레이 셀(123-3)의 지연 시간은 4*dt1로 결정하는 방식으로 상위 비트로 올라갈수록 딜레이 셀의 지연 시간은 2배씩 증가하도록 결정한다.
예로서, 최하위 비트에 대응되는 딜레이 셀(123-1)에서의 지연 시간인 제1단위 지연 시간(dt1)을 125ps로 결정한 경우에 2번째 상위 비트에 대응되는 딜레이 셀(123-2)에서의 지연 시간을 0.25ns로 결정할 수 있다. 그리고, 11번째 상위 비트에 대응되는 딜레이 셀(123-11)에서의 지연 시간을 32ns로 결정할 수 있다.
제1디코더(120-3A)는 제2디지털 신호(DAC_err)를 구성하는 제2파트의 비트들의 값에 기초하여 딜레이 체인(120-3A)을 구성하는 딜레이 셀들을 선택하기 위한 제1디코딩 신호들(D1 ~Dk)을 생성한다. 제1디코더(120-3A)의 제1디코딩 값을 제2디지털 신호(DAC_err)를 구성하는 제2파트의 비트들의 값과 동일한 값으로 결정할 수 있다. 예로서, 제2디지털 신호(DAC_err)를 구성하는 제2파트의 비트들의 값이 [01000000011]인 경우에, 제1디코딩 값을 [01000000011]로 결정할 수 있다. 그리고, 제1디코딩 값 [01000000011]에 따른 제1디코딩 신호들(D1 ~D11)을 생성할 수 있다. 제1디코딩 신호들(D1~Dk) 각각을 딜레이 셀들을 일대일로 매칭시킨다.
제1딜레이 체인(120-3A)을 구성하는 딜레이 셀들 중에서 제1디코딩 신호들(D0~Dk)의 값에 기초하여 선택된 딜레이 셀(들)은 해당 셀의 지연 시간만큼 입력 신호를 지연시켜 출력한다. 그리고, 딜레이 체인(120-3A)을 구성하는 딜레이 셀들 중에서 선택되지 않은 딜레이 셀(들)은 제2단위 지연 시간(dt2)만큼 입력 신호를 지연시킨다. 여기에서, 제2단위 지연 시간(dt2)은 제1단위 지연 시간(dt1)보다 작은 값으로 설정한다. 제2단위 지연 시간(dt2)은 제1단위 지연 시간(dt1)에 비하여 무시할 수 있을 정도로 작은 값으로 설정하는 것이 바람직하다.
예로서, 제2디지털 신호(DAC_err)의 [10:0] 비트들의 값이 [01000000011]인 경우에, 디코딩 신호들(D0~Dk)에 의하여 선택되는 딜레이 셀들은 (123-1), (123-2), (123-10)가 된다. 만일 단위 지연 시간을 무시한다면 딜레이 체인(120-3A)에서의 총 지연 시간은 3개의 딜레이 셀들 (123-1), (123-2), (123-10)에 대한 지연 시간들의 합이 된다.
도 10은 도 9에 도시된 제1딜레이 체인(120-3B)의 세부 구성의 일 예를 보여주는 도면이다.
도 10에 도시된 바와 같이, 제1딜레이 체인(120-3B)은 복수개의 딜레이 셀들(123-1 ~ 123-k)이 직렬로 연결된다. 복수개의 딜레이 셀들(123-1 ~ 123-k) 각각은 해당 딜레이 셀의 지연 시간에 상응되는 개수의 제1단위 지연 시간(dt1)을 갖는 딜레이 소자(DL_dt1)를 직렬로 연결한 제1단자, 제1단자와 병렬로 연결된 제2단위 지연 시간(dt1)을 갖는 딜레이 소자(DL_dt2)의 제2단자 중에서 스위칭 소자(SWi)에 의하여 하나의 단자를 선택하여 출력한다. 스위칭 소자(SWi)는 제2디지털 신호(DAC_err)를 구성하는 제1파트의 비트들에 기초하여 디코더(120-3A)에 의하여 생성된 제1디코딩 신호(Di)에 의하여 제어된다.
세부적으로, 딜레이 셀(123-1)은 입력 신호를 제1단위 지연 시간(dt1)만큼 지연시켜 출력하는 하나의 딜레이 소자(DL_dt1), 딜레이 소자(DL_dt1)와 병렬로 연결되어 제2단위 지연 시간(dt1)만큼 지연시켜 출력하는 하나의 딜레이 소자(DL_dt2) 및 스위칭 소자(SW1)로 구성된다. 스위칭 소자(SW1)에 의하여 딜레이 소자(DL_dt1) 또는 딜레이 소자(DL_dt2) 중의 하나를 선택하여 출력한다. 스위칭 소자(SW1)는 제2디지털 신호(DAC_err)를 구성하는 제1파트의 비트들 중의 최하위 비트에 상응하는 제1디코딩 신호(D1)에 의하여 제어된다. 예로서, 제1디코딩 신호(D1)가 제1논리 값(예로서, 1)을 갖는 경우에, 딜레이 셀(123-1)은 딜레이 소자(DL_dt1)에서 지연된 신호를 선택하여 출력한다. 그리고, 제1디코딩 신호(D1)가 제2논리 값(예로서, 0)을 갖는 경우에, 딜레이 셀(123-1)은 딜레이 소자(DL_dt2)에서 지연된 신호를 선택하여 출력한다.
딜레이 셀(123-k)은 직렬로 연결된 2k개의 딜레이 소자(DL_dt1)들, 하나의 딜레이 소자(DL_dt2) 및 스위칭 소자(SWk)로 구성된다. 스위칭 소자(SWk)는 직렬로 연결된 2k개의 딜레이 소자(DL_dt1)들에 의하여 지연된 신호가 출력되는 제1단자, 제1단자와 병렬로 연결된 하나의 딜레이 소자(DL_dt2)에 의하여 지연된 신호가 출력되는 제2단자 중의 하나를 선택한다. 스위칭 소자(SWk)는 제2디지털 신호(DAC_err)를 구성하는 제1파트의 비트들 중의 최상위 비트에 상응하는 제1디코딩 신호(Dk)에 의하여 제어된다. 예로서, 제1디코딩 신호(Dk)가 제1논리 값(예로서, 1)을 갖는 경우에, 딜레이 셀(123-k)은 2k개의 딜레이 소자(DL_dt1)에서 지연된 신호를 출력하도록 제1단자를 선택한다. 그리고, 제1디코딩 신호(Dk)가 제2논리 값(예로서, 0)을 갖는 경우에, 딜레이 셀(123-k)은 딜레이 소자(DL_dt2)에서 지연된 신호를 출력하도록 제2단자를 선택한다.
도 11은 도 7에 도시된 제1논리 회로(120-4)의 세부 구성의 일 예를 보여주는 도면이다.
도 11에 도시된 바와 같이, 제1논리 회로(120-4)는 제1RS 플립-플롭(FF1)에 의하여 구현될 수 있다.
제1RS 플립-플롭(FF1)의 R단자에는 제2지연회로(120-3)에서 출력되는 제2B클럭 신호(CLK2_d2)가 인가되고, S단자에는 제1분주기(120-1)에서 출력되는 제2클럭 신호(CLK2)가 인가된다.
예로서, 제2클럭 신호(CLK2)가 도 16(B)와 같은 타이밍으로 발생되고 제2B클럭 신호(CLK2_d2)가 도 16(D)와 같은 타이밍으로 발생되면, 제1RS 플립-플롭(FF1)의 출력 단자(Q)에서 출력되는 제1제어신호(CTL1)는 도 16(E)와 같이 발생된다.
도 12는 도 1에 도시된 위상 합성부(120B)의 세부 구성의 다른 예를 보여주는 도면이다.
도 12에 도시된 바와 같이, 위상 합성부(120B)는 제1분주기(120-1), 제1지연회로(120-2), 제2지연회로(120-3), 제1논리 회로(120-4), 제2논리 회로(120-5) 및 캘리브레이션 회로(120-6)를 포함한다. 또한, 도 12의 제2지연회로(120-3)는 도 9의 제2지연회로(120-3)과 실질적으로 동일할 수 있다.
위상 합성부(120B)는 도 7에 도시된 위상 합성부(120A)에 캘리브레이션 회로(120-6)가 추가된 구성을 갖는다. 제1분주기(120-1), 제1지연회로(120-2), 제2지연회로(120-3), 제1논리 회로(120-4) 및 제2논리 회로(120-5)에 대해서는 도 7에서 상세히 설명하였으므로, 중복적인 설명은 피하기로 한다.
캘리브레이션 회로(120-6)는 캘리브레이션 정보 산출부(120-6A) 및 제4곱셈기(120-6B)를 포함한다.
캘리브레이션 정보 산출부(120-6A)는 제2지연회로(120-3)에서의 제1클럭 신호(CLK1)의 1주기 동안에 지연되는 값에 상응하는 스큐 캘리브레이션 값을 산출한다. 여기에서, 스큐 캘리브레이션 값은 제2지연회로(120-3)에 의하여 발생되는 제1클럭 신호(CLK1)의 스큐 값과 동일한 값이 된다.
제4곱셈기(120-6B)는 위상 합성부(120B)로 입력되는 제2디지털 신호(DAC_err)를 구성하는 제2파트의 비트들에 스큐 캘리브레이션 값을 곱하여 정규화된 제2파트의 비트들의 값을 출력한다. 제4곱셈기(120-6B)에서 출력되는 정규화된 제2파트의 비트들의 값은 제2지연 회로(120-3)에 인가된다.
이에 따라서, 제2지연 회로(120-3)에서 발생되는 공정 특성 및 전압 변동에 따른 지연량 변동을 상쇄시킬 수 있게 된다.
도 13은 도 12에 도시된 캘리브레이션 회로(120-6)의 세부 구성의 일 예를 보여주는 도면이다.
도 13에 도시된 바와 같이, 캘리브레이션 회로(120-6)는 제2'지연 회로(120-3'), 제2분주기(124), RS 플립-플롭(125), 디코더 제어부(126) 및 제4곱셈기(120-6B)를 포함한다.
제2분주기(124)는 제1클럭 신호(CLK1)를 입력하여, 제1클럭 신호(CLK1)를 2분주하여 출력한다. 예로서, 제1클럭 신호(CLK1)의 주파수가 32MHz인 경우에 분주기(124)에서는 16MHz의 클럭 신호가 출력된다. 제2분주기(124)에서 출력되는 신호를 제1A클럭 신호(CLK1A)라고 표시하고 한다.
제2'지연 회로(120-3')는 도 9에 도시된 제2지연 회로(120-3)와 동동한 회로로 구성된다. 제2'지연 회로(120-3')는 제2디코더(120-3A') 및 제2딜레이 체인(130-3B')를 포함한다. 제2딜레이 체인(120-3B')은 복수개의 딜레이 셀들(123-1' ~ 123-k')이 직렬로 연결된다.
제2딜레이 체인(130-3B')에는 제1A클럭 신호(CLK1A)가 입력된다. 제2딜레이 체인(130-3B')는 제2디코더(120-3A')에서 출력되는 제2디코딩 신호들(D1'~ Dk')에 의하여 딜레이 셀들(123-1' ~ 123-k')을 제어함으로써 제1A클럭 신호(CLK1A)를 지연시킨다. 제2딜레이 체인(130-3B')에서 출력되는 신호를 제1B클럭 신호(CLK1A_d)라고 정의하자.
RS 플립-플롭(125)의 R단자에는 제1B클럭 신호(CLK1A_d)가 인가되고, S단자에는 제1A클럭 신호(CLK1A)가 인가된다. RS 플립-플롭(125)의 출력단자(Q)에서 출력되는 신호는 디코더 제어부(126)에 인가된다.
디코더 제어부(126)는 RS 플립-플롭(125)의 Q단자로 출력되는 신호의 논리 값에 기초하여 제2디코더(120-3A')의 디폴트 값으로 설정된 제2디코딩 값을 증가시키거나 감소시키는 동작을 통하여 스큐 캘리브레이션 값을 생성시킨다. Q단자로 출력되는 신호의 논리 값에 기초하여 k비트로 구성된 제2디코딩 값을 1씩 증가시키거나 감소시킬 수 있다.
제2디코더(120-3A')는 디코더 제어부(126)에 의하여 제어된 제2디코딩 값에 대응되는 제2디코딩 신호들(D1'~ Dk')을 제2딜레이 체인(130-3B')으로 출력한다.
세부적으로, 제2딜레이 체인(130-3B')에서의 초기 스큐 값에 따라서 RS 플립-플롭(125)의 Q단자로는 제2논리 값(예로서, 0)이 출력된다. 제2논리 값(예로서, 0)이 디코더 제어부(123)로 인가되면, 디코더 제어부(123)는 제2디코딩 값을 증가시킨다. RS 플립-플롭(125)으로부터 디코더 제어부(126)로 제1논리 값(예로서, 1)이 인가될 때까지 제2디코딩 값은 증가하게 된다. 그리고, RS 플립-플롭(125)으로부터 디코더 제어부(126)로 제1논리 값(예로서, 1)이 인가되면 제2디코딩 값을 감소시킨다.
이에 따라서, 제2'지연회로(120-3')에서의 제1클럭 신호(CLK1)의 1주기 동안에 지연되는 값에 상응하는 제2디코더(120-3A')의 제2디코딩 값에서 업/다운을 반복하면서 수렴하게 된다. 이와 같이 수렴된 제2디코딩 값이 스큐 캘리브레이션 값이 된다.
제4곱셈기(120-6B)는 위상 합성부(120B)로 입력되는 제2디지털 신호(DAC_err)를 구성하는 제2파트의 비트들에 디코더 제어부(123)에서 생성된 스큐 캘리브레이션 값을 곱하여 정규화된 제2파트의 비트들의 값을 출력한다. 제4곱셈기(120-6B)에서 출력되는 정규화된 제2파트의 비트들의 값은 제2지연 회로(120-3)에 인가된다.
도 14는 도 1a 또는 도 1b에 도시된 챠지 펌프 회로(130)의 세부 구성의 일 예를 보여주는 도면이다.
도 14에 도시된 바와 같이, 챠지 펌프 회로(130)는 전처리부(130A) 및 챠지 펌프(130B)를 포함한다.
본 발명의 일실시 예에서는 전처리부(130A)가 챠지 펌프 회로(130)에 포함되도록 설계하였으나, 챠지 펌프 회로(130)로부터 분리되도록 설계할 수도 있다. 다른 예로서, 전처리부(130A)를 위상 합성부(120)에 포함되도록 설계할 수도 있다.
전처리부(130A)는 위상 합성부(120)로부터 입력되는 제1제어신호(CTL1) 및 제2제어신호(CTL2)를 이용하여 챠지 펌프의 충전 또는 방전 동작을 스위칭하는 충전 제어신호(CTL_ch) 및 방전 제어신호(CTL_dis)를 생성시킨다.
예로서, 전처리부(130A)는 인버터(131)와 2개의 제1,2AND 게이트(132, 133)로 구성된다.
제2제어신호(CTL2)는 인버터(131)의 입력 단자 및 제2AND 게이트(133)의 제2입력 단자에 인가된다. 제1제어신호(CTL1)는 제1AND 게이트(132)의 제2입력 단자 및 제2AND 게이트(133)의 제1입력 단자에 인가된다. 그리고, 인버터(131)의 출력 신호는 제1AND 게이트(132)의 제1입력 단자에 인가된다.
이에 따라서, 제1AND 게이트(132)는 제2제어신호(CTL2)의 논리 상태가 '0'이고 제1제어신호(CTL1)의 논리 상태가 '1'인 경우에 논리 상태 '1'인 제1충전 제어신호(CTL_ch)를 출력하고, 그 외의 경우에는 논리 상태 '0'인 제1충전 제어신호(CTL_ch)를 출력한다.
예로서, 제2제어신호(CTL2)가 도 16(F)와 같은 타이밍으로 발생되고 제1제어신호(CTL1)가 도 16(E)와 같은 타이밍으로 발생되면, 제1충전 제어신호(CTL_ch)는 도 16(H)와 같은 타이밍으로 발생된다.
그리고, 제2AND 게이트(133)는 제2제어신호(CTL2)의 논리 상태가 '1'이고 제1제어신호(CTL1)의 논리 상태가 '1'인 경우에 논리 상태 '1'인 제1방전 제어신호(CTL_dis)를 출력하고, 그 외의 경우에는 논리 상태 '0'인 제1방전 제어신호(CTL_dis)를 출력한다.
예로서, 제2제어신호(CTL2)가 도 16(F)와 같은 타이밍으로 발생되고 제1제어신호(CTL1)가 도 16(E)와 같은 타이밍으로 발생되면, 제1방전 제어신호(CTL_dis)는 도 16(G)와 같은 타이밍으로 발생된다.
챠지 펌프(130B)는 스위치(SW), 소스 전류원(Io), 싱크 전류원(Id), 커패시터들(C1, C2) 및 저항 Ro로 구성된다. Vc는 디지털-아날로그 변환 장치(100A 또는 100B)에 인가되는 전원 전압을 나타낸다.
챠지 펌프(130B)에서 충전 루프가 선택될 때 소스 전류원(Io)은 턴 온(turn on) 되고 싱크 전류원(Id)은 턴 오프(turn off)된다. 그리고, 챠지 펌프(130B)에서 방전 루프가 선택될 때 싱크 전류원(Id)은 턴 온(turn on) 되고 소스 전류원(Io)은 턴 오프(turn off)된다.
전처리부(130A)로부터 논리 상태 '1'인 제1충전 제어신호(CTL_ch)가 스위치(SW)에 인가되면, 스위치(SW)는 챠지 펌프(130B)에서 충전 루프를 형성시킨다. 충전 루프가 형성되면 소스 전류원(Io)은 턴 온(turn on) 되고 싱크 전류원(Id)은 턴 오프(turn off)된다. 이에 따라서, 소스 전류원(Io)에서 출력되는 전류는 커패시터 C1 및 C2로 공급된다. 커패시터 C1 및 C2가 충전됨에 따라서 챠지 펌프(130B)의 출력 전압(Vo)은 증가한다. 챠지 펌프(130B)의 출력 전압(Vo)은 충전 루프가 형성되는 구간의 길이에 비례하여 증가한다. 그리고, 충전 루프가 형성되는 구간의 길이는 제1제어신호(CTL1)의 논리 상태가 '1'을 유지하는 구간의 길이에 따라 결정된다.
전처리부(130A)로부터 논리 상태 '1'인 제1방전 제어신호(CTL_dis)가 스위치(SW)에 인가되면, 스위치(SW)는 챠지 펌프(130B)에서 방전 루프를 형성시킨다. 방전 루프가 형성되면 싱크 전류원(Id)은 턴 온(turn on) 되고 소스 전류원(Io)은 턴 오프(turn off)된다. 이에 따라서, 커패시터 C1 및 C2에 충전된 전압이 접지 단자를 통하여 방전된다. 즉, 싱크 전류원(Id)을 통하여 방전 전류가 접지 단자로 흐르게 된다. 이에 따라서 커패시터 C1 및 C2에 충전된 전압이 방전됨에 따라서 챠지 펌프(130B)의 출력 전압(Vo)은 감소한다. 챠지 펌프(130B)의 출력 전압(Vo)은 방전 루프가 형성되는 구간의 길이에 비례하여 증가한다. 그리고, 방전 루프가 형성되는 구간의 길이는 제1제어신호(CTL1)의 논리 상태가 '1'을 유지하는 구간의 길이에 따라 결정된다.
충전 제어신호(CTL_ch) 및 방전 제어신호(CTL_dis)가 모두 논리 상태 '0'을 유지하는 구간에서 챠지 펌프(130B)의 충전 루프 및 방전 루프가 모두 개방된다. 충전 루프 및 방전 루프가 모두 개방된 구간에서 누설 전류를 무시하면 챠지 펌프(130B)의 출력 전압(Vo)은 변동되지 않는다. 도 1a와 같은 디지털-아날로그 변환 장치(100A)의 출력 단자의 전압은 챠지 펌프 회로(130)의 출력 전압(Vo)이 된다.
도 17은 본 발명의 실시 예들에 따른 디지털-아날로그 변환 장치가 적용된 전자 장치(1000)의 구현 예를 보여주는 도면이다.
도 17에 도시된 바와 같이, 전자 장치(1000)는 중앙 처리 장치(CPU; 1100), 신호 처리부(1200), 사용자 인터페이스(1300), 저장부(1400), 장치 인터페이스(1500) 및 버스(1600)를 포함한다.
전자 장치(1000)는 예로서 컴퓨터, 모바일 폰, PDA, PMP, MP3 플레이어, 카메라, 캠코더, TV 수상기, 디스플레이 기기 등이 포함될 수 있다.
중앙 처리 장치(1100)는 전자 장치(1000)를 전반적으로 제어하는 동작을 수행한다. 예로서, 사용자 인터페이스(1300)를 통하여 입력되는 정보에 기초하여 전자 장치(1000)의 구성 수단들을 제어할 수 있다.
신호 처리부(1200)는 장치 인터페이스(1500)를 통하여 수신되는 신호 또는 저장부(1400)로부터 읽어낸 신호를 정해진 규격에 맞추어 처리한다. 예로서, 비디오 신호 처리 또는 오디오 신호 처리 등을 수행할 수 있다. 신호 처리부(1200)에는 본 발명의 실시 예에 따른 디지털-아날로그 변환 장치(DAC; 100A 또는 100B)가 포함된다. 예로서, 디지털-아날로그 변환 장치(100A 또는 100B)는 전자 장치(1000)에서의 비디오 신호 처리, 오디오 신호 처리 또는 전원 전압 신호 처리 등에 적용될 수 있다.
사용자 인터페이스(1300)는 전자 장치(1000)의 기능 설정 및 동작에 필요한 정보를 사용자가 설정하기 위한 입력 장치이다.
저장부(1400)는 전자 장치(1000)의 동작에 필요한 각종 정보들이 저장된다. 또한, 장치 인터페이스(1500)를 통하여 수신되는 데이터 또는 전자 장치(1000)에서 처리된 데이터들이 저장될 수 있다.
장치 인터페이스(1500)는 전자 장치(1000)와 유선 또는 무선으로 접속되는 외부 장치와의 데이터 통신을 수행한다.
버스(1600)는 전자 장치(1000)의 구성 수단들 간의 정보를 전송하는 기능을 수행한다.
그러면, 도 17의 전자 장치(1000)에서 수행되는 본 발명의 실시 예에 따른 디지털-아날로그 변환 방법에 대하여 설명하기로 한다.
도 18은 본 발명의 다른 실시 예에 따른 디지털-아날로그 변환 방법의 흐름도이다.
전자 장치(1000)는 출력 단자의 아날로그 전압 신호를 제1디지털 신호로 변환하는 신호 처리를 수행한다(S110). 예로서, 출력 단자는 디지털-아날로그 변환 장치의 출력 단자가 될 수 있다.
전자 장치(1000)는 제1디지털 신호와 타깃 디지털 신호(DAC_tar)의 차에 상응하는 제2디지털 신호(DAC_err)를 생성시키는 동작을 수행한다(S120). 여기에서, 제2디지털 신호(DAC_err)는 디지털 에러 신호를 의미한다. 예로서, 제2디지털 신호(DAC_err)는 극성 정보를 나타내는 비트와 에러 정보를 나타내는 비트들로 구성될 수 있다. 세부적으로, 제2디지털 신호(DAC_err)의 최상위 비트로 극성 정보를 나타내고, 최상위 비트를 제외한 나머지 비트들로 에러 정보를 나타낼 수 있다.
다음으로, 전자 장치(1000)는 제2디지털 신호(DAC_err)에 기초한 클럭 주기 단위의 지연 제어 및 클럭 주기 내에서의 스큐 제어에 따라서 생성된 신호들의 위상 합성을 통하여 챠지 펌프 제어신호를 생성하는 동작을 수행한다(S130). 예로서, 챠지 펌프 제어신호는 제2디지털 신호(DAC_err)에 포함된 극성 정보에 상응하는 논리 상태를 갖는 제2제어신호(CTL2) 및 제2디지털 신호(DAC_err)에 포함된 에러 정보에 상응하는 펄스폭을 갖는 제1제어신호(CTL1)가 포함될 수 있다.
다음으로, 전자 장치(1000)는 챠지 펌프 제어신호에 기초한 챠지 펌프 회로에서의 충전 또는 방전 시간의 조절에 의하여 아날로그 전압 신호를 생성시키는 동작을 수행한다(S140). 제2제어신호(CTL2)의 논리 상태에 기초하여 챠지 펌프 회로의 충전 루프 또는 방전 루프를 선택하고, 선택된 루프에서 제1제어신호(CTL1)의 펄스폭에 상응하는 구간 동안에 전류를 흘린다. 이와 같은 제어를 통하여 챠지 펌프 회로에서 아날로그 신호가 출력된다.
도 19는 도 18에 도시된 아날로그 신호를 생성시키는 단계(S130)에 대한 세부 흐름도를 예시적으로 보여주는 도면이다.
전자 장치(1000)는 제2디지털 신호(DAC_err)에 포함된 극성 비트 정보에 기초하여 챠지 펌프 회로의 충전 루프 또는 방전 루프를 선택하는 제2제어신호(CTL2)를 생성시키는 동작을 수행한다(S130-1). 예로서, 제2디지털 신호(DAC_err)의 극성 정보를 나타내는 최상위 비트의 출력으로서 제2제어신호(CTL2)를 생성시킬 수 있다.
전자 장치(1000)는 제2디지털 신호(DAC_err)를 이용한 위상 합성 처리를 통하여 제1제어신호(CTL1)를 생성시키는 동작을 수행한다(S130-2). 예로서, 제2디지털 신호(DAC_err)를 구성하는 제1파트의 비트들의 값에 기초한 클럭 주기 단위의 지연 제어 및 제2디지털 신호(DAC_err)를 구성하는 제2파트의 비트들의 값에 기초한 클럭 주기 내에서의 스큐 제어에 따라서 생성된 신호들의 위상 합성을 통하여 제1제어신호(CTL1)를 생성시킬 수 있다. 세부적으로, 제2디지털 신호(DAC_err)에 포함된 에러 정보에 상응하는 펄스폭을 갖는 제1제어신호(CTL1)를 생성시킨다.
도 20은 도 19에 도시된 제1제어신호(CTL1)를 생성시키는 단계(S130-2)에 대한 세부 흐름도를 예시적으로 보여주는 도면이다.
전자 장치(1000)는 제2디지털 신호(DAC_err)를 구성하는 제1파트의 비트들의 값에 기초하여 제2클럭 신호(CLK2)를 지연시킨 제2A클럭 신호(CLK2_d1)를 생성시킨다(S130-2A). 예로서, 제2디지털 신호(DAC_err)를 구성하는 제1파트의 비트들의 값에 기초하여 제2클럭 신호(CLK2)를 제1클럭 신호(CLK1)의 1주기 시간 단위로 지연시킨 제2A클럭 신호(CLK2_d1)를 생성시킨다. 제2클럭 신호(CLK2)는 제1클럭 신호(CLK1)의 2 이상의 초기 설정된 정수배 주기마다 펄스를 발생하는 신호이다.
전자 장치(1000)는 제2디지털 신호(DAC_err)를 구성하는 제2파트의 비트들의 값에 기초한 스큐 제어에 따라서 제2A클럭 신호(CLK2_d1)를 지연시킨 제2B클럭 신호(CLK2_d2)를 생성시킨다(S130-2B). 예로서, 제2디지털 신호(DAC_err)를 구성하는 제2파트의 비트들의 값에 기초하여 스큐 제어에 따라서 제2A클럭 신호(CLK2_d1)를 초기 설정된 분해능 시간 단위로 지연시킨 제2B클럭 신호(CLK2_d2)를 출력할 수 있다. 예로서, 초기 값으로 설정되는 분해능 시간 단위는 제1클럭 신호(CLK1)의 1주기 시간 단위를 2K(K=제2파트의 비트들의 개수)로 분할한 시간 단위로 결정할 수 있다. 다른 예로서, 초기 값으로 설정되는 분해능 시간 단위는 제1클럭 신호의 1주기 시간 단위를 2K(K=제2파트의 비트들의 개수)로 분할한 시간 단위보다 일정량 크거나 작게 결정할 수도 있다.
전자 장치(1000)는 제2클럭 신호(CLK2)와 제2B클럭 신호(CLK2_d2)의 위상을 합성하여 제2디지털 신호에 포함된 에러 정보에 상응하는 펄스폭을 갖는 제1제어신호(CTL1)를 생성시킨다(S130-2C). 예로서, 에러 정보는 제2디지털 신호(DAC_err)를 구성하는 제1파트의 비트들과 제2파트의 비트들에 의하여 표현될 수 있다. 예로서, 제2클럭 신호(CLK2)의 펄스가 발생되는 시점부터 제2B클럭 신호(CLK2_d2)의 펄스가 발생되는 시점까지의 구간 폭을 갖는 제1제어신호(CTL1)를 생성시킬 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100A, 100B : 디지털-아날로그 변환 장치
110 : 아날로그-디지털 변환 처리부 120 : 위상 합성부
130 : 챠지 펌프 회로 140 : 아날로그 버퍼 회로
110-1A, 110-1B : 제1,2아날로그-디지털 변환기
110-2A : 감산 회로 110-2B : 디지털 필터
111 : 기준 전압 발생 회로 112 : 비교 회로
113 : 인코더 11, 12, 13, 120-6B : 제1,2,3,4곱셈기
14 : 합산기 16 : 감산기
17 : 베럴 시프터 18 : 후처리기
120-1 : 제1분주기 120-2, 120-3 : 제1,2지연 회로
120-4, 120-5 : 제1,2논리 회로
121-1 ~ 121-v : D플립 플롭 122 : 멀티플렉서
120-3A, 120-3A' : 제1,2디코더
123-1 ~ 123-k, 123-1' ~ 123-k' : 딜레이 셀
120-6 : 캘리브레이션 회로 120-6A : 캘리브레이션 정보 산출부
125 : RS 플립 플롭 126 : 디코더 제어부
1000 : 전자 장치 1100 : 중앙 처리 장치
1200 : 신호 처리부 1400 : 저장부
1500 : 장치 인터페이스 1600 : 버스

Claims (10)

  1. 출력 단자의 아날로그 전압 신호를 제1디지털 신호로 변환하고, 상기 제1디지털 신호와 타깃 디지털 신호의 차에 상응하는 제2디지털 신호를 생성시키는 아날로그-디지털 변환 처리부;
    상기 제2디지털 신호에 기초한 클럭 주기 단위의 지연 및 클럭 주기 내에서의 스큐 지연에 따라서 생성되는 신호들의 위상 합성 처리에 의하여 상기 제2디지털 신호에 포함된 에러 정보에 상응하는 펄스폭을 갖는 제1제어신호를 생성시키는 위상 합성부; 및
    상기 제2디지털 신호에 포함된 극성 정보에 기초하여 충전 루프 또는 방전 루프를 선택하고, 상기 선택된 루프에서 상기 제1제어신호의 펄스폭에 상응하는 구간 동안에 흐르는 전류에 따라서 아날로그 전압 신호를 생성시키는 챠지 펌프 회로를 포함함을 특징으로 하는 디지털-아날로그 변환 장치.
  2. 제1항에 있어서, 상기 위상 합성부는 상기 제2디지털 신호에 포함된 에러 정보의 일부를 나타내는 비트들에 기초한 클럭 스큐 제어에 따라 상기 제1제어신호의 펄스폭을 조정하는 것을 특징으로 하는 디지털-아날로그 변환 장치.
  3. 제1항에 있어서, 상기 챠지 펌프 회로에서 출력되는 아날로그 전압 신호를 제1입력 단자에 인가하고, 제2입력 단자에는 상기 출력 단자를 연결하는 아날로그 버퍼 회로를 더 포함함을 특징으로 하는 디지털-아날로그 변환 장치.
  4. 제1항에 있어서, 상기 아날로그-디지털 변환 처리부는
    상기 출력 단자의 아날로그 전압 신호를 N(N은 2이상의 정수)비트의 제1A디지털 신호로 변환하는 제1아날로그-디지털 변환기; 및
    상기 N비트의 제1A디지털 신호와 N비트의 타깃 디지털 신호의 차에 상응하는 N비트의 제2디지털 신호를 생성시키는 감산 회로를 포함함을 특징으로 하는 디지털-아날로그 변환 장치.
  5. 제1항에 있어서, 상기 아날로그-디지털 변환 처리부는
    상기 출력 단자의 아날로그 전압 신호를 M(M은 2이상의 정수)비트의 제1B디지털 신호로 변환하는 제2아날로그-디지털 변환기; 및
    상기 제1B디지털 신호를 입력하여 평균 필터링 처리 및 타깃 디지털 신호와의 감산 처리에 기초하여 N(N은 M보다 큰 정수)비트의 제2디지털 신호를 출력하는 디지털 필터를 포함함을 특징으로 하는 디지털-아날로그 변환 장치.
  6. 제1항에 있어서, 상기 위상 합성부는
    제1클럭 신호의 2 이상의 초기 설정된 정수배 주기마다 펄스가 발생되는 제2클럭 신호를 생성하는 제1분주기;
    상기 제2디지털 신호를 구성하는 제1파트의 비트들의 값에 기초하여 상기 제2클럭 신호를 상기 제1클럭 신호의 1주기 시간 단위로 지연시킨 제2A클럭 신호를 생성시키는 제1지연회로;
    상기 제2디지털 신호를 구성하는 제2파트의 비트들의 값에 기초한 클럭 스큐 제어에 따라서 상기 제2A클럭 신호를 초기 설정된 분해능 시간 단위로 지연시킨 제2B클럭 신호를 생성시키는 제2지연회로; 및
    상기 제2클럭 신호와 제2B클럭 신호에 기초하여 상기 제1지연회로 및 상기 제2지연회로에서의 지연 값의 합에 상응하는 펄스폭을 갖는 제1제어신호를 생성시키는 논리 회로를 포함함을 특징으로 하는 디지털-아날로그 변환 장치.
  7. 제6항에 있어서, 상기 제2지연회로는
    상기 제2파트의 비트들의 개수에 상응하는 딜레이 셀들이 직렬로 연결된 제1딜레이 체인; 및
    상기 제2파트의 비트들의 값에 기초하여 상기 딜레이 셀들의 동작을 제어하는 제1디코더를 포함하고, 상기 딜레이 체인의 딜레이 셀들의 지연 시간은 최하위 비트에 상응하는 딜레이 셀의 지연 시간을 기준으로 1비트씩 상위 비트로 이동함에 따라 2배씩 증가하도록 설정하는 것을 특징으로 하는 디지털-아날로그 변환 장치.
  8. 제6항에 있어서, 상기 위상 합성부는 상기 제2지연회로에서의 상기 제1클럭 신호의 1주기에 지연되는 값에 상응하는 스큐 캘리브레이션 값을 산출하고, 산출된 스큐 캘리브레이션 값을 상기 제2디지털 신호를 구성하는 제2파트의 비트들에 곱하여 정규화된 제2파트의 비트들의 값을 생성시키는 캘리브레이션 회로를 더 포함함을 특징으로 하는 디지털-아날로그 변환 장치.
  9. 출력 단자의 아날로그 전압 신호를 제1디지털 신호로 변환하는 단계;
    상기 제1디지털 신호와 타깃 디지털 신호의 차에 상응하는 제2디지털 신호를 생성시키는 단계;
    상기 제2디지털 신호에 기초한 클럭 주기 단위의 지연 제어 및 클럭 주기 내에서의 스큐 제어에 따라서 생성되는 신호들의 위상 합성을 통하여 챠지 펌프 제어신호를 생성시키는 단계; 및
    상기 챠지 펌프 제어신호에 기초한 챠지 펌프 회로에서의 충전 또는 방전 시간의 조절에 의하여 상기 출력 단자로 아날로그 전압 신호를 생성시키는 단계를 포함함을 특징으로 하는 디지털-아날로그 변환 방법.
  10. 제9항에 있어서, 상기 챠지 펌프 제어신호를 생성시키는 단계는
    상기 제2디지털 신호에 포함된 극성 비트 정보에 기초하여 상기 챠지 펌프 회로의 충전 루프 또는 방전 루프를 선택하는 제2제어신호를 생성시키는 단계; 및
    상기 제2디지털 신호에 기초한 클럭 주기 단위의 지연 및 클럭 주기 내에서의 스큐 지연에 따라서 생성되는 신호들의 위상 합성 처리에 의하여 상기 제2디지털 신호에 포함된 에러 정보에 상응하는 펄스폭을 갖는 제1제어신호를 생성시키는 단계를 포함함을 특징으로 하는 디지털-아날로그 변환 방법.
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