[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR102075534B1 - 복합 전자부품 및 그 실장 기판 - Google Patents

복합 전자부품 및 그 실장 기판 Download PDF

Info

Publication number
KR102075534B1
KR102075534B1 KR1020140153909A KR20140153909A KR102075534B1 KR 102075534 B1 KR102075534 B1 KR 102075534B1 KR 1020140153909 A KR1020140153909 A KR 1020140153909A KR 20140153909 A KR20140153909 A KR 20140153909A KR 102075534 B1 KR102075534 B1 KR 102075534B1
Authority
KR
South Korea
Prior art keywords
disposed
capacitor
electronic component
tantalum
multilayer ceramic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020140153909A
Other languages
English (en)
Other versions
KR20160012060A (ko
Inventor
안영규
박상수
이병화
이교광
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to US14/806,598 priority Critical patent/US20160027593A1/en
Publication of KR20160012060A publication Critical patent/KR20160012060A/ko
Application granted granted Critical
Publication of KR102075534B1 publication Critical patent/KR102075534B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/38—Multiple capacitors, i.e. structural combinations of fixed capacitors
    • H01G4/385—Single unit multiple capacitors, e.g. dual capacitor in one coil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/02—Mountings
    • H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1254—Ceramic dielectrics characterised by the ceramic dielectric material based on niobium or tungsteen, tantalum oxides or niobates, tantalates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G9/00—Electrolytic capacitors, rectifiers, detectors, switching devices, light-sensitive or temperature-sensitive devices; Processes of their manufacture
    • H01G9/28—Structural combinations of electrolytic capacitors, rectifiers, detectors, switching devices with other electric components not covered by this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Inorganic Chemistry (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

본 발명의 일 실시형태에 의하면 절연시트, 탄탈 분말 소결체를 포함하는 본체부 및 상기 본체부에 일부 영역이 매설된 탄탈 와이어를 포함하고, 상기 절연시트 상에 배치되는 탄탈 커패시터, 복수의 유전체층 및 내부전극이 번갈아 배치된 세라믹 본체와 상기 세라믹 본체의 하면에 배치된 제1 및 제2 외부전극을 포함하고, 상기 절연시트 상에 배치되는 적층 세라믹 커패시터 및 상기 탄탈 커패시터 및 적층 세라믹 커패시터를 둘러싸도록 배치된 몰딩부를 포함하며, 상기 내부전극은 상기 세라믹 본체의 하면으로 인출되는 리드부를 포함하는 복합 전자부품을 제공한다.

Description

복합 전자부품 및 그 실장 기판 {Composite electronic component and board having the same mounted thereon}
본 발명은 복수의 수동 소자를 구비한 복합 전자부품 및 그 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.
이러한 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극들 사이에서 압전 현상이 발생하여 진동이 나타날 수 있다.
이러한 진동은 적층 세라믹 커패시터의 솔더를 통해 상기 적층 세라믹 커패시터가 실장된 인쇄회로기판으로 전달되어 상기 인쇄회로기판 전체가 음향 방사면이 되면서 잡음이 되는 진동음을 발생시키게 된다.
상기 진동음은 사람에게 불쾌감을 주는 20 내지 20000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
상기 어쿠스틱 노이즈를 감소하기 위해 적층 세라믹 커패시터의 하부 커버층을 증가시킨 형태의 제품이 연구되고 있다.
그러나, 어쿠스틱 노이즈(acoustic noise)의 저감 효과가 보다 우수한 제품에 대한 연구는 더 필요한 실정이다.
일본공개특허 제1997-326334호
본 명세서는 어쿠스틱 노이즈(acoustic noise)의 저감 효과가 우수한 복합 전자부품을 제공하고자 한다.
또, 본 명세서는 낮은 ESR(Equivalent Series Resistance)/ESL(Equivalent Series Inductance), 향상된 DC-bias 특성 및 낮은 칩 두께를 갖는 복합 전자부품을 제공하고자 한다.
본 발명의 일 실시형태에 따르면, 적층 세라믹 커패시터와 탄탈 커패시터가 결합된 복합체를 포함하는 복합 전자부품을 제공한다.
본 발명의 다른 실시형태에 따르면, 입력되는 입력신호의 주파수 대비 임피던스 그래프에 있어서, 자기 공진 주파수(Self Resonant Frequency, SRF)보다 저주파 영역에서 임피던스의 변곡점이 발생하는 복합 전자부품을 제공한다.
본 발명의 다른 실시형태에 따르면, 적층 세라믹 커패시터와 탄탈 커패시터를 포함하는 복합체를 포함하며, 상기 적층 세라믹 커패시터의 내부전극은 세라믹 본체의 하부로 인출되어 적층 세라믹 커패시터 내에 형성되는 전류 경로(Current Loop)의 사이즈를 줄일 수 있어 등가직렬인덕턴스(Equivalent Series Inductance, ESL)가 감소된 복합 전자부품을 제공한다.
본 발명의 또 다른 실시형태에 따르면, 상부에 전극 패드를 갖는 인쇄회로기판과 상기 인쇄회로기판 위에 설치된 상기 복합 전자부품 및 상기 전극 패드와 상기 복합 전자부품을 연결하는 솔더를 포함하는 복합 전자부품의 실장기판을 제공한다.
본 명세서의 개시에 의하여, 어쿠스틱 노이즈(acoustic noise)의 저감 효과가 우수한 복합 전자부품을 제공하고자 한다.
또, 본 명세서의 개시에 의하여, 높은 용량을 구현할 수 있고, 낮은 ESR(Equivalent Series Resistance)/ESL(Equivalent Series Inductance), 향상된 DC-bias 특성 및 낮은 칩 두께를 갖는 복합 전자부품을 제공할 수 있다.
도 1은 본 발명 일 실시 형태에 따른 복합 전자부품의 단자 전극과 몰딩부를 투영하여 바라본 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3a은 도 2에 도시된 적층 세라믹 커패시터의 P-P' 단면도이고, 도 3b는 도 2에 도시된 적층 세라믹 커패시터의 Q-Q' 단면도이다.
도 4a 및 도 4b는 본 발명 일 실시형태의 적층 세라믹 커패시터의 제1 및 제2 내부전극의 변형예를 나타내기 위한 적층 세라믹 커패시터의 단면도이다.
도 5는 도 1의 B-B' 단면도이다.
도 6은 본 발명의 일 실시형태에 따른 연결 도체부의 변형예를 나타내기 위한 복합 전자부품의 단면도이다.
도 7는 도 5의 C1 과 C2 영역의 확대도이다.
도 8(a) 와 8(b)는 본 발명의 일 실시형태에 따른 복합 전자부품과 다른 비교예에 따른 주파수 대비 등가직렬저항(Equivalent Series Resistance, ESR) 및 임피던스를 나타내는 그래프이다.
도 9는 본 발명의 실시예 및 비교예에 따른 시간 대비 출력 전압(Output Voltage)을 나타내는 그래프이다.
도 10은 본 발명의 일 실시형태에 따른 복합 전자부품에 있어서 적층 세라믹 커패시터와 탄탈 커패시터의 부피비에 따른 ESR 대비 전압 리플(Voltage Ripple, ΔV)을 나타내는 그래프이다.
도 11은 도 1의 복합 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한 명세서 전체에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할 때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
복합 전자 부품
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명 일 실시 형태에 따른 복합 전자부품의 단자 전극과 몰딩부를 투영하여 바라본 사시도이다.
도 1을 참조하면, 본 발명의 일 실시 형태에 따른 복합 전자부품(100)은, 절연시트(140), 상기 절연시트(140) 상에 배치되며 적층 세라믹 커패시터(110)와 탄탈 커패시터(120)를 포함하는 복합체(130), 몰딩부(150) 및 단자 전극(161, 162)을 포함한다.
상기 단자 전극(161, 162)은 양극 단자(161) 및 음극 단자(162)를 포함한다.
본 발명의 일 실시형태에 따르면, 적층 세라믹 커패시터(110)와 탄탈 커패시터(120)가 결합된 복합체(130)를 포함하는 복합 전자부품의 구조로 인하여 어쿠스틱 노이즈(acoustic noise)의 저감 효과가 우수하며, 높은 용량을 구현할 수 있고, 낮은 ESR(Equivalent Series Resistance)/ESL(Equivalent Series Inductance), 향상된 DC-bias 특성 및 낮은 칩 두께를 가질 수 있다.
탄탈 커패시터는 높은 용량을 구현할 수 있으며, 우수한 DC-bias 특성을 가지며, 기판에 실장시 어쿠스틱 노이즈(acoustic noise)가 발생하지 않는 특성을 가진다.
반면, 탄탈 커패시터는 등가직렬저항(Equivalent Series Resistance, ESR)이 높은 문제가 있다.
한편, 적층 세라믹 커패시터는 등가직렬저항(Equivalent Series Resistance, ESR)과 등가직렬인덕턴스(Equivalent Series Inductance, ESL)가 낮은 특성을 가지나, 탄탈 커패시터에 비하여 DC-bias 특성이 좋지 못하며, 높은 용량 구현이 어려운 단점이 있다.
또한, 상기 적층 세라믹 커패시터는 기판에 실장시 어쿠스틱 노이즈(acoustic noise)가 발생하는 문제가 있다.
그러나, 본 발명의 일 실시형태에 따른 복합 전자부품(100)은 적층 세라믹 커패시터(110)와 탄탈 커패시터(120)가 결합된 복합체(130)를 포함하기 때문에 탄탈 커패시터의 단점인 높은 등가직렬저항(Equivalent Series Resistance, ESR)을 감소시킬 수 있다.
또한, 적층 세라믹 커패시터의 단점인 DC-bias 특성 저하를 개선할 수 있으며, 두꺼운 칩 두께를 낮은 두께로 구현할 수 있다.
또한, 본 발명의 일 실시형태에 의하면 기판에 실장시 어쿠스틱 노이즈(acoustic noise)가 발생하는 적층 세라믹 커패시터와 어쿠스틱 노이즈(acoustic noise)가 발생하지 않는 탄탈 커패시터를 일정 부피비로 결합함으로써, 어쿠스틱 노이즈(acoustic noise)의 저감 효과가 우수할 수 있다.
도 2는 도 1의 A-A' 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 일 실시형태에 의하면, 상기 적층 세라믹 커패시터(110)는 복수의 유전체층(11)과 상기 유전체층을 사이에 두고 배치되는 내부전극(21, 22)이 적층된 세라믹 본체(111) 및 상기 내부전극과 연결되도록 상기 세라믹 본체의 외부면에 형성되는 외부전극(131, 132)을 포함한다.
상기 세라믹 본체(111)는 두께 방향으로 대향 하는 상면 및 하면, 길이 방향으로 대향하는 제1 및 제2 측면, 폭 방향으로 대향하는 제3 및 제4 측면을 포함하는 대략적인 육면체 형상을 가질 수 있다.
본 발명의 일 실시형태에서, 상기 상면 및 하면은 절연시트에 적층 세라믹 커패시터가 배치될 때 절연시트(140)와 인접하여 대향하는 실장면이 될 수 있으며, 절연시트(140)에 배치된 이후에는 절연시트와 인접하여 대향하는 실장면이 하면, 상기 하면과 대향하는 면이 상면이 될 수 있다.
상기 내부전극은 제1 내부전극(21) 및 제2 내부전극(22)을 포함할 수 있으며, 상기 제1 및 제2 내부전극은 하나의 유전체층(11)을 사이에 두고 상기 유전체층(11) 상에 번갈아 배치될 수 있다.
상기 세라믹 본체(111)는 복수의 유전체층 및 내부전극을 적층한 다음 소성하여 형성될 수 있다.
상기 유전체층(11)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 제1 및 제2 내부전극(21, 22)은 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
상기 외부전극(131, 132)은 상기 세라믹 본체(111)의 외부면에 배치되어 내부전극과 전기적으로 연결될 수 있다. 상기 외부전극은 제1 외부전극(131) 및 제2 외부전극(132)을 포함할 수 있다. 상기 제1 외부전극(131)은 상기 제1 내부전극(21)과 전기적으로 연결될 수 있으며, 상기 제2 외부전극(132)은 상기 제2 내부전극(22)과 전기적으로 연결될 수 있다.
본 발명의 일 실시형태에 따르면, 일반적인 적층 세라믹 커패시터와 달리 상기 제1 및 제2 외부전극(131, 132) 상에 니켈/주석(Ni/Sn) 도금층을 배치하지 않을 수 있다.
상기 복합 전자부품은 후술하는 바와 같이 절연 시트(140) 상면에 배치된 적층 세라믹 커패시터(110)와 탄탈 커패시터(120)를 포함하는 복합체(130)를 둘러싸도록 배치된 몰딩부(150)를 포함하기 때문에, 상기 적층 세라믹 커패시터(110)의 제1 및 제2 외부전극(131, 132) 상에 도금층을 형성할 필요가 없다.
이로 인하여, 상기 적층 세라믹 커패시터(110)의 세라믹 본체(111) 내부로 도금액 침투에 의한 신뢰성 저하의 문제가 없다.
도 2에 도시된 바와 같이, 본 발명의 일 실시형태에 의하면, 상기 탄탈 커패시터(120)는 본체부(122) 및 탄탈 와이어(121)를 포함하며, 상기 탄탈 와이어(121)는 길이 방향의 일부가 상기 본체부의 일면을 통해 노출되도록 상기 본체부(122)의 내부에 매설될 수 있다.
이에 제한되는 것은 아니나, 상기 탄탈 커패시터의 본체부(122)는 양극체(122a), 유전체층(122b), 고체 전해질층(122c), 카본층(122d) 및 음극층(122e)을 포함할 수 있다.
상기 양극체(122a)는 탄탈 분말의 다공질 소결체로 이루어질 수 있다.
상기 양극체(122a)의 표면에는 유전체층(122b)이 형성될 수 있다. 상기 유전체층은 상기 양극체의 표면이 산화되어 형성될 수 있다. 예를 들어, 상기 유전체층은 상기 양극체를 이루는 탄탈의 산화물인 산화탄탈륨(Ta2O5)로 이루어진 유전체로 구성되며 상기 양극체의 표면 상에 소정의 두께로 형성될 수 있다.
상기 유전체층(122b)의 표면상에는 고체 전해질층(122c)이 형성될 수 있다. 상기 고체 전해질층은 도전성 고분자 또는 이산화망간(MnO2) 중 하나 이상을 포함할 수 있다.
상기 고체 전해질층(122c)이 도전성 고분자로 형성되는 경우 화학 중합법 또는 전해 중합법에 의해 상기 유전체층의 표면에 형성될 수 있다. 상기 도전성 고분자 재료로는 도전성을 갖는 고분자 재료이면 특별히 한정되지 않으며, 예를 들면 폴리피롤, 폴리 티오펜, 폴리 아닐린, 폴리 피롤 등을 포함할 수 있다.
상기 고체 전해질층(122c)이 이산화망간(MnO2)으로 형성되는 경우, 표면에 유전체층이 형성된 양극체를 질산망간과 같은 망간 수용액 중에 침적시킨 후 망간 수용액을 가열분해하여 유전체층의 표면에 전도성의 이산화망간을 형성할 수 있다.
상기 고체 전해질층(122c) 상에는 탄소를 포함하는 카본층(122d)이 배치될 수 있다.
상기 카본층(122d)은 카본 페이스트로 형성될 수 있으며, 천연 흑연이나 카본 블랙등의 도전성 탄소재료 분말을 바인더나 분산제등과 혼합한 상태로, 수중 또는 유기용제중에 분산시킨 카본 페이스트를 상기 고체 전해질층 상에 도포하여 형성할 수 있다.
상기 카본층(122d) 상에는 음극 단자와의 전기 연결성을 향상시키기 위하여 도전성 금속을 포함하는 음극층(122e)이 배치될 수 있으며, 상기 음극층에 포함된 도전성 금속은 은(Ag)일 수 있다.
상기 탄탈 커패시터는 특별히 제한되는 것은 아니나, 예를 들어 내부 리드 프레임이 없는 구조로 외부 단자와 연결될 수 있다.
본 발명의 일 실시형태에 따르면 상기 적층 세라믹 커패시터(110)와 탄탈 커패시터(120)는 병렬로 연결될 수 있다.
본 발명의 일 실시형태에 의하면 도 2에 도시된 바와 같이 적층 세라믹 커패시터(110) 및 탄탈 커패시터(120)는 절연 시트(140) 상에 배치될 수 있다.
상기 절연 시트(140)는 절연 특성을 나타낼 경우 특별히 제한되지 않으며, 세라믹계 재료 등의 절연성 재료를 사용하여 제작될 수 있다.
상기 몰딩부(150)는 적층 세라믹 커패시터(110)와 탄탈 커패시터(120)를 포함하는 복합체(130) 및 적층 세라믹 커패시터와 탄탈 커패시터가 배치된 절연시트(140)의 상면을 커버하도록 형성된다.
상기 몰딩부(150)는 적층 세라믹 커패시터(110)와 탄탈 커패시터(120)가 외부 환경으로부터 보호되도록 하며, 주로 에폭시나 실리카 계열의 EMC 등으로 구성되나, 본 발명이 이에 한정되는 것은 아니다.
상기 몰딩부(150)로 인하여 본 발명의 일 실시형태에 따른 복합 전자 부품은 적층 세라믹 커패시터(110)와 탄탈 커패시터(120)가 결합된 하나의 부품으로 구현될 수 있다.
상기 적층 세라믹 커패시터(110)와 상기 탄탈 커패시터(120) 사이에는 절연층(170)이 배치될 수 있으며, 상기 절연층(170)에 의해 복합 전자부품 내에 배치된 각 소자들의 전기적인 쇼트를 방지할 수 있다.
도 3a은 도 2에 도시된 적층 세라믹 커패시터(110)의 P-P' 단면도이고, 도 3b는 도 2에 도시된 적층 세라믹 커패시터의 Q-Q' 단면도이다.
도 3a 및 도 3b에 도시된 바와 같이, 상기 내부전극은 제1 내부전극(21) 및 제2 내부전극(22)을 포함할 수 있으며, 상기 제1 및 제2 내부전극은 하나의 유전체층(11)을 사이에 두고 상기 유전체층 상에 번갈아 배치될 수 있다.
본 발명의 일 실시형태에 의하면 상기 제1 내부전극(21)은 상기 제2 내부전극과 오버랩되어 용량을 형성하는 제1 메인부(21a) 및 상기 제1 메인부와 연결되어 상기 세라믹 본체의 외부면으로 인출되는 제1 리드부(21b)를 포함하며, 상기 제2 내부전극(22)은 상기 제1 내부전극과 오버랩되어 용량을 형성하는 제2 메인부(22a) 및 상기 제2 메인부와 연결되어 상기 세라믹 본체의 외부면으로 인출되는 제2 리드부(22b)를 포함한다.
상기 제1 리드부(21b) 및 제2 리드부(22b)는 상기 세라믹 본체의 동일한 면으로 노출될 수 있으며, 이로 인해 상기 제1 및 제2 내부전극(21, 22)은 상기 세라믹 본체의 하면에 수직으로 배치될 수 있다.
또한 상기 제1 및 제2 내부전극(21, 22)은 절연시트(140)에 수직으로 배치될 수 있다.
본 발명의 일 실시형태에 의하면 상기 제1 및 제2 내부전극(21, 22)은 복합 전자부품의 기판 실장 시 기판에 수직으로 배치될 수 있다.
본 발명의 일 실시형태에서, 상기 세라믹 본체의 폭 방향은 내부전극이 적층되는 방향일 수 있다.
상기 제1 리드부(21b) 및 제2 리드부(22b)는 상기 세라믹 본체의 하면으로 노출될 수 있으며, 상기 세라믹 본체의 하면은 복합 전자부품 내에서 절연시트(140)와 인접하여 대향하는 세라믹 본체의 실장면일 수 있다.
상기 외부전극(131, 132)은 상기 제1 내부전극(21)과 연결되는 제1 외부전극(131) 및 상기 제2 내부전극(22)과 연결되는 제2 외부전극(132)을 포함하며, 상기 제1 외부전극(131) 및 제2 외부전극(132)은 상기 세라믹 본체(111)의 동일한 면에 배치될 수 있다.
예를 들어, 상기 제1 리드부(21b) 및 제2 리드부(22b)는 상기 세라믹 본체(111)의 하면으로 노출되며, 상기 제1 리드부(21b) 및 제2 리드부(22b)와 각각 연결되도록 상기 제1 외부전극(131) 및 제2 외부전극(132)은 상기 세라믹 본체의 하면에 배치될 수 있다.
본 발명의 일 실시형태와 같이 제1 및 제2 내부전극(21, 22)의 리드부가 상기 세라믹 본체(111)의 실장면인 하면으로 노출되고 상기 제1 및 제2 외부전극(131, 132)이 상기 세라믹 본체의 하면에 배치되는 경우, 복합 전자부품의 등가직렬인덕턴스(Equivalent Series Inductance, ESL)를 감소시킬 수 있다.
본 발명의 일 실시형태와 같이 적층 세라믹 커패시터의 내부전극(21, 22)이 세라믹 본체(111)의 하면으로 노출되어 세라믹 본체의 하면에 배치되 외부전극(131, 132)을 통해 전류가 인가되는 경우, 적층 세라믹 커패시터 내에 형성되는 전류 경로(Current Loop)의 사이즈를 줄일 수 있어 적층 세라믹 커패시터의 등가직렬인덕턴스(Equivalent Series Inductance, ESL)를 감소시킬 수 있으며, 이로 인해 복합 전자부품의 등가직렬인덕턴스(Equivalent Series Inductance, ESL)를 감소시킬 수 있다.
도 4a 및 도 4b는 본 발명 일 실시형태의 적층 세라믹 커패시터의 제1 및 제2 내부전극의 변형예를 나타내기 위한 적층 세라믹 커패시터의 단면도이다.
도 4a 및 도 4b에 의하면, 본 변형예에 따른 적층 세라믹 커패시터의 제1 및 제2 내부전극(21', 22')은 각각 제1 및 제2 메인부(21a', 22a')와 제1 및 제2 리드부(21b', 22b')를 포함하며, 상기 제1 및 제2 리드부(21b', 22b')는 상기 세라믹 본체(111)의 상면 및 하면으로 인출된다.
예를 들어, 적층 세라믹 커패시터의 제1 리드부(21b')은 세라믹 본체의 상면으로 인출되는 제1 상부 리드부 및 하면으로 인출되는 제1 하부 리드부를 포함하고, 제2 리드부(22b')은 세라믹 본체의 상면으로 인출되는 제2 상부 리드부 및 하면으로 인출되는 제2 하부 리드부를 포함한다.
본 변형예에 의하면, 제1 외부전극(131)은 상기 제1 리드부(21b')와 연결되도록 상기 세라믹 본체의 상면 및 하면에 배치될 수 있고, 제2 외부전극(132)은 상기 제2 리드부(22b')와 연결되도록 상기 세라믹 본체(111)의 상면 및 하면에 배치될 수 있다.
본 변형예에 의하면 적층 세라믹 커패시터의 등가직렬인덕턴스(Equivalent Series Inductance, ESL)를 감소시킬 수 있으며, 이로 인해 복합 전자부품의 등가직렬인덕턴스(Equivalent Series Inductance, ESL)를 감소시킬 수 있다.
또한, 적층 세라믹 커패시터의 상하 방향성의 구분 없이 상기 절연 시트에 배치할 수 있어, 복합 전자부품 제조 편의를 도모할 수 있다.
도 5는 도 1의 B-B' 단면도이다.
도 5에 도시된 바와 같이, 본 발명의 일 실시형태에 따르면 상기 복합 전자부품(100)은 적층 세라믹 커패시터(110) 및 탄탈 커패시터(120)와 전기적으로 연결된 양극단자(161) 및 음극단자(162)를 포함한다.
본 발명의 일 실시형태에 따르면, 상기 탄탈 와이어(121) 및 상기 적층 세라믹 커패시터의 제1 외부전극(131)은 상기 양극단자(161)와 연결되고, 상기 탄탈 커패시터의 본체부(122) 및 상기 적층 세라믹 커패시터의 제2 외부전극(132)은 상기 음극단자(162)와 연결된다.
상기 탄탈 와이어(121)는 상기 몰딩부(150)의 길이 방향 제1 측면으로 노출되어 상기 양극단자(161)와 연결된다.
상기 탄탈 커패시터(120)는 내부 리드 프레임이 없는 구조의 탄탈 커패시터로서, 상기 탄탈 와이어(121)가 상기 몰딩부(150)의 길이 방향 제1 측면으로 노출될 수 있어, 종래 구조에 비해 용량을 최대로 구현할 수 있다.
도 5에 도시된 바와 같이, 상기 절연시트(140)의 상면 및 하면 중 어느 하나 이상에는 연결 도체부(141, 142)가 배치될 수 있다.
상기 연결 도체부(141, 142)는 도전성 물질을 포함하여 후술하는 바와 같이 몰딩부 외부의 양극 단자 및 음극 단자(161, 162)와 내부의 복합체(130)를 전기적으로 연결할 수 있으면 그 형태는 특별히 제한되지 않는다.
본 발명의 일 실시형태에 의하면, 양극 단자(161)와 상기 제1 외부전극(131)은 제1 연결 도체부(141)를 통해 연결될 수 있으며, 본체부(122)와 상기 제2 외부전극(132)은 제2 연결도체부(142)를 통해 음극 단자(162)와 연결될 수 있다.
상기 제2 연결도체부(142)는 상기 본체부(122), 상기 제2 외부전극(132) 및 상기 음극 단자(162)를 모두 연결하도록 하나로 형성될 수 있으며, 또는 상기 본체부(122)와 상기 음극 단자(162), 상기 제2 외부전극(132)과 상기 음극 단자(162)를 각각 연결하도록 2 이상으로 구분되어 형성될 수 있다.
도 5에 도시된 바와 같이 상기 연결 도체부(141, 142)는 금속 패드 형상일 수 있으나 이에 제한되는 것은 아니다.
또한, 상기 금속 패드(141, 142)는 구리(Cu)를 포함할 수 있으나 반드시 이에 제한되는 것은 아니다.
상기 금속 패드는 상기 제1 외부전극(131)과 연결되어 몰딩부(140)의 일 측면으로 노출되는 제1 금속 패드(141), 및 상기 본체부(122) 및 상기 제2 외부전극과 연결되어 몰딩부(140)의 타 측면으로 노출되는 제2 금속 패드(142)를 포함할 수 있다.
도 6은 본 발명의 일 실시형태에 따른 연결 도체부의 변형예를 나타내기 위한 복합 전자부품의 단면도이다.
도 6에 도시된 바와같이, 상기 연결 도체부(141', 142')는 도전성 수지 페이스트의 경화로 형성된 도전성 수지부일 수 있다.
상기 도전성 수지부(141', 142')는 도전성의 입자와 베이스 수지를 포함할 수 있다.
상기 도전성 입자는 이에 제한되는 것은 아니나, 은(Ag) 입자 일 수 있으며, 상기 베이스 수지는 열경화성 수지일 수 있으며, 예를 들어 에폭시 수지를 사용할 수 있다.
또한 상기 도전성 수지부(141', 142')는 도전성 금속으로서 구리(Cu)를 포함할 수 있으나 반드시 이에 제한되는 것은 아니다.
나아가 도시되지 않았으나, 본 발명의 일 실시형태에 따른 연결 도체부는 상술한 금속 패드 및 도전성 수지부를 모두 포함할 수 있다.
도 7는 도 5의 C1 과 C2 영역의 확대도이다.
도 5 및 도 7를 참조하면, 상기 단자 전극은 양극 단자(161) 및 음극 단자(162)를 포함한다.
상기 양극 단자(161)는 상기 몰딩부(150)의 길이 방향 제1 측면 및 절연 시트의 하면에 배치될 수 있으며, 상기 탄탈 와이어(121) 및 상기 제1 외부전극(131)과 연결될 수 있다.
상기 음극 단자(162)는 상기 몰딩부(150)의 길이 방향 제2 측면 및 절연 시트의 하면에 배치될 수 있으며, 본체부(122) 및 제2 외부전극(132)과 연결될 수 있다.
상기 양극 단자(161)와 상기 제1 외부전극(131)은 상기 연결 도체부(141)를 통해 연결될 수 있으며, 상기 음극 단자(162)와 상기 본체부(122)는 상기 연결 도체부와 구분되는 연결 도체부(142)를 통해 연결될 수 있다.
본 발명의 일 실시형태에 의하면 양극 단자(161)는 몰딩부(150)의 길이 방향 제1 측면에서 절연시트(140) 하면의 일부까지 연장되게 형성될 수 있고, 음극 단자(162)는 몰딩부(150)의 길이 방향 제2 측면에서 절연시트(140) 하면의 일부까지 연장되게 형성될 수 있으며 절연시트(140) 하면에서 상기 양극 단자(161)와 음극단자(162)는 이격되어 형성된다.
상기 양극 단자(161)는 몰딩부(150)의 측면에 배치된 양극 측면 단자부(161s)와 절연시트(140)의 하면에 배치된 양극 하면 단자부(161u)를 포함할 수 있으며, 상기 음극 단자(162)는 몰딩부(150)의 측면에 배치된 음극 측면 단자부(162s)와 절연 시트(140)의 하면에 배치된 음극 하면 단자부(162u)를 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 양극 단자(161)는 하면 바탕층(161a), 상기 하면 바탕층(161a)과 연결된 측면 바탕층(161b, 161c) 및 상기 하면 바탕층(161a)과 측면 바탕층(161b, 161c)을 둘러싸도록 배치된 도금층(161d, 161e)을 포함할 수 있다.
또한, 상기 음극 단자(162)는 하면 바탕층(162a), 상기 하면 바탕층(162a)과 연결된 측면 바탕층(162b, 162c) 및 상기 하면 바탕층(162a)과 측면 바탕층(162b, 162c)을 둘러싸도록 배치된 도금층(162d, 162e)을 포함할 수 있다.
도 7에서는 상기 하면 바탕층(161a, 162a)을 한 층으로 도시하고, 측면 바탕층(161b, 161c, 162b, 162c)을 두 개의 층으로 도시하였으나, 반드시 이에 제한되는 것은 아니며, 다양한 형태로 배치될 수 있다.
상기 양극 단자(161) 및 음극 단자(162)는 Cr, Ti, Cu, Ni, Pd 및 Au 중 적어도 하나 이상을 건식 증착(sputter), 도금, 금속층의 형성 및 식각하는 공정에 의해 구성될 수 있으며, 이에 제한되는 것은 아니다.
또한 상기 양극 단자(161) 및 음극 단자(162)는, 하면 바탕층(161a, 162a)를 먼저 형성한 다음 상기 하면 바탕층(161a, 162a)와 연결되도록 측면 바탕층(161b, 161c, 162b, 162c)를 형성하는 방법으로 구성될 수 있다.
상기 하면 바탕층(161a, 162a)은 에칭에 의해 형성될 수 있으나 반드시 이에 제한되는 것은 아니다.
상기 하면 바탕층(161a, 162a)은 상기 절연 시트(140)의 하면에 배치되며, 상기 절연 시트(140)의 하면에 금속 박막을 도포한 후 하면 바탕층(161a, 162a)를 형성하기 위하여, 에칭 공정을 수행하여 패턴을 형성할 수 있다.
상기 하면 바탕층(161a, 162a)은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu)를 포함할 수 있다.
상기 하면 바탕층(161a, 162a)을 구리(Cu)를 이용하여 형성할 경우 별도의 공정에 의해 형성되는 측면 바탕층(161b, 161c, 162b, 162c)과 접속이 우수하며, 전기 전도성도 우수할 수 있다.
한편, 상기 측면 바탕층(161b, 161c, 162b, 162c)은 증착에 의해 형성될 수 있으며, 예를 들어 스퍼터(Sputter) 공법에 의해 수행될 수 있다.
상기 측면 바탕층(161b, 161c, 162b, 162c)은 특별히 제한되는 것은 아니나 내측과 외측의 두 개 층으로 구성될 수 있다.
상기 측면 바탕층(161b, 161c, 162b, 162c) 중 내측 측면 바탕층(161b, 162b)은 Cr 또는 Ti 중 어느 하나 이상을 포함하여 스퍼터(Sputter) 공법에 의해 형성될 수 있으며, 상기 하면 바탕층(161a, 162a)과 연결될 수 있다.
상기 측면 바탕층(161b, 161c, 162b, 162c) 중 외측 측면 바탕층(161c, 162c)은 Cu를 포함할 수 있으며, 스퍼터(Sputter) 공법에 의해 형성할 수 있다.
본 발명의 일 실시형태에 의하면, 내부 리드 프레임이 없는 프레임레스 탄탈 커패시터의 양극 단자 및 음극 단자 형성에 이용되는 절연시트(140) 상에서 탄탈 커패시터와 적층 세라믹 커패시터의 병렬 연결이 가능할 수 있다.
본 발명의 일 실시형태에 의하면 저주파 구간에서는 탄탈 커패시터의 임피던스가 나타나고 고주파 구간에서는 적층 세라믹 커패시터의 임피던스가 나타나는 복합 전자부품의 제공이 가능하다.
도 8(a) 와 8(b)는 본 발명의 일 실시형태에 따른 복합 전자부품과 다른 비교예에 따른 주파수 대비 등가직렬저항(Equivalent Series Resistance, ESR) 및 임피던스를 나타내는 그래프이다.
도 8(a) 와 8(b)를 참조하면, 본 발명의 일 실시형태에 따른 복합 전자부품은 입력되는 입력신호의 주파수 대비 등가직렬저항(Equivalent Series Resistance, ESR) 및 임피던스 그래프에 있어서, 자기 공진 주파수(Self Resonant Frequency, SRF)를 기준으로 이전 혹은 이후의 주파수 영역 중 적어도 한 영역에 등가직렬저항(ESR) 및 임피던스의 변곡점이 발생한다.
즉, 본 발명의 일 실시형태에 따르면 주파수 대비 임피던스 그래프에 있어서, 저주파 영역에서는 탄탈 커패시터의 임피던스가 나타나며, 고주파 영역에서는 적층 세라믹 커패시터의 임피던스가 나타난다.
이로 인하여, 입력되는 입력신호의 주파수 대비 등가직렬저항(ESR) 및 임피던스 그래프에 있어서, 자기 공진 주파수(Self Resonant Frequency, SRF)를 기준으로 이전 혹은 이후의 주파수 영역 중 적어도 한 영역에 등가직렬저항(ESR) 및 임피던스의 변곡점이 발생한다.
상기 등가직렬저항(ESR) 및 임피던스의 변곡점은 자기 공진 주파수(Self Resonant Frequency, SRF)를 기준으로 이전 혹은 이후의 주파수 영역 중 적어도 한 영역에 발생할 수도 있으며, 이전 및 이후의 주파수 영역 모두에서 발생할 수도 있다.
상기 등가직렬저항(ESR) 및 임피던스의 변곡점이 자기 공진 주파수(Self Resonant Frequency, SRF)를 기준으로 이전 혹은 이후의 주파수 영역 중 적어도 한 영역에서 발생하므로, 본 발명의 일 실시형태에 따른 복합 전자부품은 낮은 ESR(Equivalent Series Resistance)을 구현할 수 있다.
도 9는 본 발명의 실시예 및 비교예에 따른 시간 대비 출력 전압(Output Voltage)을 나타내는 그래프이다.
도 9를 참조하면, 본 발명의 실시예의 경우 전압 리플(Voltage Ripple)이 탄탈 커패시터만 적용한 비교예에 비해 크게 감소하며, 적층 세라믹 커패시터만 사용한 경우의 비교예와 거의 유사함을 알 수 있다.
즉, 탄탈 커패시터만 적용한 비교예의 경우 전압 리플(Voltage Ripple)은 34 mV인데 반해 본 발명의 실시예의 경우에는 적층 세라믹 커패시터만 사용한 경우의 비교예(전압 리플이 7 mV)와 유사한 9 mV로 감소함을 알 수 있다.
아래의 표 1은 본 발명의 일 실시형태에 따른 복합 전자부품에 있어서 탄탈 커패시터의 부피와 적층 세라믹 커패시터의 부피 비(탄탈 커패시터의 부피 : 적층 세라믹 커패시터의 부피)에 따른 정전 용량, ESR(Equivalent Series Resistance), 등가직렬인덕턴스(Equivalent Series Inductance, ESL) 및 어쿠스틱 노이즈 특성을 나타내고 있다.
샘플 탄탈 커패시터와 적층 세라믹 커패시터의 부피비
(T:M)		 정전 용량
(μF)		 ESR
(mΩ)		 ESL
(pH)		 어쿠스틱 노이즈
(dBA)
1* 10 : 0 45.0 150 471 16.6
2* 9.5 : 0.5 44.9 58 415 16.6
3 9 : 1 44.7 27 369 16.7
4 8 : 2 44.4 22 313 16.7
5 7 : 3 44.1 17 281 16.8
6 6 : 4 43.8 13 258 16.9
7 5 : 5 43.5 11 240 16.9
8 4 : 6 43.2 9.2 225 17.3
9 3 : 7 42.9 8.3 213 17.5
10 2 : 8 42.6 7.3 203 18.1
11* 1 : 9 42.3 6.2 197 26.5
12* 0 : 10 42.0 5.1 207 28.2
* : 비교예
상기 표 1을 참조하면, 샘플 1 및 2는 복합 전자부품에 있어서, 상기 탄탈 커패시터의 결합 부피비가 9를 초과하는 경우로서 등가직렬저항(Equivalent Series Resistance, ESR)이 상승함을 알 수 있다.
전원단에 사용되는 커패시터의 경우, 등가직렬저항(ESR) 값이 30mΩ을 초과하는 경우 전압리플 및 방사 노이즈가 증가하고 전원효율이 저하되는 문제가 발생할 수 있다.
샘플 11 및 12는 탄탈 커패시터의 결합 부피비가 2 미만인 경우로서 어쿠스틱 노이즈 감소효과가 크게 나타나지 않음을 확인할 수 있다.
샘플 3 내지 10은 본 발명의 실시예로서, 상기 탄탈 커패시터와 적층 세라믹 커패시터의 결합 부피비(탄탈 커패시터 : 적층세라믹 커패시터)가 9:1 내지 2:8의 비율인 경우로서, 등가직렬저항(Equivalent Series Resistance, ESR) 값이 낮고, 어쿠스틱 노이즈 개선효과가 우수한 복합 전자부품을 구현할 수 있다.
도 10은 본 발명의 일 실시형태에 따른 복합 전자부품에 있어서 적층 세라믹 커패시터와 탄탈 커패시터의 부피비에 따른 ESR 대비 전압 리플(Voltage Ripple, ΔV)을 나타내는 그래프이다.
도 10을 참조하면, 이에 제한되는 것은 아니나 본 발명의 실시예에 있어서, 상기 탄탈 커패시터와 적층 세라믹 커패시터의 결합 부피비가 5:5 내지 7:3의 비율인 경우, 등가직렬저항(Equivalent Series Resistance, ESR)과 전압 리플(Voltage Ripple, ΔV) 값이 낮고, 고용량 전자부품을 구현할 수 있음을 알 수 있다.
복합 전자부품의 실장 기판
도 11은 도 1의 복합 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 11을 참조하면, 본 발명의 또 다른 실시형태에 따른 복합 전자부품의 실장 기판(200)은, 상부에 전극 패드(821, 822)를 갖는 인쇄회로기판(810)과 상기 인쇄회로기판(810) 위에 설치된 상기 복합 전자부품(100) 및 상기 전극 패드(821, 822)와 상기 복합 전자부품(100)을 연결하는 솔더(830)를 포함한다.
본 실시 형태에 따른 복합 전자부품의 실장 기판(200)은 복합 전자부품(100)이 실장되는 인쇄회로기판(810)과, 인쇄회로기판(810)의 상면에 형성된 2개 이상의 전극 패드(821, 822)를 포함한다.
상기 전극 패드(821, 822)는 상기 복합 전자부품의 양극 단자(161) 및 음극 단자(162)와 각각 연결되는 제1 및 제2 전극 패드(821, 822)를 포함한다.
이때, 복합 전자부품의 상기 양극 및 음극 단자(161, 162)는 각각 제1 및 제2 전극 패드(821, 822) 위에 접촉되게 위치한 상태에서 솔더(830)에 의해 인쇄회로기판(810)과 전기적으로 연결될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 복합 전자 부품
110: 적층 세라믹 커패시터 111: 세라믹 본체
120: 탄탈 커패시터 121: 탄탈 와이어
122: 탄탈 커패시터의 본체부 130: 복합체 131, 132: 제1 및 제2 외부전극
140: 절연 시트 141, 142: 연결 도체부
150: 몰딩부 161, 162: 양극 및 음극 단자
200: 복합 전자부품의 실장 기판 810: 인쇄회로기판
821, 822: 전극 패드 830: 솔더

Claims (19)

  1. 절연시트;
    탄탈 분말 소결체를 포함하는 본체부 및 상기 본체부에 일부 영역이 매설된 탄탈 와이어를 포함하고, 상기 절연시트 상에 배치되는 탄탈 커패시터;
    유전체층과 내부전극이 번갈아 배치된 세라믹 본체 및 상기 세라믹 본체의 하면에 배치된 제1 및 제2 외부전극을 포함하고, 상기 절연시트 상에 배치되는 적층 세라믹 커패시터;
    상기 탄탈 커패시터 및 적층 세라믹 커패시터를 둘러싸도록 배치된 몰딩부;
    상기 몰딩부의 길이 방향 제1 측면에서 절연시트의 하면의 일부까지 연장되게 배치되는 양극 단자;
    상기 몰딩부의 길이 방향 제2 측면에서 절연시트의 하면에 일부까지 연장되게 배치되는 음극 단자; 및
    상기 절연시트의 상면에 배치된 제1 및 제2 연결 도체부; 를 포함하며,
    상기 내부전극은 상기 세라믹 본체의 하면으로 인출되는 리드부를 포함하고,
    상기 탄탈 와이어가 몰딩부의 길이 방향 제1 측면을 통해 노출되어 양극 단자와 직접 접속되고,
    상기 제1 연결 도체부는 적층 세라믹 커패시터의 제1 외부 전극하고만 연결되고,
    상기 제2 연결 도체부는 탄탈 커패시터의 본체부 및 적층 세라믹 커패시터의 제2 외부 전극과 동시에 연결되는 복합 전자부품.
  2. 제1항에 있어서,
    상기 내부전극은 상기 세라믹 본체의 하면에 수직으로 배치되는 복합 전자부품.
  3. 제1항에 있어서,
    상기 내부전극은 상기 세라믹 본체의 하면으로 인출되는 하부 리드부 및 상기 세라믹 본체의 상면으로 인출되는 상부 리드부를 포함하는 복합 전자부품.
  4. 제3항에 있어서,
    상기 제1 및 제2 외부전극은 상기 세라믹 본체의 하면 및 상면에 배치되는 복합 전자부품.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 적층 세라믹 커패시터의 제2 외부전극 및 상기 탄탈 커패시터의 본체부는 상기 음극 단자와 연결되는 복합 전자부품.
  8. 제1항에 있어서,
    상기 양극 단자와 음극 단자는 하면 바탕층, 상기 하면 바탕층과 연결된 측면 바탕층 및 상기 하면 바탕층과 측면 바탕층을 둘러싸도록 배치된 도금층을 포함하는 복합 전자부품.
  9. 제8항에 있어서,
    상기 하면 바탕층은 에칭에 의해 형성된 복합 전자부품.
  10. 제8항에 있어서,
    상기 측면 바탕층은 증착에 의해 형성된 복합 전자부품.
  11. 삭제
  12. 제1항에 있어서,
    입력되는 입력신호의 주파수 대비 등가직렬저항(Equivalent Series Resistance, ESR) 그래프에 있어서, 자기 공진 주파수(Self Resonant Frequency, SRF)를 기준으로 이전 혹은 이후의 주파수 영역 중 적어도 한 영역에서 등가직렬저항(Equivalent Series Resistance, ESR)의 변곡점이 발생하는 복합 전자부품.
  13. 제1항에 있어서,
    상기 적층 세라믹 커패시터와 상기 탄탈 커패시터가 인접한 결합면에는 절연층이 배치된 복합 전자부품.
  14. 삭제
  15. 제1항에 있어서,
    상기 제1 및 제2 연결 도체부는 금속 패드를 포함하는 복합 전자부품.
  16. 제1항에 있어서,
    상기 제1 및 제2 연결 도체부는 도전성 수지를 포함하는 복합 전자부품.
  17. 제1항에 있어서,
    상기 탄탈 커패시터와 적층 세라믹 커패시터의 부피비(탄탈 커패시터:적층 세라믹 커패시터)는 2:8 내지 9:1인 복합 전자부품.
  18. 상부에 전극 패드를 갖는 인쇄회로기판;
    상기 인쇄회로기판 위에 설치된 복합 전자부품; 및
    상기 전극 패드와 상기 복합 전자부품을 연결하는 솔더;를 포함하며,
    상기 복합 전자부품은 절연시트, 탄탈 분말 소결체를 포함하는 본체부 및 상기 본체부에 일부 영역이 매설된 탄탈 와이어를 포함하며, 상기 절연시트 상에 배치되는 탄탈 커패시터, 복수의 유전체층 및 내부전극이 번갈아 배치된 세라믹 본체와 상기 세라믹 본체의 하면에 배치된 제1 및 제2 외부전극을 포함하는 적층 세라믹 커패시터, 상기 탄탈 커패시터 및 적층 세라믹 커패시터를 둘러싸도록 배치된 몰딩부, 상기 몰딩부의 길이 방향 제1 측면에서 절연시트의 하면의 일부까지 연장되게 배치되는 양극 단자, 상기 몰딩부의 길이 방향 제2 측면에서 절연시트의 하면에 일부까지 연장되게 배치되는 음극 단자 및 상기 절연시트의 상면에 배치된 제1 및 제2 연결 도체부를 포함하며, 상기 내부전극은 상기 세라믹 본체의 하면으로 인출되는 리드부를 포함하고, 상기 탄탈 와이어가 몰딩부의 길이 방향 제1 측면을 통해 노출되어 양극 단자와 직접 접속되고, 상기 제1 연결 도체부는 적층 세라믹 커패시터의 제1 외부 전극하고만 연결되고, 상기 제2 연결 도체부는 탄탈 커패시터의 본체부 및 적층 세라믹 커패시터의 제2 외부 전극과 동시에 연결되는 복합 전자부품의 실장기판.
  19. 제18항에 있어서,
    상기 내부전극은 상기 세라믹 본체의 하면에 수직으로 배치되는 복합 전자부품의 실장기판.
KR1020140153909A 2014-07-23 2014-11-06 복합 전자부품 및 그 실장 기판 Active KR102075534B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US14/806,598 US20160027593A1 (en) 2014-07-23 2015-07-22 Composite electronic component and board having the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020140093590 2014-07-23
KR20140093590 2014-07-23

Publications (2)

Publication Number Publication Date
KR20160012060A KR20160012060A (ko) 2016-02-02
KR102075534B1 true KR102075534B1 (ko) 2020-02-10

Family

ID=55354545

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140153909A Active KR102075534B1 (ko) 2014-07-23 2014-11-06 복합 전자부품 및 그 실장 기판

Country Status (1)

Country Link
KR (1) KR102075534B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7352563B2 (en) * 2006-03-13 2008-04-01 Avx Corporation Capacitor assembly
US20110102969A1 (en) * 2009-11-05 2011-05-05 Tdk Corporation Multilayer capacitor, mounting structure thereof, and method of manufacturing same
US8254087B2 (en) * 2009-03-03 2012-08-28 Sanyo Electric Co., Ltd. Solid electrolytic capacitor

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09326334A (ja) 1996-06-04 1997-12-16 Murata Mfg Co Ltd タンタル・セラミック複合コンデンサ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7352563B2 (en) * 2006-03-13 2008-04-01 Avx Corporation Capacitor assembly
US8254087B2 (en) * 2009-03-03 2012-08-28 Sanyo Electric Co., Ltd. Solid electrolytic capacitor
US20110102969A1 (en) * 2009-11-05 2011-05-05 Tdk Corporation Multilayer capacitor, mounting structure thereof, and method of manufacturing same

Also Published As

Publication number Publication date
KR20160012060A (ko) 2016-02-02

Similar Documents

Publication Publication Date Title
KR102184562B1 (ko) 복합 전자부품 및 그 실장 기판
US10515765B2 (en) Multilayer ceramic capacitor
US20150014037A1 (en) Multilayer ceramic capacitor and board for mounting the same
US20160020031A1 (en) Composite electronic component and board having the same
US20160020024A1 (en) Composite electronic component and board having the same
KR101813365B1 (ko) 적층형 커패시터 및 그 실장 기판
KR102183426B1 (ko) 복합 전자부품 및 그 실장 기판
US9953769B2 (en) Composite electronic component and board having the same
KR101792382B1 (ko) 복합 전자부품 및 그 실장기판
US10297386B2 (en) Multilayer ceramic capacitor and board having the same
US20160027593A1 (en) Composite electronic component and board having the same
US9837218B2 (en) Composite electronic component and manufacturing method thereof
US20160020033A1 (en) Composite electronic component and board having the same
KR101983177B1 (ko) 복합 전자부품 및 그 실장 기판
KR102075534B1 (ko) 복합 전자부품 및 그 실장 기판
US11640875B2 (en) Multilayer ceramic capacitor and board having the same mounted thereon
KR102064019B1 (ko) 복합 전자부품 및 그 실장 기판
KR101792407B1 (ko) 복합 전자부품 및 그 실장 기판
KR20160010252A (ko) 복합 전자부품 및 그 실장 기판
KR20160010261A (ko) 복합 전자 부품 및 그 실장 기판
KR102048095B1 (ko) 복합 전자부품, 그 실장 기판 및 이를 포함하는 전원 안정화 유닛
KR102041648B1 (ko) 복합 전자부품, 그 실장 기판 및 이를 포함하는 전원 안정화 유닛
KR102189802B1 (ko) 복합 전자 부품 및 그 실장 기판
JP2015216347A (ja) タンタルキャパシタ

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20141106

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20171129

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20141106

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20190221

Patent event code: PE09021S01D

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

Comment text: Final Notice of Reason for Refusal

Patent event date: 20190829

Patent event code: PE09021S02D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20191105

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20200204

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20200205

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20221226

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20250124

Start annual number: 6

End annual number: 6