KR102062666B1 - Input modulating adaptive neuron circuit - Google Patents
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Abstract
본 발명은 입력변조 적응형 뉴런 회로에 관한 것으로, 전압 입력부의 출력전압을 입력전류 Iin로 변조하며 발화에 적응하는 변조 적응부를 구비함으로써, 입력전류 변화가 모든 발화에 적응(adaptation)하여 일어나도록 하고, 특히 막의 커패시터(Cmem)에 입력되는 입력전류를 SOI MOSFET의 BGE를 이용해 감소시키는 방법으로 종래 뉴런 회로의 membrane 전류를 증가시키는 방식을 대체함으로써, 뉴런 동작에 따른 전력소모를 크게 줄일 수 있는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input modulation adaptive neuron circuit, and includes a modulation adaptation unit that modulates an output voltage of a voltage input unit to an input current Iin and adapts to ignition so that an input current change occurs by adapting to all ignitions. In particular, by reducing the input current input to the capacitor (Cmem) by using the BGE of the SOI MOSFET, the method of increasing the membrane current of the conventional neuron circuit, thereby greatly reducing the power consumption of the neuron operation. have.
Description
본 발명은 인공 뉴런 회로에 관한 것으로, 더욱 상세하게는 발화에 따른 입력변조 적응형 뉴런 회로에 관한 것이다.The present invention relates to an artificial neuron circuit, and more particularly to an input modulation adaptive neuron circuit according to the ignition.
생체 모방 계산 시스템에서, 뉴런 회로는 핵심 요소이다. 이러한 뉴런 회로로 신경망(neural network: NN) 시스템을 구현할 때, 집적도를 높이고, 에너지 소모를 줄일 수 있도록 하는 것이 최대 과제이다. 인공지능 분야의 핵심 기술인 Deep NN, spiking NN 등 대부분의 machine learning architecture에서도 뉴런 회로는 필수적이며, 많은 비중을 차지하고 있다.In biomimetic calculation systems, neuronal circuitry is a key element. When implementing a neural network (NN) system with such a neuron circuit, it is the biggest challenge to increase the density and reduce the energy consumption. In most machine learning architectures such as Deep NN and spiking NN, the core technologies of artificial intelligence, neuron circuits are essential and occupy a large proportion.
인체 내에서 외부의 자극은 전기적인 신호로 변환되고, 이는 뉴런을 통하여 활동 전위의 형태로 각 신경계에 신호를 전달하게 된다. 신경계는 크게 뉴런과 시냅스로 구성되어 있으며, 뉴런과 뉴런은 시냅스를 통하여 연결된다. 이전 뉴런에서 발생된 활동 전위가 시냅스를 통과하면 작은 크기의 시냅스 후 전위가 되고, 여러 시냅스 후 전위가 통합되어 다음 뉴런에 전달될 때 일정한 역치에 해당하는 문턱(threshold) 값을 넘어서게 되면, 다음 뉴런의 액손 힐락(Axon-hillock)에서 새로운 활동 전위가 발생하는 방식으로 활동 전위의 전달이 이루어진다.In the human body, external stimuli are converted into electrical signals, which are transmitted through neurons to each nervous system in the form of action potentials. The nervous system is largely composed of neurons and synapses, and neurons and neurons are connected through synapses. When action potentials from previous neurons pass through the synapse, they become small post-synaptic potentials, and after multiple synaptic potentials merge and cross the threshold, which is a certain threshold when delivered to the next neuron, the next neuron The transfer of action potentials takes place in such a way that a new action potential occurs at Axon-hillock.
도 1은 종래 adaptive analog integrate & fire neuron 회로 및 전기적 특성도를 보여준다(Schultz S. and Jabri M.: 'Analogue vlsi 'integrate - and - fire' neuron with frequency adaptation', Electron. Lett., 1995, 31, (16), pp. 1357 - 1358).1 shows a conventional adaptive analog integrate & fire neuron circuit and electrical characteristics (Schultz S. and Jabri M .: 'Analogue vlsi' integrate-and-fire 'neuron with frequency adaptation', Electron. Lett., 1995, 31 , (16), pp. 1357-1358).
도 1에 의하면, Input으로 전류 pulse를 받아서, 뉴런의 membrane capacitance를 나타내는 Cmem에 저장되고, Vmem의 증가로 인한 Map2의 전류가 node AP로 전달되는 정도가 Map4에 의한 leakage보다 크면, Vap가 높아진다. 이와 동시에 Cr로 전류가 주입되고, Cr 양단의 전압이 Mr4-Mr7으로 이루어진 비교기의 문턱전압을 넘으면 Mr8에 전류가 흘러 Vmem을 0으로 낮추고 Vap 역시 0이 된다. 이러한 원리로 Action Potential이 발생한다. Mfa2가 Cfa에 전류를 주입하면 Mfa4에 흐르는 전류가 증가한다. 이 때문에 membrane leakage가 커져 발화 빈도가 줄어드는 적응(aptation)이 일어난다.Referring to FIG. 1, when a current pulse is received as an input and stored in a Cmem indicating a membrane capacitance of a neuron, and a degree in which the current of Map2 due to the increase in Vmem is transmitted to the node AP is greater than leakage by Map4, Vap is increased. At the same time, current is injected into Cr, and when the voltage across Cr exceeds the threshold voltage of the comparator consisting of Mr4-Mr7, current flows to Mr8 to lower Vmem to zero and Vap to zero. This principle generates action potential. When Mfa2 injects current into Cfa, the current through Mfa4 increases. Because of this, the membrane leakage is increased, so the adaptation is reduced.
위의 종래 방식에는 두 가지 문제점이 있다. 첫째는 membrane leakage를 변화시키는 방법 자체의 문제점이다. Adaptation이 충분히 이루어진 상태에서(도 1의 Cfa 양단의 전압이 높은 상태에서)는 Cmem으로 입력된 전류 중 Mfa4를 통해 빠져나가는 전류의 비율이 높아진다. 입력된 전류를 그대로 빼주는 것은 전력 낭비의 문제점이 있다. 둘째는 Mfa4의 문턱 전압에 관한 문제이다. Cfa에 따른 Mfa4의 전류를 변화시키는 것이 도 1의 종래 adaptive analog integrate & fire neuron 회로의 원리인데, Cfa 양단의 전압이 Mfa4의 문턱 전압을 넘기기 전까지는 adaptation이 일어나지 않는다. There are two problems with the conventional method. The first is the problem of the method itself of changing membrane leakage. In a state where the adaptation is sufficiently performed (in a state where the voltage across the Cfa of FIG. 1 is high), the ratio of the current flowing out through Mfa4 among the currents input to Cmem increases. Subtracting the input current as it is, there is a problem of power waste. The second problem is the threshold voltage of Mfa4. Changing the current of Mfa4 according to Cfa is the principle of the conventional adaptive analog integrate & fire neuron circuit of FIG. 1, and the adaptation does not occur until the voltage across Cfa exceeds the threshold voltage of Mfa4.
도 2는 도 1의 회로와 동일한 원리로 adaptation을 하는 회로를 제시한 논문에서 가져온 그림인데, spike count가 5 미만이면 firing rate의 감소가 없는 것을 확인할 수 있다(Indiveri, G.: 'A low-power adaptive integrate-and-fire neuron circuit', ISCAS, 2003, 4, p. 4).FIG. 2 is a drawing taken from a paper showing an adaptation circuit in the same principle as the circuit of FIG. 1, and when the spike count is less than 5, the firing rate is not reduced (Indiveri, G .: 'A low- power adaptive integrate-and-fire neuron circuit ', ISCAS, 2003, 4, p. 4).
본 발명은 SOI(Silicon-on-insulator) MOSFET의 백 게이트 효과(Back gate effect: BGE)를 이용해 뉴런 회로가 발화에 적응하여 입력전류를 줄일 수는 회로를 제안함으로써, 기존의 Leakage를 증가시켜 적응을 하는 회로에 비해 전력 소모가 감소하는, 입력변조 적응형 뉴런 회로를 제공하는 것을 그 목적으로 한다.The present invention proposes a circuit in which a neuron circuit adapts to ignition and reduces an input current by using a back gate effect (BGE) of a silicon-on-insulator (SOI) MOSFET, thereby increasing the existing leakage and adapting it. It is an object of the present invention to provide an input modulation adaptive neuron circuit, in which power consumption is reduced in comparison with a circuit having
상기 목적을 달성하기 위하여, 본 발명에 의한 뉴런 회로는 입력전압 Vin이 인가되는 전압 입력부; 상기 전압 입력부의 출력전압을 입력전류 Iin로 변조하며 발화에 적응하는 변조 적응부(modulating adaptation part); 상기 변조 적응부로 변조와 적응된 상기 입력전류 Iin을 입력받아 막 전위로 통합되는 누설 통합부(leaky integration part); 및 상기 막 전위가 일정 크기 이상이 될 때 발화되어 활동전위 Vout로 출력되고 상기 변조 적응부를 제어하여 다음 발화를 준비하는 활동전위(action potential) 생성 및 제어부를 포함하여 구성된 것을 특징으로 한다.In order to achieve the above object, the neuron circuit according to the present invention includes a voltage input unit to which the input voltage Vin is applied; A modulating adaptation part which modulates an output voltage of the voltage input part with an input current Iin and adapts to ignition; A leakage integration part configured to receive the input current Iin, which is modulated and adapted to the modulation adaptation unit, and be integrated into a membrane potential; And an action potential generation and a control unit, which are ignited when the membrane potential becomes larger than a predetermined size and output to the action potential Vout and control the modulation adaptation unit to prepare for the next ignition.
상기 변조 적응부는 상기 전압 입력부의 출력전압을 게이트로 입력받아 드레인으로 상기 입력전류 Iin로 변조하여 상기 누설 통합부에 인가하는 제 1 p채널 MOSFET; 상기 활동전위 생성 및 제어부의 제어신호를 게이트로 입력받는 제 2 p채널 MOSFET; 및 상기 제 2 p채널 MOSFET의 드레인과 접지 사이에 병렬로 연결된 제 1 커패시터와 제 1 저항을 포함하여 구성되고, 상기 제 2 p채널 MOSFET의 드레인은 상기 제 1 p채널 MOSFET의 백게이트와 전기적으로 연결된 것을 본 발명에 의한 뉴런 회로의 다른 특징으로 한다.The modulation adaptor may include: a first p-channel MOSFET receiving an output voltage of the voltage input unit as a gate and modulating the drain to the input current Iin to be applied to the leakage integrator; A second p-channel MOSFET that receives the action potential generation and a control signal of a control unit as a gate; And a first capacitor and a first resistor connected in parallel between the drain of the second p-channel MOSFET and ground, wherein the drain of the second p-channel MOSFET is electrically connected with the back gate of the first p-channel MOSFET. The connection is another feature of the neuronal circuit according to the invention.
상기 누설 통합부는 상기 제 1 p채널 MOSFET의 드레인과 접지 사이에 병렬로 연결된 제 2 커패시터와 제 2 저항을 포함하여 구성되고, 상기 막 전위는 상기 제 2 커패시터의 양단에 걸린 전압인 것을 본 발명에 의한 뉴런 회로의 다른 특징으로 한다.The leakage integration part includes a second capacitor and a second resistor connected in parallel between the drain and the ground of the first p-channel MOSFET, wherein the film potential is a voltage across the second capacitor. It is another feature of the neuron circuit.
상기 전압 입력부는 상기 제 1 p채널 MOSFET의 게이트와 전기적으로 연결된 게이트를 갖는 제 3 p채널 MOSFET과 상기 제 3 p채널 MOSFET의 드레인과 접지 사이에 연결되어 게이트에 상기 입력전압 Vin이 인가되는 제 1 n채널 MOSFET을 포함하여 구성된 것을 본 발명에 의한 뉴런 회로의 다른 특징으로 한다.The voltage input part is connected between a third p-channel MOSFET having a gate electrically connected to a gate of the first p-channel MOSFET and a drain and ground of the third p-channel MOSFET to apply the input voltage Vin to a gate. It is another feature of the neuron circuit according to the present invention that comprises an n-channel MOSFET.
상기 제 1 p채널 MOSFET는 SOI 기판에 형성된 SOI MOSFET이고, 상기 제 1 p채널 MOSFET의 백게이트는 상기 SOI 기판의 매몰산화막 밑에 있는 하부 단결정 실리콘층에 형성된 것을 본 발명에 의한 뉴런 회로의 다른 특징으로 한다.The first p-channel MOSFET is an SOI MOSFET formed on an SOI substrate, and the back gate of the first p-channel MOSFET is formed on a lower single crystal silicon layer under the buried oxide film of the SOI substrate. do.
상기 SOI MOSFET의 바디 두께는 게이트 길이보다 작고, 상기 매몰산화막의 두께는 상기 SOI MOSFET의 게이트 절연막 두께보다 1~10배인 것을 본 발명에 의한 뉴런 회로의 다른 특징으로 한다.The body thickness of the SOI MOSFET is smaller than the gate length, and the thickness of the buried oxide film is 1 to 10 times the thickness of the gate insulating film of the SOI MOSFET.
상기 활동전위 생성 및 제어부는 상기 막 전위를 입력전압으로 하는 제 1 인버터; 상기 제 1 인버터의 출력전압을 입력전압으로 하는 제 2 인버터; 상기 제 1 인버터의 출력전압이 게이트로 입력되는 상기 제 4 p채널 MOSFET; 및 상기 제 4 p채널 MOSFET의 드레인과 접지 사이에 연결되어 게이트에 상기 제 2 인버터의 출력전압이 인가되는 제 2 n채널 MOSFET을 포함하여 구성되고, 상기 제 1 인버터의 출력전압은 상기 변조 적응부를 제어하는 제어신호이고, 상기 제 2 인버터의 출력전압이 상기 활동전위로 출력되는 것을 본 발명에 의한 뉴런 회로의 다른 특징으로 한다.The active potential generation and control unit may include a first inverter configured to use the membrane potential as an input voltage; A second inverter that uses the output voltage of the first inverter as an input voltage; The fourth p-channel MOSFET in which the output voltage of the first inverter is input to the gate; And a second n-channel MOSFET connected between the drain and the ground of the fourth p-channel MOSFET to apply an output voltage of the second inverter to a gate, wherein the output voltage of the first inverter includes the modulation adaptation unit. Another control feature of the neuron circuit of the present invention is that the control signal is controlled and the output voltage of the second inverter is output at the active potential.
본 발명은 전압 입력부의 출력전압을 입력전류 Iin로 변조하며 발화에 적응하는 변조 적응부를 구비함으로써, 입력전류 변화가 모든 발화에 적응(adaptation)하여 일어나도록 하고, 특히 막의 커패시터(Cmem)에 입력되는 입력전류를 SOI MOSFET의 BGE를 이용해 감소시키는 방법으로 종래 뉴런 회로의 membrane 전류를 증가시키는 방식을 대체함으로써, 뉴런 동작에 따른 전력소모를 크게 줄일 수 있는 효과가 있다.The present invention modulates the output voltage of the voltage input unit to the input current Iin and has a modulation adaptor adapted to ignite, so that the change of the input current occurs by adapting to all ignition, and in particular, is input to the capacitor Cmem of the film. By reducing the input current using the BGE of the SOI MOSFET by replacing the conventional method of increasing the membrane current of the neuron circuit, there is an effect that can significantly reduce the power consumption due to neuron operation.
도 1은 종래 adaptive analog integrate & fire neuron 회로 및 전기적 특성도를 보여준다.
도 2는 도 1의 회로와 동일한 원리로 adaptation을 하는 종래 회로에서 spike count에 따른 firing rate의 변화를 보여준다.
도 3은 본 발명의 일 실시 예에 따른 Input modulating adaptive analog integrate-and-fire neuron circuit 이다.
도 4는 도 3의 회로 소자로 사용된 SOI MOSFET의 단면도이다.
도 5는 도 4의 SOI MOSFET의 Back Gate Bias에 따른 Id-Vg 곡선이다.
도 6은 도 3에서 일정한 Vin에 대한 뉴런의 반응을 시뮬레이션한 Vout 결과도이다.
도 7은 도 3에서 C1 양단 전압이 Spike가 발생하면서 증가하고 시간에 따라 감소함으로 보여주는 시뮬레이션 결과도이다.1 shows a conventional adaptive analog integrate & fire neuron circuit and electrical characteristics.
Figure 2 shows the change in firing rate according to the spike count in the conventional circuit to the adaptation on the same principle as the circuit of FIG.
3 is an input modulating adaptive analog integrate-and-fire neuron circuit according to an embodiment of the present invention.
4 is a cross-sectional view of the SOI MOSFET used as the circuit element of FIG.
FIG. 5 is an Id-Vg curve according to the back gate bias of the SOI MOSFET of FIG. 4.
FIG. 6 is a Vout result diagram simulating the response of neurons to a constant Vin in FIG.
7 is a simulation result diagram showing that the voltage across C1 in FIG. 3 increases as the spike occurs and decreases with time.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시 예에 대하여 설명한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.
본 발명의 일 실시 예에 의한 뉴런 회로는, 도 3과 같이, 입력전압 Vin이 인가되는 전압 입력부(100); 상기 전압 입력부의 출력전압을 입력전류 Iin로 변조하며 발화에 적응하는 변조 적응부(modulating adaptation part, 200); 상기 변조 적응부로 변조와 적응된 상기 입력전류 Iin을 입력받아 막 전위(Vmem)로 통합되는 누설 통합부(leaky integration part, 300); 및 상기 막 전위가 일정 크기 이상이 될 때 발화되어 활동전위 Vout로 출력되고 상기 변조 적응부를 제어하여 다음 발화를 준비하는 활동전위(action potential) 생성 및 제어부(400)를 포함하여 구성된다.According to an embodiment of the present invention, a neuron circuit may include: a
상기와 같이, 전압 입력부(100)에 이웃하여 변조 적응부(200)를 구비함으로써, 전압 입력부(100)의 출력전압을 입력전류 Iin로 변조하고, 막의 커패시터(Cmem)로 입력되는 입력전류(Iin)를 모든 발화에 적응(adaptation)하여 일어나도록 할 수 있다. As described above, the
또한, 활동전위 생성 및 제어부(400)에 의하여, 활동전위(Vout)를 생성하여 출력시키고, 변조 적응부(200)를 제어하여 입력전류(Iin)를 감소시키며 다음 발화를 준비하여, 반복된 뉴런 동작에 따른 전력소모를 줄일 수 있게 된다.In addition, the action potential generator and the
구체적인 실시 예로, 상기 변조 적응부(200)는, 도 3과 같이, 상기 전압 입력부(100)의 출력전압을 게이트로 입력받아 드레인으로 상기 입력전류 Iin로 변조하여 상기 누설 통합부(300)에 인가하는 제 1 p채널 MOSFET(P1); 상기 활동전위 생성 및 제어부(400)의 제어신호를 게이트로 입력받는 제 2 p채널 MOSFET(P2); 및 상기 제 2 p채널 MOSFET(P2)의 드레인과 접지 사이에 병렬로 연결된 제 1 커패시터(C1)와 제 1 저항(R1)을 포함하여 구성된다.According to a specific embodiment, as shown in FIG. 3, the
여기서, 상기 제 2 p채널 MOSFET(P2)의 소스는 공급전압(VDD)이, 드레인은 상기 제 1 p채널 MOSFET(P1)의 백게이트(GB)와 전기적으로 연결됨이 바람직하다. 활동전위 생성 및 제어부(400)의 제어신호로 제 2 p채널 MOSFET(P2)이 턴온(turn on) 되면서 백게이트(GB)에 공급전압(VDD)에서 감소 되는 양의 전압이 인가되어 제 1 p채널 MOSFET(P1)에 의한 입력전류(Iin)를 감소시켜, 결국 다음 뉴런 동작에 따른 전력소모를 줄일 수 있게 된다.Here, the source of the second p-channel MOSFET P2 is preferably supplied with a supply voltage V DD , and the drain thereof is electrically connected to the back gate G B of the first p-channel MOSFET P1. As the second p-channel MOSFET P2 is turned on as the active potential generation and the control signal of the
상술한 구동을 위한 제 1 p채널 MOSFET(P1)은 벌크 실리콘 기판으로 만든 소자일 수도 있으나, 도 4와 같이, SOI 기판에 형성된 SOI MOSFET이 바람직하다. 후자의 경우, 상기 제 1 p채널 MOSFET(P1)의 백게이트(GB)는 상기 SOI 기판의 매몰산화막(50) 밑에 있는 하부 단결정 실리콘층(60)에 불순물 주입으로 형성된다.The first p-channel MOSFET P1 for driving may be a device made of a bulk silicon substrate. However, as shown in FIG. 4, the SOI MOSFET formed on the SOI substrate is preferable. In the latter case, the back gate G B of the first p-channel MOSFET P1 is formed by impurity implantation in the lower single
도 4의 SOI MOSFET으로 제 1 p채널 MOSFET(P1)을 형성시, 상기 SOI MOSFET의 채널이 형성되는 바디 영역(10)의 두께(tbody)는 게이트 길이(Lg)보다 작고, 매몰산화막(50)의 두께(tbox)는 게이트 절연막(30)의 두께(tox)보다 1~10배인 것으로 함이, 동작시 채널과 백게이트(GB, 60)의 용량적 커플링(Capacitive coupling)을 크게 하여 입력전류(Iin)를 효과적으로 감소시킬 수 있다.When the first p-channel MOSFET P1 is formed of the SOI MOSFET of FIG. 4, the thickness t body of the
도 4에 도시된 각 구성의 두께(상대적 크기)로 시뮬레이션한 결과, SOI MOSFET 동작시 문턱 전압이 0.5V 정도 변화됨을 확인하였다. 또한, N형 바디 영역(10)을 갖는 SOI MOSFET에서 백게이트(60)에 0.0V, -0.5V, -1.0V, -1.5V로 각각 인가한 상태에서, 소스(22)와 드레인(24) 양단에 일정한 전압을 인가하고, 게이트(40)에 인가한 음의 전압 크기를 감소시키면서 드레인 전류를 측정한 결과, 도 5와 같은 Id-Vg 곡선을 얻었다.As a result of simulation by the thickness (relative size) of each component shown in FIG. 4, it was confirmed that the threshold voltage changed by about 0.5V during the operation of the SOI MOSFET. In the SOI MOSFET having the N-
도 5에 의하면, N형 바디 영역(10)을 갖는 SOI MOSFET에서는 백게이트(60)에 인가한 음의 전압 크기가 작을수록 드레인 전류가 현저히 줄어드는 것을 확인할 수 있다. 이로부터 상기 제 1 p채널 MOSFET(P1)을 N형 바디의 SOI MOSFET으로 형성할 경우, 백게이트(GB)에 양의 전압이 인가되도록 함으로써, 입력전류(Iin)를 현저히 감소시킬 수 있음을 알 수 있다.Referring to FIG. 5, in the SOI MOSFET having the N-
상기 전압 입력부(100)는, 도 3과 같이, 상기 제 1 p채널 MOSFET(P1)의 게이트와 전기적으로 연결된 게이트를 갖는 제 3 p채널 MOSFET(P3)과 상기 제 3 p채널 MOSFET의 드레인과 접지 사이에 연결되어 게이트에 상기 입력전압 Vin이 인가되는 제 1 n채널 MOSFET(N1)을 포함하여 구성된다. 이와 같이 구성됨으로써, 제 1 n채널 MOSFET(N1)의 게이트에 양의 입력전압 Vin이 인가되면, 제 1 n채널 MOSFET(N1)이 턴온(turn on) 되면서 제 1 p채널 MOSFET(P1)에 전류 미러(current mirror)로 입력전류 Iin로 변조되어 누설 통합부(300)에 인가하게 된다.The
상기 누설 통합부(300)는 뉴런의 액손 힐락 역할을 하는 것으로, 도 3과 같이, 제 1 p채널 MOSFET(P1)의 드레인과 접지 사이에 병렬로 연결된 제 2 커패시터(C2)와 제 2 저항(R2)을 포함하여 구성되고, 상기 막 전위(Vmem)는 제 2 커패시터(C2)의 양단에 걸린 전압이 된다.The
상기 활동전위 생성 및 제어부(400)는, 도 3과 같이, 상기 막 전위(Vmem)를 입력전압으로 하는 제 1 인버터(Inv. 1); 상기 제 1 인버터의 출력전압을 입력전압으로 하는 제 2 인버터(Inv. 2); 상기 제 1 인버터의 출력전압이 게이트로 입력되는 상기 제 4 p채널 MOSFET(P4); 및 상기 제 4 p채널 MOSFET의 드레인과 접지 사이에 연결되어 게이트에 상기 제 2 인버터의 출력전압이 인가되는 제 2 n채널 MOSFET(N2)을 포함하여 구성된다.The active potential generation and
여기서, 상기 제 1 인버터(Inv. 1)의 출력전압은 상기 변조 적응부(200)를 제어하는 제어신호로 되어, 상기 제 2 p채널 MOSFET(P2)의 게이트에 인가된다.Here, the output voltage of the first inverter Inv. 1 becomes a control signal for controlling the
상기 제 2 인버터(Inv. 2)의 출력전압이 상기 활동전위(Vout)로 출력된다.The output voltage of the second inverter Inv. 2 is output at the active potential Vout.
다음은 도 3의 회로 동작에 대하여 간단히 설명한다.The following briefly describes the circuit operation of FIG.
전압 입력부(100)에 양의 입력전압 Vin이 제 1 n채널 MOSFET(N1)의 게이트에 인가되면, 제 3 p채널 MOSFET(P3)와 제 1 p채널 MOSFET(P1)가 게이트로 서로 연결된 전류 미러에 의하여 변조 적응부(200)에서 입력전류 Iin로 변조되어, 누설 통합부(300)에 주입됨으로써, 제 2 커패시터(C2)의 양단 전압인 막 전위(Vmem)가 증가하게 된다.When a positive input voltage Vin is applied to the
막 전위(Vmem)가 일정 크기(역치) 이상이 될 때, 즉 제 1 인버터(Inv. 1)를 구성하는 제 3 n채널 MOSFET(N3)을 턴온 시킬 문턱 전압 이상이 될 때, 제 3 n채널 MOSFET(N3)이 턴온 되면서 제 1 인버터(Inv. 1)의 출력전압은 0V(접지)이 되고, 이어 제 2 인버터(Inv. 2)를 구성하는 제 6 p채널 MOSFET(P6)을 턴온 시킴으로써, 활동전위 생성 및 제어부(400)는 제 2 인버터(Inv. 2)의 공급전압(VDD)이 활동전위(Vout)로 출력하게 된다. When the film potential Vmem becomes equal to or greater than a predetermined magnitude (threshold), that is, equal to or greater than the threshold voltage for turning on the third n-channel MOSFET N3 constituting the first inverter Inv. As the MOSFET N3 is turned on, the output voltage of the first inverter Inv. 1 becomes 0 V (ground), and then by turning on the sixth p-channel MOSFET P6 constituting the second inverter Inv. 2, The action potential generation and
여기서, 제 1 인버터(Inv. 1)의 출력전압이 0V(접지)로 되는 순간 제 4 p채널 MOSFET(P4)이 턴온되면서 공급전압(VDD)이 막 전위(Vmem)로 되었다가 제 2 인버터(Inv. 2)의 출력전압이 공급전압(VDD)으로 되는 순간 제 2 n채널 MOSFET(N2)이 턴온 되면서 막 전위(Vmem)는 다시 0V(접지)로 된다. 이러한 과정을 거치며 활동전위(Vout)가 펄스 형태로 출력된다. Here, as soon as the output voltage of the first inverter Inv. 1 becomes 0 V (ground), the fourth p-channel MOSFET P4 is turned on and the supply voltage V DD becomes the membrane potential Vmem. As soon as the output voltage of (Inv. 2) becomes the supply voltage V DD , the second n-channel MOSFET N2 is turned on and the film potential Vmem becomes 0V (ground) again. Through this process, the action potential (Vout) is output in the form of a pulse.
따라서, 막 전위(Vmem)가 일정 크기(역치) 이상 되어 제 1 인버터(Inv. 1)의 제 3 n채널 MOSFET(N3)이 턴온 될 때 발화되는 셈이다.Therefore, when the film potential Vmem becomes more than a predetermined size (threshold) and is fired when the third n-channel MOSFET N3 of the first inverter Inv. 1 is turned on.
한편, 제 1 인버터(Inv. 1)의 출력전압이 제 2 p채널 MOSFET(P2)의 게이트로 입력되어 변조 적응부(200)의 제어신호로 사용되므로, 제 1 인버터(Inv. 1)의 출력전압 0V(접지)로 되는 순간 제 2 p채널 MOSFET(P4)이 턴온 되면서 공급전압(VDD)이 제 1 커패시터(C1)와 제 1 저항(R1)에 걸리게 된다. 따라서, 제 1 p채널 MOSFET(P1)의 백게이트(GB)에는 양의 전압이 인가되어 제 1 p채널 MOSFET(P1)에 의한 입력전류(Iin)를 감소시켜, 결국 다음 뉴런 동작에 따른 전력소모를 줄일 수 있게 된다. On the other hand, since the output voltage of the first inverter (Inv. 1) is input to the gate of the second p-channel MOSFET (P2) and used as a control signal of the
제 1 인버터(Inv. 1)의 제 3 n채널 MOSFET(N3)이 턴온 될 때마다, 즉 발화될 때마다 변조 적응부(200)의 제 2 p채널 MOSFET(P2)이 턴온 되면서 양의 전압이 제 1 p채널 MOSFET(P1)의 백게이트(GB)에 인가되어, 입력전류(Iin) 변화가 매 발화에 맞추어 적응(adaptation)하여 일어나게 된다.Whenever the third n-channel MOSFET N3 of the first inverter Inv. 1 is turned on, that is, whenever it is ignited, the second p-channel MOSFET P2 of the
상기와 같이, 매 발화시 제 1 p채널 MOSFET(P1)의 백게이트(GB)에 적응전압(Vadap)으로 양의 전압이 인가되고, 다음 발화시까지 입력전류(Iin)를 감소시켜 누설 통합부(300)에 주입하게 되면, 제 2 커패시터(C2)가 충전되어 양단 전압이 일정 크기(역치)의 막 전위(Vmem)까지 증가하는데 시간 지연이 생기게 된다.As described above, a positive voltage is applied to the back gate G B of the first p-channel MOSFET P1 as an adaptive voltage Vadap at every firing, and the leakage current is reduced by reducing the input current Iin until the next firing. When injected into the
도 6은 도 3의 회로에서 입력전압 Vin으로 1.5V를 일정하게 인가한 경우의 뉴런의 반응을 시뮬레이션한 Vout 결과도이다. 도 6에 의하면, 막 전위(Vmem)는 제 2 커패시터(C2)와 제 2 저항(R2)에 의하여 매 발화시마다 서서히 증가 되는데, 다음의 일정 크기(역치)까지 증가하는데 시간 지연이 생기게 됨을 알 수 있다.FIG. 6 is a Vout result diagram simulating the response of a neuron when 1.5V is constantly applied to the input voltage Vin in the circuit of FIG. 3. According to FIG. 6, the film potential Vmem is gradually increased with each second ignition by the second capacitor C2 and the second resistor R2, and it can be seen that a time delay occurs to increase to the next predetermined magnitude (threshold). have.
도 7은 도 3의 회로에서 C1 양단 전압을 제 1 p채널 MOSFET(P1)의 백게이트(GB)에 인가되는 적응전압(Vadap)으로 도시한 시뮬레이션 결과도로, 매 발화시(Spike 발생시)에 증가하였다가 제 1 저항(R1)에 의하여 시간에 따라 감소함으로 보여준다.FIG. 7 is a simulation result showing the voltage across C1 as the adaptive voltage Vadap applied to the back gate G B of the first p-channel MOSFET P1 in the circuit of FIG. 3. It increases and decreases with time by the first resistor R1.
10: 바디 영역 22: 소스
24: 드레인 30: 게이트 절연막
40: 게이트 50: 매몰산화막
60: 백게이트 100: 전압 입력부
200: 변조 적응부 300: 누설 통합부
400: 활동전위 생성 및 제어부10: body region 22: source
24: drain 30: gate insulating film
40: gate 50: investment oxide film
60: back gate 100: voltage input unit
200: modulation adaptation unit 300: leakage integration unit
400: action potential generation and control
Claims (7)
상기 전압 입력부의 출력전압을 입력전류 Iin로 변조하며 발화에 적응하는 변조 적응부(modulating adaptation part);
상기 변조 적응부로 변조와 적응된 상기 입력전류 Iin을 입력받아 막 전위로 통합되는 누설 통합부(leaky integration part); 및
상기 막 전위가 일정 크기 이상이 될 때 발화되어 활동전위 Vout로 출력되고 상기 변조 적응부를 제어하여 다음 발화를 준비하는 활동전위(action potential) 생성 및 제어부를 포함하여 구성된 것을 특징으로 하는 뉴런 회로.
A voltage input unit to which an input voltage Vin is applied;
A modulating adaptation part which modulates an output voltage of the voltage input part with an input current Iin and adapts to ignition;
A leakage integration part configured to receive the input current Iin, which is modulated and adapted to the modulation adaptation unit, and be integrated into a membrane potential; And
And an action potential generation and control unit configured to ignite when the membrane potential becomes greater than or equal to a predetermined magnitude and output to an action potential Vout, and to control the modulation adaptation unit to prepare for the next ignition.
상기 변조 적응부는 상기 전압 입력부의 출력전압을 게이트로 입력받아 드레인으로 상기 입력전류 Iin로 변조하여 상기 누설 통합부에 인가하는 제 1 p채널 MOSFET; 상기 활동전위 생성 및 제어부의 제어신호를 게이트로 입력받는 제 2 p채널 MOSFET; 및 상기 제 2 p채널 MOSFET의 드레인과 접지 사이에 병렬로 연결된 제 1 커패시터와 제 1 저항을 포함하여 구성되고,
상기 제 2 p채널 MOSFET의 드레인은 상기 제 1 p채널 MOSFET의 백게이트와 전기적으로 연결된 것을 특징으로 하는 뉴런 회로.
The method of claim 1,
The modulation adaptor may include: a first p-channel MOSFET that receives an output voltage of the voltage input unit as a gate and modulates the drain to the input current Iin to be applied to the leakage integrator; A second p-channel MOSFET that receives the action potential generation and a control signal of a control unit as a gate; And a first capacitor and a first resistor connected in parallel between the drain and the ground of the second p-channel MOSFET,
And a drain of the second p-channel MOSFET is electrically connected to a back gate of the first p-channel MOSFET.
상기 누설 통합부는 상기 제 1 p채널 MOSFET의 드레인과 접지 사이에 병렬로 연결된 제 2 커패시터와 제 2 저항을 포함하여 구성되고, 상기 막 전위는 상기 제 2 커패시터의 양단에 걸린 전압인 것을 특징으로 하는 뉴런 회로.
The method of claim 2,
Wherein the leakage integration part comprises a second capacitor and a second resistor connected in parallel between the drain and ground of the first p-channel MOSFET, and wherein the film potential is a voltage across the second capacitor. Neuron circuit.
상기 전압 입력부는 상기 제 1 p채널 MOSFET의 게이트와 전기적으로 연결된 게이트를 갖는 제 3 p채널 MOSFET과 상기 제 3 p채널 MOSFET의 드레인과 접지 사이에 연결되어 게이트에 상기 입력전압 Vin이 인가되는 제 1 n채널 MOSFET을 포함하여 구성된 것을 특징으로 하는 뉴런 회로.
The method of claim 2,
The voltage input part is connected between a third p-channel MOSFET having a gate electrically connected to a gate of the first p-channel MOSFET and a drain and ground of the third p-channel MOSFET to apply the input voltage Vin to a gate. A neuron circuit comprising an n-channel MOSFET.
상기 제 1 p채널 MOSFET는 SOI 기판에 형성된 SOI MOSFET이고,
상기 제 1 p채널 MOSFET의 백게이트는 상기 SOI 기판의 매몰산화막 밑에 있는 하부 단결정 실리콘층에 형성된 것을 특징으로 하는 뉴런 회로.
The method of claim 2,
The first p-channel MOSFET is an SOI MOSFET formed on an SOI substrate,
And a back gate of the first p-channel MOSFET is formed in the lower single crystal silicon layer under the buried oxide film of the SOI substrate.
상기 SOI MOSFET의 바디 두께는 게이트 길이보다 작고,
상기 매몰산화막의 두께는 상기 SOI MOSFET의 게이트 절연막 두께보다 1~10배인 것을 특징으로 하는 뉴런 회로.
The method of claim 5, wherein
The body thickness of the SOI MOSFET is less than the gate length,
The thickness of the buried oxide film is a neuron circuit, characterized in that 1 to 10 times the thickness of the gate insulating film of the SOI MOSFET.
상기 활동전위 생성 및 제어부는 상기 막 전위를 입력전압으로 하는 제 1 인버터; 상기 제 1 인버터의 출력전압을 입력전압으로 하는 제 2 인버터; 상기 제 1 인버터의 출력전압이 게이트로 입력되는 제 4 p채널 MOSFET; 및 상기 제 4 p채널 MOSFET의 드레인과 접지 사이에 연결되어 게이트에 상기 제 2 인버터의 출력전압이 인가되는 제 2 n채널 MOSFET을 포함하여 구성되고,
상기 제 1 인버터의 출력전압은 상기 변조 적응부를 제어하는 제어신호이고,
상기 제 2 인버터의 출력전압이 상기 활동전위로 출력되는 것을 특징으로 하는 뉴런 회로.The method according to any one of claims 1 to 6,
The active potential generation and control unit may include a first inverter configured to use the membrane potential as an input voltage; A second inverter that uses the output voltage of the first inverter as an input voltage; A fourth p-channel MOSFET in which the output voltage of the first inverter is input to the gate; And a second n-channel MOSFET connected between the drain and the ground of the fourth p-channel MOSFET to which an output voltage of the second inverter is applied to a gate.
The output voltage of the first inverter is a control signal for controlling the modulation adaptor,
And the output voltage of the second inverter is output at the active potential.
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