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KR102068842B1 - 반도체 전력소자 - Google Patents

반도체 전력소자 Download PDF

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KR102068842B1
KR102068842B1 KR1020130041869A KR20130041869A KR102068842B1 KR 102068842 B1 KR102068842 B1 KR 102068842B1 KR 1020130041869 A KR1020130041869 A KR 1020130041869A KR 20130041869 A KR20130041869 A KR 20130041869A KR 102068842 B1 KR102068842 B1 KR 102068842B1
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layer
power device
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문진우
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매그나칩 반도체 유한회사
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Abstract

본 발명은 반도체 전력소자에 관한 것이다. 이를 위해 본 발명은 반도체 기판과, 상기 반도체 기판에 도핑된 도펀트와 다른 도펀트 타입으로 도핑된 웰(well) 영역과, 상기 웰(well) 영역의 일부에 형성되는 드레인 영역과, 게이트 와 상기 드레인 영역 사이를 절연하는 절연막과, 상기 웰(well)에 형성되며 상기 반도체 기판과 동일한 도펀트 타입으로 도핑되는 배리드 층 및 다른 도펀트 타입으로 도핑되는 도핑층을 포함하면서, 상기 배리드 층 및 도피층이 상기 드레인 영역과 서로 접촉되게 구성된다. 이와 같은 본 발명에 따르면 웰 영역에서 도펀트(dopant)로 인한 저항 성분을 낮출 수 있어 기존의 전력소자보다 항복 전압을 향상시키고 빠른 스위칭 특성을 확보할 수 있는 이점이 있다. 아울러 본 발명에 따른 구조는 에피택셜 층이 구성된 전력소자, 그리고 로코스 산화막, 절연막, 트랜치 구조 등이 적용된 전력소자에도 적용할 수 있어 그 활용 범위가 넓다.

Description

반도체 전력소자{SEMICONDUCTOR POWER DEVICE}
본 발명은 전력소자에 관한 것으로, 더욱 상세하게는 고전압 디바이스 중 하나인 LDMOS(Lateral DMOS)의 드레인 영역을 확장시키도록 그 구조를 변경함으로써 높은 항복전압과 스위칭 응답이 개선되도록 제조된 반도체 전력소자에 관한 것이다.
고전압 전력 소자로 고속 스위칭이 가능하고 구동 회로의 손실이 적은 MOS 소자가 많이 이용되고 있다. DMOS 형 전력 소자로는 LDMOS(Lateral Double-diffused Metal Oxide Semiconductor) 또는 EDMOS(Extended Drain Metal Oxide Semiconductor)와 VDMOS(Vertical Double-diffused Metal Oxide Semiconductor)가 있다.
전력 IC를 제작할 때 벌크(bulk) 실리콘 기판을 사용하는 것보다 실리콘-온-인슐레이터(Silicon- On-Insulator, SOI) 기판을 사용하면 공정이 간단해 지는 장점이 있다. 그리고 VDMOS 트랜지스터의 경우 구동전력이 큰 장점이 있으나 LDMOS 트랜지스터보다 IC를 제작하는데 많은 어려움이 있어, 근래에는 고전압 전력 IC를 제작하는데 주로 SOI 기판을 사용한 LDMOS 소자가 사용되고 있다.
LDMOS는 제어, 논리 및 전력용 스위치로서 폭넓게 사용된다. 이러한 LDMOS는 고전압이 인가되더라도 견딜 수 있도록 높은 항복 전압(BV : Breakdown voltage)을 가지면서, 높은 스위칭 특성을 유지할 수 있도록 낮은 온 저항(specific on resistance, Rsp)을 가져야 한다.
하지만, 현재의 LDMOS는 전술한 높은 항복 전압 및 낮은 온 저항을 제공할 수 없는 구조이고, 이는 스위칭 특성을 개선하는데 한계가 있었다.
이에 본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, 종래의 전력소자에 비해 높은 항복전압 및 빠른 스위칭 특성이 이루어질 수 있도록 전력 소자의 구조를 개선하여 제조되는 반도체 전력소자를 제공하기 위한 것이다.
상기한 목적을 달성하기 위한 본 발명의 특징에 따르면, 반도체 기판; 상기 반도체 기판에 형성된 웰(well); 상기 웰(well)과 중첩되는 게이트; 상기 웰(well)에 형성된 배리드 층; 및 상기 배리드 층의 일단과 접촉하는 드레인 영역을 포함하는 반도체 전력소자를 제공한다.
상기 드레인 영역의 깊이는 상기 배리드 층의 깊이보다 같거나 깊게 형성된다.
상기 게이트 일측에 소오스 영역을 더 포함한다.
상기 드레인 영역의 도핑 농도는 상기 소오스 영역과 다른 도핑 농도를 갖는다.
상기 드레인 영역의 깊이가 상기 소오스 영역보다 더 깊게 형성된다.
상기 드레인 영역의 도핑 농도는 제1 및 제2 구간으로 이루어져 있다. 상기 제1 구간은 상기 반도체 기판의 표면에서 0.5 ~ 1 미크론(microns) 깊이까지 1018-21/㎤ 피크 농도를 갖으며, 상기 제2 구간은 상기 반도체 기판의 표면에서 1 ~ 8 미크론(microns) 깊이를 갖고 1014-18/㎤의 농도를 갖는다.
상기 게이트와 상기 드레인 영역 사이에 형성된 절연막을 더 포함한다.
본 실시 예는 상기 배리드 층 상에 도핑층이 더 형성된다.
상기 도핑층은 상기 웰(well) 영역보다 고농도 도핑 영역이다.
상기 도핑층은 상기 제1 구간의 도핑 농도보다 낮다.
상기 도핑층은 일단이 상기 드레인 영역과 접촉된다.
상기 배리드 층과 상기 도핑층은 적어도 각각 하나 이상이고, 상기 배리드 층과 상기 도핑층이 교대로 형성된다.
그리고 복수 개의 상기 배리드 층 및 상기 도핑층 중 일부만 상기 드레인 영역과 접촉된다.
상기 절연막은 로코스 산화막, 판형의 절연막 및 STI 중 하나이다.
한편 본 실시 예는 상기 반도체 기판에 형성된 에피택셜 층; 및 인접 소자와 전기적 절연을 위하여 상기 에피택셜 층 내에 형성된 바디 영역과 접촉되는 아이솔레이션을 더 포함한다.
본 발명의 다른 특징에 따르면, 반도체 기판; 상기 반도체 기판에 형성된 웰(well); 상기 웰(well) 상에 형성된 드레인 영역; 상기 드레인 영역보다 낮은 농도로 도핑된 드래프트 영역; 및 상기 웰(well) 내에 형성되며 상기 드래프트 영역과 일단이 접촉되는 배리드 층을 포함하는 반도체 전력소자를 제공한다.
상기 배리드 층 상에 도핑층이 더 형성된다.
상기 도핑층의 농도는 상기 웰(well) 영역보다 높다.
이와 같은 본 발명의 반도체 전력소자 구조에 따르면 다음과 같은 효과가 있다.
즉 본 발명은 반도체 기판의 웰 영역에 반도체 기판과 동일한 도펀트 타입으로 도핑되는 배리드 층 및 드레인 영역 중 하나를 확장시켜서 배리드 층과 드레인 영역이 서로 접촉되게 하고 있다. 즉 배리드 층을 드레인 영역 방향으로 연장시켜 형성하거나 드레인 영역을 웰 영역에서 확장시키고 있다.
또한, 본 발명은 배리드 층과 반도체 기판 사이에 웰 영역을 형성하는 도펀트와 동일한 도펀트 타입으로 고농도 도핑되는 도핑층을 더 형성하고 있다. 이때에도 배리드 층 및 도핑층을 드레인 영역과 접촉되게 하고 있다.
따라서 본 발명은 웰 영역에서 도펀트(dopant)로 인한 저항 성분을 낮춰 항복 전압을 향상시키고 빠른 스위칭 특성을 확보할 수 있는 효과가 기대된다.
그리고 본 발명은 웰 영역이 구성되는 전력소자 이외에도 에피택셜 층이 형성된 전력소자뿐만 아니라 로코스 산화막, 판형의 절연막 및 STI 구조가 적용되는 전력 소자에도 적용할 수 있어 그 응용범위가 넓다. 이에 전력소자의 가격 경쟁력을 기대할 수 있다.
도 1은 본 발명의 제 1 실시 예에 따른 전력소자의 단면도
도 2는 도 1의 LDMOS의 도핑농도 시뮬레이션 도면
도 3은 본 발명의 제 2 실시 예에 따른 전력소자의 단면도
도 4는 도 3의 도핑농도 시뮬레이션 도면
도 5는 본 발명의 제 1 및 제 2 실시 예가 제시한 전력소자의 전류 흐름 상태를 비교한 그래프
도 6은 본 발명의 제 3 실시 예에 따른 전력소자의 단면도
도 7은 도 6의 도핑농도 시뮬레이션 도면
도 8a 도 6의 NTOP의 유무에 따른 도핑농도 그래프
도 8b는 도 6의 NTOP의 유무에 따른 항복전압 상태를 보인 그래프
도 8c는 도 6의 전력소자가 항복전압을 발생할 때 등전위선(eletrical contour)의 도핑농도 시뮬레이션 결과를 도시한 그래프
도 8d는 도 6의 NTOP의 유무에 따른 전류 흐름 상태를 보인 그래프
도 9는 본 발명의 제 4 실시 예에 따른 전력소자의 단면도
도 10 및 도 11은 본 발명의 제 5 실시 예에 따른 전력소자의 단면도
도 12는 본 발명의 제 6 실시 예에 따른 전력소자의 단면도
도 13은 본 발명의 제 7 실시 예에 따른 전력소자의 단면도
도 14는 본 발명의 제 8 실시 예에 따른 전력소자의 단면도
도 15는 본 발명의 제 9 실시 예에 따른 전력소자의 단면도
도 16은 본 발명의 실시 예에 따라 전력소자의 소오스와 드레인 간의 도핑 농도를 보인 그래프
본 실시 예는 반도체 전력소자에 형성된 드레인 단의 N+ 영역을 확장하여 도펀트(dopant)로 인한 저항 성분을 낮춰 항복 전압을 향상시키고 빠른 스위칭 특성을 확보할 수 있도록 함을 그 기본적인 특징으로 한다.
이와 같이 높은 항복 전압 및 낮은 온 저항을 가지도록 기판 표면의 전계를 감소시킨 RESURF(reduced surface field) 구조가 개발되고 있으며, 본 실시 예에서는 상기의 기술적 특징을 제공할 수 있는 반도체 전력소자의 다양한 실시 예들을 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 제 1 실시 예에 따라 RESURF 구조가 적용된 LDMOS의 단면도이고, 도 2는 도 1의 LDMOS의 도핑농도 시뮬레이션 도면이다.
도 1에 도시된 바와 같이, P형 기판(10)의 소정 영역에 N웰 영역(12)이 형성된다. N웰 영역(12)에는 절연막이 형성되고, 절연막 위에 N웰 영역(12)과 중첩되는 게이트(14)가 형성된다. 절연막은 박막 형태의 게이트 산화막(16)과 로코스(LOCOS) 산화막(18)을 포함한다.
게이트(14)의 일 측에는 P형 바디 영역(20)이 형성되고, P형 바디 영역(20)에는 N+ 소오스 콘택 영역(22)이 포함된다.
또한 로코스 산화막(18)에 의해 게이트(14)와 절연되는 드레인단의 N+ 영역(24)이 N 웰(12)에 형성되고 있다.
또한 게이트(14)에는 게이트 전극(G)이 연결되고, 소오스 콘택 영역(14)에는 소오스 전극(S)이 연결되고, N+ 영역(24)에는 드레인 전극(D)이 연결된다. 도면에서 B는 'Body 전극'을 말한다.
이러한 구조를 가지는 LDMOS 소자에 높은 항복전압을 제공하기 위해서는 N웰 영역(12)보다 높은 에너지에 의하여 형성되는 P형 배리드 층(이하, P- buried layer라 함)(30)이 상기 N웰 영역(12)에 존재해야 한다. P-buried layer(30)은 도면에서와 같이 로코스 산화막(18)과 이격된 상태로 P형 기판(10)의 가로 방향으로 형성되며, 그 길이는 로코스 산화막(18)의 길이보다 길거나 짧게 형성하거나 동일하게 형성할 수 있다.
이렇게 하면, 로코스 산화막(18)과 P-buried layer(30) 사이에 소오스(S)와 드레인(D) 간의 전류 흐름을 위한 경로가 형성되고, 일정 이상의 항복 전압을 가질 수 있게 된다.
이때 P-buried layer(30)와 N+ 영역(24)은 서로 떨어진 상태이다. 이는 도 2의 도핑농도 시뮬레이션 도면을 통해서도 쉽게 확인할 수 있다. 도 2를 보면 N+ 영역(24)이 P형 기판(10)의 표면 주위에만 형성되어 있음을 알 수 있다.
하지만, 제 1 실시 예의 LDMOS 소자 구조는 P-buried layer(30)와 N+ 영역(24)이 서로 떨어진 상태이기 때문에 소오스(S)와 드레인(D) 사이에 흐르는 전류는 낮은 도즈(dose)의 N웰 영역(12)으로 인하여 높은 저항 영역을 지나가게 된다.
따라서 상술한 바와 같이 소오스(S)와 드레인(D) 간의 전류 흐름 경로를 형성하여 항복 전압을 향상시키고 있지만, 소오스(S)와 드레인(D) 사이에서 전류 흐름이 원활하게 이루어지지 못할 수 있다.
본 발명에서는 전류 흐름을 개선하고자 또 다른 실시 예 구조들을 더 제안하고 있다.
여기서 이하 설명하는 다른 실시 예들은 그 전력소자의 구조가 제 1 실시 예에 도시된 전력소자와 동일한 구조에 대해서는 상세한 설명은 생략하기로 한다.
도 3은 본 발명의 제 2 실시 예에 따른 전력소자의 단면도이고, 도 4는 도 3의 도핑농도 시뮬레이션 도면이다. 그리고, 도 5는 본 발명의 제 1 실시 예 및 제 2 실시 예에 따른 전력소자의 전류 흐름 상태를 비교한 그래프이다.
먼저, 도 3의 제 2 실시 예는 N+ 영역을 확장한 예이다.
이에 도시된 바와 같이 P형 기판(100)의 소정 영역에 N웰 영역(102)이 형성된다.
N웰 영역(102)에는 절연막에 의해 절연되는 게이트(108)가 형성된다. 게이트(108)의 일부분은 N웰 영역(102)과 중첩되는 영역이 있다. 절연막은 박막 형태의 게이트 산화막(107)과 로코스 산화막(106)을 포함한다.
게이트(108)의 일 측에는 P형 바디 영역(112)이 형성되고, P형 바디 영역(112)에는 소오스 콘택 영역(114)이 형성되어 있다.
한편 N웰 영역(102)에는 P- buried layer(104)가 형성된다. P- buried layer(104)은 로코스 산화막(106)과 소정 간격만큼 이격된 상태로 P형 기판(100)의 가로 방향으로 형성되고 있다.
또한 N 웰 영역(102)에는 로코스 산화막(106)에 의해 게이트(108)와 절연되며 드레인 단을 형성하기 위한 고농도 N+ 영역(110)이 형성된다. 이때, N+ 영역(110)은 이온 주입공정을 통해 종래보다 그 영역이 깊고 넓게 확장되고 있다. 즉 상기 N+ 영역(110)의 일부가 상기 P- buried layer(104)의 일단부와 접촉되도록 하기 위하여 N 웰 영역(102)의 저면을 향해 확장됨과 동시에 P- buried layer(104) 방향으로도 확장되고 있다. 이때 N+ 영역(110)은 복수의 이온 주입 공정으로 형성되기 때문에, N+ 영역(110)의 윗부분이 아랫부분보다 상대적으로 도핑농도가 높다.
또한 N+ 영역(110)의 깊이가 깊을 경우, 깊은 트랜치(Deep trench) 형태로 형성한 후 전도성 폴리실리콘 막을 증착하여 형성할 수 있다. 또는 깊은 에너지 영역을 가지는 이온 주입을 반복해서 이온 주입함으로써 형성될 수 있다.
상술한 N+ 영역(110)과 P- buried layer(104)의 접촉 상태는 도 4의 도핑농도 시뮬레이션 도면을 통해 확인이 가능하다. 즉 도 2와 비교하면 N+ 영역(110)이 이온주입법으로 N 웰 영역(102)에서 확장되어 P- buried layer(104)에 접촉되어 있음을 알 수 있다. 이때 N+ 영역(110)의 도핑 깊이는 P- buried layer(104)의 저면부까지 도핑된다. 물론 더 깊은 영역까지 도핑도 가능하다.
이와 같이 N+ 영역(110)과 P- buried layer(104)가 서로 접촉하게 되면, N+ 영역(110)과 인접한 영역에서는 높은 도즈(dose)의 N+ 영역의 영향으로 소오스(S)와 드레인(D) 사이에 위치한 전류 경로의 저항(specific on resistance(Rsp))은 130 ~ 160 mohm-cm＾2로 감소하게 된다. 즉, 상기 N 웰 영역(102)은 낮은 도즈(dose)로 형성되는데, 상기와 같이 N+ 영역(110)의 확장이 이루어지면 P형 기판(100)의 표면과 상기 P- buried layer(104) 사이에 존재하는 N형 도펀트의 증가로 저항이 낮아지게 되는 것이다.
제 1 실시 예와 비교하여 제 2 실시 예에 따른 전류 흐름이 개선된 상태는 도 5를 통해 알 수 있다.
즉, 도 5에서 'A'는 N+ 영역이 미 확장된 상태의 전류 흐름 상태이고, 'B'는 도 3과 같이 N+ 영역이 확장된 상태에서의 전류 흐름 상태이다. 이를 보면, N+ 영역이 확장된 상태가 그렇지 못한 경우보다 전류 흐름이 개선되었음을 알 수 있다.
도 6은 본 발명의 제 3 실시 예에 따른 전력소자의 단면도이고, 도 7은 도 6의 도핑농도 시뮬레이션 도면이다.
도 6을 참조하면, 제 3 실시 예에 따른 전력소자는 도 3에서 설명한 전력소자와 구조는 동일하고, 다만 로코스 산화막(106)과 P- buried layer(104) 사이에 n형 도펀트로 형성된 도핑층(120)이 더 형성되는 것에 차이가 있다. 이러한 도핑층(120)은 N 웰 영역(102)보다 고농도 도핑영역이 된다. 그리고 이하에서 도핑층(120)은 NTOP으로 칭하여 설명하고, NTOP(120) 역시 확장되는 N+ 영역(110)과 접촉되는 구조를 갖는다.
여기서, N+ 영역(110)은 P- buried layer(104)보다 더 깊은 영역까지 도핑이 이루어진다. 물론, P- buried layer(104)가 형성된 깊이와 동일하거나 유사한 깊이만큼 도핑이 이루어져도 될 것이다. NTOP(120)의 도핑 농도는 1016 ~ 1017/㎤ 이며 그 깊이는 P- buried layer(104) 까지 인데, 0.5 ~ 2㎛ 정도이다. N+ 영역(110)은 2개의 농도 구간이 존재하는데, 제1 구간에서는 농도가 1018-21/㎤ 이므로 NTOP(120)의 도핑 농도는 제1 구간의 N+ 영역(110)의 농도보다 작다.
그리고 P- buried layer(104)와 NTOP(120)는 그 길이가 반드시 같게 형성하지 않아도 된다. 다만 그 길이가 같은 경우에는 포토(photo) 공정을 추가로 수행하지 않고 반도체 전력소자를 제조할 수 있다.
P- buried layer(104) 및 NTOP(120)과 확장된 N+ 영역(110)과의 접촉 상태는 도 7의 도핑 농도 시뮬레이션 도면을 통해 확인이 가능하다.
NTOP(120)은 항복 전압을 더 개선하기 위한 것이다. NTOP(120)은 N형 도핑물질이 주입되면서 상기 P- buried layer(104)와 대략 유사한 사이즈로 형성되며, 전류 경로를 확보하기 위하여 P- buried layer(104) 및 로코스 산화막(106) 사이에 형성된다. 상기 NTOP(120)으로 인하여 로코스 산화막(106)과 P- buried layer(104)사이, 그리고 P- buried layer(104) 하부에 전류 경로가 확보된다.
이러한 NTOP(120)은 전력소자의 제조공정에서 P- buried layer(104)을 형성하는 이온 주입 공정 수행시에 동일한 공정하에서 형성할 수 있다. 또한 열에 의한 도펀트의 이동을 최소화하기 위하여 소자들을 격리시키기 위한 로코스(LOCOS) 공정 이후에 형성하는 것이 바람직하다. 즉 로코스 공정 이전에 NTOP(120) 및 P - buried layer(104)을 형성할 경우 후속 공정에서 이루어지는 열 확산에 따라 P - buried layer(104)가 확산되어 전류 경로를 확보할 수 없는 문제가 발생하기 때문이다.
이와 같이 P- buried layer(104)와 NTOP(120)이 확장된 N+ 영역(110)과 접촉되면 항복전압과 전류 흐름이 개선된다. 이는 NTOP의 유무에 따라 도핑 농도, 항복전압, 전류 흐름을 비교한 도 8a 내지 도 8d를 보면 쉽게 확인이 가능하다.
즉, 도 8a의 도면에서 왼쪽 농도 피크는 P- buried layer(104) 상측의 도핑농도이고, 오른쪽 농도 피크는 P- buried layer(104) 하측의 N형의 도핑농도이다. 하측의 N형의 도핑 농도는 N 웰의 도핑 농도를 나타낸다고 볼 수 있다. 도면에서 보듯이 상측의 도핑 농도는 1016-17/㎤이고, 하측의 도핑농도(N웰 농도)는 1016/㎤ 이하의 농도를 보이고 있다. 또한 왼쪽 농도 피크의 도핑 농도를 보면, NTOP(120)이 형성된 경우(B)가 NTOP이 미 형성된 경우(A)에 비해 도핑 농도가 높음을 알 수 있다. P- buried layer(104) 하측의 도핑농도는 NTOP(120) 보다 농도가 낮다. 그 이유는 NTOP(120) 영역에 추가 도핑을 했기 때문이다.
도 8b는 NTOP의 유무에 따라 같은 드레인 전류에서 항복전압(X축)이 향상됨을 확인할 수 있다. 즉, NTOP가 형성된 경우의 항복전압이 NTOP가 형성이 안된 경우의 항복전압보다 대략 20 ~ 40V 정도 향상되었다.
도 8c는 제 3 실시 예에 따른 전력소자가 항복전압을 발생할 때 등전위선(eletrical contour)의 도핑 농도 시뮬레이션 결과를 도시한 그래프이다. 도시된 그래프를 통해 균일하게 등전위선이 분포되고 있어 최적의 항복전압을 내고 있음을 알 수 있다.
도 8d는 NTOP의 유무에 따른 전류 흐름 상태를 보인 것으로, 도면에서 왼쪽 농도 피크는 P- buried layer(104) 상측의 전류량이고, 오른쪽 농도 피크는 P- buried layer(104) 하측의 전류량이다. 이를 보면 왼쪽 농도 피크 영역에서 NTOP이 형성된 경우(B)가 NTOP이 미 형성된 경우(A)에 비해 전류가 더 많이 흐르고 있음을 알 수 있다.
도 9는 본 발명의 제 4 실시 예에 따른 전력소자의 단면도이다.
도 9를 보면, 드레인 단의 N+ 영역(110)은 N 웰 영역(102)의 하부 방향을 향해 수직으로 연장 형상된다.
그리고 N 웰 영역(102)에 형성된 P- buried layer(104) 및 NTOP(120)이 N+ 영역 (110) 방향으로 연장되게 하여 N+ 영역(110)에 접촉되게 한다. 이때 N+ 영역(120)은 P- buried layer(104) 및 NTOP(120)의 일단과 접촉된 상태이기만 하면 되기 때문에, N+ 영역(120)의 도핑 깊이는 P- buried layer(104)보다 더 깊게 형성하거나 동일하게 형성하면 된다. 이는 P- buried layer(104)의 하부에 형성되는 전류 경로의 저항(specific on resistance, Rsp)을 감소시키기 위함이다.
도 10 및 도 11은 본 발명의 제 5 실시 예에 따른 전력소자의 단면도이다. 제 5 실시 예는 P- buried layer(104) 및 NTOP(120)을 복수 개로 형성하여 전류 경로를 다수 형성하는 구조이다.
먼저 도 10을 보면, N 웰 영역(102)에 P- buried layer(104)을 복수 층으로 위치하면서 그 사이에 NTOP(120)을 형성하고 있고, N+ 영역(110)으로 길이가 연장되고 있다. 또한 N+ 영역(110)은 N 웰 영역(102)으로 연장 형성된다. 이때 N+ 영역(110)은 P- buried layer(104) 및 NTOP(120)의 일부 단부만이 접촉되는 길이를 갖는다.
반면, 도 11에서는 N+ 영역(110)이 N 웰 영역(102)에 형성된 모든 P- buried layer(104) 및 NTOP(120)과 접촉될 수 있는 충분한 길이만큼 연장되어 형성되고 있다. 그리고 N+ 영역(110)의 깊이가 깊기 때문에 깊은 트랜치(deep trench) 형태로 형성한 후 전도성 폴리실리콘 막을 증착하여 형성할 수 있다. 또는 깊은 에너지 영역을 가지는 이온 주입으로 형성될 수 있다.
이와 같은 구조에 따르면 P- buried layer(104)의 상하부 측에 형성되는 전류 경로의 저항을 감소하면서 다수의 전류 경로를 확보할 수 있어, 그만큼 빠른 스위칭 응답이 기대된다.
도 12는 본 발명의 제 6 실시 예에 따른 전력소자의 단면도이다.
상술한 실시 예들이 N+ 영역(110)을 확장 형성하고 있지만, 제 6 실시 예는 N+ 영역(110)이 확장되지 않은 조건을 갖는다. 대신 N+ 영역(110) 하부에 이온 도핑된 저농도 N형 드리프트 영역(116)이 형성된 구조를 제공하고 있다.
물론 N 웰 영역(102)에는 P- buried layer(104)가 형성되고, 그 P- buried layer(104)의 일단이 N형 드리프트 영역(116)과 접촉된다.
이와 같은 구조에서도 로코스 산화막(18)과 P-buried layer(30) 사이에 NTOP(120, 미도시)를 형성하여, N 웰 영역(102)보다 더 낮은 저항을 갖는 전류 흐름을 위한 경로가 형성되고, 일정 이상의 항복 전압을 가질 수 있게 된다.
도 13은 본 발명의 제 7 실시 예에 따른 전력소자의 단면도이다.
제 7 실시 예에 따른 전력소자는, 웰 영역 대신 에피층(EPI)(210)을 활용한 경우이다. 즉, P형 기판(200)상에 N- 에피층(210)을 형성하고 드레인 영역 형성을 위한 N+ 영역(220)을 형성한다. N+ 영역(220)은 에피층(210) 내에서 그 영역이 확장된 영역을 갖는다. 그리고 N-에피층(210)에 P- buried layer(230)와 NTOP(240)을 형성하되, N+ 영역(220)과 접촉되도록 길이를 연장시켜 형성한다. 물론 P- buried layer(230)와 NTOP(240)은 길이를 연장시키지 않고 N+ 영역(220)을 확장시켜 접촉되게 할 수도 있다.
이때, P형 기판(200)상에 형성되는 N- 에피층(210)은 모두 동일한 타입(즉 N형)으로 도핑되는 영역이 된다. 따라서 인접하는 소자와 서로 전기적으로 격리시키기 위한 소자 분리막인 아이솔레이션(Isolation)이 필요하다. 즉, 수평형 전력소자인 경우 다양한 소자가 하나의 기판상에 집적되는데, 이때 인접하는 소자들이 모두 동일한 타입의 에피층으로 되기 때문이다. 아이솔레이션을 하지 않으며 인접 소자의 동작에 영향을 미치게 된다.
이에 따라 제 7 실시 예의 구조에서는 소오스 영역이 형성되는 P형 바디 영역(250)과 P형 기판(200) 사이에 P형 도펀트로 도핑되는 아이솔레이션 영역(260)을 형성해야 한다. P- 아이솔레이션(260)은 N-에피층(210)을 형성한 후 임플란트 공정을 통해 형성이 가능하다. 이렇게 하면 전력소자인 NLDMOS는 P 타입으로 둘러싸이게 되어 인접 소자와의 격리가 가능하게 된다.
한편 상술한 제 1 내지 제 7 실시 예에 따른 전력소자는 게이트와 드레인을 절연하기 위해 로코스 산화막이 구성된 형태이었다. 그러나 본 발명은 로코스 산화막이 없는 전력소자의 구조에도 충분히 적용 가능하다. 이는 도 14 및 도 15를 참조하기로 한다.
도 14는 본 발명의 제 8 실시 예에 따른 전력소자의 단면도이다.
제 8 실시 예에 따른 전력소자는 앞서 설명한 도 6의 구조와 동일하고, 다만 종래 로코스 산화막이 형성된 위치에 판형의 절연막(Insulater)이 구성되는 점에 차이가 있다.
즉 도 14를 보면, P형 기판(300)에 형성된 N웰 영역(310)이 형성된다. 그리고, N웰 영역(310)에는 게이트(320)와 N+ 영역(330)이 형성되는데, 그 게이트 (320)와 N+ 영역(330)은 절연막(340)에 의해 분리되고 있다. 절연막(340)은 P형 기판(300) 상에 위치한다. 물론 상기 N웰 영역(310)에는 P- buried layer(350) 및 NTOP(360)이 형성되며, P- buried layer(350) 및 NTOP(360)은 N+ 영역(330)과 접촉된 상태이다.
이렇게 하면, 로코스 산화막이 형성된 구조에 비해 전류 경로가 더 단축되게 된다. 즉, 상술한 이전 실시 예에서 보는 것과 같이 로코스 산화막은 P형 기판의 표면에서 일정 깊이만큼 확장되어 형성되기 때문에, 그 두께만큼 전류는 우회하여 흐를 수밖에 없다. 반면, 제 8 실시 예와 같이 P형 기판(300)의 표면에 로코스 산화막보다 상대적으로 두께가 얇은 판형의 절연막(340)을 형성하게 되면 상기 절연막(340)의 하부를 따라 직선에 가까운 형태로 전류 경로가 형성될 수 있기 때문이다.
한편, 도면에서는 N+ 영역(330)이 P- buried layer(350) 방향으로 확장된 구성을 나타내고 있으나, 이 역시 P- buried layer(350) 및 NTOP(360)을 N+ 영역(330)으로 확장시켜서 N+ 영역(330)이 접촉되게 할 수 있다.
도 15는 본 발명의 제 9 실시 예에 따른 전력소자의 단면도이다.
제 9 실시 예에 따른 전력소자는 종래의 로코스 산화막 대신 STI(440)를 사용한 경우이다. 그리고 제 8 실시 예와 마찬가지로 N+ 영역(410)과 P- buried layer(420) 및 NTOP(430)을 서로 마주보는 방향으로 확장시켜서 P- buried layer(420) 및 NTOP(430)과 N+ 영역(410)이 서로 접촉시키고 있다.
한편, 본 발명은 드레인 단의 N+ 영역은 복수의 이온 주입 공정을 통해 형성하고 있다. 이온 주입 공정은 형성하고자 하는 영역의 크기에 따라 이온주입 공정의 횟수는 달라진다.
따라서 앞서 설명한 실시 예들의 소오스 영역은 기판의 표면으로부터 매우 얇은 위치까지만 도핑된 상태가 된다. 반면, 드레인 영역의 도핑 상태를 보면, 반복적인 이온주입에 따라 기판 표면으로부터 깊숙한 깊이만큼 도핑이 이루어지게 된다.
이를 본 발명의 실시 예에 따라 전력소자의 소오스와 드레인 간의 도핑 농도를 그래프로 도시한 도 16을 참조하기로 한다.
도 16을 보면, 소오스 영역(Ⅰ)은 P형 기판(10)의 표면에서 0.5 ~ 1 미크론(microns) 이내의 얕은 영역에만 1018-21/㎤ 농도를 갖는 고농도 도핑이 이루어지고 있음을 알 수 있다.
그러나 드레인 영역(Ⅱ)을 보면, 소오스 영역(Ⅰ)과 달리 2개의 구간으로 나눌 수 있다. 제1 구간은 P형 기판(10)의 표면에서 소오스 영역(Ⅰ)과 마찬가지로 0.5 ~ 1 미크론(microns) 깊이까지의 얕은 영역에는 1018-21/㎤ 피크(peak) 농도를 갖는 고농도 도핑 영역이 존재한다. 그리고 제2 구간은 제1 구간보다 농도가 낮은 1014-18/㎤ 의 농도를 갖되, 1~ 8 미크론(microns) 깊이를 갖는 저농도 도핑 영역이 존재한다. 소오스 영역(Ⅰ)과 달린 드레인 영역(Ⅱ)은 이러한 2개의 구간이 존재한다.
한편, NTOP의 도핑농도는 도 8a에 있는 것처럼 1015 ~ 1016/㎤이고 N 웰 영역의 도핑농도는 1016/㎤ 이하이므로 제1 구간의 도핑농도는 NTOP 및 N 웰의 도핑농도보다 높다. 이로 말미암아, 낮은 온 저항(specific on resistance, Rsp)를 가질 수 있는 것이다. 또한 제2 구간에 의해 항복전압이 높아질 수 있는 것이다. 왜냐하면 제1 구간보다 농도는 낮으면서 더 깊게 분포하므로 N+ 드레인 영역의 전기장(electric field)를 완화할 수 있다. 그로 말미암아 항복전압이 증가되는 것이다. 만약 높은 농도를 갖는 제1 구간만 존재한다면 제1 구간과 N 웰 영역 사이에 매우 가파른(sharp) 전기장을 나타내어 항복전압이 떨어질 수 있다.
그리고 상기 드레인 영역(Ⅱ)의 도핑 깊이는 N웰 영역에 형성되는 P- buried layer보다 더 깊은 영역까지 도핑될 수 있다. 물론, P- buried layer가 형성된 깊이까지만 도핑이 될 수도 있다.
이처럼 본 발명의 실시 예들은 기존의 전력소자에 비해 더 높은 항복전압이 생성되게 하면서 높은 스위칭 특성을 유지할 수 있도록 드레인 영역과 배리드 층을 서로 접촉되게 하는 구조를 제안하고 있고, 이에 반도체 전력소자는 소오스 영역(Ⅰ)의 도핑 프로파일과 드레인 영역(Ⅱ)의 도핑 프로파일이 상당히 다르게 나타나는 것을 알 수 있다. 즉, LDMOS 제작 공정 중에 N+ 드레인 영역을 여러 차례 마스크를 열어(open) 주어 N+ 드레인 영역의 농도가 증가하고 동시에 그 깊이가 더 확장되는 것이다. 따라서 N+ 드레인 영역과 N+ 소오스 영역의 농도 프로파일이 서로 다르게 나타나는 것이다. 여러 차례 마스크를 열어 주었다는 것은 농도가 그만큼 증가하게 되고, 깊은 에너지를 갖는 이온 주입을 행하게 한다는 것이다.
이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.
즉, 본 발명의 실시 예에서는 P형 기판이 이용되어 제조된 반도체 전력소자를 예로 설명하고 있으나, 반대로 N형 기판이 이용되어 제조된 반도체 전력소자도 적용할 수 있음은 당연하다.
100 : P형 기판 102 : N 웰 영역
104 : P- buried layer 106 : 로코스 산화막
108 : 게이트 110 : N+ 영역
120 : NTOP

Claims (20)

  1. 제2도전형의 반도체 기판;
    상기 제2도전형과 반대인 제1도전형을 가지며 상기 반도체 기판에 형성된 제1 웰(well);
    상기 제1 웰(well)과 중첩되는 게이트;
    상기 게이트의 일 측에 형성되는 소오스 영역;
    상기 제1 웰(well)에 형성되는 상기 제2도전형의 배리드 층;
    상기 소오스 영역과 다른 깊이로 형성되고 상기 배리드층과 접촉하는 드레인 영역;
    상기 게이트의 일측에서 상기 기판내에 형성되는 제2도전형의 바디영역;
    상기 바디영역과 접촉하는 바디 컨택영역;
    상기 바디 컨택영역과 상기 소오스영역 사이에 형성된 제1 아이솔레이션 영역;
    상기 바디영역과 인접하는 제2 아이솔레이션 영역; 및
    상기 제2 아이솔레이션 영역 아래에 제2 도전형을 가지는 제2 웰을 포함하며,
    상기 드레인 영역의 깊이는 상기 소오스 영역보다 더 깊고, 상기 제1 웰 영역에 의하여 상기 반도체 기판과 이격되는 반도체 전력소자.
  2. 제 1 항에 있어서,
    상기 드레인 영역의 깊이는 상기 배리드 층의 깊이보다 같거나 깊은 반도체 전력소자.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 드레인 영역의 도핑 농도는 상기 소오스 영역의 도핑농도와 다른 반도체 전력소자.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 드레인 영역의 도핑 농도는 제1 구간 및 제2 구간으로 이루어져 있는 반도체 전력소자.
  7. 제 6 항에 있어서,
    상기 제1 구간은 상기 반도체 기판의 표면에서 0.5 ~ 1 미크론(microns) 깊이까지 1018-21/㎤ 피크 농도를 갖는 반도체 전력 소자.
  8. 제 6 항에 있어서,
    상기 제2 구간은 상기 반도체 기판의 표면에서 1 ~ 8 미크론(microns) 깊이를 갖고 1014-18/㎤의 농도를 갖는 반도체 전력소자.
  9. 제 1 항에 있어서,
    상기 게이트와 상기 드레인 영역 사이에 형성된 절연막을 더 포함하는 반도체 전력소자.
  10. 제 6 항에 있어서,
    상기 배리드 층 상에 도핑층이 더 형성되는 반도체 전력소자.
  11. 제 10 항에 있어서,
    상기 도핑층은 상기 제1 웰(well) 영역보다 고농도 도핑 영역인 반도체 전력소자.
  12. 제 10 항에 있어서,
    상기 도핑층은 상기 제1 구간의 도핑 농도보다 낮은 반도체 전력소자.
  13. 제 10 항에 있어서,
    상기 도핑층은 일단이 상기 드레인 영역과 접촉되는 반도체 전력소자.
  14. 제 10 항에 있어서,
    상기 배리드 층과 상기 도핑층은 적어도 각각 하나 이상이고,
    상기 배리드 층과 상기 도핑층이 교대로 형성되는 반도체 전력소자.
  15. 제 14 항에 있어서,
    복수 개의 상기 배리드 층 및 상기 도핑층 중 일부만 상기 드레인 영역과 접촉되는 반도체 전력소자.
  16. 제 9 항에 있어서,
    상기 절연막은 로코스 산화막, 판형의 절연막 및 STI 중 어느 하나인 반도체 전력소자.
  17. 제 1 항에 있어서,
    상기 반도체 기판에 형성된 에피택셜 층; 및
    인접 소자와 전기적 절연을 위하여 상기 에피택셜 층 내에 형성된 바디 영역과 접촉되는 아이솔레이션을 더 포함하는 반도체 전력소자.
  18. 제2도전형의 반도체 기판;
    상기 제2도전형과 반대인 제1도전형을 가지며 상기 반도체 기판에 형성된 제1 웰(well);
    상기 제1 웰(well)과 중첩되는 게이트;
    상기 게이트의 일 측에 형성되는 소오스 영역;
    상기 제1 웰(well) 상에 형성된 드레인 영역;
    상기 드레인 영역보다 낮은 농도로 도핑된 드래프트 영역;
    상기 제1 웰(well) 내에 형성되며 상기 드래프트 영역과 일단이 접촉되는 배리드 층;
    상기 게이트의 일측에서 상기 기판내에 형성되는 제2도전형의 바디영역;
    상기 바디영역과 접촉하는 바디 컨택영역;
    상기 바디 컨택영역과 상기 소오스영역 사이에 형성된 제1 아이솔레이션 영역;
    상기 바디영역과 인접하는 제2 아이솔레이션 영역; 및
    상기 제2 아이솔레이션 영역 아래에 제2 도전형을 가지는 제2 웰을 포함하며,
    상기 드래프트 영역의 깊이는 상기 소오스 영역보다 더 깊고, 상기 제1 웰 영역에 의하여 상기 반도체 기판과 이격되는 반도체 전력소자.
  19. 제 18 항에 있어서,
    상기 배리드 층 상에 도핑층이 더 형성되는 반도체 전력소자.
  20. 제 19 항에 있어서,
    상기 도핑층의 농도는 상기 제1 웰(well) 영역보다 높은 반도체 전력소자.

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