KR102065684B1 - 반도체 장치 및 이의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 230000001681 protective effect Effects 0.000 claims abstract description 8
- 238000002161 passivation Methods 0.000 claims description 51
- 238000000034 method Methods 0.000 claims description 31
- 239000000758 substrate Substances 0.000 claims description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 229920005591 polysilicon Polymers 0.000 claims description 13
- 229910044991 metal oxide Inorganic materials 0.000 claims description 7
- 150000004706 metal oxides Chemical class 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 246
- 230000008569 process Effects 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 239000012535 impurity Substances 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 238000002955 isolation Methods 0.000 description 8
- 238000002513 implantation Methods 0.000 description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 3
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000007687 exposure technique Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 101100028951 Homo sapiens PDIA2 gene Proteins 0.000 description 1
- 102100036351 Protein disulfide-isomerase A2 Human genes 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
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Abstract
본 발명은 반도체 장치 및 이의 제조 방법을 제공한다. 본 발명에서는, 콘택홀을 형성할 때 발생되는 콘택 잔여물이 몰드막이 아닌 보호막과 접한다. 상기 보호막은 상기 콘택 잔여물과 상기 몰드막 사이의 반응을 방지한다. 이로써 하부전극들 간의 누설전류를 방지할 수 있다.
Description
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업의 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다. 또한 집적도가 증가함에 따라 소자간의 누설전류를 방지하기 위하여 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 누설전류를 방지할 수 있는 고집적화된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 수율을 증가시킬 수 있는 고집적화된 반도체 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 기판 상에 배치되는 스토리지 노드 콘택; 및 상기 스토리지 노드 콘택 상의 하부전극을 포함하되, 상기 하부전극의 하부 측면은 상기 스토리지 노드 콘택과 동일한 물질의 콘택 잔여물로 덮인다.
상기 스토리지 노드 콘택의 상부면은 오목할 수 있다.
상기 반도체 장치는 상기 하부 전극의 하부를 감싸는 제 1 보호막을 더 포함할 수 있으며, 상기 제 1 보호막의 상부면은 상기 콘택 잔여물의 상단보다 높을 수 있다.
상기 반도체 장치는, 상기 하부 전극과 상기 스토리지 노드 콘택 사이에 개재되는 오믹층을 더 포함할 수 있으며, 상기 제 1 보호막의 상부면은 상기 오믹층의 상단보다 높을 수 있다.
상기 반도체 장치는, 이웃하는 제 1 콘택들 사이에 배치되며 상기 제 1 보호막으로 덮이는 매립 절연막; 및 상기 제 1 보호막과 상기 매립 절연막 사이에 개재되는 식각저지막을 더 포함할 수 있다.
상기 반도체 장치는, 상기 하부 전극의 상부 측벽과 접하는 적어도 한 층의 지지막을 더 포함할 수 있다.
일 예에 있어서, 상기 지지막은 금속산화막으로 이루어질 수 있으며, 이때 상기 반도체 장치는, 상기 지지막의 상부면과 하부면 중 적어도 하나와 접하는 제 2 보호막을 더 포함할 수 있다.
또는 다른 예에 있어서, 상기 지지막과 상기 제 1 보호막은 절연막으로 이루어질 수 있다.
상기 반도체 장치는, 상기 하부 전극의 측벽과 상부면을 덮는 유전막; 및 상기 유전막을 덮는 상부전극을 더 포함할 수 있다.
상기 유전막은 연장되어 상기 콘택 잔여물의 측벽을 덮을 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 기판 상에 스토리지 노드 콘택을 형성하는 단계; 상기 스토리지 노드 콘택을 덮는 제 1 보호막과 몰드막을 차례로 형성하는 단계; 상기 몰드막과 상기 제 1 보호막을 차례로 패터닝하여 상기 스토리지 노드 콘택을 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 채우는 하부전극을 형성하는 단계를 포함하되, 상기 콘택홀을 형성하는 단계에서 상기 스토리지 노드 콘택의 상부가 패이면서 상기 콘택홀의 하부 측벽에 콘택 잔여물이 형성되며, 상기 제 1 보호막의 상부면의 높이는 상기 콘택 잔여물의 상단 보다 높을 수 있다.
일 예에 있어서, 상기 몰드막은 폴리실리콘 또는 단결정 실리콘으로 형성되고, 상기 스토리지 노드 콘택은 금속산화막으로 형성될 수 있다.
상기 제 1 보호막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 실리콘탄화질화막, 실리콘산화탄화질화막 중 적어도 하나의 막으로 형성될 수 있다.
상기 방법은, 상기 몰드막 상에 지지막을 형성하는 단계를 더 포함하되, 상기 콘택홀을 형성하는 단계에서 상기 지지막도 패터닝될 수 있다.
상기 지지막은 금속산화막으로 형성되며, 상기 방법은, 상기 지지막과 상기 몰드막 사이에 제 2 보호막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 예에 따른 반도체 장치 및 이의 제조 방법에서는, 콘택홀을 형성할 때 발생되는 콘택 잔여물이 몰드막이 아닌 보호막과 접한다. 상기 보호막은 상기 콘택 잔여물과 상기 몰드막 사이의 반응을 방지한다. 이로써 후속으로 몰드막을 제거할 때 깨끗하게 제거되어 불량 발생률을 줄일 수 있다. 이로써 수율을 증대시킬 수 있다. 또한 하부 전극들 사이에서 금속 실리사이드가 생성되지 않아 하부전극들 간의 누설전류를 방지할 수 있다.
도 1은 본 발명에 따른 반도체 장치의 평면도이다.
도 2는 본 발명의 실시예 1에 따라 도 1을 A-A' 선으로 자른 단면도이다.
도 3은 도 1을 B-B'선 및 C-C'선으로 자른 단면들을 가지는 사시도이다.
도 4 내지 14는 도 2의 단면을 가지는 반도체 장치를 제조하는 과정을 나타내는 단면도들이다.
도 15는 본 발명의 실시예 2에 따라 도 1을 A-A' 선으로 자른 단면도이다.
도 16은 도 15의 단면을 가지는 반도체 장치를 제조하는 과정을 나타내는 단면도이다.
도 17은 본 발명의 실시예 3에 따라 도 1을 A-A' 선으로 자른 단면도이다.
도 18 내지 21은 도 17의 단면을 가지는 반도체 장치를 제조하는 과정을 나타내는 단면도들이다.
도 22는 본 발명의 실시예 4에 따라 도 1을 A-A' 선으로 자른 단면도이다.
도 23은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도이다.
도 24는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
도 2는 본 발명의 실시예 1에 따라 도 1을 A-A' 선으로 자른 단면도이다.
도 3은 도 1을 B-B'선 및 C-C'선으로 자른 단면들을 가지는 사시도이다.
도 4 내지 14는 도 2의 단면을 가지는 반도체 장치를 제조하는 과정을 나타내는 단면도들이다.
도 15는 본 발명의 실시예 2에 따라 도 1을 A-A' 선으로 자른 단면도이다.
도 16은 도 15의 단면을 가지는 반도체 장치를 제조하는 과정을 나타내는 단면도이다.
도 17은 본 발명의 실시예 3에 따라 도 1을 A-A' 선으로 자른 단면도이다.
도 18 내지 21은 도 17의 단면을 가지는 반도체 장치를 제조하는 과정을 나타내는 단면도들이다.
도 22는 본 발명의 실시예 4에 따라 도 1을 A-A' 선으로 자른 단면도이다.
도 23은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도이다.
도 24는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
<실시예 1>
도 1은 본 발명에 따른 반도체 장치의 평면도이다. 도 2는 본 발명의 실시예 1에 따라 도 1을 A-A' 선으로 자른 단면도이다. 도 3은 도 1을 B-B'선 및 C-C'선으로 자른 단면들을 가지는 사시도이다.
도 1 및 도 2를 참조하면, 기판(1)에는 활성 영역(AR)을 정의하는 소자분리막(3)이 배치된다. 상기 활성 영역(AR)은 평면적으로 제 1 방향(D1)으로 길쭉한 바(Bar) 형태를 가질 수 있으며, 복수개로 서로 평행하게 배치될 수 있다. 상기 기판(1) 내에는 상기 활성 영역(AR)과 상기 소자분리막(3)을 가로질러 제 2 방향(D2)으로 연장되는 복수개의 워드라인들(WL)이 배치된다. 상기 워드라인들(WL)은 폴리실리콘, 금속 실리사이드 및 금속막을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다. 상기 제 2 방향(D2)은 상기 제 1 방향(D1)과 교차한다. 상기 워드라인들(WL)은 리세스된 영역 내에 배치된다. 상기 워드라인들(WL)의 상부면은 상기 기판(1)의 상부면 보다 낮게 배치될 수 있다. 상기 워드라인들(WL)과 상기 기판(1) 사이에는 게이트 절연막(5)이 개재된다. 상기 워드라인들(WL)의 일 측의 상기 기판(1)에는 제 1 불순물 주입 영역들(6s)이 배치되고, 상기 워드라인들(WL)의 타 측의 상기 기판(1)에는 제 2 불순물 주입 영역들(6d)이 배치된다. 상기 제 2 불순물 주입 영역들(6d)은 이웃하는 두개의 워드라인들(WL) 사이에 배치될 수 있다. 상기 제 2 불순물 주입 영역들(6d)은 상기 제 1 불순물 주입 영역들(6s) 보다 깊은 하부면을 가질 수 있다. 상기 워드라인들(WL) 상에는 제 1 캐핑막 패턴(7)이 배치될 수 있다. 상기 제 1 캐핑막 패턴(7)은 상기 기판(1)과 동일한 높이의 상부면을 가질 수 있다.
본 실시예에서, 상기 워드라인들(WL)이 상기 기판(1) 내에 배치되므로 셀 트랜지스터가 리세스된 채널 영역을 가지게 된다. 이로써 쇼트 채널 효과(short channel effect) 특성을 개선할 수 있어 고집적화된 반도체 장치에서 누설 전류를 차단할 수 있다.
상기 기판(1) 상에는 제 1 절연막(9)이 배치된다. 상기 제 1 절연막(9)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나의 막으로 형성될 수 있다. 상기 제 1 절연막(9) 상에는 상기 제 1 방향(D1)과 상기 제 2 방향(D2)과 동시에 교차하는 제 3 방향(D3)으로 연장되는 비트라인들(BL)이 배치된다. 상기 비트라인들(BL)은 금속함유막일 수 있다. 상기 비트라인들(BL) 상에는 제 2 캐핑막 패턴(13)이 배치된다. 상기 제 2 캐핑막 패턴(13)은 상기 제 1 캐핑막 패턴(7)과 동일한 물질로 형성될 수 있다. 상기 비트라인들(BL)은 상기 제 1 절연막(9)을 관통하는 비트라인 노드 콘택들(DC)에 의해 상기 제 2 불순물 주입 영역(6d)과 전기적으로 연결된다. 상기 비트라인 노드 콘택들(DC)은 금속실리사이드막, 폴리실리콘막, 금속질화막, 금속막을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다. 상기 비트라인들(BL)은 상기 비트라인 노드 콘택들(DC)과 동일한 폭을 가진다. 상기 비트라인들(BL)의 측벽은 상기 비트라인 노드 콘택들(DC)의 측벽과 정렬된다. 상기 비트라인 노드 콘택들(DC)은 비트라인 노드 콘택홀들(DH) 안에 배치된다. 상기 비트라인 노드 콘택홀들(DH)(또는 상기 비트라인 노드 콘택들(DC))의 하부면은 상기 기판(1)의 상부면 보다 낮을 수 있다. 상기 제 2 방향(D2)으로 평행한 상기 비트라인 노드 콘택홀들(DH)의 폭은 이에 평행한 상기 비트라인 노드 콘택들(DC)의 폭보다 넓다.
상기 비트라인들(BL) 사이에 상기 제 1 불순물 주입 영역들(6s)과 각각 접하는 스토리지 노드 콘택들(BC)이 배치된다. 상기 스토리지 노드 콘택들(BC)의 하부면은 상기 기판(1)의 상부면 보다 낮다. 상기 스토리지 노드 콘택들(BC)은 각각 제 1 콘택 패턴(60)과 제 2 콘택 패턴(64)을 포함할 수 있다. 상기 제 1 콘택 패턴(60)은 폴리실리콘으로 이루어질 수 있다. 상기 제 2 콘택 패턴(64)은 예를 들면 텅스텐과 같은 금속막으로 이루어질 수 있다. 상기 제 1 콘택 패턴(60)과 제 2 콘택 패턴(64) 사이에 확산 방지막(62) 개재될 수 있다. 상기 확산 방지막(62)은 예를 들면 티타늄 질화막으로 이루어질 수 있다. 상기 제 2 콘택 패턴(64)의 상부면은 오목할 수 있다.
상기 비트라인들(BL)과 상기 스토리지 노드 콘택들(BC) 사이 그리고 상기 비트라인 노드 콘택들(DC)과 상기 스토리지 노드 콘택들(BC) 사이에는 스페이서(30)가 개재된다.
상기 비트라인들(BL) 사이, 그리고 상기 스토리지 노드 콘택들(BC) 사이에는 제 2 절연막(68)이 배치된다. 상기 스토리지 노드 콘택들(BC) 상에는 정보 저장 요소가 배치될 수 있다. 본 실시예에서, 상기 정보 저장 요소는 하부전극(BE), 유전막(90) 및 상부전극(TE)을 포함하는 캐패시터일 수 있으며, 상기 반도체 장치는 디램 장치일 수 있다. 상기 하부전극(BE)은 플러그형 또는 기둥 형태를 가질 수 있다.
상기 하부 전극(BE)의 하부 측벽은 상기 제 2 콘택 패턴(64)과 동일한 성분의 콘택 잔여물(64a)로 덮일 수 있다. 상기 제 2 콘택 패턴(64)이 텅스텐으로 이루어지면 상기 콘택 잔여물(64a)도 텅스텐으로 이루어질 수 있다. 상기 하부전극(BE)과 상기 제 2 콘택 패턴(64) 사이에는 오믹층(86)이 개재될 수 있다. 본 실시예에서 예를 들면 상기 하부전극(BE)과 상기 상부 전극(TE)은 티타늄질화막으로 이루어질 수 있다. 상기 유전막(90)은 실리콘 산화막이나 고유전막으로 이루어질 수 있다. 이때 상기 오믹층(86)은 예를 들면 티타늄막으로 이루어질 수 있다.
상기 제 2 절연막(68)과 상기 제 2 캐핑막 패턴(13) 상에는 식각 저지막(70)이 배치된다. 상기 식각 저지막(70)은 상기 콘택 잔여물(64a)의 측벽과 접할 수 있다. 상기 식각 저지막(70) 상에는 보호막(72)이 배치된다. 상기 보호막(72)은 예를 들면 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 실리콘탄화질화막, 실리콘산화탄화질화막 중 적어도 하나의 막으로 형성될 수 있다. 상기 보호막(72)은 상기 콘택 잔여물(64a)의 측벽과 접한다. 상기 보호막(72)은 상기 오믹층(86)과 이격된다. 상기 보호막(72)의 상부면은 상기 콘택 잔여물(64a)의 상단보다 높을 수 있다. 상기 보호막(72)은 상기 유전막(90)과 접할 수 있다.
상기 하부전극(BE)의 측벽은, 이의 쓰러짐을 막는 지지막 패턴들(76a, 80a)과 접할 수 있다. 상기 지지막 패턴들(76a, 80a)은 예를 들면 실리콘 질화막이나 실리콘 산화막 같은 절연막으로 이루어질 수 있다. 상기 유전막(90)은 상기 지지막 패턴들(76a, 80a)의 상하부면들과 접할 수 있다. 상기 상부전극(TE)은 상기 하부전극들(BE) 사이 그리고 지지막 패턴들(76a, 80a) 사이의 공간들을 채울 수 있다.
도 4 내지 14는 도 2의 단면을 가지는 반도체 장치를 제조하는 과정을 나타내는 단면도들이다.
도 1, 3 및 도 4를 참조하면, 기판(1)에 소자분리막(3)을 형성하여 활성 영역(AR)을 정의한다. 상기 소자분리막(3)은 STI(Shallow Trench Isolation)와 같은 방법을 이용하여 형성될 수 있다. 상기 소자분리막(3)이 형성된 상기 기판(1)에 제 2 방향(D2)으로 연장되는 복수개의 라인 형태의 트렌치 영역들을 형성한다. 상기 트렌치들 안에 게이트 절연막(5), 워드라인들(WL) 및 제 1 캐핑막 패턴(7)을 형성한다. 상기 활성 영역(AR)에서 상기 제 1 캐핑막 패턴(7)으로 덮이지 않고 노출된 상기 기판(1) 속에 제 1 불순물 주입 영역들(6s)과 제 2 불순물 주입 영역들(6d)을 형성한다.
상기 기판(1)의 전면 상에 제 1 절연막(9)을 형성한다. 상기 제 1 절연막(9)을 패터닝하여 상기 제 2 불순물 주입 영역들(6d)을 노출시키는 개구부들을 형성한다. 상기 개구부들(H1)에 의해 노출된 상기 기판(1)과 그 주변의 소자분리막(3)과 상기 제 1 캐핑막 패턴(7)의 일부분을 식각하여 비트라인 노드 콘택홀들(DH)을 형성한다. 상기 비트라인 노드 콘택홀들(DH)의 하부면은 상기 제 2 불순물 주입 영역들(6d)의 하부면 보다 높고 상기 제 1 캐핑막 패턴(7)의 하부면 보다 높게 형성된다. 그리고 상기 제 1 절연막(9) 상에 도전막과 제 2 캐핑막(13)을 차례로 적층하고 패터닝하여, 복수개의 라인 형태의 제 2 캐핑막 패턴(13), 그 하부의 비트라인들(BL) 및 상기 비트라인 노드 콘택홀들(DH) 안의 비트라인 노드 콘택들(DC)을 형성한다. 그리고 상기 제 2 캐핑막 패턴(13), 상기 비트라인들(BL) 및 상기 비트라인 노드 콘택들(DC)의 측벽을 덮는 스페이서(30)를 형성한다.
계속해서, 상기 비트라인들(BL) 사이의 공간을 제 2 절연막(68)으로 채운다. 그리고 상기 제 2 절연막(68)과 상기 제 1 절연막(9)을 패터닝하여 상기 제 1 불순물 주입 영역(6s)과 접하는 스토리지 노드 콘택홀(BH)을 형성한다. 예를 들면 폴리실리콘막을 형성하여 상기 스토리지 노드 콘택홀(BH)을 채운 후에 상기 폴리실리콘막을 리세스시키어 제 1 콘택 패턴(60)을 형성한다. 그리고 상기 제 1 콘택 패턴(60)의 상부면을 덮는 확산방지막(62)을 형성한다. 상기 스토리지 노드 콘택홀(BH)을 채우는 제 2 콘택 패턴(64)을 형성한다. 상기 제 2 콘택 패턴(64)은 상기 제 1 콘택 패턴(60)보다 낮은 전기저항을 가지는 금속막으로 예를 들면 텅스텐으로 형성될 수 있다. 그리고 평탄화 공정을 진행하여 상기 제 2 콘택 패턴(64), 상기 제 2 절연막(68) 및 상기 제 2 캐핑막 패턴(13)의 상부면들을 노출시킨다.
상기 제 2 콘택 패턴(64), 상기 제 2 절연막(68) 및 상기 제 2 캐핑막 패턴(13)의 상부면들 상에 식각 저지막(70), 보호막(72), 제 1 몰드막(74), 제 1 지지막(76), 제 2 몰드막(78), 제 2 지지막(80) 및 희생막(82)을 차례로 형성한다. 상기 식각 저지막(70)은 상기 제 1 몰드막(74)와 식각 선택비를 가지는 물질로, 예를 들면 실리콘 질화막으로 형성될 수 있다. 상기 몰드막들(74, 78)은 예를 들면 폴리실리콘으로 형성될 수 있다. 상기 보호막(72)은 예를 들면 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 실리콘탄화질화막, 실리콘산화탄화질화막 중 적어도 하나의 막으로 형성될 수 있다. 상기 지지막들(76, 80)은 서로 동일한 물질로, 예를 들면 실리콘 질화막으로 형성될 수 있다. 상기 희생막(82)은 예를 들면 실리콘 산화막으로 형성될 수 있다.
도 1, 3 및 도 5를 참조하면, 상기 희생막(82) 상에 제 1 마스크 패턴(84)을 형성한다. 상기 제 1 마스크 패턴(84)은 하부전극(BE)이 형성될 영역을 정의하는 개구부들을 포함할 수 있다. 상기 제 1 마스크 패턴(84)은 포토레지스트 패턴으로 형성되거나 또는 적어도 상기 희생막(82)과 식각 선택비를 가지는 다층의 막들로 형성될 수 있다.
도 1, 3 및 6을 참조하면, 상기 제 1 마스크 패턴(84)을 식각 마스크로 이용하여 상기 희생막(82), 상기 제 2 지지막(80), 상기 제 2 몰드막(78), 상기 제 1 지지막(76), 상기 제 1 몰드막(74), 상기 보호막(72) 및 상기 식각 저지막(70)을 차례대로 패터닝하여 상기 제 2 콘택 패턴(64)의 상부면을 노출시키는 하부전극홀(H1)을 형성한다. 상기 제 2 몰드막(78)은 상기 제 1 몰드막(74)보다 두껍게 형성될 수 있다. 상기 몰드막들(74, 78)이 폴리실리콘으로 형성된 경우, 실리콘 산화막으로 형성된 경우에 비해 식각 특성이 우수하여, 최종적으로 형성된 하부전극홀들(H1)의 Bottom/Top 특성이 우수하다. 예를 들면, 상기 몰드막들(74, 78)이 폴리실리콘으로 형성된 경우, 상기 하부전극홀들(H1)의 하부폭이 상부폭의 90% 이상이 될 수 있다. 따라서 하부전극홀들(H1) 형성시 낫 오픈(not open)과 같은 문제를 방지할 수 있다. 또한, 상기 하부전극홀들(H1)을 형성하는 과정에서, 이방성을 가지는 식각 가스에 의해 상기 제 2 콘택 패턴(64)의 상부면이 일부 패이면서 오목해질 수 있고 또한 상기 제 2 콘택 패턴(64)의 잔여물이 튀어서 상기 하부 전극홀들(H1)의 하단 측벽에 붙을 수 있다. 이로써 콘택 잔여물(64a)이 형성될 수 있다. 이때 상기 콘택 잔여물(64a)의 상단의 높이는 상기 보호막(72)의 상부면의 높이보다 낮아야 한다. 즉, 상기 콘택 잔여물(64a)의 상단의 높이를 예상해서 상기 보호막(72)의 두께를 결정해야 한다. 상기 보호막(72)의 두께는 바람직하게는 50~2000Å일 수 있다.
만약 상기 보호막(72)이 존재하지 않는다면, 상기 콘택 잔여물(64a)은 상기 제 1 몰드막(74)과 접하게 된다. 상기 제 2 콘택 패턴(64)이 텅스텐으로 형성될 경우, 마찬가지로 텅스텐인 상기 콘택 잔여물(64a)이 폴리실리콘으로 이루어지는 상기 제 1 몰드막(74)과 접하게 될 경우, 텅스텐실리사이드가 형성된다. 이와 같이 텅스텐 실리사이드가 형성되면, 후속의 몰드막 제거(lift off) 공정에서 제거가 안되고 잔존하게 된다. 상기 텅스텐 실리사이드는 상기 하부전극들(BE) 사이에 남게되어 누설전류의 원인이 될 수 있다. 그러나 본 발명에서는 보호막(72)에 의해 상기 콘택 잔여물(64a)이 상기 제 1 몰드막(74)과 접하지 않게되어 이들 사이의 반응을 방지할 수 있다.
도 1, 3 및 7을 참조하면, 상기 제 1 마스크 패턴(84)을 제거한다. 상기 기판(1)의 전면 상에 오믹층(86)을 형성한다. 상기 오믹층(86)은 티타늄으로 형성될 수 있다. 이때 스텝 커버리지 특성이 낮은 스퍼터링 등의 방법에 의해 상기 오믹층(86)을 형성할 수 있다. 이로써 상기 오믹층(86)은 상기 하부전극홀들(H1)의 바닥의 상기 제 2 콘택 패턴(64)의 상부면과 상기 하부전극홀들(H1)의 입구를 덮되 상기 하부 전극홀들(H1)의 내부 측벽에는 형성되지 않을 수 있다.
위에서 설명한 바와 마찬가지로 상기 보호막(72)이 없을 경우, 상기 오믹층(86)이 상기 제 1 몰드막(74)과 접하게 형성될 수도 있다. 이로써 티타늄실리사이드가 형성될 수도 있고 이는 누설전류의 원인이 될 수도 있다. 그러나 상기 보호막(72)에 의해 상기 오믹층(86)과 상기 제 1 몰드막(74) 사이의 반응을 방지할 수 있다.
도 1, 3 및 8을 참조하면, 상기 기판(1)의 전면 상에 하부전극막(88)을 형성하여 적어도 상기 오믹층(86)과 상기 하부전극홀들(H1)의 측벽을 덮는다. 본 예에서 상기 하부전극막(88)은 상기 하부전극홀들(H1)을 채울 수 있다.
도 1, 3 및 9를 참조하면, 상기 하부전극막(88)에 대하여 전면 에치백 공정을 진행하여, 상기 하부 전극홀들(H1) 안에 하부전극들(BE)을 형성한다. 이때 상기 제 2 지지막(80) 상의 상기 희생막(82), 상기 오믹층(86) 및 상기 하부전극막(88)이 제거될 수 있다. 상기 희생막(82)은 일부 남을 수도 있다.
도 1, 3 및 10을 참조하면, 상기 제 2 지지막(80) 상에 제 2 마스크 패턴(90)을 형성한다. 상기 제 2 마스크 패턴(90)은 후속의 지지막 패턴의 평면 형태를 정의할 수 있다. 예를 들면, 상기 제 2 마스크 패턴(90)은 이웃하는 적어도 두 개의 하부 전극들을 연결하도록 형성될 수 있다.
도 1, 3 및 11을 참조하면, 상기 제 2 마스크 패턴(90)을 식각 마스크로 이용하여 상기 제 2 지지막(80)을 일부 제거하여 상기 제 2 몰드막(78)의 상부면을 노출시키고 제 2 지지막 패턴(80a)을 형성한다.
도 1, 3 및 12를 참조하면, 등방성 식각 공정을 진행하여 상기 제 2 몰드막(78)을 모두 제거한다. 이로써 상기 제 1 지지막(76)의 상부면과 상기 하부 전극들(BE)의 상부 측벽들이 노출된다.
도 1, 3 및 13을 참조하면, 상기 제 2 지지막 패턴(80a)에 대하여 전면 에치백 공정을 진행한다. 이때 상기 제 2 지지막 패턴(80a)의 상부도 전면적으로 식각됨과 동시에 상기 제 2 지지막 패턴(80a)으로 가려지지 않고 노출되는(또는 상기 제 2 지지막 패턴(80a)과 중첩되지 않는) 제 1 지지막(76)도 식각되어 제 1 지지막 패턴(76a)이 형성된다. 그리고 상기 제 1 몰드막(74)의 상부면이 일부 노출된다. 상기 제 2 지지막 패턴(80a)의 두께가 상기 제 1 지지막(76)의 두께보다 두꺼우므로, 상기 제 1 지지막(76)을 식각하는 동안 상기 제 2 지지막 패턴(80a)은 모두 제거되지 않고 소정 두께로 남을 수 있다.
도 1, 3 및 14를 참조하면, 등방성 식각 공정을 진행하여 노출된 상기 제 1 몰드막(74)을 모두 제거하여 상기 하부 전극들(BE)의 하부 측벽들과 상기 보호막(72)의 상부면을 노출시킨다.
다시 도 2를 참조하면, 상기 기판(1)의 전면 상에 유전막(90)을 콘포말하게 형성하고 상부전극(TE)를 형성한다.
<실시예 2>
도 15는 본 발명의 실시예 2에 따라 도 1을 A-A' 선으로 자른 단면도이다.
도 15를 참조하면, 본 실시예에 따른 반도체 장치는 보호막(72)을 포함하지 않는다. 유전막(90)은 콘택 잔여물(64a)의 측벽과 식각 저지막(70)과 동시에 접할 수 있다. 그 외의 구성은 실시예 1에서 설명한 바와 동일/유사할 수 있다.
도 16은 도 15의 단면을 가지는 반도체 장치를 제조하는 과정을 나타내는 단면도이다.
도 16을 참조하면, 도 14와 같은 상태에서 보호막(72)을 제거하여 식각 저지막(70)의 상부면을 노출시킨다. 그리고 다시 도 15를 참조하여, 유전막(90)과 상부전극(TE)을 형성할 수 있다. 그외의 제조 방법은 실시예 1에서 설명한 바와 동일/유사할 수 있다.
<실시예 3>
도 17은 본 발명의 실시예 3에 따라 도 1을 A-A' 선으로 자른 단면도이다.
도 17을 참조하면, 본 실시예 3에 따른 반도체 장치에서 하부전극(BE)은 루테늄산화막(RuO2)으로 이루어질 수 있다. 상기 루테늄산화막(RuO2)으로 상기 하부전극(BE)을 형성할 경우, 일함수차이로 인해 티타늄질화막을 사용한 경우보다 캐패시턴스를 증가시킬 수 있다. 이때 지지막 패턴들(76a, 80a)은 금속산화막으로 대체하는 것이 바람직하다. 왜냐하면 상기 지지막 패턴들(76a, 80a)이 실리콘질화막일 경우 루테늄산화막과의 접착력이 나빠져 지지 기능을 제대로 할 수 없을 수 있다. 바람직하게는 상기 지지막 패턴들(76a, 80a)은 실리콘 및 알루미늄중 적어도 하나가 도핑되거나 도핑되지 않은 탄타륨 산화막 또는 티타늄산화막으로 형성될 수 있다. 이때, 본 실시예 3에 따른 반도체 장치는 콘택 잔여물(64a)과 접하는 제 1 보호막(72), 제 1 지지막 패턴(76a)의 상하부면과 각각 접하는 제 2 및 제 3 보호막들(75, 77), 그리고 제 2 지지막 패턴(80a)의 하부면과 접하는 제 4 보호막(79)을 포함할 수 있다. 상기 보호막들(72, 75, 77, 79)은 모두 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 실리콘탄화질화막, 실리콘산화탄화질화막 중 적어도 하나의 막으로 형성될 수 있다. 한편, 본 반도체 장치에서는 하부전극들(BE)과 제 2 콘택 패턴(64) 사이에 오믹층(86)이 개재되지 않을 수 있다.
그 외의 구성은 실시예 1에서 설명한 바와 동일/유사할 수 있다.
도 18 내지 22는 도 17의 단면을 가지는 반도체 장치를 제조하는 과정을 나타내는 단면도들이다.
도 18을 참조하면, 도 4를 참조하여 설명한 바와 같이 기판(1) 상에 워드라인(WL), 비트라인(BL), 스토리지 노드 콘택(BC) 및 식각 저지막(70)등을 형성한다. 상기 식각 저지막(70) 상에 제 1 보호막(72), 제 1 몰드막(74), 제 2 보호막(75), 제 1 지지막(76), 제 3 보호막(77), 제 2 몰드막(78), 제 4 보호막(79), 제 2 지지막(80) 및 희생막(82)을 형성한다. 상기 몰드막들(74, 78)은 폴리실리콘으로 형성될 수 있다. 상기 보호막들(72, 75, 77, 79)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 실리콘탄화질화막, 실리콘산화탄화질화막 중 적어도 하나의 막으로 형성될 수 있다. 상기 지지막들(76, 80)은 실리콘 및 알루미늄중 적어도 하나가 도핑되거나 도핑되지 않은 탄타륨 산화막 또는 티타늄산화막으로 형성될 수 있다. 상기 희생막(82)은 예를 들면 실리콘산화막으로 형성될 수 있다. 상기 제 2 내지 제 4 보호막들(75, 77, 79)은 금속산화막으로 이루어지는 지지막들(76, 80)이 폴리실리콘으로 이루어지는 몰드막들(74, 78) 사이의 반응을 막는다. 이로써 후속의 몰드막(74, 78) 제거 공정시 깨끗하게 제거되어 누설전류의 원인을 제거할 수 있다.
도 19를 참조하면, 상기 희생막(82) 상에 하부전극(BE)이 형성될 영역을 정의하는 제 1 마스크 패턴(84)을 형성한다. 상기 제 1 마스크 패턴(84)을 식각 마스크로 이용하여 하부 막들(84, 82, 80, 79, 78, 77, 76, 75, 74, 72, 70)을 순차적으로 패터닝하여 제 2 콘택 패턴(64)의 상부를 노출시키는 하부전극홀(H1)을 형성한다. 이때 실시예 1에서 설명한바와 마찬가지로 콘택 잔여물(64a)이 하부전극홀(H1)의 하단 측벽을 덮도록 형성될 수 있다.
도 20을 참조하면, 실시예 1의 오믹층(86)의 형성 없이 바로 하부전극막(88)을 적층하여 상기 하부전극홀들(H1)을 채운다.
도 21을 참조하면, 상기 하부전극막(88)에 대하여 전면 에치백 공정을 진행하여 하부전극들(BE)을 형성한다. 그리고 실시예 1에서 설명한 바와 동일/유사한 공정을 진행하여 지지막 패턴들(76a, 80a)을 형성하고 몰드막들(74, 78)을 제거한다. 이때 상기 보호막들(72, 75, 77, 79)은 제거되지 않을 수 있다. 상기 보호막들(72, 75, 77, 79)에 의해, 상기 하부전극들(BE) 사이에서 원하지 않는 금속산화막들이 형성되지 않으므로, 상기 몰드막들(74, 78)이 깨끗하게 제거될 수 있다. 후속으로 유전막(90)과 상부전극(TE)을 형성한다.
그외의 제조 방법은 실시예 1에서 설명한 바와 동일/유사할 수 있다.
<실시예 4>
도 22는 본 발명의 실시예 4에 따라 도 1을 A-A' 선으로 자른 단면도이다.
도 22를 참조하면, 본 실시예 4에 따른 반도체 장치는 실시예 3의 보호막들(72, 75, 77, 79) 없이 유전막(90)이 지지막 패턴들(76a, 80a), 콘택 잔여물(64a) 및 식각 저지막(70)과 직접 접한다. 그 외의 구성은 실시예 3에서 설명한 바와 동일/유사할 수 있다.
도 22의 반도체 장치를 제조하는 과정은 도 21의 상태에서 상기 보호막들(72, 75, 77, 79)을 제거하여 상기 지지막 패턴들(76a, 80a)의 상부면들, 상기 콘택 잔여물(64a)의 측벽 및 상기 식각 저지막(70)의 상부면을 노출시킨다. 그리고 유전막(90)과 상부전극(TE)을 형성한다. 그 외의 제조 방법은 실시예 3에서 설명한 바와 동일/유사할 수 있다.
상술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 소자가 실장된 패키지는 상기 반도체 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 23은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도 이다.
도 23을 참조하면, 본 발명의 실시예들에 따른 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(1330)는 본 발명의 실시예들에 따른 수직형 채널 트랜지스터들을 포함하는 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 24는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도 이다.
도 24를 참조하면, 본 발명의 실시예들에 따른 반도체 소자들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리(1410)는 본 발명의 실시예에 따른 수직형 채널 트랜지스터들을 포함하는 반도체 소자들 중에서 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 기판
3: 소자분리막
5: 게이트 절연막
6s: 제 1 불순물 주입 영역
6d: 제 2 불순물 주입 영역
7, 13: 캐핑막 패턴
9, 68: 절연막
30: 스페이서
70: 식각저지막
60: 제 1 콘택 패턴
62: 확산방지막
64: 제 2 콘택 패턴
64a: 콘택 잔여물
72, 75, 77, 79: 보호막
74, 78: 몰드막
76, 80: 지지막
90: 유전막
DC: 비트라인 노드 콘택
BC: 스토리지 노드 콘택
BE: 하부전극
TE: 상부전극
AR:활성영역
WL: 워드라인
BL: 비트라인
3: 소자분리막
5: 게이트 절연막
6s: 제 1 불순물 주입 영역
6d: 제 2 불순물 주입 영역
7, 13: 캐핑막 패턴
9, 68: 절연막
30: 스페이서
70: 식각저지막
60: 제 1 콘택 패턴
62: 확산방지막
64: 제 2 콘택 패턴
64a: 콘택 잔여물
72, 75, 77, 79: 보호막
74, 78: 몰드막
76, 80: 지지막
90: 유전막
DC: 비트라인 노드 콘택
BC: 스토리지 노드 콘택
BE: 하부전극
TE: 상부전극
AR:활성영역
WL: 워드라인
BL: 비트라인
Claims (11)
- 기판 상에 배치되는 스토리지 노드 콘택;
상기 스토리지 노드 콘택 상의 하부전극;
상기 스토리지 노드 콘택 상에 위치하며, 상기 하부 전극의 하부가 삽입되는 하부전극홀을 포함하는 제 1 보호막; 및
상기 스토리지 노드 콘택의 상부로부터 상기 하부전극홀 안으로 연장되어 상기 하부 전극의 하부와 상기 제 1 보호막 사이에 개재되며 상기 스토리지 노드 콘택과 동일한 물질의 콘택 잔여물을 포함하고,
상기 스토리지 노드 콘택의 측벽은 상기 하부전극홀의 내측벽과 이격되고,
상기 콘택 잔여물의 측벽과 상기 하부전극의 측벽은 상기 하부전극홀의 내측벽과 접하고,
상기 콘택 잔여물의 측벽은 상기 스토리지 노드 콘택의 측벽과는 이격되는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 보호막의 상부면은 상기 콘택 잔여물의 상단보다 높은 반도체 장치. - 제 2 항에 있어서,
상기 하부 전극과 상기 스토리지 노드 콘택 사이에 개재되는 오믹층을 더 포함하되,
상기 제 1 보호막의 상부면은 상기 오믹층의 상단보다 높은 반도체 장치. - 제 2 항에 있어서,
상기 스토리지 노드 콘택은 복수 개로 제공되고,
이웃하는 상기 스토리지 노드 콘택들 사이에 배치되며 상기 제 1 보호막으로 덮이는 매립 절연막; 및
상기 제 1 보호막과 상기 매립 절연막 사이에 개재되는 식각저지막을 더 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 하부 전극의 상부 측벽과 접하는 적어도 한 층의 지지막을 더 포함하는 반도체 장치. - 제 5 항에 있어서,
상기 지지막은 금속산화막을 포함하며,
상기 반도체 장치는, 상기 지지막의 상부면과 하부면 중 적어도 하나와 접하는 제 2 보호막을 더 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 스토리지 노드 콘택의 상부면은 오목한 반도체 장치. - 제 5 항에 있어서,
상기 지지막과 상기 제 1 보호막은 절연막으로 이루어지는 반도체 장치. - 삭제
- 기판 상에 스토리지 노드 콘택을 형성하는 단계;
상기 스토리지 노드 콘택을 덮는 제 1 보호막과 몰드막을 차례로 형성하는 단계;
상기 몰드막과 상기 제 1 보호막을 차례로 패터닝하여 상기 스토리지 노드 콘택을 노출시키는 콘택홀을 형성하는 단계; 및
상기 콘택홀을 채우는 하부전극을 형성하는 단계를 포함하되,
상기 콘택홀을 형성하는 단계에서 상기 스토리지 노드 콘택의 상부가 패이면서 상기 콘택홀의 하부에서 노출된 상기 제 1 보호막의 측벽을 덮는 콘택 잔여물이 형성되며,
상기 제 1 보호막의 상부면의 높이는 상기 콘택 잔여물의 상단 보다 높고,
상기 몰드막은 폴리실리콘을 포함하는 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 하부 전극의 측벽과 상부면을 덮는 유전막; 및
상기 유전막을 덮는 상부전극을 더 포함하되,
상기 유전막은 연장되어 상기 콘택 잔여물의 측벽을 덮는 반도체 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130045183A KR102065684B1 (ko) | 2013-04-24 | 2013-04-24 | 반도체 장치 및 이의 제조 방법 |
| US14/258,107 US9293336B2 (en) | 2013-04-24 | 2014-04-22 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130045183A KR102065684B1 (ko) | 2013-04-24 | 2013-04-24 | 반도체 장치 및 이의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140126915A KR20140126915A (ko) | 2014-11-03 |
| KR102065684B1 true KR102065684B1 (ko) | 2020-01-13 |
Family
ID=51788584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130045183A KR102065684B1 (ko) | 2013-04-24 | 2013-04-24 | 반도체 장치 및 이의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9293336B2 (ko) |
| KR (1) | KR102065684B1 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20170011218A (ko) * | 2015-07-22 | 2017-02-02 | 삼성전자주식회사 | 커패시터 구조물 및 이의 형성 방법, 및 상기 커패시터 구조물을 포함하는 반도체 장치 |
| KR102661837B1 (ko) | 2018-07-23 | 2024-05-02 | 삼성전자주식회사 | 반도체 장치 |
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| KR100311050B1 (ko) | 1999-12-14 | 2001-11-05 | 윤종용 | 커패시터의 전극 제조 방법 |
| KR100338780B1 (ko) | 2000-09-15 | 2002-06-01 | 윤종용 | 층간절연막의 손상을 방지할 수 있는 반도체 메모리 소자및 그 제조방법 |
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2013
- 2013-04-24 KR KR1020130045183A patent/KR102065684B1/ko active IP Right Grant
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2014
- 2014-04-22 US US14/258,107 patent/US9293336B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US20140319690A1 (en) | 2014-10-30 |
| KR20140126915A (ko) | 2014-11-03 |
| US9293336B2 (en) | 2016-03-22 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
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