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KR102051041B1 - 3-terminal synapse device and method of operating the same - Google Patents

3-terminal synapse device and method of operating the same Download PDF

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KR102051041B1
KR102051041B1 KR1020130128019A KR20130128019A KR102051041B1 KR 102051041 B1 KR102051041 B1 KR 102051041B1 KR 1020130128019 A KR1020130128019 A KR 1020130128019A KR 20130128019 A KR20130128019 A KR 20130128019A KR 102051041 B1 KR102051041 B1 KR 102051041B1
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KR
South Korea
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layer
vertical insulating
drain
gate
gate layer
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Application number
KR1020130128019A
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Korean (ko)
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KR20150047930A (en
Inventor
김영배
황현상
Original Assignee
삼성전자주식회사
포항공과대학교 산학협력단
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Publication date
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Priority to US14/328,300 priority patent/US9224946B2/en
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Abstract

3단자 시냅스 소자 및 그 동작방법에 관해 개시되어 있다. 개시된 3단자 시냅스 소자는 기판 상에 형성된 드레인층과, 상기 드레인층 상에 구비된 게이트층과, 상기 기판 상에 수직으로 적층되고, 상기 드레인층 및 게이트층과 대향하는 소스층과, 상기 드레인층 및 상기 게이트층과 상기 소스층 사이에 구비되고, 서로 다른 이온 이동도를 갖는 제1 및 제2 수직 절연층을 포함한다. 상기 제1 및 제2 수직 절연층은 상기 드레인층 및 상기 게이트층의 측면을 덮을 수 있다. 상기 제2 수직 절연층의 이온 이동도는 상기 제1 수직 절연층의 이온 이동도보다 클 수 있다.A three-terminal synaptic element and a method of operating the same are disclosed. The disclosed three-terminal synaptic element includes a drain layer formed on a substrate, a gate layer provided on the drain layer, a source layer vertically stacked on the substrate, and facing the drain layer and the gate layer, and the drain layer. And first and second vertical insulating layers disposed between the gate layer and the source layer and having different ion mobility. The first and second vertical insulating layers may cover side surfaces of the drain layer and the gate layer. An ion mobility of the second vertical insulating layer may be greater than an ion mobility of the first vertical insulating layer.

Description

3단자 시냅스 소자 및 그 동작방법{3-terminal synapse device and method of operating the same}3-terminal synapse device and method of operating the same

본 개시는 저항성 램(Resistive RAM) 기반 뉴로모픽 시냅스 소자에 관한 것으로써, 보자 자세하게는 3단자 시냅스 소자 및 그 동작방법에 관한 것이다.The present disclosure relates to a resistive RAM-based neuromorphic synaptic device, and more particularly, to a three-terminal synaptic device and a method of operating the same.

2 단자 저항성 램 시냅스 소자는 쓰기와 소거와 읽기를 동일한 2개의 전극을 사용한다. 따라서 저항 변화를 정확히 제어하기 어렵고, 상대적으로 STDP특성의 구현이 어렵다.The two-terminal resistive RAM synapse device uses two electrodes that are identical in writing, erasing, and reading. Therefore, it is difficult to accurately control the resistance change, and relatively difficult to implement the STDP characteristics.

이를 해결하기 위하여, 게이트 전극을 추가하여 소스와 드레인 사이에 흐르는 전류의 양을 제어하는 소자가 소개되었고, 이러한 소자의 시냅스 소자로의 활용 가능성이 높아지고 있다.To solve this problem, a device for controlling the amount of current flowing between the source and the drain by adding a gate electrode has been introduced, and the possibility of using such a device as a synaptic device is increasing.

본 개시에서 일 실시예는 집적도를 높일 수 있고, 동작 제어 특성을 개선할 수 있는 3단자 시냅스 소자를 제공한다.One embodiment of the present disclosure provides a three-terminal synaptic device that can increase the degree of integration and improve operation control characteristics.

본 개시에서 일 실시예는 이러한 시냅스 소자의 동작방법을 제공한다.One embodiment in the present disclosure provides a method of operating such a synaptic device.

개시된 일 실시예에 의한 3단자 시냅스 소자는 기판 상에 형성된 드레인층과, 상기 드레인층 상에 구비된 게이트층과, 상기 기판 상에 수직으로 적층되고, 상기 드레인층 및 게이트층과 대향하는 소스층과, 상기 드레인층 및 상기 게이트층과 상기 소스층 사이에 구비되고, 서로 다른 이온 이동도를 갖는 제1 및 제2 수직 절연층을 포함한다.A three-terminal synaptic device according to an embodiment of the present disclosure includes a drain layer formed on a substrate, a gate layer provided on the drain layer, a source layer vertically stacked on the substrate, and facing the drain layer and the gate layer. And first and second vertical insulating layers provided between the drain layer, the gate layer, and the source layer, and having different ion mobility.

이러한 시냅스 소자에서, 상기 제1 및 제2 수직 절연층은 상기 드레인층 및 상기 게이트층의 측면을 덮을 수 있다.In such a synaptic device, the first and second vertical insulating layers may cover side surfaces of the drain layer and the gate layer.

상기 제2 수직 절연층의 이온 이동도는 상기 제1 수직 절연층의 이온 이동도보다 클 수 있다.An ion mobility of the second vertical insulating layer may be greater than an ion mobility of the first vertical insulating layer.

개시된 일 실시예에 의한 3단자 시냅스 소자의 동작방법은 드레인층, 소스층 및 게이트층을 포함하는 3단자 시냅스 소자의 동작방법에 있어서, 상기 게이트층은 상기 드레인층 상에 구비되고, 상기 소스층은 상기 드레인층 및 게이트층과 대향하며, 상기 드레인층 및 상기 게이트층과 상기 소스층 사이에 서로 다른 이온 이동도를 갖는 제1 및 제2 수직 절연층이 구비되어 있으며, 상기 드레인층과 상기 소스층 사이에 전위차를 형성하여 상기 제1 및 제2 수직 절연층의 저항을 변화시킨다.In a method of operating a three-terminal synaptic device according to an embodiment of the present disclosure, in the method of operating a three-terminal synaptic device including a drain layer, a source layer, and a gate layer, the gate layer may be provided on the drain layer. Is opposite to the drain layer and the gate layer, and is provided with first and second vertical insulating layers having different ion mobility between the drain layer and the gate layer and the source layer, and the drain layer and the source. A potential difference is formed between the layers to change the resistance of the first and second vertical insulating layers.

이러한 시냅스 소자의 동작방법에서, 상기 제1 및 제2 수직 절연층에 금속이온을 포함하는 필라멘트를 형성할 수 있다. 이때, 상기 게이트층에 전압을 인가하여 상기 필라멘트의 굵기를 변화시킬 수 있다. 상기 게이트층에 음의 전압펄스를 1회 이상 인가하여 상기 필라멘트의 굵기를 점차 가늘게 변화시킬 수 있다.In the method of operating the synaptic device, a filament containing metal ions may be formed on the first and second vertical insulating layers. In this case, the thickness of the filament may be changed by applying a voltage to the gate layer. A negative voltage pulse may be applied to the gate layer one or more times to gradually change the thickness of the filament.

상기 제1 수직 절연층에서 상기 필라멘트를 제거할 수 있다. 상기 제1 수직 절연층에서 상기 필라멘트를 제거한 후, 상기 게이트층에 양의 전압펄스를 인가하여 상기 제1 수직 절연층에 필라멘트를 형성할 수 있다.The filament may be removed from the first vertical insulating layer. After removing the filament from the first vertical insulating layer, a positive voltage pulse may be applied to the gate layer to form a filament in the first vertical insulating layer.

상기 게이트층에 인가되는 양의 전압펄스 수를 증가시켜 상기 제1 수직 절연층에 형성된 필라멘트의 굵기를 증가시킬 수 있다.The thickness of the filament formed in the first vertical insulating layer may be increased by increasing the number of positive voltage pulses applied to the gate layer.

개시된 3단자 시냅스 소자는 게이트층이 드레인층과 함께 수직으로 적층되어 있다. 따라서 시냅스 소자의 집적도를 높일 수 있고, 더불어 어레이 집적도도 높일 수 있다.In the disclosed three-terminal synaptic element, the gate layer is vertically stacked with the drain layer. Therefore, the degree of integration of synaptic devices can be increased, and the degree of array integration can be increased.

또한, 게이트층에 인가되는 전압 펄스의 수를 조절하여 소스와 드레인 사이에 형성되는 필라멘트의 굵기를 정밀하게 제어할 수 있는 바, 시냅스 소자의 저항 상태를 연속적으로 정밀하게 제어할 수 있다. 따라서 시냅스 소자의 동작 신뢰성을 확보할 수 있고, 정확한 제어가 가능하다.In addition, since the thickness of the filament formed between the source and the drain can be precisely controlled by adjusting the number of voltage pulses applied to the gate layer, the resistance state of the synaptic element can be continuously and precisely controlled. Therefore, the operation reliability of the synaptic element can be secured, and accurate control is possible.

또한, 읽기 모드에서 읽기 전후에 필라멘트의 상태를 일정하게 유지할 수 있는 바, 데이터에 대한 리텐션(retention) 특성도 개선할 수도 있다.In addition, since the state of the filament can be kept constant before and after reading in the read mode, the retention characteristic of the data can also be improved.

도 1은 본 발명의 일 실시예에 의한 뉴로모픽 3단자 저항성 램(ReRAM) 시냅스 소자의 단면도이다.
도 2 내지 도 5는 본 발명의 일 실시예에 의한 시냅스 소자 동작과정으로써, 게이트층에 음의 전압펄스가 인가될 때의 동작과정을 단계별로 나타낸 단면도들이다.
도 6 및 도 7은 본 발명의 다른 실시예에 의한 시냅스 소자 동작과정으로써, 게이트층에 양의 전압펄스가 인가될 때의 동작과정을 단계별로 나타낸 단면도들이다.
도 8은 본 발명의 일 실시예에 의한 다층 시냅스 소자를 나타낸 단면도이다.1 is a cross-sectional view of a neuromorphic three-terminal resistive RAM (ReRAM) synaptic device according to an embodiment of the present invention.
2 to 5 are cross-sectional views illustrating an operation process when a negative voltage pulse is applied to a gate layer as a synaptic device operation process according to an embodiment of the present invention.
6 and 7 are cross-sectional views illustrating an operation process when a positive voltage pulse is applied to a gate layer as a synaptic device operation process according to another embodiment of the present invention.
8 is a cross-sectional view showing a multi-layered synaptic device according to an embodiment of the present invention.

이하, 일 실시예에 의한 3단자 시냅스 소자 및 그 동작방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.Hereinafter, a three-terminal synaptic device and an operation method thereof according to an embodiment will be described in detail with reference to the accompanying drawings. In this process, the thicknesses of layers or regions illustrated in the drawings are exaggerated for clarity.

도 1은 본 발명의 일 실시예에 의한 시냅스 소자의 단면도이다.1 is a cross-sectional view of a synaptic device according to an embodiment of the present invention.

도 1을 참조하면, 기판(40)의 일부 영역 상에 하부 절연층(42)이 형성되어 있다. 하부 절연층(42) 상에 드레인층(44), 층간 절연층(46), 게이트층(48) 및 상부 절연층(50)이 순차적으로 적층되어 있다. 드레인층(44)은 드레인 전극으로 사용될 수 있다. 드레인층(44)은 도전층으로서, 예를 들면 구리층 또는 은(Ag)층일 수 있다. 층간 절연층(46)은, 예를 들면 산화물층일 수 있다. 게이트층(48)은 게이트 전극으로 사용될 수 있다. 상부 절연층(50)은 하부 절연층(42)과 동일한 절연물질일 수도 있다. 기판(40)의 다른 영역 상에 제1 수직 절연층(52), 제2 수직 절연층(54) 및 소스층(56)이 측 방향으로 순차적으로 적층되어 있다. 제1 수직 절연층(52)은 상부 절연층(42), 드레인층(44), 층간 절연층(46), 게이트층(48) 및 상부 절연층(50)의 측면을 덮고, 상기 측면과 접촉된다. 제1 수직 절연층(52)은 소정의 이온 이동도를 갖는 절연층일 수 있다. 이러한 제1 수직 절연층(52)을 형성하는 물질은, 예를 들면 AlOx, AlOxNy, SiNx, SiOxNy 및 고유전율을 갖는 절연물질(high-K dielectric) 중 어느 하나일 수 있다. 상기 고유전율을 갖는 절연물질은 산화물 또는 질화물일 수 있는데, 예를 들면 HfOx, ZrOx, TiOx, LaOx, SrOx, HfSiOx 및 HfSiOxNy 중 어느 하나일 수 있다. 제2 수직 절연층(54)은 제1 수직 절연층(52)의 측면을 덮고, 측면과 접촉될 수 있다. 제2 수직 절연층(54)은 제1 수직 절연층(52)과 다른 이온 이동도를 갖는 절연층일 수 있다. 제2 수직 절연층(54)의 이온 이동도는 제1 수직 절연층(52)의 이온 이동도보다 클 수 있다. 이러한 제2 수직 절연층(54)을 형성하는 물질은, 예를 들면 AlOx, AlOxNy, SiNx, SiOxNy 및 상기 고유전율을 갖는 절연물질 중 어느 하나일 수 있다. 소스층(56)은 제2 수직 절연층(54)의 측면을 덮고, 측면과 접촉된다. 소스층(56)은 소스전극으로 사용될 수 있다. 소스층(56)은 드레인층(44) 및 게이트층(48)에 수직한 방향으로 적층된 것이다. 소스층(56)은 드레인층(44) 및 게이트층(48)과 대향하도록 구비된다. 게이트층(48)은 드레인층(44)과 함께 기판(40)에 수직한 방향으로 적층되는 바, 기존의 수평으로 게이트층이 구비되는 경우보다 소자의 집적도를 높일 수 있다. Referring to FIG. 1, a lower insulating layer 42 is formed on a portion of the substrate 40. The drain layer 44, the interlayer insulating layer 46, the gate layer 48, and the upper insulating layer 50 are sequentially stacked on the lower insulating layer 42. The drain layer 44 may be used as a drain electrode. The drain layer 44 may be a conductive layer, for example, a copper layer or a silver (Ag) layer. The interlayer insulating layer 46 may be, for example, an oxide layer. The gate layer 48 may be used as a gate electrode. The upper insulating layer 50 may be made of the same insulating material as the lower insulating layer 42. The first vertical insulating layer 52, the second vertical insulating layer 54, and the source layer 56 are sequentially stacked laterally on other regions of the substrate 40. The first vertical insulating layer 52 covers side surfaces of the upper insulating layer 42, the drain layer 44, the interlayer insulating layer 46, the gate layer 48, and the upper insulating layer 50, and contacts the side surfaces. do. The first vertical insulating layer 52 may be an insulating layer having a predetermined ion mobility. The material forming the first vertical insulating layer 52 may be, for example, any one of AlOx, AlOxNy, SiNx, SiOxNy, and a high-K dielectric material having a high dielectric constant. The insulating material having a high dielectric constant may be an oxide or a nitride, for example, any one of HfOx, ZrOx, TiOx, LaOx, SrOx, HfSiOx, and HfSiOxNy. The second vertical insulating layer 54 may cover a side surface of the first vertical insulating layer 52 and may be in contact with the side surface. The second vertical insulating layer 54 may be an insulating layer having an ion mobility different from that of the first vertical insulating layer 52. The ion mobility of the second vertical insulating layer 54 may be greater than the ion mobility of the first vertical insulating layer 52. The material forming the second vertical insulating layer 54 may be, for example, any one of AlOx, AlOxNy, SiNx, SiOxNy, and an insulating material having the high dielectric constant. The source layer 56 covers the side surface of the second vertical insulating layer 54 and is in contact with the side surface. The source layer 56 may be used as a source electrode. The source layer 56 is stacked in a direction perpendicular to the drain layer 44 and the gate layer 48. The source layer 56 is provided to face the drain layer 44 and the gate layer 48. The gate layer 48 is stacked in the direction perpendicular to the substrate 40 together with the drain layer 44, and thus, the integration degree of the device may be increased as compared with the case in which the gate layer is provided horizontally.

도 2 내지 도 7은 본 발명의 일 실시예에 의한 시냅스 소자의 동작 과정을 보여준다.2 to 7 show the operation of the synaptic device according to an embodiment of the present invention.

도 2를 참조하면, 드레인층(44)에 양의 전압을 인가하여, 드레인층(44)과 소스층(56) 사이에 전위차를 형성한다. 이때, 상기 전위차는 제1 및 제2 수직 절연층(52, 54)의 도통전압 또는 그 이상일 수 있다. 따라서 상기 전위차에 의해 제1 및 제2 수직 절연층(52, 54)에 각각 측방향으로 제1 및 제2 필라멘트(filament)(P1, P2)가 형성된다. 제1 및 제2 필라멘트(P1, P2)는 양이온의 금속원자(예컨대, 양의 구리이온 또는 양의 은 이온)를 포함할 수 있다. 따라서 제1 및 제2 필라멘트(P1, P2)는 전류가 흐르는 도통 경로가 될 수 있다. 제1 및 제2 필라멘트(P1, P2)가 형성되면서 제1 및 제2 수직 절연층(52, 54)의 저항은 제1 저항으로 낮아진다. 드레인층(44)과 소스층(56) 사이에 상기 전위차가 형성되는 동안, 게이트층(48)은 전압이 인가되지 않은 오프 상태를 유지한다.Referring to FIG. 2, a positive voltage is applied to the drain layer 44 to form a potential difference between the drain layer 44 and the source layer 56. In this case, the potential difference may be a conduction voltage of the first and second vertical insulating layers 52 and 54 or higher. Therefore, the first and second filaments P1 and P2 are laterally formed in the first and second vertical insulating layers 52 and 54 by the potential difference. The first and second filaments P1 and P2 may include cation metal atoms (eg, positive copper ions or positive silver ions). Accordingly, the first and second filaments P1 and P2 may be conductive paths through which current flows. As the first and second filaments P1 and P2 are formed, the resistances of the first and second vertical insulating layers 52 and 54 are lowered to the first resistance. While the potential difference is formed between the drain layer 44 and the source layer 56, the gate layer 48 remains in an off state where no voltage is applied.

도 3은 도 2의 결과에서 게이트층에 음의 전압펄스를 1회 인가하였을 때의 결과를 보여준다.FIG. 3 shows the result of applying a negative voltage pulse to the gate layer once in the result of FIG. 2.

도 3을 참조하면, 게이트층(48)에 음의 전압펄스가 1회 인가되면서 게이트층(48)에 인접한 제1 필라멘트(P1)에 포함된 금속이온이 게이트층(48)으로 이동된다. 곧, 게이트층(48)에 음의 전압펄스가 1회 인가되면 제1 필라멘트(P1)에 포함된 금속이온의 일부가 게이트층(48)으로 이동되고, 그 결과 제1 필라멘트(P1)의 굵기는 게이트층(48)에 전압이 인가되지 않은 도 2의 경우보다 가늘어진다. 이에 따라 제1 및 제2 수직 절연층(52, 54)의 저항은 상기 제1 저항보다 높은 제2 저항이 되어 시냅스 소자의 저항도 도 2의 경우보다 높아진다. Referring to FIG. 3, when a negative voltage pulse is applied to the gate layer 48 once, metal ions included in the first filament P1 adjacent to the gate layer 48 are moved to the gate layer 48. In other words, when a negative voltage pulse is applied to the gate layer 48 once, a part of the metal ions included in the first filament P1 is moved to the gate layer 48, and as a result, the thickness of the first filament P1 is increased. Is thinner than in the case of FIG. 2 where no voltage is applied to the gate layer 48. Accordingly, the resistances of the first and second vertical insulating layers 52 and 54 become second resistances higher than the first resistances, and the resistance of the synaptic element is higher than that of FIG. 2.

도 4는 도 2의 결과에서 게이트층(48)에 동일한 세기의 음의 전압펄스를 2회 인가하였을 때, 제1 필라멘트(P1)의 굵기가 도 3의 경우보다 더 가늘어진 경우를 보여준다. 따라서 도 4의 경우, 제1 및 제2 수직 절연층(52, 54)의 저항은 상기 제2 저항보다 큰 제3 저항이 되어, 시냅스 소자의 저항도 도 3의 경우보다 높아진다. FIG. 4 illustrates a case where the thickness of the first filament P1 is thinner than that of FIG. 3 when a negative voltage pulse of the same intensity is applied twice to the gate layer 48 in the result of FIG. 2. Therefore, in the case of FIG. 4, the resistances of the first and second vertical insulating layers 52 and 54 become third resistors larger than the second resistors, and the resistance of the synaptic element is higher than that of FIG. 3.

도 5는 도 2의 결과에서 게이트층(48)에 동일한 세기의 음의 전압펄스를 3회 인가한 결과 혹은 도 4의 결과에서 게이트층(48)에 동일한 세기의 음의 전압펄스를 1회 더 인가한 결과를 보여준다.5 shows the result of the application of the negative voltage pulse of the same intensity to the gate layer 48 three times in the result of FIG. 2 or the addition of the negative voltage pulse of the same intensity to the gate layer 48 in the result of FIG. Show the result of authorization.

도 5를 참조하면, 제1 수직 절연층(52)에서 제1 필라멘트(P1)가 사라진 것을 알 수 있다. 이러한 결과로 도 5의 제1 및 제2 수직 절연층(52, 54)의 저항은 도 4의 경우보다 큰 제4 저항이 되고, 시냅스 소자의 저항도 도 4의 경우보다 증가하게 된다.Referring to FIG. 5, it can be seen that the first filament P1 disappears from the first vertical insulating layer 52. As a result, the resistance of the first and second vertical insulating layers 52 and 54 of FIG. 5 becomes a fourth resistor larger than that of FIG. 4, and the resistance of the synaptic element is also increased than that of FIG. 4.

이와 같이, 게이트층(48)에 인가되는 음의 전압을 조절함으로써, 제1 필라멘트(P1)의 굵기를 연속적으로 조절할 수 있는데, 이는 곧 게이트층(48)에 인가되는 전압을 조절해서 제1 및 제2 수직 절연층(52, 54)의 저항을 연속적으로 조절할 수 있고, 더 나아가 시냅스 소자의 저항을 연속적으로 조절할 수 있음을 의미한다. 따라서 본 발명의 일 실시예에 의한 시냅스 소자는 아날로그 메모리 또는 STDP 특성에 적합한 소자를 구현할 수 있다. 또한, 제1 및 제2 수직 절연층(52, 54)은 이온 이동도가 서로 다른 다층의 박막으로 형성할 수도 있는 바, 쓰기/소거 속도가 개선될 수 있다. 또한, 읽기 모드는 게이트층(48)에 인가되는 전압을 고정한 상태에서 드레인층(44)과 소스층(56) 사이에 상기 도통 전위차 보다 낮은 전압을 인가하여 이루어지므로, 제1 및 제2 수직 절연층(52, 54)의 저항 상태는 읽기 모드 전후에 동일하게 유지될 수 있는데, 이는 데이터 리텐션 특성의 개선을 의미한다.As described above, by adjusting the negative voltage applied to the gate layer 48, the thickness of the first filament P1 may be continuously adjusted, which is, by adjusting the voltage applied to the gate layer 48. The resistance of the second vertical insulating layers 52 and 54 may be continuously adjusted, and further, the resistance of the synaptic element may be continuously adjusted. Therefore, the synaptic device according to an embodiment of the present invention can implement a device suitable for analog memory or STDP characteristics. In addition, since the first and second vertical insulating layers 52 and 54 may be formed of a multi-layered thin film having different ion mobility, the write / erase speed may be improved. In addition, since the read mode is performed by applying a voltage lower than the conduction potential difference between the drain layer 44 and the source layer 56 while the voltage applied to the gate layer 48 is fixed, the first and the second vertical insulation. The resistance states of layers 52 and 54 can remain the same before and after the read mode, which means an improvement in data retention characteristics.

또한, 제1 필라멘트(P1)만 사용함으로써, 제1 및 제2 수직 절연층(52, 54)의 저항을 정확하고 균일하게 제어할 수 있는데, 이는 시냅스 소자의 동작 신뢰성과 균일성의 개선될 수 있음을 의미한다.In addition, by using only the first filament P1, the resistance of the first and second vertical insulating layers 52 and 54 can be accurately and uniformly controlled, which can improve the operation reliability and uniformity of the synaptic element. Means.

도 6과 도 7은 도 5의 결과에서 게이트층(48)에 양의 전압펄스를 1회와 2회 인가하였을 때의 상태를 보여준다.6 and 7 show the state when the positive voltage pulse is applied once and twice to the gate layer 48 in the result of FIG. 5.

도 6 및 도 7을 참조하면, 게이트층(48)에 양의 전압펄스의 인가되면서 제1 수직 절연층(52)에 제1 필라멘트(P1)가 다시 나타나고, 양의 전압펄스의 인가횟수가 증가할 수록 제1 필라멘트(P1)의 굵기가 굵어진다. 이는 제1 및 제2 수직 절연층(52, 54)의 저항이 낮아지고, 시냅스 소자의 저항도 낮아짐을 의미한다. 6 and 7, as the positive voltage pulse is applied to the gate layer 48, the first filament P1 reappears on the first vertical insulating layer 52, and the frequency of applying the positive voltage pulse increases. As the thickness of the first filament P1 increases, the thickness of the first filament P1 increases. This means that the resistance of the first and second vertical insulating layers 52 and 54 is lowered, and the resistance of the synaptic element is also lowered.

도 8은 본 발명의 일 실시예에 의한 시냅스 소자가 다층으로 구성된 경우를 보여준다.8 shows a case where a synaptic device according to an embodiment of the present invention is configured in a multilayer.

도 8을 참조하면, 기판(40) 상에 제1 내지 제3 시냅스 소자(D1-D3)가 순차적으로 제1 내지 제3 시냅스 소자(D1-D3)의 각각의 구성은 도 1에서 설명한 바와 같을 수 있다. 제1 및 제2 수직 절연층(52, 54)과 소스층(56)은 수직으로 확장되어 제1 내지 제3 시냅스 소자(D-D3)에 공통으로 사용된다. 제1 내지 제3 시냅스 소자(D1-D3) 각각의 동작은 도 2 내지 도 7에서 설명한 바와 동일할 수 있다.Referring to FIG. 8, the first to third synaptic elements D1 to D3 are sequentially formed on the substrate 40, and the respective configurations of the first to third synaptic elements D1 to D3 may be the same as those described with reference to FIG. 1. Can be. The first and second vertical insulating layers 52 and 54 and the source layer 56 are vertically extended to be commonly used for the first to third synaptic elements D-D3. Operations of each of the first to third synaptic elements D1 to D3 may be the same as those described with reference to FIGS. 2 to 7.

상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.While many details are set forth in the foregoing description, they should be construed as illustrative of preferred embodiments, rather than to limit the scope of the invention. Therefore, the scope of the present invention should not be defined by the described embodiments, but should be determined by the technical spirit described in the claims.

40:기판 42:하부 절연층
44:드레인층 46:층간 절연층
48:게이트층 50:상부 절연층
52, 54:제1 및 제2 수직 절연층 56:수직 소스층
D1-D3:제1 내지 제3 시냅스 소자 P1, P2:제1 및 제2 필라멘트 40: substrate 42: lower insulating layer
44: drain layer 46: interlayer insulating layer
48: gate layer 50: upper insulating layer
52, 54: first and second vertical insulating layer 56: vertical source layer
D1-D3: first to third synaptic elements P1, P2: first and second filaments

Claims (10)

기판
기판 상에 형성된 드레인층
상기 드레인층 상에 구비된 게이트층
상기 기판 상에 수직으로 적층되고, 상기 드레인층 및 게이트층과 대향하는 소스층 및
상기 드레인층 및 상기 게이트층과 상기 소스층 사이에 구비되고, 서로 다른 이온 이동도를 갖는 제1 및 제2 수직 절연층을 포함하는 3단자 시냅스 소자.Board
Drain layer formed on the substrate
A gate layer provided on the drain layer
A source layer stacked vertically on the substrate and opposing the drain layer and the gate layer;
And a first terminal and a second vertical insulating layer provided between the drain layer and the gate layer and the source layer, and having different ion mobility. 제 1 항에 있어서,
상기 제1 및 제2 수직 절연층은 상기 드레인층 및 상기 게이트층의 측면을 덮는 3단자 시냅스 소자.The method of claim 1,
And the first and second vertical insulating layers cover side surfaces of the drain layer and the gate layer. 제 1 항에 있어서,
상기 제2 수직 절연층의 이온 이동도는 상기 제1 수직 절연층의 이온 이동도보다 큰 3단자 시냅스 소자.The method of claim 1,
The ion mobility of the second vertical insulating layer is a three-terminal synaptic element greater than the ion mobility of the first vertical insulating layer. 드레인층, 소스층 및 게이트층을 포함하는 3단자 시냅스 소자의 동작방법에 있어서,
상기 게이트층은 상기 드레인층 상에 구비되고,
상기 소스층은 상기 드레인층 및 게이트층과 대향하며,
상기 드레인층 및 상기 게이트층과 상기 소스층 사이에 서로 다른 이온 이동도를 갖는 제1 및 제2 수직 절연층이 구비되어 있으며,
상기 드레인층과 상기 소스층 사이에 전위차를 형성하여 상기 제1 및 제2 수직 절연층의 저항을 변화시키는 3단자 시냅스 소자의 동작방법.In the method of operating a three-terminal synaptic element comprising a drain layer, a source layer and a gate layer,
The gate layer is provided on the drain layer,
The source layer is opposite to the drain layer and the gate layer,
First and second vertical insulating layers having different ion mobility between the drain layer and the gate layer and the source layer are provided,
And forming a potential difference between the drain layer and the source layer to change the resistance of the first and second vertical insulating layers. 제 4 항에 있어서,
상기 제1 및 제2 수직 절연층에 금속이온을 포함하는 필라멘트를 형성하는 3단자 시냅스 소자의 동작방법.The method of claim 4, wherein
Method of operating a three-terminal synaptic device to form a filament containing a metal ion in the first and second vertical insulating layer. 제 5 항에 있어서,
상기 게이트층에 전압을 인가하여 상기 필라멘트의 굵기를 변화시키는 3단자 시냅스 소자의 동작방법.The method of claim 5,
And a voltage applied to the gate layer to change the thickness of the filament. 제 6 항에 있어서,
상기 게이트층에 음의 전압펄스를 1회 이상 인가하여 상기 필라멘트의 굵기를 점차 가늘게 변화시키는 3단자 시냅스 소자의 동작방법.The method of claim 6,
And applying a negative voltage pulse to the gate layer one or more times to gradually change the thickness of the filament. 제 6 항에 있어서,
상기 제1 수직 절연층에서 상기 필라멘트를 제거하는 3단자 시냅스 소자의 동작방법.The method of claim 6,
And a method of operating a three-terminal synaptic device to remove the filament from the first vertical insulating layer. 제 8 항에 있어서,
상기 제1 수직 절연층에서 상기 필라멘트를 제거한 후, 상기 게이트층에 양의 전압펄스를 인가하여 상기 제1 수직 절연층에 필라멘트를 형성하는 3단자 시냅스 소자의 동작방법.The method of claim 8,
Removing the filament from the first vertical insulating layer, and then applying a positive voltage pulse to the gate layer to form a filament in the first vertical insulating layer. 제 9 항에 있어서,
상기 게이트층에 인가되는 양의 전압펄스 수를 증가시켜 상기 제1 수직 절연층에 형성된 필라멘트의 굵기를 증가시키는 3단자 시냅스 소자의 동작방법.The method of claim 9,
And increasing the number of positive voltage pulses applied to the gate layer to increase the thickness of the filament formed in the first vertical insulating layer.
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