KR102030086B1 - 적층 인덕터 - Google Patents

Abstract

바이어스 자속(磁束)을 발생시키는 영구자석에 의해 직류 중첩 특성을 대폭 개선할 수 있고, 자성체로서 저손실의 재료를 사용할 수 있게 되어 컨버터 변환 효율의 향상도 도모할 수 있게 되는 적층 인덕터를 제공한다. 본 발명은 복수의 전기 절연성의 자성층(1) 및 도전 패턴(2)이 적층되고, 도전 패턴(2)이 적층 방향으로 순차 접속됨으로써 자성층(1) 내에 나선형으로 주회(周回)하는 코일(2)이 형성된 적층 인덕터의 외주 가장자리부와 코일(2)의 외주 가장자리부 사이에, 코일(2)에 의해 여자(勵磁)되는 자속의 방향과 반대 방향의 자속을 발생시키도록 착자(着磁)된 환형의 영구자석층(6)을, 코일의 축선 방향에서 보아, 그 내주부가 도전 패턴(2)과 중복되지 않고, 또한 도전 패턴(2)과의 사이를 막도록 배치한 적층 인덕터이다.

Description

적층 인덕터{STACKED INDUCTOR}

본 발명은 특히 고바이어스를 필요로 하는 DC-DC 컨버터용의 인덕터 등으로서 이용하기에 적합한 적층 인덕터에 관한 것이다.

최근, 전원 회로 부품의 소형화, 박형화의 요청에 따라, DC-DC 컨버터 등의 전원 회로에 사용되는 트랜스나 초크 코일로서, 적층 구조의 칩 인덕터가 개발되어 실용화되어 있다.

이러한 적층 인덕터는, 전기 절연성의 자성층과 도체 패턴이 교대로 적층되고, 상기 도체 패턴이 적층 방향으로 순차 접속됨으로써, 자성체 중에 적층 방향으로 중첩하면서 나선형으로 주회(周回)하는 코일이 형성되며, 상기 코일의 양단이 각각 인출 도체를 통해 적층체 칩 외표면으로 인출된 것이다. 여기서, 자성체로서 페라이트가 이용되고, 자성층이나 도체 패턴은, 예컨대 스크린 인쇄의 기법 등을 사용하여 형성되어 적층되어 있다.

한편, 최근 소형화를 요구하는 모바일 시장에서는, 사용되는 전원의 스위칭 주파수의 상승, 및 그 처리 성능 향상에 맞춰 인덕터에 흘리는 전류값이 증가하고 있다. 상기 페라이트는, 일반적으로 높은 주파수(수 ㎒∼수십 ㎒)에서의 손실이 적기 때문에, 높은 스위칭 주파수에서 동작하는 모바일용 전원에는 페라이트 재료를 사용한 적층 칩 인덕터는 최적이다. 또한, 칩 형상은 실장성이나 양산성이 우수하기 때문에, 모바일 시장에서는 적층 칩 인덕터가 많이 채용되어 왔다.

그러나, 일반적으로 상기 페라이트는, 자속 포화 밀도가 낮고, 직류 중첩 특성이 나쁜 경향이 있기 때문에, 최근의 모바일 시장에서의 전류 증가에 추종하는 것이 곤란해지고 있다.

이것을 해결하기 위해서, 상기 코일의 사이즈를 크게 하여, 코일 내를 흐르는 자속 밀도를 낮게 하거나, 혹은 자성 재료 그 자체를 포화되기 어려운 금속 재료로 하여 상기 적층 인덕터에 있어서 직류 중첩 특성을 향상시키는 방책이 고려되지만, 상기 코일 사이즈를 크게 하면, 적층 인덕터 전체의 대형화를 초래하여 시장 요구에 반하게 된다. 또한, 실장성이 우수한 칩 형상을 유지하고, 또한 자기 포화되기 어려운 금속 재료를 자성체로서 사용한 칩 인덕터도 등장하고 있으나, 일반적으로 금속 재료는 페라이트와 비교하면 높은 주파수에서의 손출(損出; loss)이 크고, 컨버터 용도에서는 변환 효율이 저하된다고 하는 결점이 있다.

그런데, 상기 적층 인덕터에 이용되고 있는 자성체는, 전원 동작시에 코일을 흐르는 전류로부터 여자되는 자속에 의해 포화된다. 따라서, 상기 자성체의 포화를 억제할 수 있으면, 직류 중첩 특성을 개선하는 것이 가능해진다.

그래서, 하기 특허문헌 1, 2에서는, 도 15에 보여지는 바와 같은, 자성체(20) 내에 매설된 코일(21)의 내측에 영구자석(22)을 배치하고, 코일(21)로부터 여자되는 자속(X)을 영구자석(22)이 발생하는 반대 방향의 바이어스 자속(Y)에 의해 상쇄함으로써, 자성체의 포화를 억제하여 직류 중첩 특성을 개선한 인덕턴스 소자가 제안되어 있다.

그러나, 도 15에 도시된 바와 같이 코일(21) 내에 영구자석(22)을 배치한 경우에, 자성체(20) 내에, 영구자석(22)으로부터 발생되는 상기 코일(21)에 의해 여자되는 자속(X)과 반대 방향의 자속(Y) 외에, 상기 영구자석(22) 주위에 바이어스 자속으로서 작용하지 않는 누설 자속(Z)이 발생되어 버린다. 이 때문에, 영구자석(22)으로부터의 바이어스 자속(Y)이 효과적으로 작용하지 않게 되어, 기대한 만큼의 직류 중첩 특성의 향상을 기대할 수 없다고 하는 문제점이 있었다.

특허문헌 1: 일본 특허 공개 제2002-170715호 공보 특허문헌 2: 일본 특허 공개 평성 제3-101106호 공보

본 발명은 상기 사정을 감안하여 이루어진 것으로, 바이어스 자속을 발생시키는 영구자석에 의해 직류 중첩 특성을 대폭 개선할 수 있고, 이 결과 자성체로서 저손실의 재료를 사용할 수 있게 되어 컨버터 변환 효율의 향상도 도모할 수 있게 되는 적층 인덕터를 제공하는 것을 과제로 하는 것이다.

상기 과제를 해결하기 위해서, 청구항 1에 기재된 발명은, 복수의 전기 절연성의 자성층 및 도전 패턴이 적층되고, 각각의 상기 도전 패턴이 상기 적층 방향으로 순차 접속됨으로써 상기 자성층 내에 나선형으로 주회하는 코일이 형성되며, 상기 코일의 양단부가 외주부로 인출되는 적층 인덕터에 있어서, 상기 적층 인덕터의 외주 가장자리부와 상기 코일의 외주 가장자리부 사이에, 상기 코일에 의해 여자되는 자속의 방향과 반대 방향의 자속을 발생시키도록 착자된 환형의 영구자석층을, 상기 코일의 축선 방향에서 보아, 그 내주부가 상기 도전 패턴과 중복되지 않고, 또한 상기 도전 패턴과의 사이를 막도록 배치한 것을 특징으로 하는 것이다.

청구항 2에 기재된 발명은, 복수의 전기 절연성의 자성층 및 도전 패턴이 적층되고, 각각의 상기 도전 패턴이 상기 적층 방향으로 순차 접속됨으로써 상기 자성층 내에 나선형으로 주회하는 코일이 형성되며, 상기 코일의 양단부가 외주부로 인출되는 적층 인덕터에 있어서, 상기 코일의 내부의 전면(全面)에 걸쳐, 상기 코일에 의해 여자되는 자속의 방향과 반대 방향의 자속을 발생시키도록 착자된 환형의 영구자석층을, 상기 코일의 축선 방향에서 보아, 그 외주부가 상기 도전 패턴과 중복되지 않고, 또한 상기 도전 패턴과의 사이를 막도록 배치한 것을 특징으로 하는 것이다.

또한, 청구항 3에 기재된 발명은, 청구항 1 또는 2에 기재된 발명에 있어서, 상기 축선 방향에서 보아, 상기 영구자석층과 상기 도전 패턴 사이에 간극이 형성되어 있고, 상기 간극이 상기 영구자석층과 상기 도전 패턴 사이에 개재된 환형의 전기 절연성의 비자성 패턴에 의해 막혀 있는 것을 특징으로 하는 것이다.

또한, 청구항 4에 기재된 발명은, 청구항 1 내지 3 중 어느 하나에 기재된 발명에 있어서, 상기 자성층 및 상기 영구자석층, 또는 상기 자성층 및 상기 영구자석층 및 상기 비자성 패턴은, 940℃ 이하의 온도에서 일괄 소성 가능한 재료로 이루어지는 것을 특징으로 하는 것이다.

상기 청구항 4에 기재된 발명에 있어서, 청구항 5에 기재된 발명은, 상기 자성층으로서 Ni-Zn 페라이트계 재료를 이용하고, 상기 비자성 패턴으로서 Zn 페라이트계 재료를 이용하며, 상기 영구자석층으로서 Ba 페라이트 분체 또는 Sr 페라이트 분체에 Bi₂O₃ 및 SiO₂를 첨가한 저온 소결 자석 재료를 이용한 것을 특징으로 하는 것이다.

청구항 1 내지 5 중 어느 하나에 기재된 발명에 있어서는, 영구자석층을, 축선 방향에서 보아, 코일 외측 또는 코일 내부의 전면에 걸쳐 배치하고 있기 때문에, 도 15에 도시된 영구자석과 같은, 바이어스 자속(Y)으로서 작용하지 않는 반대 방향의 누설 자속(Z)을 발생시키는 일이 없다. 이 결과, 상기 영구자석층에 의해, 직류 중첩 특성을 대폭 개선할 수 있다. 또한, 자성체(자성층)로서, 비교적 포화되기 쉬우나 저손실의 재료를 이용할 수 있기 때문에, 컨버터 변환 효율의 향상도 도모할 수 있게 된다.

또한, 청구항 4에 기재된 발명과 같이, 상기 자성층, 영구자석층, 비자성 패턴으로서, 940℃ 이하의 온도에서 일괄 소성 가능한 재료를 이용하면, 적층체를 940℃ 이하의 온도에서 저온 소결하여 일체화한 후에, 영구자석층을 착자함으로써, 용이하게 제조할 수 있다.

구체적으로는, 청구항 5에 기재된 발명과 같이, 상기 자성층으로서 Ni-Zn 페라이트계 재료를 이용하고, 상기 비자성 패턴으로서 Zn 페라이트계 재료를 이용하며, 상기 영구자석층으로서 Ba 페라이트 분체 또는 Sr 페라이트 분체에 Bi₂O₃ 및 SiO₂를 첨가한 저온 소결 자석 재료를 이용하는 것이 적합하다.

도 1은 본 발명의 적층 인덕터의 제1 실시형태를 도시한 전체의 사시도이다.
도 2는 도 1의 적층 인덕터를 제조하기 위한 적층체를 도시한 분해 사시도이다.
도 3은 도 1의 적층 인덕터를 도시한 것으로, 도 3의 (a)는 평단면도, 도 3의 (b)는 종단면도이다.
도 4는 제1 실시형태의 제1 변형예를 도시한 주요부의 종단면도이다.
도 5는 제2 변형예를 도시한 종단면도이다.
도 6은 제3 변형예를 도시한 것으로, 도 6의 (a)는 평단면도, 도 6의 (b)는 종단면도이다.
도 7은 본 발명의 적층 인덕터의 제2 실시형태를 도시한 것으로, 도 7의 (a)는 평단면도, 도 7의 (b)는 종단면도이다.
도 8은 제2 실시형태의 제1 변형예를 도시한 것으로, 도 8의 (a)는 평단면도, 도 8의 (b)는 종단면도이다.
도 9는 제2 실시형태의 제2 변형예를 도시한 것으로, 도 9의 (a)는 평단면도, 도 9의 (b)는 종단면도이다.
도 10은 제2 실시형태의 제3 변형예를 도시한 것으로, 도 10의 (a)는 평단면도, 도 10의 (b)는 종단면도이다.
도 11은 제1 실시형태에 나타낸 적층 인덕터와 비교예의 적층 인덕터와의 직류 중첩 특성을 비교한 실시예의 결과를 도시한 도면이다.
도 12는 제2 실시형태에 나타낸 적층 인덕터와 비교예의 적층 인덕터와의 직류 중첩 특성을 비교한 실시예의 결과를 도시한 도면이다.
도 13은 제1 실시형태에 나타낸 적층 인덕터와, 영구자석과 내부 도체를 중복시킨 비교예의 적층 인덕터와의 직류 중첩 특성을 비교한 실시예의 결과를 도시한 도면이다.
도 14는 제2 실시형태에 나타낸 적층 인덕터와, 영구자석과 내부 도체를 중복시킨 비교예의 적층 인덕터와의 직류 중첩 특성을 비교한 실시예의 결과를 도시한 도면이다.
도 15는 종래의 자석이 들어 있는 적층 인덕터를 도시한 종단면도이다.

(제1 실시형태)

도 1 내지 도 3은 본 발명에 따른 적층 인덕터의 제1 실시형태를 도시한 것이고, 도 4 내지 도 6은 각각 그 제1∼제3 변형예를 도시한 것이다.

도 1 내지 도 3에 도시된 바와 같이, 이 적층 인덕터는, 복수의 전기 절연성의 자성층(1) 및 도전 패턴(2)이 적층되고, 각 층의 도전 패턴(2)이 적층 방향으로 순차 접속됨으로써, 자성층(1)에 의해 구성되는 자성체 내에 있어서 나선형으로 주회(周回)하는 코일(2)이 형성되며, 코일(2)의 양단부가 외주부로 인출되어 외부 전극(3)에 접속된 직육면체 형상의 것으로, 외부 전극(3)이 도시되지 않은 회로 기판의 랜드부에 접속됨으로써, 면 실장되는 것이다.

여기서, 상기 적층 방향으로 인접하는 도전 패턴(2) 사이에는, 도전 패턴(2)의 형상에 대응한 형상을 갖는 전기 절연성의 비자성 패턴(4)이 배치되고, 또한 적층 방향의 중간 위치에, 비자성 패턴(4)을 대신하여 자기 갭이 되는 전기 절연성의 비자성층(5)이 전면에 걸쳐 1층 배치되어 있다.

그리고, 이 실시형태 및 그 제1∼제3 변형예에 따른 적층 인덕터에 있어서는, 코일(2)의 축선 방향에서 보아, 이 적층 인덕터의 외주 가장자리부[즉 자성층(1)의 외주 가장자리부]와 코일(2)의 외주 가장자리부 사이에 전면에 걸쳐, 상기 코일(2)에 의해 여자되는 자속의 방향과 반대 방향의 자속을 발생시키도록 착자된 영구자석층(6)이 배치되어 있다.

즉, 본 실시형태의 적층 인덕터에 있어서는, 도 3에 도시된 바와 같이, 적층 방향의 양단에 위치하는 도전 패턴(2)의 상측 및 하측에 인접하여, 각각 환형의 영구자석층(6)이 배치되어 있다. 또한, 영구자석층(6)은, 상기 축선 방향에서 보아 코일(2)과 중복되지 않도록, 그 안치수가 도전 패턴(2)의 바깥 치수와 동일하게 되도록 형성되어 있다.

상기 구성으로 이루어지는 적층 인덕터(1)를 제조하기 위해서는, 도 2 및 도 3의 (a)와 도 3의 (b)에 도시된 바와 같이, 먼저 스크린 인쇄법 등에 의해 전기 절연재의 Ni-Zn계 페라이트재 페이스트를 인쇄함으로써 자성층(1)을 형성하고, 이 자성층(1) 상에, Ba 페라이트 분체 또는 Sr 페라이트 분체에 Bi₂O₃ 또는 SiO₂를 첨가한 저온 소결 자석 재료 페이스트를 인쇄하여 영구자석층(6)을 형성하며, 이 영구자석층(6)을 제외한 부분에 자성층(1)을 인쇄한다. 한편, 도 2는 일 평면에 4개의 적층 인덕터를 동시에 제조하는 경우를 도시한 것이다.

계속해서, 이 영구자석층(6)을 형성한 층 위에, 도전 패턴(2)을 인쇄하고, 마찬가지로 상기 도전 패턴(2)을 제외한 부분에 자성층(1)을 인쇄한 후에, 도전 패턴(2) 상에, 상기 도전 패턴(2)의 형상에 대응한 형상으로 전기 절연성의 Zn 페라이트재를 인쇄하여 비자성 패턴(4)을 형성하고, 이를 제외한 부분에 자성층(2)을 형성한다.

이렇게 해서, 도 3의 (b)에 도시된 바와 같이, 자성층(1) 중에 도전 패턴(2)과 비자성 패턴(4)을 교대로 적층하고, 그 적층 방향 양단부에 영구자석층(6)을 배치하며, 적층 방향의 중간 위치에 있어서는, 비자성 패턴(4)과 동일한 전기 절연성의 Zn 페라이트재 페이스트를 전면에 걸쳐 인쇄하여 비자성층(5)을 형성한다. 이와 병행하여, 상하의 도전 패턴(2) 사이를, 비아홀(via hole) 등을 이용하여 전기적으로 접속한다.

계속해서, 얻어진 적층체를, 940℃ 이하의 온도, 구체적으로는 약 900℃에서 일괄 소성하여 일체화한 후에, 영구자석층(6)을 코일(2)에 의해 여자되는 자속의 방향과 반대 방향의 자속을 발생시키도록 착자함으로써, 도 1에 도시된 적층 인덕터를 제조할 수 있다. 한편, 도 2에 도시된 경우에는, 각각 적층 인덕터를 구성하는 4개의 적층체로 절단한 후에, 각 적층체를 소결한다.

또한, 도 4는 본 실시형태의 제1 변형예를 도시한 것으로, 이 적층 인덕터가 도 1 내지 도 3에 도시된 것과 상이한 점은, 적층 방향에서의 영구자석층(6)과 도전 패턴(2) 사이에, 도전 패턴(2) 사이에 형성한 비자성 패턴(4)과 동일한 Zn 페라이트재로 이루어지는 비자성 패턴(7)을 형성한 것에 있다. 이 비자성 패턴(7)은, 도 4에 도시된 바와 같이 영구자석층(6)의 안치수가 도전 패턴(2)의 바깥 치수와 동일한 경우, 혹은 상기 축선 방향에서 보아 영구자석층(6)과 도전 패턴(2) 사이에 간극이 형성되어 있는 경우에, 상기 간극을 막는 치수로 형성되어 있다.

또한, 도 5는 본 실시형태의 제2 변형예를 도시한 것으로, 이 적층 인덕터는, 제1 실시형태에 있어서, 도전 패턴(2) 사이에 배치되어 절연층으로서 이용된 비자성 패턴(4)을 대신하여, 자성체의 투자율(透磁率)의 1/4 이하의 투자율을 갖는 자성층(8)을, 상기 도전 패턴(2) 사이에 있어서 전면에 걸쳐 배치한 것이다.

또한, 도 6은 본 실시형태의 제3 변형예를 도시한 것이다.

이 적층 인덕터에 있어서는, 적층 인덕터의 외주 가장자리부[즉 자성층(1)의 외주 가장자리부]와 코일(2)의 외주 가장자리부 사이의 전면에, 2층에 걸쳐 영구자석층(6)이 배치되어 있다. 여기서, 영구자석층(6)은, 비자성 패턴(4)이 형성되어 있는 층과, 그 하방에 인접하여 도전 패턴(2)이 형성되어 있는 층에 배치되어 있다.

그리고, 영구자석층(6)은, 비자성 패턴(4)이 형성되어 있는 층에 있어서는, 그 내주 가장자리가 비자성 패턴(4)의 외주 가장자리와 접하도록 형성되고, 또한 도전 패턴(2)이 형성되어 있는 층에 있어서는, 그 내주 가장자리가 도전 패턴(2)의 외주 가장자리와 접하도록 형성되어 있다.

(제2 실시형태)

도 7은 본 발명에 따른 적층 인덕터의 제2 실시형태를 도시한 것이고, 도 8 내지 도 10은 그 제1∼제3 변형예를 도시한 것이다. 한편, 이하, 도 1 내지 도 6에 도시된 것과 동일 구성 부분에 대해서는, 동일 부호를 붙이고 그 설명을 간략화한다.

이들 적층 인덕터에 있어서는, 코일(2)의 축선 방향에서 보아, 코일(2)의 내부의 전면에 걸쳐, 코일(2)에 의해 여자되는 자속의 방향과 반대 방향의 자속을 발생시키도록 착자된 영구자석층(6)이 배치되어 있다.

즉, 제2 실시형태의 적층 인덕터에 있어서는, 도 7에 도시된 바와 같이, 적층 방향의 도면 중 최상부의 도전 패턴(2)의 상측의 층에, 도전 패턴(2) 사이에 형성한 비자성 패턴(4)과 동일한 Zn 페라이트재로 이루어지는 환형의 비자성 패턴(7)이 코일(2) 내로 연장되도록 형성되고, 이 비자성 패턴(7)의 상층에, 사각 형상의 영구자석층(6)이 배치되어 있다. 여기서, 영구자석층(6)은, 상기 축선 방향에서 보아 코일(2)과 중복되지 않도록, 그 바깥 치수가 도전 패턴(2)의 안치수와 동일하게 되도록 형성되어 있다.

도 8은 상기 구성으로 이루어지는 적층 인덕터의 제1 변형예를 도시한 것으로, 이 적층 인덕터에 있어서는, 상기 영구자석층(6)에 더하여, 또한 적층 방향의 도면 중 최하부의 도전 패턴(2)의 하측의 층에, 동일한 환형의 비자성 패턴(7)이 코일(2) 내로 연장되도록 형성되고, 이 비자성 패턴(7)의 하층에, 사각 형상의 영구자석층(6)이 배치되어 있다. 이 영구자석층(6)도, 상기 축선 방향에서 보아 코일(2)과 중복되지 않도록, 그 바깥 치수가 도전 패턴(2)의 안치수와 동일하게 되도록 형성되어 있다.

계속해서, 도 9는 제2 변형예를 도시한 것으로, 이 적층 인덕터는, 적층 방향의 도면 중 최상부의 도전 패턴(2)의 내부에, 사각 형상의 영구자석층(6)이 배치되어 있다. 이 영구자석층(6)은, 상기 도전 패턴(2)과 동일한 층으로 형성된 것으로, 상기 축선 방향에서 보아 코일(2)과 중복되지 않도록, 또한 간극을 형성하지 않도록, 그 바깥 치수가 도전 패턴(2)의 안치수와 동일하게 되도록 형성되어 있다.

또한, 도 10에 도시된 제3 변형예에 따른 적층 인덕터에 있어서는, 도 9에 도시된 영구자석층(6)의 바깥 치수가, 도전 패턴(2)의 안치수보다 작은 사각 형상으로 형성되고, 도전 패턴(2)과 영구자석층(6) 사이에, 코일(2)의 축선 방향에서 보아 양자 사이를 막는 환형의 비자성 패턴(7)이 형성되어 있다.

이상의 구성으로 이루어지는 제1 및 제2 실시형태 및 이들의 변형예에 나타낸 적층 인덕터에 의하면, 영구자석층(6)을, 축선 방향에서 보아, 코일(2)의 외측 또는 코일(2) 내부를 막도록 배치하고 있기 때문에, 도 15에 도시된 영구자석과 같은, 바이어스 자속(Y)으로서 작용하지 않는 반대 방향의 누설 자속(Z)을 발생시키는 일이 없다. 이 결과, 영구자석층(6)에 의해, 직류 중첩 특성을 대폭 개선할 수 있다. 환언하면, 자성체(자성층)(1)로서, 비교적 포화되기 쉬우나 저손실의 재료를 이용할 수 있기 때문에, 컨버터 변환 효율의 향상도 도모할 수 있게 된다.

또한, 자성층(1)으로서 Ni-Zn 페라이트계 재료를 이용하고, 비자성 패턴(4, 7)으로서 Zn 페라이트계 재료를 이용하며, 영구자석층(6)으로서 Ba 페라이트 분체 또는 Sr 페라이트 분체에 Bi₂O₃ 및 SiO₂를 첨가한 저온 소결 자석 재료를 이용하고 있기 때문에, 제조시에 약 900℃의 온도에서 일괄 소성한 후에, 영구자석층(6)을 착자함으로써, 용이하게 제조할 수 있다.

실시예

본 발명에 따른 적층 인덕터의 효과를 검증하기 위해서, 시뮬레이션에 의해 본 발명의 적층 인덕터와 비교예의 적층 인덕터에서의 직류 중첩 특성을 구하여 비교하였다.

한편, 본 발명의 적층 인덕터 및 비교예의 적층 인덕터 모두, 칩 사이즈는 2.5×2.0×1.0 ㎜, 내부 도체의 감김수는 5턴, 내부 도체의 막 두께는 120 ㎛, 내부 도체 사이의 절연층 두께는 15 ㎛로 하였다.

먼저, 도 11은 제1 실시형태 및 제1 변형예에 나타낸 구성을 갖는 적층 인덕터 (1), (2)와, 영구자석층과 내부 도체 사이에 50 ㎛의 간극을 형성한 비교예의 적층 인덕터 (3)과의 직류 중첩 특성을 비교한 것이다. 도 11로부터 명백한 바와 같이, 상기 비교예의 적층 인덕터 (3)에 대해, 축선 방향에서 보아 영구자석층과 내부 도체가 접하도록 배치한 적층 인덕터 (1) 쪽이 직류 중첩 특성이 우수하다.

또한, 영구자석층과 내부 도체 사이에 간극을 형성한 경우에 있어서도, 상기 간극을 비자성 패턴에 의해 막은 적층 인덕터 (2)에 의하면, 상기 적층 인덕터 (1)과 동등한 직류 중첩 특성이 얻어진다.

계속해서, 도 12는 제2 실시형태의 제2 변형예 및 제3 변형예에 나타낸 구성을 갖는 적층 인덕터 (4), (5)와, 내부 도체와 그 내부에 배치한 영구자석 사이에 50 ㎛의 간극을 형성한 비교예의 적층 인덕터 (6)과의 직류 중첩 특성을 비교한 것이다. 도 12에 보여지는 직류 중첩 특성의 시뮬레이션 결과에 있어서도, 본 발명에 따른 적층 인덕터 (4), (5)는 비교예의 적층 인덕터 (6)보다 특성이 우수하다.

다음으로, 도 13은 상기 적층 인덕터 (1)과, 영구자석층과 내부 도체를 코일의 축선 방향에서 보아 150 ㎛ 중복시킨 비교예의 적층 인덕터 (7)과의 직류 중첩 특성을 비교한 것이다. 도 13으로부터, 본 발명에 따른 적층 인덕터 (1)에 대해, 영구자석층과 내부 도체를 중복시킨 비교예의 적층 인덕터 (7)은, 직류 중첩 특성이 현저히 열화하는 것을 알 수 있다.

또한, 도 14는 상기 적층 인덕터 (4)와, 내부 도체 내에 배치한 영구자석층과 내부 도체를 코일의 축선 방향에서 보아 150 ㎛ 중복시킨 비교예의 적층 인덕터 (8)과의 직류 중첩 특성을 비교한 것이다. 도 14로부터, 본 발명에 따른 적층 인덕터 (4)에 대해, 영구자석층과 내부 도체를 중복시킨 비교예의 적층 인덕터 (8)은, 특히 초기값의 저하가 크고, 따라서 도 13에 도시된 결과와 마찬가지로, 상기 축선 방향에서 보아 영구자석층을 내부 도체에 중복시키는 구조가 바람직하지 않은 것을 알 수 있다.

바이어스 자속을 발생시키는 영구자석에 의해 직류 중첩 특성을 대폭 개선할 수 있고, 자성체로서 저손실의 재료를 사용할 수 있게 되어 컨버터 변환 효율의 향상도 도모할 수 있게 되는 적층 인덕터를 제공할 수 있다.

1: 자성층 2: 도전 패턴(코일)
3: 외부 전극 4, 5, 7, 8: 비자성 패턴
6: 영구자석층

Claims (5)

1. 복수의 전기 절연성의 자성층 및 도전 패턴이 적층되고, 각각의 상기 도전 패턴이 상기 적층 방향으로 순차 접속됨으로써 상기 자성층 내에 나선형으로 주회(周回)하는 코일이 형성되며, 상기 코일의 양단부가 외주부로 인출되는 적층 인덕터에 있어서,
   상기 적층 인덕터의 외주 가장자리부와 상기 코일의 외주 가장자리부 사이에, 상기 코일에 의해 여자(勵磁)되는 자속의 방향과 반대 방향의 자속을 발생시키도록 착자(着磁)된 환형의 영구자석층을, 상기 코일의 축선 방향에서 보아, 그 내주부가 상기 도전 패턴과 중복되지 않고, 또한 상기 도전 패턴과의 사이를 막도록 배치한 것을 특징으로 하는 적층 인덕터.
2. 복수의 전기 절연성의 자성층 및 도전 패턴이 적층되고, 각각의 상기 도전 패턴이 상기 적층 방향으로 순차 접속됨으로써 상기 자성층 내에 나선형으로 주회하는 코일이 형성되며, 상기 코일의 양단부가 외주부로 인출되는 적층 인덕터에 있어서,
   상기 코일의 내부의 전면(全面)에 걸쳐, 상기 코일에 의해 여자되는 자속의 방향과 반대 방향의 자속을 발생시키도록 착자된 환형의 영구자석층을, 상기 코일의 축선 방향에서 보아, 그 외주부가 상기 도전 패턴과 중복되지 않고, 또한 상기 도전 패턴과의 사이를 막도록 배치하고, 또한 상기 축선 방향에서 보아, 상기 영구자석층과 상기 도전 패턴 사이에 간극이 형성되어 있고, 상기 간극이 상기 영구자석층과 상기 도전 패턴 사이에 개재된 환형의 전기 절연성의 비자성 패턴에 의해 막혀 있는 것을 특징으로 하는 적층 인덕터.
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