KR102034221B1 - 클록 신호 발생부를 포함하는 반도체 장치 - Google Patents

Abstract

본 발명은 스트로브 신호로부터 안정적으로 클록 신호를 생성하는 반도체 장치를 제공한다. 본 발명에 따른 반도체 장치는 프로세서, 제 1 스트로브 신호 및 제 2 스트로브 신호를 전달받아 프로세서에 제공될 클럭 신호를 생성하는 클록 신호 발생부 및 적어도 하나의 데이터 신호를 수신하여 프로세서에 제공하는 데이터 수신부를 포함하되, 클록 신호 발생부는 제 1 입력 단자의 전압과 제 2 입력 단자의 전압을 비교하고, 비교 결과에 따라 논리 하이 또는 논리 로우를 출력하는 스트로브 비교기, 제 1 스트로브 신호가 전달되는 제 1 신호 라인과 제 2 스트로브 신호가 전달되는 제 2 신호 라인 중 어느 하나를 선택적으로 제 1 입력 단자에 연결하는 제 1 스위치, 데이터 수신부로부터 레퍼런스 전압이 전달되는 레퍼런스 라인을 선택적으로 제 2 입력 단자에 연결하는 제 2 스위치 및 제 1 신호 라인의 전압 또는 제 2 신호 라인의 전압을 풀업시키거나 풀다운 시키는 전압 안정 회로를 포함한다.

Description

클록 신호 발생부를 포함하는 반도체 장치{SEMICONDUCTOR DEVICE INCLUDING RECEIVER FOR DIFFERENTAIL SIGNAL}

본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 차동 신호를 수신하여 클록 신호를 발생하는 클록 신호 발생부를 포함하는 반도체 장치에 관한 것이다.

반도체 장치의 구동 방식의 하나로서, 컨트롤러로부터 전송되는 외부 클록 신호(이하, 스트로브 신호라 함)를 사용하여 내부 클록 신호(이하, 클록 신호라 함)를 발생시키고, 발생된 클록 신호에 따라 수신된 데이터를 판독하는 방법이 널리 사용되고 있다. 특히, 이때 외부의 전기적 간섭 현상을 최소화하기 위해 스트로브 신호로서 차동 신호를 이용하는 방식이 사용된다.

이처럼, 차동 신호를 스트로브 신호로서 사용하는 방법은 외부의 전기적 간섭에는 유리하나, 전송 오류로 차동 신호를 구성하는 두 신호의 레벨이 동일하게 될 때는, 수신된 스트로브 신호를 판독하지 못하는 단점이 있다. 또한, 일반적으로 스트로브 신호로서 하이 임피던스 신호가 전송되는 경우에도, 수신된 스트로브 신호를 정상적으로 판독하지 못할 수 있다. 이러한, 하이 임피던스 수신의 경우에 대비하여, 스트로브 신호를 위크 풀업/풀다운하는 기술이 사용되고 있으나, 위크 풀업/풀다운 방식은 상대적으로 반응 속도가 느려 고주파수 신호의 풀업/풀다운에 부적합한 단점이 있다.

본 발명의 목적은 스트로브 신호로서 하이 임피던스 신호가 수신되어도 정상적으로 클록 신호를 발생할 수 있는 반도체 장치를 제공하는 데 있다.

본 발명의 다른 목적은 전송 오류에 의해 동일한 레벨의 차동 신호가 스트로브 신호로서 전송되는 경우에도, 정상적으로 클록 신호를 발생할 수 있는 반도체 장치를 제공하는 데 있다.

본 발명의 또 다른 목적은 다양한 인터페이스 방식의 스트로브 신호에 대응할 수 있는 반도체 장치를 제공하는 데 있다.

본 발명에 따른 반도체 장치는 프로세서; 제 1 스트로브 신호 및 제 2 스트로브 신호를 전달받아 상기 프로세서에 제공될 클럭 신호를 생성하는 클록 신호 발생부; 및 적어도 하나의 데이터 신호를 수신하여 상기 프로세서에 제공하는 데이터 수신부를 포함하되, 상기 클록 신호 발생부는 제 1 입력 단자의 전압과 제 2 입력 단자의 전압을 비교하고, 상기 비교 결과에 따라 논리 하이 또는 논리 로우를 출력하는 스트로브 비교기; 상기 제 1 스트로브 신호가 전달되는 제 1 신호 라인과 상기 제 2 스트로브 신호가 전달되는 제 2 신호 라인 중 어느 하나를 선택적으로 상기 제 1 입력 단자에 연결하는 제 1 스위치; 상기 데이터 수신부로부터 레퍼런스 전압이 전달되는 레퍼런스 라인을 선택적으로 상기 제 2 입력 단자에 연결하는 제 2 스위치; 및 상기 제 1 신호 라인의 전압 또는 상기 제 2 신호 라인의 전압을 풀업시키거나 풀다운 시키는 전압 안정 회로를 포함한다.

실시 예로서, 상기 스트로브 비교기는 상기 제 1 입력 단자 및 상기 제 2 입력 단자의 전압 차가 소정의 값 이상일 때 논리 하이 또는 논리 로우를 출력한다.

실시 예로서, 상기 전압 안정 회로는 상기 제 1 신호 라인의 전압 또는 상기 제 2 신호 라인의 전압 중 적어도 하나를 소정의 풀업 저항으로 풀업시키거나 소정의 풀다운 저항으로 풀다운시키는 터미네이션 풀업/풀다운 부를 포함하되, 상기 터미네이션 풀업/풀다운부는 상기 제 1 신호 라인에 풀업 전압을 전달하기 위한 풀업 스위치를 포함한다.

실시 예로서, 상기 터미네이션 풀업/풀다운부는 상기 제 1 신호 라인에 풀다운 전압을 전달하기 위한 풀다운 스위치를 더 포함하되, 상기 풀업 스위치 및 상기 풀다운 스위치는 서로 상보적으로 턴-온 된다.

실시 예로서, 상기 제 2 스위치는 상기 레퍼런스 라인이 상기 제 2 입력 단자에 연결되지 않을 때, 상기 제 2 신호 라인을 상기 제 2 입력 단자에 연결한다.

실시 예로서, 상기 제 1 스위치는 상기 제 2 신호 라인이 상기 제 2 입력 단자에 연결될 때, 상기 제 1 신호 라인을 상기 제 1 입력 단자에 연결한다.

실시 예로서, 상기 터미네이션 풀업/풀다운부는 상기 제 2 신호 라인에 풀업 전압을 전달하기 위한 다른 풀업 스위치를 더 포함한다.

실시 예로서, 상기 전압 안정 회로는 상기 프로세서로부터의 제어 신호에 응답하여 상기 풀업 스위치 및 상기 다른 풀업 스위치의 턴-온/오프를 제어한다.

실시 예로서, 상기 전압 안정 회로는 상기 제 1 신호 라인의 전압 또는 상기 제 2 신호 라인의 전압을 상기 소정의 풀업 저항과 크기가 다른 위크 풀업 저항으로 풀업시키거나, 상기 소정의 풀다운 저항과 크기가 다른 위크 풀다운 저항으로 풀다운시키는 위크 풀업/풀다운부를 더 포함한다.

실시 예로서, 상기 전압 안정 회로는 소정의 동작 모드에 따라 상기 터미네이션 풀업/풀다운부와 상기 위크 풀업/풀다운부 중 어느 하나를 이용하여 상기 제 1 신호 라인의 전압 또는 상기 제 2 신호 라인의 전압을 풀업시키거나 풀다운시킨다.

실시 예로서, 상기 클록 신호 발생부는 상기 스트로브 비교기의 출력을 버퍼링하여 상기 프로세서에 상기 클록 신호로서 제공하는 스트로브 버퍼를 더 포함한다.

실시 예로서, 상기 프로세서는 상기 클럭 신호에 따라 상기 데이터 수신부로부터 제공되는 데이터 신호를 샘플링한다.

본 발명에 따른 반도체 장치는 프로세서; 제 1 스트로브 신호 및 제 2 스트로브 신호를 전달받아 상기 프로세서에 제공될 클럭 신호를 생성하는 클록 신호 발생부; 및 적어도 하나의 데이터 신호를 수신하여 상기 프로세서에 제공하는 데이터 수신부를 포함하되, 상기 클록 신호 발생부는 제 1 입력 단자의 전압과 제 2 입력 단자의 전압을 비교하고, 상기 비교 결과에 따라 논리 하이 또는 논리 로우를 출력하는 스트로브 비교기; 상기 제 1 스트로브 신호가 전달되는 제 1 신호 라인과 상기 데이터 수신부로부터 레퍼런스 전압이 전달되는 레퍼런스 라인 중 어느 하나를 선택적으로 상기 제 1 입력 단자에 연결하는 제 1 스위치; 상기 제 2 스트로브 신호가 전달되는 제 2 신호 라인과 상기 레퍼런스 라인 중 어느 하나를 선택적으로 상기 제 2 입력 단자에 연결하는 제 2 스위치; 상기 제 1 신호 라인의 전압 또는 상기 제 2 신호 라인의 전압을 풀업시키거나 풀다운 시키는 전압 안정 회로를 포함한다.

실시 예로서, 상기 클록 신호 발생부는 상기 레퍼런스 라인이 상기 제 1 입력 단자 및 상기 제 2 입력 단자 중 어느 한 단자에만 연결되도록 상기 제 1 스위치 및 상기 제 2 스위치를 제어한다.

실시 예로서, 상기 전압 안정 회로는 풀업 저항 또는 풀다운 저항의 크기가 서로 다른 복수의 풀업/풀다운부를 포함하고, 소정의 동작 모드에 따라 상기 복수의 풀업/풀다운부 중 어느 하나를 이용하여 상기 제 1 신호 라인의 전압 또는 상기 제 2 신호 라인의 전압을 풀업시키거나 풀다운시킨다.

본 발명에 따른 반도체 장치는 스트로브 신호로서 하이 임피던스 신호가 수신되어도 정상적으로 클록 신호를 발생할 수 있다. 또한, 본 발명에 따른 반도체 장치는 전송 오류에 의해 동일한 레벨의 차동 신호가 스트로브 신호로서 전송되는 경우에도 정상적으로 클록 신호를 발생할 수 있다. 또한, 본 발명에 따른 반도체 장치는 다양한 인터페이스 방식의 스트로브 신호에 대응할 수 있다.

도 1은 본 발명에 따른 반도체 장치를 포함하는 반도체 시스템을 나타내는 도면이다.
도 2는 도 1에 도시된 제 2 반도체 장치(1200)의 구체적인 구성을 도시한 블록도이다.
도 3은 프로세서(1250)가 클록 신호(CLK)에 따라 데이터 신호(DATA)를 샘플링하는 방법을 설명하는 타이밍도이다.
도 4는 일반적인 클록 신호 발생부의 동작을 설명하기 위한 도면이다.
도 5는 본 발명에 따른 클록 신호 발생부를 나타내는 회로도이다.
도 6은 도 5에 도시된 클록 신호 발생기(1230)의 일 실시 예를 나타내는 도면이다.
도 7은 도 6에 도시된 클록 신호 발생기(1230)의 동작을 설명하기 위한 타이밍도이다.
도 8은 도 5에 도시된 클록 신호 발생기(1230)의 다른 실시 예를 나타내는 도면이다.
도 9는 도 8에 도시된 클록 신호 발생기(1230)의 동작을 설명하기 위한 타이밍도이다.
도 10은 도 5에 도시된 클록 신호 발생기(1230)의 또 다른 실시 예를 나타내는 도면이다.
도 11은 도 10에 도시된 클록 신호 발생기(1230)의 동작을 설명하기 위한 타이밍도이다.
도 12는 도 5에 도시된 클록 신호 발생기(1230)의 또 다른 실시 예를 나타내는 도면이다.
도 13은 도 12에 도시된 클록 신호 발생기(1230)의 동작을 설명하기 위한 타이밍도이다.
도 14는 본 발명에 따른 반도체 메모리 장치를 포함하는 반도체 메모리 시스템의 응용 예를 보여주는 블록도이다.

앞의 일반적인 설명 및 다음의 상세한 설명들은 모두 청구된 발명의 부가적인 설명을 제공하기 위한 예시적인 것이다. 그러므로 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해 질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.

본 명세서에서, 어떤 부분이 어떤 구성요소를 포함한다고 언급되는 경우에, 이는 그 외의 다른 구성요소를 더 포함할 수도 있다는 것을 의미한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.

도 1은 본 발명에 따른 반도체 장치를 포함하는 반도체 시스템을 나타내는 도면이다. 도 1을 참조하면, 반도체 시스템(1000)은 제 1 반도체 장치(1100) 및 제 2 반도체 장치(1200)를 포함한다. 제 2 반도체 장치(1200)는 본 발명에 따른 클록 신호 발생부(1230)를 포함한다. 단, 이는 예시적인 것으로서, 제 1 반도체 장치(1100)도 클록 신호 발생부(1230)와 동일한 구성을 포함할 수 있다.

제 1 반도체 장치(1100)는 반도체 시스템(1000)에서 마스터 장치로서 동작한다. 제 1 반도체 장치(1100)는 제 2 반도체 장치(1200)에 데이터(DATA) 및 스트로브 신호(ST)를 제공한다. 여기서, 데이터(DATA)는 제 2 반도체 장치(1200)의 동작을 제어하기 위한 커맨드를 포함할 수 있다. 스트로브 신호(ST)는 제 1 반도체 장치(1100)로부터 전송되는 데이터(DATA)의 샘플링 타이밍을 판단하기 위한 신호이다. 본 발명에서, 제 1 반도체 장치(1100)는 차동 신호로서 스트로브 신호(ST)를 제 2 반도체 장치(1200)에 제공한다.

제 2 반도체 장치(1200)는 반도체 시스템(1000)에서 슬레이브 장치로서 동작한다. 제 2 반도체 장치(1200)는 제 1 반도체 장치(1100)로부터 전송되는 스트로브 신호(ST)를 수신하여 클록 신호를 생성한다. 그리고, 생성된 클록 신호에 따라, 제 1 반도체 장치(1100)로부터 전송되는 데이터(DATA)를 샘플링한다. 샘플링된 데이터를 기준으로 제 1 반도체 장치(1100)로부터 전송되는 데이터(DATA)의 비트 정보를 판단한다.

본 발명에서, 제 2 반도체 장치(1200)는 스트로브 단자(1210)를 통해 전달되는 차동 신호를 스트로브 신호(ST)로서 수신한다. 이때, 스트로브 신호(ST)로서 수신되는 차동 신호는 제 1 및 제 2 스트로브 신호를 포함할 수 있다. 따라서, 스트로브 단자(1210)는 적어도 두 개의 수신 단자를 포함한다. 수신된 스트로브 신호(ST)는 클록 신호 발생부(1230)에 제공되어, 클록 신호를 생성하는데 이용된다. 구체적으로, 클록 신호 발생부(1230)는 스트로브 신호(ST)로서 수신된 차동 신호(제 1 및 제 2 스트로브 신호)의 차분 값에 따라 논리 하이('1') 또는 논리 로우('0')를 클록 신호로서 발생한다. 이때, 클록 신호 발생부(1230)는 수신되는 제 1 및 제 2 스트로브 신호의 레벨 차가 불분명한 경우에도, 논리 하이('1') 또는 논리 로우('0')를 클록 신호로서 발생하기 위한 전압 안정 회로를 포함한다.

예를 들어, 제 1 및 제 2 스트로브 신호 각각에 또는 어느 하나에 하이 임피던스 신호가 수신되는 경우, 제 1 및 제 2 스트로브 신호의 레벨 차가 너무 작아서 정상적으로 클록 신호를 발생되지 못할 수 있다. 이때, 클록 신호 발생부(1230)는 전압 안정 회로를 이용하여 수신되는 제 1 및 제 2 스트로브 신호 중 적어도 하나의 신호를 논리 하이로 풀업하거나 논리 로우로 풀다운한다. 그리고, 클록 신호 발생부(1230)는 풀업 또는 풀다운된 신호를 참조하여 정상적으로 클록 신호를 발생한다.

또는, 스트로브 신호(ST)로서 동일한 레벨을 갖는 두 개의 신호가 수신되는 경우에도, 동일하게 두 신호의 레벨 차가 너무 작아서 정상적으로 클록 신호가 발생되지 못할 수 있다. 이때, 클록 신호 발생부(1230)는 수신되는 두 개의 신호 중 적어도 하나의 신호를 레퍼런스 전압과 대비함으로써, 정상적으로 클록 신호를 발생한다.

또한, 본 발명에서, 클록 신호 발생부(1230)는 제 1 또는 제 2 스트로브 신호를 풀업할 때, 서로 다른 크기의 풀업 저항을 통해 제 1 또는 제 2 스트로브 신호를 풀업할 수 있다. 예를 들어, 클록 신호 발생부(1230)는 복수의 풀업 회로를 구비하고, 스트로브 신호(ST)의 동작 주파수에 따라 복수의 풀업 회로 중 어느 하나를 이용하여 수신된 제 1 또는 제 2 스트로브 신호를 풀업시킬 수 있다. 이때, 상대적으로 큰 풀업 저항을 사용하는 풀업 회로는 제 1 또는 제 2 스트로브 신호를 비교적 약하게 풀업시킬 것이다(위크 풀업). 반면에, 상대적으로 작은 풀업 저항을 사용하는 풀업 회로는 제 1 또는 제 2 스트로브 신호를 비교적 강하게 풀업시킬 것이다(스트롱 풀업 또는 터미네이션 풀업). 작은 풀업 저항을 사용할수록 스트로브 신호가 더 빠르게 안정화되므로, 클록 신호 발생부(1230)는 동작 주파수가 빠르면 상대적으로 풀업 저항이 작은 풀업 회로를 이용하여 스트로브 신호를 풀업시킬 것이다.

마찬가지로, 또한, 본 발명에서, 클록 신호 발생부(1230)는 제 1 또는 제 2 스트로브 신호를 풀다운할 때, 서로 다른 크기의 풀다운 저항을 통해 제 1 또는 제 2 스트로브 신호를 풀다운할 수 있다. 예를 들어, 클록 신호 발생부(1230)는 복수의 풀다운 회로를 구비하고, 스트로브 신호(ST)의 동작 주파수에 따라 복수의 풀다운 회로 중 어느 하나를 이용하여 수신된 제 1 또는 제 2 스트로브 신호를 풀다운시킬 수 있다. 이때, 상대적으로 큰 풀다운 저항을 사용하는 풀다운 회로는 스트로브 신호를 비교적 약하게 풀다운시킬 것이다(위크 풀다운). 반면에, 상대적으로 작은 풀다운 저항을 사용하는 풀다운 회로는 스트로브 신호를 비교적 강하게 풀다운시킬 것이다(스트롱 풀다운 또는 터미네이션 풀다운). 작은 풀다운 저항을 사용할수록 스트로브 신호가 더 빠르게 안정화되므로, 클록 신호 발생부(1230)는 동작 주파수가 빠르면 상대적으로 풀다운 저항이 작은 풀다운 회로를 이용하여 스트로브 신호를 풀다운시킬 것이다.

상기와 같은 구성에 따르면, 본 발명에 따른 제 2 반도체 장치(1200)는 하이 임피던스 신호가 스트로브 신호(ST)로서 수신되거나 또는 동일한 레벨의 차동 신호가 스트로브 신호(ST)로서 수신될 때에도, 정상적으로 클록 신호를 생성할 수 있다.

또한, 제 2 반도체 장치(1200)는 스트로브 신호(ST)의 동작 주파수에 따라 서로 다른 크기의 풀업 저항 또는 풀다운 저항을 이용하여 스트로브 신호(ST)를 풀업 또는 풀다운 할 수 있다. 또한, 도 6 이하에서 후술하겠지만, 본 발명에 따른 제 2 반도체 장치(1200)는 스트로브 신호(ST)가 전달되는 회로 경로를 다양하게 구성할 수 있다. 따라서, 스트로브 신호(ST)의 전달을 위한 인터페이스 방식이 변화하여도, 제 2 반도체 장치(1200)는 이에 효과적으로 대응할 수 있다.

도 2는 도 1에 도시된 제 2 반도체 장치(1200)의 구체적인 구성을 도시한 블록도이다. 도 2를 참조하면, 제 2 반도체 장치(1200)는 스트로브 단자(1210), 데이터 단자(1220), 클록 신호 발생부(1230), 데이터 수신부(1240) 및 프로세서(1250)를 포함한다. 실시 예로서, 클록 신호 발생부(1230) 및 데이터 수신부(1240)의 동작은 프로세서(1250)에 의해 제어될 수 있다.

스트로브 단자(1210)는 제 1 반도체 장치(1100)로부터 스트로브 신호(ST)가 수신되는 단자이다. 스트로브 단자(1210)에 수신된 스트로브 신호(ST)는 클록 신호 발생부(1230)에 전달된다. 실시 예로서, 스트로브 단자(1210)는 복수의 서브 단자들(1211, 1212)을 포함할 수 있다. 복수의 서브 단자들(1211, 1212)를 통해 제 2 반도체 장치(1200)는 스트로브 신호(ST)로서 차동 신호를 수신할 수 있다. 차동 신호가 스트로브 신호(ST)로서 수신되는 경우, 차동 신호를 구성하는 제 1 및 제 2 스트로브 신호(SA, SB)는 적어도 서브 단자들(1211, 1212)에 각각 나뉘어 수신된다. 그리고, 차동 신호를 구성하는 제 1 및 제 2 스트로브 신호(SA, SB)는 2개의 서브 단자들(1211, 1212)을 통해 클록 신호 발생부(1230)로 전달된다.

데이터 단자(1220)는 제 1 반도체 장치(1100)로부터 데이터 신호(DATA)가 수신되는 단자이다. 데이터 단자(1220)에 수신된 데이터 신호(DATA)는 데이터 수신부(1240)에 전달된다. 실시 예로서, 데이터 단자(1220)는 복수의 서브 단자들(1221, 1222, 1223)을 포함할 수 있다. 제 2 반도체 장치(1200)는 복수의 서브 단자들(1221, 1222, 1223)을 통해 동시에 복수 비트의 데이터를 수신할 수 있다.

클록 신호 발생부(1230)는 스트로브 신호(ST)에 따라 클록 신호(CLK)를 생성한다. 그리고, 생성된 클록 신호(CLK)를 프로세서(1250)에 제공한다. 구체적으로, 클록 신호 발생부(1230)는 스트로브 신호(ST)로서 수신되는 차동 신호의 레벨 차에 따라 하이 또는 로우를 클록 신호(CLK)로서 프로세서(1250)에 제공한다. 예를 들어, 스트로브 신호(ST) 중 제 1 스트로브 신호(SA)가 제 2 스트로브 신호(SB)보다 크고, 제 1 및 제 2 스트로브 신호들(SA, SB)의 레벨 차가 소정의 값보다 크면 클록 신호 발생부(1230)는 클록 신호(CLK)로서 논리 하이를 출력한다. 반면에, 스트로브 신호(ST) 중 제 1 스트로브 신호(SA)가 제 2 스트로브 신호(SB)보다 작고, 제 1 및 제 2 스트로브 신호들(SA, SB)의 레벨 차가 소정의 값보다 크면 클록 신호 발생부(1230)는 클록 신호(CLK)로서 논리 로우를 출력한다.

한편, 클록 신호 발생부(1230)는 제 1 또는 제 2 스트로브 신호를 수신하여, 수신된 차동 신호들(SA, SB)간의 레벨 차에 따라 논리 하이 또는 논리 로우를 출력한다. 따라서, 수신된 제 1 또는 제 2 스트로브 신호들(SA, SB)이 하이 임피던스 신호이거나, 서로 동일한 레벨을 가질 때에는 적절하게 클록 신호(CLK)를 생성하지 못할 수 있다. 이에, 본 발명에서는 수신되는 제 1 및 제 2 스트로브 신호들(SA, SB)이 하이 임피던스 신호이거나, 같은 레벨을 가질 때에도 정상적으로 클록 신호(CLK)를 발생하는 클록 신호 발생부(1230)를 구비한 제 2 반도체 장치(1200)가 개시된다. 또한, 본 발명에 따른 클록 신호 발생부(1200)는 다양한 인터페이스 프로토콜에 대응하도록 구성된다. 예를 들어, 클록 신호 발생부(1200)는 스트로브 신호(ST)의 주파수에 따라 서로 다른 전압 안정 회로를 사용하여 스트로브 신호(ST)의 전압을 안정화시킨다. 따라서, 클록 신호 발생부(1200)는 스트로브 신호(ST)의 주파수 변화에 능동적으로 대응할 수 있다.

또한, 클록 신호 발생부(1200)는 기본적으로 제 1 및 제 2 스트로브 신호(SA, SB)가 모두 수신되는 경우에 대응하도록 구성되나, 내부의 스위칭 동작을 통해 제 1 및 제 2 스트로브 신호(SA, SB) 중 어느 하나의 신호만이 수신되는 경우에도 대응할 수 있다. 본 발명에 따른 클록 신호 발생부(1230)에 대한 구체적인 내용은 도 5 이하에서 후술될 것이다.

데이터 수신부(1240)는 수신된 데이터 신호(DATA)의 값을 판정하거나 버퍼링하여 그 결과를 프로세서(1250)에 제공한다. 데이터 수신부(1240)는 데이터 신호(DATA)를 구성하는 복수의 개별 데이터 신호들(D1, D2, D3)을 각각 다른 수신 단자들(1221, 1222, 1223)을 통해 수신할 수 있다. 데이터 수신부(1240)에 대한 구체적인 구성은 도 5이하에서 후술될 것이다.

프로세서(1250)는 클록 신호 생성부(1230)로부터 제공되는 클록 신호(CLK)에 따라 데이터 수신부(1240)로부터 제공되는 데이터(DATA)를 샘플링한다. 프로세서(1250)가 데이터 신호(DATA)를 샘플링하는 구체적인 방법에 대해서는 도 3에서 후술될 것이다. 실시 예로서, 프로세서(1250)는 제 2 반도체 장치의 주 컨트롤러로서 동작할 수 있다. 또한, 프로세서(1250)는 클록 신호 생성기(1230) 및 데이터 수신부(1240)의 동작을 제어할 수 있다.

상기와 같은 구성에 따르면, 본 발명에 따른 제 2 반도체 장치(1200)는 하이 임피던스 신호가 스트로브 신호(ST)로서 수신되거나 또는 동일한 레벨의 차동 신호가 스트로브 신호(ST)로서 수신될 때에도, 정상적으로 클록 신호를 생성할 수 있다.

도 3은 프로세서(1250)가 클록 신호(CLK)에 따라 데이터 신호(DATA)를 샘플링하는 방법을 설명하는 타이밍도이다. 도 3을 참조하면, 데이터 신호(DATA), 클록 신호(CLK) 및 샘플링된 신호(Captured DATA)가 도시된다.

데이터 신호(DATA)는 데이터 수신부(1240, 도 2 참조)로부터 클록 신호(CLK)는 클록 신호 발생부(1230, 도 2 참조)로부터 각각 제공된다. 샘플링된 신호(Captured DATA)는 프로세서(1250, 도 2 참조)가 클록 신호(CLK)를 참조하여 특정 시점에서 데이터 신호(DATA) 값을 샘플링한 신호를 나타낸다.

예를 들어, 도 3에서 프로세서(1250)는 클록 신호(CLK)의 상승 엣지(rising edge) 및 하강 엣지(falling edge)에서 데이터 신호(DATA)를 샘플링한다고 가정한다. 이때, 프로세서(1250)는 클록 신호(CLK)가 상승 엣지 시점(예를 들어, t1)에서의 데이터 신호(DATA)의 값(A)을 샘플링된 신호로서 감지한다. 그리고 감지된 신호를 클록 신호(CLK)의 하강 엣지 시점(t2)까지 유지한다. 그리고, 프로세서(1250)는 하강 엣지 시점(t2)에서의 데이터 신호(DATA)의 값(B)을 샘플링된 신호로서 다음 상승 엣지 시점(t3)까지 유지한다.

이와 같은 방법으로, 프로세서(1250)는 클록 신호(CLK)와 동기화화여 데이터 신호(DATA)를 읽어들인다. 한편, 여기서는 프로세서(1250)가 클록 신호(CLK)의 상승 엣지 및 하강 엣지에서 데이터 신호(DATA)를 샘플링하는 것으로 가정하였다. 그러나, 이는 예시적인 것으로서, 프로세서(1250)는 클록 신호(CLK)의 상승 엣지에서만 데이터 신호(DATA)를 샘플링할 수 있다. 이때, 프로세서(1250)는 어떤 상승 엣지 시점에서 다음 상승 엣지 시점까지 동일한 샘플링된 신호를 유지할 것이다. 또는, 프로세서(1250)는 클록 신호(CLK)의 하강 엣지에서만 데이터 신호(DATA)를 샘플링할 수 있다. 이때, 프로세서(1250)는 어떤 하강 엣지 시점에서 다음 하강 엣지 시점까지 동일한 샘플링된 신호를 유지할 것이다.

도 4는 일반적인 클록 신호 발생부의 동작을 설명하기 위한 도면이다. 도 4를 참조하면, 클록 신호 발생부(10)는 비교기(13) 및 버퍼(14)를 포함한다. 실시 예로서, 클록 신호 발생부(10)는 스트로브 신호(ST)를 수신하는 수신 단자들(11, 12)을 더 포함할 수 있다.

클록 신호 발생부(10)는 차동 신호를 구성하는 제 1 및 제 2 스트로브 신호(SA, SB)를 스트로브 신호(ST)로서 수신한다. 그리고, 제 1 및 제 2 스트로브 신호(SA, SB)의 레벨 차에 따라 논리 하이 또는 논리 로우를 클록 신호(CLK)로서 출력한다. 이때, 일반적인 클록 신호 발생부(10)는 수신된 제 1 및 제 2 스트로브 신호(SA, SB)가 하이 임피던스(Hi-Z) 신호이거나 제 1 및 제 2 스트로브 신호(SA, SB)의 레벨 차가 0인 경우(또는, 소정의 기준 값보다 작은 경우)에는 정상적으로 클록 신호(CLK)를 발생하지 못한다.

도 4를 참조하면, 제 1 및 제 2 스트로브 신호(SA, SB) 간의 레벨 차가 소정의 값 이상인 구간(A, B, D, F)에서, 비교기(13)는 정상적으로 논리 하이 또는 논리 로우를 출력한다. 그러나, 제 1 및 제 2 스트로브 신호(SA, SB)가 하이 임피던스(Hi-Z)인 구간(C) 또는 같은 레벨인 구간(E)에서, 제 1 및 제 2 스트로브 신호(SA, SB)의 레벨 차는 매우 작다. 따라서, 이러한 구간(C, E)에서 비교기(13)의 출력이 논리 하이가 될 지 또는 논리 로우가 될 지 알 수 없고, 비교기(13)의 출력은 불안정하게 되는 문제점이 있다.

따라서, 본 발명에서는 이러한 문제점을 해결한 클록 신호 발생부를 제안한다. 본 발명에 따른 클록 신호 발생부의 구체적인 구성 및 동작에 대해서는 도 5 이하에서 설명될 것이다.

도 5는 본 발명에 따른 클록 신호 발생부를 나타내는 회로도이다. 도 5에서 제 2 반도체 장치는 클록 신호 발생부(1230), 데이터 수신부(1240), 스트로브 수신 단자(1211, 1212) 및 데이터 수신 단자(1221)를 포함한다.

스트로브 수신 단자(1211, 1212)는 스트로브 신호(ST)가 수신되는 단자이다. 스트로브 신호(ST)는 스트로브 수신 단자(1211, 1212)를 통해 클록 신호 발생부(1230)로 전달된다.

데이터 수신 단자(1221)는 데이터 신호(DATA, 도 2 참조) 중 제 1 데이터 신호(D1)가 수신되는 단자이다. 제 1 데이터 신호(D1)는 데이터 수신 단자(1221)를 통해 데이터 수신부(1240)로 전달된다. 한편, 여기서는 제 1 데이터 신호(D1)의 전달 경로만이 도시되었지만, 이는 예시적인 것으로서 데이터 수신부(1240)는 복수의 데이터 수신 단자들(1221, 1222, 1223, 도 2 참조)을 통해 복수의 데이터 신호(D1, D2, D3, 도 2 참조)를 병렬적으로 수신할 수 있다.

클록 신호 발생부(1230)는 수신된 스트로브 신호(ST)를 참조하여, 클록 신호(CLK)를 발생한다. 구체적으로 클록 신호 발생부(1230)는 스트로브 신호(ST)를 구성하는 제 1 및 제 2 스트로브 신호(SA, SB)를 차동 신호로서 각각 서로 다른 스트로브 수신 단자(1211, 1212)를 통해 수신한다. 그리고, 클록 신호 발생부(1230)는 스위치들(SW1, SW2)의 동작 상태에 따라 수신된 제 1 및 제 2 스트로브 신호(SA, SB) 각각을 선택적으로 스트로브 비교기(1233)의 제 1 입력 단자(+) 또는 제 2 입력 단자(-)에 전달한다.

구체적으로, 클록 신호 발생부(1230)는 스트로브 수신 단자(1211, 1211)와 연결된 스위치들(SW1, SW2)를 포함한다. 제 1 스위치(SW1, 1231)는 제 1 스트로브 수신 단자(1211)와 연결된 제 1 신호 라인(L1)과 제 2 스트로브 수신 단자(1212)와 연결된 제 5 신호 라인(L5)과 레퍼런스 노드(Node A)와 연결된 제 2 신호 라인(L2) 중 어느 하나를 스트로브 비교기(1233)의 제 1 입력 단자(+)에 연결한다. 그리고, 제 2 스위치(SW2, 1232)는 제 2 스트로브 수신 단자(1212)와 연결된 제 3 신호 라인(L3)과 레퍼런스 노드(Node A)와 연결된 제 4 신호 라인(L4) 중 어느 하나를 스트로브 비교기(1233)의 제 2 입력 단자(-)에 연결한다. 단, 스위치들(SW1, SW2)은 스트로브 비교기(1233)의 제 1 및 제 2 입력 단자(-)가 동시에 레퍼런스 노드(Node A)와 연결되지 않도록 제어된다. 예를 들어, 제 1 스위치(SW1)가 제 2 신호 라인(L2)을 스트로브 비교기(1233)의 제 1 입력 단자(+)에 연결한 경우, 제 2 스위치(SW2)는 제 3 신호 라인(L3)을 스트로브 비교기(1233)의 제 2 입력 단자(-)에 연결하도록 제어된다.

위와 같은 구성을 통해, 클록 신호 발생부(1230)는 수신된 차동 신호(SA, SB)의 레벨이 동일할 때를 대비하여, 수신된 차동 신호(SA, SB) 중 어느 하나를 레퍼런스 노드(Node A)의 노드 전압(Vref, 이하 레퍼런스 전압이라 함)과 비교하여 클록 신호(CLK)를 생성할 수 있다. 따라서, 수신된 제 1 및 제 2 스트로브 신호(SA, SB)의 레벨이 동일하더라도, 클록 신호 발생부(1230)는 제 1 스트로브 신호(SA) 또는 제 2 스트로브 신호(SB)를 레퍼런스 전압(Vref)와 비교함으로써 정상적으로 클록 신호(CLK)를 생성할 수 있다.

한편, 비교를 위한 레퍼런스 전압(Vref)은 데이터 수신부(1240)로부터 제 4 신호 라인(L4)을 통해 제공받으므로, 클록 신호 발생부(1230)는 별도의 레퍼런스 전압 발생기를 구비하지 않을 수 있다.

또한, 클록 신호 발생부(1230)는 전압 안정 회로(1230a, 1230b)를 포함한다. 그리고, 클록 신호 발생부(1230)는 전압 안정 회로(1230a, 1230b)를 통해 제 1 신호 라인(L1) 또는 제 3 신호 라인(L3)의 전압을 풀업 또는 풀다운시킬 수 있다. 클록 신호 발생부(1230)의 전압 안정 회로는 위크 풀업/풀다운 부(1230a) 및 터미네이션 풀업/풀다운 부(1230b)를 포함할 수 있다.

위크 풀업/풀다운 부(1230a) 및 터미네이션 풀업/풀다운 부(1230b)는 다른 구성은 풀업 저항 또는 풀다운 저항의 저항 값이 서로 상이하다. 위크 풀업/풀다운 부(1230a)는 상대적으로 큰 풀업 저항 또는 풀다운 저항을 이용하여 제 1 신호 라인(L1) 또는 제 3 신호 라인(L3)의 전압을 풀업 또는 풀다운시킨다. 따라서, 스트로브 신호(ST)의 주파수가 상대적으로 낮을 때 사용된다. 반면에, 터미네이션 풀업/풀다운 부(1230b)는 상대적으로 작은 풀업 저항 또는 풀다운 저항을 이용하여 제 1 신호 라인(L1) 또는 제 3 신호 라인(L3)의 전압을 풀업 또는 풀다운시킨다. 상대적으로 작은 풀업 저항 또는 풀다운 저항을 이용하는 터미네이션 풀업/풀다운 부(1230b)는 위크 풀업/풀다운 부(1230a) 보다 신호 변화에 따른 딜레이가 작기 때문에, 높은 주파수의 스트로브 신호(ST)를 수신하는 데 더욱 적합하다.

위크 풀업/풀다운 부(1230a)는 제 1 신호 라인(L1)을 풀업시키기 위한 제 1 트랜지스터(T1), 제 1 신호 라인을 풀다운시키기 위한 제 2 트랜지스터(T2), 제 3 신호 라인(L3)을 풀업시키기 위한 제 3 트랜지스터(T3) 및 제 3 신호 라인(L3)을 풀다운시키기 위한 제 4 트랜지스터(T4)를 포함한다. 여기서, 제 1 및 제 3 트랜지스터(T1, T3)은 풀업 스위치로서 동작하고, 제 2 및 제 4 트랜지스터(T2, T4)는 풀다운 스위치로서 동작한다. 즉, 제 1 및 제 3 트랜지스터(T1, T3)가 턴-온 될 때, 제 1 신호 라인 및 제 3 신호 라인(L1, L3)은 각각 풀업되고, 즉, 제 2 및 제 4 트랜지스터(T2, T4)가 턴-온 될 때, 제 1 신호 라인 및 제 3 신호 라인(L1, L3)은 각각 풀다운된다. 이때, 제 1, 제 2, 제 3 또는 제 4 트랜지스터(T1, T2, T3, T4)의 등가 저항은 터미네이션 풀업/풀다운 부(1230b)의 풀업 저항 또는 풀다운 저항이 된다. 예를 들어, 제 1 트랜지스터(T1)가 턴-온 될 때, 제 1 신호 라인(L1)은 제 1 트랜지스터(T1)의 등가 저항을 풀업 저항으로 하여 전압 VDDQ로 풀업된다. 마찬가지로, 제 2 트랜지스터(T2)가 턴-온 될 때, 제 1 신호 라인(L1)은 제 2 트랜지스터(T2)의 등가 저항을 풀다운 저항으로 하여 전압 VSSQ로 풀업된다.

그리고, 각 스위치 트랜지스터(T1, T2, T3, T4)의 턴-온 또는 턴-오프는 각 스위치 트랜지스터(T1, T2, T3, T4)의 게이트 단자에 제공되는 제어 신호(a1, a2, a3, a4)의 레벨에 따라 결정된다. 실시 예로서, 제어 신호(a1, a2, a3, a4)의 레벨은 프로세서(1250, 도 2 참조)에 의해 제어될 수 있다.

한편, 여기서는 위크 풀업/풀다운 부(1230a)의 풀업 저항 또는 풀다운 저항이 스위치 트랜지스터(T1, T2, T3, T4)의 등가 저항으로 구성되는 예를 설명하였지만, 본 발명의 범위는 이에 한정되지 않는다. 예를 들어, 위크 풀업/풀다운 부(1230a)은 별도의 풀업 저항 또는 풀다운 저항을 더 포함할 수 있다. 이때, 위크 풀업/풀다운 부(1230a)의 전체 풀업 저항 또는 풀다운 저항은 스위치 트랜지스터(T1, T2, T3, T4)의 등가 저항에 별도의 풀업 저항 또는 풀다운 저항이 가산된 것과 동일한 크기를 가질 것이다.

터미네이션 풀업/풀다운 부(1230b)는 제 1 신호 라인(L1)을 풀업시키기 위한 제 5 트랜지스터(T5), 제 1 신호 라인을 풀다운시키기 위한 제 6 트랜지스터(T6), 제 3 신호 라인(L3)을 풀업시키기 위한 제 7 트랜지스터(T7) 및 제 3 신호 라인(L3)을 풀다운시키기 위한 제 8 트랜지스터(T8)를 포함한다. 여기서, 제 5 및 제 7 트랜지스터(T5, T7)은 풀업 스위치로서 동작하고, 제 6 및 제 8 트랜지스터(T6, T8)는 풀다운 스위치로서 동작한다. 즉, 제 5 및 제 7 트랜지스터(T5, T7)가 턴-온 될 때, 제 1 신호 라인 및 제 3 신호 라인(L1, L3)은 각각 풀업되고, 즉, 제 6 및 제 8 트랜지스터(T6, T8)가 턴-온 될 때, 제 1 신호 라인 및 제 3 신호 라인(L1, L3)은 각각 풀다운된다. 이때, 제 5, 제 6, 제 7 또는 제 8 트랜지스터(T5, T6, T7, T8)의 등가 저항은 터미네이션 풀업/풀다운 부(1230b)의 풀업 저항 또는 풀다운 저항이 된다. 예를 들어, 제 5 트랜지스터(T5)가 턴-온 될 때, 제 1 신호 라인(L1)은 제 5 트랜지스터(T5)의 등가 저항을 풀업 저항으로 하여 전압 VDDQ로 풀업된다. 마찬가지로, 제 6 트랜지스터(T6)가 턴-온 될 때, 제 1 신호 라인(L1)은 제 6 트랜지스터(T6)의 등가 저항을 풀다운 저항으로 하여 전압 VSSQ로 풀업된다.

위크 풀업/풀다운 부(1230a)와 마찬가지로, 각 스위치 트랜지스터(T5, T6, T7, T8)의 턴-온 또는 턴-오프는 각 스위치 트랜지스터(T5, T6, T7, T8)의 게이트 단자에 제공되는 제어 신호(b1, b2, b3, b4)의 레벨에 따라 결정된다. 실시 예로서, 제어 신호(b1, b2, b3, b4)의 레벨은 프로세서(1250)에 의해 제어될 수 있다.

한편, 여기서는 터미네이션 풀업/풀다운 부(1230b)의 풀업 저항 또는 풀다운 저항이 스위치 트랜지스터(T5, T6, T7, T8)의 등가 저항으로 구성되는 예를 설명하였지만, 본 발명의 범위는 이에 한정되지 않는다. 예를 들어, 터미네이션 풀업/풀다운 부(1230b)은 별도의 풀업 저항 또는 풀다운 저항을 더 포함할 수 있다. 이때, 터미네이션 풀업/풀다운 부(1230b)의 전체 풀업 저항 또는 풀다운 저항은 스위치 트랜지스터(T5, T6, T7, T8)의 등가 저항에 별도의 풀업 저항 또는 풀다운 저항이 가산된 것과 동일한 크기를 가질 것이다.

스트로브 비교기(1233)는 제 1 입력 단자(+)의 전압과 제 2 입력 단자(-)의 전압의 레벨 차를 비교하고, 비교 결과에 따라 논리 하이 또는 논리 로우를 출력한다. 구체적으로, 스트로브 비교기(1233)는 제 1 입력 단자(+)의 전압과 제 2 입력 단자(-)의 전압 간의 레벨 차가 소정의 값 이상이면 논리 하이 또는 논리 로우를 출력한다. 예를 들어, 제 1 입력 단자(+)의 전압의 레벨이 제 2 입력 단자(-)의 전압의 레벨보다 소정의 크기이상으로 큰 경우, 스트로브 비교기(1233)는 논리 하이를 출력한다. 반면에, 제 1 입력 단자(+)의 전압의 레벨이 제 2 입력 단자(-)의 전압의 레벨보다 소정의 크기이상으로 작은 경우, 스트로브 비교기(1233)는 논리 로우를 출력한다.

스트로브 버퍼(1234)는 스트로브 비교기(1233)의 출력을 버퍼링한다. 버퍼링된 결과는 클록 신호(CLK)로서 프로세서(1250)에 제공된다.

데이터 수신부(1240)는 데이터 수신 단자(1221)를 통해 전달되는 데이터 신호(D1)를 수신하고, 수신된 데이터 신호(D1)를 레퍼런스 전압(Vref)과 비교한다. 그리고, 레퍼런스 전압과의 비교 결과에 따라, 논리 하이 또는 논리 로우를 프로세서(1250)에 출력한다. 예를 들어, 수신된 데이터 신호(D1)가 레퍼런스 전압(Vref)보다 크면, 데이터 수신부(1240)는 논리 하이를 출력한다. 반면에, 수신된 데이터 신호(D1)가 레퍼런스 전압(Vref)보다 작으면, 데이터 수신부(1240)는 논리 로우를 출력한다.

데이터 수신부(1240)는 수신된 데이터 신호(D1)와 레퍼런스 전압(Vref)를 비교하기 위한 데이터 비교기(1241)를 포함한다. 실시 예로서, 데이터 수신부(1240)는 데이터 비교기(1241)의 출력을 버퍼링하기 위한 데이터 버퍼(1242)를 더 포함할 수 있다. 실시 예로서, 데이터 수신부(1240)는 데이터 신호(D1)의 전압을 안정화하기 위한 전압 안정 회로를 더 포함할 수 있다. 이때, 전압 안정 회로는 데이터 신호(D1)를 풀업 또는 풀다운시키기 위한 복수의 스위치 트랜지스터(T9, T10, T11, T12)를 포함하고, 각각의 스위치 트랜지스터(T9, T10, T11, T12)는 제어 신호(a5, a6, b5, b6)에 의해 턴-온되거나 턴-오프된다. 실시 예로서, 제어 신호들(a5, a6, b5, b6)은 프로세서(1250)에 의해 제어될 수 있다.

여기서, 데이터 수신부(1240)에 하나의 데이터(D1)가 입력되는 것만을 표현하였으나, 이는 예시적인 것으로서 데이터 수신부(1240)는 도 2에 도시된 바와 같이 복수의 데이터 신호를 수신할 수 있다. 실시 예로서, 이때, 복수의 데이터 신호는 데이터 버스를 통해 수신될 수 있다.

상기와 같은 구성에 따르면, 본 발명에 따른 제 2 반도체 장치(1200, 도 1 참조)는 하이 임피던스 신호가 스트로브 신호(ST)로서 수신되거나 또는 동일한 레벨의 차동 신호가 스트로브 신호(ST)로서 수신될 때에도, 정상적으로 클록 신호를 생성할 수 있다. 또한, 본 발명에 따른 제 2 반도체 장치(1200)는 수신되는 스트로브 신호(ST)의 동작 주파수에 최적화된 풀업/풀다운 부를 이용하여 스트로브 신호(ST)의 전압 레벨을 안정시킬 수 있다. 예를 들어, 위크 풀업/풀다운 부(1230a)는 임피던스가 낮으므로(즉, 큰 풀업/풀다운 저항), 주변 노이즈의 영향을 받기가 상대적으로 쉽다. 또한, 위크 풀업/풀다운 부(1230a)는 스위치를 온/오프에 따라 연결된 신호 라인의 전압이 천이되는 시간이 상대적으로 오래 걸린다. 따라서, 노이즈가 많은 환경이나, 빠른 동작 속도를 요구하는 통신 인터페이스에서는 상대적으로 임피던스가 큰(즉, 작은 풀업/풀다운 저항) 터미네이션 풀업/풀다운 부(1230b)를 사용한다.

반면에, 터미네이션 풀업/풀다운 부(1230b)는 풀업/풀다운 저항의 크기가 작으므로, 위크 풀업/풀다운 부(1230a)에 비해 소모 전력이 큰 단점이 있다. 따라서, 전력 저감이 주요 기술적 과제가 되는 장치에서는 위크 풀업/풀다운 부(1230a)를 사용하여 스트로브 신호(ST)를 풀업/풀다운 하는 것이 유리할 수 있다. 본 발명에 따른 제 2 반도체 장치(1200)는 이처럼 필요에 따라 위크 풀업/풀다운 또는 터미네이션 풀업/풀다운 방식을 선택할 수 있는 장점이 있다. 즉, 다양한 장치 또는 인터페이스 방식이 보다 적절하게 대응할 수 있다.

도 6은 도 5에 도시된 클록 신호 발생기(1230)의 일 실시 예를 나타내는 도면이다. 다만, 본 실시 예에서, 클록 신호 발생기(1230)는 제 1 스위치(SW1)가 제 1 신호 라인(L1)과 제 5 신호 라인(L5) 중 어느 하나를 스트로브 비교기(1233)의 제 1 입력 단자(+)에 연결하도록 구성된다. 그리고, 제 2 스트로브 신호(SB)의 동작 속도가 빠른 경우에 대비하여, 클록 신호 발생기(1230)는 제 7 스위치 트랜지스터(T7)에 의해 제 5 신호 라인(L5)이 터미네이션 풀업되도록 구성된다. 이때, 제 2 스트로브 신호(SB)와의 비교를 위해 제 2 스위치(SW2)는 제 4 신호 라인(L4)을 스트로브 비교기(1233)의 제 2 입력 단자(-)에 연결한다.

스트로브 비교기(1233)는 제 1 입력 단자(+)의 전압 레벨과 제 2 입력 단자(-)의 전압 레벨을 비교한다. 그리고, 제 1 입력 단자(+)의 전압 레벨이 제 2 입력 단자(-)의 전압 레벨보다 소정의 크기이상 큰 경우, 스트로브 비교기(1233)는 논리 하이를 출력한다. 반대로, 제 1 입력 단자(+)의 전압 레벨이 제 2 입력 단자(-)의 전압 레벨보다 소정의 크기이상 작은 경우, 스트로브 비교기(1233)는 논리 로우를 출력한다.

스트로브 버퍼(1234)는 스트로브 비교기(1233)의 출력을 버퍼링하여 클록 신호(CLK)로서 프로세서(1250)에 제공한다.

상기와 같은 구성에 따르면, 클록 신호 발생기(1230)는 스트로브 신호(SB)의 전압 레벨을 레퍼런스 전압(Vref)와 비교하여 클록 신호(CLK)를 발생한다. 따라서, 제 1 및 제 2 스트로스 신호들(SA, SB)의 전압 레벨이 동일한 경우에도, 클록 신호 발생기(1230)는 정상적으로 클록 신호(CLK)를 발생할 수 있다.

또한, 클록 신호 발생기(1230)는 제 2 스트로브 신호(SB)가 전달되는 제 5 신호 라인(L5)을 풀업시킨다. 따라서, 스트로브 신호(SB)로서 하이 임피던스 신호가 전달되어도, 클록 신호 발생기(1230)는 정상적으로 클록 신호(CLK)를 생성할 수 있다. 또한, 제 5 신호 라인(L5)을 터미네이션 풀업시키므로, 클록 신호 발생기(1230)는 고속으로 변화하는 제 2 스트로브 신호(SB)에 대해 위크 풀업의 경우보다 빠르게 반응할 수 있다.

도 7은 도 6에 도시된 클록 신호 발생기(1230)의 동작을 설명하기 위한 타이밍도이다. 도 7에는 클록 신호 발생기(1230)를 보다 단순하게 도시한 회로도와 제 1 및 제 2 스트로브 신호들(SA, SB) 및 생성된 클록 신호(CLK)의 타이밍도가 도시되어 있다.

도 6의 실시 예에 따른 클록 신호 발생기(1230)에 있어서, 스트로브 비교기(1233)의 제 1 입력 단자(+)에는 풀업된 제 2 스트로브 신호(SB)가 인가된다. 그리고, 스트로브 비교기(1233)의 제 2 입력 단자(-)에는 레퍼런스 전압(Vref)이 인가된다. 스트로브 비교기(1233)는 제 1 입력 단자(+)에 인가된 제 2 스트로브 신호(SB)의 전압 레벨에서 레퍼런스 전압(Vref) 레벨을 뺀 크기에 따라, 논리 하이 또는 논리 로우를 출력한다. 출력된 논리 하이 또는 논리 로우는 스트로브 버퍼(1234)에 의해 버퍼링되어 클록 신호(CLK)로서 제공된다.

도 7의 타이밍도에는 제 1 및 제 2 스트로브 신호들(SA, SB)의 전압 레벨에 따른 클록 신호(CLK)의 변화가 나타나있다. 도 7에서, 스트로브 비교기(1233)은 제 2 스트로브 신호(SB)의 전압 레벨과 레퍼런스 전압(Vref)를 비교한다. 따라서, 클록 신호(CLK)는 제 2 스트로브 신호(SB)의 전압 레벨 변화에만 영향을 받으며, 제 1 스트로브 신호(SA)의 전압 레벨 변화로부터는 직접적인 영향을 받지 않는다.

제 2 스트로브 신호(SB)가 레퍼런스 전압(Vref)보다 큰 구간들(A, C, F)에서, 클록 신호(CLK)는 논리 하이가 된다. 반면에, 제 2 스트로브 신호(SB)가 레퍼런스 전압(Vref)보다 작은 구간들(B, D, E)에서 클록 신호(CLK)는 논리 로우가 된다. 특히, 본 실시 예에서는 레퍼런스 전압(Vref)와의 비교를 통해 클록 신호(CLK)가 생성된다. 따라서, 제 1 및 제 2 스트로브 신호들(SA, SB)이 동일한 전압 레벨을 갖는 구간(E)에서도, 클록 신호(CLK)는 정상적으로 발생된다. 또한, 본 실시 예에서, 제 2 스트로브 신호(SB)는 터미네이션 풀업된다. 따라서, 제 2 스트로브 신호(SB)로서 하이 임피던스 신호가 수신되는 구간들(A, F)에서도, 클록 신호(CLK)는 정상적으로 발생된다.

도 8은 도 5에 도시된 클록 신호 발생기(1230)의 다른 실시 예를 나타내는 도면이다. 본 실시 예에서, 클록 신호 발생기(1230)는 제 1 스위치(SW1)가 제 1 신호 라인(L1)을 스트로브 비교기(1233)의 제 1 입력 단자(+)에 연결하도록 구성된다. 그리고, 제 1 스트로브 신호(SA)의 동작 속도가 빠른 경우에 대비하여, 클록 신호 발생기(1230)는 제 5 스위치 트랜지스터(T5)에 의해 제 1 신호 라인(L1)이 터미네이션 풀업되도록 구성된다. 이때, 제 1 스트로브 신호(SA)과 레퍼런스 전압(Vref)의 비교를 위해 제 2 스위치(SW2)는 제 4 신호 라인(L4)을 스트로브 비교기(1233)의 제 2 입력 단자(-)에 연결한다.

스트로브 비교기(1233)는 제 1 입력 단자(+)의 전압 레벨과 제 2 입력 단자(-)의 전압 레벨을 비교한다. 그리고, 제 1 입력 단자(+)의 전압 레벨이 제 2 입력 단자(-)의 전압 레벨보다 소정의 크기이상 큰 경우, 스트로브 비교기(1233)는 논리 하이를 출력한다. 반대로, 제 1 입력 단자(+)의 전압 레벨이 제 2 입력 단자(-)의 전압 레벨보다 소정의 크기이상 작은 경우, 스트로브 비교기(1233)는 논리 로우를 출력한다.

스트로브 버퍼(1234)는 스트로브 비교기(1233)의 출력을 버퍼링하여 클록 신호(CLK)로서 프로세서(1250)에 제공한다.

상기와 같은 구성에 따르면, 클록 신호 발생기(1230)는 제 1 스트로브 신호(SA)의 전압 레벨을 레퍼런스 전압(Vref)와 비교하여 클록 신호(CLK)를 발생한다. 따라서, 제 1 및 제 2 스트로스 신호들(SA, SB)의 전압 레벨이 동일한 경우에도, 클록 신호 발생기(1230)는 정상적으로 클록 신호(CLK)를 발생할 수 있다.

또한, 클록 신호 발생기(1230)는 제 1 스트로브 신호(SA)가 전달되는 제 1 신호 라인(L1)을 풀업시킨다. 따라서, 제 1 스트로브 신호(SA)로서 하이 임피던스 신호가 전달되어도, 클록 신호 발생기(1230)는 정상적으로 클록 신호(CLK)를 생성할 수 있다. 또한, 제 1 신호 라인(L1)을 터미네이션 풀업시키므로, 클록 신호 발생기(1230)는 고속으로 변화하는 제 1 스트로브 신호(SA)에 대해 위크 풀업의 경우보다 빠르게 반응할 수 있다.

도 9는 도 8에 도시된 클록 신호 발생기(1230)의 동작을 설명하기 위한 타이밍도이다. 도 9에는 클록 신호 발생기(1230)를 보다 단순하게 도시한 회로도와 제 1 및 제 2 스트로브 신호들(SA, SB) 및 생성된 클록 신호(CLK)의 타이밍도가 도시되어 있다.

도 8의 실시 예에 따른 클록 신호 발생기(1230)에 있어서, 스트로브 비교기(1233)의 제 1 입력 단자(+)에는 풀업된 제 1 스트로브 신호(SA)가 인가된다. 그리고, 스트로브 비교기(1233)의 제 2 입력 단자(-)에는 레퍼런스 전압(Vref)이 인가된다. 스트로브 비교기(1233)는 제 1 입력 단자(+)에 인가된 제 1 스트로브 신호(SA)의 전압 레벨에서 레퍼런스 전압(Vref) 레벨을 뺀 크기에 따라, 논리 하이 또는 논리 로우를 출력한다. 출력된 논리 하이 또는 논리 로우는 스트로브 버퍼(1234)에 의해 버퍼링되어 클록 신호(CLK)로서 제공된다.

도 9의 타이밍도에는 제 1 및 제 2 스트로브 신호들(SA, SB)의 전압 레벨에 따른 클록 신호(CLK)의 변화가 나타나있다. 도 7에서, 스트로브 비교기(1233)은 제 1 스트로브 신호(SA)의 전압 레벨과 레퍼런스 전압(Vref)를 비교한다. 따라서, 클록 신호(CLK)는 제 1 스트로브 신호(SA)의 전압 레벨 변화에만 영향을 받으며, 제 2 스트로브 신호(SB)의 전압 레벨 변화와는 직접적인 관계를 갖지 않는다.

제 1 스트로브 신호(SA)가 레퍼런스 전압(Vref)보다 큰 구간들(A, B, D, F)에서, 클록 신호(CLK)는 논리 하이가 된다. 반면에, 제 1 스트로브 신호(SA)가 레퍼런스 전압(Vref)보다 작은 구간들(C, E)에서 클록 신호(CLK)는 논리 로우가 된다. 특히, 본 실시 예에서는 레퍼런스 전압(Vref)와의 비교를 통해 클록 신호(CLK)가 생성된다. 따라서, 제 1 및 제 2 스트로브 신호들(SA, SB)이 동일한 전압 레벨을 갖는 구간(E)에서도, 클록 신호(CLK)는 정상적으로 발생된다. 또한, 본 실시 예에서, 제 1 스트로브 신호(SA)는 터미네이션 풀업된다. 따라서, 제 1 스트로브 신호(SA)로서 하이 임피던스 신호가 수신되는 구간들(A, F)에서도, 클록 신호(CLK)는 정상적으로 발생된다.

도 10은 도 5에 도시된 클록 신호 발생기(1230)의 또 다른 실시 예를 나타내는 도면이다. 본 실시 예에서, 클록 신호 발생기(1230)는 제 1 스위치(SW1)가 제 1 신호 라인(L1)을 스트로브 비교기(1233)의 제 1 입력 단자(+)에 연결하도록 구성된다. 본 실시 예는, 제 1 신호 라인(L1)을 풀다운 시킨다는 점에서, 도 8의 실시 예와 구분된다. 그리고, 제 1 스트로브 신호(SA)의 동작 속도가 빠른 경우에 대비하여, 클록 신호 발생기(1230)는 제 6 스위치 트랜지스터(T6)에 의해 제 1 신호 라인(L1)이 터미네이션 풀다운되도록 구성된다. 이때, 제 1 스트로브 신호(SA)와의 비교를 위해 제 2 스위치(SW2)는 제 4 신호 라인(L4)을 스트로브 비교기(1233)의 제 2 입력 단자(-)에 연결한다.

스트로브 비교기(1233)는 제 1 입력 단자(+)의 전압 레벨과 제 2 입력 단자(-)의 전압 레벨을 비교한다. 그리고, 제 1 입력 단자(+)의 전압 레벨이 제 2 입력 단자(-)의 전압 레벨보다 소정의 크기이상 큰 경우, 스트로브 비교기(1233)는 논리 하이를 출력한다. 반대로, 제 1 입력 단자(+)의 전압 레벨이 제 2 입력 단자(-)의 전압 레벨보다 소정의 크기이상 작은 경우, 스트로브 비교기(1233)는 논리 로우를 출력한다.

스트로브 버퍼(1234)는 스트로브 비교기(1233)의 출력을 버퍼링하여 클록 신호(CLK)로서 프로세서(1250)에 제공한다.

상기와 같은 구성에 따르면, 클록 신호 발생기(1230)는 제 1 스트로브 신호(SA)의 전압 레벨을 레퍼런스 전압(Vref)와 비교하여 클록 신호(CLK)를 발생한다. 따라서, 제 1 및 제 2 스트로스 신호들(SA, SB)의 전압 레벨이 동일한 경우에도, 클록 신호 발생기(1230)는 정상적으로 클록 신호(CLK)를 발생할 수 있다.

또한, 클록 신호 발생기(1230)는 제 1 스트로브 신호(SA)가 전달되는 제 1 신호 라인(L1)을 풀다운시킨다. 따라서, 제 1 스트로브 신호(SA)로서 하이 임피던스 신호가 전달되어도, 클록 신호 발생기(1230)는 정상적으로 클록 신호(CLK)를 생성할 수 있다. 또한, 제 1 신호 라인(L1)을 터미네이션 풀다운시키므로, 클록 신호 발생기(1230)는 고속으로 변화하는 제 1 스트로브 신호(SA)에 대해 위크 풀업의 경우보다 빠르게 반응할 수 있다.

도 11은 도 10에 도시된 클록 신호 발생기(1230)의 동작을 설명하기 위한 타이밍도이다. 도 11에는 클록 신호 발생기(1230)를 보다 단순하게 도시한 회로도와 제 1 및 제 2 스트로브 신호들(SA, SB) 및 생성된 클록 신호(CLK)의 타이밍도가 도시되어 있다.

도 10의 실시 예에 따른 클록 신호 발생기(1230)에 있어서, 스트로브 비교기(1233)의 제 1 입력 단자(+)에는 풀업된 제 1 스트로브 신호(SA)가 인가된다. 그리고, 스트로브 비교기(1233)의 제 2 입력 단자(-)에는 레퍼런스 전압(Vref)이 인가된다. 스트로브 비교기(1233)는 제 1 입력 단자(+)에 인가된 제 1 스트로브 신호(SA)의 전압 레벨에서 레퍼런스 전압(Vref) 레벨을 뺀 크기에 따라, 논리 하이 또는 논리 로우를 출력한다. 출력된 논리 하이 또는 논리 로우는 스트로브 버퍼(1234)에 의해 버퍼링되어 클록 신호(CLK)로서 제공된다.

도 11의 타이밍도에는 제 1 및 제 2 스트로브 신호들(SA, SB)의 전압 레벨에 따른 클록 신호(CLK)의 변화가 나타나있다. 도 7에서, 스트로브 비교기(1233)은 제 1 스트로브 신호(SA)의 전압 레벨과 레퍼런스 전압(Vref)를 비교한다. 따라서, 클록 신호(CLK)는 제 1 스트로브 신호(SA)의 전압 레벨 변화에만 영향을 받으며, 제 2 스트로브 신호(SB)의 전압 레벨 변화로부터는 직접적인 영향을 받지 않는다.

제 1 스트로브 신호(SA)가 레퍼런스 전압(Vref)보다 큰 구간들(B, D)에서, 클록 신호(CLK)는 논리 하이가 된다. 반면에, 제 1 스트로브 신호(SA)가 레퍼런스 전압(Vref)보다 작은 구간들(A, C, E, F)에서 클록 신호(CLK)는 논리 로우가 된다. 특히, 본 실시 예에서는 레퍼런스 전압(Vref)와의 비교를 통해 클록 신호(CLK)가 생성된다. 따라서, 제 1 및 제 2 스트로브 신호들(SA, SB)이 동일한 전압 레벨을 갖는 구간(E)에서도, 클록 신호(CLK)는 정상적으로 발생된다. 또한, 본 실시 예에서, 제 1 스트로브 신호(SA)는 터미네이션 풀다운된다. 따라서, 제 1 스트로브 신호(SA)로서 하이 임피던스 신호가 수신되는 구간들(A, F)에서도, 클록 신호(CLK)는 정상적으로 발생된다.

도 12는 도 5에 도시된 클록 신호 발생기(1230)의 또 다른 실시 예를 나타내는 도면이다. 본 실시 예에서, 클록 신호 발생기(1230)는 제 1 스위치(SW1)가 제 1 신호 라인(L1)을 스트로브 비교기(1233)의 제 1 입력 단자(+)에 연결하도록 구성된다. 또한, 클록 신호 발생기(1230)는 제 2 스위치(SW2)가 제 3 신호 라인(L3)을 스트로브 비교기(1233)의 제 2 입력 단자(-)에 연결하도록 구성된다.

한편, 제 1 스트로브 신호(SA)의 동작 속도가 빠른 경우에 대비하여, 클록 신호 발생기(1230)는 제 6 스위치 트랜지스터(T6)에 의해 제 1 신호 라인(L1)이 터미네이션 풀다운되도록 구성된다. 그리고, 클록 신호 발생기(1230)는 제 7 스위치 트랜지스터(T7)에 의해 제 3 신호 라인(L3)이 터미네이션 풀업되도록 구성된다. 본 실시 예에서, 클록 신호(CLK) 생성을 위해 레퍼런스 전압(Vref)는 참조되지 않는다. 대신, 제 1 및 제 2 스트로스 신호들(SA, SB)의 전압 레벨 차에 따라 클록 신호(CLK)가 생성된다.

스트로브 비교기(1233)는 제 1 입력 단자(+)의 전압 레벨과 제 2 입력 단자(-)의 전압 레벨을 비교한다. 그리고, 제 1 입력 단자(+)의 전압 레벨이 제 2 입력 단자(-)의 전압 레벨보다 소정의 크기이상 큰 경우, 스트로브 비교기(1233)는 논리 하이를 출력한다. 반대로, 제 1 입력 단자(+)의 전압 레벨이 제 2 입력 단자(-)의 전압 레벨보다 소정의 크기이상 작은 경우, 스트로브 비교기(1233)는 논리 로우를 출력한다.

스트로브 버퍼(1234)는 스트로브 비교기(1233)의 출력을 버퍼링하여 클록 신호(CLK)로서 프로세서(1250)에 제공한다.

상기와 같은 구성에 따르면, 클록 신호 발생기(1230)는 제 1 및 제 2 스트로브 신호들(SA, SB)의 전압 레벨들을 서로 비교하여 클록 신호(CLK)를 발생한다. 그리고, 제 1 및 제 2 스트로스 신호들(SA, SB)은 스위치 트랜지스터들(T6, T7)에 의해 상보적으로 각각 풀업 또는 풀다운된다. 따라서, 제 1 및 제 2 스트로브 신호들(SA, SB)로서 하이 임피던스 신호가 전달되어도, 클록 신호 발생기(1230)는 정상적으로 클록 신호(CLK)를 생성할 수 있다. 또한, 제 1 및 제 3 신호 라인(L1, L3)을 터미네이션 풀업/풀다운시키므로, 클록 신호 발생기(1230)는 고속으로 변화하는 제 1 및 제 2 스트로브 신호들(SA, SB)에 대해 위크 풀업/풀다운의 경우보다 빠르게 반응할 수 있다.

도 13은 도 12에 도시된 클록 신호 발생기(1230)의 동작을 설명하기 위한 타이밍도이다. 도 13에는 클록 신호 발생기(1230)를 보다 단순하게 도시한 회로도와 제 1 및 제 2 스트로브 신호들(SA, SB) 및 생성된 클록 신호(CLK)의 타이밍도가 도시되어 있다.

도 12의 실시 예에 따른 클록 신호 발생기(1230)에 있어서, 스트로브 비교기(1233)의 제 1 입력 단자(+)에는 풀업된 제 1 스트로브 신호(SA)가 인가된다. 그리고, 스트로브 비교기(1233)의 제 2 입력 단자(-)에는 제 2 풀다운된 스트로브 신호(SB)가 인가된다. 스트로브 비교기(1233)는 제 1 입력 단자(+)에 인가된 제 1 스트로브 신호(SA)의 전압 레벨에서 제 2 입력 단자(-)에 인가된 제 2 스트로브 신호(SB)의 전압 레벨을 뺀 크기에 따라, 논리 하이 또는 논리 로우를 출력한다. 출력된 논리 하이 또는 논리 로우는 스트로브 버퍼(1234)에 의해 버퍼링되어 클록 신호(CLK)로서 제공된다.

도 13의 타이밍도에는 제 1 및 제 2 스트로브 신호들(SA, SB)의 전압 레벨에 따른 클록 신호(CLK)의 변화가 나타나있다. 도 7에서, 스트로브 비교기(1233)은 제 1 및 제 2 스트로브 신호들(SA, SB)의 전압 레벨 차를 비교한다. 따라서, 클록 신호(CLK)는 제 1 및 제 2 스트로브 신호들(SA, SB)의 전압 레벨 변화에 직접적인 영향을 받는다.

제 1 스트로브 신호(SA)가 제 2 스트로브 신호(SB)보다 큰 구간들(B, D)에서, 클록 신호(CLK)는 논리 하이가 된다. 반면에, 제 1 스트로브 신호(SA)가 제 2 스트로브 신호(SB)보다 작은 구간들(A, C, E, F)에서 클록 신호(CLK)는 논리 로우가 된다. 본 실시 예에서, 제 1 및 제 2 스트로브 신호들(SA, SB)는 터미네이션 풀업 또는 터미네이션 풀다운될 수 있다. 따라서, 제 1 및 제 2 스트로브 신호들(SA, SB)로서 하이 임피던스 신호가 수신되는 구간들(A, F)에서도, 클록 신호(CLK)는 정상적으로 발생된다.

도 14는 본 발명에 따른 반도체 메모리 장치를 포함하는 반도체 메모리 시스템의 응용 예를 보여주는 블록도이다. 도 14를 참조하면, 반도체 메모리 시스템(2000)은 컨트롤러(2100) 및 저장 장치(2200)를 포함한다. 실시 예로서, 저장 장치(2200)는 플래시 메모리 장치일 수 있다.

컨트롤러(2100)는 호스트와 인터페이스하여, 저장 장치(2200)에 데이터를 기록하거나 저장 장치(2200)에 저장된 데이터를 읽어낸다. 컨트롤러(2100)는 적어도 두 개의 채널을 통해 저장 장치(2200)와 인터페이스 할 수 있다. 실시 예로서, 컨트롤러(2100)는 제 1 채널을 통해 저장 장치(2200)에 데이터 신호(DATA) 및 커맨드 신호(CMD)를 전송할 수 있다. 또한, 컨트롤러(2100)는 제 2 채널을 통해 저장 장치(2200)에 스트로브 신호(ST)를 전송할 수 있다. 스트로브 신호(ST)는 저장 장치(2200)에 제공되어, 저장 장치(2200)가 참조할 클록 신호를 생성하는데 이용된다.

저장 장치(2200)는 도 1 내지 도 14에서 설명된 제 2 반도체 장치(1200)의 여러 실시 예 중 어느 하나와 동일하게 구성될 수 있다. 저장 장치(2200)는 컨트롤러(2100)로부터 스트로브 신호(ST)를 수신하여, 클록 신호를 생성한다. 그리고, 저장 장치(2200)는 생성된 클록 신호를 참조하여, 데이터 신호(DATA) 또는 커맨드 신호(CMD)의 값을 샘플링한다. 이때, 샘플링된 값은 이진(binary) 신호로서 표현될 수 있다. 저장 장치(2200)가 스트로브 신호(ST)로부터 클록 신호를 생성하고, 생성된 클록 신호를 참조하여 데이터 신호(DATA) 또는 커맨드 신호(CMD)를 샘플링하는 구체적인 동작 및 방법은 위에서 설명한 바와 동일하다.

상기와 같은 구성에 따르면, 저장 장치(2200)는 스트로브 신호(ST)로서 하이 임피던스 신호가 전달되어도 정상적으로 클록 신호(CLK)를 생성할 수 있다. 또한, 저장 장치(2200)는 고속으로 변화하는 스트로브 신호(ST)에 대해 상대적으로 빠르게 반응할 수 있다.

도 14에서는, 하나의 컨트롤러(2100)가 하나의 저장 장치(2200)에 대응하는 것으로 설명되었다. 그러나, 이는 예시적인 것으로서, 하나의 컨트롤러(2100)는 복수의 저장 장치를 제어하도록 구성될 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한 각 실시 예는 여러 가지 형태로 변형될 수 있다. 또한, 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허 청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (10)

1. 프로세서;
   제 1 스트로브 신호 및 제 2 스트로브 신호를 전달받아 상기 프로세서에 제공될 클럭 신호를 생성하는 클록 신호 발생부; 및
   적어도 하나의 데이터 신호를 수신하여 상기 프로세서에 제공하는 데이터 수신부를 포함하되,
   상기 클록 신호 발생부는,
   제 1 입력 단자의 전압과 제 2 입력 단자의 전압을 비교하고, 상기 비교 결과에 따라 논리 하이 또는 논리 로우를 출력하는 스트로브 비교기;
   상기 제 1 스트로브 신호가 전달되는 제 1 신호 라인과 상기 제 2 스트로브 신호가 전달되는 제 2 신호 라인 중 어느 하나를 선택적으로 상기 제 1 입력 단자에 연결하는 제 1 스위치;
   상기 데이터 수신부로부터 레퍼런스 전압이 전달되는 레퍼런스 라인을 선택적으로 상기 제 2 입력 단자에 연결하는 제 2 스위치; 및
   상기 제 1 신호 라인의 전압 또는 상기 제 2 신호 라인의 전압을 풀업시키거나 풀다운 시키는 전압 안정 회로를 포함하는 반도체 장치.
2. 제 1 항에 있어서,
   상기 스트로브 비교기는 상기 제 1 입력 단자 및 상기 제 2 입력 단자의 전압 차가 소정의 값 이상일 때 논리 하이 또는 논리 로우를 출력하는 반도체 장치.
3. 제 1 항에 있어서,
   상기 전압 안정 회로는,
   상기 제 1 신호 라인의 전압 또는 상기 제 2 신호 라인의 전압 중 적어도 하나를 소정의 풀업 저항으로 풀업시키거나 소정의 풀다운 저항으로 풀다운시키는 터미네이션 풀업/풀다운 부를 포함하되,
   상기 터미네이션 풀업/풀다운부는,
   상기 제 1 신호 라인에 풀업 전압을 전달하기 위한 풀업 스위치를 포함하는 반도체 장치.
4. 제 3 항에 있어서,
   상기 터미네이션 풀업/풀다운부는,
   상기 제 1 신호 라인에 풀다운 전압을 전달하기 위한 풀다운 스위치를 더 포함하되,
   상기 풀업 스위치 및 상기 풀다운 스위치는 서로 상보적으로 턴-온 되는 반도체 장치.
5. 제 3 항에 있어서,
   상기 제 2 스위치는 상기 레퍼런스 라인이 상기 제 2 입력 단자에 연결되지 않을 때, 상기 제 2 신호 라인을 상기 제 2 입력 단자에 연결하는 반도체 장치.
6. 제 5 항에 있어서,
   상기 제 1 스위치는 상기 제 2 신호 라인이 상기 제 2 입력 단자에 연결될 때, 상기 제 1 신호 라인을 상기 제 1 입력 단자에 연결하는 반도체 장치.
7. 제 6 항에 있어서,
   상기 터미네이션 풀업/풀다운부는,
   상기 제 2 신호 라인에 풀업 전압을 전달하기 위한 다른 풀업 스위치를 더 포함하는 반도체 장치.
8. 제 3 항에 있어서,
   상기 전압 안정 회로는,
   상기 제 1 신호 라인의 전압 또는 상기 제 2 신호 라인의 전압을 상기 소정의 풀업 저항과 크기가 다른 위크 풀업 저항으로 풀업시키거나, 상기 소정의 풀다운 저항과 크기가 다른 위크 풀다운 저항으로 풀다운시키는 위크 풀업/풀다운부를 더 포함하는 반도체 장치.
9. 제 8 항에 있어서,
   상기 전압 안정 회로는 소정의 동작 모드에 따라 상기 터미네이션 풀업/풀다운부와 상기 위크 풀업/풀다운부 중 어느 하나를 이용하여 상기 제 1 신호 라인의 전압 또는 상기 제 2 신호 라인의 전압을 풀업시키거나 풀다운 시키는 반도체 장치.
10. 프로세서;
    제 1 스트로브 신호 및 제 2 스트로브 신호를 전달받아 상기 프로세서에 제공될 클럭 신호를 생성하는 클록 신호 발생부; 및
    적어도 하나의 데이터 신호를 수신하여 상기 프로세서에 제공하는 데이터 수신부를 포함하되,
    상기 클록 신호 발생부는,
    제 1 입력 단자의 전압과 제 2 입력 단자의 전압을 비교하고, 상기 비교 결과에 따라 논리 하이 또는 논리 로우를 출력하는 스트로브 비교기;
    상기 제 1 스트로브 신호가 전달되는 제 1 신호 라인과 상기 데이터 수신부로부터 레퍼런스 전압이 전달되는 레퍼런스 라인 중 어느 하나를 선택적으로 상기 제 1 입력 단자에 연결하는 제 1 스위치;
    상기 제 2 스트로브 신호가 전달되는 제 2 신호 라인과 상기 레퍼런스 라인 중 어느 하나를 선택적으로 상기 제 2 입력 단자에 연결하는 제 2 스위치;
    상기 제 1 신호 라인의 전압 또는 상기 제 2 신호 라인의 전압을 풀업시키거나 풀다운 시키는 전압 안정 회로를 포함하는 반도체 장치.

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