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KR102007068B1 - Memory system comprsing STT-MRAM and method of building the same - Google Patents

Memory system comprsing STT-MRAM and method of building the same Download PDF

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Publication number
KR102007068B1
KR102007068B1 KR1020160071612A KR20160071612A KR102007068B1 KR 102007068 B1 KR102007068 B1 KR 102007068B1 KR 1020160071612 A KR1020160071612 A KR 1020160071612A KR 20160071612 A KR20160071612 A KR 20160071612A KR 102007068 B1 KR102007068 B1 KR 102007068B1
Authority
KR
South Korea
Prior art keywords
magnetic memory
current value
memory cell
cache
cell group
Prior art date
Application number
KR1020160071612A
Other languages
Korean (ko)
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KR20170086390A (en
Inventor
김태환
정우성
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교 산학협력단 filed Critical 한양대학교 산학협력단
Publication of KR20170086390A publication Critical patent/KR20170086390A/en
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Abstract

STT-MRAM을 포함하는 메모리 시스템 및 그 구축 방법이 제공된다. 상기 STT-MRAM을 포함하는 메모리 시스템의 구축 방법은, 복수의 자기 메모리 셀을 준비하는 단계, 복수의 기준 전류(Reference Current) 값과 상기 복수의 자기 메모리 셀의 프로그램 전류(Program Current) 값들을 비교하여, 상기 복수의 자기 메모리 셀을 복수의 자기 메모리 셀 그룹(memory cell group)으로 분류하는 단계 및
상기 복수의 자기 메모리 셀 그룹을 계층화하여 자기 메모리 시스템을 구성하는 단계를 포함할 수 있다.A memory system including an STT-MRAM and a method of constructing the same are provided. The method of building a memory system including the STT-MRAM may include preparing a plurality of magnetic memory cells, and comparing a plurality of reference current values with program current values of the plurality of magnetic memory cells. Classifying the plurality of magnetic memory cells into a plurality of memory cell groups; and
The method may include forming a magnetic memory system by layering the plurality of magnetic memory cell groups.

Description

STT-MRAM을 포함하는 메모리 시스템 및 그 구축 방법{Memory system comprsing STT-MRAM and method of building the same}Memory system comprsing STT-MRAM and method of building the same}

본 발명은 STT-MRAM을 포함하는 메모리 시스템 및 그 구축 방법에 관련된 것으로, 보다 상세하게는, 복수의 자기 메모리 셀의 서로 다른 프로그램 전류 값을 이용하는 메모리 시스템의 구축 방법 및 그 시스템에 관련된 것이다. The present invention relates to a memory system including an STT-MRAM and a method of constructing the memory system, and more particularly, to a method of constructing a memory system using different program current values of a plurality of magnetic memory cells and a system thereof.

스마트폰, 태블릿 PC 등 휴대용 모바일 기기가 급속도로 보급되고, 스마트 워치, 스마트 글래스와 같은 웨어러블 디바이스가 보급되기 시작하면서, 보다 빠른 속도로 동작하고, 보다 낮은 동작 전압을 갖는 메모리 시스템에 대한 연구들이 진행되고 있다. With the rapid spread of portable mobile devices such as smart phones and tablet PCs, and wearable devices such as smart watches and smart glasses, the research on memory systems that operate at higher speeds and have lower operating voltages is in progress. It is becoming.

그 중 STT-MRAM은 자유층과 고정층의 자화 방향을 변화시키는 방법으로 정보를 저장하는 메모리로, 저전력 구동이 가능한 것은 물론, 종래 플로팅 타입, 또는 트랩 타입의 메모리와 비교하여 빠른 속도로 동작할 수 있는 장점이 있어, 연구개발이 활발히 진행 중이다. Among them, the STT-MRAM is a memory that stores information by changing the magnetization directions of the free layer and the pinned layer. The STT-MRAM can operate at a lower speed as well as operate at a higher speed than a conventional floating type or trap type memory. There is an advantage, R & D is actively underway.

특히, 현재 스마트폰, 태블릿, 스마트 TV의 핵심두뇌라고 할 수 있는 애플리케이션 프로세서에 적용 되어 있는 Cache memory는 6T-SRAM의 Bulky한 구조로서 미세공정으로서 스케링 기술 변화 속도와 일치 되지 못해 큰 Area 및 높은 소비전력으로 인해 칩 사이즈 및 비용증가 그리고 높은 소비전력 소모로 인해 스마트시스템의 성능 저하 및 비용 상승의 주요인이 되고 있다.Especially, the cache memory that is applied to the application processor, which is the core brain of smart phones, tablets and smart TVs, is a bulky structure of 6T-SRAM, and it is a micro process that does not match the speed of changing the scaling technology. Power has increased chip size and cost, and high power consumption has been a major contributor to smart system performance degradation and cost.

예를 들어, 대한민국 특허 등록 공보 10-2015-0042811(출원번호 : 10-2015-7005835, 출원인 : 퀼컴 인코포레이티드)에 개시된 것과 같이, 1채널과 연결된 1뱅크, 2채널과 연결된 2뱅크를 갖도록 배치하여, 저비용, 저전력의 메모리를 개시하고 있다.For example, as disclosed in Korean Patent Registration Publication No. 10-2015-0042811 (Application No .: 10-2015-7005835, Applicant: Quillcom Incorporated), one bank connected to one channel and two banks connected to two channels are connected. A low cost, low power memory is disclosed.

대한민국 특허 등록 공보 10-2015-0042811Republic of Korea Patent Registration Publication 10-2015-0042811

본 발명이 해결하고자 하는 일 기술적 과제는 고신뢰성의 STT-MRAM을 포함하는 메모리 시스템 및 그 구축 방법을 제공하는 데 있다. One technical problem to be solved by the present invention is to provide a memory system including a high reliability STT-MRAM and a construction method thereof.

본 발명이 해결하고자 하는 다른 기술적 과제는 동작 속도가 향상된 STT- MRAM을 포함하는 메모리 시스템 및 그 구축 방법을 제공하는 데 있다. Another technical problem to be solved by the present invention is to provide a memory system including a STT-MRAM with improved operation speed and a method of constructing the same.

본 발명이 해결하고자 하는 또 다른 기술적 과제는 구동 전압이 낮은 저전력의 STT-MRAM을 포함하는 메모리 시스템 및 그 구축 방법을 제공하는 데 있다. Another technical problem to be solved by the present invention is to provide a memory system including a low power STT-MRAM with a low driving voltage and a method of constructing the same.

본 발명이 해결하고자 하는 또 다른 기술적 과제는 대면적 제조 공정이 용이한 STT-MRAM을 포함하는 메모리 시스템 및 그 구축 방법을 제공하는데 있다.Another technical problem to be solved by the present invention is to provide a memory system including a STT-MRAM easy to manufacture a large area and a method of constructing the same.

본 발명이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.The technical problem to be solved by the present invention is not limited to the above.

상기 기술적 과제를 해결하기 위해, 본 발명은 STT-MRAM을 포함하는 자기 메모리 시스템 구축 방법을 제공한다.In order to solve the above technical problem, the present invention provides a method of building a magnetic memory system including the STT-MRAM.

일 실시 예에 따르면, 상기 STT-MRAM을 포함하는 자기 메모리 시스템 구축 방법은, 복수의 자기 메모리 셀을 준비하는 단계, 복수의 기준 전류(Reference Current) 값과 상기 복수의 자기 메모리 셀의 프로그램 전류(Program Current) 값들을 비교하여, 상기 복수의 자기 메모리 셀을 복수의 자기 메모리 셀 그룹(memory cell group)으로 분류하는 단계 및 상기 복수의 자기 메모리 셀 그룹을 계층화하여 자기 메모리 시스템을 구성하는 단계를 포함할 수 있다.According to an embodiment of the present disclosure, a method of constructing a magnetic memory system including the STT-MRAM may include preparing a plurality of magnetic memory cells, a plurality of reference current values, and a program current of the plurality of magnetic memory cells. Comparing the program current values, classifying the plurality of magnetic memory cells into a plurality of magnetic memory cell groups, and stratifying the plurality of magnetic memory cell groups to configure a magnetic memory system. can do.

일 실시 예에 따르면, 상기 복수의 자기 메모리 셀은, STT - MRAM(Spin Transfer Torque- Magnetic Random Access Memory)인 것을 포함할 수 있다.According to an embodiment, the plurality of magnetic memory cells may include a spin transfer torque-magnetic random access memory (STT-MRAM).

일 실시 예에 따르면, 상기 자기 메모리 시스템은, 캐쉬 메모리를 포함할 수 있다. According to an embodiment, the magnetic memory system may include a cache memory.

일 실시 예에 따르면, 상기 복수의 자기 메모리 셀을 상기 복수의 자기 메모리 셀 그룹으로 분류하는 단계는, 제1 기준 전류 값과 상기 자기 메모리 셀의 프로그램 전류 값을 비교하여, 상기 제1 기준 전류 값보다 작은 프로그램 전류 값을 갖는 자기 메모리 셀을 제1 자기 메모리 셀 그룹으로 분류하는 단계를 포함하고, 상기 제1 기준 전류 값보다 큰 제2 기준 전류 값과 상기 자기 메모리 셀의 프로그램 전류 값을 비교하여, 상기 제2 기준 전류 값보다 작은 프로그램 전류 값을 갖는 자기 메모리 셀을 제2 자기 메모리 셀 그룹으로 분류하는 단계를 포함하고, 상기 제2 기준 전류 값보다 큰 제3 기준 전류 값과 상기 자기 메모리 셀의 프로그램 전류 값을 비교하여, 상기 제3 기준 전류 값보다 작은 프로그램 전류 값을 갖는 자기 메모리 셀을 제3 자기 메모리 셀 그룹으로 분류하는 단계를 포함하고, 상기 제3 기준 전류 값보다 큰 제4 기준 전류 값과 상기 자기 메모리 셀의 프로그램 전류 값을 비교하여, 상기 제4 기준 전류 값보다 작은 프로그램 전류 값을 갖는 자기 메모리 셀을 제4 자기 메모리 셀 그룹으로 분류하는 단계를 포함할 수 있다. According to an embodiment of the present disclosure, the classifying the plurality of magnetic memory cells into the plurality of magnetic memory cell groups may include comparing the first reference current value with a program current value of the magnetic memory cell, and thus the first reference current value. Classifying a magnetic memory cell having a smaller program current value into a first magnetic memory cell group, comparing a second reference current value greater than the first reference current value with a program current value of the magnetic memory cell And classifying a magnetic memory cell having a program current value smaller than the second reference current value into a second magnetic memory cell group, wherein the third reference current value and the magnetic reference value are greater than the second reference current value. By comparing the program current value of the third magnetic memory cell with a magnetic memory cell having a program current value less than the third reference current value And classifying the data into a group, comparing a fourth reference current value greater than the third reference current value with a program current value of the magnetic memory cell, and having a program current value smaller than the fourth reference current value. Classifying the cell into a fourth magnetic memory cell group.

일 실시 예에 따르면, 상기 복수의 자기 메모리 셀 그룹을 계층화하여 상기 자기 메모리 시스템을 구성하는 단계는, 상기 제1 자기 메모리 셀 그룹을 L1 I 캐쉬로 할당하는 단계, 상기 제2 자기 메모리 셀 그룹을 L1 D 캐쉬로 할당하는 단계, 상기 제3 자기 메모리 셀 그룹을 L2 캐쉬로 할당하는 단계 및 상기 제4 자기 메모리 셀 그룹을 L3 캐쉬로 할당하는 단계를 포함할 수 있다. According to an embodiment, configuring the magnetic memory system by layering the plurality of magnetic memory cell groups may include allocating the first magnetic memory cell group to an L1 I cache and assigning the second magnetic memory cell group. Allocating to the L1 D cache, allocating the third magnetic memory cell group to the L2 cache, and allocating the fourth magnetic memory cell group to the L3 cache.

일 실시 예에 따르면, 상기 L1 I 캐쉬로 할당된 상기 제1 자기 메모리 셀 그룹의 프로그램 전류 값은 상기 제1 기준 전류 값으로 정의되고, 상기 L1 D 캐쉬로 할당된 상기 제2 자기 메모리 셀 그룹의 프로그램 전류 값은 상기 제2 기준 전류 값으로 정의되고, 상기 L2 캐쉬로 할당된 상기 제3 자기 메모리 셀 그룹의 프로그램 전류 값은 상기 제3 기준 전류 값으로 정의되고, 상기 L3 캐쉬로 할당된 상기 제4 자기 메모리 셀 그룹의 프로그램 전류 값은 상기 제4 기준 전류 값으로 정의되는 것을 포함할 수 있다.According to an embodiment, a program current value of the first magnetic memory cell group allocated to the L1 I cache is defined as the first reference current value, and a program current value of the second magnetic memory cell group allocated to the L1 D cache is defined. The program current value is defined as the second reference current value, and the program current value of the third magnetic memory cell group allocated to the L2 cache is defined as the third reference current value, and the first allocated to the L3 cache. The program current value of the four magnetic memory cell groups may include the fourth reference current value.

일 실시 예에 따르면, 상기 L1 I 캐쉬로 할당된 상기 제1 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀들의 평균 프로그램 전류 값은, 상기 L1 D 캐쉬로 할당된 상기 제2 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀들의 평균 프로그램 전류 값보다 작고, 상기 L1 D 캐쉬로 할당된 상기 제2 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀들의 평균 프로그램 전류 값은, 상기 L2 캐쉬로 할당된 상기 제3 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀들의 평균 프로그램 전류 값보다 작고, 상기 L2 캐쉬로 할당된 상기 제3 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀들의 평균 프로그램 전류 값은, 상기 L3 캐쉬로 할당된 상기 제4 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀들의 평균 프로그램 전류 값보다 작은 것을 포함할 수 있다.According to an embodiment, an average program current value of the magnetic memory cells classified into the first magnetic memory cell group allocated to the L1 I cache may be classified into the second magnetic memory cell group allocated to the L1 D cache. The average program current value of the magnetic memory cells that are less than the average program current value of the magnetic memory cells that are allocated to the L1 D cache and that are classified into the second magnetic memory cell group is the third allocated to the L2 cache. The average program current value of the magnetic memory cells classified into the third magnetic memory cell group, which is less than the average program current value of the magnetic memory cells classified into the magnetic memory cell group, is allocated to the L3 cache. Less than an average program current value of the magnetic memory cells classified into the assigned fourth magnetic memory cell group It may include.

일 실시 예에 따르면, 상기 STT-MRAM을 포함하는 자기 메모리 시스템 구축 방법은, 복수의 자기 메모리 셀을 준비하는 단계 및 복수의 기준 전류 값에 대한 복수의 자기 메모리 셀의 자화 반전 여부에 따라서, 상기 복수의 자기 메모리 셀을 L1 I 캐쉬, L1 D 캐쉬, L2 캐쉬 및 L3 캐쉬로 할당하는 것을 포함할 수 있다.According to an embodiment of the present disclosure, a method of constructing a magnetic memory system including the STT-MRAM may include preparing a plurality of magnetic memory cells and reversing magnetization of the plurality of magnetic memory cells with respect to a plurality of reference current values. And allocating the plurality of magnetic memory cells to an L1 I cache, an L1 D cache, an L2 cache, and an L3 cache.

상기 기술적 과제들을 해결하기 위해, 본 발명은 STT-MRAM을 포함하는 자기 메모리 시스템을 제공한다. In order to solve the above technical problems, the present invention provides a magnetic memory system including the STT-MRAM.

일 실시 예에 따르면, 상기 STT-MRAM을 포함하는 자기 메모리 시스템은, 제1 프로그램 전류 값을 갖는 제1 자기 메모리 셀 그룹을 포함하는 L1 I 캐쉬, 상기 제1 프로그램 전류 값보다 높은 제2 프로그램 전류 값을 갖는 제2 자기 메모리 셀 그룹을 포함하는 L1 D 캐쉬, 상기 제2 프로그램 전류 값보다 높은 제3 프로그램 전류 값을 갖는 제3 자기 메모리 셀 그룹을 포함하는 L2 캐쉬 및 상기 제3 프로그램 전류 값보다 높은 제4 프로그램 전류 값을 갖는 제4 자기 메모리 셀 그룹을 포함하는 L3 캐쉬를 포함하되, 상기 제1 내지 제4 자기 메모리 셀 그룹 내의 자기 메모리 셀들은, 랜덤하게 분포되는 것을 포함할 수 있다.According to an embodiment, the magnetic memory system including the STT-MRAM may include an L1 I cache including a first magnetic memory cell group having a first program current value, and a second program current higher than the first program current value. L1 D cache including a second group of magnetic memory cells having a value, L2 cache including a third group of magnetic memory cells having a third program current value higher than the second program current value and the third program current value. And a L3 cache including a fourth magnetic memory cell group having a high fourth program current value, wherein the magnetic memory cells in the first to fourth magnetic memory cell groups are randomly distributed.

일 실시 예에 따르면, 상기 제1 내지 제4 프로그램 전류 값을 갖는 자기 메모리 셀은, STT-MRAM인 것을 포함할 수 있다.According to an embodiment of the present disclosure, the magnetic memory cell having the first to fourth program current values may include an STT-MRAM.

일 실시 예에 따르면, 상기 STT-MRAM을 포함하는 자기 메모리 시스템은, 계층화된 상기 L1 I 캐쉬, 상기 L1 D 캐쉬, 상기 L2 자기 캐쉬 및 상기 L3 캐쉬를 제어하는 제어 블록을 더 포함할 수 있다.According to an embodiment, the magnetic memory system including the STT-MRAM may further include a control block for controlling the layered L1 I cache, the L1 D cache, the L2 magnetic cache, and the L3 cache.

본 발명의 실시 예에 따르면, STT-MRAM을 포함하는 자기 메모리 시스템의 구축 방법은, 복수의 자기 메모리 셀을 준비하는 단계, 복수의 기준 전류(Reference Current) 값과 상기 복수의 자기 메모리 셀의 프로그램 전류(Program Current) 값들을 비교하여, 상기 복수의 자기 메모리 셀을 복수의 자기 메모리 셀 그룹(memory cell group)으로 분류하는 단계 및 상기 복수의 자기 메모리 셀 그룹을 계층화하여 자기 메모리 시스템을 구성하는 단계를 포함할 수 있다. According to an embodiment of the present disclosure, a method of constructing a magnetic memory system including an STT-MRAM may include preparing a plurality of magnetic memory cells, programming a plurality of reference current values, and programming the plurality of magnetic memory cells. Classifying the plurality of magnetic memory cells into a plurality of magnetic memory cell groups by comparing program current values, and forming a magnetic memory system by layering the plurality of magnetic memory cell groups. It may include.

상기 자기 메모리 시스템은, 서로 다른 프로그램 전류 값을 갖는 복수의 자기 메모리 셀의 프로그램 전류 값들과 기준 전류 값들을 비교하여 상기 복수의 자기 메모리 셀이 복수의 자기 메모리 셀 그룹으로 분류되고, 상기 복수의 자기 메모리 셀 그룹이 계층화 될 수 있다. 이에 따라, 고효율 및 고신뢰성의 자기 메모리 시스템이 제공될 수 있다. 또한, 대면적 웨이퍼상에 제조되어 프로그램 전류 값의 차이가 있는 복수의 자기 메모리 셀을 이용하여, 용이하게 자기 메모리 시스템이 구축될 수 있다.In the magnetic memory system, the plurality of magnetic memory cells are classified into a plurality of magnetic memory cell groups by comparing the program current values and the reference current values of the plurality of magnetic memory cells having different program current values. Memory cell groups may be layered. Accordingly, a highly efficient and highly reliable magnetic memory system can be provided. In addition, a magnetic memory system can be easily constructed by using a plurality of magnetic memory cells manufactured on a large area wafer and having a difference in program current values.

도 1은 본 발명의 실시 예에 따른 STT-MRAM을 포함하는 자기 메모리 시스템에 포함된 STT-MRAM 구조를 설명한 도면이다.
도 2는 본 발명의 실시 예에 따른 STT-MRAM을 포함하는 자기 메모리 시스템에 포함된 STT-MRAM의 자화 방향에 따른 정보 저장 특성을 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 STT-MRAM을 포함하는 자기 메모리 시스템의 구축 방법을 설명하기 위한 순서도이다.
도 4는 본 발명의 실시 예에 따른 복수의 자기 메모리 셀 그룹을 분류 및 계층화 하는 알고리즘이다.
도 5는 본 발명의 실시 예에 따른 STT-MRAM을 포함하는 자기 메모리 시스템의 시뮬레이션 결과를 나타내는 도면이다.
도 6은 본 발명의 실시 예에 따른 자기 메모리 시스템을 포함하는 전자 소자를 설명하기 위한 블록도이다.
도 7은 본 발명의 실시 예에 따른 자기 메모리 시스템을 포함하는 전자 소자에 포함된 제어 블록을 설명하기 위한 블록도이다.
도 8은 본 발명의 실시 예에 따른 자기 메모리 시스템을 포함하는 전자 소자의 동작을 설명하기 위한 순서도이다.
도 9는 본 발명의 실시 예에 따른 자기 메모리 시스템을 포함하는 전자 소자의 다른 실시 예를 설명하기 위한 블록도이다.1 is a diagram illustrating an STT-MRAM structure included in a magnetic memory system including an STT-MRAM according to an embodiment of the present invention.
FIG. 2 is a diagram for describing an information storage characteristic according to a magnetization direction of an STT-MRAM included in a magnetic memory system including an STT-MRAM according to an exemplary embodiment of the present invention.
3 is a flowchart illustrating a method of constructing a magnetic memory system including an STT-MRAM according to an embodiment of the present invention.
4 is an algorithm for classifying and layering a plurality of magnetic memory cell groups according to an exemplary embodiment of the present invention.
5 is a diagram illustrating a simulation result of a magnetic memory system including an STT-MRAM according to an embodiment of the present invention.
6 is a block diagram illustrating an electronic device including a magnetic memory system according to an exemplary embodiment of the present invention.
7 is a block diagram illustrating a control block included in an electronic device including a magnetic memory system according to an exemplary embodiment of the present disclosure.
8 is a flowchart illustrating an operation of an electronic device including a magnetic memory system according to an exemplary embodiment of the present disclosure.
9 is a block diagram illustrating another embodiment of an electronic device including a magnetic memory system according to an embodiment of the present disclosure.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the technical idea of the present invention is not limited to the exemplary embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed contents are thorough and complete, and that the spirit of the present invention can be sufficiently delivered to those skilled in the art.

본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. In this specification, when an element is referred to as being on another element, it may be directly formed on another element, or a third element may be interposed therebetween.

또한, 본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.In addition, in various embodiments of the present specification, terms such as first, second, and third are used to describe various components, but these components should not be limited by these terms. These terms are only used to distinguish one component from another. Thus, what is referred to as a first component in one embodiment may be referred to as a second component in another embodiment. Each embodiment described and illustrated herein also includes its complementary embodiment. In addition, the term 'and / or' is used herein to include at least one of the components listed before and after.

명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다. In the specification, the singular encompasses the plural unless the context clearly indicates otherwise. In addition, the terms "comprise" or "having" are intended to indicate that there is a feature, number, step, element, or combination thereof described in the specification, and one or more other features or numbers, steps, configurations It should not be understood to exclude the possibility of the presence or the addition of elements or combinations thereof. In addition, the term "connection" is used herein to mean both indirectly connecting a plurality of components, and directly connecting.

또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.In addition, in the following description of the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

도 1은 본 발명의 실시 예에 따른 STT-MRAM을 포함하는 자기 메모리 시스템에 포함된 STT-MRAM 구조를 설명한 도면이고, 도 2는 본 발명의 실시 예에 따른 STT-MRAM을 포함하는 자기 메모리 시스템에 포함된 STT-MRAM의 자화 방향에 따른 정보 저장 특성을 설명하기 위한 도면이다. FIG. 1 is a view illustrating an STT-MRAM structure included in a magnetic memory system including an STT-MRAM according to an embodiment of the present invention, and FIG. 2 is a magnetic memory system including an STT-MRAM according to an embodiment of the present invention. A diagram for describing information storage characteristics according to magnetization directions of an STT-MRAM included in the STT-MRAM.

도 1 내지 도 2를 참조하면, 본 발명의 일 실시 예에 따른 STT- MRAM(100)은, 상부전극(120), 하부전극(140), 제1 자화 반전 소자(200), 및 제2 자화 반전 소자(300)를 포함할 수 있다.1 to 2, the STT-MRAM 100 according to an embodiment of the present invention may include an upper electrode 120, a lower electrode 140, a first magnetization inversion element 200, and a second magnetization. Inverting element 300 may be included.

상기 제1 자화 반전 소자(200)는, 제1 자화 변화층(210), 제1 터널 베리어층(220), 및 제1 자화 고정층(230)을 포함할 수 있다. 상기 제2 자화 반전 소자(300)는, 제2 자화 변화층(310), 제2 터널 베리어층(320), 및 제2 자화 고정층(330)을 포함할 수 있다. 상기 제1 자화 반전 소자(200) 및 상기 제2 자화 반전 소자(300)는 직렬 연결로 구성될 수 있고, 서로 다른 프로그램 전류 밀도(Jn)를 가질 수 있다. The first magnetization reversal element 200 may include a first magnetization change layer 210, a first tunnel barrier layer 220, and a first magnetization pinned layer 230. The second magnetization reversal element 300 may include a second magnetization change layer 310, a second tunnel barrier layer 320, and a second magnetization pinned layer 330. The first magnetization inversion element 200 and the second magnetization inversion element 300 may be configured in series and may have different program current densities J n .

다시 말하면, 상기 제1 자화 반전 소자(200)에서 상기 제1 자화 변화층(210)의 자화 방향을 반전하는데 필요한 제1 프로그램 전류 밀도(J1) 값이 상기 제2 자화 반전 소자(300)에서 상기 제2 자화 변화층(310)의 자화 방향을 반전하는데 필요한 제2 프로그램 전류 밀도(J2) 값과 다를 수 있다. 예를 들어, 상기 제2 자화 반전 소자(300)의 상기 제2 프로그램 전류 밀도(J2) 값은 상기 제1 자화 반전 소자(200)의 상기 제1 프로그램 전류 밀도(J1) 값보다 클 수 있다.In other words, the first program current density J 1 required for inverting the magnetization direction of the first magnetization changing layer 210 in the first magnetization inversion element 200 is determined by the second magnetization inversion element 300. The second program current density J 2 required to reverse the magnetization direction of the second magnetization changing layer 310 may be different. For example, the value of the second program current density J 2 of the second magnetization inversion element 300 may be greater than the value of the first program current density J 1 of the first magnetization inversion element 200. have.

또한, 본 발명의 다른 실시 예에 따른 STT-MRAM은 제1 자화 반전 소자(200) 및 제2 자화 반전 소자(300) 사이에 제공된 전도층(미도시)을 포함할 수 있다. In addition, the STT-MRAM according to another embodiment of the present invention may include a conductive layer (not shown) provided between the first magnetization inversion element 200 and the second magnetization inversion element 300.

상기 제1 자화 반전 소자(200) 및 상기 제2 자화 반전 소자(300)가 높은 저항(High resistance) 상태에 있는 경우가 "1"로 정의되고, 낮은 저항(Low resistance) 상태에 있는 경우가 "0"으로 정의될 수 있다. A case in which the first magnetization reversal element 200 and the second magnetization inversion element 300 are in a high resistance state is defined as "1", and a case in which the first magnetization inversion element 200 and the second magnetization inversion element 300 is in a low resistance state is " 0 "may be defined.

일 실시 예에 따르면, 상기 제1 자화 반전 소자(200)에서, 상기 제1 자화 변화층(210)의 자화 방향이 상기 제1 자화 고정층(230)의 자화 방향과 반평행(anti parallel)한 경우, 및 상기 제2 자화 반전 소자(300)에서, 상기 제2 자화 변화층(310)의 자화 방향이 상기 제2 자화 고정층(330)의 자화 방향과 반평행한 경우, 상기 제1 자화 반전 소자(200) 및 상기 제2 자화 반전 소자(300)가 높은 저항 상태로 정의될 수 있다. According to an embodiment, when the magnetization direction of the first magnetization changing layer 210 is anti-parallel to the magnetization direction of the first magnetization pinned layer 230 in the first magnetization reversal element 200. And the second magnetization inversion element 300, when the magnetization direction of the second magnetization changing layer 310 is antiparallel to the magnetization direction of the second magnetization pinned layer 330, the first magnetization inversion element ( 200 and the second magnetization inversion element 300 may be defined as a high resistance state.

일 실시 예에 따르면, 상기 제1 자화 반전 소자(200)에서, 상기 제1 자화 변화층(210)의 자화 방향이 상기 제1 자화 고정층(230)의 자화 방향과 평행(parallel)한 경우, 및 상기 제2 자화 반전 소자(300)에서, 상기 제2 자화 변화층(310)의 자화 방향이 상기 제2 자화 고정층(330)의 자화 방향과 평행한 경우, 상기 제1 자화 반전 소자(200) 및 상기 제2 자화 반전 소자(300)가 높은 저항 상태로 정의될 수 있다. According to one embodiment, in the first magnetization reversal device 200, when the magnetization direction of the first magnetization change layer 210 is parallel to the magnetization direction of the first magnetization pinned layer 230, and In the second magnetization inversion element 300, when the magnetization direction of the second magnetization change layer 310 is parallel to the magnetization direction of the second magnetization pinned layer 330, the first magnetization inversion element 200 and The second magnetization inversion element 300 may be defined as a high resistance state.

상기 STT- MRAM(100)은, 상기 제1 자화 반전 소자(200) 와 상기 제2 자화 반전 소자(300)가 적층된 구조 일 수 있다. 이에 따라, 상기 STT MRAM(100)은 "11", "01", "10", "00"의 4 가지 저항 상태로 나타낼 수 있다. 다시 말해, 상기 제1 자화 반전 소자(200) 및 상기 제2 자화 반전 소자(300)가 모두 높은 저항 상태(상기 제1 자화 변화층(210)과 상기 제1 자화 고정층(230)이 반평행이고, 상기 제2 자화 변화층(310)과 상기 제2 자화 고정층(330)이 반평행 상태)인 경우, 상기 STT-MRAM(100)은 "11" 저항 상태로 정의될 수 있다. 또한, 상기 제1 자화 반전 소자(200)는 낮은 저항 상태(상기 제1 자화 변화층(210)과 상기 제1 자화 고정층(230)이 평행), 상기 제2 자화 반전 소자(300)는 높은 저항 상태(상기 제2 자화 변화층(310)과 상기 제2 자화 고정층(330)이 반평행)인 경우, 상기 STT-MRAM(100)은 "10" 저항 상태로 정의될 수 있다. 또한, 상기 제1 자화 반전 소자(200)는 높은 저항 상태(상기 제1 자화 변화층(210)과 상기 제1 자화 고정층(230)이 반평행), 상기 제2 자화 반전 소자(300)는 낮은 저항 상태(상기 제2 자화 변화층(310)과 상기 제2 자화 고정층(330)이 평행)인 경우, 상기 STT-MRAM(100)은 "01" 저항 상태로 정의될 수 있다. 또한, 상기 제1 자화 반전 소자(200) 및 상기 제2 자화 반전 소자(300)가 모두 낮은 저항 상태(상기 제1 자화 변화층(210)과 상기 제1 자화 고정층(230)이 평행이고, 상기 제2 자화 변화층(310)과 상기 제2 자화 고정층(330)이 평행 상태)인 경우, 상기 STT-MRAM(100)은 "00" 저항 상태로 정의될 수 있다.The STT-MRAM 100 may have a structure in which the first magnetization inversion element 200 and the second magnetization inversion element 300 are stacked. Accordingly, the STT MRAM 100 may be represented by four resistance states of “11”, “01”, “10”, and “00”. In other words, the first magnetization inversion element 200 and the second magnetization inversion element 300 are both in a high resistance state (the first magnetization change layer 210 and the first magnetization pinned layer 230 are antiparallel to each other. When the second magnetization change layer 310 and the second magnetization pinned layer 330 are antiparallel, the STT-MRAM 100 may be defined as a "11" resistance state. In addition, the first magnetization inversion element 200 has a low resistance state (the first magnetization change layer 210 and the first magnetization fixing layer 230 are parallel), and the second magnetization inversion element 300 has a high resistance. When the state (the second magnetization change layer 310 and the second magnetization pinned layer 330 are antiparallel), the STT-MRAM 100 may be defined as a "10" resistance state. In addition, the first magnetization inversion element 200 has a high resistance state (the first magnetization change layer 210 and the first magnetization pinned layer 230 are antiparallel), and the second magnetization inversion element 300 is low. When the resistance state (the second magnetization change layer 310 and the second magnetization pinned layer 330 are parallel), the STT-MRAM 100 may be defined as a "01" resistance state. In addition, the first magnetization inversion element 200 and the second magnetization inversion element 300 are both in a low resistance state (the first magnetization change layer 210 and the first magnetization pinned layer 230 are parallel, When the second magnetization change layer 310 and the second magnetization pinned layer 330 are in a parallel state), the STT-MRAM 100 may be defined as a “00” resistance state.

상기 "11" 저항 상태는, 상기 "00" 저항 상태에서, 상기 상부전극(120) 에서 상기 하부전극(140) 방향으로 상기 제2 프로그램 전류 밀도(J2, 상기 제2 자화 반전소자(300)의 프로그램 전류 밀도)보다 큰 크기의 프로그램 전류를 인가하여 구현될 수 있다. 상기 "01" 저항 상태는, 상기 "00" 저항 상태에서, 상기 상부전극(120)에서 상기 하부전극(140) 방향으로 상기 제1 프로그램 전류 밀도(J1) 보다 크고 상기 제2 프로그램 전류 밀도(J2) 보다 작은 크기의 프로그램 전류를 인가하여 구현될 수 있다. 상기 "10" 저항 상태는, 상기 "11" 저항 상태에서, 상기 하부전극(140) 에서 상기 상부전극(120) 방향으로 상기 제2 프로그램 전류 밀도(J2) 보다 작고 상기 제1 프로그램 전류 밀도(J1) 보다 큰 프로그램 전류를 인가하여 구현될 수 있다.The “11” resistance state is the second program current density J 2 in the “00” resistance state from the upper electrode 120 to the lower electrode 140. It can be implemented by applying a program current of a magnitude greater than the program current density of). The resistance state "01" is greater than the first program current density J 1 in the direction from the upper electrode 120 to the lower electrode 140 in the resistance state "00". J 2 ) can be implemented by applying a smaller program current. The "10" resistance state is less than the second program current density J 2 in the direction of the lower electrode 140 and the upper electrode 120 in the "11" resistance state and the first program current density ( J 1 ) can be implemented by applying a larger program current.

도 3은 본 발명의 실시 예에 따른 STT-MRAM을 포함하는 자기 메모리 시스템의 구축 방법을 설명하기 위한 순서도이고, 도 4는 본 발명의 실시 예에 따른 복수의 자기 메모리 셀 그룹을 분류 및 계층화 하는 알고리즘이고, 도 5는 본 발명의 실시 예에 따른 STT-MRAM을 포함하는 자기 메모리 시스템의 시뮬레이션 결과를 나타내는 도면이다. 3 is a flowchart illustrating a method of constructing a magnetic memory system including an STT-MRAM according to an embodiment of the present invention. 5 is a diagram illustrating a simulation result of a magnetic memory system including an STT-MRAM according to an exemplary embodiment of the present invention.

도 3 및 도 4를 참조하면, 복수의 자기 메모리 셀이 준비된다(S110). 일 실시 예에 따르면, 상기 복수의 자기 메모리 셀은, STT-MRAM(Spin Transfer Torque Magnetic Random Access Memory)을 포함할 수 있다. 예를 들어, 상기 복수의 자기 메모리 셀은, 도 1을 참조하여 설명된 것과 동일한 구조를 가질 수 있다. 또한, 예를 들어, 상기 복수의 자기 메모리 셀은, 도 2를 참조하여 설명된 것과 같이, 동작할 수 있다. 3 and 4, a plurality of magnetic memory cells are prepared (S110). According to an embodiment of the present disclosure, the plurality of magnetic memory cells may include a spin transfer torque magnetic random access memory (STT-MRAM). For example, the plurality of magnetic memory cells may have the same structure as described with reference to FIG. 1. Also, for example, the plurality of magnetic memory cells may operate as described with reference to FIG. 2.

상기 복수의 자기 메모리 셀의 프로그램 전류 값은, 상기 복수의 자기 메모리 셀이 동일한 공정, 동일한 물질로 형성되더라도, 공정 변화(variation), 상기 자기 메모리 셀을 구성하는 막의 미세한 두께의 차이에 의해 상이할 수 있다. 예를 들어, 동일한 웨이퍼 상에 형성된 자기 메모리 셀이더라도, 웨이퍼의 가장자리 상에 형성되는 자기 메모리 셀과 중앙부 상에 형성된 자기 메모리 셀의 프로그램 전류 값이 상이할 수 있다. 특히, 도 1에 도시된 것과 같이, 상기 복수의 자기 메모리 셀이, 적층된 상기 제1 자화 반전 소자(200) 및 상기 제2 자화 반전 소자(300)를 포함하는 경우, 상기 복수의 자기 메모리 셀의 프로그램 전류 값이 동일하도록 제조하는 것은 용이하지 않다. The program current values of the plurality of magnetic memory cells may differ due to process variations and differences in minute thicknesses of films constituting the magnetic memory cells, even if the plurality of magnetic memory cells are formed of the same process and the same material. Can be. For example, even if the magnetic memory cell formed on the same wafer, the program current value of the magnetic memory cell formed on the edge of the wafer and the magnetic memory cell formed on the center portion may be different. In particular, as shown in FIG. 1, when the plurality of magnetic memory cells include the stacked first magnetization inversion element 200 and the second magnetization inversion element 300, the plurality of magnetic memory cells. It is not easy to manufacture so that the program current value of is the same.

복수의 기준 전류(Reference Current) 값과 상기 복수의 자기 메모리 셀의 프로그램 전류(Program Current) 값을 비교하여, 상기 복수의 자기 메모리 셀이 복수의 자기 메모리 셀 그룹(memory cell group)으로 분류될 수 있다(S120). By comparing a plurality of reference current values and program current values of the plurality of magnetic memory cells, the plurality of magnetic memory cells may be classified into a plurality of magnetic memory cell groups. There is (S120).

상기 복수의 자기 메모리 셀을 복수의 자기 메모리 셀 그룹으로 분류하는 단계는, 제1 기준 전류 값과 상기 자기 메모리 셀의 프로그램 전류 값을 비교하여, 상기 제1 기준 전류 값보다 작은 프로그램 전류 값을 갖는 자기 메모리 셀을 제1 자기 메모리 셀 그룹으로 분류하는 단계(S210), 상기 제2 기준 전류 값과 상기 자기 메모리 셀의 프로그램 전류 값을 비교하여, 상기 제2 기준 전류 값보다 작은 프로그램 전류 값을 갖는 자기 메모리 셀을 제2 자기 메모리 셀 그룹으로 분류하는 단계(S220), 상기 제3 기준 전류 값과 상기 자기 메모리 셀의 프로그램 전류 값을 비교하여, 상기 제3 기준 전류 값보다 작은 프로그램 전류 값을 갖는 자기 메모리 셀을 제3 자기 메모리 셀 그룹으로 분류하는 단계(S230), 상기 제4 기준 전류 값과 상기 자기 메모리 셀의 프로그램 전류 값을 비교하여, 상기 제4 기준 전류 값보다 작은 프로그램 전류 값을 갖는 자기 메모리 셀을 제4 자기 메모리 셀 그룹으로 분류하는 단계(S240)를 포함할 수 있다.The classifying the plurality of magnetic memory cells into a plurality of magnetic memory cell groups may include a program current value smaller than the first reference current value by comparing a first reference current value with a program current value of the magnetic memory cell. Classifying a magnetic memory cell into a first magnetic memory cell group (S210), comparing the second reference current value with a program current value of the magnetic memory cell, and having a program current value smaller than the second reference current value. Classifying a magnetic memory cell into a second magnetic memory cell group (S220), comparing the third reference current value with a program current value of the magnetic memory cell, and having a program current value smaller than the third reference current value. Classifying a magnetic memory cell into a third magnetic memory cell group (S230), before the fourth reference current value and the program of the magnetic memory cell Compare the values, and may include a step (S240) of classifying a magnetic memory cell with the first small programming current value than a fourth reference current value in the fourth magnetic memory cell group.

상기 제1 기준 전류 값은 상기 제2 기준 전류 값보다 작고, 상기 제2 기준 전류 값은 상기 제3 기준 전류 값보다 작고, 상기 제3 기준 전류 값은 상기 제4 기준 전류 값보다 작을 수 있다. 이에 따라, 제1 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀의 프로그램 전류 값이, 제2 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀의 프로그램 전류 값보다 작고, 제2 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀의 프로그램 전류 값은 제3 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀의 프로그램 전류 값보다 작고, 제3 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀의 프로그램 전류 값은 제4 자기 메모리셀 그룹으로 분류된 상기 자기 메모리 셀의 프로그램 전류 값보다 작을 수 있다. The first reference current value may be smaller than the second reference current value, the second reference current value may be smaller than the third reference current value, and the third reference current value may be smaller than the fourth reference current value. Accordingly, the program current value of the magnetic memory cells classified into the first magnetic memory cell group is smaller than the program current value of the magnetic memory cells classified into the second magnetic memory cell group and classified into the second magnetic memory cell group. The program current value of the magnetic memory cell is smaller than the program current value of the magnetic memory cell classified into the third magnetic memory cell group, and the program current value of the magnetic memory cell classified into the third magnetic memory cell group is fourth. It may be smaller than the program current value of the magnetic memory cells classified into magnetic memory cell groups.

일 실시 예에 따르면, 2차원적으로 배열된 자기 메모리 셀 어레이가 준비될 수 있다. 상기 자기 메모리 셀 어레이는 임의의 형태 및 임의의 구역으로 나누어질 수 있다. 이후, 상기 자기 메모리 셀 어레이는, 나누어진 임의의 구역에서 샘플링을 하고, 샘플링된 자기 메모리 셀의 프로그램 전류 값을 도 3및 도 4를 참조하여 설명된 방법으로 상기 자기 메모리 셀 그룹으로 분류할 수 있다. 상기 샘플링된 임의의 구역내 다른 자기 메모리 셀들은 모두 상기 샘플링된 자기 메모리 셀이 분류된 자기 메모리 셀 그룹과 같은 자기 메모리 셀 그룹으로 정의할 수 있다. 예를 들어, 상기 샘플링된 자기 메모리 셀이 제1 자기 메모리 셀 그룹으로 분류된 경우, 임의의 구역내 상기 샘플링된 자기 메모리 셀 주위의 다른 자기 메모리 셀들도 제1 자기 메모리 셀 그룹으로 분류될 수 있다. According to an embodiment, a two-dimensionally arranged magnetic memory cell array may be prepared. The magnetic memory cell array can be divided into any shape and any zone. The magnetic memory cell array may then sample in any divided region and classify the program current values of the sampled magnetic memory cells into the magnetic memory cell groups in the manner described with reference to FIGS. 3 and 4. have. All other magnetic memory cells in the sampled arbitrary region may be defined as a magnetic memory cell group such as a magnetic memory cell group in which the sampled magnetic memory cells are classified. For example, when the sampled magnetic memory cell is classified as a first magnetic memory cell group, other magnetic memory cells around the sampled magnetic memory cell in any zone may also be classified as the first magnetic memory cell group. .

상기 복수의 자기 메모리 셀 그룹이 계층화될 수 있다(S130). 상기 자기 메모리 시스템은, 캐쉬 메모리를 포함할 수 있다. The plurality of magnetic memory cell groups may be layered (S130). The magnetic memory system may include a cache memory.

상기 복수의 자기 메모리 셀 그룹을 계층화 하는 단계는, 상기 제1 자기 메모리 셀 그룹을 L1 I 캐쉬로 할당하는 단계, 상기 제2 자기 메모리 셀 그룹을 L1 D 캐쉬로 할당하는 단계, 상기 제3 자기 메모리 셀 그룹을 L2 캐쉬로 할당하는 단계, 및 상기 제4 자기 메모리 셀 그룹을 L3 캐쉬로 할당하는 단계를 포함할 수 있다. 이때, 일 실시 예에 따르면, 상기 L1 I 캐쉬로 할당된 상기 제1 자기 메모리 셀 그룹의 프로그램 전류 값은 상기 제1 기준 전류 값으로 정의되고, 상기 L1 D 캐쉬로 할당된 상기 제2 자기 메모리 셀 그룹의 프로그램 전류 값은 상기 제2 기준 전류 값으로 정의되고, 상기 L2 캐쉬로 할당된 상기 제3 자기 메모리 셀 그룹의 프로그램 전류 값은 상기 제3 기준 전류 값으로 정의되고, 상기 L3 캐쉬로 할당된 상기 제4 자기 메모리 셀 그룹의 프로그램 전류 값은 상기 제4 기준 전류 값으로 정의될 수 있다.The layering of the plurality of magnetic memory cell groups may include: allocating the first magnetic memory cell group to an L1 I cache, allocating the second magnetic memory cell group to an L1 D cache, and the third magnetic memory. Allocating the cell group to the L2 cache, and allocating the fourth magnetic memory cell group to the L3 cache. According to an embodiment, the program current value of the first magnetic memory cell group allocated to the L1 I cache is defined as the first reference current value, and the second magnetic memory cell allocated to the L1 D cache is provided. The program current value of the group is defined as the second reference current value and the program current value of the third magnetic memory cell group assigned to the L2 cache is defined as the third reference current value and assigned to the L3 cache. The program current value of the fourth magnetic memory cell group may be defined as the fourth reference current value.

상기 L1 I 캐쉬로 할당된 상기 제1 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀들의 평균 프로그램 전류 값은, 상기 L1 D 캐쉬로 할당된 상기 제2 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀들의 평균 프로그램 전류 값보다 작고, 상기 L1 D 캐쉬로 할당된 상기 제2 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀들의 평균 프로그램 전류 값은, 상기 L2 캐쉬로 할당된 상기 제3 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀들의 평균 프로그램 전류 값보다 작고, 상기 L2 캐쉬로 할당된 상기 제3 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀들의 평균 프로그램 전류 값은, 상기 L3 캐쉬로 할당된 상기 제4 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀들의 평균 프로그램 전류 값보다 작을 수 있다.The average program current value of the magnetic memory cells classified into the first magnetic memory cell group allocated to the L1 I cache may be determined by the values of the magnetic memory cells classified into the second magnetic memory cell group allocated to the L1 D cache. An average program current value of the magnetic memory cells less than an average program current value and classified into the second magnetic memory cell group allocated to the L1 D cache is classified into the third magnetic memory cell group allocated to the L2 cache. The average program current value of the magnetic memory cells that is less than the average program current value of the magnetic memory cells that are allocated to the L2 cache and that is classified into the third magnetic memory cell group is assigned to the fourth magnetic memory that is allocated to the L3 cache. The magnetic memory cells classified into memory cell groups may be smaller than an average program current value.

또한, 상기 자기 메모리 시스템의 구축 방법은, 상기 복수의 기준 전류 값에 대한 상기 복수의 자기 메모리 셀의 자화 반전 여부에 따라서, 상기 복수의 자기 메모리 셀을 L1 I 캐쉬, L1 D 캐쉬, L2 캐쉬, 및 L3 캐쉬로 할당하는 것을 포함할 수 있다. 다시 말하면, 상기 제1 기준 전류 값에 의해 자화 반전되는 자기 메모리 셀은, 제1 자기 메모리 셀 그룹으로 분류되어, L1 I 캐쉬로 할당될 수 있다. 또한, 제1 기준 전류 값에 의해 자화 반전되지 않고 제2 기준 전류 값에 의해 자화 반전되는 자기 메모리 셀은, 제2 자기 메모리 셀 그룹으로 분류되어, L1 D 캐쉬로 할당될 수 있다. 또한, 제2 기준 전류 값에 의해 자화 반전되지 않고 제3 기준 전류 값에 의해 자화 반전되는 자기 메모리 셀은, 제3 메모리 셀 그룹으로 분류되어, L2 캐쉬로 할당될 수 있다. 또한 제3 기준 전류 값에 의해 자화 반전되지 않고 제4 기준 전류 값에 의해 자화 반전되는 자기 메모리 셀은, 제4 메모리 셀 그룹으로 분류되어, L3 캐쉬로 할당될 수 있다.The method of constructing the magnetic memory system may include the plurality of magnetic memory cells in an L1 I cache, an L1 D cache, an L2 cache, depending on whether the magnetic memory cells are inverted in magnetization with respect to the plurality of reference current values. And allocating to the L3 cache. In other words, the magnetic memory cells magnetized and inverted by the first reference current value may be classified into a first magnetic memory cell group and allocated to the L1 I cache. In addition, the magnetic memory cells that are not magnetized inverted by the first reference current value but magnetized inverted by the second reference current value may be classified into a second magnetic memory cell group and allocated to the L1 D cache. In addition, the magnetic memory cells that are not magnetized inverted by the second reference current value but magnetized inverted by the third reference current value may be classified into a third memory cell group and allocated to the L2 cache. In addition, the magnetic memory cells that are not magnetized inverted by the third reference current value but magnetized inverted by the fourth reference current value may be classified into a fourth memory cell group and allocated to the L3 cache.

본 발명의 실시 예에 따른 자기 메모리 시스템의 구축 방법에 따르면, 서로 다른 프로그램 전류 값을 갖는 복수의 자기 메모리 셀의 프로그램 전류 값들과 기준 전류 값들을 비교하여, 상기 복수의 자기 메모리 셀이 복수의 자기 메모리 셀 그룹으로 분류되고, 상기 복수의 자기 메모리 셀 그룹이 계층화될 수 있다. According to a method of constructing a magnetic memory system according to an exemplary embodiment of the present disclosure, the plurality of magnetic memory cells may be configured to compare the program current values and reference current values of a plurality of magnetic memory cells having different program current values. It is classified into a memory cell group, and the plurality of magnetic memory cell groups may be layered.

상술된 본 발명의 실시 예와 달리, 프로그램 전류 값의 차이를 이용하여 복수의 자기 메모리 셀을 분류하고 계층화하지 않는 경우, 복수의 자기 메모리 셀의 서로 다른 프로그램 전류 값으로 인해, 자기 메모리 셀을 이용하여 메모리 시스템을 구축하는 것이 용이하지 않다. 또한, 대면적 웨이퍼 상에 자기 메모리 셀을 제조하는 경우, 자기 메모리 셀의 프로그램 전류 값이 실질적으로 동일하도록 제조하는 것이 용이하지 않고, 이에 따라, 대면적 웨이퍼 상에 제조된 자기 메모리 셀을 이용하여 자기 메모리 시스템을 구축하는 것은 더욱 용이하지 않다. Unlike the above-described embodiment of the present invention, when the plurality of magnetic memory cells are not classified and layered using the difference of the program current values, the magnetic memory cells are used due to different program current values of the plurality of magnetic memory cells. It is not easy to build a memory system. In addition, when manufacturing a magnetic memory cell on a large area wafer, it is not easy to manufacture so that the program current value of the magnetic memory cell is substantially the same, and thus, by using the magnetic memory cell manufactured on the large area wafer Building a magnetic memory system is not easier.

하지만, 본 발명의 실시 예에 따르면, 오히려, 복수의 자기 메모리 셀의 프로그램 전류 값의 차이를 이용하여, 복수의 자기 메모리 셀이 계층화될 수 있고, 이에 따라, 고효율 고신뢰성의 자기 메모리 시스템이 제공될 수 있다. 또한, 대면적 웨이퍼 상에 제조되어 프로그램 전류 값의 차이가 있는 복수의 자기 메모리 셀을 이용하여, 용이하게 자기 메모리 시스템이 구축될 수 있다. However, according to an exemplary embodiment of the present invention, a plurality of magnetic memory cells may be layered using a difference in program current values of the plurality of magnetic memory cells, thereby providing a highly efficient and highly reliable magnetic memory system. Can be. Further, by using a plurality of magnetic memory cells fabricated on a large area wafer and having a difference in program current values, the magnetic memory system can be easily constructed.

도 5를 참조하면, 복수의 자기 메모리 셀을 준비하고, 도 3 및 도 4를 참조하여 설명된 자기 메모리 시스템의 구축 방법에 따라, 상기 복수의 자기 메모리 셀을 분류하고, 시뮬레이션 결과를 도 5에 도시하였다. 도 5에 도시된 것과 같이, 제1 프로그램 전류 값을 갖는 제1 자기 메모리 셀 그룹, 상기 제1 프로그램 전류 값보다 높은 제2 프로그램 전류 값을 갖는 제2 자기 메모리 셀 그룹, 상기 제2 프로그램 전류 값보다 높은 제3 프로그램 전류 값을 갖는 제3 자기 메모리 셀 그룹, 및 상기 제3 프로그램 전류 값보다 높은 제4 프로그램 전류 값을 갖는 제4 자기 메모리 셀 그룹을 포함하는 자기 메모리 시스템을 구축하였다. 상기 제1 내지 제4 자기 메모리 셀 그룹 내의 자기 메모리 셀들은, 랜덤하게 분포되는 것을 확인할 수 있다. Referring to FIG. 5, a plurality of magnetic memory cells are prepared, the plurality of magnetic memory cells are classified according to the method of constructing the magnetic memory system described with reference to FIGS. 3 and 4, and simulation results are illustrated in FIG. 5. Shown. As shown in FIG. 5, a first magnetic memory cell group having a first program current value, a second magnetic memory cell group having a second program current value higher than the first program current value, and the second program current value A magnetic memory system including a third magnetic memory cell group having a higher third program current value and a fourth magnetic memory cell group having a fourth program current value higher than the third program current value is constructed. It can be seen that the magnetic memory cells in the first to fourth magnetic memory cell groups are randomly distributed.

도 6은 본 발명의 실시 예에 따른 자기 메모리 시스템을 포함하는 전자 소자를 설명하기 위한 블록도이고, 도 7은 본 발명의 실시 예에 따른 자기 메모리 시스템을 포함하는 전자 소자에 포함된 제어 블록을 설명하기 위한 블록도이다. FIG. 6 is a block diagram illustrating an electronic device including a magnetic memory system according to an exemplary embodiment of the present disclosure, and FIG. 7 illustrates a control block included in an electronic device including a magnetic memory system according to an exemplary embodiment of the present disclosure. It is a block diagram for explanation.

도 6 및 도 7을 참조하면, CPU(410), 제1 자기 메모리 셀 그룹(420), 제2 자기 메모리 셀 그룹(430), 제3 자기 메모리 셀 그룹(440), 외부 DRAM(450), 외부 FLASH(460), HDD(470), 및 제어 블록(500)을 포함하는 전자 소자가 준비된다. 상기 제1 내지 제3 자기 메모리 셀 그룹(420 내지 440)은, 도 3 및 도 4를 참조하여 설명된 방법으로 복수의 자기 메모리 셀이 분류 및 할당된 것일 수 있다. 상기 제1 자기 메모리 셀 그룹(420)으로 분류된 상기 자기 메모리 셀의 프로그램 전류 값은, 상기 제2 자기 메모리 셀 그룹(430)으로 분류된 상기 자기 메모리 셀의 프로그램 전류 값보다 작고, 상기 제2 자기 메모리 셀 그룹(430)으로 분류된 상기 자기 메모리 셀의 프로그램 전류 값은, 상기 제3 자기 메모리 셀 그룹(440)으로 분류된 상기 자기 메모리 셀의 프로그램 전류 값보다 작을 수 있다. 6 and 7, the CPU 410, the first magnetic memory cell group 420, the second magnetic memory cell group 430, the third magnetic memory cell group 440, the external DRAM 450, An electronic device comprising an external FLASH 460, HDD 470, and control block 500 is prepared. The first to third magnetic memory cell groups 420 to 440 may be classified and allocated by the plurality of magnetic memory cells by the method described with reference to FIGS. 3 and 4. The program current value of the magnetic memory cells classified into the first magnetic memory cell group 420 is less than the program current value of the magnetic memory cells classified into the second magnetic memory cell group 430, and the second current value is smaller than the program current value of the magnetic memory cell classified into the second magnetic memory cell group 430. The program current value of the magnetic memory cells classified into the magnetic memory cell group 430 may be smaller than the program current value of the magnetic memory cells classified into the third magnetic memory cell group 440.

상기 제어 블록(500)은, 사용자의 데이터를 분류하고, 분류된 데이터의 특성에 따라서 데이터의 저장 위치를 결정할 수 있다. 구체적으로, 상기 제어 블록은(500), 데이터 분석부(510), 데이터 분류부(520), 데이터 저장부(530), 및 내부처리부(540)를 포함할 수 있다. The control block 500 may classify data of a user and determine a storage location of data according to characteristics of the classified data. In detail, the control block 500 may include a data analyzer 510, a data classifier 520, a data storage 530, and an internal processor 540.

상기 데이터 분석부(510)는, 사용자의 사용 데이터를 분석할 수 있다. 상기 데이터 분류부(520)는, 사용자의 시나리오 데이터를 기반으로 하여 사용자의 사용 데이터를 분류할 수 있다. 상기 데이터 저장부(530)는, 각 데이터 클래스 마다 분류된 데이터를 저장할 수 있다. 상기 내부처리부(540)는, 데이터 분류 및 데이터 저장을 위한 내부 메모리를 더 포함하고, 상기 데이터 분석부(510), 상기 데이터 분류부(520), 및 상기 데이터 저장부(530)를 제어할 수 있다. The data analyzer 510 may analyze usage data of a user. The data classifier 520 may classify the user's usage data based on the scenario data of the user. The data storage unit 530 may store data classified for each data class. The internal processor 540 may further include an internal memory for classifying data and storing data, and may control the data analyzer 510, the data classifier 520, and the data storage unit 530. have.

본 발명의 실시 예에 따라, 상기 제1 내지 제3 자기 메모리 셀 그룹(420 내지 440)을 포함하여 제조된 상기 전자 소자는, 각 단계가 유기적으로 결합되어 초저전력 및 높은 집적도를 구현할 수 있는 장점이 있다. According to an embodiment of the present invention, the electronic device manufactured by including the first to third magnetic memory cell groups 420 to 440 has advantages in that each step is organically combined to implement ultra low power and high integration. There is this.

도 8은 본 발명의 실시 예에 따른 자기 메모리 시스템을 포함하는 전자 소자의 동작을 설명하기 위한 순서도이다.8 is a flowchart illustrating an operation of an electronic device including a magnetic memory system according to an exemplary embodiment of the present disclosure.

도 8을 참조하면, 도 6 및 도 7을 참조하여 설명된 방법으로 제조된 전자 소자가 준비된다. 상기 전자 소자에 사용자의 데이터를 입력(S210)할 수 있다. 입력된 상기 사용자 데이터의 로그 데이터 및 데이터 타입이 저장될 수 있다(S220). 일 실시 예에 따르면, 상기 로그 데이터는 시작 및 종료 시간을 포함할 수 있고, 상기 데이터 타입은 텍스트, 영상, 시스템 관련 등을 포함할 수 있다. 상기 저장된 데이터는, 제어 블록에서 분석, 분류 및 저장될 수 있다(S230). 상기 분석, 분류 및 저장된 데이터는, 데이터 특성에 따라 도 3및 도 4를 참조하여 설명된 방법으로 다시 분류될 수 있다(S240). 일 실시 예에 따르면, 상기 데이터 특성은, 읽기 속도, 쓰기 속도, 및 사용 빈도 등을 포함할 수 있다. 상기 데이터 특성에 따라 분류된 데이터는, 특성에 따라서 도 6을 참조하여 설명된 제1 자기 메모리 셀 그룹(420), 제2 자기 메모리 셀 그룹(430), 제3 자기 메모리 셀 그룹(440), 외부 DRAM(450), 외부 FLASH(460) 또는 HDD(470)에 저장될 수 있다(S250). Referring to FIG. 8, an electronic device manufactured by the method described with reference to FIGS. 6 and 7 is prepared. User data may be input to the electronic device (S210). The input log data and data type of the user data may be stored (S220). According to an embodiment of the present disclosure, the log data may include a start and end time, and the data type may include text, an image, a system association, and the like. The stored data may be analyzed, classified and stored in the control block (S230). The analyzed, classified and stored data may be classified again according to the data characteristics by the method described with reference to FIGS. 3 and 4 (S240). According to an embodiment of the present disclosure, the data characteristic may include a read speed, a write speed, a frequency of use, and the like. The data classified according to the data characteristic may include the first magnetic memory cell group 420, the second magnetic memory cell group 430, the third magnetic memory cell group 440, which are described with reference to FIG. 6 according to the characteristic. The external DRAM may be stored in the external DRAM 450, the external FLASH 460, or the HDD 470 (S250).

제1 자기 메모리 셀 그룹(420), 제2 자기 메모리 셀 그룹(430), 제3 자기 메모리 셀 그룹(440), 외부 DRAM(450), 외부 FLASH(460) 또는 HDD(470)에 저장된 상기 데이터들은 사용자의 요청에 따라 출력될 수 있다(S260).The data stored in the first magnetic memory cell group 420, the second magnetic memory cell group 430, the third magnetic memory cell group 440, the external DRAM 450, the external FLASH 460, or the HDD 470. These can be output according to the user's request (S260).

도 9는 본 발명의 실시 예에 따른 자기 메모리 시스템을 포함하는 전자 소자의 다른 실시 예를 설명하기 위한 블록도이다.9 is a block diagram illustrating another embodiment of an electronic device including a magnetic memory system according to an embodiment of the present disclosure.

도 9를 참조하면, L1 I 캐쉬, L1 D 캐쉬, L2 캐쉬, L3 캐쉬, 제1 내지 제8 CPU, 제1 레지스터, 제2 레지스터 및 DRAM을 포함하는 전자 소자가 준비된다. 상기 L1 I 캐쉬, 상기 L1 D 캐쉬, 상기 L2 캐쉬, 및 상기 L3 캐쉬는 도 3 및 도 4를 참조하여 설명된 방법으로 복수의 자기 메모리 셀이 분류 및 할당된 것일 수 있다. 9, an electronic device including an L1 I cache, an L1 D cache, an L2 cache, an L3 cache, first to eighth CPUs, a first register, a second register, and a DRAM is prepared. The L1 I cache, the L1 D cache, the L2 cache, and the L3 cache may be a plurality of magnetic memory cells classified and allocated by the method described with reference to FIGS. 3 and 4.

상기 L1 I 캐쉬로 할당된 제1 자기 메모리 셀 그룹으로 분류된 자기 메모리 셀들의 평균 프로그램 전류 값은, 상기 L1 D 캐쉬로 할당된 제2 자기 메모리 셀 그룹으로 분류된 자기 메모리 셀들의 평균 프로그램 전류 값보다 작고, 상기 L1 D 캐쉬로 할당된 제2 자기 메모리 셀 그룹으로 분류된 자기 메모리 셀들의 평균 프로그램 전류 값은, 상기 L2 캐쉬로 할당된 제3 자기 메모리 셀 그룹으로 분류된 자기 메모리 셀들의 평균 프로그램 전류 값보다 작고, 상기 L2 캐쉬로 할당된 제3 자기 메모리 셀 그룹으로 분류된 자기 메모리 셀들의 평균 프로그램 전류 값은, 상기 L3 캐쉬로 할당된 제4 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀들의 평균 프로그램 전류 값보다 작을 수 있다.The average program current value of the magnetic memory cells classified into the first magnetic memory cell group allocated to the L1 I cache is the average program current value of the magnetic memory cells classified into the second magnetic memory cell group allocated to the L1 D cache. The average program current value of the magnetic memory cells that are smaller and classified into the second magnetic memory cell group allocated to the L1 D cache is the average program of the magnetic memory cells classified into the third magnetic memory cell group allocated to the L2 cache. The average program current value of the magnetic memory cells smaller than the current value and classified into the third magnetic memory cell group allocated to the L2 cache is equal to that of the magnetic memory cells classified into the fourth magnetic memory cell group allocated to the L3 cache. It may be less than the average program current value.

본 발명의 실시 예에 따른 자기 메모리 시스템은, 도 6 및 도 9에 도시된 것 외에 다양한 형태로 전자 소자와 결합되어 사용될 수 있음은 당업자에게 자명하다. It will be apparent to those skilled in the art that the magnetic memory system according to the embodiment of the present invention can be used in combination with electronic devices in various forms other than those shown in FIGS. 6 and 9.

이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.As mentioned above, although this invention was demonstrated in detail using the preferable embodiment, the scope of the present invention is not limited to a specific embodiment, Comprising: It should be interpreted by the attached Claim. In addition, those skilled in the art should understand that many modifications and variations are possible without departing from the scope of the present invention.

100: STT-MRAM 410: CPU
120: 상부전극 420: 제1 자기 메모리 셀 그룹
140: 하부전극 430: 제2 자기 메모리 셀 그룹
200: 제1 자화 반전 소자 440: 제3 자기 메모리 셀 그룹
210: 제1 자화 변화층 450: 외부 DRAM
220: 제1 터널 베리어층 460: 외부 FLASH
230: 제1 자화 고정층 470: HDD
300: 제2 자화 반전 소자 500: 제어 블록
310: 제2 자화 변화층 510: 데이터 분석부
320: 제2 터널 베리어층 520: 데이터 분류부
330: 제2 자화 고정층 530: 데이터 저장부
540: 내부처리부100: STT-MRAM 410: CPU
120: upper electrode 420: first magnetic memory cell group
140: lower electrode 430: second magnetic memory cell group
200: first magnetization inversion element 440: third magnetic memory cell group
210: first magnetization change layer 450: external DRAM
220: first tunnel barrier layer 460: external FLASH
230: first magnetized pinned layer 470: HDD
300: second magnetization inversion element 500: control block
310: second magnetization change layer 510: data analyzer
320: second tunnel barrier layer 520: data classification unit
330: second magnetized pinned layer 530: data storage unit
540: internal processing unit

Claims (11)

동일한 웨이퍼에서 형성된 복수의 자기 메모리 셀을 준비하는 단계;
복수의 기준 전류(Reference Current) 값과 상기 복수의 자기 메모리 셀의 프로그램 전류(Program Current) 값들을 비교하여, 상기 복수의 자기 메모리 셀을 복수의 자기 메모리 셀 그룹(memory cell group)으로 분류하는 단계; 및
상기 복수의 자기 메모리 셀 그룹을 계층화하여 자기 메모리 시스템을 구성하는 단계를 포함하는 자기 메모리 시스템의 구축 방법.Preparing a plurality of magnetic memory cells formed on the same wafer;
Classifying the plurality of magnetic memory cells into a plurality of magnetic memory cell groups by comparing a plurality of reference current values and program current values of the plurality of magnetic memory cells. ; And
And constructing a magnetic memory system by layering the plurality of magnetic memory cell groups. 제1 항에 있어서,
상기 복수의 자기 메모리 셀은, STT - MRAM(Spin Transfer Torque- Magnetic Random Access Memory)인 것을 포함하는 자기 메모리 시스템의 구축 방법.The method according to claim 1,
And the plurality of magnetic memory cells are spin transfer torque-magnetic random access memory (STT-MRAM). 제1 항에 있어서,
상기 자기 메모리 시스템은, 캐쉬 메모리를 포함하는 자기 메모리 시스템의 구축 방법.The method according to claim 1,
The magnetic memory system includes a cache memory. 제1 항에 있어서,
상기 복수의 자기 메모리 셀을 상기 복수의 자기 메모리 셀 그룹으로 분류하는 단계는,
제1 기준 전류 값과 상기 자기 메모리 셀의 프로그램 전류 값을 비교하여, 상기 제1 기준 전류 값보다 작은 프로그램 전류 값을 갖는 자기 메모리 셀을 제1 자기 메모리 셀 그룹으로 분류하는 단계를 포함하고,
상기 제1 기준 전류 값보다 큰 제2 기준 전류 값과 상기 자기 메모리 셀의 프로그램 전류 값을 비교하여, 상기 제2 기준 전류 값보다 작은 프로그램 전류 값을 갖는 자기 메모리 셀을 제2 자기 메모리 셀 그룹으로 분류하는 단계를 포함하고,
상기 제2 기준 전류 값보다 큰 제3 기준 전류 값과 상기 자기 메모리 셀의 프로그램 전류 값을 비교하여, 상기 제3 기준 전류 값보다 작은 프로그램 전류 값을 갖는 자기 메모리 셀을 제3 자기 메모리 셀 그룹으로 분류하는 단계를 포함하고,
상기 제3 기준 전류 값보다 큰 제4 기준 전류 값과 상기 자기 메모리 셀의 프로그램 전류 값을 비교하여, 상기 제4 기준 전류 값보다 작은 프로그램 전류 값을 갖는 자기 메모리 셀을 제4 자기 메모리 셀 그룹으로 분류하는 단계를 포함하는 자기 메모리 시스템의 구축 방법.The method according to claim 1,
The classifying the plurality of magnetic memory cells into the plurality of magnetic memory cell groups may include:
Comparing a first reference current value with a program current value of the magnetic memory cell to classify a magnetic memory cell having a program current value smaller than the first reference current value into a first magnetic memory cell group,
By comparing a second reference current value greater than the first reference current value with a program current value of the magnetic memory cell, a magnetic memory cell having a program current value smaller than the second reference current value is referred to as a second magnetic memory cell group. Including the step of classifying,
By comparing a third reference current value larger than the second reference current value and a program current value of the magnetic memory cell, a magnetic memory cell having a program current value smaller than the third reference current value is referred to as a third magnetic memory cell group. Including the step of classifying,
By comparing a fourth reference current value larger than the third reference current value and a program current value of the magnetic memory cell, a magnetic memory cell having a program current value smaller than the fourth reference current value is referred to as a fourth magnetic memory cell group. A method of building a magnetic memory system comprising classifying. 제4 항에 있어서,
상기 복수의 자기 메모리 셀 그룹을 계층화하여 상기 자기 메모리 시스템을 구성하는 단계는,
상기 제1 자기 메모리 셀 그룹을 L1 I 캐쉬로 할당하는 단계;
상기 제2 자기 메모리 셀 그룹을 L1 D 캐쉬로 할당하는 단계;
상기 제3 자기 메모리 셀 그룹을 L2 캐쉬로 할당하는 단계; 및
상기 제4 자기 메모리 셀 그룹을 L3 캐쉬로 할당하는 단계를 포함하는 자기 메모리 시스템의 구축 방법.The method of claim 4, wherein
The magnetic memory system may be configured by layering the plurality of magnetic memory cell groups.
Allocating the first magnetic memory cell group to an L1 I cache;
Allocating the second magnetic memory cell group to an L1 D cache;
Allocating the third magnetic memory cell group to an L2 cache; And
Allocating the fourth magnetic memory cell group to an L3 cache. 제5 항에 있어서,
상기 L1 I 캐쉬로 할당된 상기 제1 자기 메모리 셀 그룹의 프로그램 전류 값은 상기 제1 기준 전류 값으로 정의되고,
상기 L1 D 캐쉬로 할당된 상기 제2 자기 메모리 셀 그룹의 프로그램 전류 값은 상기 제2 기준 전류 값으로 정의되고,
상기 L2 캐쉬로 할당된 상기 제3 자기 메모리 셀 그룹의 프로그램 전류 값은 상기 제3 기준 전류 값으로 정의되고,
상기 L3 캐쉬로 할당된 상기 제4 자기 메모리 셀 그룹의 프로그램 전류 값은 상기 제4 기준 전류 값으로 정의되는 것을 포함하는 자기 메모리 시스템의 구축 방법.The method of claim 5,
The program current value of the first magnetic memory cell group allocated to the L1 I cache is defined as the first reference current value.
The program current value of the second magnetic memory cell group allocated to the L1 D cache is defined as the second reference current value.
The program current value of the third magnetic memory cell group allocated to the L2 cache is defined as the third reference current value.
And a program current value of the fourth group of magnetic memory cells allocated to the L3 cache is defined as the fourth reference current value. 제5 항에 있어서,
상기 L1 I 캐쉬로 할당된 상기 제1 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀들의 평균 프로그램 전류 값은, 상기 L1 D 캐쉬로 할당된 상기 제2 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀들의 평균 프로그램 전류 값보다 작고,
상기 L1 D 캐쉬로 할당된 상기 제2 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀들의 평균 프로그램 전류 값은, 상기 L2 캐쉬로 할당된 상기 제3 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀들의 평균 프로그램 전류 값보다 작고,
상기 L2 캐쉬로 할당된 상기 제3 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀들의 평균 프로그램 전류 값은, 상기 L3 캐쉬로 할당된 상기 제4 자기 메모리 셀 그룹으로 분류된 상기 자기 메모리 셀들의 평균 프로그램 전류 값보다 작은 것을 포함하는 자기 메모리 시스템의 구축 방법.

The method of claim 5,
The average program current value of the magnetic memory cells classified into the first magnetic memory cell group allocated to the L1 I cache may be determined by the values of the magnetic memory cells classified into the second magnetic memory cell group allocated to the L1 D cache. Less than the average program current value,
The average program current value of the magnetic memory cells classified into the second magnetic memory cell group allocated to the L1 D cache is an average of the magnetic memory cells classified into the third magnetic memory cell group allocated to the L2 cache. Less than the program current value,
The average program current value of the magnetic memory cells classified into the third magnetic memory cell group allocated to the L2 cache is an average program of the magnetic memory cells classified into the fourth magnetic memory cell group allocated to the L3 cache. A method of building a magnetic memory system comprising less than a current value.

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