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KR101990972B1 - 메모리 시스템에서의 순환 중복 검사 동작 수행 방법 및 이를 이용한 메모리 컨트롤러 - Google Patents

메모리 시스템에서의 순환 중복 검사 동작 수행 방법 및 이를 이용한 메모리 컨트롤러 Download PDF

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KR101990972B1
KR101990972B1 KR1020120110092A KR20120110092A KR101990972B1 KR 101990972 B1 KR101990972 B1 KR 101990972B1 KR 1020120110092 A KR1020120110092 A KR 1020120110092A KR 20120110092 A KR20120110092 A KR 20120110092A KR 101990972 B1 KR101990972 B1 KR 101990972B1
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KR
South Korea
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crc
shift register
linear feedback
feedback shift
register circuit
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KR1020120110092A
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KR20140044107A (ko
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김남식
김대욱
정비웅
공준진
Original Assignee
삼성전자 주식회사
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Publication date
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Abstract

메모리 시스템에서의 순환 중복 검사 동작 수행 방법 및 이를 이용한 메모리 컨트롤러에 관하여 개시한다. 메모리 시스템에서의 순환 중복 검사 동작 수행 방법은 순환 중복 검사(CRC) 다항식에 대응되는 선형 피드백 시프트 레지스터 회로를 초기화시키는 단계, 상기 선형 피드백 시프트 레지스터 회로를 이용하여 메모리 장치에 저장할 입력 데이터에 대한 CRC 패리티 정보를 생성시키는 단계 및, 상기 CRC 패리티 정보에 기초하여 상기 입력 데이터에 대한 CRC 코드를 생성시키는 단계를 포함하고, 상기 선형 피드백 시프트 레지스터 회로의 초기화는 상기 입력 데이터가 제1상태 정보일 때 생성되는 상기 CRC 패리티 정보가 제2상태 정보가 되는 조건을 만족하도록 상기 선형 피드백 시프트 레지스터 회로의 레지스터 초기값을 설정하는 것을 특징으로 한다.

Description

메모리 시스템에서의 순환 중복 검사 동작 수행 방법 및 이를 이용한 메모리 컨트롤러{Method for performing cyclic redundancy check operation in memory system and memory controller using the same}
본 발명은 메모리 시스템 및 메모리 시스템에서의 오류 검사 방법에 관한 것으로서, 더욱 상세하게는 메모리 시스템에서의 순환 중복 검사 동작 수행 방법 및 이를 이용한 메모리 컨트롤러에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 이러한 메모리 장치의 특성은 사용 환경, 사용 횟수 또는 사용 시간이 경과함에 따라 변화될 수 있다. 이에 따라서, 메모리 장치를 포함하는 메모리 시스템에서는 데이터 전송 과정에서 발생되는 오류를 효율적으로 검사하는 기술이 요구된다.
본 발명의 목적은 데이터 전송 과정에서 발생되는 오류를 효율적으로 검출하기 위한 메모리 시스템에서의 순환 중복 검사 동작 수행 방법을 제공하는데 있다.
본 발명의 다른 목적은 데이터 전송 과정에서 발생되는 오류를 효율적으로 검출하기 위한 메모리 컨트롤러를 제공하는데 있다.
본 발명의 기술적 사상의 일면에 따른 일실시 예에 의한 메모리 시스템에서의 순환 중복 검사 동작 수행 방법은 순환 중복 검사(CRC) 다항식에 대응되는 선형 피드백 시프트 레지스터 회로를 초기화시키는 단계, 상기 선형 피드백 시프트 레지스터 회로를 이용하여 메모리 장치에 저장할 입력 데이터에 대한 CRC 패리티 정보를 생성시키는 단계 및, 상기 CRC 패리티 정보에 기초하여 상기 입력 데이터에 대한 CRC 코드를 생성시키는 단계를 포함하고, 상기 선형 피드백 시프트 레지스터 회로의 초기화는 상기 입력 데이터가 제1상태 정보일 때 생성되는 상기 CRC 패리티 정보가 제2상태 정보가 되는 조건을 만족하도록 상기 선형 피드백 시프트 레지스터 회로의 레지스터 초기값을 설정하는 것을 특징으로 한다.
본 발명의 일실시 예에 따르면, 상기 제1상태 정보와 상기 제2상태 정보의 비트 값들은 동일한 패턴을 갖도록 결정할 수 있다.
본 발명의 일실시 예에 따르면, 상기 제1상태 정보와 제2상태 정보는 각각 모든 비트 값들이 '1'로 결정할 수 있다.
본 발명의 일실시 예에 따르면, 상기 제1상태 정보 및 상기 제2상태 정보는 상기 메모리 장치에서 데이터의 기입이 없는 클린 섹터에서 독출되는 정보의 패턴과 동일하게 결정할 수 있다.
본 발명의 일실시 예에 따르면, 상기 선형 피드백 시프트 레지스터 회로의 레지스터 초기값은 상기 선형 피드백 시프트 레지스터 회로의 연산 프로세스를 표현하는 행렬식인
Figure 112012080458338-pat00001
(여기에서, r0 ~ rn는 CRC 패리티 정보이고, m0 ~ mL은 입력 데이터이고, g0 ~ gn은 선형 피드백 시프트 레지스터 회로의 레지스터들 값이고, g(x)는 CRC 다항식이고, L은 입력 데이터열의 길이를 나타낸다)
에 기초하여 상기 행렬식에서 입력 데이터 m0 ~ mL을 상기 제1상태 정보로 설정하고, g0 ~ gn을 모두 '0'으로 설정한 상태에서 연산된 벡터 a 값을 이용하여 결정할 수 있다.
본 발명의 일실시 예에 따르면, 상기 벡터 a값을 제2상태 정보를 갖는 벡터와 배타적 논리합 연산하고, 상기 연산된 결과에 상기 행렬식의 초기 설정된 행렬 B의 역행렬을 곱한 결과로서 상기 선형 피드백 시프트 레지스터 회로의 레지스터 초기값을 결정할 수 있다.
본 발명의 일실시 예에 따르면, 상기 CRC 코드를 생성시키는 단계는 상기 입력 데이터에 CRC 패리티 정보를 부가하여 상기 입력 데이터에 대한 CRC 코드를 생성시킬 수 있다.
본 발명의 기술적 사상의 다른 면에 따른 일실시 예에 의한 메모리 컨트롤러는 메모리 장치의 소스 페이지에 저장된 데이터를 타깃 페이지로 이동시키는 카피-백 동작을 수행하도록 상기 메모리 장치에 대한 제어 동작을 수행하는 중앙 처리 장치 및, 순환 중복 검사(CRC) 다항식에 대응되는 선형 피드백 시프트 레지스터 회로를 이용하여 상기 카피-백 동작에 따른 입력 데이터에 대한 CRC 인코딩 또는 디코딩 처리를 수행하는 CRC 처리부를 포함하고, 상기 선형 피드백 시프트 레지스터 회로로 입력되는 데이터가 제1상태 정보일 때 상기 선형 피드백 시프트 레지스터 회로에서 생성되는 CRC 패리티 정보가 제2상태 정보가 되는 조건을 만족하도록 상기 선형 피드백 시프트 레지스터 회로의 레지스터 초기값을 결정하는 것을 특징으로 한다.
본 발명의 일실시 예에 따르면, 상기 제1상태 정보 및 상기 제2상태 정보는 상기 메모리 장치에서 데이터의 기입이 없는 클린 섹터에서 독출되는 정보의 패턴과 동일하게 결정할 수 있다.
본 발명의 일실시 예에 따르면, 상기 제1상태 정보와 제2상태 정보는 각각 모든 비트 값들을 '1'로 결정할 수 있다.
본 발명의 일실시 예에 따르면, 상기 선형 피드백 시프트 레지스터 회로는 복수의 레지스터들과 배타적 논리합 게이트들로 구성되고, 데이터의 입력 비트 값과 상기 레지스터들의 연결이 CRC 다항식에 기초하여 결정되며, 상기 CRC 다항식에 포함된 차수에 대응되는 레지스터의 입력단자에는 앞단 레지스터의 출력 값과 상기 입력 비트 값을 배타적 논리합 연산한 값이 인가되고, 상기 CRC 다항식에 포함되지 않은 차수에 대응되는 레지스터의 입력 단자에는 앞단 레지스터의 출력 값이 인가되도록 구성할 수 있다.
본 발명의 일실시 예에 따르면, 상기 메모리 장치는 플래시 메모리 장치를 포함할 수 있다.
본 발명의 일실시 예에 따르면, 상기 CRC 처리부는 상기 카피-백 동작에 따라서 소스 페이지로부터 독출된 CRC 코드를 상기 선형 피드백 시프트 레지스터 회로에 입력하여 프레임 체크 시퀀스(Frame Check Sequence; FCS) 정보를 생성시키고, 상기 FCS 정보에 기초하여 CRC 코드에 포함된 데이터에 대한 무결성을 검사하는 CRC 디코딩 처리를 수행할 수 있다.
본 발명의 일실시 예에 따르면, 상기 CRC 처리부는 상기 카피-백 동작에 따라서 소스 페이지로부터 독출된 CRC 코드에 대한 CRC 디코딩 처리를 수행하여 무결성이 검증된 데이터를 상기 선형 피드백 시프트 레지스터 회로에 입력하여 CRC 패리티 정보를 생성시키고, 상기 선형 피드백 시프트 레지스터 회로에 입력된 데이터에 상기 CRC 패리티 정보를 부가하여 CRC 코드를 생성시키는 CRC 인코딩 처리를 수행할 수 있다.
본 발명의 일실시 예에 따르면, 상기 CRC 처리부는 상기 입력 데이터에 대하여 순환 중복 검사(CRC) 다항식에 대응되는 연산 처리를 수행하도록 구성된 선형 피드백 시프트 레지스터 회로 및, 상기 선형 피드백 시프트 레지스터 회로를 구성하는 레지스터들을 목표 초기값으로 초기화시키는 초기값 제어기를 포함하고, 상기 목표 초기값은 상기 선형 피드백 시프트 레지스터 회로로 입력되는 데이터가 제1상태 정보일 때 상기 선형 피드백 시프트 레지스터 회로에서 생성되는 CRC 패리티 정보가 제2상태 정보가 되는 조건을 만족시키도록 결정할 수 있다.
본 발명에 의하면 순환 중복 검사(CRC) 다항식에 대응되는 선형 피드백 시프트 레지스터 회로의 레지스터 초기값을 메모리 시스템의 특성을 고려하여 설정함으로써, 부가적인 마스킹 처리를 수행하지 않고도 오류 검출 능력이 손상되지 않는 효과가 발생된다.
예로서, 입력 데이터 열이 모두 '1'인 all one 메시지 m에 대한 FCS 정보가 모두 '1'(즉, all one)이 되도록 선형 피드백 시프트 레지스터 회로의 레지스터 초기값을 설정함으로써, 클린 섹터에 대한 카피-백 동작 시에 선형 피드백 시프트 레지스터 회로에 의한 CRC 처리 후에 부가적인 마스킹 처리 동작을 수행할 필요가 없게 된다. 이로 인하여, 메모리 컨트롤러의 하드웨어 또는 소프트웨어 구성을 단순화시킬 수 있는 효과가 발생된다.
도 1은 본 발명의 일실시 예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치를 상세하게 나타내는 블록도이다.
도 3은 도 2의 메모리 장치에 포함된 셀 어레이의 일 예를 나타낸다.
도 4는 도 3의 셀 어레이에 포함된 메모리 블록의 일 예를 나타내는 회로도이다.
도 5는 도 4의 메모리 블록에 포함된 메모리 셀의 일 예를 나타내는 단면도이다.
도 6은 도 1의 메모리 시스템의 소프트웨어 구조의 일 예를 보여주는 도면이다.
도 7은 도 1에 도시된 CRC 처리부(12)에 포함된 선형 피드백 시프트 레지스터 회로의 기본적인 구성을 보여주는 도면이다.
도 8은 도 7에 도시된 선형 피드백 시프트 레지스터 회로의 레지스터 초기 값을 '0'으로 결정한 경우의 입력 데이터의 모든 비트 값이 '1'일 때 CRC 패리티 정보 및 마스킹 처리 동작을 보여주는 도면이다.
도 9는 도 1에 도시된 메모리 시스템에 포함된 CRC 처리부의 일예를 보여주는 구성도이다.
도 10은 본 발명의 다른 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템에서의 순환 중복 검사 동작 수행 방법의 흐름도이다.
도 12는 본 발명의 다른 실시 예에 따른 가비지 컬렉션 처리 방법의 흐름도이다.
도 13은 도 12에 도시된 카피-백 동작을 수행하는 단계(S230)에 대한 일 실시 예에 따른 세부 흐름도이다.
도 14는 도 12에 도시된 카피-백 동작을 수행하는 단계(S230)에 대한 다른 실시 예에 따른 세부 흐름도이다.
도 15는 도 13에 도시된 카피-백 동작을 수행하는 단계(S230)의 소스 페이지에 포함된 섹터들의 데이터 저장 구조를 예시적으로 보여주는 도면이다.
도 16은 본 발명의 실시 예들에 따른 메모리 시스템을 메모리 카드에 적용한 예를 나타내는 블록도이다.
도 17은 본 발명의 실시 예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 18은 본 발명의 실시 예들에 따른 메모리 시스템을 솔리드 스테이트 드라이브에 적용한 예를 나타내는 블록도이다.
도 19는 도 18의 SSD를 포함하는 서버 시스템 및 네트워크 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(100)을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(100)은 메모리 컨트롤러(10) 및 메모리 장치(20)를 포함할 수 있다. 메모리 컨트롤러(10)는 메모리 장치(20)에 대한 제어 동작을 수행할 수 있는데, 구체적으로, 메모리 컨트롤러(10)는 메모리 장치(20)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(20)에 대한 프로그램(또는 기록), 독출 및 소거 동작을 제어할 수 있다. 이하에서는, 메모리 컨트롤러(10) 및 메모리 장치(20)에 포함된 구성 요소들에 대하여 상술하기로 한다.
메모리 장치(20)는 메모리 셀 어레이(21)를 포함할 수 있는데, 메모리 셀 어레이(21)는 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 영역들에 배치되는 복수의 메모리 셀들을 포함할 수 있다. 일 실시 예에서, 복수의 메모리 셀들은 플래시 메모리 셀들일 수 있고, 메모리 셀 어레이(21)는 낸드(NAND) 플래시 메모리 셀 어레이 또는 노아(NOR) 플래시 메모리 셀 어레이일 수 있다. 이하에서는, 복수의 메모리 셀들이 플래시 메모리 셀들인 경우를 예로 하여 본 발명의 실시 예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 아니하고, 다른 실시 예에서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
메모리 컨트롤러(10)는 중앙처리장치(Central Processing Unit; CPU, 11) 및 CRC 처리부(12)를 포함할 수 있다.
CPU(11)는 메모리 시스템(100)의 전반적인 동작을 제어한다. 호스트로부터 수신되는 커맨드를 해독하고, 해독된 결과에 따른 동작을 수행하도록 메모리 시스템(100)을 제어한다. 예로서, CPU(11)는 메모리 장치(20)의 소스 페이지에 저장된 데이터를 타깃 페이지로 이동시키는 카피-백 동작을 수행하도록 메모리 장치(20)에 대한 제어 동작을 수행할 수 있다. 그리고, CPU(11)는 도 11 ~ 도 14에 도시된 본 발명의 실시 예들에 따른 메모리 시스템에서의 순환 중복 검사 동작 수행 방법 및 가비지 컬렉션 처리 방법의 흐름도를 수행하도록 메모리 시스템(100)을 제어할 수 있다.
CRC(Cyclic Redundancy Check; 순환 중복 검사) 처리부(12)는 CRC 다항식에 대응되는 선형 피드백 시프트 레지스터 회로를 이용하여 입력 데이터에 대한 CRC 인코딩 또는 디코딩 처리를 수행한다.
CRC는 데이터 송수신 시스템에서 데이터의 신뢰성을 검증하기 위한 오류 검출 방법이다. 세부적으로 설명하면, CRC 인코딩 동작에서는 메모리 장치(20)에 저장하고자 하는 입력 데이터를 미리 정해진 다항식으로 나누고, 나눈 나머지를 입력 데이터의 끝부분에 부가하여 CRC 코드를 생성시킨다. 예로서, 메모리 장치(20)에 저장하고자 하는 입력 데이터를 미리 정해진 다항식으로 나누고, 나눈 나머지 정보를 프레임 체크 시퀀스(Frame Check Sequence; FCS) 정보 또는 CRC 패리티 정보라 칭한다. 즉, CRC 인코딩 동작에서는 데이터에 CRC 패리티 정보를 부가하여 CRC 코드를 생성시킨다.
그리고, CRC 디코딩 동작에서는 메모리 장치(20)로부터 독출되어 전송된 정보인 CRC 코드를 미리 정해진 다항식으로 나누어 나머지가 '0'이 되는지를 파악하여 데이터의 오류 유무를 판정한다. CRC 디코딩 동작에서 나머지가 '0'이면 오류가 발생되지 않은 것으로 판정하고, 나머지가 '0'이 아니면 오류가 발생된 것으로 판정한다.
예로서, CRC 처리부(12)는 초기 설정된 CRC 다항식에 대응되는 선형 피드백 시프트 레지스터(Linear Feedback Shift Register; LFSR) 회로를 이용하여 카피-백(copy-back) 동작에 따른 입력 데이터에 대한 CRC 인코딩 또는 디코딩 처리를 수행할 수 있다. 카피-백(copy-back) 동작은 메모리 장치(20)의 소스 페이지에 저장된 데이터를 타깃 페이지로 이동시키는 동작을 의미한다.
본 발명의 실시 예에서는 선형 피드백 시프트 레지스터 회로로 입력되는 데이터가 제1상태 정보일 때 선형 피드백 시프트 레지스터 회로에서 생성되는 CRC 패리티 정보가 제2상태 정보가 되는 조건을 만족하도록 선형 피드백 시프트 레지스터 회로의 레지스터 초기값을 결정한다. 예로서, 제1상태 정보 및 제2상태 정보를 모두 메모리 장치(20)에서 데이터의 기입이 없는 클린(clean) 섹터에서 독출되는 정보의 패턴과 동일하게 결정할 수 있다. 예로서, 제1상태 정보와 제2상태 정보는 각각 모든 비트 값들을 '1'로 결정할 수 있다. 선형 피드백 시프트 레지스터 회로에 대해서는 아래에서 상세히 설명되어질 것이다.
도 2는 도 1의 메모리 시스템(100)에 포함된 메모리 장치(20)를 상세하게 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(20)는 메모리 셀 어레이(21), 제어 로직(22), 전압 발생기(23), 로우 디코더(24) 및 페이지 버퍼(25)를 포함할 수 있다.
제어 로직(22)은 메모리 컨트롤러(10)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여 메모리 셀 어레이(21)에 데이터를 기입하거나 메모리 셀 어레이(21)로부터 데이터를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 이때, 제어 로직(22)에서 출력된 제어 신호는 전압 발생기(23), 로우 디코더(24) 및 페이지 버퍼(25)에 전달될 수 있다.
전압 발생기(23)는 제어 로직(22)으로부터 수신한 제어 신호를 기초로 하여 복수의 워드 라인들(WL)을 구동하기 위한 구동 전압(VWL)을 생성할 수 있다. 구체적으로, 구동 전압(VWL)은 기입 전압(또는 프로그램 전압), 독출 전압, 소거 전압 또는 패스(pass) 전압일 수 있다.
로우 디코더(24)는 로우 어드레스를 기초로 하여 복수의 워드 라인들(WL) 중 일부 워드 라인을 활성화할 수 있다. 구체적으로, 독출 동작 시에 로우 디코더(24)는 선택된 워드 라인에 독출 전압을 인가하고, 비 선택된 워드 라인에 패스 전압을 인가할 수 있다. 한편, 기입 동작 시에 로우 디코더(24)는 선택된 워드 라인에 기입 전압을 인가하고, 비 선택된 워드 라인에 패스 전압을 인가할 수 있다.
페이지 버퍼(25)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(21)에 연결될 수 있다. 페이지 버퍼(25)는 메모리 셀 어레이(21)에 기록될 데이터 또는 메모리 셀 어레이(21)로부터 독출된 데이터를 임시적으로 저장할 수 있다.
도 3은 도 2의 메모리 장치(20)에 포함된 메모리 셀 어레이(21)의 일 예를 나타낸다.
도 3을 참조하면, 메모리 셀 어레이(21)는 플래시 메모리 셀 어레이일 수 있다. 이때, 메모리 셀 어레이(21)는 a(a는 2 이상의 정수)개의 블록들(BLK0 내지 BLKa-1)을 포함하고, 각 블록들(BLK0 내지 BLKa-1)은 b(b는 2 이상의 정수)개의 페이지들(PAG0 내지 PAGb-1)을 포함하며, 각 페이지들(PAG0 내지 PAGb-1)은 c(c는 2 이상의 정수)개의 섹터들(SEC0 내지 SECc-1)을 포함할 수 있다. 도 3에서는 도시의 편의를 위해, 블록 BLK0에 대하여만 페이지들(PAG0 내지 PAGb-1) 및 섹터들(SEC0 내지 SECc-1)을 도시하였으나, 다른 블록들(BLK1 내지 BLKa-1)도 블록 BLK0와 동일한 구조를 가질 수 있다.
도 4는 도 3의 메모리 셀 어레이(21)에 포함된 메모리 블록(BLK0)의 일 예를 나타내는 회로도이다.
도 4를 참조하면, 메모리 셀 어레이(21)는 낸드 플래시 메모리의 메모리 셀 어레이일 수 있다. 이때, 도 3에 도시된 각 블록들(BLK0 내지 BLKa-1)은 도 4와 같이 구현될 수 있다. 도 4를 참조하면, 각 블록들(BLK0 내지 BLKa-1)은 비트 라인(BL0 내지 BLd-1) 방향으로, 8개의 메모리 셀(MCEL)들이 직렬로 연결되는 d(d는 2 이상의 정수)개의 스트링(STR)들을 포함할 수 있다. 각 스트링(STR)은 각각 직렬로 연결되는 메모리 셀(MCEL)들의 양 끝에 연결되는, 드레인(drain) 선택 트랜지스터(Str1) 및 소스(source) 선택 트랜지스터(Str2)를 포함할 수 있다.
도 4와 같은 구조를 갖는 낸드 플래시 메모리 장치는 블록 단위로 소거(erase)가 수행되고, 각 워드 라인(WL0 내지 WL7)에 대응되는 페이지(PAG) 단위로 프로그램을 수행한다. 도 4는 하나의 블록에 8개의 워드 라인들(WL0 내지 WL7)에 대한 8개의 페이지(PAG)들이 구비되는 예를 도시한다. 다만, 본 발명의 실시예에 따른 메모리 셀 어레이(21)의 블록들(BLK0 내지 BLKa-1)은 도 4에 도시되는 메모리 셀(MCEL) 및 페이지(PAG)의 개수와 다른 개수의 메모리 셀 및 페이지를 구비할 수도 있다. 또한, 도 1의 메모리 장치(20)는 이상에서 설명된 메모리 셀 어레이(21)와 동일한 구조로 동일한 동작을 수행하는 복수의 메모리 셀 어레이들을 포함할 수도 있다.
도 5는 도 4의 메모리 블록(BLK0)에 포함된 메모리 셀(MCEL)의 일 예를 나타내는 단면도이다.
도 5를 참조하면, 기판(SUB) 상에 소스(S) 및 드레인(D)이 형성되고, 소스(S)와 드레인(D)의 사이에는 채널 영역이 형성될 수 있다. 채널 영역의 상부에는 플로팅 게이트(FG)가 형성되는데, 채널 영역과 플로팅 게이트(FG)의 사이에는 터널링(tunneling) 절연층과 같은 절연층이 배치될 수 있다. 플로팅 게이트(FG)의 상부에는 컨트롤 게이트(CG)가 형성되는데, 플로팅 게이트(FG)와 컨트롤 게이트(CG)의 사이에는 블로킹(blocking) 절연층과 같은 절연층이 배치될 수 있다. 기판(SUB), 소스(S), 드레인(D) 및 컨트롤 게이트(CG)에는 메모리 셀(MCEL)에 대한 프로그램, 소거 및 독출 동작에 필요한 전압들이 인가될 수 있다.
플래시 메모리 장치에서는 메모리 셀(MCEL)의 문턱 전압(threshold voltage, Vth)의 구별에 의해 메모리 셀(MCEL)에 저장된 데이터가 독출될 수 있다. 이때, 메모리 셀(MCEL)의 문턱 전압(Vth)은 플로팅 게이트(FG)에 저장된 전자(electron)의 양에 따라 결정될 수 있다. 구체적으로, 플로팅 게이트(FG)에 저장된 전자가 많을수록 메모리 셀(MCEL)의 문턱 전압은 높아질 수 있다.
메모리 셀(MCEL)의 플로팅 게이트(FG)에 저장된 전자는 다양한 원인들에 의해 화살표 방향으로 누설(leakage)될 수 있고, 이에 따라, 메모리 셀(MCEL)의 문턱 전압이 변경될 수 있다. 예를 들어, 플로팅 게이트(FG)에 저장된 전자는 메모리 셀의 마모에 의해 누설될 수 있다. 구체적으로, 메모리 셀(MCEL)에 대한 프로그램, 소거 또는 독출과 같은 액세스 동작을 반복하면 채널 영역과 플로팅 게이트(FG) 사이의 절연막은 마모될 수 있고, 이에 따라, 플로팅 게이트(FG)에 저장된 전자가 누설될 수 있다. 또 다른 예로, 플로팅 게이트(FG)에 저장된 전자는 고온 스트레스 또는 프로그램/독출 시의 온도 차이 등에 의해 누설될 수도 있다. 이와 같은 누설 현상은 메모리 장치의 신뢰성을 저하시키는 요인이 된다.
플래시 메모리 장치에서는 데이터의 기입 및 독출은 페이지 단위로 수행되고, 전기적 소거는 블록 단위로 이루어진다. 또한, 기입 전에 블록의 전기적 소거 작업이 요구된다. 이에 따라서, 덮어쓰기가 불가능하다.
덮어쓰기가 불가능한 메모리 장치에서는 사용자 데이터를 사용자가 원하는 물리적 영역에 기입할 수 없다. 따라서 호스트로부터 기입 또는 독출을 위하여 액세스를 요청받는 경우, 호스트로부터 기입 또는 독출이 요청된 논리적 어드레스를 실제로 데이터가 저장되어 있는 또는 데이터가 저장될 물리적 어드레스로 변환시키는 어드레스 변환 동작이 필요하다.
메모리 시스템(100)에서 논리적 어드레스를 물리적 어드레스로 변환시키는 과정을 도 6을 참조하여 설명하기로 한다.
도 6은 메모리 시스템(100)의 소프트웨어 구조를 보여주는 블록도이다. 일 예로서, 도 6에서는 메모리 시스템(100)을 구성하는 메모리 장치(20)를 플래시 메모리 장치로 구현한 경우의 메모리 시스템(100)의 소프트웨어 구조를 보여준다.
도 6을 참조하면, 메모리 시스템(100)은 애플리케이션(101), 파일 시스템(102), 플래시 변환 계층(103), 그리고 플래시 메모리(104)순으로 소프트웨어 계층 구조를 갖는다. 여기에서, 플래시 메모리(104)는 물리적으로 도 2에 도시된 메모리 장치(20)를 의미한다.
애플리케이션(101)은 사용자 데이터를 가공하는 펌웨어를 의미한다. 예를 들어, 애플리케이션(101)은 워드 프로세서와 같은 문서 처리 소프트웨어, 계산 소프트웨어, 웹 브라우저와 같은 문서 뷰어가 될 수 있다. 애플리케이션(101)은 사용자의 입력에 응답하여 사용자 데이터를 처리하고, 처리된 사용자 데이터를 플래시 메모리(104)에 저장하기 위한 커맨드를 파일 시스템(102)에 전달한다.
파일 시스템(102)은 플래시 메모리(104)에 사용자 데이터를 저장하기 위해 사용되는 구조 또는 소프트웨어를 의미한다. 파일 시스템(102)은 애플리케이션(101)으로부터의 커맨드에 응답하여, 사용자 데이터가 저장될 논리적 어드레스를 할당한다. 파일 시스템(102)의 일종으로 FAT(File Allocation Table) 파일 시스템, NTFS 등이 있다.
플래시 변환 계층(Flash Translation Layer; FTL, 103)에서는 파일 시스템(102)으로부터 전달받은 논리적 어드레스를 플래시 메모리(104)에서의 읽기/쓰기 동작을 위한 물리적 어드레스로의 변환 과정을 수행한다. 플래시 변환 계층(103)에서는 매핑 테이블 정보를 이용하여 논리적 어드레스를 물리적 어드레스로 변환시킨다. 어드레스 매핑 방법은 페이지 매핑 방법 또는 블록 매핑 방법을 이용할 수 있다. 페이지 매핑 방법은 페이지 단위로 어드레스 매핑 동작을 수행하고, 블록 매핑 방법은 블록 단위로 어드레스 매핑 동작을 수행하는 방식이다. 또한, 페이지 매핑과 블록 매핑을 혼합한 혼합 매핑 방법이 적용될 수도 있다. 여기에서, 물리적 어드레스는 플래시 메모리(104)의 데이터 저장 위치를 나타낸다.
도 7은 도 1에 도시된 CRC 처리부(12)에 포함된 선형 피드백 시프트 레지스터(LFSR) 회로의 기본적인 구성을 보여주는 도면이다.
CRC 처리부(12)는 XOR 게이트를 이용하여 이진 모듈로 연산을 수행할 수 있으므로, 선형 피드백 시프트 레지스터와 XOR 게이트를 이용하여 하드웨어로 구현할 수 있다.
도 7을 참조하면, 선형 피드백 시프트 레지스터 회로는 복수개의 레지스터들 (210_0 ~ 210_n)과 XOR 게이트들(220_1 ~ 220_i)로 구성된다. 도 7은 (n+1) 비트의 선형 피드백 시프트 레지스터 회로이며, 예로서, CRC-16 또는 CRC-32 표준에 기초한 CRC 다항식이 적용될 수 있다. 물론, 본 발명은 이에 한정되는 것은 아니며, 다양한 형태의 CRC 다항식이 적용될 수 있다.
선형 피드백 시프트 레지스터 회로의 구성은 데이터의 입력 비트 값과 레지스터들(210_0 ~ 210_n)의 연결이 CRC 다항식에 기초하여 결정되며, CRC 다항식에 포함된 차수에 대응되는 레지스터의 입력단자에는 앞단 레지스터의 출력 값과 상기 입력 비트 값을 배타적 논리합(XOR) 연산한 값이 인가되고, CRC 다항식에 포함되지 않은 차수에 대응되는 레지스터의 입력 단자에는 앞단 레지스터의 출력 값이 인가되는 회로 구성을 갖는다.
도 7과 같은 구조의 선형 피드백 시프트 레지스터 회로의 레지스터 초기 값을 '0'으로 설정하고, 선형 피드백 시프트 레지스터 회로에 데이터를 입력시켜 연산 처리하면 최종 레지스터 값이 주어진 이진 데이터열에 대한 FCS 정보와 같게 된다.
예로서, CRC 다항식 g(x)가 수학식 1과 같다고 가정하자.
Figure 112012080458338-pat00002
그리고, 입력 데이터(메시지) m이 [10100011]이라면, 메시지를 다항식 m(x)로 표시하면, 수학식 2와 같게 된다.
Figure 112012080458338-pat00003
m(x)를 g(x)의 최고 차수인 5비트만큼 자리를 올리고 g(x)로 나누면 수학식 3과 같게 된다.
Figure 112012080458338-pat00004
여기에서, a(x)는 m(x)*x5 를 g(x)로 나눈 몫이고, r(x)는 나머지가 된다. r(x)의 최고 차수는 4차가 된다.
이와 같은 방식으로 r(x)를 구하면 [10000]가 된다. 즉, r(x) = x4가 된다. 여기에서, r(x)는 FCS 정보에 해당된다. FCS 정보는 CRC 패리티 정보라 칭해지기도 한다.
이에 따라서, CRC 코드 c(x)는 [m(x) FCS]로 생성되며, [10100011 10000]이 된다.
이러한 방식으로 입력 데이터 열이 모두 '1'인 메시지 m=[11111111]에 대하여 수학식 1과 같은 CRC 다항식 g(x)를 적용하여 FCS 정보를 구하면, FCS = [10100]이 된다. 즉, r(x)=x4 + x2가 된다.
참고적으로, 메모리 장치(20)의 데이터 기입이 없는 클린 섹터에서 독출되는 정보는 모두 '1'이 된다.
도 15(a)에 도시된 바와 같이, 하나의 페이지에 데이터가 기입된 섹터(u1, u2, u3,...)와 클린 섹터(c1, c2)가 공존할 수 있다. 데이터 기입이 없었기 때문에 클린 섹터에 대한 호스트의 액세스는 일어나지 않는다. 그러나, 메모리 시스템(100)에서는 호스트 액세스와는 무관하게 카피-백 동작이 발생될 수 있다. 예로서, 카피-백 동작은 가비지 컬렉션(garbage collection) 조건이 발생될 때 수행될 수 있다. 예로서, 가비지 컬렉션 조건은 메모리 장치(20)의 프리 블록(free block)의 개수가 초기 설정된 임계 개수보다 작게 되는 조건으로 설정될 수 있다. 프리 블록은 메모리 장치(20)에서 데이터가 저장되어 있지 않은 블록을 나타낸다.
카피-백 동작은 희생 블록에 존재하는 유효 페이지에 해당되는 소스 페이지에 저장된 데이터를 액티브 블록의 빈 페이지인 타깃 페이지로 이동시키는 동작을 의미한다. 카피-백 동작에 대해서는 아래에서 상세히 설명되어질 것이다.
이에 따라서, 카피-백 동작에서 클린 섹터가 독출될 수 있다. 클린 섹터에서 독출된 정보는 모두 '1'될 수 있다.
그런데, 위에서 설명한 바와 같이, 선형 피드백 시프트 레지스터 회로의 레지스터 초기 값을 '0'으로 설정한 상태에서 입력 데이터 열이 모두 '1'인 all one 메시지 m에 대한 FCS 정보는 모두 '1'(즉, all one)이 되지 않는다.
이에 따라서, 클린 섹터에 대한 카피-백 동작의 오류를 방지하기 위해서는 입력 데이터 열이 모두 '1'인 all one 메시지 m에 대한 FCS 정보가 all one이 되도록 보정 처리를 할 필요가 있다.
이와 같은 보정 처리는 CRC 패리티 정보 생성 후에 도 8에 도시된 바와 같이 마스킹 처리를 하여 FCS 정보는 all one이 되도록 보정 처리를 할 수 있다.
도 8을 참조하면, all one 메시지 m에 대한 FCS 정보 [10100]에 대하여 마스크 정보 q=[01011]을 생성시킨 후에, FCS = [10100]에 q=[01011]를 배타적 논리합 연산 처리하여 FCS 정보를 all one으로 보정 처리할 수 있다.
이와 같은 보정 처리를 위하여 마스크 패턴을 생성시키는 회로 및 마스크 패턴과 FCS 정보를 XOR 연산 처리하는 회로를 추가되어야 한다.
본 발명에서는 이와 같은 보정 처리를 위한 회로를 추가시키지 않고, 클린 섹터 독출 동작에 따른 카피-백 동작의 오류를 방지하기 위한 방안을 제안한다.
도 9는 도 1에 도시된 메모리 시스템에 포함된 CRC 처리부의 일예를 보여주는 구성도이다.
도 9에 도시된 바와 같이, CRC 처리부(12)는 복수의 레지스터들(310_0 ~ 310_n), XOR 게이트들(320_1 ~ 320_i), 초기값 제어기(330) 및 복수의 스위치들(340_1 ~ 340_3)을 포함할 수 있다.
도 9에서 복수의 레지스터들(310_0 ~ 310_n), XOR 게이트들(320_1 ~ 320_i), 초기값 제어기(330) 및 스위치(340_1)를 포함하는 회로는 선형 피드백 시프트 레지스터 회로(12-1)를 나타낸다.
도 9에 도시된 CRC 처리부(12)에서 선형 피드백 시프트 레지스터 회로(12-1)는 CRC 다항식에 대응되는 회로에 해당되며, 초기값 제어기(330)에 의하여 선형 피드백 시프트 레지스터 회로(12-1)의 레지스터 초기값을 원하는 값으로 설정할 수 있다.
도 9는 (n+1) 비트 선형 피드백 시프트 레지스터 회로이며, 예로서, CRC-16 또는 CRC-32 표준에 기초한 CRC 다항식이 적용될 수 있다. 물론, 본 발명은 이에 한정되는 것은 아니며, 다양한 형태의 CRC 다항식이 적용될 수 있다.
선형 피드백 시프트 레지스터 회로(12-1)에서 데이터의 입력 비트 값과 레지스터들(310_0 ~ 310_n)의 연결이 CRC 다항식에 기초하여 결정되며, CRC 다항식에 포함된 차수에 대응되는 레지스터의 입력단자에는 앞단 레지스터의 출력 값과 입력 비트 값을 배타적 논리합(XOR) 연산한 값이 인가되고, CRC 다항식에 포함되지 않은 차수에 대응되는 레지스터의 입력 단자에는 앞단 레지스터의 출력 값이 인가되는 회로 구성을 갖는다.
초기값 제어기(330)는 선형 피드백 시프트 레지스터 회로(12-1)를 구성하는 레지스터들의 초기값을 설정하는 동작을 수행한다. 예로서, 초기값 제어기(330)는 하나의 CRC 처리 단위의 데이터를 선형 피드백 시프트 레지스터 회로(12-1)로 입력시키기 전에 레지스터들(310_0 ~ 310_n)의 초기값을 원하는 값으로 설정해준다.
그러면, 레지스터들(310_0 ~ 310_n)의 초기값을 결정하는 방법에 대하여 설명하기로 한다.
이진 데이터열의 길이가 L일 때, 도 9에 도시된 (n+1) 비트 선형 피드백 시프트 레지스터 회로에 의한 연산은 수학식 4와 같은 행렬식으로 표현할 수 있다.
Figure 112012080458338-pat00005
여기에서, r0 ~ rn는 CRC 패리티 정보이고, m0 ~ mL은 입력 데이터이고, g0 ~ gn은 선형 피드백 시프트 레지스터 회로(12-1)의 레지스터들(310_0 ~ 310_n)의 값이고, g(x)는 CRC 다항식이고, L은 입력 데이터열의 길이를 나타낸다. 그리고, 행렬 A, B는 CRC 다항식과 이진 데이터열의 길이 L에 의하여 결정된다.
수학식 4로부터 선형 피드백 시프트 레지스터 회로로 입력되는 데이터가 제1상태 정보일 때 선형 피드백 시프트 레지스터 회로에서 생성되는 CRC 패리티 정보가 제2상태 정보가 되는 조건을 만족하도록 선형 피드백 시프트 레지스터 회로의 레지스터 초기값을 결정할 수 있다.
예로서, 제1상태 정보 및 상기 제2상태 정보는 모두 메모리 장치(20)에서 데이터의 기입이 없는 클린 섹터에서 독출되는 정보의 패턴과 동일하게 결정할 수 있다. 예로서, 제1상태 정보와 제2상태 정보는 각각 모든 비트 값들이 '1'로 결정할 수 있다.
수학식 4를 이용하여 선형 피드백 시프트 레지스터 회로의 레지스터 초기값을 결정하는 프로세스에 대하여 설명하기로 한다.
수학식 4에서 입력 데이터 m0 ~ mL을 제1상태 정보로 설정하고, g0 ~ gn을 모두 '0'으로 설정한 상태에서 연산된 벡터 a 값을 구할 수 있다.
이와 같이 구한 벡터 a값과 제2상태 정보를 갖는 벡터를 배타적 논리합 연산하고, 연산된 결과에 초기 설정된 행렬 B의 역행렬을 곱한 결과로서 선형 피드백 시프트 레지스터 회로의 레지스터 초기값으로 결정할 수 있다.
예로서, 수학식 4에서 입력 데이터 m0 ~ mL을 모두 '1'로 설정하고, g0 ~ gn을 모두 '0'으로 설정한 상태에서 연산된 벡터 a 값을 구할 수 있다
예로서, 64비트의 선형 피드백 시프트 레지스터 회로에서는 수학식 5와 같은 연산에 의하여 선형 피드백 시프트 레지스터 회로의 레지스터 초기값을 구할 수 있다.
Figure 112012080458338-pat00006
수학식 5를 참조하면, 앞서 구한 벡터 a 값을 all one 벡터와 XOR 연산한 후에 이미 결정된 행렬 B의 역행렬을 곱하면 선형 피드백 시프트 레지스터 회로의 레지스터 초기값을 구할 수 있다.
이와 같이 구한 선형 피드백 시프트 레지스터 회로의 레지스터 초기값을 메모리 장치(20) 또는 메모리 컨트롤러(10)에 저장한다.
따라서, 초기값 제어기(330)는 메모리 장치(20) 또는 메모리 컨트롤러(10)에 저장된 초기값으로 선형 피드백 시프트 레지스터 회로의 레지스터 초기값을 설정할 수 있다.
도 9에서 스위치들(340_1 ~ 340_3)은 초기에 X 포트에 접속된다. 예로서, 메시지(m)는 m0, m1, ..., mL 로 구성될 수 있다. 메시지 m0, m1, ..., mL가 1비트씩 순차적으로 선형 피드백 시프트 레지스터 회로(12-1)로 공급된다. 메시지의 마지막 비트 mL가 선형 피드백 시프트 레지스터 회로(12-1)에 공급된 후에는 스위치들(340_1 ~ 340_3)은 Y 포트로 이동된다. 선형 피드백 시프트 레지스터 회로(12-1)는 가장 오른쪽에 있는 레지스터(310_n)의 출력부터 가장 왼쪽에 있는 레지스터(310_0)의 출력까지 순차적으로 출력시킨다.
스위치(340_3)에서는 최종적으로 메시지에 CRC 패리티 정보가 부가된 CRC 코드가 출력된다.
이와 같이, 초기값 제어기(330)에 의하여 선형 피드백 시프트 레지스터 회로(12-1)의 레지스터 초기값을 설정함으로써, 선형 피드백 시프트 레지스터 회로(12-1)로 입력되는 메시지 비트 m0 ~ mL이 모두 '1'인 경우에, 선형 피드백 시프트 레지스터 회로(12-1)에서 출력되는 CRC 패리티 정보가 모두'1'이 될 수 있다.
이와 같은 동작에 의하여 CRC 인코딩 처리 동작을 수행할 수 있다.
도 9와 같은 선형 피드백 시프트 레지스터 회로를 이용하여 CRC 디코딩 처리 동작도 CRC 인코딩 처리 동작과 같은 방식으로 수행할 수 있다.
CRC 디코딩 처리 동작에서는 메시지 대신에 CRC 코드(메시지 + CRC 패리티 정보)가 입력되고, CRC 코드가 선형 피드백 시프트 레지스터 회로(12-1)에 공급된 후 레지스터(310_n)의 출력부터 가장 왼쪽에 있는 레지스터(310_0)의 출력까지 순차적으로 출력되는 FCS 정보에 기초하여 오류를 판정한다. 즉, FCS 정보가 '0'인 경우에는 무결성 데이터로 판정하고, 그렇지 않은 경우에는 오류가 발생된 것으로 판정할 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
도 10을 참조하면, 메모리 시스템(1000)은 메모리 컨트롤러(1100) 및 메모리 장치(1200)를 포함한다.
메모리 장치(1200)는 비휘발성 반도체 메모리 장치로 구현될 수 있으며, 구체적으로 플래시 메모리, PRAM(Phase change RAM), FRAM(Ferroelectric RAM), MRAM(Magnetic RAM) 등으로 구현될 수 있다. 메모리 장치(1200)는 도 1에 도시된 메모리 장치(20)와 구성 요소가 실질적으로 동일하므로 중복된 설명은 피하기로 한다.
예로서, 메모리 장치(1200)를 플래시 메모리 등과 같은 비휘발성 반도체 메모리로 구현하는 경우에 메모리 시스템(1000)은 SSD(Solid State Drive)가 될 수 있다. 메모리 컨트롤러(1100)는 호스트로부터 수신되는 커맨드에 응답하여 메모리 장치(1200)에서의 소거, 쓰기 또는 독출 동작을 제어한다. 또한, 메모리 컨트롤러(1100)는 카피-백 동작을 수행하도록 메모리 시스템(1000)을 제어한다.
메모리 컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), CRC 처리부(1130), ECC(Error Correction Code) 처리부(1140), 호스트 인터페이스(1150), 메모리 인터페이스(1160) 및, 버스(1170)를 포함한다.
버스(1170)는 메모리 컨트롤러(1100)의 구성 수단들 간의 데이터를 전송하는 전송로를 의미한다.
CPU(1120)는 메모리 시스템(1000)의 전반적인 동작을 제어한다. 예로서, 호스트로부터 수신되는 커맨드를 해독하고, 해독된 결과에 따른 동작을 수행하도록 메모리 시스템(1000)을 제어한다. 또한, CPU(1120)는 메모리 장치(1200)의 소스 페이지에 저장된 데이터를 타깃 페이지로 이동시키는 카피-백 동작을 수행하도록 메모리 장치(1200)에 대한 제어 동작을 수행할 수 있다.
CPU(1120)는 독출 동작 시에는 독출 커맨드 및 어드레스를 메모리 장치(122)에 제공하고, 라이트 동작 시에는 라이트 커맨드, 어드레스, 그리고 데이터를 제공한다. 그리고, CPU(1120)는 논리적 어드레스를 물리적 어드레스로 변환시키는 처리를 수행할 수 있다.
CPU(1120)는 본 발명에서 제안하는 메모리 시스템에서의 라이트 동작 또는 리드 동작을 수행하도록 메모리 시스템(1000)을 제어한다. 예로서, CPU(1120)는 도 8 ~ 도 20에 도시된 본 발명의 실시 예들에 따른 메모리 시스템에서의 라이트 동작 또는 리드 동작 수행 방법의 흐름도를 수행하도록 메모리 시스템(1000)을 제어할 수 있다.
RAM(1110)에는 호스트로부터 전송된 데이터가 임시로 저장되거나 메모리 장치(1200)에서 독출된 데이터가 임시로 저장된다. 그리고, RAM(1110)에는 메모리 장치(1200)로부터 독출된 메모리 시스템 제어에 필요한 데이터도 저장된다. RAM(1110)은 DRAM, SRAM 등으로 구현될 수 있다.
예로서, 메모리 시스템 제어에 필요한 데이터는 메타 데이터가 포함될 수 있다. 또한, RAM(1110)에는 메모리 시스템(1000)을 동작하는데 필요한 각종 초기값 정보들이 저장된다. 예로서, 메모리 시스템(1000)을 동작하는데 필요한 각종 초기값 정보는 CRC 처리부(1130)에 포함되는 선형 피드백 시프트 레지스터 회로(12-1)의 레지스터 초기값 정보가 포함될 수 있다. 예로서, 선형 피드백 시프트 레지스터 회로(12-1)의 레지스터 초기값 정보는 메모리 장치(1200)에 저장되어 있으며, 메모리 시스템(1000)에 전원이 공급될 때 CPU(1120)의 제어에 의하여 메모리 장치(1200)로부터 선형 피드백 시프트 레지스터 회로(12-1)에 대한 레지스터 초기값 정보를 독출하고, 독출된 레지스터 초기값 정보가 RAM(1110)에 저장될 수 있다. 예로서, 선형 피드백 시프트 레지스터 회로(12-1)의 레지스터 초기값 정보는 위에서 설명한 바와 같이 수학식 4 및 5를 이용하여 결정될 수 있다.
참고적으로, 메타 데이터(meta data)는 메모리 시스템(1000)을 관리하기 위한 정보가 포함될 수 있다. 관리 정보인 메타 데이터에는 논리적 어드레스(Logical Address)를 메모리 장치(1200)의 물리적 어드레스(Physical Address)로 변환시키는데 이용되는 매핑(mapping) 테이블 정보가 포함될 수 있다.
호스트 인터페이스(1150)는 메모리 시스템(1000)과 접속되는 호스트와의 데이터 교환 프로토콜을 구비하고 메모리 시스템(1000)과 호스트를 상호 연결한다. 호스트 인터페이스(1160)는 ATA(Advanced Technology Attachment) 인터페이스, SATA(Serial Advanced Technology Attachment) 인터페이스, PATA(Parallel Advanced Technology Attachment) 인터페이스, USB(Universal Serial Bus) 또는 SAS(Serial Attached Small Computer System) 인터페이스, SCSI(Small Computer System Interface), eMMC(embedded Multi Media Card) 인터페이스, UFS(Unix File System) 인터페이스로 구현할 수 있다. 그러나 이는 예시일 뿐 이에 제한되는 것은 아니다. 세부적으로, 호스트 인터페이스(1150)는 CPU(1120)의 제어에 따라서 호스트와 커맨드, 어드레스 및 데이터를 교환할 수 있다.
메모리 인터페이스(1160)는 메모리 장치(1200)와 전기적으로 연결되어 있다. 메모리 인터페이스(1160)는 CPU(1120)의 제어에 따라서 메모리 장치(1200)와 커맨드, 어드레스 및 데이터를 교환한다. 메모리 인터페이스(1160)는 NAND 플래시 메모리 또는 NOR 플래시 메모리를 지원하도록 구성될 수 있다. 메모리 인터페이스(1170)는 복수 개의 채널들을 통하여 소프트웨어 및 하드웨어 인터리브 동작들이 선택적으로 수행되도록 구성될 수도 있다.
CRC 처리부(1130)에 대한 동작은 도 1에 도시된 CRC 처리부(12)와 실질적으로 동일한 동작을 수행하므로 중복된 설명은 피하기로 한다.
ECC 처리부(1140)는 라이트 동작 시에 RS 코드(Reed-Solomon code) 또는 헤밍 코드(Hamming code) 등과 같은 알고리즘을 이용하여 수신되는 데이터에 대한 에러 정정 코드(Error Correction Code)를 생성시킬 수 있다. 그리고, 리드 동작 시에는 데이터와 함께 리드된 에러 정정 코드(ECC)를 이용하여 수신된 데이터에 대한 에러 검출 및 정정 처리를 수행한다.
도 15를 참조하면, ECC 처리부(1140)의 동작을 생략하면 도 15(b)에 도시된 바와 같이 메모리 장치(1200)의 섹터에는 메시지(m)와 CRC 패리티 정보(P_crc)가 저장된다. 만일, CRC 처리부(1130)와 ECC 처리부(1140)의 동작을 모두 수행하는 경우에는 도 15(c)에 도시된 바와 같이 메모리 장치(1200)의 섹터에는 메시지(m)와 CRC 패리티 정보(P_crc) 및 ECC 정보(P_ecc)가 저장된다.
그러면, CPU(1120)의 제어 동작에 따라서 수행되는 메모리 시스템에서의 순환 중복 검사 동작 수행 방법 및 가비지 컬렉션 처리 방법에 대하여 도 11 ~ 도 14의 흐름도를 참조하여 상세히 설명하기로 한다.
우선, 도 11의 흐름도를 참조하여 메모리 시스템(1000)에서 수행되는 본 발명의 실시 예에 따른 메모리 시스템에서의 순환 중복 검사 동작 수행 방법을 설명하기로 한다.
CPU(1120)는 CRC 다항식에 대응되는 선형 피드백 시프트 레지스터 회로를 초기화시키도록 메모리 시스템(1000)을 제어한다(S1100). CPU(1120)는 특정 조건을 만족하도록 결정된 레지스터 초기값으로 선형 피드백 시프트 레지스터 회로(LFSR) 회로를 초기화시킨다.
예로서, CPU(1120)는 RAM(1110)에 저장된 선형 피드백 시프트 레지스터 회로의 레지스터 초기값으로 CRC 처리부(1130)에 포함된 선형 피드백 시프트 레지스터 회로의 레지스터 값을 설정한다.
예로서, CPU(1120)는 초기화 조건이 검출될 때마다 선형 피드백 시프트 레지스터 회로를 초기화시키기 위한 제어신호를 선형 피드백 시프트 레지스터 회로(12-1)의 초기값 제어기(330)로 전달한다. 그러면, 초기값 제어기(330)는 RAM(1110)에 저장된 레지스터 초기값으로 선형 피드백 시프트 레지스터 회로(12-1)의 레지스터들(310_0 ~ 310_n)의 초기값을 설정하는 동작을 수행한다. 세부적으로, 선형 피드백 시프트 레지스터 회로의 초기화 조건은 CRC 처리부(1130)로 데이터(메시지)에 대한 CRC 처리가 요구되고, 선형 피드백 시프트 레지스터 회로(12-1)로 CRC 처리 단위의 데이터가 입력되기 전의 상태가 포함될 수 있다.
이에 따라서, CRC 처리 요구에 기초하여 CRC 처리 단위의 데이터가 입력되기 전에 선형 피드백 시프트 레지스터 회로(12-1)의 레지스터들은 RAM(1110)에 저장된 레지스터 초기값으로 설정될 수 있다.
이와 같은 초기화 처리에 따라서 선형 피드백 시프트 레지스터 회로의 입력 데이터가 제1상태 정보일 때 생성되는 CRC 패리티 정보가 제2상태 정보가 되는 조건을 만족하도록 선형 피드백 시프트 레지스터 회로의 레지스터 초기값이 설정될 수 있다. 예로서, 제1상태 정보와 제2상태 정보는 각각 모든 비트 값들이 '1'로 결정될 수 있다. 예로서, 제1상태 정보 및 상기 제2상태 정보는 메모리 장치(1200)에서 데이터의 기입이 없는 클린 섹터에서 독출되는 정보의 패턴과 동일하게 결정할 수 있다. 위에서 설명한 바와 같이, 초기화 처리에 따라서 설정된 선형 피드백 시프트 레지스터 회로의 레지스터 초기값은 수학식 5 및 수학식 6에 기초하여 구할 수 있다.
CPU(1120)는 단계110(S110)에서와 같이 초기화 처리된 선형 피드백 시프트 레지스터 회로를 이용하여 입력 데이터에 대한 CRC 패리티 정보를 생성시키도록 메모리 시스템(1000)을 제어한다(S120). 예로서, CPU(1120)는 도 9에 도시된 바와 같은 CRC 처리부(12-1)의 선형 피드백 시프트 레지스터 회로(12-1)를 이용하여 입력 데이터에 대한 CRC 패리티 정보를 생성시킬 수 있다.
CPU(1120)는 단계120(S120)에서 생성된 CRC 패리티 정보에 기초하여 입력 데이터에 대한 CRC 코드를 생성시키도록 메모리 시스템(1000)을 제어한다(S130). 예로서, CPU(1120)는 도 9에 도시된 바와 같은 CRC 처리부(12)에서 스위치들(340_1 ~ 340_3)을 제어하여 CRC 코드를 생성시킬 수 있다. 즉, 도 9에서 설명한 바와 같이, 입력 데이터에 CRC 패리티 정보를 부가하여 입력 데이터에 대한 CRC 코드를 생성시킬 수 있다.
다음으로, 도 12의 흐름도를 참조하여 메모리 시스템(1000)에서 수행되는 본 발명의 실시 예에 따른 가비지 컬렉션 처리 방법을 설명하기로 한다.
CPU(1120)는 메모리 시스템(1000)에서 가비지 컬렉션(garbage collection) 조건이 검출되는지를 판단한다(S210). 예로서, 가비지 컬렉션 조건은 메모리 장치(1200)에서 프리 블록(free block)의 개수가 초기 설정된 임계 개수보다 작게 되는 경우에 검출될 수 있다. 프리 블록은 메모리 장치(1200)의 저장 영역 중에서 데이터가 저장되어 있지 않은 블록을 나타낸다.
가비지 컬렉션 조건이 검출되면, CPU(1120)는 메모리 장치(1200)의 데이터 블록(data block)들 중에서 희생 블록(victim block)을 선택한다(S220). 여기에서, 데이터 블록은 데이터가 저장되어 있는 블록으로서 데이터를 저장할 수 있는 페이지가 소진된 블록을 나타낸다. 예로서, 희생 블록은 데이터 블록에서 가비지 컬렉션 코스트(cost)가 가장 적은 데이터 블록을 희생 블록으로 선택할 수 있다. 가비지 컬렉션 코스트는 블록 내의 무효 페이지가 많을수록 작아진다.
다음으로, CPU(1120)는 카피-백(copy-back) 동작을 실행시켜서 희생 블록에 존재하는 유효 페이지에 저장된 데이터를 액티브 블록(active block)의 빈 페이지에 복사하도록 메모리 시스템(1000)을 제어한다(S230). 여기에서, 액티브 블록은 데이터가 저장되어 있는 블록으로서 데이터를 저장할 수 있는 페이지가 남아있는 블록을 나타낸다. 만일, 액티브 블록이 존재하지 않는 경우에는 메모리 컨트롤러(210)는 희생 블록에 존재하는 유효 페이지에 저장된 데이터를 프리 블록에 복사하도록 메모리 시스템(1000)을 제어한다.
도 13은 도 12에 도시된 카피-백 동작을 수행하는 단계(S230)에 대한 일 실시 예에 따른 세부 흐름도이다.
도 13에 도시된 본 발명의 일실시 예에 따른 카-피백 동작을 수행하는 단계(S230A)는 도 10에 도시된 CPU(1120)의 제어에 의하여 메모리 시스템(1000)에서 수행될 수 있다.
CPU(1120)는 메모리 장치(1200)의 소스 페이지로부터 독출된 정보를 메모리 컨트롤러(1100)로 전송하도록 메모리 시스템(1000)을 제어한다(S310). 예로서, 소스 페이지는 가비지 컬렉션 동작에 의하여 선택된 희생 블록에 포함된 유효 페이지들 중의 하나가 될 수 있다. 소스 페이지는 복수의 섹터들로 구성되고, 데이터의 기입이 없는 클린 섹터가 포함될 수 있다.
CPU(1120)는 메모리 장치(1200)로부터 전송받은 정보에 대한 CRC 디코딩 처리를 수행하도록 메모리 시스템(1000)을 제어한다(S320). 예로서, CPU(1120)의 제어에 의하여 도 9에 도시된 CRC 처리부(12)에서 CRC 디코딩 처리를 수행할 수 있다. 예로서, CRC 디코딩 처리는 섹터 단위로 수행될 수 있다. CRC 디코딩 처리 수행 전에 선형 피드백 시프트 레지스터 회로는 초기화된다. 예로서, 섹터 단위의 데이터에 대하여 CRC 디코딩 처리를 수행하기 전에 선형 피드백 시프트 레지스터 회로를 초기화시킬 수 있다.
예로서, 선형 피드백 시프트 레지스터 회로의 레지스터 초기값은 수학식 5 및 수학식 6에 기초하여 구한 레지스터 값으로 설정될 수 있다. 그리고, 메모리 장치(1200)로부터 전송받은 정보는 CRC 코드로서 데이터에 CRC 패리티가 부가된 형태가 될 수 있다.
CPU(1120)는 CRC 디코딩 처리 결과 오류가 발생되었는지를 판단한다(S330). 예로서, CRC 디코딩 처리 결과 FCS 정보가 '0'인 경우에는 오류가 발생되지 않은 무결성 데이터로 판정한다. 만일, CRC 디코딩 처리 결과 FCS 정보가 '0'이 아닌 경우에는 오류가 발생된 것으로 판정한다.
단계330(S330)의 판정 결과 오류가 발생되지 않은 경우에, CPU(1120)는 CRC 디코딩 처리된 데이터를 CRC 인코딩 처리하도록 메모리 시스템(1000)을 제어한다(S340). 예로서, CPU(1120)의 제어에 의하여 도 9에 도시된 CRC 처리부(12)에서 CRC 인코딩 처리를 수행할 수 있다. CRC 인코딩 처리 수행 전에 선형 피드백 시프트 레지스터 회로는 초기화된다. 예로서, 선형 피드백 시프트 레지스터 회로의 레지스터 초기값은 수학식 5 및 수학식 6에 기초하여 구한 레지스터 값으로 설정될 수 있다. CRC 처리부(12)에서 CRC 인코딩 처리를 수행하면 데이터에 CRC 패리티 정보가 부가된 CRC 코드가 생성된다.
예로서, 클린 섹터에서 독출된 정보에 대한 CRC 디코딩 처리된 데이터의 모든 비트 값은 '1'이 된다. 그리고, 모든 비트 값이 '1'인 데이터에 대한 CRC 인코딩 처리에 의하여 발생되는 CRC 패리티 정보의 모든 비트 값은 '1'이 된다. 따라서, 클린 섹터에서 독출된 데이터에 대하여 선형 피드백 시프트 레지스터 회로를 이용하여 CRC 인코딩 처리를 수행하면 CRC 코드의 모든 비트 값은 '1'된다.
CPU(1120)는 단계340(S340)에서 CRC 인코딩 처리된 정보를 메모리 장치(1200)로 전송하도록 메모리 시스템(1000)을 제어한다(S350). CRC 인코딩 처리된 정보는 CRC 코드를 의미한다.
CPU(1120)는 메모리 컨트롤러(1100)로부터 전송된 CRC 코드를 메모리 장치(1200)의 타깃 페이지에 라이트하도록 메모리 시스템(1000)을 제어한다(S360). 여기에서, 타깃 페이지는 가비지 컬렉션 프로세스에서 결정된 액티브 블록 또는 프리 블록에 포함된 페이지에 해당된다.
만일 단계330(S330)의 판정 결과 오류가 발생된 경우에, CPU(1120)는 전송된 데이터에 오류가 검출되었음을 알리는 정보를 생성시키고 단계를 종료한다(S370).
도 14는 도 12에 도시된 카피-백 동작을 수행하는 단계(S230)에 대한 다른 실시 예에 따른 세부 흐름도이다.
도 14에 도시된 본 발명의 다른 실시 예에 따른 카피-백 동작을 수행하는 단계(S230B)는 도 10에 도시된 CPU(1120)의 제어에 의하여 메모리 시스템(1000)에서 수행될 수 있다.
CPU(1120)는 메모리 장치(1200)의 소스 페이지로부터 독출된 정보를 메모리 컨트롤러(1100)로 전송하도록 메모리 시스템(1000)을 제어한다(S410). 예로서, 소스 페이지는 가비지 컬렉션 동작에 의하여 선택된 희생 블록에 포함된 유효 페이지들 중의 하나가 될 수 있다. 소스 페이지는 복수의 섹터들로 구성되고, 데이터의 기입이 없는 클린 섹터가 포함될 수 있다.
CPU(1120)는 메모리 장치(1200)로부터 전송받은 정보에 대한 ECC 디코딩 처리를 수행하도록 메모리 시스템(1000)을 제어한다(S420). 예로서, CPU(1120)의 제어에 의하여 ECC 처리부(1140)에서 ECC 패리티 정보를 이용하여 데이터에 대한 오류를 검출하고 정정하는 처리를 수행할 수 있다. 예로서, ECC 처리부(1140)로 입력되는 정보는 (데이터 + CRC 패리티 정보 + ECC 패리티 정보)가 될 수 있다. 그러면, ECC 처리부(1140)는 ECC 패리티 정보를 이용하여 CRC 코드(데이터 + CRC 패리티 정보)에 대한 오류를 검출하고, 검출된 오류를 정정하는 처리를 수행할 수 있다.
다음으로, CPU(1120)는 ECC 디코딩 처리된 CRC 코드에 대하여 CRC 디코딩 처리를 수행하도록 메모리 시스템(1000)을 제어한다(S430). 예로서, CPU(1120)의 제어에 의하여 도 9에 도시된 CRC 처리부(12)에서 CRC 디코딩 처리를 수행할 수 있다. 예로서, CRC 디코딩 처리는 섹터 단위로 수행될 수 있다. CRC 디코딩 처리 수행 전에 선형 피드백 시프트 레지스터 회로는 초기화된다. 예로서, 섹터 단위의 데이터에 대하여 CRC 디코딩 처리를 수행하기 전에 선형 피드백 시프트 레지스터 회로를 초기화시킬 수 있다. 예로서, 선형 피드백 시프트 레지스터 회로의 레지스터 초기값은 수학식 5 및 수학식 6에 기초하여 구한 레지스터 값으로 설정될 수 있다.
CPU(1120)는 CRC 디코딩 처리 결과 오류가 발생되었는지를 판단한다(S440). 예로서, CRC 디코딩 처리 결과 FCS 정보가 '0'인 경우에는 오류가 발생되지 않은 무결성 데이터로 판정한다. 만일, CRC 디코딩 처리 결과 FCS 정보가 '0'이 아닌 경우에는 오류가 발생된 것으로 판정한다.
단계440(S440)의 판정 결과 오류가 발생되지 않은 경우에, CPU(1120)는 CRC 디코딩 처리된 데이터를 CRC 인코딩 처리하도록 메모리 시스템(1000)을 제어한다(S450). 예로서, CPU(1120)의 제어에 의하여 도 9에 도시된 CRC 처리부(12)에서 CRC 인코딩 처리를 수행할 수 있다. CRC 인코딩 처리 수행 전에 선형 피드백 시프트 레지스터 회로는 초기화된다. 예로서, 선형 피드백 시프트 레지스터 회로의 레지스터 초기값은 수학식 5 및 수학식 6에 기초하여 구한 레지스터 값으로 설정될 수 있다. CRC 처리부(12)에서 CRC 인코딩 처리를 수행하면 데이터에 CRC 패리티 정보가 부가된 CRC 코드가 생성된다.
예로서, 클린 섹터에서 독출된 정보에 대한 CRC 디코딩 처리된 데이터의 모든 비트 값은 '1'이 된다. 그리고, 모든 비트 값이 '1'인 데이터에 대한 CRC 인코딩 처리에 의하여 발생되는 CRC 패리티 정보의 모든 비트 값은 '1'이 된다. 따라서, 클린 섹터에서 독출된 데이터에 대하여 선형 피드백 시프트 레지스터 회로를 이용하여 CRC 인코딩 처리를 수행하면 CRC 코드의 모든 비트 값은 '1'된다.
CPU(1120)는 단계450(S450)에서 처리된 CRC 코드에 대하여 ECC 인코딩 처리하도록 메모리 시스템(1000)을 제어한다(S460). CPU(1120)의 제어에 따라 ECC 처리부(1140)에서 ECC 인코딩 처리되면, CRC 코드에 ECC 패리티 정보가 부가된다. 즉, ECC 처리부(1140)에서는 (데이터 + CRC 패리티 정보 + ECC 패리티 정보)와 같은 형태의 정보가 출력된다.
CPU(1120)는 단계460(S460)에서 ECC 인코딩 처리된 정보를 메모리 장치(1200)로 전송하도록 메모리 시스템(1000)을 제어한다(S470).
다음으로, CPU(1120)는 메모리 컨트롤러(1100)로부터 전송된 ECC 인코딩 정보(데이터 + CRC 패리티 정보 + ECC 패리티 정보)를 메모리 장치(1200)의 타깃 페이지에 라이트하도록 메모리 시스템(1000)을 제어한다(S480). 여기에서, 타깃 페이지는 가비지 컬렉션 프로세스에서 결정된 액티브 블록 또는 프리 블록에 포함된 페이지에 해당된다.
만일 단계440(S440)의 판정 결과 오류가 발생된 경우에, CPU(1120)는 전송된 데이터에 오류가 검출되었음을 알리는 정보를 생성시키고 단계를 종료한다(S490).
도 16은 본 발명의 실시 예들에 따른 메모리 시스템을 메모리 카드에 적용한 예를 나타내는 블록도이다.
도 16을 참조하면, 메모리 카드 시스템(2000)은 호스트(2100) 및 메모리 카드(2200)를 포함할 수 있다. 호스트(2100)는 호스트 컨트롤러(2110) 및 호스트 접속부(2120)를 포함할 수 있다. 메모리 카드(2200)는 카드 접속부(2210), 카드 컨트롤러(2220) 및 메모리 장치(2230)를 포함할 수 있다.
호스트(2100)는 메모리 카드(2200)에 데이터를 기입하거나, 메모리 카드(2200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(2110)는 커맨드(CMD), 호스트(2100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(2120)를 통해 메모리 카드(2200)로 전송할 수 있다.
카드 컨트롤러(2220)는 카드 접속부(2210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(2220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(2230)에 저장할 수 있다. 메모리 장치(2230)는 호스트(2100)로부터 전송된 데이터를 저장할 수 있다. 이때, 카드 컨트롤러(2220)는 도 1 또는 도 10에 도시된 바와 같은 메모리 컨트롤러(10 또는 1100)로 구현할 수 있다.
메모리 카드(2200)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 17은 본 발명의 실시 예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 17을 참조하면, 컴퓨팅 시스템(3000)은 프로세서(3100), RAM(3200), 입출력 장치(3300), 전원 장치(3400) 및 메모리 시스템(1000)을 포함할 수 있다. 한편, 도 38에는 도시되지 않았지만, 컴퓨팅 시스템(3000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(3000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(3100)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(3100)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(3100)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(3500)를 통하여 RAM(3200), 입출력 장치(3300) 및 메모리 시스템(1000)과 통신을 수행할 수 있다. 실시예에 따라, 프로세서(3100)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(3200)는 컴퓨팅 시스템(3000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(3200)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(3300)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(3400)는 컴퓨팅 시스템(3000)의 동작에 필요한 동작 전압을 공급할 수 있다.
도 18은 본 발명의 실시 예들에 따른 메모리 시스템을 SSD에 적용한 예를 나타내는 블록도이다.
도 18을 참조하면, SSD 시스템(4000)은 호스트(4100) 및 SSD(4200)를 포함할 수 있다. SSD(4200)는 신호 커넥터(signal connector)(4211)를 통해 호스트(4100)와 신호를 주고 받으며, 전원 커넥터(power connector)(4221)를 통해 전원을 입력 받는다. SSD(4200)는 SSD 컨트롤러(4210), 보조 전원 장치(4220) 및 복수의 메모리 장치들(4230, 4240, 4250)을 포함할 수 있다. 이때, SSD 컨트롤러(4210)는 도 1 또는 도 10에 도시된 바와 같은 메모리 컨트롤러(10 또는 1100)로 구현할 수 있다.
도 19는 도 18의 SSD를 포함하는 서버 시스템 및 네트워크 시스템을 나타내는 블록도이다.
도 19를 참조하면, 본 발명의 실시예에 따른 네트워크 시스템(5000)은 네트워크(5200)를 통해 연결되는 서버 시스템(5100) 및 다수의 단말들(5300, 5400, 5500)을 포함할 수 있다. 본 발명의 실시예에 따른 서버 시스템(5100)은 네트워크(5200)에 연결되는 다수의 단말들(5300, 5400, 5500)로부터 수신되는 요청을 처리하는 서버(5110) 및 단말들(5300, 5400, 5500)로부터 수신되는 요청에 대응되는 데이터를 저장하는 SSD(5120)를 포함할 수 있다. 이때, SSD(5120)는 도 18의 SSD(4000)일 수 있다.
한편, 상기에서 설명된 본 발명에 따른 플래시 메모리 시스템은 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 예를 들면, 본 발명에 따른 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic MetricQuad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 1000 : 메모리 시스템 10, 1100 : 메모리 컨트롤러
20, 1200 : 메모리 장치 11, 1120 : CPU
12, 1130 : CRC 처리부 1110 : RAM
1140 : ECC 처리부 1150 : 호스트 인터페이스
1160 : 메모리 인터페이스 1170 : 버스
21 : 메모리 셀 어레이 22 : 제어 로직
23 : 전압 발생기 24 : 로우 디코더
25 : 페이지 버퍼

Claims (10)

  1. 순환 중복 검사(CRC) 다항식에 대응되는 선형 피드백 시프트 레지스터 회로를 초기화시키는 단계;
    상기 선형 피드백 시프트 레지스터 회로를 이용하여 메모리 장치에 저장할 입력 데이터에 대한 CRC 패리티 정보를 생성시키는 단계; 및
    상기 CRC 패리티 정보에 기초하여 상기 입력 데이터에 대한 CRC 코드를 생성시키는 단계를 포함하고,
    상기 선형 피드백 시프트 레지스터 회로의 초기화는 상기 입력 데이터가 제1상태 정보일 때 생성되는 상기 CRC 패리티 정보가 제2상태 정보가 되는 조건을 만족하도록 상기 선형 피드백 시프트 레지스터 회로의 레지스터 초기값을 설정하며,
    상기 제1상태 정보 및 상기 제2상태 정보는 상기 메모리 장치의 특정 상태에 따른 비트 패턴을 포함하는 것을 특징으로 하는 메모리 시스템에서의 순환 중복 검사 동작 수행 방법.
  2. 제1항에 있어서, 상기 제1상태 정보와 상기 제2상태 정보의 비트 값들은 동일한 패턴을 갖는 것을 특징으로 하는 메모리 시스템에서의 순환 중복 검사 동작 수행 방법.
  3. 제2항에 있어서, 상기 제1상태 정보와 제2상태 정보는 각각 모든 비트 값들이 '1'로 결정하는 것을 특징으로 하는 메모리 시스템에서의 순환 중복 검사 동작 수행 방법.
  4. 제1항에 있어서, 상기 선형 피드백 시프트 레지스터 회로의 레지스터 초기값은 상기 선형 피드백 시프트 레지스터 회로의 연산 프로세스를 표현하는 행렬식인
    Figure 112012080458338-pat00007

    (여기에서, r0 ~ rn는 CRC 패리티 정보이고, m0 ~ mL은 입력 데이터이고, g0 ~ gn은 선형 피드백 시프트 레지스터 회로의 레지스터들 값이고, g(x)는 CRC 다항식이고, L은 입력 데이터열의 길이를 나타낸다)
    에 기초하여 상기 행렬식에서 입력 데이터 m0 ~ mL을 상기 제1상태 정보로 설정하고, g0 ~ gn을 모두 '0'으로 설정한 상태에서 연산된 벡터 a 값을 이용하여 결정하는 것을 특징으로 하는 메모리 시스템에서의 순환 중복 검사 동작 수행 방법.
  5. 제4항에 있어서, 상기 벡터 a값을 제2상태 정보를 갖는 벡터와 배타적 논리합 연산하고, 상기 연산된 결과에 상기 행렬식의 초기 설정된 행렬 B의 역행렬을 곱한 결과로서 상기 선형 피드백 시프트 레지스터 회로의 레지스터 초기값을 결정하는 것을 특징으로 하는 메모리 시스템에서의 순환 중복 검사 동작 수행 방법.
  6. 메모리 장치의 소스 페이지에 저장된 데이터를 타깃 페이지로 이동시키는 카피-백 동작을 수행하도록 상기 메모리 장치에 대한 제어 동작을 수행하는 중앙 처리 장치; 및
    순환 중복 검사(CRC) 다항식에 대응되는 선형 피드백 시프트 레지스터 회로를 이용하여 상기 카피-백 동작에 따른 입력 데이터에 대한 CRC 인코딩 또는 디코딩 처리를 수행하는 CRC 처리부를 포함하고,
    상기 선형 피드백 시프트 레지스터 회로로 입력되는 데이터가 제1상태 정보일 때 상기 선형 피드백 시프트 레지스터 회로에서 생성되는 CRC 패리티 정보가 제2상태 정보가 되는 조건을 만족하도록 상기 선형 피드백 시프트 레지스터 회로의 레지스터 초기값을 결정하며,
    상기 제1상태 정보 및 상기 제2상태 정보는 상기 메모리 장치의 특정 상태에 따른 비트 패턴을 포함하는 것을 특징으로 하는 메모리 컨트롤러.
  7. 제6항에 있어서, 상기 제1상태 정보 및 상기 제2상태 정보는 상기 메모리 장치에서 데이터의 기입이 없는 클린 섹터에서 독출되는 정보의 패턴과 동일하게 결정하는 것을 특징으로 하는 메모리 컨트롤러.
  8. 제6항에 있어서, 상기 선형 피드백 시프트 레지스터 회로는 복수의 레지스터들과 배타적 논리합 게이트들로 구성되고, 데이터의 입력 비트 값과 상기 레지스터들의 연결이 CRC 다항식에 기초하여 결정되며, 상기 CRC 다항식에 포함된 차수에 대응되는 레지스터의 입력단자에는 앞단 레지스터의 출력 값과 상기 입력 비트 값을 배타적 논리합 연산한 값이 인가되고, 상기 CRC 다항식에 포함되지 않은 차수에 대응되는 레지스터의 입력 단자에는 앞단 레지스터의 출력 값이 인가되도록 구성하는 것을 특징으로 하는 메모리 컨트롤러.
  9. 제6항에 있어서, 상기 CRC 처리부는 상기 카피-백 동작에 따라서 소스 페이지로부터 독출된 CRC 코드를 상기 선형 피드백 시프트 레지스터 회로에 입력하여 프레임 체크 시퀀스(Frame Check Sequence; FCS) 정보를 생성시키고, 상기 FCS 정보에 기초하여 CRC 코드에 포함된 데이터에 대한 무결성을 검사하는 CRC 디코딩 처리를 수행하는 것을 특징으로 하는 메모리 컨트롤러.
  10. 제6항에 있어서, 상기 CRC 처리부는
    상기 입력 데이터에 대하여 순환 중복 검사(CRC) 다항식에 대응되는 연산 처리를 수행하도록 구성된 선형 피드백 시프트 레지스터 회로; 및
    상기 선형 피드백 시프트 레지스터 회로를 구성하는 레지스터들을 목표 초기값으로 초기화시키는 초기값 제어기를 포함하고,
    상기 목표 초기값은 상기 선형 피드백 시프트 레지스터 회로로 입력되는 데이터가 제1상태 정보일 때 상기 선형 피드백 시프트 레지스터 회로에서 생성되는 CRC 패리티 정보가 제2상태 정보가 되는 조건을 만족시키도록 결정하는 것을 특징으로 하는 메모리 컨트롤러.
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