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KR101997359B1 - 전하 증폭기의 적분기 오차 보상 방법 및 그 장치 - Google Patents

전하 증폭기의 적분기 오차 보상 방법 및 그 장치 Download PDF

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Publication number
KR101997359B1
KR101997359B1 KR1020170164429A KR20170164429A KR101997359B1 KR 101997359 B1 KR101997359 B1 KR 101997359B1 KR 1020170164429 A KR1020170164429 A KR 1020170164429A KR 20170164429 A KR20170164429 A KR 20170164429A KR 101997359 B1 KR101997359 B1 KR 101997359B1
Authority
KR
South Korea
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voltage signal
resistor
output
operational amplifier
compensation
Prior art date
Application number
KR1020170164429A
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Inventor
최문호
엄덕형
Original Assignee
에이치에스디엔진 주식회사
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Publication date
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Abstract

본 발명은 전하 증폭기의 적분기 오차를 보상하는 기능을 가지는 회로를 구성하되, 구성 부품을 최소화 하여 압전 센서와 일체화가 가능한 소형의 회로를 구성하고, 소비 전류 또한 최소화 하여 적용 범위를 확장할 수 있도록 하는, 전하 증폭기의 적분기 오차 보상 방법 및 장치가 개시된다.
개시된 전하 증폭기의 적분기 오차 보상 장치는, 압전센서에서 출력되는 양(+) 및 음(-)의 전하신호(Q)에 대해 전하신호에 비례하는 전압신호로 증폭하여 출력하는 전하 증폭기의 적분기 오차 보상 장치로서, 상기 압전센서로부터 전하신호(Q)를 입력받아 증폭하여 1차 전압 신호(Vo1)로 출력하는 가산 적분기(V1); 상기 가산 적분기(V1)에서 출력된 1차 전압 신호(Vo1)를 입력받아 2차 증폭하여 2차 전압 신호(Vo2)로 출력하는 2차 증폭부(V2); 상기 2차 증폭부(V2)에서 출력된 2차 전압 신호(Vo2)를 입력받아 기준 전압신호(Vref)와 비교하여 3차 전압 신호(Vo3)를 출력하는 비교기(V5); 및 상기 비교기(V5)로부터 3차 전압 신호(Vo3)를 입력받아 보상하여 보상 전압신호를 상기 가산 적분기(V1)에 인가하는 보상 회로부를 포함할 수 있다.

Description

전하 증폭기의 적분기 오차 보상 방법 및 그 장치{Integrator error compensation method in charge sensitive amplifier, and device thereof}
본 발명은 전하 증폭기의 적분기 오차 보상 방법 및 그 장치에 관한 것으로서, 더욱 자세하게는 전하 증폭기의 적분기 오차를 보상하는 기능을 가지는 회로를 구성하되, 구성 부품을 최소화 하여 압전 센서와 일체화가 가능한 소형의 회로를 구성하고, 소비 전류 또한 최소화 하여 적용 범위를 확장할 수 있도록 하는, 전하 증폭기의 적분기 오차 보상 방법 및 장치에 관한 것이다.
일반적으로 전하 증폭기는 압전 센서(Piezoelectric Sensor)를 통해 측정된 전하값을 증폭하는데 이용되고 있다. 이때, 압전 센서는 예를 들면, 힘, 압력, 가속도, 팽창, 모멘트 및 이와 관련된 물리적 현상을 감지하는 센서이다.
이러한 압전 센서가 예를 들어, 자동차 바퀴에 장착되면, 비접촉식 송신에 의해 측정 신호가 고정자로 전송될 수 있도록 디지털화 되는데, 이를 위해, 측정 신호가 통상 전하 증폭기에서 증폭되는 것이다.
그런데, 전하 증폭기에 적용되는 일반적인 적분기는 도 1a 및 도 1b에 도시된 바와 같이 구성되는데, 이때 압전 센서에서 출력되어 적분기로 입력되는 전하(Q)는 적분기에 구성된 저항과, 소자 자체의 바이어스 전류, 기판의 표면 누설 등으로 오차가 발생하게 된다.
도 1a 및 도 1b는 일반적인 압전 센서에 연결된 전하 증폭기의 보상 회로 구성을 나타낸 도면이다.
도 1a에서, 압전센서(10)는 전하원(Charge Source)(Qp)과, 전하원, 케이블류 및 증폭기 입력부를 포함한 입력 회로의 총 정전용량(Cp), 전하원, 케이블류 및 증폭기 입력부를 포함한 입력 회로의 총 누설저항(Rp)을 포함한다.
또한, 압전센서(10)는 전하 증폭기로 불리는 가산 적분기(integrating amplifier)(V1)의 입력부에 연결된다. 이 전하 증폭기(V1)에 커패시터(Cf)와 저항기(Rf) 및 리셋 스위치(RS)가 병렬로 연결된다. 리셋 스위치(RS)를 폐쇄(ON)하면 커패시터(Cf)가 방전된다. 리셋 스위치(RS)를 개방(OFF)한 후 인가된 전하(Q)가 이후 커패시터(Cf)에 도달하여 증폭기 출력부에서 Q/Cf 값을 갖는 전압을 유도한다. 커패시터(Cf)에 병렬로 연결된 저항기(R1)는 변동(drift)에 의한 출력 전압의 증가를 허용수준으로 제한하기 위한 것이다.
도 1b에서, 여섯 개의 트랜지스터(T1~T6)는 접합 전계효과 트랜지스터 (junction FETs) 또는 모스 전계 효과 트랜지스터(MOSFETs)에 관계없이 동일하게 FET 트랜지스터로 도시된다. 두 AND 게이트(&1 및 &2)는 모두 한편으로는 출력 펄스(P+ 및 P-)를 출력하고, 다른 한편으로는 트랜지스터(T1 내지 T4)를 통해 전류원을 제어한다. 전류원은 하나의 증폭기 및 하나의 트랜지스터에 의해 공지된 방식으로 각각 형성된다.
종래 전하 증폭기(V1)의 보상 회로(k)는, 가산 적분기(V1)의 출력부와 연결되고, 2 개의 출력부와, 두 개의 기준값 비교를 위한 비교기 2 개와, 2 개의 AND 게이트(&1, &2), 펄스를 생성하기 위한 펄스 발생기(G)로 구성된다. 또한, 보상 회로(k)는 생성된 보상 신호가 입력되어 보상 값을 생성하는 트랜지스터(T4), 증폭기(V), 저항(R) 네트워크로 구성된다.
전술한 구성의 종래 전하 증폭기(V1)의 보상 회로(k)는, 전하(Q)가 가산 적분기(V1)에 입력되면 적분기(V1)에서는 해당 전압신호(U2)가 출력되고, 적분기에서 출력된 전압신호(U2)는 비교기(V2, V3)에서 기준값 2개(Uref +, -)와 비교된다. 비교기(V2, V3)의 출력과 펄스 발생기(G)의 출력은 2개의 AND Gate(&1, &2)로 입력되고, 비교기(V2, V3)의 출력이 +이고, 펄스 발생기(G)의 출력이 High인 상태가 되면 AND Gate(&1, &2)는 High 신호를 출력한다. AND Gate(&1, &2)에서 출력되는 펄스는 트랜지스터, 저항, 증폭기로 구성된 네트워크에 입력되며, 네트워크는 AND Gate에서 입력되는 정해진 펄스폭에 의해 오차를 보상하기 위한 보상 신호를 적분기(V1)로 공급한다.
그런데, 전술한 종래 전하 증폭기(V1)의 보상 회로(k)는, 가산 적분기(V1)의 전하 누설 등으로 인한 오차를 보상하기 위한 보상 회로가 다수의 비교기, 펄스 발생기 등 많은 부품으로 구성되어 있으므로, 소형의 제한적인 공간에 회로를 구성해야 하는 제품에 적용하거나, 소형화 하기에 어려움이 있다.
그리고, 많은 구성품은 회로 자체의 소비전류를 증가하게 되어, 소비전류가 제한되어 있는 장치와 연결되는 구성에 적용하기에 어려움이 있다.
한국 등록특허공보 제1544115호(등록일 : 2015년08월06일)
전술한 문제점을 해결하기 위한 본 발명의 목적은, 전하 증폭기의 적분기 오차를 보상하는 기능을 가지는 회로를 구성하되, 구성 부품을 최소화 하여 압전 센서와 일체화가 가능한 소형의 회로를 구성하고, 소비 전류 또한 최소화 하여 적용 범위를 확장할 수 있도록 하는, 전하 증폭기의 적분기 오차 보상 방법 및 장치를 제공함에 있다.
전술한 목적을 달성하기 위한 본 발명의 실시 예에 따른 전하 증폭기의 적분기 오차 보상 장치는, 압전센서에서 출력되는 양(+) 및 음(-)의 전하신호(Q)에 대해 전하신호에 비례하는 전압신호로 증폭하여 출력하는 전하 증폭기의 적분기 오차 보상 장치로서, 상기 압전센서로부터 전하신호(Q)를 입력받아 증폭하여 1차 전압 신호(Vo1)로 출력하는 가산 적분기(V1); 상기 가산 적분기(V1)에서 출력된 1차 전압 신호(Vo1)를 입력받아 2차 증폭하여 2차 전압 신호(Vo2)로 출력하는 2차 증폭부(V2); 상기 2차 증폭부(V2)에서 출력된 2차 전압 신호(Vo2)를 입력받아 기준 전압신호(Vref)와 비교하여 3차 전압 신호(Vo3)를 출력하는 비교기(V5); 및 상기 비교기(V5)로부터 3차 전압 신호(Vo3)를 입력받아 보상하여 보상 전압신호를 상기 가산 적분기(V1)에 인가하는 보상 회로부를 포함할 수 있다.
또한, 상기 보상 회로부는, 상기 압전센서로부터 상기 가산 적분기(V1)로 입력되는 전하신호(Q)의 누설을 방지하기 위해, 상기 보상 연산 증폭기(V3)의 비반전 단자(+)에 절연 저항이 1 테라옴(TΩ) 이상이 되는 제1 저항(R1)을 연결하고, 상기 비교기(V5)에서 출력되는 3차 전압 신호(Vo3)를 보상한 보상 전압신호를 상기 제1 저항(R1)을 통해 상기 가산 적분기(V1)에 인가할 수 있다.
그리고, 상기 보상 회로부는, 상기 보상 연산 증폭기(V3)의 입력단자에 해당하는 비반전 단자(+)의 오프셋(Offset)량을 제어하기 위해, 양 전원 입력단(+Vcc, -Vcc)에 전류제한을 위한 제4 저항(R4)과 제5 저항(R5)이 연결되고, 상기 비교기(V5)의 출력단(Vo3)과 상기 보상 연산 증폭기(V3)의 양 전원 입력단(+Vcc, -Vcc)이 상기 분기 회로를 통해 연결된 상태에서, 상기 비교기(V5)로부터 출력되어 상기 분기 회로를 통해 상기 보상 연산 증폭기(V3)의 양 전원 입력단(+Vcc, -Vcc)에 입력되는 3차 전압신호(Vo3)를 제어하여, 상기 가산 적분기(V1)로부터 출력되어 상기 2차 증폭부(V2)를 통해 상기 비교기(V5)에 입력되는 2차 전압신호(Vo2)가 기준 전압신호(Vref)와 동일하게 될 때까지 보상할 수 있다.
한편, 전술한 목적을 달성하기 위한 본 발명의 실시 예에 따른 전하 증폭기의 적분기 오차 보상 방법은, 압전센서에서 출력되는 양(+) 및 음(-)의 전하신호(Q)에 대해 전하신호에 비례하는 전압신호로 증폭하여 출력하는 전하 증폭기의 적분기 오차 보상 방법으로서, 가산 적분기(V1)가, 상기 압전센서로부터 전하신호(Q)를 입력받아 증폭하여 1차 전압신호(Vo1)를 출력하는 단계; 2차 증폭부(V2)가, 상기 가산 적분기(V1)에서 출력된 1차 전압신호(Vo1)를 입력받아 2차 증폭하여 2차 전압신호(Vo2)를 출력하는 단계; 비교기(V5)가, 상기 2차 증폭부(V2)에서 출력된 2차 전압신호(Vo2)를 입력받아 기준 전압신호(Vref)와 비교하여 3차 전압신호(Vo3)를 출력하는 단계; 및 보상 회로부가, 상기 비교기(V5)에서 출력되는 3차 전압신호(Vo3)를 보상한 보상 전압신호를 상기 가산 적분기(V1)에 인가하는 단계를 포함할 수 있다.
또한, 상기 보상 전압신호를 상기 가산 적분기(V1)에 인가하는 단계는, 상기 보상 회로부에서 보상 연산 증폭기(V3)의 비반전 단자(+)가 제1 저항(R1)을 통해 상기 가산 적분기(V1)에 연결되고, 상기 보상 연산 증폭기(V3)의 일 측에 전류제한을 위한 직렬의 제5 저항(R5)을 통해 양(+)의 전원전압(+Vcc)이 인가되며, 상기 보상 연산 증폭기(V3)의 다른 측에 전류제한을 위한 직렬의 제4 저항(R4)을 통해 음(-)의 전원전압(-Vcc)이 인가되며, 상기 보상 연산 증폭기(V3)와 상기 비교기(V5)의 출력단(Vo3) 사이에 전압 분배를 위한 분기 회로가 연결된 상태에서 실행될 수 있다. 여기서, 상기 분기 회로는, 상기 보상 연산 증폭기(V3)의 상기 제5 저항(R5)과의 연결점과 상기 보상 연산 증폭기(V3)의 상기 제4 저항(R4)과의 연결점에 전압 분배를 위한 제6 저항(R6)과 제7 저항(R7)이 각각 병렬로 연결될 수 있다.
또한, 상기 보상 전압신호를 상기 가산 적분기(V1)에 인가하는 단계는, 상기 압전센서로부터 상기 가산 적분기(V1)로 입력되는 전하신호(Q)의 누설을 방지하기 위해, 상기 보상 회로부는 상기 보상 연산 증폭기(V3)의 비반전 단자(+)에 절연 저항이 1 테라옴(TΩ) 이상이 되는 제1 저항(R1)이 연결되고, 상기 비교기(V5)에서 출력되는 3차 전압 신호(Vo3)를 보상한 보상 전압신호를 상기 제1 저항(R1)을 통해 상기 가산 적분기(V1)에 인가할 수 있다.
그리고, 상기 보상 전압신호를 상기 가산 적분기(V1)에 인가하는 단계는, 상기 보상 연산 증폭기(V3)의 입력단자에 해당하는 비반전 단자(+)의 오프셋(Offset)량을 제어하기 위해, 양 전원 입력단(+Vcc, -Vcc)에 전류제한을 위한 제4 저항(R4)과 제5 저항(R5)이 연결되고, 상기 비교기(V5)의 출력단(Vo3)과 상기 보상 연산 증폭기(V3)의 양 전원 입력단(+Vcc, -Vcc)이 상기 분기 회로를 통해 연결된 상태에서, 상기 보상 회로부가 상기 비교기(V5)로부터 출력되어 상기 분기 회로를 통해 상기 보상 연산 증폭기(V3)의 양 전원 입력단(+Vcc, -Vcc)에 입력되는 3차 전압신호(Vo3)를 제어하여, 상기 가산 적분기(V1)로부터 출력되어 상기 2차 증폭부(V2)를 통해 상기 비교기(V5)에 입력되는 2차 전압신호(Vo2)가 기준 전압신호(Vref)와 동일하게 될 때까지 보상할 수 있다.
본 발명의 다른 양상들, 장점들 및 특징들은 다음의 섹션들: 도면의 간단한 설명, 상세한 설명 및 청구범위를 포함하는 전체 출원 명세서에 기재된 내용에 기초하여 보다 명백해질 것이다.
본 발명에 의하면, 기존의 기술과 유사한 오차 보상 기능을 가지는 회로를 구성하되, 구성 부품을 최소화하여 압전센서와 일체화가 가능한 소형의 회로를 구성하고, 소비 전류도 최소화 함으로써 적용 범위를 확장할 수 있다.
따라서, 소형의 제한적인 공간에 회로를 구성할 수 있으므로 소형화 하기에 용이하고, 소형 제품에 적용할 수 있다.
그리고, 기존에 구성품이 많은 회로는 자체의 소비전류를 증가하게 되지만, 본 발명에 따른 장치와 방법은 구성 부품이 최소화되고 소형화 되므로, 소비전류가 제한되어 있는 장치와 연결되는 구성에 적용하기에 적합하다는 장점이 있다.
도 1a 및 도 1b는 일반적인 압전 센서에 연결된 전하 증폭기의 보상 회로 구성을 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 전하 증폭기의 적분기 오차 보상 장치의 구성을 개략적으로 나타낸 구성도이다.
도 3은 본 발명의 실시 예에 따른 전하 증폭기의 적분기 오차 보상 장치의 상세 회로 구성을 나타낸 구성도이다.
도 4는 본 발명의 실시 예에 따른 전하 증폭기의 적분기 오차 보상 방법을 설명하기 위한 동작 흐름도를 나타낸 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우 뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
어느 부분이 다른 부분의 "위에" 있다고 언급하는 경우, 이는 바로 다른 부분의 위에 있을 수 있거나 그 사이에 다른 부분이 수반될 수 있다. 대조적으로 어느 부분이 다른 부분의 "바로 위에" 있다고 언급하는 경우, 그 사이에 다른 부분이 수반되지 않는다.
제1, 제2 및 제3 등의 용어들은 다양한 부분, 성분, 영역, 층 및/또는 섹션들을 설명하기 위해 사용되나 이들에 한정되지 않는다. 이들 용어들은 어느 부분, 성분, 영역, 층 또는 섹션을 다른 부분, 성분, 영역, 층 또는 섹션과 구별하기 위해서만 사용된다. 따라서, 이하에서 서술하는 제1 부분, 성분, 영역, 층 또는 섹션은 본 발명의 범위를 벗어나지 않는 범위 내에서 제2 부분, 성분, 영역, 층 또는 섹션으로 언급될 수 있다.
여기서 사용되는 전문 용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 여기서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다. 명세서에서 사용되는 "포함하는"의 의미는 특정 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분을 구체화하며, 다른 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분의 존재나 부가를 제외시키는 것은 아니다.
"아래", "위" 등의 상대적인 공간을 나타내는 용어는 도면에서 도시된 한 부분의 다른 부분에 대한 관계를 보다 쉽게 설명하기 위해 사용될 수 있다. 이러한 용어들은 도면에서 의도한 의미와 함께 사용 중인 장치의 다른 의미나 동작을 포함하도록 의도된다. 예를 들면, 도면 중의 장치를 뒤집으면, 다른 부분들의 "아래"에 있는 것으로 설명된 어느 부분들은 다른 부분들의 "위"에 있는 것으로 설명된다. 따라서 "아래"라는 예시적인 용어는 위와 아래 방향을 전부 포함한다. 장치는 90˚ 회전 또는 다른 각도로 회전할 수 있고, 상대적인 공간을 나타내는 용어도 이에 따라서 해석된다.
다르게 정의하지는 않았지만, 여기에 사용되는 기술용어 및 과학용어를 포함하는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 일반적으로 이해하는 의미와 동일한 의미를 가진다. 보통 사용되는 사전에 정의된 용어들은 관련 기술문헌과 현재 개시된 내용에 부합하는 의미를 가지는 것으로 추가 해석되고, 정의되지 않는 한 이상적이거나 매우 공식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다.
도 2는 본 발명의 실시 예에 따른 전하 증폭기의 적분기 오차 보상 장치의 구성을 개략적으로 나타낸 구성도이다.
본 발명의 실시 예에 따른 전하 증폭기는, 압전센서(10)에서 출력되는 양(+) 및 음(-)의 전하신호(Q)에 대해 전하신호에 비례하는 전압신호로 증폭하여 출력하는 장치이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 전하 증폭기의 적분기 오차 보상 장치(100)는, 압전센서(10)와 가산 적분기(V1), 2차 증폭부(V2), 비교기(V5) 및 보상 회로부(110)를 포함한다.
즉, 본 발명에 따른 전하 증폭기의 적분기 오차 보상 장치(100)는, 압전센서(10)에서 출력된 전하신호(Q)가 입력저항(Ri)을 통해 가산 적분기(V1)의 반전단자(-)에 입력되고, 가산 적분기(V1)는 압전센서(10)로부터 전하신호(Q)를 입력받아 증폭하여 1차 전압신호(Vo1)를 출력한다. 이때, 가산 적분기(V1)는 입력단(-)과 출력단(Vo1) 사이에 충전 캐패시터(Cf)가 병렬로 연결되어 있다.
이어, 2차 증폭부(V2)는 제2 저항(R2)을 통해 가산 적분기(V1)에 연결되는데, 가산 적분기(V1)에서 출력된 1차 전압 신호(Vo1)를 반전단자(-)로 입력받아 2차 증폭하여 2차 전압신호(Vo2)를 출력한다. 여기서, 2차 증폭부(V2)는 입력단(-)과 출력단(Vo2) 사이에 제3 저항(R3)이 병렬로 연결되어 있다.
이어, 비교기(V5)는 2차 증폭부(V2)에서 출력된 2차 전압신호(Vo2)를 반전단자(-)로 입력받아 기준 전압신호(Vref)와 비교하여 3차 전압신호(Vo3)를 출력한다. 이때, 비교기(V5)는 출력단(Vo3)이 제8 저항(R8)을 통해 보상 회로부(110)에 연결되어 있다.
그리고, 보상 회로부(110)는 비교기(V5)에서 출력되는 3차 전압신호(Vo3)를 입력받아 보상하여, 보상 전압신호를 제1 저항(R1)을 통해 가산 적분기(V1)에 인가한다. 여기서, 보상 회로부(110)의 상세 구성은 도 3을 통해 도시하여 설명하기로 한다.
도 3은 본 발명의 실시 예에 따른 전하 증폭기의 적분기 오차 보상 장치의 상세 회로 구성을 나타낸 구성도이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 전하 증폭기의 적분기 오차 보상 장치(100)에서, 가산 적분기(V1)는, 압전센서(10)에 입력 저항(Ri)을 통해 제1 연산 증폭기(OP-Amp)의 반전(Negative Feedback) 단자(-)가 연결되고, 제1 연산 증폭기의 비반전(Positive Feedback) 단자(+)는 접지(Ground)와 연결될 수 있다.
또한, 제1 연산 증폭기(V1)의 입력단인 반전단자(-)와 출력단(Vo1) 사이에는 전하신호(Q)를 충전하는 충전 캐패시터(Cf)와, 변동(drift)에 의한 출력 전압(Vo1)의 증가를 허용수준으로 제한하기 위한 저항(Rf) 및 충전 캐패시터(Cf)를 방전하기 위한 리셋 스위치(RS:Reset Switch)가 각각 병렬로 연결될 수 있다.
또한, 2차 증폭부(V2)는, 가산 적분기(V1)에 제2 저항(R2)을 통해 제2 연산(Operational) 증폭기(Amplifier)의 반전(Negative Feedback) 단자(-)가 연결되고, 제2 연산 증폭기(V2)의 비반전(Positive Feedback) 단자(+)는 접지(GND)와 연결되며, 제2 연산 증폭기의 반전단자(-)와 출력단(Vo2) 사이에 제3 저항(R3)이 병렬로 연결될 수 있다.
또한, 비교기(V5)는, 2차 증폭부(V2)의 출력단(Vo2)에 제5 연산 증폭기(V5)의 반전 단자(-)가 연결되고, 제5 연산 증폭기(V5)의 비반전 단자(+)에는 기준 전압신호(Vref)가 인가되며, 제5 연산 증폭기(V5)의 출력단(Vo3)은 직렬의 제8 저항(R8)과 병렬의 제9 저항(R9)을 통해 보상 회로부(110)에 연결될 수 있다.
또한, 보상 회로부(110)는, 가산 적분기(V1)에 제1 저항(R1)을 통해 보상 연산 증폭기(V3)의 비반전 단자(+)가 연결되고, 보상 연산 증폭기(V3)의 일 측에 전류제한을 위한 직렬의 제5 저항(R5)을 통해 양(+)의 전원전압(+Vcc)이 인가되며, 보상 연산 증폭기(V3)의 다른 측에 전류제한을 위한 직렬의 제4 저항(R4)을 통해 음(-)의 전원전압(-Vcc)이 인가되며, 보상 연산 증폭기(V3)와 비교기(V5)의 출력단(Vo3) 사이에 전압 분배를 위한 분기 회로가 연결될 수 있다. 여기서, 분기 회로는, 보상 연산 증폭기(V3)의 제5 저항(R5)과의 연결점과 보상 연산 증폭기(V3)의 제4 저항(R4)과의 연결점에 전압 분배를 위한 제6 저항(R6)과 제7 저항(R7)이 각각 병렬로 연결될 수 있다.
또한, 비교기(V5)는, 제5 연산 증폭기(V5)의 출력단(Vo3)에 직렬로 연결된 제8 저항(R8)과, 제5 연산 증폭기(V5)의 출력단(Vo3)에 병렬로 연결된 제9 저항(R9)을 통해, 보상 회로부(110)의 보상 연산 증폭기(V3)에 전압 분배를 위해 각각 병렬로 연결된 제6 저항(R6)과 제7 저항(R7)에 연결될 수 있다.
전술한 구성의 전하 증폭기의 적분기 오차 보상 장치(100)는, 압전센서(10)로부터 출력된 전하신호(Q)가 가산 적분기(V1)에 입력되어 충전 캐패시터(Cf)에 충전되고, 가산 적분기(V1)로부터 출력되는 1차 전압 신호(Vo1)의 값은 다음 수학식 1에 나타낸 바와 같이 압전센서(10)에서 출력된 전하신호(Q)를 충전 캐패시터(Cf)의 충전량(C)으로 나눈 값으로 산출될 수 있다.
Figure 112017120412541-pat00001
수학식 1에서, Vo1은 가산 적분기(V1)에서 출력되는 1차 출력전압을 나타내고, Q는 압전센서(10)에서 출력되는 전하신호를 나타내고, C는 충전 캐패시터(Cf)에 충전되는 전하신호를 나타낸다.
또한, 비교기(V5)는, 2차 증폭부(V2)로부터 출력된 2차 전압신호(Vo2)가 입력되면, 2차 전압신호(Vo2)를 기준 전압신호(Vref)와 비교하여, 기준 전압신호(Vref) 대비 2차 전압신호(Vo2)의 값이 더 큰 경우에 제5 연산 증폭기(V5)의 출력단(Vo3)을 통해 음(-)의 전압신호(-V)를 출력하고, 기준 전압신호(Vref) 대비 2차 전압신호(Vo2)가 더 작은 경우에 제5 연산 증폭기(V5)의 출력단(Vo3)을 통해 양(+)의 전압(+V)을 출력할 수 있다.
또한, 보상 회로부(110)는, 압전센서(10)로부터 가산 적분기(V1)로 입력되는 전하신호(Q)의 누설을 방지하기 위해, 보상 연산 증폭기(V3)의 비반전 단자(+)에 절연 저항이 1 테라옴(TΩ) 이상이 되는 제1 저항(R1)을 연결하고, 비교기(V5)에서 출력되는 3차 전압 신호(Vo3)를 보상한 보상 전압신호를 제1 저항(R1)을 통해 가산 적분기(V1)에 인가되도록 할 수 있다.
그리고, 보상 회로부(110)는, 보상 연산 증폭기(V3)의 입력단자에 해당하는 비반전 단자(+)의 오프셋(Offset)량을 제어하기 위해, 양 전원 입력단(+Vcc, -Vcc)에 전류제한을 위한 제4 저항(R4)과 제5 저항(R5)이 연결되고, 비교기(V5)의 출력단(Vo3)과 보상 연산 증폭기(V3)의 양 전원 입력단(+Vcc, -Vcc)이 분기 회로(R6, R7)를 통해 연결된 상태에서, 비교기(V5)로부터 출력되어 분기 회로(R6, R7)를 통해 보상 연산 증폭기(V3)의 양 전원 입력단(+Vcc, -Vcc)에 입력되는 3차 전압신호(Vo3)를 제어하여, 가산 적분기(V1)로부터 출력되어 2차 증폭부(V2)를 통해 비교기(V5)에 입력되는 2차 전압신호(Vo2)가 기준 전압신호(Vref)와 동일하게 될 때까지 보상할 수 있다.
도 4는 본 발명의 실시 예에 따른 전하 증폭기의 적분기 오차 보상 방법을 설명하기 위한 동작 흐름도를 나타낸 도면이다.
도 4를 참조하면, 본 발명의 실시 예에 따른 전하 증폭기의 적분기 오차 보상 장치(100)는, 가산 적분기(V1)에서 압전센서(10)로부터 전하신호(Q)를 입력받아 증폭하여 1차 전압신호(Vo1)를 출력한다(S410).
여기서, 가산 적분기(V1)는 도 3에 도시된 바와 같이 제1 연산 증폭기의 반전 단자(-)가 입력 저항(Ri)을 통해 압전센서(10)에 연결되고, 비반전 단자(+)가 접지(Ground)와 연결된 상태이다.
또한, 가산 적분기(V1)는 제1 연산 증폭기(V1)의 반전 단자(-)와 출력단(Vo1) 사이에 충전 캐패시터(Cf)와 저항(Rf) 및 리셋 스위치(RS)가 각각 병렬로 연결된 상태에서, 압전센서(10)로부터 전하신호(Q)를 입력받아 증폭하여 1차 전압신호(Vo1)를 출력한다.
또한, 압전센서(10)로부터 출력된 전하신호(Q)가 가산 적분기(V1)에 입력되고 충전 캐패시터(Cf)에 충전되면, 가산 적분기(V1)는 1차 전압신호(Vo1)에 대해, 수학식1과 같이 압전센서(10)에서 출력된 전하신호(Q)를 충전 캐패시터(Cf)의 충전량(C)으로 나눈 값으로 산출된 1차 전압신호(Vo1)를 출력할 수 있다.
이어, 2차 증폭부(V2)는, 가산 적분기(V1)에서 출력된 1차 전압신호(Vo1)를 입력받아 2차 증폭하여 2차 전압신호(Vo2)를 출력한다(S420).
이때, 2차 증폭부(V2)는 제2 연산 증폭기의 반전 단자(-)가 제2 저항(R2)을 통해 가산 적분기(V1)에 연결되고, 제2 연산 증폭기의 비반전 단자(+)가 접지(GND)와 연결되며, 제2 연산 증폭기의 반전 단자(-)와 출력단(Vo2) 사이에 제3 저항(R3)이 병렬로 연결된 상태이다.
이어, 비교기(V5)는, 2차 증폭부(V2)에서 출력된 2차 전압신호(Vo2)를 입력받아 기준 전압신호(Vref)와 비교하여 3차 전압신호(Vo3)를 출력한다(S430).
여기서, 비교기(V5)는, 제5 연산 증폭기의 반전 단자(-)가 2차 증폭부(V2)의 출력단(Vo2)에 연결되고, 제5 연산 증폭기의 비반전 단자(+)에 기준 전압신호(Vref)가 인가되며, 제5 연산 증폭기의 출력단(Vo3)이 직렬의 제8 저항(R8)과 병렬의 제9 저항(R9)을 통해 보상 회로부(110)에 연결된 상태이다.
또한, 비교기(V5)는, 제5 연산 증폭기(V5)의 출력단(Vo3)에 직렬로 연결된 제8 저항(R8)과, 제5 연산 증폭기(V5)의 출력단(Vo3)에 병렬로 연결된 제9 저항(R9)을 통해, 보상 회로부(110)의 보상 연산 증폭기(V3)에 전압 분배를 위해 각각 병렬로 연결된 제6 저항(R6)과 제7 저항(R7)에 연결된 상태이다.
이때, 2차 증폭부(V2)로부터 출력된 2차 전압신호(Vo2)가 비교기(V5)에 입력되면, 비교기(V5)는 2차 전압신호(Vo2)를 기준 전압신호(Vref)와 비교하여, 기준 전압신호(Vref) 대비 2차 전압신호(Vo2)의 값이 더 큰 경우에 제5 연산 증폭기(V5)의 출력단(Vo3)을 통해 음(-)의 전압신호(-V)를 출력하고, 기준 전압신호(Vref) 대비 2차 전압신호(Vo2)가 더 작은 경우에 제5 연산 증폭기(V5)의 출력단(Vo3)을 통해 양(+)의 전압(+V)을 출력할 수 있다.
이어, 보상 회로부(110)는, 비교기(V5)에서 출력되는 3차 전압신호(Vo3)를 입력받아 보상하고, 보상한 보상 전압신호를 가산 적분기(V1)에 인가한다(S440).
이때, 보상 회로부(110)는 보상 연산 증폭기(V3)의 비반전 단자(+)가 제1 저항(R1)을 통해 가산 적분기(V1)에 연결되고, 보상 연산 증폭기(V3)의 일 측에 전류제한을 위한 직렬의 제5 저항(R5)을 통해 양(+)의 전원전압(+Vcc)이 인가되며, 보상 연산 증폭기(V3)의 다른 측에 전류제한을 위한 직렬의 제4 저항(R4)을 통해 음(-)의 전원전압(-Vcc)이 인가되며, 보상 연산 증폭기(V3)와 비교기(V5)의 출력단(Vo3) 사이에 전압 분배를 위한 분기 회로가 연결된 상태이다. 분기 회로는, 보상 연산 증폭기(V3)의 제5 저항(R5)과의 연결점과 보상 연산 증폭기(V3)의 제4 저항(R4)과의 연결점에 전압 분배를 위한 제6 저항(R6)과 제7 저항(R7)이 각각 병렬로 연결될 수 있다.
또한, 보상 회로부(110)는 압전센서(10)로부터 가산 적분기(V1)로 입력되는 전하신호(Q)의 누설을 방지하기 위해, 보상 연산 증폭기(V3)의 비반전 단자(+)에 절연 저항이 1 테라옴(TΩ) 이상이 되는 제1 저항(R1)이 연결되고, 비교기(V5)에서 출력되는 3차 전압 신호(Vo3)를 보상한 보상 전압신호를 제1 저항(R1)을 통해 가산 적분기(V1)에 인가할 수 있다.
그리고, 보상 회로부(110)는 양 전원 입력단(+Vcc, -Vcc)에 전류제한을 위한 제4 저항(R4)과 제5 저항(R5)이 연결되고, 상기 비교기(V5)의 출력단(Vo3)과 상기 보상 연산 증폭기(V3)의 양 전원 입력단(+Vcc, -Vcc)이 상기 분기 회로를 통해 연결된 상태에서, 보상 연산 증폭기(V3)의 입력단자에 해당하는 비반전 단자(+)의 오프셋(Offset)량을 제어하기 위해, 비교기(V5)로부터 출력되어 분기 회로를 통해 보상 연산 증폭기(V3)의 양 전원 입력단(+Vcc, -Vcc)에 입력되는 3차 전압신호(Vo3)를 제어하여, 가산 적분기(V1)로부터 출력되어 2차 증폭부(V2)를 통해 비교기(V5)에 입력되는 2차 전압신호(Vo2)가 기준 전압신호(Vref)와 동일하게 될 때까지 보상할 수 있다.
따라서, 가산 적분기(V1)의 전하 누설 등으로 인한 오차를 보상할 수 있다.
전술한 바와 같이 본 발명에 의하면, 전하 증폭기의 적분기 오차를 보상하는 기능을 가지는 회로를 구성하되, 구성 부품을 최소화 하여 압전 센서와 일체화가 가능한 소형의 회로를 구성하고, 소비 전류 또한 최소화 하여 적용 범위를 확장할 수 있도록 하는, 전하 증폭기의 적분기 오차 보상 방법 및 장치를 실현할 수 있다.
본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 전하 증폭기의 적분기 오차 보상 장치 10 : 압전센서
110 : 보상 회로부 V1 : 가산 적분기
V2 : 2차 증폭부 V3 : 보상 연산 증폭기
V5 : 비교기 GND : 접지
R1~R9, Rf, Ri, Rp : 저항 Cf, C1, Cp : 캐패시터
Q : 전하신호 Qp : 전하원
RS : 리셋 스위치

Claims (22)

  1. 압전센서에서 출력되는 양(+) 및 음(-)의 전하신호(Q)에 대해 전하신호에 비례하는 전압신호로 증폭하여 출력하는 전하 증폭기의 적분기 오차 보상 장치로서,
    상기 압전센서로부터 전하신호(Q)를 입력받아 증폭하여 1차 전압 신호(Vo1)를 출력하는 가산 적분기(V1);
    상기 가산 적분기(V1)에서 출력된 1차 전압 신호(Vo1)를 입력받아 2차 증폭하여 2차 전압 신호(Vo2)를 출력하는 2차 증폭부(V2);
    상기 2차 증폭부(V2)에서 출력된 2차 전압 신호(Vo2)를 입력받아 기준 전압신호(Vref)와 비교하여 3차 전압 신호(Vo3)를 출력하는 비교기(V5); 및
    상기 비교기(V5)로부터 3차 전압 신호(Vo3)를 입력받아 보상하여 보상 전압신호를 상기 가산 적분기(V1)에 인가하는 보상 회로부;
    를 포함하는 전하 증폭기의 적분기 오차 보상 장치.
  2. 제 1 항에 있어서,
    상기 가산 적분기(V1)는, 상기 압전센서에 입력 저항(Ri)을 통해 제1 연산(Operational) 증폭기(Amplifier)의 반전(Negative Feedback) 단자(-)가 연결되고, 상기 제1 연산 증폭기의 비반전(Positive Feedback) 단자(+)는 접지(Ground)와 연결되며, 상기 제1 연산 증폭기(V1)의 반전 단자(-)와 출력단(Vo1) 사이에는 상기 전하신호(Q)를 충전하는 충전 캐패시터(Cf)와, 변동(drift)에 의한 출력 전압(Vo1)의 증가를 허용수준으로 제한하기 위한 저항(Rf) 및 상기 충전 캐패시터(Cf)를 방전하기 위한 리셋 스위치(RS:Reset Switch)가 각각 병렬로 연결된, 전하 증폭기의 적분기 오차 보상 장치.
  3. 제 1 항에 있어서,
    상기 2차 증폭부(V2)는, 상기 가산 적분기(V1)에 제2 저항(R2)을 통해 제2 연산(Operational) 증폭기(Amplifier)의 반전(Negative Feedback) 단자(-)가 연결되고, 상기 제2 연산 증폭기(V2)의 비반전(Positive Feedback) 단자(+)는 접지(GND)와 연결되며, 상기 제2 연산 증폭기의 반전 단자(-)와 출력단(Vo2) 사이에 제3 저항(R3)이 병렬로 연결된, 전하 증폭기의 적분기 오차 보상 장치.
  4. 제 1 항에 있어서,
    상기 비교기(V5)는, 상기 2차 증폭부(V2)의 출력단(Vo2)에 제5 연산 증폭기(V5)의 반전 단자(-)가 연결되고, 상기 제5 연산 증폭기(V5)의 비반전 단자(+)에는 기준 전압(Vref)이 인가되며, 상기 제5 연산 증폭기(V5)의 출력단(Vo3)은 직렬의 제8 저항(R8)과 병렬의 제9 저항(R9)을 통해 상기 보상 회로부에 연결된, 전하 증폭기의 적분기 오차 보상 장치.
  5. 제 1 항에 있어서,
    상기 보상 회로부는,
    상기 가산 적분기(V1)에 제1 저항(R1)을 통해 보상 연산 증폭기(V3)의 비반전 단자(+)가 연결되고, 상기 보상 연산 증폭기(V3)의 일 측에 전류제한을 위한 직렬의 제5 저항(R5)을 통해 양(+)의 전원전압(+Vcc)이 인가되며, 상기 보상 연산 증폭기(V3)의 다른 측에 전류제한을 위한 직렬의 제4 저항(R4)을 통해 음(-)의 전원전압(-Vcc)이 인가되며, 상기 보상 연산 증폭기(V3)와 상기 비교기(V5)의 출력단(Vo3) 사이에 전압 분배를 위한 분기 회로가 연결된, 전하 증폭기의 적분기 오차 보상 장치.
  6. 제 5 항에 있어서,
    상기 분기 회로는, 상기 보상 연산 증폭기(V3)의 상기 제5 저항(R5)과의 연결점과 상기 보상 연산 증폭기(V3)의 상기 제4 저항(R4)과의 연결점에 전압 분배를 위한 제6 저항(R6)과 제7 저항(R7)이 각각 병렬로 연결된, 전하 증폭기의 적분기 오차 보상 장치.
  7. 제 4 항에 있어서,
    상기 비교기(V5)는, 상기 제5 연산 증폭기(V5)의 출력단(Vo3)에 직렬로 연결된 상기 제8 저항(R8)과, 상기 제5 연산 증폭기(V5)의 출력단(Vo3)에 병렬로 연결된 상기 제9 저항(R9)을 통해, 상기 보상 회로부의 보상 연산 증폭기(V3)에 전압 분배를 위해 각각 병렬로 연결된 제6 저항(R6)과 제7 저항(R7)에 연결된, 전하 증폭기의 적분기 오차 보상 장치.
  8. 제 2 항에 있어서,
    상기 압전센서로부터 출력된 전하신호(Q)가 상기 가산 적분기(V1)에 입력되어 상기 충전 캐패시터(Cf)에 충전되고, 상기 가산 적분기(V1)로부터 출력되는 1차 전압 신호(Vo1)의 값은 상기 압전센서에서 출력된 전하신호(Q)를 상기 충전 캐패시터(Cf)의 충전량(C)으로 나눈 값으로 산출되는, 전하 증폭기의 적분기 오차 보상 장치.
  9. 제 4 항에 있어서,
    상기 비교기(V5)는, 상기 2차 증폭부(V2)로부터 출력된 2차 전압신호(Vo2)가 입력되면, 2차 전압신호(Vo2)를 기준 전압신호(Vref)와 비교하여, 기준 전압신호(Vref) 대비 2차 전압신호(Vo2)의 값이 더 큰 경우에 상기 제5 연산 증폭기(V5)의 출력단(Vo3)을 통해 음(-)의 전압신호(-V)를 출력하고, 기준 전압신호(Vref) 대비 2차 전압신호(Vo2)가 더 작은 경우에 상기 제5 연산 증폭기(V5)의 출력단(Vo3)을 통해 양(+)의 전압(+V)을 출력하는, 전하 증폭기의 적분기 오차 보상 장치.
  10. 제 5 항에 있어서,
    상기 보상 회로부는,
    상기 압전센서로부터 상기 가산 적분기(V1)로 입력되는 전하신호(Q)의 누설을 방지하기 위해, 상기 보상 연산 증폭기(V3)의 비반전 단자(+)에 절연 저항이 1 테라옴(TΩ) 이상이 되는 제1 저항(R1)을 연결하고, 상기 비교기(V5)에서 출력되는 3차 전압 신호(Vo3)를 보상한 보상 전압신호를 상기 제1 저항(R1)을 통해 상기 가산 적분기(V1)에 인가하는, 전하 증폭기의 적분기 오차 보상 장치.
  11. 제 5 항에 있어서,
    상기 보상 회로부는, 상기 보상 연산 증폭기(V3)의 입력단자에 해당하는 비반전 단자(+)의 오프셋(Offset)량을 제어하기 위해, 양 전원 입력단(+Vcc, -Vcc)에 전류제한을 위한 제4 저항(R4)과 제5 저항(R5)이 연결되고, 상기 비교기(V5)의 출력단(Vo3)과 상기 보상 연산 증폭기(V3)의 양 전원 입력단(+Vcc, -Vcc)이 상기 분기 회로를 통해 연결된 상태에서,
    상기 비교기(V5)로부터 출력되어 상기 분기 회로를 통해 상기 보상 연산 증폭기(V3)의 양 전원 입력단(+Vcc, -Vcc)에 입력되는 3차 전압신호(Vo3)를 제어하여, 상기 가산 적분기(V1)로부터 출력되어 상기 2차 증폭부(V2)를 통해 상기 비교기(V5)에 입력되는 2차 전압신호(Vo2)가 기준 전압신호(Vref)와 동일하게 될 때까지 보상하는, 전하 증폭기의 적분기 오차 보상 장치.
  12. 압전센서에서 출력되는 양(+) 및 음(-)의 전하신호(Q)에 대해 전하신호에 비례하는 전압신호로 증폭하여 출력하는 전하 증폭기의 적분기 오차 보상 방법으로서,
    가산 적분기(V1)가, 상기 압전센서로부터 전하신호(Q)를 입력받아 증폭하여 1차 전압신호(Vo1)를 출력하는 단계;
    2차 증폭부(V2)가, 상기 가산 적분기(V1)에서 출력된 1차 전압신호(Vo1)를 입력받아 2차 증폭하여 2차 전압신호(Vo2)를 출력하는 단계;
    비교기(V5)가, 상기 2차 증폭부(V2)에서 출력된 2차 전압신호(Vo2)를 입력받아 기준 전압신호(Vref)와 비교하여 3차 전압신호(Vo3)를 출력하는 단계; 및
    보상 회로부가, 상기 비교기(V5)에서 출력되는 3차 전압신호(Vo3)를 보상한 보상 전압신호를 상기 가산 적분기(V1)에 인가하는 단계;
    를 포함하는 전하 증폭기의 적분기 오차 보상 방법.
  13. 제 12 항에 있어서,
    상기 1차 전압신호(Vo1)를 출력하는 단계는,
    상기 가산 적분기(V1)에서 제1 연산 증폭기의 반전 단자(-)가 입력 저항(Ri)을 통해 상기 압전센서에 연결되고, 비반전 단자(+)가 접지(Ground)와 연결되며, 상기 제1 연산 증폭기(V1)의 반전 단자(-)와 출력단(Vo1) 사이에 충전 캐패시터(Cf)와 저항(Rf) 및 리셋 스위치(RS)가 각각 병렬로 연결된 상태에서 실행되는, 전하 증폭기의 적분기 오차 보상 방법.
  14. 제 12 항에 있어서,
    상기 2차 전압신호(Vo2)를 출력하는 단계는,
    상기 2차 증폭부(V2)에서 제2 연산 증폭기의 반전 단자(-)가 제2 저항(R2)을 통해 상기 가산 적분기(V1)에 연결되고, 상기 제2 연산 증폭기의 비반전 단자(+)가 접지(GND)와 연결되며, 상기 제2 연산 증폭기의 반전 단자(-)와 출력단(Vo2) 사이에 제3 저항(R3)이 병렬로 연결된 상태에서 실행되는, 전하 증폭기의 적분기 오차 보상 방법.
  15. 제 12 항에 있어서,
    상기 3차 전압신호(Vo3)를 출력하는 단계는,
    상기 비교기(V5)에서 제5 연산 증폭기의 반전 단자(-)가 상기 2차 증폭부(V2)의 출력단(Vo2)에 연결되고, 상기 제5 연산 증폭기의 비반전 단자(+)에 기준 전압신호(Vref)가 인가되며, 상기 제5 연산 증폭기의 출력단(Vo3)이 직렬의 제8 저항(R8)과 병렬의 제9 저항(R9)을 통해 상기 보상 회로부에 연결된 상태에서 실행되는, 전하 증폭기의 적분기 오차 보상 방법.
  16. 제 12 항에 있어서,
    상기 보상 전압신호를 상기 가산 적분기(V1)에 인가하는 단계는,
    상기 보상 회로부에서 보상 연산 증폭기(V3)의 비반전 단자(+)가 제1 저항(R1)을 통해 상기 가산 적분기(V1)에 연결되고, 상기 보상 연산 증폭기(V3)의 일 측에 전류제한을 위한 직렬의 제5 저항(R5)을 통해 양(+)의 전원전압(+Vcc)이 인가되며, 상기 보상 연산 증폭기(V3)의 다른 측에 전류제한을 위한 직렬의 제4 저항(R4)을 통해 음(-)의 전원전압(-Vcc)이 인가되며, 상기 보상 연산 증폭기(V3)와 상기 비교기(V5)의 출력단(Vo3) 사이에 전압 분배를 위한 분기 회로가 연결된 상태에서 실행되는, 전하 증폭기의 적분기 오차 보상 방법.
  17. 제 16 항에 있어서,
    상기 분기 회로는, 상기 보상 연산 증폭기(V3)의 상기 제5 저항(R5)과의 연결점과 상기 보상 연산 증폭기(V3)의 상기 제4 저항(R4)과의 연결점에 전압 분배를 위한 제6 저항(R6)과 제7 저항(R7)이 각각 병렬로 연결된, 전하 증폭기의 적분기 오차 보상 방법.
  18. 제 15 항에 있어서,
    상기 3차 전압신호(Vo3)를 출력하는 단계는,
    상기 비교기(V5)에서 상기 제5 연산 증폭기(V5)의 출력단(Vo3)에 직렬로 연결된 상기 제8 저항(R8)과, 상기 제5 연산 증폭기(V5)의 출력단(Vo3)에 병렬로 연결된 상기 제9 저항(R9)을 통해, 상기 보상 회로부의 보상 연산 증폭기(V3)에 전압 분배를 위해 각각 병렬로 연결된 제6 저항(R6)과 제7 저항(R7)에 연결된 상태에서 실행되는, 전하 증폭기의 적분기 오차 보상 방법.
  19. 제 13 항에 있어서,
    상기 1차 전압신호(Vo1)를 출력하는 단계는,
    상기 압전센서로부터 출력된 전하신호(Q)가 상기 가산 적분기(V1)에 입력되어 상기 충전 캐패시터(Cf)에 충전되고, 상기 가산 적분기(V1)로부터 출력되는 1차 전압 신호(Vo1)의 값이 상기 압전센서에서 출력된 전하신호(Q)를 상기 충전 캐패시터(Cf)의 충전량(C)으로 나눈 값으로 산출되는, 전하 증폭기의 적분기 오차 보상 방법.
  20. 제 15 항에 있어서,
    상기 3차 전압신호(Vo3)를 출력하는 단계는,
    상기 2차 증폭부(V2)로부터 출력된 2차 전압신호(Vo2)가 상기 비교기(V5)에 입력되면, 상기 비교기(V5)가 상기 2차 전압신호(Vo2)를 기준 전압신호(Vref)와 비교하여, 기준 전압신호(Vref) 대비 2차 전압신호(Vo2)의 값이 더 큰 경우에 상기 제5 연산 증폭기(V5)의 출력단(Vo3)을 통해 음(-)의 전압신호(-V)를 출력하고, 기준 전압신호(Vref) 대비 2차 전압신호(Vo2)가 더 작은 경우에 상기 제5 연산 증폭기(V5)의 출력단(Vo3)을 통해 양(+)의 전압(+V)을 출력하는, 전하 증폭기의 적분기 오차 보상 방법.
  21. 제 16 항에 있어서,
    상기 보상 전압신호를 상기 가산 적분기(V1)에 인가하는 단계는,
    상기 압전센서로부터 상기 가산 적분기(V1)로 입력되는 전하신호(Q)의 누설을 방지하기 위해, 상기 보상 회로부는 상기 보상 연산 증폭기(V3)의 비반전 단자(+)에 절연 저항이 1 테라옴(TΩ) 이상이 되는 제1 저항(R1)이 연결되고, 상기 비교기(V5)에서 출력되는 3차 전압 신호(Vo3)를 보상한 보상 전압신호를 상기 제1 저항(R1)을 통해 상기 가산 적분기(V1)에 인가하는, 전하 증폭기의 적분기 오차 보상 방법.
  22. 제 16 항에 있어서,
    상기 보상 전압신호를 상기 가산 적분기(V1)에 인가하는 단계는,
    상기 보상 연산 증폭기(V3)의 입력단자에 해당하는 비반전 단자(+)의 오프셋(Offset)량을 제어하기 위해, 양 전원 입력단(+Vcc, -Vcc)에 전류제한을 위한 제4 저항(R4)과 제5 저항(R5)이 연결되고, 상기 비교기(V5)의 출력단(Vo3)과 상기 보상 연산 증폭기(V3)의 양 전원 입력단(+Vcc, -Vcc)이 상기 분기 회로를 통해 연결된 상태에서,
    상기 보상 회로부가 상기 비교기(V5)로부터 출력되어 상기 분기 회로를 통해 상기 보상 연산 증폭기(V3)의 양 전원 입력단(+Vcc, -Vcc)에 입력되는 3차 전압신호(Vo3)를 제어하여, 상기 가산 적분기(V1)로부터 출력되어 상기 2차 증폭부(V2)를 통해 상기 비교기(V5)에 입력되는 2차 전압신호(Vo2)가 기준 전압신호(Vref)와 동일하게 될 때까지 보상하는, 전하 증폭기의 적분기 오차 보상 방법.
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