[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR101994309B1 - 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 - Google Patents

반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 Download PDF

Info

Publication number
KR101994309B1
KR101994309B1 KR1020130032824A KR20130032824A KR101994309B1 KR 101994309 B1 KR101994309 B1 KR 101994309B1 KR 1020130032824 A KR1020130032824 A KR 1020130032824A KR 20130032824 A KR20130032824 A KR 20130032824A KR 101994309 B1 KR101994309 B1 KR 101994309B1
Authority
KR
South Korea
Prior art keywords
line
extending
pattern
pillar
variable resistance
Prior art date
Application number
KR1020130032824A
Other languages
English (en)
Other versions
KR20140117902A (ko
Inventor
김현정
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020130032824A priority Critical patent/KR101994309B1/ko
Priority to US14/213,424 priority patent/US9443581B2/en
Publication of KR20140117902A publication Critical patent/KR20140117902A/ko
Application granted granted Critical
Publication of KR101994309B1 publication Critical patent/KR101994309B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/74—Array wherein each memory cell has more than one access device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

반도체 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 장치는, 제2 방향으로 연장하는 복수의 라인 패턴 및 상기 라인 패턴으로부터 수직 방향으로 돌출되고 상기 제2 방향 및 상기 제2 방향과 교차하는 제1 방향으로 배열되는 복수의 기둥 패턴을 포함하는 기판; 상기 라인 패턴 사이에 매립되어 자신의 양측에 배치된 상기 라인 패턴과 연결되면서 상기 제2 방향으로 연장하는 소스라인; 상기 제1 방향으로 배열되는 상기 기둥 패턴의 측벽과 접하면서 상기 제1 방향으로 연장하는 워드라인; 상기 기둥 패턴 상에 배치되고, 상기 제1 방향으로 배열되는 상기 기둥 패턴과 연결되도록 상기 제1 방향으로 연장하는 인터커넥션 라인; 상기 인터커넥션 라인 상에 배치되고, 상기 제1 방향에서 인접하는 상기 기둥 패턴 사이에 위치하는 가변 저항 소자; 및 상기 가변 저항 소자 상에 배치되고, 상기 제2 방향으로 배열되는 상기 가변 저항 소자와 연결되도록 상기 제2 방향으로 연장하는 비트라인을 포함한다.

Description

반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME, AND MICRO PROCESSOR, PROCESSOR, SYSTEM, DATA STORAGE SYSTEM AND MEMORY SYSTEM INCLUDING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 소자를 포함할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장하는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명이 해결하려는 과제는, 장치의 집적도 증가가 가능하면서도, 스위칭 특성이 향상될 수 있고 공정 난이도가 감소할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제2 방향으로 연장하는 복수의 라인 패턴 및 상기 라인 패턴으로부터 수직 방향으로 돌출되고 상기 제2 방향 및 상기 제2 방향과 교차하는 제1 방향으로 배열되는 복수의 기둥 패턴을 포함하는 기판; 상기 라인 패턴 사이에 매립되어 자신의 양측에 배치된 상기 라인 패턴과 연결되면서 상기 제2 방향으로 연장하는 소스라인; 상기 제1 방향으로 배열되는 상기 기둥 패턴의 측벽과 접하면서 상기 제1 방향으로 연장하는 워드라인; 상기 기둥 패턴 상에 배치되고, 상기 제1 방향으로 배열되는 상기 기둥 패턴과 연결되도록 상기 제1 방향으로 연장하는 인터커넥션 라인; 상기 인터커넥션 라인 상에 배치되고, 상기 제1 방향에서 인접하는 상기 기둥 패턴 사이에 위치하는 가변 저항 소자; 및 상기 가변 저항 소자 상에 배치되고, 상기 제2 방향으로 배열되는 상기 가변 저항 소자와 연결되도록 상기 제2 방향으로 연장하는 비트라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 장치는, 제1 방향으로 연장하는 복수의 워드라인 및 인터커넥션 라인의 쌍; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 소스라인 및 비트라인의 쌍; 상기 워드라인 및 인터커넥션 라인의 쌍과 상기 소스라인이 교차하는 영역마다 배치되고, 일단은 상기 소스라인에 연결되고 타단은 상기 인터커넥션 라인에 연결되고 게이트는 상기 워드라인에 연결되는 트랜지스터; 및 상기 비트라인 및 상기 인터커넥션 라인이 교차하는 영역마다 배치되고, 일단은 상기 인터커넥션 라인에 연결되고 타단은 상기 비트라인에 연결되는 가변 저항 소자를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판을 선택적으로 식각하여 제2 방향으로 연장하는 복수의 라인 패턴을 형성하는 단계; 상기 라인 패턴 사이의 공간 일부에 매립되고, 자신의 양측에 배치된 상기 라인 패턴과 연결되면서 상기 제2 방향으로 연장하는 소스라인을 형성하는 단계; 상기 라인 패턴의 상부를 선택적으로 식각하여 상기 제2 방향 및 상기 제2 방향과 교차하는 제1 방향으로 배열되는 복수의 기둥 패턴을 형성하는 단계; 상기 제1 방향으로 배열되는 상기 기둥 패턴의 측벽과 접하면서 상기 제1 방향으로 연장하는 워드라인을 형성하는 단계; 상기 기둥 패턴 상에 제1 방향으로 배열되는 상기 기둥 패턴과 연결되도록 상기 제1 방향으로 연장하는 인터커넥션 라인을 형성하는 단계; 상기 인터커넥션 라인 상에 상기 제1 방향에서 인접하는 상기 기둥 패턴 사이에 위치하는 가변 저항 소자를 형성하는 단계; 및 상기 가변 저항 소자 상에 상기 제2 방향으로 배열되는 상기 가변 저항 소자와 연결되도록 상기 제2 방향으로 연장하는 비트라인을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 마이크로프로세서는, 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고, 상기 기억부는, 제2 방향으로 연장하는 복수의 라인 패턴 및 상기 라인 패턴으로부터 수직 방향으로 돌출되고 상기 제2 방향 및 상기 제2 방향과 교차하는 제1 방향으로 배열되는 복수의 기둥 패턴을 포함하는 기판; 상기 라인 패턴 사이에 매립되어 자신의 양측에 배치된 상기 라인 패턴과 연결되면서 상기 제2 방향으로 연장하는 소스라인; 상기 제1 방향으로 배열되는 상기 기둥 패턴의 측벽과 접하면서 상기 제1 방향으로 연장하는 워드라인; 상기 기둥 패턴 상에 배치되고, 상기 제1 방향으로 배열되는 상기 기둥 패턴과 연결되도록 상기 제1 방향으로 연장하는 인터커넥션 라인; 상기 인터커넥션 라인 상에 배치되고, 상기 제1 방향에서 인접하는 상기 기둥 패턴 사이에 위치하는 가변 저항 소자; 및 상기 가변 저항 소자 상에 배치되고, 상기 제2 방향으로 배열되는 상기 가변 저항 소자와 연결되도록 상기 제2 방향으로 연장하는 비트라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 프로세서는, 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 캐시 메모리부는, 제2 방향으로 연장하는 복수의 라인 패턴 및 상기 라인 패턴으로부터 수직 방향으로 돌출되고 상기 제2 방향 및 상기 제2 방향과 교차하는 제1 방향으로 배열되는 복수의 기둥 패턴을 포함하는 기판; 상기 라인 패턴 사이에 매립되어 자신의 양측에 배치된 상기 라인 패턴과 연결되면서 상기 제2 방향으로 연장하는 소스라인; 상기 제1 방향으로 배열되는 상기 기둥 패턴의 측벽과 접하면서 상기 제1 방향으로 연장하는 워드라인; 상기 기둥 패턴 상에 배치되고, 상기 제1 방향으로 배열되는 상기 기둥 패턴과 연결되도록 상기 제1 방향으로 연장하는 인터커넥션 라인; 상기 인터커넥션 라인 상에 배치되고, 상기 제1 방향에서 인접하는 상기 기둥 패턴 사이에 위치하는 가변 저항 소자; 및 상기 가변 저항 소자 상에 배치되고, 상기 제2 방향으로 배열되는 상기 가변 저항 소자와 연결되도록 상기 제2 방향으로 연장하는 비트라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 시스템은, 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상은, 제2 방향으로 연장하는 복수의 라인 패턴 및 상기 라인 패턴으로부터 수직 방향으로 돌출되고 상기 제2 방향 및 상기 제2 방향과 교차하는 제1 방향으로 배열되는 복수의 기둥 패턴을 포함하는 기판; 상기 라인 패턴 사이에 매립되어 자신의 양측에 배치된 상기 라인 패턴과 연결되면서 상기 제2 방향으로 연장하는 소스라인; 상기 제1 방향으로 배열되는 상기 기둥 패턴의 측벽과 접하면서 상기 제1 방향으로 연장하는 워드라인; 상기 기둥 패턴 상에 배치되고, 상기 제1 방향으로 배열되는 상기 기둥 패턴과 연결되도록 상기 제1 방향으로 연장하는 인터커넥션 라인; 상기 인터커넥션 라인 상에 배치되고, 상기 제1 방향에서 인접하는 상기 기둥 패턴 사이에 위치하는 가변 저항 소자; 및 상기 가변 저항 소자 상에 배치되고, 상기 제2 방향으로 배열되는 상기 가변 저항 소자와 연결되도록 상기 제2 방향으로 연장하는 비트라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은, 제2 방향으로 연장하는 복수의 라인 패턴 및 상기 라인 패턴으로부터 수직 방향으로 돌출되고 상기 제2 방향 및 상기 제2 방향과 교차하는 제1 방향으로 배열되는 복수의 기둥 패턴을 포함하는 기판; 상기 라인 패턴 사이에 매립되어 자신의 양측에 배치된 상기 라인 패턴과 연결되면서 상기 제2 방향으로 연장하는 소스라인; 상기 제1 방향으로 배열되는 상기 기둥 패턴의 측벽과 접하면서 상기 제1 방향으로 연장하는 워드라인; 상기 기둥 패턴 상에 배치되고, 상기 제1 방향으로 배열되는 상기 기둥 패턴과 연결되도록 상기 제1 방향으로 연장하는 인터커넥션 라인; 상기 인터커넥션 라인 상에 배치되고, 상기 제1 방향에서 인접하는 상기 기둥 패턴 사이에 위치하는 가변 저항 소자; 및 상기 가변 저항 소자 상에 배치되고, 상기 제2 방향으로 배열되는 상기 가변 저항 소자와 연결되도록 상기 제2 방향으로 연장하는 비트라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 메모리 및 상기 버퍼 메모리 중 하나 이상은, 제2 방향으로 연장하는 복수의 라인 패턴 및 상기 라인 패턴으로부터 수직 방향으로 돌출되고 상기 제2 방향 및 상기 제2 방향과 교차하는 제1 방향으로 배열되는 복수의 기둥 패턴을 포함하는 기판; 상기 라인 패턴 사이에 매립되어 자신의 양측에 배치된 상기 라인 패턴과 연결되면서 상기 제2 방향으로 연장하는 소스라인; 상기 제1 방향으로 배열되는 상기 기둥 패턴의 측벽과 접하면서 상기 제1 방향으로 연장하는 워드라인; 상기 기둥 패턴 상에 배치되고, 상기 제1 방향으로 배열되는 상기 기둥 패턴과 연결되도록 상기 제1 방향으로 연장하는 인터커넥션 라인; 상기 인터커넥션 라인 상에 배치되고, 상기 제1 방향에서 인접하는 상기 기둥 패턴 사이에 위치하는 가변 저항 소자; 및 상기 가변 저항 소자 상에 배치되고, 상기 제2 방향으로 배열되는 상기 가변 저항 소자와 연결되도록 상기 제2 방향으로 연장하는 비트라인을 포함한다.
상술한 본 발명에 의한 반도체 장치 및 그 제조 방법에 의하면, 장치의 집적도 증가가 가능하면서도, 스위칭 특성이 향상될 수 있고 공정 난이도가 감소할 수 있다.
도 1a 내지 도 5c은 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 회로도이다.
도 7a 내지 도 7d는 도 1a 및 도 1b의 제1 절연막 패턴 형성 방법을 예시적으로 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9a 및 도 9b는 도 8의 제1 절연막 패턴 형성 방법을 예시적으로 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.
도 11은 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 12는 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.
도 13은 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하, 도 1a 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기로 한다.
도 1a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면으로서, 각 a도는 평면도를 나타내고, 각 b도는 a도의 A-A' 선에 따른 단면도를 나타내고, 각 c도는 a도의 B-B' 선 및 C-C' 선에 따른 단면도를 나타낸다. 또한, 도 5a 내지 도 5c는 장치를 나타내고, 도 1a 내지 도 4c는 도 5a 내지 도 5c의 장치를 제조하기 위한 중간 공정 단계의 일례를 나타낸다.
먼저, 제조 방법을 설명한다.
도 1a 및 도 1b를 참조하면, 기판(100)을 선택적으로 식각하여 기판(100)으로부터 수직 방향으로 돌출된 복수의 라인 패턴(100A)을 형성한다.
여기서, 기판(100)은 실리콘 등의 반도체 물질로 형성된 기판일 수 있다. 라인 패턴(100A)은 기판(100)의 일부로 형성되므로 기판(100)과 동일한 물질로 형성될 수 있다. 복수의 라인 패턴(100A)은 제2 방향으로 연장할 수 있고, 소정 간격을 가지면서 제1 방향으로 배열될 수 있다.
이어서, 라인 패턴(100A)의 양 측벽 상에 라인 패턴(100A)의 양 측벽 중 일부를 노출시키는 개구부(H)를 갖는 제1 절연막 패턴(110)을 형성한다.
여기서, 개구부(H)는 수직 방향에서 라인 패턴(100A)의 상면으로부터 소정 깊이 하향되어 위치하며, 수직 방향으로 일정한 폭을 가질 수 있다. 라인 패턴(100A) 일측의 개구부(H)와 타측의 개구부(H)는 서로 대향하도록 위치할 수 있다. 또한, 개구부(H)는 라인 패턴(100A)의 측벽을 따라 제2 방향으로 연장하는 라인 형상을 가질 수 있다.
제1 절연막 패턴(110)은 산화물, 질화물 등의 절연 물질을 포함하는 단일막 또는 다중막을 포함할 수 있다. 본 실시예에서 제1 절연막 패턴(110)은 개구부(H)를 제외한 라인 패턴(100A)의 측벽 상에 존재할 뿐만 아니라, 라인 패턴(100A)의 상면 및 라인 패턴(100A) 사이의 기판(100) 상면 상에도 존재할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 제1 절연막 패턴(110)은 라인 패턴(100A)의 상면으로부터 일정 깊이 하향된 위치에서부터 후술하는 소스라인과의 연결을 위하여 라인 패턴(100A)의 양 측벽을 노출시키기만 하면 족하므로, 이를 전제로 다양한 형상을 가질 수 있다. 예를 들어, 후술하는 도 8 내지 도 9b에 도시된 것과 같은 제1 절연막 패턴이 형성될 수도 있다. 본 실시예의 제1 절연막 패턴(110) 형성 방법에 대해서는 도 7a 내지 도 7d를 참조하여 구체적으로 후술하기로 한다.
한편, 도시하지는 않았지만, 제1 절연막 패턴(110)을 형성한 후에, 개구부(H)에 의해 노출된 라인 패턴(100A) 내로 불순물을 도핑하여 불순물 영역을 형성하거나, 또는, 결과물 전면을 따라 금속 함유막을 형성하고 어닐링(annealing)을 수행하여 개구부(H)에 의해 노출된 라인 패턴(100A) 내에 금속 실리사이드를 형성할 수도 있다.
도 2a 및 도 2b를 참조하면, 라인 패턴(100A) 사이의 공간 일부를 도전 물질로 매립하여 제2 방향으로 연장하는 소스라인(120)을 형성한다. 소스라인(120)은 개구부(H) 전면과 접할 수 있도록 형성될 수 있다. 즉, 소스라인(120)의 상면이 개구부(H) 상면과 동일한 높이에 위치하거나 그보다 높게 위치할 수 있다.
이러한 소스라인(120)의 형성은, 도 1a 및 도 1b의 공정 결과물 상에 도전 물질을 형성한 후, 원하는 높이가 될 때까지 도전 물질을 에치백(etchback)하는 방식으로 수행될 수 있다. 소스라인(120) 형성을 위한 도전 물질은 예컨대, Cu, W, Ta 등과 같은 금속 또는 TiN 등과 같은 금속 질화물을 포함할 수 있다.
이어서, 소스라인(120)이 형성된 라인 패턴(100A) 사이의 나머지 공간을 매립하는 제2 절연막(130)을 형성한다.
제2 절연막(130)은 산화물, 질화물 등의 다양한 절연 물질을 포함할 수 있다. 또한, 제2 절연막(130)은 소스라인(120)이 형성된 결과물을 덮는 절연 물질을 형성한 후, 라인 패턴(100A)의 상면이 노출될 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing) 공정을 수행함으로써 형성될 수 있다.
도 3a 내지 도 3c를 참조하면, 라인 패턴(100A)의 일부를 선택적으로 식각하여 평면상 섬 형상을 갖는 기둥 패턴(100B)을 형성한다. 식각되지 않고 잔류하는 라인 패턴은 이하, 도면부호 100C로 표기하기로 한다. 기둥 패턴(100B)은 라인 패턴(100C)으로부터 수직 방향으로 돌출되면서 제1 방향 및 제2 방향을 따라 매트릭스 타입으로 배열될 수 있다.
이러한 기둥 패턴(100B)의 형성은, 도 2a 및 도 2b의 공정 결과물 상에 제1 방향으로 연장하는 라인 형상의 마스크 패턴(미도시됨)을 형성한 후, 이 마스크 패턴을 식각 베리어로 라인 패턴(100A)을 소정 깊이까지 식각하는 방식으로 수행될 수 있다. 라인 패턴(100A)의 식각은 소스라인(120)이 노출되지 않는 깊이까지 수행될 수 있다. 이러한 라인 패턴(100A)의 식각시 마스크 패턴에 의해 드러난 제2 절연막(130)까지 함께 식각될 수 있으며, 식각된 제2 절연막(130)을 이하, 제2 절연막 패턴(130A)이라 하기로 한다. 그에 따라, 제2 방향에서 인접하는 기둥 패턴(100B) 사이 및 인접하는 제2 절연막 패턴(130A) 사이에 제1 방향으로 연장하는 라인 형상의 트렌치(T)가 형성될 수 있다.
이어서, 트렌치(T)의 양 측벽 상에 형성되어 제1 방향으로 연장하는 워드라인(140)을 형성한다.
워드라인(140)은, 트렌치(T)가 형성된 결과물의 전면을 따라 도전 물질을 형성한 후, 도전 물질이 트렌치(T)의 일 측벽과 타 측벽 상에서 서로 분리되도록 전면 식각 등을 수행함으로써 형성될 수 있다. 워드라인(140) 형성을 위한 도전 물질은 예컨대, Cu, W, Ta 등과 같은 금속 또는 TiN 등과 같은 금속 질화물을 포함할 수 있다. 또한, 워드라인(140)의 상면은 기둥 패턴(100B)의 상면보다 아래에 위치할 수 있다. 이러한 경우, 워드라인(140)과 후술하는 인터커넥션 라인(interconnection line) 사이의 절연이 용이하다. 도시하지는 않았지만, 워드라인(140)과 기둥 패턴(100B) 사이에는 게이트 절연막이 개재될 수 있다.
한편, 제1 방향으로 배열되는 기둥 패턴(100B)을 기둥 패턴(100B)의 열이라 할 때, 본 도면에서는 기둥 패턴(100B)의 열 양측의 워드라인(140)이 서로 분리된 것처럼 보이나, 이들 끝단은 서로 연결되어 하나의 워드라인(140)으로 기능할 수 있다. 다시 말하면, 하나의 기둥 패턴(100B)의 열 양측의 워드라인(140)은 하나의 워드라인(140)이다.
본 공정 결과, 기둥 패턴(100B)과 연결되는 워드라인(140)이 기둥 패턴(100B) 하부의 라인 패턴(100C)과 연결되는 소스라인(120)과 서로 교차하도록 형성된다.
도 4a 내지 도 4c를 참조하면, 워드라인(140)이 형성된 트렌치(T)의 나머지 공간을 매립하는 제3 절연막(150)을 형성한다.
제5 절연막(150)은 산화물, 질화물 등의 다양한 절연 물질을 포함할 수 있다. 또한, 제5 절연막(150)은 도 3a 내지 도 3c의 공정 결과물을 덮는 절연 물질을 형성한 후, 기둥 패턴(100B)의 상면이 노출될 때까지 평탄화 공정을 수행함으로써 형성될 수 있다.
이어서, 제5 절연막(150)이 형성된 공정 결과물 상에 제1 방향으로 배열되는 기둥 패턴(100B)의 열과 접하도록 제1 방향으로 연장하는 인터커넥션 라인(160)을 형성한다.
인터커넥션 라인(160)은 금속, 금속 질화물 등의 도전 물질로 형성될 수 있다. 또한, 인터커넥션 라인(160)은 제5 절연막(150)이 형성된 공정 결과물 상에 도전 물질을 증착한 후, 이 도전 물질을 선택적으로 식각함으로써 형성될 수 있다. 또는, 인터커넥션 라인(160)은 제5 절연막(150)이 형성된 공정 결과물 상에 절연 물질(미도시됨)을 증착하고, 이 절연 물질을 선택적으로 식각하여 인터커넥션 라인(160)이 형성될 공간을 형성한 후, 이 공간에 도전 물질을 매립함으로써 형성될 수 있다.
도 5a 내지 도 5c를 참조하면, 인터커넥션 라인(160) 상에 제1 방향에서 인접하는 기둥 패턴(100B) 사이에 위치하는 가변 저항 소자(170)를 형성한다. 가변 저항 소자(170)는 제2 방향으로는 일 직선과 중첩하도록 배열될 수 있다.
가변 저항 소자(170)는 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 가진 소자로서, 이러한 특성을 이용하여 데이터를 저장할 수 있다. 예컨대, 가변 저항 소자(170)가 저저항 상태에 있는 경우 데이터 '0'을 저장할 수 있고, 반대로 고저항 상태에 있는 경우 데이터 '1'을 저장할 수 있다. 이러한 가변 저항 소자(170)는 ReRAM, PCRAM, MRAM, FRAM 등에 이용되는 물질, 예컨대, 전이금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 또는 다중막일 수 있다. 본 실시예에서는 가변 저항 소자(170)로 하부 자성층(172), 터널 베리어층(174) 및 상부 자성층(176)이 적층된 구조물을 포함하는 자기 저항 소자를 예시하였다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 서로 다른 저항 상태 사이에서 스위칭하는 모든 물질 또는 구조물이 가변 저항 소자(170)로 이용될 수 있다.
이러한 가변 저항 소자(170)는 도 4a 및 도 4b의 공정 결과물 상에 가변 저항 소자(170) 형성을 위한 물질막을 형성한 후, 이 물질막을 선택적으로 식각함으로써 형성될 수 있다.
이어서, 가변 저항 소자(170) 사이의 공간을 매립하는 제4 절연막(180)을 형성할 수 있다. 제4 절연막(180)은 산화물, 질화물 등의 절연 물질을 포함할 수 있다.
이어서, 제4 절연막(180) 상에 제2 방향으로 배열되는 가변 저항 소자(170)의 열과 접하도록 제2 방향으로 연장하는 비트라인(190)을 형성한다.
비트라인(190)은 금속, 금속 질화물 등의 도전 물질로 형성될 수 있다. 또한, 비트라인(190)은 가변 저항 소자(170) 및 제4 절연막(180)이 형성된 공정 결과물 상에 도전 물질을 증착한 후, 이 도전 물질을 선택적으로 식각함으로써 형성될 수 있다. 또는, 비트라인(190)은 가변 저항 소자(170) 및 제4 절연막(180)이 형성된 공정 결과물 상에 절연 물질(미도시됨)을 증착하고, 이 절연 물질을 선택적으로 식각하여 비트라인(190)이 형성될 공간을 형성한 후, 이 공간에 도전 물질을 매립함으로써 형성될 수 있다.
이상으로 설명한 공정에 의하여 도 5a 내지 도 5c의 반도체 장치가 제조될 수 있다.
도 5a 내지 도 5c를 다시 참조하면, 기판(100) 상에는 기판(100)으로부터 수직 방향으로 돌출되면서 제2 방향으로 연장하는 복수의 라인 패턴(100C)이 배치되고, 라인 패턴(100C) 상에는 라인 패턴(100C)으로부터 수직 방향으로 돌출되면서 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열되는 복수의 기둥 패턴(100B)이 배치된다.
라인 패턴(100C) 사이에는 제1 절연막 패턴(110)의 개구부(H)를 통하여 라인 패턴(100C)의 양 측벽 일부와 접하면서 제2 방향으로 연장하는 소스라인(120)이 배치된다.
또한, 기둥 패턴(100B)의 제2 방향의 양 측벽에는 제1 방향으로 연장하는 워드라인(140)이 배치된다. 여기서, 워드라인(140)의 상면 높이는 기둥 패턴(100B)의 상면 높이보다 낮아서 인터커넥션 라인(160)과 절연될 수 있고, 워드라인(140)의 하면 높이는 소스라인(120)보다 높아서 소스라인(120)과 절연될 수 있다.
기둥 패턴(100B) 상에는 제1 방향으로 배열되는 기둥 패턴(100B)과 연결되도록 제1 방향으로 연장하는 인터커넥션 라인(160)이 배치된다.
인터커넥션 라인(160) 상에는 제1 방향에서 인접하는 기둥 패턴(100B) 사이에 위치하는 가변 저항 소자(170)가 배치된다.
가변 저항 소자(170) 상에는 제2 방향으로 배열되는 가변 저항 소자(170)와 연결되도록 제2 방향으로 연장하는 비트라인(190)이 배치된다.
이상으로 설명한 반도체 장치 및 그 제조 방법에 의하면 아래와 같은 장점이 있다.
우선, 기판(100)에 대해서 수직 방향의 기둥 패턴(100B) 및 이 기둥 패턴(100) 측벽과 접하는 워드라인(140)을 포함하는 트랜지스터, 즉, 수직 채널 트랜지스터를 이용할 수 있다. 따라서, 플래너형 트랜지스터를 이용하는 경우에 비하여 반도체 장치의 집적도가 크게 향상될 수 있다.
또한, 수직 채널 트랜지스터를 이용하는 셀 어레이를 새롭게 제시하였다. 종래의 디램(DRAM)에서도 수직 채널 트랜지스터가 이용되는 기술은 존재하였으나, 디램의 경우 캐패시터는 일단만 트랜지스터에 연결되어 제어되면 되므로 비트라 및 워드라인을 포함하는 셀 어레이를 갖는 반면, 가변 저항 소자는 양단이 제어되어야 하므로 비트라인 및 워드라인 뿐만 아니라 소스라인까지 포함하는 셀 어레이를 갖게 된다. 따라서, 디램의 수직 채널 트랜지스터를 본 실시예의 반도체 장치에 그대로 채용할 수 없었다. 본 실시예에서는 디램과 달리 라인 패턴(100C) 사이의 공간에 소스라인(120)을 형성하고 비트라인(190)은 기둥 패턴(100B) 상에 위치하도록 형성함으로써, 가변 저항 소자를 포함하는 반도체 장치에 적합한 셀 어레이를 제안하였다.
또한, 인터커넥션 라인(160)을 이용하여 하나의 가변 저항 소자(170)가 제1 방향에서 두 개의 수직 채널 트랜지스터와 연결되게 할 수 있으므로, 전류 구동 능력이 증가하여 가변 저항 소자(170)의 스위칭에 유리하다. 특히, 가변 저항 소자(170)가 자기 저항 소자인 경우 스위칭을 위해 높은 전류가 요구되기 때문에, 본 실시예와 같은 반도체 장치가 더욱 유리할 수 있다.
게다가, 디램과 달리 본 실시예의 반도체 장치는 OSC(One Side Contact) 구조를 구현할 필요가 없어 공정이 단순화되는 장점이 있다. 종래의 디램은 기둥 상에 캐패시터가 배치되고 기둥 사이에 비트라인이 배치된 구조를 갖는데, 이때, 비트라인이 그 양측에 배치된 기둥 모두와 연결된다면 결국 두 개의 메모리 셀이 하나의 비트라인에 연결되는 문제가 생기므로, 이를 방지하기 위하여 비트라인을 양측의 기둥 중 일측의 기둥과만 연결되게 하는 일명 OSC 구조를 채용하였다. 그런데, OSC 구조 구현을 위해서는 여러번의 라이너막, 희생막 등을 형성하고 제거하는 공정, 틸트 이온주입(tilt implantation) 공정, 여러번의 마스크 및 식각 공정 등 매우 복잡한 공정이 요구되는 문제가 있다. 그러나, 본 실시예의 반도체 장치의 경우, 오히려, 하나의 가변 저항 소자(170)를 두 개의 수직 채널 트랜지스터로 제어하기 위해서는 소스라인(120)이 양측의 라인 패턴(100B)과 접하여야 하므로 OSC 구조 구현이 요구되지 않는다. 따라서, 공정이 단순화되는 장점이 있다. 이에 대해서는 도 7a 내지 도 7d를 참조하여 후술하기로 한다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 회로도로서, 도 5a 내지 도 5c의 장치의 등가 회로도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는, 제1 방향으로 연장하는 워드라인(WL) 및 인터커넥션 라인(IL)과, 제2 방향으로 연장하는 소스라인(SL) 및 비트라인(BL)을 포함한다. 한 쌍의 워드라인(WL) 및 인터커넥션 라인(IL)은 제2 방향으로 반복하여 배열되고, 한 쌍의 소스라인(SL) 및 비트라인(BL)은 제1 방향으로 반복하여 배열된다.
소스라인(SL)과 한 쌍의 워드라인(WL) 및 인터커넥션 라인(IL)이 교차하는 영역마다 하나의 트랜지스터(Tr)가 배치된다. 트랜지스터(Tr)의 일단은 대응하는 소스라인(SL)에 연결되고, 타단은 대응하는 인터커넥션 라인(IL)에 연결되고, 게이트는 대응하는 워드라인(WL)에 연결된다.
비트라인(BL)과 인터커넥션 라인(IL)이 교차하는 영역마다 하나의 가변 저항 소자(R)가 배치된다. 가변 저항 소자(R)의 일단은 대응하는 인터커넥션 라인(IL)에 연결되고 타단은 대응하는 비트라인(BL)에 연결된다. 여기서, 가변 저항 소자(R)와 인터커넥션 라인(IL)의 연결 노드는, 동일한 인터커넥션 라인(IL)에 연결되면서 인접한 두 개의 트랜지스터(Tr)와 인터커넥션 라인(IL)의 연결 노드 사이에 위치할 수 있다. 예시적으로 설명하면 아래와 같다.
가장 좌측에 위치하는 소스라인(SL) 및 비트라인(BL)을 제1 소스라인 및 제1 비트라인이라 하고, 제1 소스라인 및 제1 비트라인 우측에서 이와 인접한 소스라인(SL) 및 비트라인(BL)을 제2 소스라인 및 제2 비트라인이라 하고, 가장 상측에 위치하는 워드라인(WL) 및 인터커넥션 라인(IL)을 제1 워드라인 및 제1 인터커넥션 라인이라 하기로 한다. 또한, 제1 소스라인, 제1 워드라인 및 제1 인터커넥션 라인에 3단자가 연결된 트랜지스터를 제1 트랜지스터(점선 원 A 참조)라 하고, 제2 소스라인, 제1 워드라인 및 제1 인터커넥션 라인에 3단자가 연결된 트랜지스터를 제2 트랜지스터(점선 원 B 참조)라 하기로 한다. 또한, 제1 비트라인 및 제1 인터커넥션 라인에 연결된 가변 저항 소자(R)를 제1 가변 저항 소자(점선 원 C 참조)라 하기로 한다. 여기서, 제1 가변 저항 소자와 제1 인터커넥션 라인의 연결 노드는, 제1 트랜지스터 및 제1 인터커넥션 라인의 연결 노드와 제2 트랜지스터 및 제1 인터커넥션 라인의 연결 노드 사이에 위치할 수 있다.
그에 따라, 점선 화살표로 도시한 바와 같이, 제1 가변 저항 소자는 제1 및 제2 트랜지스터에 의해 구동될 수 있다.
유사하게, 제2 소스라인 및 제2 비트라인 우측에서 이와 인접한 소스라인(SL) 및 비트라인(BL)을 제3 소스라인 및 제3 비트라인이라 하고, 제3 소스라인, 제1 워드라인 및 제1 인터커넥션 라인에 3단자가 연결된 트랜지스터를 제3 트랜지스터라 하고, 제2 비트라인 및 제1 인터커넥션 라인에 연결된 가변 저항 소자(R)를 제2 가변 저항 소자라 할 때, 제2 가변 저항 소자와 제1 인터커넥션 라인의 연결 노드는, 제2 트랜지스터 및 제1 인터커넥션 라인의 연결 노드와 제3 트랜지스터 및 제1 인터커넥션 라인의 연결 노드 사이에 위치할 수 있다.
그에 따라 제2 가변 저항 소자는 제2 및 제3 트랜지스터에 의해 구동될 수 있다.
도 7a 내지 도 7d는 도 1a 및 도 1b의 제1 절연막 패턴 형성 방법을 예시적으로 설명하기 위한 도면이다.
도 7a를 참조하면, 기판(100)을 선택적으로 식각하여 라인 패턴(100A)을 형성한 후, 결과물의 전면을 따라 제5 절연막(101) 및 제6 절연막(102)을 순차적으로 형성한다. 여기서, 제5 절연막(101)과 제6 절연막(102)은 서로 상이한 식각율을 갖는 물질로 형성될 수 있다. 예컨대, 제5 절연막(101)은 산화막으로 형성될 수 있고, 제6 절연막(102)은 질화막으로 형성될 수 있다.
이어서, 제6 절연막(102) 상에 라인 패턴(100A) 사이의 공간 일부를 매립하는 제1 희생막(103)을 형성한다. 제1 희생막(103)은 제6 절연막(102) 상에 라인 패턴(100A) 사이의 공간을 충분히 매랍하는 두께의 제1 희생막(103)용 물질막을 형성한 후, 제1 희생막(103)이 원하는 높이가 될 때까지 물질막을 에치백함으로써 형성될 수 있다. 여기서, 제1 희생막(103)의 높이는 도 1b의 개구부(H)의 최하부의 높이와 동일할 수 있다. 또한, 제1 희생막(103)은 제5 및 제6 절연막(101, 102)과 식각율이 상이한 물질막 예컨대, 비정질 탄소막, 실리콘 함유막 등으로 형성될 수 있다.
도 7b를 참조하면, 제1 희생막(103)에 의해 노출된 제6 절연막(102)을 제거하여, 제6 절연막 패턴(102A)을 형성한다. 제6 절연막(102)의 제거는 제1 희생막(103)과 제6 절연막(102) 간의 식각율이 상이함을 이용한 습식 또는 건식 식각 방식으로 수행될 수 있다. 본 공정 결과, 라인 패턴(100A) 사이의 공간 일부는 실질적으로 동일한 높이를 갖는 제6 절연막 패턴(102A) 및 제1 희생막(103)으로 매립된다.
이어서, 제6 절연막 패턴(102A) 및 제1 희생막(103) 상에 라인 패턴(100A) 사이의 공간 일부를 매립하는 제2 희생막(104)을 형성한다. 제2 희생막(104)은 제6 절연막 패턴(102A) 및 제1 희생막(103)이 형성된 결과물 상에 라인 패턴(100A) 사이의 공간을 충분히 매랍하는 두께의 제2 희생막(104)용 물질막을 형성한 후, 제2 희생막(104)이 원하는 높이가 될 때까지 물질막을 에치백함으로써 형성될 수 있다. 여기서, 제2 희생막(104)의 높이는 도 1b의 개구부(H)의 최상부의 높이와 동일할 수 있다. 또한, 제2 희생막(104)은 제5 및 제6 절연막(101, 102)과 식각율이 상이한 물질막 예컨대, 비정질 탄소막, 실리콘 함유막 등으로 형성될 수 있다. 나아가, 제2 희생막(104)은 제1 희생막(103)과 동일한 물질막으로 형성될 수도 있다.
도 7c를 참조하면, 제2 희생막(104)에 의해 드러난 제5 절연막(101)의 측벽 상에 제7 절연막(105)을 형성한다. 제7 절연막(105)의 형성은, 도 7b의 공정 결과물 전면을 따라 절연 물질을 형성한 후, 제2 희생막(104)이 드러날 때까지 이 절연물질을 전면 식각하는 방식으로 수행될 수 있다. 제7 절연막(105)은 제1 희생막(103), 제2 희생막(104) 및 제5 절연막(101)과 식각율이 상이한 물질로 형성될 수 있다. 예컨대, 제7 절연막(105)은 질화막으로 형성될 수 있다.
이어서, 제7 절연막(105)에 의해 노출된 제2 희생막(104)을 제거한 후, 제2 희생막(104)의 제거에 의해 노출된 제1 희생막(103)을 제거한다. 제1 및 제2 희생막(103, 104)의 제거는 제1 및 제2 희생막(103, 104)과 제5 내지 제7 절연막(101, 102, 105) 간의 식각율이 상이함을 이용한 습식 또는 건식 식각 방식으로 수행될 수 있다.
도 7d를 참조하면, 제6절연막 패턴(102A) 및 제7 절연막(105)에 의해 노출된 제5 절연막(101)의 일부를 제거함으로써 라인 패턴(100A)의 양 측벽 일부를 노출시키는 개구부(H)를 형성한다. 일부가 제거된 제5 절연막(101)을 이하, 제5 절연막 패턴(101A)이라 한다. 제5 절연막(101)의 제거는 제5 절연막(101)과 제6 및 제7 절연막(102, 105) 간의 식각율이 상이함을 이용한 습식 또는 건식 식각 방식으로 수행될 수 있다.
본 공정 결과, 도 1a 및 도 1b에 도시된 것과 같은 구조물이 형성될 수 있다. 도 7d의 개구부(H)는 도 1a 및 도 1b의 개구부(H)와 실질적으로 동일하며, 도 7d의 제5 절연막 패턴(101A), 제6 절연막 패턴(102A) 및 제3 절연막(105)은 도 1a 및 도 1b의 제1 절연막 패턴(110)과 실질적으로 동일하다.
이상으로 설명한 공정들은 결국 라인 패턴(100A)의 양 측벽 일부를 노출시키기 위한 공정으로서, OSC 구조 즉, 라인 패턴(100A)의 일 측벽만을 노출시키는 구조를 구현하기 위한 공정보다 난이도가 낮은 장점이 있다. OSC 구조 구현을 위한 공정은 라인 패턴(100A)의 양 측벽 중 일 측벽만을 노출시키기 위하여 틸트 이온주입 공정 및 마스크 공정이 반드시 요구되지만, 본 실시예의 경우 이러한 공정들이 요구되지 않기 때문이다.
한편, 전술한 실시예에서는 개구부(H)에 의해 라인 패턴(100A)의 양 측벽 중 일부만 노출되는 것으로 설명되었으나, 본 발명이 이에 한정되는 것은 아니다. 전술한 바와 같이, 소스라인(120)은 자신의 양측에 배치된 라인 패턴(100A) 모두와 접하면 되므로, 개구부(H)는 라인 패턴(100A)의 상면으로부터 일정 깊이 하향된 위치에서부터 그 아래의 라인 패턴(100A)의 양 측벽을 노출시키기만 하면 족하기 때문이다. 이에 대해서는, 이하의 도 8을 참조하여 예시적으로 설명하기로 한다.
도 8은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 1a 내지 도 5c의 실시예와 상이한 부분 - 제1 절연막 패턴 및 소스라인 - 에 대해서만 도시하였으며, 이 부분을 중심적으로 설명하기로 한다.
도 8을 참조하면, 본 실시예의 제1 절연막 패턴(110')의 개구부(H')는 라인 패턴(100A)의 양 측벽 중 일부를 노출시킨다는 점에서는 전술한 실시예의 개구부(H)와 동일하다. 그러나, 개구부(H')에 의해서 라인 패턴(100A)의 양 측벽 중 일부뿐만 아니라, 라인 패턴(100A) 사이의 기판(100) 표면까지 노출된다는 점에서 본 실시예와 전술한 실시예는 상이하다. 다시 말하면, 개구부(H')는 전술한 실시예의 개구부(H)와 최상부의 높이는 동일하지만, 이 최상부에서부터 아래에 위치하는 라인 패턴(100A) 및 기판(100)까지 노출킬 수 있다. 그에 따라, 제1 절연막 패턴(110')은 라인 패턴(100A)의 상부 상에만 위치할 수 있다.
소스라인(120')은 이러한 개구부(H')에 의해 노출된 라인 패턴(100A) 및 기판(100)과 접하면서 제2 방향으로 연장할 수 있다.
본 실시예에 의하는 경우, 전술한 실시예와 실질적으로 동일한 효과를 획득할 수 있다. 나아가, 공정 난이도를 더욱 감소시킬 수 있다. 전술한 실시예의 제1 절연막 패턴(110)보다 본 실시예의 제1 절연막 패턴(110') 형상이 더욱 단순하기 때문이다. 이에 대해서는 이하의 도 9a 및 도 9b를 참조하여 더욱 상세히 설명하기로 한다.
도 9a 및 도 9b는 도 8의 제1 절연막 패턴 형성 방법을 예시적으로 설명하기 위한 도면이다.
도 9a를 참조하면, 기판(100)을 선택적으로 식각하여 라인 패턴(100A)을 형성한 후, 라인 패턴(100A) 사이의 공간 일부를 매립하는 희생막(107)을 형성한다. 희생막(107)은 라인 패턴(100A)이 형성된 기판(100) 상에 라인 패턴(100A) 사이의 공간을 충분히 매랍하는 두께의 희생막(107) 용 물질막을 형성한 후, 희생막(107)이 원하는 높이가 될 때까지 물질막을 에치백함으로써 형성될 수 있다. 여기서, 희생막(107)의 높이는 도 8의 개구부(H')의 최상부의 높이와 동일할 수 있다. 또한, 희생막(103)은 기판(100)과 식각율이 상이한 물질막 예컨대, 산화막 또는 질화막으로 형성될 수 있다.
도 9b를 참조하면, 희생막(107)에 의해 드러난 라인 패턴(100A)의 양 측벽 상에 제1 절연막 패턴(110')을 형성한다. 제1 절연막 패턴(110')의 형성은, 도 9a의 공정 결과물 전면을 따라 절연 물질을 형성한 후, 희생막(107)이 드러날 때까지 이 절연물질을 전면 식각하는 방식으로 수행될 수 있다. 이 과정에서 라인 패턴(100A) 상면 상의 절연 물질은 제거될 수도 있고 잔류할 수도 있다. 제1 절연막 패턴(110')은 희생막(107)과 식각율이 상이한 물질로 형성될 수 있다. 예컨대, 희생막(107)이 산화막인 경우 제1 절연막 패턴(110')은 질화막일 수 있고, 희생막(107)이 질화막인 경우 제1 절연막 패턴(110')은 산화막일 수 있다.
이어서, 제1 절연막 패턴(110')에 의해 드러난 희생막(107)을 제거한다. 희생막(107)의 제거는 습식 또는 건식 식각 방식으로 수행될 수 있다.
본 공정 결과, 도 8에 도시된 것과 같은 절연막 패턴(110') 및 개구부(H')가 형성될 수 있다.
도 10은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.
도 10에 도시된 바와 같이, 마이크로프로세서(Micro Processor Unit, 1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며 기억부(1010), 연산부(1020) 및 제어부(1030)를 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 처리장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 기억부(1010)는 제2 방향으로 연장하는 복수의 라인 패턴 및 상기 라인 패턴으로부터 수직 방향으로 돌출되고 상기 제2 방향 및 상기 제2 방향과 교차하는 제1 방향으로 배열되는 복수의 기둥 패턴을 포함하는 기판, 상기 라인 패턴 사이에 매립되어 자신의 양측에 배치된 상기 라인 패턴과 연결되면서 상기 제2 방향으로 연장하는 소스라인, 상기 제1 방향으로 배열되는 상기 기둥 패턴의 측벽과 접하면서 상기 제1 방향으로 연장하는 워드라인, 상기 기둥 패턴 상에 배치되고, 상기 제1 방향으로 배열되는 상기 기둥 패턴과 연결되도록 상기 제1 방향으로 연장하는 인터커넥션 라인, 상기 인터커넥션 라인 상에 배치되고, 상기 제1 방향에서 인접하는 상기 기둥 패턴 사이에 위치하는 가변 저항 소자, 및 상기 가변 저항 소자 상에 배치되고, 상기 제2 방향으로 배열되는 상기 가변 저항 소자와 연결되도록 상기 제2 방향으로 연장하는 비트라인을 포함할 수 있다. 이를 통해 기억부(1010)의 집적도 증가가 가능하면서도, 스위칭 특성이 향상될 수 있고 공정 난이도가 감소할 수 있다. 결과적으로 마이크로프로세서(1000)의 집적도 증가, 특성 향상 및 공정 난이도 감소가 가능하다.
연산부(1020)는 마이크로프로세서(1000)의 내부에서 연산을 수행하는 부분으로 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다.
제어부(1030)는 기억부(1010)나 연산부(1020) 및 마이크로프로세서(1000) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있으며, 이 경우 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 11은 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 11에 도시된 바와 같이, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서 이외의 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있으며 코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1430)를 포함할 수 있다. 본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로 기억부(1111), 연산부(1112), 제어부(1113)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등 각종 시스템 온 칩(System on Chip; SoC)일 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 프로세서(1100) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1112)는 하나 이상의 산술 놀리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다. 제어부(1113)는 기억부(1111)나 연산부(1112) 및 프로세서(1100) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와는 달리 저속의 외부 장치의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 어느 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 캐시 메모리부(1120)는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 캐시 메모리부(1120)는 제2 방향으로 연장하는 복수의 라인 패턴 및 상기 라인 패턴으로부터 수직 방향으로 돌출되고 상기 제2 방향 및 상기 제2 방향과 교차하는 제1 방향으로 배열되는 복수의 기둥 패턴을 포함하는 기판, 상기 라인 패턴 사이에 매립되어 자신의 양측에 배치된 상기 라인 패턴과 연결되면서 상기 제2 방향으로 연장하는 소스라인, 상기 제1 방향으로 배열되는 상기 기둥 패턴의 측벽과 접하면서 상기 제1 방향으로 연장하는 워드라인, 상기 기둥 패턴 상에 배치되고, 상기 제1 방향으로 배열되는 상기 기둥 패턴과 연결되도록 상기 제1 방향으로 연장하는 인터커넥션 라인, 상기 인터커넥션 라인 상에 배치되고, 상기 제1 방향에서 인접하는 상기 기둥 패턴 사이에 위치하는 가변 저항 소자, 및 상기 가변 저항 소자 상에 배치되고, 상기 제2 방향으로 배열되는 상기 가변 저항 소자와 연결되도록 상기 제2 방향으로 연장하는 비트라인을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 집적도 증가가 가능하면서도, 스위칭 특성이 향상될 수 있고 공정 난이도가 감소할 수 있다. 결과적으로 프로세서(1100)의 집적도 증가, 특성 향상 및 공정 난이도 감소가 가능하다. 도 11에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성될 수 있으며, 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또한, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있으며 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성하여 처리 속도 보완을 위한 기능을 좀 더 강화시킬 수 있다.
버스 인터페이스(1430)는 코어부(1110)와 캐시 메모리부(1120)를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 하나로 다수의 코어부(1110)의 외부에 버스 인터페이스(1430)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신 할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170)를 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈을 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1430)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 관리하기 위한 것으로 각종 메모리 컨트롤러, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함 할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하여 영상, 음성 및 기타 형태로 전달되도록 외부 인터페이스 장치로 출력하는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 12는 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.
도 12에 도시된 바와 같이, 시스템(1200)은 데이터를 처리하는 장치로 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있으며 프로세서(1210), 주기억 장치(1220), 보조기억 장치(1230), 인터페이스 장치(1240)를 포함할 수 있다. 본 실시예의 시스템은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템에 저장된 자료의 연산, 비교 등의 처리를 제어하는 시스템의 핵심적인 구성으로 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등으로 구성할 일 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램이나 자료를 이동시켜 실행시킬 수 있는 기억장소로 전원이 끊어져도 기억된 내용이 보존되며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 주기억장치(1220)는 제2 방향으로 연장하는 복수의 라인 패턴 및 상기 라인 패턴으로부터 수직 방향으로 돌출되고 상기 제2 방향 및 상기 제2 방향과 교차하는 제1 방향으로 배열되는 복수의 기둥 패턴을 포함하는 기판, 상기 라인 패턴 사이에 매립되어 자신의 양측에 배치된 상기 라인 패턴과 연결되면서 상기 제2 방향으로 연장하는 소스라인, 상기 제1 방향으로 배열되는 상기 기둥 패턴의 측벽과 접하면서 상기 제1 방향으로 연장하는 워드라인, 상기 기둥 패턴 상에 배치되고, 상기 제1 방향으로 배열되는 상기 기둥 패턴과 연결되도록 상기 제1 방향으로 연장하는 인터커넥션 라인, 상기 인터커넥션 라인 상에 배치되고, 상기 제1 방향에서 인접하는 상기 기둥 패턴 사이에 위치하는 가변 저항 소자, 및 상기 가변 저항 소자 상에 배치되고, 상기 제2 방향으로 배열되는 상기 가변 저항 소자와 연결되도록 상기 제2 방향으로 연장하는 비트라인을 포함할 수 있다. 이를 통해 주기억장치(1220)의 집적도 증가가 가능하면서도, 스위칭 특성이 향상될 수 있고 공정 난이도가 감소할 수 있다. 결과적으로 시스템(1200)의 집적도 증가, 특성 향상 및 공정 난이도 감소가 가능하다. 더불어, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함 할 수 있다. 이와는 다르게, 주기억장치(1220)는 본 발명의 실시예에 따른 반도체 장치를 포함하지 않고 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함 할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있으며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 보조기억장치(1230)는 제2 방향으로 연장하는 복수의 라인 패턴 및 상기 라인 패턴으로부터 수직 방향으로 돌출되고 상기 제2 방향 및 상기 제2 방향과 교차하는 제1 방향으로 배열되는 복수의 기둥 패턴을 포함하는 기판, 상기 라인 패턴 사이에 매립되어 자신의 양측에 배치된 상기 라인 패턴과 연결되면서 상기 제2 방향으로 연장하는 소스라인, 상기 제1 방향으로 배열되는 상기 기둥 패턴의 측벽과 접하면서 상기 제1 방향으로 연장하는 워드라인, 상기 기둥 패턴 상에 배치되고, 상기 제1 방향으로 배열되는 상기 기둥 패턴과 연결되도록 상기 제1 방향으로 연장하는 인터커넥션 라인, 상기 인터커넥션 라인 상에 배치되고, 상기 제1 방향에서 인접하는 상기 기둥 패턴 사이에 위치하는 가변 저항 소자, 및 상기 가변 저항 소자 상에 배치되고, 상기 제2 방향으로 배열되는 상기 가변 저항 소자와 연결되도록 상기 제2 방향으로 연장하는 비트라인을 포함할 수 있다. 이를 통해 보조기억장치(1230)의 집적도 증가가 가능하면서도, 스위칭 특성이 향상될 수 있고 공정 난이도가 감소할 수 있다. 결과적으로 시스템(1200)의 집적도 증가, 특성 향상 및 공정 난이도 감소가 가능하다. 더불어, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 13의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 13의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템과 외부 장치의 명령 및 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID)들 및 통신장치일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 13은 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 13에 도시된 바와 같이, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320) 및 외부 장치와 연결하는 인터페이스(1330)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 데이터 저장 시스템(1300)이 카드인 경우 USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환되는 인터페이스 일 수 있다. 디스크 형태일 경우 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus)와 호환되는 인터페이스일 수 있다.
본 실시예의 데이터 저장 시스템(1300)은 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 저장 장치(1310) 및 데이터를 임시로 저장하는 임시 저장 장치(1340)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 저장 장치(1310) 또는 임시 저장 장치(1340)는 제2 방향으로 연장하는 복수의 라인 패턴 및 상기 라인 패턴으로부터 수직 방향으로 돌출되고 상기 제2 방향 및 상기 제2 방향과 교차하는 제1 방향으로 배열되는 복수의 기둥 패턴을 포함하는 기판, 상기 라인 패턴 사이에 매립되어 자신의 양측에 배치된 상기 라인 패턴과 연결되면서 상기 제2 방향으로 연장하는 소스라인, 상기 제1 방향으로 배열되는 상기 기둥 패턴의 측벽과 접하면서 상기 제1 방향으로 연장하는 워드라인, 상기 기둥 패턴 상에 배치되고, 상기 제1 방향으로 배열되는 상기 기둥 패턴과 연결되도록 상기 제1 방향으로 연장하는 인터커넥션 라인, 상기 인터커넥션 라인 상에 배치되고, 상기 제1 방향에서 인접하는 상기 기둥 패턴 사이에 위치하는 가변 저항 소자, 및 상기 가변 저항 소자 상에 배치되고, 상기 제2 방향으로 배열되는 상기 가변 저항 소자와 연결되도록 상기 제2 방향으로 연장하는 비트라인을 포함할 수 있다. 이를 통해 저장 장치(1310) 또는 임시 저장 장치(1340)의 집적도 증가가 가능하면서도, 스위칭 특성이 향상될 수 있고 공정 난이도가 감소할 수 있다. 결과적으로 데이터 저장 시스템(1300)의 집적도 증가, 특성 향상 및 공정 난이도 감소가 가능하다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.
도 14에 도시된 바와 같이, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420) 및 외부 장치와 연결하는 인터페이스(1430)를 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 메모리(1410)는 제2 방향으로 연장하는 복수의 라인 패턴 및 상기 라인 패턴으로부터 수직 방향으로 돌출되고 상기 제2 방향 및 상기 제2 방향과 교차하는 제1 방향으로 배열되는 복수의 기둥 패턴을 포함하는 기판, 상기 라인 패턴 사이에 매립되어 자신의 양측에 배치된 상기 라인 패턴과 연결되면서 상기 제2 방향으로 연장하는 소스라인, 상기 제1 방향으로 배열되는 상기 기둥 패턴의 측벽과 접하면서 상기 제1 방향으로 연장하는 워드라인, 상기 기둥 패턴 상에 배치되고, 상기 제1 방향으로 배열되는 상기 기둥 패턴과 연결되도록 상기 제1 방향으로 연장하는 인터커넥션 라인, 상기 인터커넥션 라인 상에 배치되고, 상기 제1 방향에서 인접하는 상기 기둥 패턴 사이에 위치하는 가변 저항 소자, 및 상기 가변 저항 소자 상에 배치되고, 상기 제2 방향으로 배열되는 상기 가변 저항 소자와 연결되도록 상기 제2 방향으로 연장하는 비트라인을 포함할 수 있다. 이를 통해 메모리(1410)의 집적도 증가가 가능하면서도, 스위칭 특성이 향상될 수 있고 공정 난이도가 감소할 수 있다. 결과적으로 메모리 시스템(1400)의 집적도 증가, 특성 향상 및 공정 난이도 감소가 가능하다. 더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환될 수 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 버퍼 메모리(1440)는 제2 방향으로 연장하는 복수의 라인 패턴 및 상기 라인 패턴으로부터 수직 방향으로 돌출되고 상기 제2 방향 및 상기 제2 방향과 교차하는 제1 방향으로 배열되는 복수의 기둥 패턴을 포함하는 기판, 상기 라인 패턴 사이에 매립되어 자신의 양측에 배치된 상기 라인 패턴과 연결되면서 상기 제2 방향으로 연장하는 소스라인, 상기 제1 방향으로 배열되는 상기 기둥 패턴의 측벽과 접하면서 상기 제1 방향으로 연장하는 워드라인, 상기 기둥 패턴 상에 배치되고, 상기 제1 방향으로 배열되는 상기 기둥 패턴과 연결되도록 상기 제1 방향으로 연장하는 인터커넥션 라인, 상기 인터커넥션 라인 상에 배치되고, 상기 제1 방향에서 인접하는 상기 기둥 패턴 사이에 위치하는 가변 저항 소자, 및 상기 가변 저항 소자 상에 배치되고, 상기 제2 방향으로 배열되는 상기 가변 저항 소자와 연결되도록 상기 제2 방향으로 연장하는 비트라인을 포함할 수 있다. 이를 통해 버퍼 메모리(1440)의 집적도 증가가 가능하면서도, 스위칭 특성이 향상될 수 있고 공정 난이도가 감소할 수 있다. 결과적으로 메모리 시스템(1400)의 집적도 증가, 특성 향상 및 공정 난이도 감소가 가능하다. 더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 기판 110: 제1 절연막 패턴
120: 소스라인 140: 워드라인
160: 인터커넥션 라인 170: 가변 저항 소자
190: 비트라인

Claims (18)

  1. 제2 방향으로 연장하는 복수의 라인 패턴 및 상기 라인 패턴으로부터 수직 방향으로 돌출되고 상기 제2 방향 및 상기 제2 방향과 교차하는 제1 방향으로 배열되는 복수의 기둥 패턴을 포함하는 기판;
    상기 라인 패턴 사이에 매립되어 자신의 양측에 배치된 상기 라인 패턴과 연결되면서 상기 제2 방향으로 연장하는 소스라인;
    상기 제1 방향으로 배열되는 상기 기둥 패턴의 측벽과 접하면서 상기 제1 방향으로 연장하는 워드라인;
    상기 기둥 패턴 상에 배치되고, 상기 제1 방향으로 배열되는 상기 기둥 패턴과 연결되도록 상기 제1 방향으로 연장하는 인터커넥션 라인;
    상기 인터커넥션 라인 상에 배치되고, 상기 제1 방향에서 인접하는 상기 기둥 패턴 사이에 위치하는 가변 저항 소자; 및
    상기 가변 저항 소자 상에 배치되고, 상기 제2 방향으로 배열되는 상기 가변 저항 소자와 연결되도록 상기 제2 방향으로 연장하는 비트라인을 포함하고,
    상기 인터커넥션 라인은, 상기 제1 방향으로 배열되는 상기 기둥 패턴들의 상면을 서로 연결시키면서, 상기 제1 방향으로 배열되는 상기 가변 저항 소자들의 하면을 서로 연결시키는
    반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 라인 패턴의 양측벽의 일부를 노출시키는 개구부를 갖는 제1 절연막 패턴을 더 포함하고,
    상기 소스라인은, 상기 개구부를 통하여 상기 라인 패턴과 연결되는
    반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 라인 패턴의 양측벽의 일부 및 상기 양측벽의 일부 사이에 위치하는 상기 기판을 노출시키는 개구부를 갖는 제1 절연막 패턴을 더 포함하고,
    상기 소스라인은, 상기 개구부를 통하여 상기 라인 패턴과 연결되는
    반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 워드라인의 하면은, 상기 소스라인의 상면보다 위에 위치하고,
    상기 워드라인의 상면은, 상기 기둥 패턴의 상면보다 아래에 위치하는
    반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 가변 저항 소자는,
    금속 산화물, 상변화 물질, 강유전 물질 또는 강자성 물질을 포함하는
    반도체 장치.
  6. 제1 항에 있어서,
    하나의 상기 기둥 패턴 및 이와 접하는 상기 워드라인이 하나의 트랜지스터를 형성하고,
    상기 가변 저항 소자 각각은, 상기 제1 방향에서 상기 가변 저항 소자의 양측에 위치하는 두 개의 상기 트랜지스터에 의해 구동되는
    반도체 장치.
  7. 제1 방향으로 연장하는 복수의 워드라인 및 인터커넥션 라인의 쌍;
    상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 소스라인 및 비트라인의 쌍;
    상기 워드라인 및 인터커넥션 라인의 쌍과 상기 소스라인이 교차하는 영역마다 배치되고, 일단은 상기 소스라인에 연결되고 타단은 상기 인터커넥션 라인에 연결되고 게이트는 상기 워드라인에 연결되는 트랜지스터; 및
    상기 비트라인 및 상기 인터커넥션 라인이 교차하는 영역마다 배치되고, 일단은 상기 인터커넥션 라인에 연결되고 타단은 상기 비트라인에 연결되는 가변 저항 소자를 포함하고,
    상기 비트라인에 의해 상기 제2 방향으로 배열되는 상기 가변 저항 소자의 일단이 서로 연결되고, 상기 인터커넥션 라인에 의해 상기 제1 방향으로 배열되는 상기 가변 저항 소자의 타단이 서로 연결되는
    반도체 장치.
  8. 제7 항에 있어서,
    상기 가변 저항 소자 각각은, 상기 제1 방향에서 상기 가변 저항 소자의 양측에 위치하는 두 개의 상기 트랜지스터에 의해 구동되는
    반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    기판을 선택적으로 식각하여 제2 방향으로 연장하는 복수의 라인 패턴을 형성하는 단계;
    상기 라인 패턴 사이의 공간 일부에 매립되고, 자신의 양측에 배치된 상기 라인 패턴과 연결되면서 상기 제2 방향으로 연장하는 소스라인을 형성하는 단계;
    상기 라인 패턴의 상부를 선택적으로 식각하여 상기 제2 방향 및 상기 제2 방향과 교차하는 제1 방향으로 배열되는 복수의 기둥 패턴을 형성하는 단계;
    상기 제1 방향으로 배열되는 상기 기둥 패턴의 측벽과 접하면서 상기 제1 방향으로 연장하는 워드라인을 형성하는 단계;
    상기 기둥 패턴 상에 제1 방향으로 배열되는 상기 기둥 패턴과 연결되도록 상기 제1 방향으로 연장하는 인터커넥션 라인을 형성하는 단계;
    상기 인터커넥션 라인 상에 상기 제1 방향에서 인접하는 상기 기둥 패턴 사이에 위치하는 가변 저항 소자를 형성하는 단계; 및
    상기 가변 저항 소자 상에 상기 제2 방향으로 배열되는 상기 가변 저항 소자와 연결되도록 상기 제2 방향으로 연장하는 비트라인을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9 항에 있어서,
    상기 소스라인 형성 단계 전에,
    상기 라인 패턴의 양측벽의 일부를 노출시키는 개구부를 갖는 제1 절연막 패턴을 형성하는 단계를 더 포함하고,
    상기 소스라인은, 상기 개구부를 통하여 상기 라인 패턴과 연결되는
    반도체 장치의 제조 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제9 항에 있어서,
    상기 소스라인 형성 단계 전에,
    상기 라인 패턴의 양측벽의 일부 및 상기 양측벽의 일부 사이에 위치하는 상기 기판을 노출시키는 개구부를 갖는 제1 절연막 패턴을 형성하는 단계를 더 포함하고,
    상기 소스라인은, 상기 개구부를 통하여 상기 라인 패턴과 연결되는
    반도체 장치의 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제9 항에 있어서,
    상기 기둥 패턴을 형성하는 단계는,
    상기 소스라인이 드러나지 않는 깊이로 상기 라인 패턴의 상부를 선택적으로 식각하는 단계를 포함하는
    반도체 장치의 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제9 항에 있어서,
    상기 워드라인 형성 단계는,
    상기 워드라인이 상기 기둥 패턴 상면보다 하향되도록 수행되는
    반도체 장치의 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고,
    상기 기억부는,
    제2 방향으로 연장하는 복수의 라인 패턴 및 상기 라인 패턴으로부터 수직 방향으로 돌출되고 상기 제2 방향 및 상기 제2 방향과 교차하는 제1 방향으로 배열되는 복수의 기둥 패턴을 포함하는 기판;
    상기 라인 패턴 사이에 매립되어 자신의 양측에 배치된 상기 라인 패턴과 연결되면서 상기 제2 방향으로 연장하는 소스라인;
    상기 제1 방향으로 배열되는 상기 기둥 패턴의 측벽과 접하면서 상기 제1 방향으로 연장하는 워드라인;
    상기 기둥 패턴 상에 배치되고, 상기 제1 방향으로 배열되는 상기 기둥 패턴과 연결되도록 상기 제1 방향으로 연장하는 인터커넥션 라인;
    상기 인터커넥션 라인 상에 배치되고, 상기 제1 방향에서 인접하는 상기 기둥 패턴 사이에 위치하는 가변 저항 소자; 및
    상기 가변 저항 소자 상에 배치되고, 상기 제2 방향으로 배열되는 상기 가변 저항 소자와 연결되도록 상기 제2 방향으로 연장하는 비트라인을 포함하는
    마이크로프로세서.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 캐시 메모리부는,
    제2 방향으로 연장하는 복수의 라인 패턴 및 상기 라인 패턴으로부터 수직 방향으로 돌출되고 상기 제2 방향 및 상기 제2 방향과 교차하는 제1 방향으로 배열되는 복수의 기둥 패턴을 포함하는 기판;
    상기 라인 패턴 사이에 매립되어 자신의 양측에 배치된 상기 라인 패턴과 연결되면서 상기 제2 방향으로 연장하는 소스라인;
    상기 제1 방향으로 배열되는 상기 기둥 패턴의 측벽과 접하면서 상기 제1 방향으로 연장하는 워드라인;
    상기 기둥 패턴 상에 배치되고, 상기 제1 방향으로 배열되는 상기 기둥 패턴과 연결되도록 상기 제1 방향으로 연장하는 인터커넥션 라인;
    상기 인터커넥션 라인 상에 배치되고, 상기 제1 방향에서 인접하는 상기 기둥 패턴 사이에 위치하는 가변 저항 소자; 및
    상기 가변 저항 소자 상에 배치되고, 상기 제2 방향으로 배열되는 상기 가변 저항 소자와 연결되도록 상기 제2 방향으로 연장하는 비트라인을 포함하는
    프로세서.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 보조기억장치 및 상기 주기억장치 중 하나 이상은,
    제2 방향으로 연장하는 복수의 라인 패턴 및 상기 라인 패턴으로부터 수직 방향으로 돌출되고 상기 제2 방향 및 상기 제2 방향과 교차하는 제1 방향으로 배열되는 복수의 기둥 패턴을 포함하는 기판;
    상기 라인 패턴 사이에 매립되어 자신의 양측에 배치된 상기 라인 패턴과 연결되면서 상기 제2 방향으로 연장하는 소스라인;
    상기 제1 방향으로 배열되는 상기 기둥 패턴의 측벽과 접하면서 상기 제1 방향으로 연장하는 워드라인;
    상기 기둥 패턴 상에 배치되고, 상기 제1 방향으로 배열되는 상기 기둥 패턴과 연결되도록 상기 제1 방향으로 연장하는 인터커넥션 라인;
    상기 인터커넥션 라인 상에 배치되고, 상기 제1 방향에서 인접하는 상기 기둥 패턴 사이에 위치하는 가변 저항 소자; 및
    상기 가변 저항 소자 상에 배치되고, 상기 제2 방향으로 배열되는 상기 가변 저항 소자와 연결되도록 상기 제2 방향으로 연장하는 비트라인을 포함하는
    시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은,
    제2 방향으로 연장하는 복수의 라인 패턴 및 상기 라인 패턴으로부터 수직 방향으로 돌출되고 상기 제2 방향 및 상기 제2 방향과 교차하는 제1 방향으로 배열되는 복수의 기둥 패턴을 포함하는 기판;
    상기 라인 패턴 사이에 매립되어 자신의 양측에 배치된 상기 라인 패턴과 연결되면서 상기 제2 방향으로 연장하는 소스라인;
    상기 제1 방향으로 배열되는 상기 기둥 패턴의 측벽과 접하면서 상기 제1 방향으로 연장하는 워드라인;
    상기 기둥 패턴 상에 배치되고, 상기 제1 방향으로 배열되는 상기 기둥 패턴과 연결되도록 상기 제1 방향으로 연장하는 인터커넥션 라인;
    상기 인터커넥션 라인 상에 배치되고, 상기 제1 방향에서 인접하는 상기 기둥 패턴 사이에 위치하는 가변 저항 소자; 및
    상기 가변 저항 소자 상에 배치되고, 상기 제2 방향으로 배열되는 상기 가변 저항 소자와 연결되도록 상기 제2 방향으로 연장하는 비트라인을 포함하는
    데이터 저장 시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 메모리 및 상기 버퍼 메모리 중 하나 이상은,
    제2 방향으로 연장하는 복수의 라인 패턴 및 상기 라인 패턴으로부터 수직 방향으로 돌출되고 상기 제2 방향 및 상기 제2 방향과 교차하는 제1 방향으로 배열되는 복수의 기둥 패턴을 포함하는 기판;
    상기 라인 패턴 사이에 매립되어 자신의 양측에 배치된 상기 라인 패턴과 연결되면서 상기 제2 방향으로 연장하는 소스라인;
    상기 제1 방향으로 배열되는 상기 기둥 패턴의 측벽과 접하면서 상기 제1 방향으로 연장하는 워드라인;
    상기 기둥 패턴 상에 배치되고, 상기 제1 방향으로 배열되는 상기 기둥 패턴과 연결되도록 상기 제1 방향으로 연장하는 인터커넥션 라인;
    상기 인터커넥션 라인 상에 배치되고, 상기 제1 방향에서 인접하는 상기 기둥 패턴 사이에 위치하는 가변 저항 소자; 및
    상기 가변 저항 소자 상에 배치되고, 상기 제2 방향으로 배열되는 상기 가변 저항 소자와 연결되도록 상기 제2 방향으로 연장하는 비트라인을 포함하는
    메모리 시스템.
KR1020130032824A 2013-03-27 2013-03-27 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 KR101994309B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130032824A KR101994309B1 (ko) 2013-03-27 2013-03-27 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
US14/213,424 US9443581B2 (en) 2013-03-27 2014-03-14 Electronic device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130032824A KR101994309B1 (ko) 2013-03-27 2013-03-27 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템

Publications (2)

Publication Number Publication Date
KR20140117902A KR20140117902A (ko) 2014-10-08
KR101994309B1 true KR101994309B1 (ko) 2019-09-30

Family

ID=51620709

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130032824A KR101994309B1 (ko) 2013-03-27 2013-03-27 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템

Country Status (2)

Country Link
US (1) US9443581B2 (ko)
KR (1) KR101994309B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10483321B2 (en) 2015-06-02 2019-11-19 Intel Corporation High density memory architecture using back side metal layers
SG11201901210UA (en) * 2016-08-31 2019-03-28 Micron Technology Inc Ferroelectric memory cells
KR102188490B1 (ko) 2016-08-31 2020-12-09 마이크론 테크놀로지, 인크. 강유전체 메모리를 포함하며 강유전체 메모리에 액세스하기 위한 장치 및 방법
CN109690680B (zh) 2016-08-31 2023-07-21 美光科技公司 包含二晶体管一电容器的存储器及用于存取所述存储器的设备与方法
EP3507805A4 (en) 2016-08-31 2020-06-03 Micron Technology, Inc. Apparatuses and methods including ferroelectric memory and for operating ferroelectric memory
US10650621B1 (en) 2016-09-13 2020-05-12 Iocurrents, Inc. Interfacing with a vehicular controller area network
KR20180134124A (ko) * 2017-06-08 2018-12-18 에스케이하이닉스 주식회사 강유전성 메모리 소자
US10867675B2 (en) 2017-07-13 2020-12-15 Micron Technology, Inc. Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells
KR102712682B1 (ko) * 2019-05-17 2024-10-04 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 제조 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5929477A (en) * 1997-01-22 1999-07-27 International Business Machines Corporation Self-aligned diffused source vertical transistors with stack capacitors in a 4F-square memory cell array
US6282116B1 (en) 2000-06-26 2001-08-28 Infineon Technologies North America Corp. Dynamic random access memory
KR100640641B1 (ko) * 2004-10-26 2006-10-31 삼성전자주식회사 적층된 메모리 셀을 구비하는 반도체 메모리 장치 및적층된 메모리 셀의 형성 방법
KR101004506B1 (ko) * 2008-09-09 2010-12-31 주식회사 하이닉스반도체 공통 소스라인을 갖는 수직 자기형 비휘발성 메모리 장치 및 그 제조 방법
KR101669261B1 (ko) 2010-06-14 2016-10-25 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조 방법
KR101172272B1 (ko) * 2010-12-30 2012-08-09 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체장치 제조 방법
US9099177B2 (en) * 2011-06-10 2015-08-04 Hitachi, Ltd. Semiconductor storage device
US20150263068A1 (en) * 2014-03-13 2015-09-17 Kabushiki Kaisha Toshiba Variable resistance memory and the method of controlling the same

Also Published As

Publication number Publication date
US9443581B2 (en) 2016-09-13
KR20140117902A (ko) 2014-10-08
US20140293677A1 (en) 2014-10-02

Similar Documents

Publication Publication Date Title
KR101994309B1 (ko) 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR102053926B1 (ko) 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR102454877B1 (ko) 전자 장치 및 그 제조 방법
KR102079599B1 (ko) 전자 장치 및 그 제조 방법
KR102075032B1 (ko) 전자 장치 및 그 제조 방법
KR102019375B1 (ko) 반도체 장치 및 그 제조방법, 그리고 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
US9570511B2 (en) Electronic device having buried gate and method for fabricating the same
US9520187B2 (en) Electric device having wire contacts coupled to stack structures with variable resistance elements
KR20140109032A (ko) 반도체 장치 및 그 제조방법, 상기 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템 데이터 저장 시스템 및 메모리 시스템
KR20140142887A (ko) 3차원 반도체 장치 및 그 제조방법
KR102092772B1 (ko) 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR102043734B1 (ko) 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
CN104766874A (zh) 电子器件及其制造方法
KR20150027976A (ko) 3차원 반도체 장치 및 그 제조방법
US9153579B2 (en) Semiconductor device having extended buried gate
KR102067165B1 (ko) 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR102087744B1 (ko) 전자장치 및 그 제조방법
KR102716773B1 (ko) 전자 장치 및 그 형성 방법
KR102679942B1 (ko) 전자 장치 및 그 제조 방법
KR20160073792A (ko) 전자 장치 및 그 제조 방법
KR20150012837A (ko) 3차원 수평 채널을 갖는 반도체 장치 및 그 제조방법
US9105840B2 (en) Electronic device and method for fabricating the same
KR20170096371A (ko) 트랜지스터를 포함하는 전자 장치 및 그 제조 방법
KR20160023338A (ko) 전자 장치
US9257487B2 (en) Three dimensional semiconductor integrated circuit having gate pick-up line and method of manufacturing the same

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20130327

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20171123

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20130327

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20181119

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20190521

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20190624

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20190625

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20220525

Start annual number: 4

End annual number: 4