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KR101978061B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

반도체 디바이스 및 그 제조 방법 Download PDF

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KR101978061B1
KR101978061B1 KR1020170140019A KR20170140019A KR101978061B1 KR 101978061 B1 KR101978061 B1 KR 101978061B1 KR 1020170140019 A KR1020170140019 A KR 1020170140019A KR 20170140019 A KR20170140019 A KR 20170140019A KR 101978061 B1 KR101978061 B1 KR 101978061B1
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친-웬 찬
치-렌 시에
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스를 제조하는 방법에서, 반도체 디바이스는 메모리 셀 영역 내에 형성되는 비휘발성 메모리, 및 메모리 셀 영역을 둘러싸는 링 구조물 영역을 포함한다. 방법에서, 링 구조물 영역 내에 기판의 돌출부가 형성된다. 돌출부는 격리 절연층으로부터 돌출된다. 하이 k 유전체막이 형성되어, 돌출부 및 격리 절연층을 커버한다. 하이 k 유전체막 위에 폴리실리콘막이 형성된다. 폴리실리콘막 및 하이 k 유전체막이 패터닝된다. 패터닝된 폴리실리콘막 및 하이 k 유전체막 위에 절연층들이 형성되어, 패터닝된 하이 k 유전체막을 시일링한다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 출원은 2016년 12월 28일에 출원된 미국 특허 가출원 제 62/439,739 호를 우선권으로 주장하며, 이 가출원의 전체 개시는 참조로서 본원에 포함된다.
본 개시는 반도체 집적 회로들, 보다 구체적으로 비휘발성 메모리 셀들 및 주변 디바이스들을 포함하는 반도체 디바이스들 및 그 제조 프로세스들에 관한 것이다.
반도체 산업이 보다 높은 디바이스 밀도, 보다 높은 성능, 및 보다 낮은 비용을 추구하기 위해 나노미터 기술 프로세스 노드들로 진보해옴에 따라, 리소그래피 동작들의 관점에서 기저층의 평탄도(flatness)를 제어하는 것에 대한 도전과제들이 존재해왔다. 비휘발성 메모리(non-volatile memory; NVM) 셀들을 이용하는 플래시 메모리는, 스마트 카드 및 자동화 응용들을 위해 지속적으로 스케일 다운되어 왔고 진보된 CMOS 로직 집적 회로(integrated circuit; IC)들 내에 임베딩된다. 특히, NVM 셀들에 대한 제조 프로세스들 및 주변 로직 회로들에 대한 제조 프로세스들의 통합이 보다 복잡하고 중요해지고 있다.
본 개시는 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들이 축척대로 도시되지 않았으며 단지 예시 목적들을 위해서만 사용된다는 점이 강조된다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a는 본 개시의 실시예들에 따른 반도체 디바이스의 순차적 제조 프로세스의 일 스테이지를 예시하는 평면도(레이아웃)를 도시하고 도 1b는 단면도를 도시한다.
도 2는 본 개시의 실시예들에 따른 반도체 디바이스의 순차적 제조 프로세스의 일 스테이지를 예시하는 단면도를 도시한다.
도 3은 본 개시의 실시예들에 따른 반도체 디바이스의 순차적 제조 프로세스의 일 스테이지를 예시하는 단면도를 도시한다.
도 4는 본 개시의 실시예들에 따른 반도체 디바이스의 순차적 제조 프로세스의 일 스테이지를 예시하는 단면도를 도시한다.
도 5는 본 개시의 실시예들에 따른 반도체 디바이스의 순차적 제조 프로세스의 일 스테이지를 예시하는 단면도를 도시한다.
도 6은 본 개시의 실시예들에 따른 반도체 디바이스의 순차적 제조 프로세스의 일 스테이지를 예시하는 단면도를 도시한다.
도 7은 본 개시의 실시예들에 따른 반도체 디바이스의 순차적 제조 프로세스의 일 스테이지를 예시하는 단면도를 도시한다.
도 8은 본 개시의 몇몇 실시예들에 따른 메모리 셀 영역을 예시하는 확대 단면도를 도시한다.
도 9는 본 개시의 실시예들에 따른 반도체 디바이스의 순차적 제조 프로세스의 일 스테이지를 예시하는 단면도를 도시한다.
도 10은 본 개시의 실시예들에 따른 반도체 디바이스의 순차적 제조 프로세스의 일 스테이지를 예시하는 단면도를 도시한다.
도 11a는 본 개시의 실시예들에 따른 반도체 디바이스의 순차적 제조 프로세스의 일 스테이지를 예시하는 평면도(레이아웃)를 도시하고 도 11b는 단면도를 도시한다.
도 12는 본 개시의 실시예들에 따른 반도체 디바이스의 순차적 제조 프로세스의 일 스테이지를 예시하는 단면도를 도시한다.
도 13은 본 개시의 실시예들에 따른 반도체 디바이스의 순차적 제조 프로세스의 일 스테이지를 예시하는 단면도를 도시한다.
도 14는 본 개시의 실시예들에 따른 링 구조물 영역을 예시하는 확대 단면도를 도시한다.
도 15는 본 개시의 다른 실시예들에 따른 반도체 디바이스의 순차적 제조 프로세스의 일 스테이지를 예시하는 평면도(레이아웃)를 도시한다.
도 16은 본 개시의 다른 실시예들에 따른 링 구조물 영역을 예시하는 단면도를 도시한다.
도 17은 본 개시의 다른 실시예들에 따른 확대 단면도를 도시한다.
도 18은 본 개시의 다른 실시예들에 따른 링 구조물 영역을 예시하는 단면도를 도시한다.
도 19는 본 개시의 다른 실시예들에 따른 확대 단면도를 도시한다.
도 20은 본 개시의 다른 실시예들에 따른 링 구조물 영역을 예시하는 단면도를 도시한다.
도 21은 본 개시의 다른 실시예들에 따른 확대 단면도를 도시한다.
다음의 개시가 본 개시의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다는 점이 이해될 것이다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 실시예들 또는 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적으로 의도된 것은 아니다. 예를 들어, 엘리먼트들의 치수들은 개시되는 범위 또는 값들에 한정되는 것은 아니고, 프로세스 조건들 및/또는 디바이스의 희망하는 특성들에 의존할 수 있다. 또한, 다음의 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제 1 및 제 2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제 1 및 제 2 피처들에 개재되어 형성될 수 있는 실시예들을 포함할 수 있다. 다양한 피처들은 단순화 및 명확성을 위해 상이한 축척들로 임의적으로 도시될 수 있다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어는 도면에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향을 망라하도록 의도된 것이다. 디바이스는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다. 추가적으로, 용어 “제조되는”은 “포함하는” 또는 “구성하는” 중 어느 하나를 의미할 수 있다.
본 실시예에서, 반도체 디바이스는 비휘발성 메모리(NVM) 셀들 및 주변 디바이스들(예를 들어, 로직 회로들)을 포함한다. NVM 셀들은 일반적으로 폴리실리콘층들과 같은 복수의 층들이 적층되는 적층 구조물을 사용하는 반면, 주변 디바이스들은 일반적으로 단일 폴리실리콘층을 갖는 전계 효과 트랜지스터(field effect transistors; FET)들을 포함한다. 본 개시의 다양한 실시예들에서, 활성 영역(확산 영역)으로 제조되는 링 구조물(가드 링)이 적어도 NVM 영역에 제공된다.
도 1a는 본 개시의 몇몇 실시예들에 따른 반도체 디바이스의 순차적 제조 프로세스의 일 스테이지를 예시하는 평면도(레이아웃)를 도시하고 도 1b는 단면도를 도시한다. 도 1b는 본 출원의 몇몇 실시예들에 따른 반도체 제조 프로세스의 일 스테이지를 예시하는 도 1a의 라인(X1-X1)을 따르는 단면도를 도시한다. 도 2는 도 1a의 영역(A1) 내의 라인(X1-X1)을 따르는 단면도를 도시한다. 유사하게, 도 3 내지 도 7, 도 9, 도 10, 도 11b, 도 12 및 도 13은 도 1a의 영역(A1) 내의 라인(X1-X1)에 대응하는 단면도들이다. 몇몇 실시예들에서, 도 1a에 도시된 바와 같이, MR로 라벨링된 NVM 링 구조물은 NVM 셀 영역(MA)을 둘러싸고 주변 링 구조물(LR) 영역은 주변 로직 회로 영역(LA)을 둘러싼다.
몇몇 실시예들에서, NVM 셀들 및 주변 디바이스들(예를 들어, 트랜지스터들)을 제조하기 전에, NVM 셀 영역 내의 기판이 에칭되어 NVM 셀 영역과 주변 디바이스 영역 사이에 “단차부(step)”를 만든다. 달리 단차부가 형성되지 않으면 단차부 높이는 층간 유전체(interlayer dielectric; ILD)층이 형성될 때의 높이 차이에 대응한다. 다음의 실시예들에서, 단차부 높이는 단순화를 위해 예시되지 않는다.
도 1a 및 도 1b에 도시된 바와 같이, 기판(10) 상에 패드 산화물층(12)이 형성되고 또한 패드 산화물층(12) 상에 질화물층(14)이 형성된다. 실시예에서, 기판(10)은 실리콘을 포함한다. 기판(10)은, 예를 들어 약 1 × 1015 cm-3 내지 약 5 × 1015 cm-3 범위 내에 있는 불순물 농도를 갖는 p형(p-type) 실리콘 기판이다. 다른 실시예들에서, 기판은 약 1 × 1015 cm-3 내지 약 5 × 1015 cm-3 범위 내에 있는 불순물 농도를 갖는 n형(n-type) 실리콘 기판을 포함한다.
대안적으로, 기판(10)은 게르마늄과 같은 다른 원소(elementary) 반도체; SiC 및 SiGe과 같은 IV-IV족 화합물 반도체들, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP과 같은 III-V족 화합물 반도체들을 포함하는 화합물 반도체; 또는 이들의 조합들을 포함할 수 있다. 실시예에서, 기판(10)은 SOI(silicon-on insulator) 기판의 실리콘층을 포함한다. 비정질(amorphous) Si 또는 비정질 SiC와 같은 비정질 기판들, 또는 실리콘 산화물과 같은 절연 재료가 또한 기판(10)으로서 사용될 수 있다. 기판(10)은 불순물들(예를 들어, p형 또는 n형 도전형)로 적절히 도핑된 다양한 영역들을 포함할 수 있다.
패드 산화물층(12)은 열적으로(thermally) 성장된 실리콘 산화물을 포함하고, 질화물층(14)은 실리콘 질화물(silicon nitride; SiN)을 포함한다. 실리콘 산화물 및 실리콘 질화물은 노(furnace) 또는 화학적 기상 증착(chemical vapor deposition; CVD), 또는 다른 적절한 막 형성 동작들을 사용함으로써 형성될 수 있다. 몇몇 실시예들에서 패드 산화물층(12)의 두께는 약 5 nm 내지 약 20 nm 범위 내에 있고, 질화물층(14)의 두께는 약 50 nm 내지 약 100 nm 범위 내에 있다.
패터닝 동작을 사용함으로써, 패드 산화물층(12) 및 질화물층(14)이 마스크 패턴으로 패터닝된다. 마스크 패턴을 에칭 마스크로서 사용함으로써, 기판(10)이 트렌치 에칭되고, 이어서 트렌치 내에 절연 재료가 형성되어, 격리 절연층들(얕은 트렌치 격리부)(15)(예를 들어, 15A, 15B 및 15C)을 형성한다. 격리 절연층(15)에 대한 절연 재료는, 예를 들어 LPCVD(low pressure chemical vapor deposition), 플라즈마 CVD 또는 유동가능(flowable) CVD에 의해 형성되는 실리콘 이산화물로 제조된다. 유동가능 CVD에서, 실리콘 산화물 대신 유동가능 유전체 재료들이 퇴적된다. 유동가능 유전체 재료들은 그들의 명칭이 암시하듯이, 퇴적 동안 높은 애스펙트비(aspect ratio)로 갭들 또는 공간들을 채우기 위해 “유동”할 수 있다. 보통, 퇴적되는 막이 유동하도록 실리콘 함유 프리커서들에 다양한 화학물들이 추가된다. 몇몇 실시예들에서, 질소 하이드라이드 본드(nitrogen hydride bond)들이 추가된다. 유동가능 유전체 프리커서들, 특히 유동가능 실리콘 산화물 프리커서들의 예시들은, 실리케이트, 실록산, MSQ(methyl silsesquioxane), HSQ(hydrogen silsesquioxane), MSQ/HSQ, TCPS(perhydrosilazane), PSZ(perhydro-polysilazane), TEOS(tetraethyl orthosilicate), 또는 TSA(trisilylamine)와 같은 실릴 아민(silyl-amine)을 포함한다. 이들 유동가능 실리콘 산화물 재료들은 다수의 동작 프로세스에서 형성된다. 유동가능 막이 퇴적된 후 경화되고 이어서 원치않는 엘리먼트(들)를 제거하기 위해 어닐링되어 실리콘 산화물을 형성한다. 원치않는 엘리먼트(들)가 제거될 때, 유동가능 막은 고밀도화되고 수축된다. 몇몇 실시예들에서, 다수의 어닐링 프로세스들이 수행된다. 유동가능 막은 한 번 이상 경화되고 어닐링된다. 격리 절연층(15)은 SOG, SiO, SiON, SiOCN 또는 불소 도핑된 실리케이트 글래스(fluorine-doped silicate glass; FSG)일 수 있다. 격리 절연층(15)은 붕소 및/또는 인으로 도핑될 수 있다. 또한, 화학적 기계적 폴리싱(chemical mechanical polishing; CMP) 방법과 같은 평탄화 동작이 수행되어, 도 1a 및 도 1b에 도시된 바와 같이 질화물층(14)을 노출시킨다.
도 1a에 도시된 바와 같이, 프레임 형상 질화물층들(14)이 메모리 셀 영역(MA) 및 로직 회로 영역(LA)을 각각 둘러싼다. 메모리 셀 링 구조물(MR)의 폭(W1)은 몇몇 실시예들에서 약 20 nm 내지 약 1000 nm 범위 내에 있다. 로직 영역 링 구조물(LR)의 폭(W2)은 몇몇 실시예들에서 약 20 nm 내지 약 1000 nm 범위 내에 있다. 격리 절연층(15A)의 거리(S1)(메모리 셀 링 구조물과 메모리 셀 영역 사이의 거리)는 몇몇 실시예들에서 약 50 nm 내지 10000 nm 범위 내에 있다. 격리 절연층(15B)의 거리(S2)[메모리 셀 링 구조물(MA)과 로직 영역 링 구조물(LR) 사이의 거리]는 몇몇 실시예들에서 약 50 nm 내지 10000 nm 범위 내에 있다. 격리 절연층(15C)의 거리(S3)[로직 영역 링 구조물(LR)과 로직 회로 영역(LA) 사이의 거리]는 몇몇 실시예들에서 약 20 nm 내지 10000 nm 범위 내에 있다.
이어서, 도 3에 도시된 바와 같이, 메모리 셀 영역(MA)을 노출시키기 위해 리소그래피 및 에칭 동작들에 의해 하드 마스크층(40)이 형성되고 패터닝된다. 하드 마스크층(40)은, 예를 들어 SiN, SiO2, SiON, SiOC, SiC, 또는 임의의 다른 적절한 재료로 제조된다.
또한, 도 4에 도시된 바와 같이, 제 1 유전체층(21) 및 제 1 폴리실리콘층(50)이 형성된다. 제 1 유전체층(21)은 NVM에 대한 터널 산화물층으로서 이용되고 실리콘 산화물로 제조된다. 제 1 유전체층(21)의 두께는 몇몇 실시예들에서 약 1 nm 내지 약 50 nm 범위 내에 있다. 제 1 유전체층(21)은 열 산화(thermal oxidation) 또는 CVD에 의해 형성될 수 있다.
제 1 폴리실리콘층(50)은 CVD에 의해 형성될 수 있다. 퇴적된 제 1 폴리실리콘층(50)의 두께는 몇몇 실시예들에서 약 10 nm 내지 약 300 nm 범위 내에 있다. 이어서, 몇몇 실시예들에서 화학적 기계적 폴리싱(CMP) 방법 또는 에치백(etch-back) 방법과 같은 평탄화 동작에 의해 제 1 폴리실리콘층(50)의 두께가 감소된다. 평탄화 동작 후에, 제 1 폴리실리콘층(50)의 두께는 몇몇 실시예들에서 약 10 nm 내지 약 200 nm 범위 내에 있다. 제 1 폴리실리콘층(50)은 불순물들로 적절하게 도핑되고 NVM 셀들의 플로팅 게이트들용으로 이용된다. 제 1 폴리실리콘층(50)은 비정질 실리콘층으로 대체될 수 있다.
제 1 폴리실리콘층(50)의 블랭킷(blanket)층이 형성된 후에, 도 5에 도시된 바와 같이 화학적 기계적 폴리싱(CMP)과 같은 평탄화 동작이 수행된다. CMP 동작에 의해, 도 5에 도시된 바와 같이 주변 로직 회로 영역 내의 제 1 폴리실리콘층(50)이 제거되고, 링 구조물 영역들에서는, NVM 셀과 주변 로직 회로 영역 사이의 단차부로 인해 하드 마스크층(40)의 두께가 메모리 셀 영역을 향해 점점 감소된다.
이어서, 에치백 동작이 수행된다. 에치백 동작에 의해, 메모리 셀 영역 내의 제 1 폴리실리콘층(50)의 두께가 더 감소된다. 도 6에 도시된 바와 같이, 에치백 동작 후 제 1 폴리실리콘층(50)의 두께(D1)는 몇몇 실시예들에서 약 10 nm 내지 약 100 nm 범위 내에 있다.
또한, HF 딥핑(dipping) 동작과 같은 습식 에칙 동작을 사용함으로써, 도 6에 도시된 바와 같이 격리 절연층(15A)의 두께가 감소된다. 기판(10)의 상면으로부터 측정된 격리 절연층(15A)의 에칭(D2)의 양은 몇몇 실시예들에서 약 5 nm 내지 약 20 nm 범위 내에 있다. 격리 절연층들(15B 및 15C)이 하드 마스크층(40)에 의해 커버된다는 점에 유념한다.
이어서, 도 7에 도시된 바와 같이 NVM 셀 구조물(CS)이 형성된다. 도 8은 본 개시의 몇몇 실시예들에 따른 NVM 셀 구조물을 예시하는 확대 단면도를 도시한다.
NVM 셀 구조물(CS)을 형성하기 전에, 메모리 셀 영역(예를 들어, 주변 로직 회로 영역) 이외의 영역이 SiN과 같은 보호층에 의해 커버된다. 적절한 패터닝 동작들에 의해 제 1 폴리실리콘층(50)이 패터닝되어, 플로팅 게이트(floating gate; FG) 패턴(FG 패턴)들(FG)을 형성한다. 몇몇 실시예들에서, FG 패턴(FG)의 폭은 약 20 nm 내지 약 500 nm 범위 내에 있고, FG 패턴(FG)의 두께는 약 20 nm 내지 약 500 nm 범위 내에 있다.
FG 패턴(FG)이 형성된 후, FG 패턴(FG) 위에 제 1 절연층 스택(52), [제어 게이트(control gate; CG)용] 제 2 폴리실리콘층(54) 및 하드 마스크용 제 2 절연층(56)의 적층된 층이 형성된다. 몇몇 실시예들에서, 제 1 절연층 스택(52)은 실리콘 산화물층 및 실리콘 질화물층 중 하나 이상을 포함한다. 제 1 절연층 스택(52)은 몇몇 실시예들에서 약 2 nm 내지 50 nm, 약 2 nm 내지 90 nm 및 약 2 nm 내지 50 nm의 두께들을 각각 갖는 실리콘 산화물-실리콘 질화물-실리콘 산화물(silicon oxide-silicon nitride-silicon oxide; ONO) 구조물을 포함할 수 있다. 제 2 폴리실리콘층(54)의 두께는 몇몇 실시예들에서 약 10 nm 내지 약 200 nm 범위 내에 있다.
제 2 절연층(56)은 몇몇 실시예들에서 약 10 nm 내지 약 500 nm의 두께를 갖는 실리콘 질화물을 포함한다. 몇몇 실시예들에서, 제 2 절연층(56)은 몇몇 실시예들에서 약 5 nm 내지 약 100 nm의 두께를 갖는 실리콘 질화물층, 약 5 nm 내지 약 100 nm의 두께를 갖는 실리콘 산화물층, 및 약 10 nm 내지 약 1000 nm의 두께를 갖는 실리콘 질화물층의 적층된 구조물을 갖는다. 이들 층들은 CVD에 의해 형성될 수 있다.
이이서, 몇몇 실시예들에서 리소그래피 및 에칭 동작들을 사용함으로써, 적층된 층이 패터닝되어 도 8에 도시된 바와 같이 제 1 절연층(52), 제어 게이트(CG) 및 제 2 절연층(56)을 포함하는 게이트 적층 구조물을 형성한다.
또한, 도 8에 도시된 바와 같이, 적층된 게이트 구조물의 서로 반대측에 있는 주(main) 측면들 상에 제 1 측벽 스페이서들(64)(CG 스페이서들)이 형성된다. 제 1 측벽 스페이서들(64)은, 예를 들어 몇몇 실시예들에서 SiN, SiO2 및 SiON의 하나 이상의 층으로 제조되고, 약 2 nm 내지 약 100 nm 범위 내의 두께를 갖는다. 몇몇 실시예들에서, 제 1 측벽 스페이서들(64)은, 약 2 nm 내지 100 nm, 약 2 nm 내지 100 nm 및 약 2 nm 내지 100 nm의 두께들을 갖는 실리콘 산화물-실리콘 질화물-실리콘 산화물(ONO) 구조물을 포함한다.
또한, 도 8에 도시된 바와 같이 2개의 게이트 구조물들 사이에 확산층(70) 및 산화물층(68)이 형성되고 제 2 측벽 스페이서들(58)(FG 스페이서들)이 형성된다. 제 2 측벽 스페이서들(58)은, 몇몇 실시예들에서 예를 들어 제 1 측벽 스페이서들과 동일할 수 있거나 또는 제 1 측벽 스페이서들과는 상이할 수 있는, SiN, SiO2 및 SiON의 하나 이상의 층으로 제조되고, 약 5 nm 내지 약 100 nm 범위 내의 두께를 갖는다.
이어서, 도 8에 도시된 바와 같이 워드 라인들(60)[선택 게이트(select gate; SG)] 및 소거 게이트(erase gate) 라인(66)(EG)이 형성된다. 몇몇 실시예들에서, 워드 라인을 형성하기 전에, 실리콘 산화물 또는 임의의 다른 적절한 유전체 재료와 같은 게이트 유전체층(62)이 형성된다. 워드 라인들(SG) 및 소거 게이트 라인(EG)은 도핑된 폴리실리콘과 같은 도전성 재료로 제조된다. 워드 라인들(SG) 및 소거 게이트 라인(EG)의 두께는 몇몇 실시예들에서 약 10 nm 내지 약 200 nm 범위 내에 있다. 또한, 워드 라인들(SG)의 측벽들 상에 제 3 측벽 스페이서들[워드 라인(word line; WL) 스페이서들]이 형성될 수 있다.
또한, 도 8에 도시된 바와 같이 NVM 셀들 위에 에칭 저지(etch-stop)층(72) 및 메모리 셀 보호층(74)이 형성된다. 몇몇 실시예들에서, 에칭 저지층(72)은 예를 들어 실리콘 산화물로 제조되고, 보호층(74)은 예를 들어 실리콘 질화물, 실리콘 산화질화물, 폴리실리콘 또는 비정질 실리콘으로 제조된다.
이어서, 도 9에 도시된 바와 같이, 링 구조물 및 주변 로직 회로 영역 내의 하드 마스크층(40), 질화물층(14) 및 패드 산화물층(12)이 하나 이상의 에칭 동작에 의해 제거된다. 이들 에칭 동작들에 의해, 격리 절연층들(15A, 15B, 15C)이 부분적으로 제거된다. 링 구조물 영역에서, 격리 절연층 높이가 감소되어 기판 돌출부(protrusion; PT)를 형성한다. 돌출부(PT)의 상부로부터 격리 절연층(15A) 위의 깊이(D3)는 몇몇 실시예들에서 약 5 nm 내지 약 50 nm 범위 내에 있다. 돌출부(PT)의 상부로부터 격리 절연층(15B) 위의 깊이(D4)는 몇몇 실시예들에서 D3보다 작고 약 4 nm 내지 약 49 nm 범위 내에 있다. 환언하면, 돌출부(PT)에 인접해 있고 메모리 셀 영역에 근접하게 위치된 격리 절연층(15A)의 두께는, 돌출부(PT)에 인접해 있고 메모리 셀 영역에 대해 더 멀리 위치된 격리 절연층(15B)의 두께보다 작다. 또한, 격리 절연층(15C)은 몇몇 실시예들에서 약 0.5 nm 내지 약 30 nm 범위 내의 양(D5)으로 기판으로부터 돌출된다.
이이서, 도 10에 도시된 바와 같이 하이 k(high-k) 유전체막(80) 및 폴리실리콘막(85)이 형성된다. 하이 k 유전체막(80)은 링 구조물 영역 내에 형성되어 돌출부(PT) 및 격리 절연층들(15A, 15B 및 15C)을 커버하고, 주변 영역 내에 형성된다. 하이 k 유전체막(80)은 실질적으로 로직 회로용 게이트 유전체층으로서 사용된다. 하이 k 유전체막(80)은 Hf, Y, Ta, Ti, Al 및 Zr으로 이루어지는 그룹으로부터 선택되는 적어도 하나의 엘리먼트의 산화물로 제조된다. 하이 k 유전체막(80)은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 이트륨 산화물, 탄탈륨 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물 알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이 k 유전체 재료들, 및/또는 이들의 조합들을 포함한다. 몇몇 실시예들에서, HfO2가 사용된다. 하이 k 유전체막(80)은 CVD 또는 원자 층 증착(atomic layer deposition; ALD)에 의해 형성될 수 있다. 하이 k 유전체막(80)의 두께는 몇몇 실시예들에서 약 1 nm 내지 약 10 nm 범위 내에 있다. 또한, 하이 k 유전체막(80)이 형성되기 전에, 계면층(예를 들어, 화학 산화물 또는 급속 열 산화물)이 형성된다.
이어서 로직 회로용 게이트 전극들로서 폴리실리콘막(85)이 사용된다. 폴리실리콘막(85)의 두께는 몇몇 실시예들에서 약 10 nm 내지 약 200 nm 범위 내에 있다.
이어서, 도 11a 및 도 11b에 도시된 바와 같이, 패터닝 동작이 수행되어 도 11b에 도시된 바와 같이 주변 로직 회로 영역 내에 게이트 유전체층(80) 및 게이트 전극(85)을 갖는 게이트 구조물을 형성한다. 도 11a는 평면도(레이아웃)를 도시하고 도 11b는 도 11a의 영역(A1) 내의 라인(X1-X1)에 대응하는 단면도를 도시한다. 주변 로직 회로 영역 내에 하나의 게이트 전극(85)이 도시되었지만, 이는 단순화를 위한 예시일 뿐이며, 주변 로직 회로 영역 내에 다양한 치수들을 갖는 하나보다 많은 게이트 전극들이 배치된다.
NVM 링 구조물(MR) 영역에서, 기판 돌출부(PT)의 상부의 일부 및 측부들 상에 하이 k 유전체층들(80A 및 80B)이 형성되어 돌출부(PT)의 코너들을 커버한다. 또한, 하이 k 유전체층들(80A 및 80B) 상에 폴리실리콘층들(85A 및 85B)이 각각 배치된다. 주변 로직 회로 영역 및 링 구조물(MR) 영역 내의 폴리실리콘층은 동시에 패터닝될 수 있다. 따라서, 추가 포토리소그래피 동작들이 필요되지 않는다.
도 11a에 도시된 바와 같이, 폴리실리콘 패턴은 프레임 형상을 갖고, 링 구조물(MR)의 내측 에지를 커버하는 내측 프레임 패턴(85B) 및 링 구조물(MR)의 외측 에지를 커버하는 외측 프레임 패턴(85A)이 이 패턴들 사이의 공간(S1)을 갖고 형성된다. 몇몇 실시예들에서, 내측 프레임 패턴의 폭(W3)은 약 10 nm 내지 약 5000 nm 범위 내에 있고, 외측 프레임 패턴의 폭(W4)은 약 10 nm 내지 약 5000 nm 범위 내에 있다. 폭(W3)은 폭(4)과 동일하거나 상이할 수 있다. 몇몇 실시예들에서, 내측 프레임 패턴과 외측 프레임 패턴 사이의 공간(S1)은 약 15 nm 내지 약 800 nm 범위 내에 있다.
주변 로직 회로 영역(LA)의 링 구조물(LR) 내에 폴리실리콘층 및 하이 k 유전체층은 이 실시예에서 남아있지 않다.
또한, 도 12에 도시된 바와 같이, 에칭 저지층(72) 및 메모리 셀 보호층(74)이 제거되고, 이어서 폴리실리콘층들(85A 및 85B) 상에 그리고 하이 k 유전체층들(80A 및 80B) 상에 측벽 스페이서들(90A 및 90B)이 형성된다. 측벽 스페이서들(90A 및 90B)에 의해, 하이 k 유전체층들(80A 및 80B)이 폴리 실리콘층들(85A 및 85B)과 함께 시일링(sealing)된다. 측벽 스페이서들(90A 및 90B)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물의 하나 이상의 층으로 제조된다. 측벽 스페이서들(90A 및 90B)의 두께(W5)(도 14를 보라)는 몇몇 실시예들에서 약 2 nm 내지 약 50 nm 범위 내에 있다. 돌출부(PT)의 상면으로부터의 폴리실리콘층들(85A 및 85B) 및 측벽 스페이서들(90A 및 90B)의 높이(D6)(도 14를 보라)는 몇몇 실시예들에서 약 5 nm 내지 약 2000 nm 범위 내에 있다. 또한, 메모리 셀 영역 내의 선택 게이트들의 측부들 상에 측벽 스페이서들이 형성된다.
로직 회로 영역에서, 도 12에 도시된 바와 같이 게이트 전극(85)의 서로 반대측에 있는 측부들 및 게이트 유전체층(80)의 측부들 상에 측벽 스페이서들(90)이 형성된다.
이어서, 로직 회로 영역(LA) 및 셀 영역(MA) 내에 소스/드레인 주입이 수행되어 소스/드레인 확산 영역들(95)을 형성한다. 동시에 또는 다른 주입 동작에 의해, 기판(10)이 노출된 내측 프레임 패턴과 외측 프레임 패턴 사이의 공간 내에 불순물들이 주입되어, 도 13에 도시된 바와 같이 확산 영역(95A)을 형성한다. 도 14는 메모리 셀 링 구조물을 예시하는 확대 단면도를 도시한다. 확산 영역(95A)용 불순물들은 BF2, P, As 및/또는 Sb이다. 기판(10)이 p형 기판을 포함할 때, 확산 영역(95A)은 기판 바이어스를 인가하기 위해 p형 불순물들에 의해 주입된다. 확산 영역(95A)은 메모리 셀 영역(MA)을 전기적으로 보호하기 위한 가드 링으로서, 프레임 형상으로 형성된다. 디바이스 동작에서, 가드 링은 메모리 셀 영역 내에서 기판과 전기적으로 동일한 전위(potential)를 갖는다. 몇몇 실시예들에서, 불순물들이 또한 로직 영역 링 구조물(LR) 내에 주입되어, 로직 회로 영역(LA)을 전기적으로 보호하기 위한 가드 링을 형성한다. 또한, 몇몇 실시예들에서, 계면 특성을 향상시키기 위해 하이 k 유전체막(80)(도 18 및 도 19를 보라)이 형성되기 전에 계면층(82, 82A 및 82B)(예를 들어, 화학 산화물 또는 급속 열 산화물)이 형성된다. 또한, 몇몇 실시예들에서, 폴리실리콘 게이트층들(85, 85A 및 85B)과 하이 k 유전체층들(80, 80A 및 80B) 사이에 캡핑(capping)층(86, 86A 및 86B)이 형성된다(도 20 및 도 21을 보라). 캡핑층은 예를 들어 TiN 또는 TaN으로 제조된다.
또한, 도 14에 도시된 바와 같이, 도 13의 구조물들 위에 층간 유전체(ILD)층(100)이 형성된다. 메모리 셀 링 구조물 내의 하이 k 유전체층들은 측벽 스페이서들(90A 및 90B)에 의해 ILD층(100)으로부터 물리적으로 분리된다. 몇몇 실시예들에서, SiN으로 제조되는 에칭 저지층(etch stop layer; ESL)이 ILD(100)를 형성하기 전에 형성된다. 그러한 경우, 메모리 셀 링 구조물 내의 하이 k 유전체층들은 측벽 스페이서들(90A 및 90B)에 의해 ESL로부터 물리적으로 분리된다.
몇몇 실시예들에서, 도 14에 도시된 구조물이 또한 CMOS 프로세스들을 거쳐서 상호연결 비아들, 상호연결 금속층들, 패시베이션층들 등과 같은 다양한 피처들을 형성한다.
이전의 실시예들에서, 주변 로직 회로 영역(LA)의 링 구조물(LR) 내에 폴리실리콘층 및 하이 k 유전체층은 이 실시예들에서 남아있지 않다. 그러나, 다른 실시예들에서, 로직 회로 영역에 대한 링 구조물(LR)의 외측 에지 및 내측 에지 중 적어도 하나 상에 폴리실리콘층 및 하이 k 유전체층의 프레임 형상 패턴이 형성된다. 도 15는 링 구조물(LR)의 외측 에지[실리콘 기판과 격리 절연층(15B) 사이의 단차부] 상에 폴리실리콘층(85C)의 프레임 형상 패턴이 형성된 실시예들 도시한다. 또한, 도 16에 도시된 바와 같이, 잔여 하이 k 유전체층(80C)이 폴리실리콘층(85C) 및 측벽 스페이서들(90C)에 의해 시일링된다. 다른 실시예들에서, 링 구조물(LR)의 내측 에지 및 외측 에지 둘 다는 프레임 형상 폴리실리콘층 및 측벽들에 의해 각각 커버된다. 도 18 및 도 19에 도시된 바와 같이 계면층이 형성되면, 잔여 하이 k 유전체층들(80A 및 80B)은 폴리실리콘층들(85A 및 85B) 및 계면층들(82A 및 82B)에 의해 시일링된다.
또한, 이전의 방법들 및 구조물들은, 하이 k 유전체 잔여물이 형성된 임의의 단차부에 적용된다.
도 17은 본 개시의 다른 실시예들에 따른, 메모리 셀 링 구조물과 로직 영역 링 구조물 사이의 단차부들 주변의 확대 단면도를 도시한다. 이 실시예에서, 격리 절연층(15)에 의해 단차부(step; ST)가 형성된다. 다양한 설계 및/또는 프로세스 요건들로 인해, 반도체 디바이스의 하나 이상의 부분이 그러한 단차부 구조물을 포함한다. 단차부 높이(Dx)가 예를 들어 약 15 nm[예를 들어, 15 nm 내지 30 nm(또는 50 nm)]를 초과할 때, 하이 k 유전체 잔여물은 폴리실리콘 커버층이 형성되지 않으면, 노출된 측벽으로서 형성될 가능성이 높다. 도 20 및 도 21에 도시된 바와 같이 계면층 및 캡핑층이 형성되면, 잔여 하이 k 유전체층들(80A 및 80B)은 캡핑층들(86A 및 86B) 및 계면층들(82A 및 82B)에 의해 시일링된다.
그러나, 단차부(ST)의 에지를 커버하기 위해 폴리실리콘 커버층(85X)을 형성함으로써 그리고 측벽 스페이서들(90X)을 형성함으로써, 하이 k 유전체 잔여물(80X)이 ILD층(100)으로부터 분리될 수 있다.
단차부(ST)는 격리 절연층, 기판 및/또는 더미 패턴과 같은 반도체 디바이스의 다양한 엘리먼트들에 의해 형성될 수 있고, 그러한 단차부는 하이 k 유전체층을 형성하기 전에 형성된다. 몇몇 실시예들에서 단차부 높이(Dx)가 300 nm를 초과할 수 있다는 점에 유념한다. 또한, 폴리실리콘 커버층(85X)이 일반적으로 다른 엘리먼트를 둘러싸는 프레임 또는 링 형상을 갖지만, 폴리실리콘 커버층(80X)이 바 형상을 가질 수 있다는 점에 유념한다.
몇몇 실시예들에서, 게이트 대체 기술을 사용한 금속 게이트 구조물이 이용된다. 몇몇 실시예들에서, 이전의 실시예들과 유사하게, 링 구조물 내의 하이 k 유전체층들 위에 배치되는 폴리실리콘층들은 금속 게이트 구조물로 대체되지 않는다. 다른 실시예들에서, 링 구조물 내의 하이 k 유전체층 위에 배치되는 폴리실리콘층은 금속 게이트 구조물로 대체된다. 몇몇 실시예들에서, 링 구조물 내의 하이 k 유전체층 위에 배치되는 폴리실리콘층은 부분적으로 또는 전체적으로 규화물층으로 변환된다.
본원에서 모든 장점들이 반드시 논의되지 않고, 모든 실시예들 또는 예시들에 대한 특정 장점이 요구되는 것도 아니며, 다른 실시예들 또는 예시들이 상이한 장점들을 제공할 수 있다는 점이 이해될 것이다.
위에서 언급한 바와 같이, 하이 k 유전체층들(80A 및 80B)은 금속 산화물로 제조된다. 하이 k 유전체 재료가 노출된 채로 남아있으면, 이어지는 제조 동작에서 금속 오염이 발생할 수 있다. 예를 들어, 돌출부와 격리 절연층 사이의 큰 단차부 높이 오프셋 때문에, 링 구조물(돌출부)의 측벽에 하이 k 유전체 잔유물이 형성될 수 있다. 이전의 동작들 및 구조물들로, 하이 k 유전체층들(80A 및 80B)이 시일링되고 금속 오염이 방지될 수 있다. 또한, 본 개시의 방법 및 구조물들에 의해 하이 k 유전체 잔유물의 박리(peeling)가 또한 방지될 수 있다.
본 개시의 일 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 반도체 디바이스는 메모리 셀 영역 내에 형성되는 비휘발성 메모리, 및 메모리 셀 영역을 둘러싸는 링 구조물 영역을 포함한다. 방법에서, 링 구조물 영역 내에 기판의 돌출부가 형성된다. 돌출부는 격리 절연층으로부터 돌출된다. 하이 k 유전체막이 형성되어, 돌출부 및 격리 절연층을 커버한다. 하이 k 유전체막 위에 폴리실리콘막이 형성된다. 폴리실리콘막 및 하이 k 유전체막이 패터닝된다. 패터닝된 폴리실리콘막 및 하이 k 유전체막 위에 절연층들이 형성되어, 패터닝된 하이 k 유전체막을 시일링한다. 실시예에서, 돌출부는 평면도에서 메모리 셀 영역을 둘러싸고 있다. 실시예에서, 하이 k 유전체막은 Hf, Y, Ta, Ti, Al 및 Zr으로 이루어지는 그룹으로부터 선택되는 적어도 하나의 엘리먼트의 산화물로 제조된다. 실시예에서, 돌출부에 인접해 있고 메모리 셀 영역에 근접하게 위치된 격리 절연층의 두께는, 돌출부에 인접해 있고 메모리 셀 영역으로부터 더 멀리 위치된 격리 절연층의 두께보다 작다. 실시예에서, 폴리실리콘막 및 하이 k 유전체막이 패터닝되어, 패터닝된 폴리실리콘막 및 하이 k 유전체막에 의해 돌출부의 에지들이 커버된다. 실시예에서, 폴리실리콘막 및 하이 k 유전체막이 패터닝되어, 돌출부의 중앙 부분이 노출된다. 실시예에서, 패터닝된 하이 k 유전체막이 시일링되어, 패터닝된 하이 k 유전체막의 상면이, 패터닝된 폴리실리콘막에 의해 커버되고 패터닝된 하이 k 유전체막의 측면들이 절연층들에 의해 커버된다. 실시예에서, 절연층들은 실리콘 이산화물, 실리콘 질화물 및 실리콘 산화질화물로 이루어지는 그룹으로부터 선택되는 적어도 하나로 제조된다. 실시예에서, 돌출부들은, 기판 내에 형성되는 제 1 트렌치 및 제 2 트렌치를 절연 재료로 충전하고, 제 2 트렌치 내의 절연 재료의 두께를 유지하면서 제 1 트렌치 내의 절연 재료의 두께를 감소시키고, 제 1 트렌치 내의 절연 재료의 두께를 더 감소시키고 제 2 트렌치 내의 절연 재료의 두께를 감소시킴으로써 형성되어, 제 1 트렌치 및 제 2 트렌치 내에 형성되는 격리 절연층으로부터 돌출되는 돌출부를 형성한다.
본 개시의 일 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 반도체 디바이스는 메모리 셀 영역 내에 형성되는 비휘발성 메모리, 주변 영역 내에 형성되는 로직 회로, 및 메모리 셀 영역과 주변 영역을 분리하는 링 구조물 영역을 포함한다. 방법에서, 메모리 셀 구조물이 형성된다. 링 구조물 영역 내에 격리 절연층으로부터 돌출되는 기판의 돌출부가 형성된다. 하이 k 유전체막은 링 구조물 영역 내에 형성되어 돌출부 및 격리 절연층들을 커버하고, 주변 영역 내에 형성된다. 하이 k 유전체막 위에 폴리실리콘막이 형성된다. 폴리실리콘막 및 하이 k 유전체막이 패터닝되어, 주변 영역 내에 게이트 구조물을, 링 구조물 영역 내에 링 구조물을 형성한다. 주변 영역 내의 게이트 구조물의 서로 반대측에 있는 측부들 및 링 구조물의 측부들 상에 절연 측벽 스페이서들이 형성된다. 링 구조물 영역에서, 패터닝된 하이 k 유전체층이, 패터닝된 폴리실리콘층 및 절연 측벽 스페이서들에 의해 시일링된다. 실시예에서, 하이 k 유전체막이 형성되기 전에, 메모리 셀 구조물이 보호층에 의해 커버된다. 실시예에서, 돌출부는 평면도에서 메모리 셀 영역을 둘러싸고 있다. 실시예에서, 하이 k 유전체막은 Hf, Y, Ta, Ti, Al 및 Zr으로 이루어지는 그룹으로부터 선택되는 적어도 하나의 엘리먼트의 산화물로 제조된다. 실시예에서, 돌출부에 인접해 있고 메모리 셀 영역에 근접하게 위치된 격리 절연층의 두께는, 돌출부에 인접해 있고 메모리 셀 영역으로부터 더 멀리 위치된 격리 절연층의 두께보다 작다. 실시예에서, 링 구조물은 돌출부의 내측 에지를 커버하는 내측 링 구조물 및 돌출부의 외측 에지를 커버하는 외측 링 구조물을 포함한다. 실시예에서, 내측 링 구조물은 외측 링 구조물로부터 절연층에 의해 분리된다. 실시예에서, 패터닝된 하이 k 유전체막이 시일링되어, 패터닝된 하이 k 유전체막의 상면이, 패터닝된 폴리실리콘막에 의해 커버되고 패터닝된 하이 k 유전체막의 측면들이 절연층들에 의해 커버된다. 실시예에서, 절연층들은 실리콘 이산화물, 실리콘 질화물 및 실리콘 산화질화물로 이루어지는 그룹으로부터 선택되는 적어도 하나로 제조된다.
본 개시의 일 양태에 따르면, 반도체 디바이스는 기판의 메모리 셀 영역 내에 형성되는 비휘발성 메모리, 기판의 주변 영역 내에 형성되는 로직 회로, 메모리 셀 영역을 둘러싸고 메모리 셀 영역을 주변 영역으로부터 분리하는 링 구조물, 및 링 구조물 위에 배치되는 층간 유전체(ILD)층을 포함한다. 링 구조물은 제 1 프레임 형상 폴리실리콘층, 제 1 프레임 형상 폴리실리콘층과 기판 사이에 배치되는 제 1 유전체층, 제 1 프레임 형상 폴리실리콘층의 측부들 상에 형성되는 제 1 측벽 스페이서들을 포함한다. 제 1 유전체층은 제 1 측벽 스페이서들에 의해 ILD층으로부터 물리적으로 분리된다. 실시예에서, 제 2 프레임 형상 폴리실리콘층이 제 1 프레임 형상 폴리실리콘층을 둘러싼다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들 또는 예시들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에서 소개되는 실시예들 또는 예시들과 동일한 목적들을 실행하고/실행하거나 동일한 장점들을 달성하도록, 다른 프로세스들 및 구조들을 설계하거나 또는 변형하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 점을 인식해야 한다. 당업자는 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 메모리 셀 영역 내에 형성되는 비휘발성 메모리, 및 상기 메모리 셀 영역을 둘러싸는 링 구조물 영역을 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
상기 링 구조물 영역 내에 기판의 돌출부 - 상기 돌출부는 격리 절연층으로부터 돌출됨 - 를 형성하는 단계;
하이 k(high-k) 유전체막을 형성하여, 상기 돌출부 및 상기 격리 절연층을 커버하는 단계;
상기 하이 k 유전체막 위에 폴리실리콘막을 형성하는 단계;
상기 폴리실리콘막 및 상기 하이 k 유전체막을 패터닝하는 단계; 및
상기 패터닝된 폴리실리콘막과 하이 k 유전체막 위에 절연층들을 형성하여, 상기 패터닝된 하이 k 유전체막을 시일링(sealing)하는 단계를 포함하는, 방법.
실시예 2. 실시예 1에 있어서, 상기 돌출부는 평면도에서 상기 메모리 셀 영역을 둘러싸고 있는 것인, 방법.
실시예 3. 실시예 1에 있어서, 상기 하이 k 유전체막은 Hf, Y, Ta, Ti, Al 및 Zr으로 이루어지는 그룹으로부터 선택되는 적어도 하나의 엘리먼트의 산화물로 제조되는 것인, 방법.
실시예 4. 실시예 1에 있어서, 상기 돌출부에 인접해 있고 상기 메모리 셀 영역에 근접하게 위치된 상기 격리 절연층의 두께는, 상기 돌출부에 인접해 있고 상기 메모리 셀 영역으로부터 더 멀리 위치된 상기 격리 절연층의 두께보다 작은 것인, 방법.
실시예 5. 실시예 1에 있어서, 상기 폴리실리콘막 및 상기 하이 k 유전체막이 패터닝되어, 상기 돌출부의 에지들이 상기 패터닝된 폴리실리콘막과 하이 k 유전체막에 의해 커버되는 것인, 방법.
실시예 6. 실시예 5에 있어서, 상기 폴리실리콘막 및 상기 하이 k 유전체막이 패터닝되어, 상기 돌출부의 중앙 부분이 노출되는 것인, 방법.
실시예 7. 실시예 1에 있어서, 상기 패터닝된 하이 k 유전체막이 시일링되어, 상기 패터닝된 하이 k 유전체막의 상면이 상기 패터닝된 폴리실리콘막에 의해 커버되고 상기 패터닝된 하이 k 유전체막의 측면들이 상기 절연층들에 의해 커버되는 것인, 방법.
실시예 8. 실시예 1에 있어서, 상기 절연층들은 실리콘 이산화물, 실리콘 질화물 및 실리콘 산화질화물로 이루어지는 그룹으로부터 선택되는 적어도 하나로 제조되는 것인, 방법.
실시예 9. 실시예 1에 있어서, 상기 돌출부는,
기판 내에 형성된 제 1 트렌치 및 제 2 트렌치를 절연 재료로 충전하고,
상기 제 2 트렌치 내의 절연 재료의 두께를 유지하면서 상기 제 1 트렌치 내의 절연 재료의 두께를 감소시키고,
상기 제 1 트렌치 내의 절연 재료의 두께를 더 감소시키고 상기 제 2 트렌치 내의 절연 재료의 두께를 감소시킴으로써 형성되어, 상기 제 1 트렌치 및 상기 제 2 트렌치 내에 형성되는 격리 절연층으로부터 돌출되는 상기 돌출부를 형성하는 것인, 방법.
실시예 10. 메모리 셀 영역 내에 형성되는 비휘발성 메모리, 주변 영역 내에 형성되는 로직 회로, 및 상기 메모리 셀 영역과 상기 주변 영역을 분리하는 링 구조물 영역을 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
메모리 셀 구조물을 형성하는 단계;
상기 링 구조물 영역 내에 격리 절연층들로부터 돌출되는 기판의 돌출부를 형성하는 단계;
상기 링 구조물 영역 내에 하이 k 유전체막을 형성하여, 상기 돌출부 및 상기 격리 절연층들을 커버하고, 상기 하이 k 유전체막을 상기 주변 영역 내에 형성하는 단계;
상기 하이 k 유전체막 위에 폴리실리콘막을 형성하는 단계;
상기 폴리실리콘막 및 상기 하이 k 유전체막을 패터닝하여, 상기 주변 영역 내에 게이트 구조물을, 상기 링 구조물 영역 내에 링 구조물을 형성하는 단계; 및
상기 주변 영역 내의 게이트 구조물의 서로 반대측에 있는 측부들 및 상기 링 구조물의 측부들 상에 절연 측벽 스페이서들을 형성하는 단계를 포함하고,
상기 링 구조물 영역에서, 상기 패터닝된 하이 k 유전체층은 상기 패터닝된 폴리실리콘층 및 상기 절연 측벽 스페이서들에 의해 시일링되는 것인, 방법.
실시예 11. 실시예 10에 있어서, 상기 하이 k 유전체막이 형성되기 전에, 상기 메모리 셀 구조물은 보호층에 의해 커버되는 것인, 방법.
실시예 12. 실시예 10에 있어서, 상기 돌출부는 평면도에서 상기 메모리 셀 영역을 둘러싸고 있는 것인, 방법.
실시예 13. 실시예 10에 있어서, 상기 하이 k 유전체막은 Hf, Y, Ta, Ti, Al 및 Zr으로 이루어지는 그룹으로부터 선택되는 적어도 하나의 엘리먼트의 산화물로 제조되는 것인, 방법.
실시예 14. 실시예 10에 있어서, 상기 돌출부에 인접해 있고 상기 메모리 셀 영역에 근접하게 위치된 상기 격리 절연층의 두께는, 상기 돌출부에 인접해 있고 상기 메모리 셀 영역으로부터 더 멀리 위치된 상기 격리 절연층의 두께보다 작은 것인, 방법.
실시예 15. 실시예 10에 있어서, 상기 링 구조물은 상기 돌출부의 내측 에지를 커버하는 내측 링 구조물 및 상기 돌출부의 외측 에지를 커버하는 외측 링 구조물을 포함하는 것인, 방법.
실시예 16. 실시예 15에 있어서, 상기 내측 링 구조물은 상기 외측 링 구조물로부터 절연층에 의해 분리되는 것인, 방법.
실시예 17. 실시예 10에 있어서, 상기 패터닝된 하이 k 유전체막이 시일링되어, 상기 패터닝된 하이 k 유전체막의 상면이 상기 패터닝된 폴리실리콘막에 의해 커버되고 상기 패터닝된 하이 k 유전체막의 측면들이 상기 절연층들에 의해 커버되는 것인, 방법.
실시예 18. 실시예 10에 있어서, 상기 절연층들은 실리콘 이산화물, 실리콘 질화물 및 실리콘 산화질화물로 이루어지는 그룹으로부터 선택되는 적어도 하나로 제조되는 것인, 방법.
실시예 19. 반도체 디바이스에 있어서,
기판의 메모리 셀 영역 내에 형성되는 비휘발성 메모리;
상기 기판의 주변 영역 내에 형성되는 로직 회로;
상기 메모리 셀 영역을 둘러싸고 상기 메모리 셀 영역을 상기 주변 영역으로부터 분리하는 링 구조물; 및
상기 링 구조물 위에 배치되는 층간 유전체(interlayer dielectric; ILD)층을 포함하는 반도체 디바이스로서,
상기 링 구조물은,
제 1 프레임 형상 폴리실리콘층;
상기 제 1 프레임 형상 폴리실리콘층과 상기 기판 사이에 배치되는 제 1 유전체층; 및
상기 제 1 프레임 형상 폴리실리콘층의 측부들 상에 형성되는 제 1 측벽 스페이서들을 포함하고,
상기 제 1 유전체층은 상기 제 1 측벽 스페이서들에 의해 상기 ILD층으로부터 물리적으로 분리되는 것인, 반도체 디바이스.
실시예 20. 실시예 19에 있어서, 상기 제 1 프레임 형상 폴리실리콘층을 둘러싸는 제 2 프레임 형상 폴리실리콘층을 더 포함하는, 반도체 디바이스.

Claims (10)

  1. 메모리 셀 영역 내에 형성되는 비휘발성 메모리, 및 상기 메모리 셀 영역을 둘러싸는 링 구조물 영역을 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
    상기 링 구조물 영역 내에 기판의 돌출부 - 상기 돌출부는 격리 절연층으로부터 돌출됨 - 를 형성하는 단계;
    하이 k(high-k) 유전체막을 형성하여, 상기 돌출부 및 상기 격리 절연층을 커버하는 단계;
    상기 하이 k 유전체막 위에 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막 및 상기 하이 k 유전체막을 패터닝하는 단계; 및
    상기 패터닝된 폴리실리콘막과 하이 k 유전체막 위에 절연층들을 형성하여, 상기 패터닝된 하이 k 유전체막을 시일링(sealing)하는 단계를 포함하고,
    상기 돌출부는 평면도에서 상기 메모리 셀 영역을 둘러싸고 있는 것인, 방법.
  2. 삭제
  3. 제 1 항에 있어서, 상기 돌출부에 인접해 있고 상기 메모리 셀 영역에 근접하게 위치된 상기 격리 절연층의 두께는, 상기 돌출부에 인접해 있고 상기 메모리 셀 영역으로부터 더 멀리 위치된 상기 격리 절연층의 두께보다 작은 것인, 방법.
  4. 제 1 항에 있어서, 상기 폴리실리콘막 및 상기 하이 k 유전체막이 패터닝되어, 상기 돌출부의 에지들이 상기 패터닝된 폴리실리콘막과 하이 k 유전체막에 의해 커버되는 것인, 방법.
  5. 제 4 항에 있어서, 상기 폴리실리콘막 및 상기 하이 k 유전체막이 패터닝되어, 상기 돌출부의 중앙 부분이 노출되는 것인, 방법.
  6. 제 1 항에 있어서, 상기 패터닝된 하이 k 유전체막이 시일링되어, 상기 패터닝된 하이 k 유전체막의 상면이 상기 패터닝된 폴리실리콘막에 의해 커버되고 상기 패터닝된 하이 k 유전체막의 측면들이 상기 절연층들에 의해 커버되는 것인, 방법.
  7. 제 1 항에 있어서, 상기 돌출부는,
    기판 내에 형성된 제 1 트렌치 및 제 2 트렌치를 절연 재료로 충전하고,
    상기 제 2 트렌치 내의 절연 재료의 두께를 유지하면서 상기 제 1 트렌치 내의 절연 재료의 두께를 감소시키고,
    상기 제 1 트렌치 내의 절연 재료의 두께를 더 감소시키고 상기 제 2 트렌치 내의 절연 재료의 두께를 감소시킴으로써 형성되어, 상기 제 1 트렌치 및 상기 제 2 트렌치 내에 형성되는 격리 절연층으로부터 돌출되는 상기 돌출부를 형성하는 것인, 방법.
  8. 메모리 셀 영역 내에 형성되는 비휘발성 메모리, 주변 영역 내에 형성되는 로직 회로, 및 상기 메모리 셀 영역과 상기 주변 영역을 분리하는 링 구조물 영역을 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
    메모리 셀 구조물을 형성하는 단계;
    상기 링 구조물 영역 내에 격리 절연층들로부터 돌출되는 기판의 돌출부를 형성하는 단계;
    상기 링 구조물 영역 내에 하이 k 유전체막을 형성하여, 상기 돌출부 및 상기 격리 절연층들을 커버하고, 상기 하이 k 유전체막을 상기 주변 영역 내에 형성하는 단계;
    상기 하이 k 유전체막 위에 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막 및 상기 하이 k 유전체막을 패터닝하여, 상기 주변 영역 내에 게이트 구조물을, 상기 링 구조물 영역 내에 링 구조물을 형성하는 단계; 및
    상기 주변 영역 내의 게이트 구조물의 서로 반대측에 있는 측부들 및 상기 링 구조물의 측부들 상에 절연 측벽 스페이서들을 형성하는 단계를 포함하고,
    상기 링 구조물 영역에서, 상기 패터닝된 하이 k 유전체층은 상기 패터닝된 폴리실리콘층 및 상기 절연 측벽 스페이서들에 의해 시일링되는 것인, 방법.
  9. 반도체 디바이스에 있어서,
    기판의 메모리 셀 영역 내에 형성되는 비휘발성 메모리;
    상기 기판의 주변 영역 내에 형성되는 로직 회로;
    상기 메모리 셀 영역을 둘러싸고 상기 메모리 셀 영역을 상기 주변 영역으로부터 분리하는 링 구조물; 및
    상기 링 구조물 위에 배치되는 층간 유전체(interlayer dielectric; ILD)층을 포함하는 반도체 디바이스로서,
    상기 링 구조물은,
    제 1 프레임 형상 폴리실리콘층;
    상기 제 1 프레임 형상 폴리실리콘층과 상기 기판 사이에 배치되는 제 1 유전체층; 및
    상기 제 1 프레임 형상 폴리실리콘층의 측부들 상에 형성되는 제 1 측벽 스페이서들을 포함하고,
    상기 제 1 유전체층은 상기 제 1 측벽 스페이서들에 의해 상기 ILD층으로부터 물리적으로 분리되는 것인, 반도체 디바이스.
  10. 제 9 항에 있어서, 상기 제 1 프레임 형상 폴리실리콘층을 둘러싸는 제 2 프레임 형상 폴리실리콘층을 더 포함하는, 반도체 디바이스.
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