[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR101957529B1 - Semiconductor package - Google Patents

Semiconductor package Download PDF

Info

Publication number
KR101957529B1
KR101957529B1 KR1020130075968A KR20130075968A KR101957529B1 KR 101957529 B1 KR101957529 B1 KR 101957529B1 KR 1020130075968 A KR1020130075968 A KR 1020130075968A KR 20130075968 A KR20130075968 A KR 20130075968A KR 101957529 B1 KR101957529 B1 KR 101957529B1
Authority
KR
South Korea
Prior art keywords
lead frame
power output
output device
side power
ldmos
Prior art date
Application number
KR1020130075968A
Other languages
Korean (ko)
Other versions
KR20150003043A (en
Inventor
프랑소와 허버트
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020130075968A priority Critical patent/KR101957529B1/en
Priority to US14/104,754 priority patent/US9076778B2/en
Priority to CN201410295608.1A priority patent/CN104253118B/en
Publication of KR20150003043A publication Critical patent/KR20150003043A/en
Application granted granted Critical
Publication of KR101957529B1 publication Critical patent/KR101957529B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/41—Structure, shape, material or disposition of the strap connectors after the connecting process of a plurality of strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H01L2224/4009—Loop shape
    • H01L2224/40095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/41—Structure, shape, material or disposition of the strap connectors after the connecting process of a plurality of strap connectors
    • H01L2224/4101—Structure
    • H01L2224/4103—Connectors having different sizes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체 패키지에 관한 것으로, 구동 회로, 로우 사이드 전력 출력 장치 및 하이 사이드 전력 출력 장치가 모놀리식으로 포함된 하나의 반도체 다이로 구성되는 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly to a semiconductor package in which a driver circuit, a low-side power output device, and a high-side power output device are monolithically comprised of one semiconductor die.

Description

반도체 패키지{Semiconductor package}[0001]

본 발명은 반도체 패키지에 관한 것으로, 구동 회로, 로우 사이드 전력 출력 장치 및 하이 사이드 전력 출력 장치가 하나의 모놀리식 반도체 다이 내 포함된 반도체 패키지에 관한 것이다.
The present invention relates to a semiconductor package, and more particularly to a semiconductor package including a drive circuit, a low-side power output device, and a high-side power output device in one monolithic semiconductor die.

최근 전자제품 시장은 휴대용 제품으로 급격히 그 수요를 늘려가고 있으며, 이를 만족하기 위해서는 상기 휴대용 시스템에 실장되는 부품들의 경박 단소화가 필수적이다.Recently, the market for electronic products has been rapidly increasing as demand for portable products. To satisfy this demand, it is necessary to reduce the thickness of parts mounted on the portable system.

상기 부품들의 경박 단소화를 실현하기 위해서는 실장 부품의 개별 사이즈를 줄이는 기술과, 다수개의 개별 소자들을 원 칩(one chip)화하는 SOC(System On Chip) 기술 및 다수개의 개별소자들을 하나의 패키지(package)로 집적하는 SIP(System In Package) 기술 등이 필요하다.In order to realize the thinning and shortening of the parts, there are a technique of reducing the individual sizes of the mounting parts, a SOC (System On Chip) technique of forming a plurality of discrete elements into one chip and a plurality of discrete elements in one package and SIP (System In Package) technology to integrate the system into a package.

최근 휴대폰, PDA(Personal Digital Assistant), 스마트폰 등의 이동통신단말기, 각종 미디어용 단말기(예: MP3 기기)에 대한 다기능화 및 소형화 추세에 따라서, 단말기에 내장되는 각종 부품 또는 이와 연계된 핸드셋 기기에 내장되는 모듈들이 소형화 추세로 개발되고 있다. 또한, 테블릿 컴퓨터 및 울트라북이라고 일컫는 소형의 폼팩터 노트북 컴퓨터에도 이와 같은 소형화 기술이 적용되고 있다. 이러한 모듈의 소형화를 위해 수동 소자, 능동 소자, IC 칩 등의 부품을 하나의 패키지로 구현하는 연구가 시도되고 있다. 2. Description of the Related Art [0002] Recently, according to trends of multifunction and miniaturization of mobile communication terminals such as mobile phones, personal digital assistants (PDAs), smart phones, and various media terminals (e.g., MP3 devices) Are being developed as miniaturization trends. This miniaturization technology also applies to small form factor laptop computers, also called tablet computers and ultrabooks. In order to miniaturize such a module, studies are being made to implement components such as a passive element, an active element, and an IC chip in a single package.

이와 같은 모듈 제품의 수가 증가하며 다양한 종류의 패키지가 개발, 출시되고 있다. 특히, 관련 기업들은 반도체의 출력 밀도를 향상시킴과 동시에 생산 단가를 줄일 수 있는 다양한 패키지 기술들이 개발되고 있다. As the number of such module products increases, various kinds of packages are being developed and released. In particular, related companies are developing various package technologies that can improve the output density of semiconductors and reduce the production cost.

이와 관련하여 반도체 다이들을 입체적으로 결합하는 "3D Stacking" 기술이 개발되며 종래 대비 집적화된 반도체 패키지들이 개발되었으나, 구동 회로, 로우 사이드 전력 출력 장치 및 하이 사이드 전력 출력 장치가 서로 구별되는 반도체 다이로 구성되어 반도체 패키지의 집적화에 한계가 있다는 문제점이 있었다.In this regard, a "3D stacking" technique for three-dimensionally coupling semiconductor dies has been developed and integrated semiconductor packages have been developed, but the drive circuit, the low side power output device, and the high side power output device are comprised of semiconductor die And there is a limit in integrating the semiconductor package.

또한, 일반적인 반도체 다이는 패키지의 바닥면에 노출되는 구리 패드에 부착된다. 이때, 상기 패드는 높은 전류를 전달하는 전력 전극으로 동작하지 않는다. 이는 단순히 열 전극에 해당될 뿐이다. 일반적인 모놀리식 벅 컨버터(buck converter)의 뒷면에는 별도의 백메탈이 구비되지 않는다. 전기적 전류 또한 흐르지 않는다. 접지 전원은 QFN 패키지에 인접하는 별도의 핀에 연결될 뿐, 반도체 다이의 하부면 또는 노출된 패트로 연결되지 않는다.
Also, a typical semiconductor die is attached to a copper pad exposed on the bottom surface of the package. At this time, the pad does not operate as a power electrode for transmitting a high current. It is merely a column electrode. A typical monolithic buck converter does not have a separate back metal on the back. Electric current also does not flow. The ground source is connected to a separate pin adjacent to the QFN package and is not connected to the underside of the semiconductor die or exposed pad.

KR 공개특허 제 10-2011-0074570호KR Patent Publication No. 10-2011-0074570 US 공개특허 제 2013-0043940호US Patent Publication No. 2013-0043940

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 종래 대비 집적화된 반도체 패키지를 제공하고자 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and it is an object of the present invention to provide an integrated semiconductor package.

특히, 로우 사이드 전력 출력 장치의 기생 용량, 인덕턴스 및 열 저항을 감소시킬 수 있는 반도체 패키지를 제공하고자 한다.
In particular, it is desirable to provide a semiconductor package capable of reducing parasitic capacitance, inductance, and thermal resistance of a low-side power output device.

본 발명의 일 측면에 따른 반도체 패키지는, 모놀리식 다이; 상기 모놀리식 다이 내 형성되는 구동 회로, 로우 사이드 전력 출력 장치 및 하이 사이드 전력 출력 장치; 상기 모놀리식 다이의 상면 및 하면에 각각 형성되는 상부 전극 및 하부 전극; 및 상기 하부 전극과 전기적으로 연결되는 파워 그라운드;를 포함하며, 상기 로우 사이드 전력 출력 장치으로는 바텀-소스(Bottom-Source)형 LDMOS가 적용되닌다.A semiconductor package according to an aspect of the present invention includes: a monolithic die; A driving circuit formed in the monolithic die, a low-side power output device, and a high-side power output device; An upper electrode and a lower electrode respectively formed on upper and lower surfaces of the monolithic die; And a power ground electrically connected to the lower electrode, and a bottom-source type LDMOS is applied to the low-side power output device.

이때, 상기 하부 전극은 상기 로우 사이드 전력 출력 장치의 소스 영역과 전기적으로 연결된다.At this time, the lower electrode is electrically connected to a source region of the low-side power output device.

또한, 상기 하이 사이드 전력 출력 장치로는 상기 로우 사이드 전력 출력 장치와 일정 간격 떨어져 형성되는 LDMOS가 적용될 수 있다.In addition, the high-side power output device may be an LDMOS formed at a predetermined interval from the low-side power output device.

이때, 상기 하부 전극과 직접 접촉하는 제1 리드 프레임을 더 포함할 수 있다.In this case, a first lead frame directly contacting the lower electrode may be further included.

바람직하게는, 상기 제1 리드 프레임은 접지 전원과 전기적으로 연결될 수 있다.Preferably, the first lead frame may be electrically connected to a ground power source.

또한, 상기 상부 전극과 전기적으로 연결되는 제2 리드 프레임을 더 포함할 수 있다.The first lead frame may further include a second lead frame electrically connected to the upper electrode.

바람직한 예로, 상기 상부 전극은 상기 모놀리식 다이의 입력 노드 및 스위칭 노드와 각각 전기적으로 연결될 수 있다.In a preferred embodiment, the upper electrode may be electrically connected to the input node and the switching node of the monolithic die, respectively.

이때, 상기 제2 리드 프레임은 상기 상부 전극과 와이어 본딩 또는 리본(Riboon) 본딩을 통해 연결될 수 있다.At this time, the second lead frame may be connected to the upper electrode through wire bonding or ribbon bonding.

또는, 상기 제2 리드 프레임은 상기 상부 전극과 구리 클립을 통해 연결될 수 있다.Alternatively, the second lead frame may be connected to the upper electrode via a copper clip.

이때, 상기 구리 클립은 서로 다른 2 개 이상의 구리 클립으로 구성될 수 있다.At this time, the copper clips may be composed of two or more different copper clips.

또한, 상기 반도체 패키지 소자들을 밀봉하는 몰딩제를 더 포함할 수 있다.Further, the semiconductor package device may further include a molding agent for sealing the semiconductor package elements.

이때, 상기 몰딩제는 상기 반도체 패키지의 하단부를 제외하고 밀봉할 수 있다.At this time, the molding agent may be sealed except the lower end of the semiconductor package.

또한, 상기 반도체 패키지 내 소자들로부터 발생되는 열을 외부로 방출하는 열 방출부;를 더 포함할 수 있다.
The semiconductor package may further include a heat emitting portion for emitting heat generated from the elements in the semiconductor package to the outside.

본 발명의 다른 실시예에 따른 반도체 패키지는, 모놀리식 다이; 상기 모놀리식 다이 내 형성되는 구동 회로, 로우 사이드 전력 출력 장치 및 하이 사이드 전력 출력 장치; 상기 모놀리식 다이의 상면 및 하면에 각각 형성되는 상부 전극 및 하부 전극; 및 상기 상부 전극과 직접 접촉하는 구리 클립;을 포함하고, 상기 로우 사이드 전력 출력 장치로는 바텀-소스(Bottom-Source) 형 LDMOS가 적용된다.A semiconductor package according to another embodiment of the present invention includes a monolithic die; A driving circuit formed in the monolithic die, a low-side power output device, and a high-side power output device; An upper electrode and a lower electrode respectively formed on upper and lower surfaces of the monolithic die; And a copper clip in direct contact with the upper electrode, and a bottom-source type LDMOS is applied to the low-side power output device.

이때, 상기 상부 전극은 상기 로우 사이드 전력 출력 장치의 소스 영역과 연결될 수 있다.At this time, the upper electrode may be connected to the source region of the low-side power output device.

이때, 상기 하이 사이드 전력 출력 장치로는 상기 로우 사이드 전력 출력 장치와 아이솔레이트된 모놀리식 LDMOS이 적용될 수 있다.At this time, the low-side power output apparatus and the isolated monolithic LDMOS may be applied to the high-side power output apparatus.

이때, 상기 하부 전극은, 상기 모놀리식 다이의 입력 노드 및 스위칭 노드와 각각 연결될 수 있다.At this time, the lower electrode may be connected to the input node and the switching node of the monolithic die, respectively.

또한, 상기 구리 클립은 접지 전압과 전기적으로 연결될 수 있다.In addition, the copper clip may be electrically connected to a ground voltage.

일 예로, 상기 구리 클립은 하나만 형성될 수 있다.For example, only one copper clip may be formed.

또한, 상기 소자들로부터 발생되는 열을 외부로 방출하기 위해 상기 구리 클립의 상단부에 위치하는 열 방출부;를 더 포함할 수 있다.
The heat dissipating unit may further include a heat discharging unit positioned at an upper end of the copper clip for discharging heat generated from the devices to the outside.

본 발명의 또 다른 실시예에 따른 반도체 패키지 내 적용되는 반도체 다이는, 반도체 기판에 형성된 제1 LDMOS; 상기 제1 LDMOS와 아이솔레이트된 제2 LDMOS; 및 상기 기판의 하면에 형성된 파워 전극;을 포함하고, 상기 파워 전극은 상기 제1 LDMOS의 소스 영역과 전기적으로 연결되고, 반도체 패키지의 하부면을 통해 소스 전류가 흘러나가도록 한다.According to still another aspect of the present invention, there is provided a semiconductor die, which is applied in a semiconductor package, including: a first LDMOS formed on a semiconductor substrate; A second LDMOS that is isolated from the first LDMOS; And a power electrode formed on a lower surface of the substrate, wherein the power electrode is electrically connected to a source region of the first LDMOS, and causes a source current to flow out through a lower surface of the semiconductor package.

이때, 상기 반도체 기판은, 고농도의 P형 영역을 포함할 수 있다.At this time, the semiconductor substrate may include a high-concentration P-type region.

또한, 상기 파워 전극은, 상기 고농도의 P형 영역의 하면에 형성될 수 있다.In addition, the power electrode can be formed on the bottom surface of the high-concentration P-type region.

또한, 상기 제1 LDMOS의 소스는, 싱커 또는 도전체로 채워진 트렌치를 통해 상기파워 전극과 전기적으로 연결될 수 있다.In addition, the source of the first LDMOS may be electrically connected to the power electrode through a sinker or a trench filled with a conductor.

또한, 상기 제1 LDMOS로는 바텀-소스(Bottom-Source) 형 LDMOS가 적용될 수 있다.The first LDMOS may be a bottom-source LDMOS.

또한, 상기 반도체 기판에 형성되는 제어 회로를 더 포함할 수 있다.The semiconductor device may further include a control circuit formed on the semiconductor substrate.

이때, 상기 제어 회로, 제1 LDMOS 및 제2 LDMOS는 모놀리식 형태로 구성될 수 있다.
At this time, the control circuit, the first LDMOS, and the second LDMOS may be configured in a monolithic form.

본 발명의 바람직한 실시예에 따른 반도체 패키지는 제어 또는 구동 회로, 로우 사이드 전력 출력 장치 및 하이 사이드 전력 출력 장치가 모놀리식 다이 내 포함된 반도체 다이로 구성되어 종래 대비 집적화된 반도체 패키지를 제공할 수 있다는 효과가 있다.A semiconductor package according to a preferred embodiment of the present invention is a semiconductor package in which a control or drive circuit, a low-side power output device and a high-side power output device are comprised of a semiconductor die included in a monolithic die to provide an integrated semiconductor package .

또한, 반도체 기판을 전력 전극으로 활용함으로써 로우 사이드 전력 출력 장치의 기생 용량 및 인덕턴스를 감소시킬 수 있는 반도체 패키지를 제공하고, 필요로 하는 반도체 다이의 총 개수를 줄임과 동시에 열 성능을 향상시킬 수 있다는 효과가 있다.
It is also possible to provide a semiconductor package capable of reducing the parasitic capacitance and inductance of the low side power output device by utilizing the semiconductor substrate as a power electrode, and to improve the thermal performance while reducing the total number of semiconductor die required It is effective.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 상면도,
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 측면도,
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 상면도,
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 상면도,
도 5는 도 4에 도시된 반도체 패키지의 A-A' 단면도,
도 6은 도 4에 도시된 반도체 패키지의 B-B' 단면도,
도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 상면도,
도 8은 본 발명의 또 다른 실시예에 따른 구리 클립을 제외한 반도체 패키지의 상면도,
도 9는 도 8에 도시된 반도체 패키지의 A-A' 단면도,
도 10은 도 8에 도시된 반도체 패키지의 B-B' 단면도,
도 11은 본 발명의 일 실시예에 따른 파워 스테이지의 간단한 블록 다이어그램, 및
도 12는 도 7 내지 도 10에 도시된 제1 및 제2 리드 프레임만을 도시한 도면이다.1 is a top view of a semiconductor package according to an embodiment of the present invention,
2 is a side view of a semiconductor package according to an embodiment of the present invention;
3 is a top view of a semiconductor package according to another embodiment of the present invention.
4 is a top view of a semiconductor package according to another embodiment of the present invention.
5 is a cross-sectional view taken along line AA 'of the semiconductor package shown in FIG. 4,
6 is a cross-sectional view taken along line BB 'of the semiconductor package shown in FIG. 4,
7 is a top view of a semiconductor package according to another embodiment of the present invention.
8 is a top view of a semiconductor package except for a copper clip according to another embodiment of the present invention.
9 is a cross-sectional view taken along line AA 'of the semiconductor package shown in FIG. 8,
10 is a cross-sectional view taken along line BB 'of the semiconductor package shown in FIG. 8,
Figure 11 is a simplified block diagram of a power stage in accordance with an embodiment of the present invention, and
FIG. 12 is a view showing only the first and second lead frames shown in FIGS. 7 to 10. FIG.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.BRIEF DESCRIPTION OF THE DRAWINGS The present invention is capable of various modifications and various embodiments, and specific embodiments are illustrated in the drawings and described in detail in the detailed description. It should be understood, however, that it is not intended to be limited to the specific embodiments of the invention but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the terms "comprises" or "having" and the like are used to specify that there is a feature, a number, a step, an operation, an element, a component or a combination thereof described in the specification, But do not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof.

이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 11은 본 발명의 일 실시예에 따른 파워 스테이지(Power stage) 의 간단한 블록 다이어그램(Block diagram)이다. 구동 (또는 드라이버) 회로, 로우 사이드 전력 출력 장치(16), 하이 사이드 전력 출력 장치(15)가 배치되어 있으며, 상기 드라이버 회로, 로우 사이드 전력 출력 장치(16), 및 하이 사이드 전력 출력 장치(15)를 하나의 반도체 다이(die) 위에 형성하는 것이 본 발명의 목적이다. 즉, 상기 드라이버 회로, 로우 사이드 전력 출력 장치(16), 하이 사이드 전력 출력 장치(15)를 모놀리식 형태 또는 모놀리식 다이(monolithic die, 점선 표시)로 패키징하여 제조하는 것이다. 모놀리식 다이 안에 구동 (또는 드라이버) 회로 외에 게이트 컨트롤러 회로도 추가로 포함될 수 있다. 11 is a block diagram of a power stage according to an embodiment of the present invention. (Or driver) circuit, a low side power output device 16 and a high side power output device 15 are disposed and the driver circuit, the low side power output device 16, and the high side power output device 15 ) On one semiconductor die is an object of the present invention. That is, the driver circuit, the low-side power output device 16, and the high-side power output device 15 are manufactured by packaging in a monolithic form or a monolithic die (indicated by a dotted line). In addition to the drive (or driver) circuitry in the monolithic die, a gate controller circuitry may additionally be included.

도 11에서 점선으로 표현한 영역은 모놀리식 다이(10) 안에 형성되는 부분이다. 그리고 하이 사이드 전력 출력 장치(15)에 입력 전압(Vin)이 들어오고, 로우 사이드 전력 출력 장치(16)의 소스 영역(16-S)은 파워 그라운드(접지) 된다. 그리고 하이 및 로우 사이드 전력 출력 장치가 서로 만나는 지점은 하이 사이드 전력 출력 장치의 소스 영역(15-S)이 되고, 동시에 로우 사이드 전력 출력 장치의 드레인 영역(16-D)이 된다. 그리고 그 지점은 DC 전류 출력 또는 스위칭 노드로 작용한다. 그리고 하이 사이드 전력 출력 장치(15) 및 로우 사이드 전력 장치(16)의 게이트는 구동 회로용 로직 소자 또는 게이트 컨트롤러 회로와 연결되어 로직 소자의 스위칭 신호를 받거나 게이트 컨트롤을 위한 신호를 받는다.
11 is a portion formed in the monolithic die 10. The input voltage Vin is input to the high side power output device 15 and the source region 16-S of the low side power output device 16 is power grounded (grounded). And the point at which the high and low side power output devices meet each other becomes the source region 15-S of the high side power output device and the drain region 16-D of the low side power output device at the same time. And that point acts as a DC current output or switching node. And the gates of the high side power output device 15 and the low side power device 16 are connected to a logic element or gate controller circuit for the driving circuit to receive the switching signal of the logic element or receive a signal for gate control.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 상면도이며, 도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 측면도이다.
FIG. 1 is a top view of a semiconductor package according to an embodiment of the present invention, and FIG. 2 is a side view of a semiconductor package according to an embodiment of the present invention.

도 1 내지 2에 도시된 바와 같이, 본 발명에 적용가능한 바람직한 실시예에 따른 반도체 패키지는 구동 회로, 로우 사이드 전력 출력 장치 및 하이 사이드 전력 출력 장치가 모놀리식으로 포함되며, 모노리식 다이의 상면 및 하면에 각각 상부 전극 및 하부 전극이 형성된다. 하부전극은 백메탈(11)로 구성될 수 있다. 그리고 플립(flip) 되지 않은 반도체 다이(10); 상기 반도체 다이(10)의 하단부에 위치하며, 상기 반도체 다이(10)의 백메탈(11)과 전기적으로 연결되는 제1 리드 프레임(20); 상기 반도체 다이(10)의 주변부에 위치하며, 상기 제1 리드 프레임(20)과 동일한 평면상에 위치하는 제2 리드 프레임(31,33,35); 및 상기 반도체 다이(10)와 상기 제2 리드 프레임(31,33,35)을 전기적으로 연결하는 연결 수단을 포함할 수 있다. 이때, 상기 연결 수단으로는 본딩(bonding) 와이어(41)가 적용될 수 있다.
1 to 2, a semiconductor package according to a preferred embodiment applicable to the present invention includes a driving circuit, a low-side power output device, and a high-side power output device monolithically, An upper electrode and a lower electrode are formed on the lower surface and the lower surface, respectively. The lower electrode may be composed of a back metal (11). And a semiconductor die 10 that is not flipped; A first lead frame (20) located at a lower end of the semiconductor die (10) and electrically connected to the back metal (11) of the semiconductor die (10); A second lead frame (31, 33, 35) located in the periphery of the semiconductor die (10) and positioned on the same plane as the first lead frame (20); And connecting means for electrically connecting the semiconductor die 10 and the second lead frames 31, 33, and 35 to each other. At this time, a bonding wire 41 may be applied as the connecting means.

반도체 다이(10)는 반도체의 구동을 제어하는 구동 회로(또는 제어 및 구동회로), 스위칭 전압 및 접지 전압과 전기적으로 연결되어 동작하는 로우 사이드 전력 출력 장치, 입력 전압 및 스위칭 전압과 전기적으로 연결되어 동작하는 하이 사이드 전력 출력 장치가 하나의 다이(die) 안에 모두 형성되는 모놀리식 형태로 형성된다. 상기 반도체 다이(10)는 다양한 반도체 공정(예를 들어, BiCMOS, BCD 등)을 통해 제조될 수 있다. 이하, 구체적인 제조 방법에 대해 상세히 설명한다.The semiconductor die 10 is electrically connected to a drive circuit (or control and drive circuit) that controls driving of the semiconductor, a low side power output device that operates in electrical connection with a switching voltage and a ground voltage, an input voltage and a switching voltage Side power output device is formed in a monolithic form in which all of the working high-side power output devices are formed in one die. The semiconductor die 10 may be fabricated through various semiconductor processes (e.g., BiCMOS, BCD, etc.). Hereinafter, a specific manufacturing method will be described in detail.

먼저, 상기 반도체 다이(10)는 P형 불순물이 높은 농도로 도핑된 기판 및 상기 기판 상에 형성된 P형 에피층을 포함한다. 이어, 저비용의 간단한 BCD 공정을 통해 구동 회로가 형성되거나, 전 BCD 공정을 통해 제어 회로를 형성할 수 있다.First, the semiconductor die 10 includes a substrate doped with a high concentration of a P-type impurity and a P-type epitaxial layer formed on the substrate. Then, a driving circuit may be formed through a simple low-cost BCD process, or a control circuit may be formed through a full BCD process.

또한, 상기 반도체 다이(10)는 로우 사이드 전력 출력 장치와 일정 간격 서로 떨어진 (또는 아이솔레이트된) 하이 사이드 장치를 포함할 수 있다. In addition, the semiconductor die 10 may include a high side device spaced apart (or isolated) from the low side power output device.

또한, 로우 사이드 전력 장치의 소스 영역이 상기 반도체 다이(10) 내 기판과 전기적으로 연결되도록 구성될 수 있다.Also, the source region of the low side power device can be configured to be electrically connected to the substrate in the semiconductor die 10.

본 발명의 일 실시예에서 상기 로우 사이드 전력 장치 및 기판은 싱커(sinker)로 구성된 도핑 영역, 도전체(예: 도핑된 폴리 실리콘)로 채워진 트렌치, 금속(실리사이드, 텅스텐 또는 이들의 조합)으로 채워진 트렌치, 또는 싱커 및 트렌치의 조합, 관통 전극(Through Silicon Via, TSV) 중 선택되는 어느 하나 이상의 방법을 통해 로우 사이드 전력 장치의 소스 영역은 반도체 기판의 후면에 형성된 백메탈과 전기적으로 연결되도록 구성될 수 있다.In one embodiment of the present invention, the low-side power device and the substrate are filled with a doping region comprised of a sinker, a trench filled with a conductor (e.g., doped polysilicon), a metal (silicide, tungsten, A source region of the low side power device is configured to be electrically connected to a back metal formed on a back surface of the semiconductor substrate through at least one of a trench, a combination of a sinker and a trench, and a through silicon via (TSV) .

또는, 로우 사이드 장치의 활성 영역 내 형성되는 트렌치 또는 싱커를 통해 전기적으로 연결되도록 구성될 수 있다.Or may be configured to be electrically connected through a trench or sinker formed in the active region of the low side device.

또는, 로우 사이드 장치의 외곽 주변부에 형성되는 트렌치 또는 싱커를 통해 전기적으로 연결되도록 구성될 수 있다.Or may be configured to be electrically connected through a trench or sinker formed in the outer periphery of the low side device.

또는, 금속을 통해 로우 사이드 장치와 연결되는 트렌치 또는 싱커가 형성됨으로써 상기 로우 사이드 장치 및 기판이 전기적으로 연결되도록 구성될 수 있다.
Alternatively, a trench or sinker connected to the low side device through the metal may be formed to electrically connect the low side device and the substrate.

또한, 상기 반도체 다이(10)의 하단부에는 하부전극 또는 백메탈(11)이 형성된다. 반도체 기판이 고농도의 P형 기판을 사용할 수 있는데, 그 고농도의 P형 기판 하부면에 백메탈(11)이 형성된다. 상기 백메탈(11)은 다양한 반도체 제조 공정을 통해 형성될 수 있다. 본 발명에 적용가능한 실시예에서 상기 백메탈(11)로는 Ti/Ni/Ag 또는 Ti/Ni/Au 등 수직형 전력 MOSFET에 적용되는 금속이 적용되거나 CrAu, Ti/Al, Ti/Cu 등의 전기적 도체 재료가 적용될 수 있다. A lower electrode or a back metal 11 is formed on the lower end of the semiconductor die 10. The semiconductor substrate can use a high-concentration P-type substrate, and the back metal 11 is formed on the bottom surface of the high-concentration P-type substrate. The back metal 11 may be formed through various semiconductor manufacturing processes. In the embodiment applicable to the present invention, the back metal 11 may be a metal applied to vertical power MOSFETs such as Ti / Ni / Ag or Ti / Ni / Au, or may be made of a metal such as CrAu, Ti / Al, Ti / Conductor materials can be applied.

상기 반도체 다이(10)는 이와 같이 형성되는 백메탈(11)을 포함하고 얇은 웨이퍼로 형성됨으로써 기판의 저항을 최소화한다.The semiconductor die 10 includes a back metal 11 thus formed and is formed of a thin wafer to minimize the resistance of the substrate.

상기 반도체 다이(10)는 플립되지 않은 형태로 형성될 수 있다.The semiconductor die 10 may be formed in a non-flip shape.

본 발명에 적용가능한 실시예에서 상기 로우 사이드 전력 출력 장치로는 Bottom-Source 형 LDMOS가 적용될 수 있다. 바람직하게는, 낮은 Rsp(Specific on Resistance) 및 낮은 온 저항(Rdson) 특성뿐만 아니라 적정한 항복 전압(BVdss) 특성을 갖는 LDMOS가 적용될 수 있다. 이를 통해 전체 반도체 다이의 사이즈를 축소시키는 동시에 단가를 축소시킬 수 있다.In an embodiment applicable to the present invention, a bottom-source type LDMOS may be applied to the low-side power output device. Preferably, an LDMOS having low specific on resistance (Rsp) and low on-resistance (Rdson) characteristics as well as appropriate breakdown voltage (BVdss) characteristics can be applied. This can reduce the size of the entire semiconductor die and reduce the unit cost.

상기 LDMOS의 로우 사이드 장치의 소스 영역은 반도체 다이(10)의 뒷면에 형성된 백메탈(11)과 전기적으로 연결되며, 상기 백메탈(11)은 접지 전원과 연결되는 전력 전극으로 활용된다. 이를 통해, 본 발명에서는 로우 사이드 전력 출력 장치의 효율성을 높이고, 발생되는 기생 용량, 인턱던스 및 열 저항을 감소시킬 수 있다.The source region of the low side device of the LDMOS is electrically connected to the back metal 11 formed on the back surface of the semiconductor die 10 and the back metal 11 is used as a power electrode connected to the ground power source. Accordingly, the present invention can increase the efficiency of the low-side power output device and reduce the generated parasitic capacitance, inductance, and thermal resistance.

또한, 본 발명에 적용가능한 실시예에서 상기 하이 사이드 전력 출력 장치로는 상기 로우 사이드 전력 출력 장치와 아이솔레이트된(isolated) 모놀리식 LDMOS가 적용될 수 있다. 즉, 상기 하이 사이드 전력 출력 장치는 상기 로우 사이드 전력 출력 장치와 일정 간격 떨어져 형성될 수 있다. 바람직하게는, 상기 하이 사이드 전력 출력 장치 또한 낮은 Rsp(Specific on Resistance) 및 낮은 온 저항(Rdson) 특성뿐만 아니라 적정한 항복 전압(BVdss) 특성을 갖는 LDMOS가 적용될 수 있다. 이를 통해 전체 반도체 다이의 사이즈를 축소시키는 동시에 단가를 축소시킬 수 있다.
In addition, in the embodiment applicable to the present invention, the high-side power output apparatus may be a monolithic LDMOS isolated from the low-side power output apparatus. That is, the high-side power output device may be spaced apart from the low-side power output device. Preferably, the high-side power output device may also be an LDMOS having a low specific on resistance (Rsp) and a low on-resistance (Rdson) as well as an appropriate breakdown voltage (BVdss). This can reduce the size of the entire semiconductor die and reduce the unit cost.

본 발명에 적용가능한 실시예에서, 제1/제2와 같은 기술적 표현은 전체 기술 구성을 구별하여 설명하기 용이하도록 하기 위함일 뿐, 서로 다른 기술 구성임을 의미하지는 않는다. 예를 들어, 제1 리드 프레임 및 제2 리드 프레임은 전체 리드 프레임을 영역별로 구분한 것일 뿐, 상기 제1 리드 프레임과 제2 리드 프레임은 서로 다른 기술 구성임을 의미하지는 않는다. 또한, 입력 리드 프레임, 스위칭 리드 프레임 및 컨트롤 리드 프레임 등도 전체 리드 프레임을 영역별로 구분한 것일 뿐, 서로 다른 기술 구성임을 의미하지는 않는다.
In the embodiment applicable to the present invention, the technical expressions such as the first / second are intended to make it easier to distinguish and describe the entire technical structure, but do not mean that they are different technical structures. For example, the first lead frame and the second lead frame are formed by dividing the entire lead frame into regions, which does not mean that the first lead frame and the second lead frame are different from each other. Also, the input lead frame, the switching lead frame, and the control lead frame do not mean that the entire lead frames are divided into regions, and they are different from each other.

상기 반도체 다이(10)의 하단부에는 백메탈(11)과 직접 접촉하는 제1 리드 프레임(20)이 위치한다. 백메탈(11)은 하부 전극에 해당된다. 바람직하게는, 상기 제1 리드 프레임(20)은 상기 반도체 다이(10)의 아랫면(13)과 접촉되어 상기 반도체 다이(10)의 백메탈(11)과 전기적으로 연결된다. 상기 제1 리드 프레임(20)은 구리, 구리 합금, Ni-Pd, Ni-Pd-Au, 땜납 도통 구리(Solder plated Copper) 또는 이것들의 조합을 포함하는 전기적 도체 재료 중 선택되는 재료로 구성될 수 있다.A first lead frame 20, which is in direct contact with the back metal 11, is located at the lower end of the semiconductor die 10. The back metal 11 corresponds to the lower electrode. Preferably, the first lead frame 20 is in contact with the underside 13 of the semiconductor die 10 and is electrically connected to the back metal 11 of the semiconductor die 10. The first leadframe 20 may be comprised of a material selected from among copper, a copper alloy, an electrically conductive material comprising Ni-Pd, Ni-Pd-Au, solder plated copper or a combination thereof have.

본 발명에 적용가능한 바람직한 실시예에서 상기 제1 리드 프레임(20)은 접지 전원과 전기적으로 연결될 수 있다. 상기 제1 리드 프레임(20)이 접지 전원과 전기적으로 연결됨으로써, 상기 반도체 다이(10)의 하단부에 형성된 백메탈(11)도 접지 전압과 전기적으로 연결된다. 이를 통해, 본 발명에 따른 반도체 패키지의 저면부는 접지 전압으로 형성되게 된다. 즉, 반도체 다이의 백메탈은 로우 사이드 LDMOS의 소스와 직접적으로 연결되어 패키지의 하부면을 통해 소스 전류가 흘러나가도록 하는 것이다.
In a preferred embodiment applicable to the present invention, the first lead frame 20 may be electrically connected to a ground power source. The first lead frame 20 is electrically connected to the ground power source so that the back metal 11 formed at the lower end of the semiconductor die 10 is also electrically connected to the ground voltage. Thus, the bottom surface of the semiconductor package according to the present invention is formed with a ground voltage. That is, the back metal of the semiconductor die is directly connected to the source of the low-side LDMOS so that the source current flows out through the lower surface of the package.

도 1에 도시된 바와 같이, 제2 리드 프레임(31,33,35)은 상기 반도체 다이(10)의 주변부에 위치하며, 상기 반도체 다이의 상부 전극(60)과 연결된다. 상부 전극(60)은 구리 등의 도전체 물질로 구성된다. 그리고 상부 전극(60)은 반도체 다이의 입력 전압(Vin), 스위칭 전압(Vsw) 의 전극과 각각 전기적으로 연결된다. 그래서 입력 및 스위칭 신호를 전달할 수 있다. 그리고 반도체 다이의 그라운드 전압의 전극과도 연결될 수 있다. As shown in FIG. 1, the second lead frame 31, 33, 35 is located at the periphery of the semiconductor die 10 and is connected to the upper electrode 60 of the semiconductor die. The upper electrode 60 is made of a conductive material such as copper. The upper electrode 60 is electrically connected to the input voltage Vin of the semiconductor die and the electrode of the switching voltage Vsw, respectively. So it can carry the input and the switching signal. And also to electrodes of the ground voltage of the semiconductor die.

그리고 제2 리드 프레임(31,33,35)은 상기 제1 리드 프레임(20)과 동일한 평면상에 위치한다. 도 1 및 도 2를 참고하면, 상기 제2 리드 프레임(31,33,35)은 상기 제1 리드 프레임(20)과 동일한 평면 상에 위치하며, 상기 반도체 다이(10)(또는 제1 리드 프레임(20))의 앞측(또는 뒤측), 좌측 및 우측에 위치한다.And the second lead frames 31, 33, 35 are located on the same plane as the first lead frame 20. [ 1 and 2, the second lead frame 31, 33, 35 is located on the same plane as the first lead frame 20, and the semiconductor die 10 (or the first lead frame 20, (Or rear side), left and right sides of the front side (the front side 20).

본 발명에 적용가능한 실시예에서 상기 제2 리드 프레임은, 도 1과 같이, 입력 전압과 전기적으로 연결된 입력 리드 프레임(31); 스위칭 전압과 전기적으로 연결된 스위칭 리드 프레임(33); 및 구동 제어 신호를 제공하는 하나 또는 두 개 이상의 컨트롤 리드 프레임(35)을 포함할 수 있다. 바람직하게는 상기 하나 또는 두 개 이상의 컨트롤 리드 프레임(35)은 상기 반도체 다이(10)에 대해 일 방향(도 1의 위쪽)에 위치하고, 상기 입력 리드 프레임(31)은 상기 컨트롤 리드 프레임(35)을 기준으로 상기 반도체 다이(10)의 좌측(도 1의 좌측)에 위치하며, 상기 스위칭 리드 프레임(33)은 상기 컨트롤 리드 프레임(35)을 기준으로 상기 반도체 다이(10)의 우측(도 1의 우측)에 위치할 수 있다. 다만, 이는 일 실시예에 불과할 뿐, 또 다른 실시예에서 상기 입력 리드 프레임(31) 및 스위칭 리드 프레임(33)의 위치가 반대되거나, 입력 리드 프레임(31) 및 컨트롤 리드 프레임(35)이 마주보고 위치할 수도 있다. 또한, 상기 하나 이상의 컨트롤 리드 프레임(35)은 반도체 다이(10)를 기준으로 둘 이상의 방향에 위치할 수도 있다. 예를 들면, 상기 반도체 다이(10)를 기준으로 좌/우측에 위치하거나, 상기 반도체 다이(10)의 상측 및 좌측 등에 위치할 수 있다.
In an embodiment applicable to the present invention, the second lead frame includes an input lead frame 31 electrically connected to an input voltage as shown in FIG. 1; A switching lead frame (33) electrically connected to the switching voltage; And one or more control lead frames 35 for providing drive control signals. Preferably, the one or more control lead frames 35 are located in one direction (upper side in FIG. 1) with respect to the semiconductor die 10, and the input lead frame 31 is connected to the control lead frame 35, (Left side in FIG. 1) of the semiconductor die 10, and the switching lead frame 33 is located on the right side of the semiconductor die 10 with reference to the control lead frame 35 As shown in Fig. In another embodiment, the positions of the input lead frame 31 and the switching lead frame 33 may be reversed, or the input lead frame 31 and the control lead frame 35 may face each other It can also be reported. Also, the one or more control lead frames 35 may be located in more than one direction with respect to the semiconductor die 10. For example, located on the left / right side with respect to the semiconductor die 10, or on the upper side and the left side of the semiconductor die 10 and the like.

연결 수단은 상기 반도체 다이(10)와 상기 제2 리드 프레임(30)을 전기적으로 연결한다. 구체적으로, 도 1과 같이, 상기 연결 수단은 반도체 다이(10)의 본딩(bonding) 패드(50)를 통해 상기 반도체 다이(10)의 윗면(12)과 제2 리드 프레임(30)을 전기적으로 연결할 수 있다. 상기 입력 리드 프레임(31) 및 스위칭 리드 프레임(33)과 상기 반도체 다이(10)를 연결하는 연결 수단은 0.8 내지 2 mil(1mil = 0.001 인치) 두께 본딩(bonding) 와이어(41) 또는 리본 본딩으로 연결할 수 있으며, 바람직하게는 2mil 두께 본딩(bonding) 와이어(41)가 적용될 수 있다. 또한, 상기 하나 또는 두 개 이상의 컨트롤 리드 프레임(35)과 상기 반도체 다이(10)를 연결하는 연결 수단은 0.8 내지 2 mil(1mil = 0.001 인치) 두께 본딩(bonding) 와이어(41) 또는 리본 본딩으로 연결 할 수 있으며, 바람직하게는 1mil 두께 본딩(bonding) 와이어(41)가 적용될 수 있다. 상기와 같은 구성을 통해 상기 반도체 다이(10) 내 포함된 회로에 입력 전압 및 스위칭 전압을 제공하고, 특정 구동 제어 신호를 제공할 수 있다.The connecting means electrically connects the semiconductor die (10) and the second lead frame (30). 1, the connecting means electrically connects the upper surface 12 of the semiconductor die 10 and the second lead frame 30 via a bonding pad 50 of the semiconductor die 10, You can connect. The connecting means for connecting the input lead frame 31 and the switching lead frame 33 to the semiconductor die 10 are formed by 0.8 to 2 mil (1 mil = 0.001 inch) thick bonding wires 41 or by ribbon bonding And preferably a 2 mil thick bonding wire 41 may be applied. The connecting means for connecting the one or more control leadframes 35 and the semiconductor die 10 may also be connected by a thickness of 0.8 to 2 mil (1 mil = 0.001 inch) thick bonding wires 41 or by ribbon bonding And preferably a 1 mil thick bonding wire 41 may be applied. With such a configuration, the input voltage and the switching voltage can be provided to the circuits included in the semiconductor die 10, and a specific drive control signal can be provided.

바람직하게는, 상기 본딩(bonding) 와이어로는 구리, 금, 알루미늄 또는 이것들의 조합을 포함하는 전기적 도체 재료가 적용될 수 있다. 이외, 다양한 전기적 도체 재료 또한 상기 본딩(bonding) 와이어의 재료로 활용될 수 있다.Preferably, the bonding wire may be an electrically conductive material including copper, gold, aluminum, or a combination thereof. In addition, various electrical conductor materials can also be utilized as the material of the bonding wires.

또한, 상기 입력 리드 프레임(31) 및 스위칭 리드 프레임(33)으로부터 전달되는 입력전압 및 스위칭 전압을 상기 반도체 다이(10)의 일정 영역에 전달하기 위하여 상기 반도체 다이(10)의 윗면(12) 상에 상부 전극(60)이 사용되는 도전체가 형성될 수 있다. 이때, 상기 상부 전극(60)으로는 도 1과 같은 형태의 도전체가 적용될 수도 있으며, 도 3과 같은 형태의 도전체가 적용될 수도 있다.
The upper surface 12 of the semiconductor die 10 may be formed on the upper surface 12 of the semiconductor die 10 to transmit an input voltage and a switching voltage from the input lead frame 31 and the switching lead frame 33, A conductor in which the upper electrode 60 is used may be formed. In this case, the upper electrode 60 may be a conductor as shown in FIG. 1, or a conductor as shown in FIG. 3 may be applied.

또한, 본 발명에 적용가능한 실시예에 따른 반도체 패키지는 상기 반도체 다이(10), 제1 리드 프레임(20), 제2 리드 프레임(31,33,35) 및 연결 수단을 밀봉하는 몰딩제(70)를 더 포함할 수 있다. 상기 몰딩제(70)는 상기 제1 리드 프레임(20) 및 제2 리드 프레임(31,33,35)을 밀봉함에 있어, 상기 제1 리드 프레임(20) 및 제2 리드 프레임(31,33,35)의 하단부를 제외한 부분을 밀봉할 수 있다. 이를 통해, 외부의 충격에도 강인한 반도체 패키지를 제공할 수 있다.
A semiconductor package according to an embodiment applicable to the present invention includes a molding die 70 for sealing the semiconductor die 10, the first lead frame 20, the second lead frame 31, 33, 35, ). The molding material 70 is used to seal the first and second lead frames 20 and 31 and 33 and 35 so that the first and second lead frames 20 and 31, 35 can be sealed. This makes it possible to provide a semiconductor package that is robust against external impacts.

또한, 본 발명에 적용가능한 실시예에 따른 반도체 패키지는 상기 소자들로부터 발생되는 열을 외부로 방출하는 열 방출부(미도시)를 더 포함할 수 있다. 상기 열 방출부는 구리 등의 열 전도성 플러그로써 전체 소자들의 상단부에 위치하여 전력 전극과 넓은 면적 접촉하며, 몰드(mold) 컴파운드를 통해 고정된다. 상기 열 방출부를 통해 상기 반도체 패키지의 소자들의 온도를 제어하여 상기 반도체 패키지의 내구성 및 성능을 향상시킬 수 있다.
The semiconductor package according to an embodiment of the present invention may further include a heat dissipation unit (not shown) for dissipating heat generated from the devices to the outside. The heat releasing portion is a thermally conductive plug such as copper, and is located at the upper end of the entire elements, is in large area contact with the power electrode, and is fixed through a mold compound. And the durability and performance of the semiconductor package can be improved by controlling the temperature of the elements of the semiconductor package through the heat emitting portion.

이와 같이 연결 수단이 본딩(bonding) 와이어(41)로 구성된 반도체 패키지는 동작을 제한하는 본딩(bonding) 와이어의 저항으로 인해 비교적 낮은 전류로 구동되는 회로에 적용될 수 있다. 바람직하게는, 2~6 A(암페어)로 구동되는 회로에 적용될 수 있다.In this way, the semiconductor package in which the connecting means is made of the bonding wire 41 can be applied to a circuit which is driven with a relatively low current due to the resistance of the bonding wire which restricts the operation. Preferably, it can be applied to a circuit driven with 2 to 6 A (amperes).

또한, 상기 일 실시예에 따른 반도체 패키지는 단 하나의 반도체 다이(10)만으로 구성되어 보다 얇은 반도체 패키지를 제공할 수 있다는 특징이 있다.
In addition, the semiconductor package according to the above embodiment is constituted by only one semiconductor die 10, so that a thinner semiconductor package can be provided.

도 4 내지 도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 도면이다.
4 to 6 are views of a semiconductor package according to another embodiment of the present invention.

도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 상면도이며, 도 5 또는 도 6은 도 4의 반도체 패키지의 측면도이다.FIG. 4 is a top view of a semiconductor package according to another embodiment of the present invention, and FIG. 5 or 6 is a side view of the semiconductor package of FIG.

도 4에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지는 일 예와 달리 구리 클립(42)으로 구성되는 연결 수단을 통해 입력 전압 및 스위칭 전압이 전기적으로 연결될 수 있다. 이때, 반도체 다이(10)는 플립되지 않은 상태로 구비된다.As shown in FIG. 4, the semiconductor package according to another embodiment of the present invention may have an input voltage and a switching voltage electrically connected to each other through connection means formed of a copper clip 42, unlike the example. At this time, the semiconductor die 10 is provided without being flipped.

앞의 실시예와 마찬가지로, 상기 반도체 다이(10)의 하단부에는 제1 리드 프레임(20)이 위치한다. 바람직하게는, 상기 제1 리드 프레임(20)은 상기 반도체 다이(10)의 아랫면(13)과 접촉되어 상기 반도체 다이(10)의 하부전극으로 사용하는 백메탈(11)과 전기적으로 연결된다. 그리고 상기 제1 리드 프레임(20)은 접지 전원과 전기적으로 연결될 수 있다. 상기 제1 리드 프레임(20)이 접지 전원과 전기적으로 연결됨으로써, 상기 반도체 다이(10)의 하단부에 형성된 백메탈(11)도 접지 전압과 전기적으로 연결된다. 이를 통해, 본 발명에 따른 반도체 패키지의 저면부는 접지 전압으로 형성되게 된다. 즉, 반도체 다이의 백메탈(11)은 로우 사이드 LDMOS의 소스와 직접적으로 연결되어 패키지의 하부면을 통해 소스 전류가 흘러나가도록 하는 것이다.As in the previous embodiment, the first lead frame 20 is located at the lower end of the semiconductor die 10. The first lead frame 20 contacts the bottom surface 13 of the semiconductor die 10 and is electrically connected to the back metal 11 used as a lower electrode of the semiconductor die 10. The first lead frame 20 may be electrically connected to a ground power source. The first lead frame 20 is electrically connected to the ground power source so that the back metal 11 formed at the lower end of the semiconductor die 10 is also electrically connected to the ground voltage. Thus, the bottom surface of the semiconductor package according to the present invention is formed with a ground voltage. That is, the back metal 11 of the semiconductor die is directly connected to the source of the low-side LDMOS so that the source current flows out through the lower surface of the package.

구체적으로, 도 5와 같이, 본 발명에 적용가능한 다른 실시예에서 상기 제2 리드 프레임은 상부 전극(60)과 연결된 전기적으로 연결된 구리 클립과 직접 물리적으로 연결된다. 구리 클립(42)을 통해 입력 전압과 전기적으로 연결된 입력 리드 프레임(31); 구리 클립(42)을 통해 접지 전압과 전기적으로 연결된 상부측 접지 리드 프레임(32); 구리 클립(42)을 통해 스위칭 전압과 전기적으로 연결된 스위칭 리드 프레임(33); 및 본딩(bonding) 와이어(41)를 통해 구동 제어 신호를 제공하는 하나 또는 두 개 이상의 컨트롤 리드 프레임(35)을 포함할 수 있다. 상부 전극(60)과 구리 클립(42)사이에는 도전성 솔더 물질(80)이 형성되어 서로 전기적으로 연결할 수 있다. 5, in another embodiment applicable to the present invention, the second lead frame is physically connected directly to an electrically connected copper clip connected to the upper electrode 60. [ An input lead frame 31 electrically connected to the input voltage through a copper clip 42; An upper side ground lead frame 32 electrically connected to the ground voltage through the copper clip 42; A switching lead frame (33) electrically connected to the switching voltage via a copper clip (42); And one or more control leadframes 35 that provide drive control signals through bonding wires 41. A conductive solder material 80 may be formed between the upper electrode 60 and the copper clip 42 and electrically connected to each other.

도 4와 같이, 구리 클립(42)은 2개 이상의 구리 클립으로 구성될 수 있다. 왜냐하면 각각 입력 전압 전극, 스위칭 전압 전극, 접지 전압 전극 또는 그라운드(접지) 전극과 각각 연결하기 위해서이다. 4, the copper clips 42 may be composed of two or more copper clips. Because they are respectively connected to the input voltage electrode, the switching voltage electrode, the ground voltage electrode or the ground (ground) electrode, respectively.

바람직하게는 상기 하나 또는 두 개 이상의 컨트롤 리드 프레임(35)은 상기 반도체 다이(10)에 대해 일 방향(도 4의 위쪽)에 위치하고, 상기 입력 리드 프레임(31) 및 상기 상부측 접지 리드 프레임(32)은 상기 컨트롤 리드 프레임(35)을 기준으로 상기 반도체 다이(10)의 좌측(도 4의 좌측)에 위치하며, 상기 스위칭 리드 프레임(33)은 상기 컨트롤 리드 프레임(35)을 기준으로 상기 반도체 다이(10)의 우측(도 4의 우측)에 위치할 수 있다. 다만, 이는 일 실시예에 불과할 뿐, 또 다른 실시예에서 상기 입력 리드 프레임(31) 및 스위칭 리드 프레임(33)의 위치가 반대되거나, 입력 리드 프레임(31) 및 컨트롤 리드 프레임(35)이 마주보고 위치할 수도 있다. 또한, 상기 하나 이상의 컨트롤 리드 프레임(35)은 반도체 다이(10)를 기준으로 둘 이상의 방향에 위치할 수도 있다. 예를 들면, 상기 반도체 다이(10)를 중심으로 좌/우측에 위치하거나, 상기 반도체 다이(10)의 상측 및 좌측 등에 위치할 수 있다.
Preferably, the one or more control leadframes 35 are positioned in one direction (upper side in FIG. 4) relative to the semiconductor die 10, and the input lead frame 31 and the upper side ground leadframe 32 are positioned on the left side (left side in FIG. 4) of the semiconductor die 10 with respect to the control lead frame 35, and the switching lead frame 33 is positioned on the control lead frame 35 (Right side in FIG. 4) of the semiconductor die 10. In another embodiment, the positions of the input lead frame 31 and the switching lead frame 33 may be reversed, or the input lead frame 31 and the control lead frame 35 may face each other It can also be reported. Also, the one or more control lead frames 35 may be located in more than one direction with respect to the semiconductor die 10. For example, it may be located on the left / right side of the semiconductor die 10, or may be located on the upper side and the left side of the semiconductor die 10 or the like.

상기 입력 리드 프레임(31), 상부측 접지 리드 프레임(32) 및 스위칭 리드 프레임(33)과 상기 반도체 다이(10)를 전기적으로 연결하는 구리 클립(42)으로는 구리 등의 전기적 도체 재료가 적용될 수 있다. 위와 같이, 상기 구리 클립(42)으로 구성된 반도체 패키지의 A-A' 단면도 및 B-B' 단면도는 도 5 및 도 6과 같다. An electrical conductor material such as copper is applied to the copper clip 42 electrically connecting the input lead frame 31, the upper side ground lead frame 32 and the switching lead frame 33 to the semiconductor die 10 . 5 and 6 are a cross-sectional view taken along the line A-A 'and a cross-sectional view taken along the line B-B', respectively, of the semiconductor package composed of the copper clips 42.

상기 입력 리드 프레임(31), 상부측 접지 리드 프레임(32) 및 스위칭 리드 프레임(33)으로부터 전달되는 전력을 상기 반도체 다이(10)의 일정 영역에 전달하기 위하여 상기 반도체 다이(10) 상에 도전체로 형성되는 상부 전극(60)이 형성될 수 있다. 또한, 상기 구리 클립(42) 및 리드 프레임(또는 반도체 다이(10)의 상부 전극(60))의 연결부를 고정하기 위해 솔더(납땜)가 적용될 수 있다.
(10) on the semiconductor die (10) to transfer power from the input lead frame (31), the upper ground leadframe (32) and the switching leadframe (33) An upper electrode 60 may be formed. Solder may also be applied to fix the connection of the copper clip 42 and the lead frame (or the upper electrode 60 of the semiconductor die 10).

또한, 본 발명에 적용가능한 실시예에 따른 반도체 패키지는 상기 반도체 다이(10), 제1 리드 프레임(20), 제2 리드 프레임(30) 및 구리 클립(42) 등을 밀봉하는 몰딩제(70)를 더 포함할 수 있다. 상기 몰딩제(70)는 상기 제1 리드 프레임(20) 및 제2 리드 프레임(30)을 밀봉함에 있어, 상기 제1 리드 프레임(20) 및 제2 리드 프레임(30)의 하단부를 제외한 부분을 밀봉할 수 있다. 이를 통해, 외부의 충격에도 강인한 반도체 패키지를 제공할 수 있다.
The semiconductor package according to the embodiment applicable to the present invention includes a molding material 70 for sealing the semiconductor die 10, the first lead frame 20, the second lead frame 30 and the copper clips 42 and the like ). The molding material 70 may be formed by molding a portion of the first lead frame 20 and the second lead frame 30 excluding the lower end portion of the first lead frame 20 and the second lead frame 30 in sealing the first lead frame 20 and the second lead frame 30 It can be sealed. This makes it possible to provide a semiconductor package that is robust against external impacts.

또한, 본 발명에 적용가능한 실시예에 따른 반도체 패키지는 상기 소자들로부터 발생되는 열을 외부로 방출하는 열 방출부(미도시)를 더 포함할 수 있다. 상기 열 방출부는 구리 등의 열 전도성 플러그로써 전체 소자들의 상단부에 위치하여 전력 전극과 넓은 면적 접촉하며, 몰드 컴파운드를 통해 고정된다. 상기 열 방출부를 통해 상기 반도체 패키지의 소자들의 온도를 제어하여 상기 반도체 패키지의 내구성 및 성능을 향상시킬 수 있다.
The semiconductor package according to an embodiment of the present invention may further include a heat dissipation unit (not shown) for dissipating heat generated from the devices to the outside. The heat releasing portion is a thermally conductive plug such as copper, is positioned at the upper end of the entire elements, is in large area contact with the power electrode, and is fixed through the mold compound. And the durability and performance of the semiconductor package can be improved by controlling the temperature of the elements of the semiconductor package through the heat emitting portion.

이와 같이 본 발명의 다른 실시예에 따른 반도체 패키지는 구리 클립(42)을 적용함으로써 보다 높은 전류로 구동되는 회로에 적용될 수 있다. 바람직하게는, 6 A(암페어) 이상으로 구동되는 회로에 적용될 수 있다.
As described above, the semiconductor package according to another embodiment of the present invention can be applied to a circuit which is driven with a higher current by applying the copper clip 42. Preferably, it can be applied to a circuit driven at 6 A (amperes) or more.

도 7 내지 도 10은 본 발명의 또 다른 실시예에 따른 반도체 패키지에 대한 도면이다.
7 to 10 are views of a semiconductor package according to another embodiment of the present invention.

도 7 내지 도 10에 도시된 바와 같이, 본 발명에 적용가능한 바람직한 실시예에 따른 반도체 패키지는 구동 회로, 로우 사이드 전력 출력 장치 및 하이 사이드 전력 출력 장치가 모놀리식으로 포함되며, 플립되어 윗면(112)에 백메탈(111)이 형성된 반도체 다이(110); 상기 반도체 다이(110)의 하단부에 위치하며, 상기 반도체 다이(110)의 아랫면(113)에 형성된 하부전극(160)과 전기적으로 연결되는 제1 리드 프레임(121,122,123,125); 상기 반도체 다이(110)의 주변부에 위치하며, 상기 제1 리드 프레임(121,122,123,125)과 동일한 평면상에 위치하는 제2 리드 프레임(130); 및 상기 반도체 다이(110)의 윗면(112)에 형성된 상부 전극(111)과 상기 제2 리드 프레임(130)을 전기적으로 연결하는 구리 클립(140)를 포함한다. 앞의 실시예와 마찬가지로 모노리식 다이의 상면 및 하면에 각각 상부 전극(111) 및 하부 전극(160)이 형성된다. 위에서 설명한 백메탈(111)이 상부 전극(111)으로 사용된다. 하부 전극(160)은 입력 전압, 스위칭 전압 또는 그라운드(접지) 전압의 전극과 각각 연결된다.
7 to 10, a semiconductor package according to a preferred embodiment applicable to the present invention includes a driving circuit, a low-side power output device, and a high-side power output device monolithically, and is flip- A semiconductor die 110 on which a back metal 111 is formed; First lead frames 121, 122, 123 and 125 located at the lower end of the semiconductor die 110 and electrically connected to the lower electrode 160 formed on the lower surface 113 of the semiconductor die 110; A second lead frame 130 located at a periphery of the semiconductor die 110 and positioned on the same plane as the first lead frames 121, 122, 123, and 125; And a copper clip 140 for electrically connecting the upper electrode 111 formed on the upper surface 112 of the semiconductor die 110 and the second lead frame 130. The upper electrode 111 and the lower electrode 160 are formed on the upper surface and the lower surface of the monolithic die, respectively, as in the previous embodiment. The back metal 111 described above is used as the upper electrode 111. The lower electrode 160 is connected to an electrode of an input voltage, a switching voltage, or a ground (ground) voltage, respectively.

반도체 다이(110)는 반도체의 구동을 제어하는 구동 회로, 스위칭 전압 및 접지 전압과 전기적으로 연결되어 동작하는 로우 사이드 전력 출력 장치, 입력 전압 및 스위칭 전압과 전기적으로 연결되어 동작하는 하이 사이드 전력 출력 장치가 모놀리식으로 포함된다. 상기 반도체 다이(110)는 다양한 반도체 공정(예를 들어, BiCMOS, BCD 등)을 통해 제조될 수 있다.The semiconductor die 110 includes a driving circuit for controlling the driving of the semiconductor, a low side power output device operating in electrical connection with the switching voltage and the ground voltage, a high side power output device Are included monolithically. The semiconductor die 110 may be fabricated through a variety of semiconductor processes (e.g., BiCMOS, BCD, etc.).

이하, 구체적인 제조 방법에 대해 상세히 설명한다.Hereinafter, a specific manufacturing method will be described in detail.

먼저, 상기 반도체 다이(110)는 P형 불순물이 높은 농도로 도핑된 기판 및 상기 기판 상에 형성된은 P형 에피층을 포함한다. 이어, 저비용의 간단한 BCD 공정을 통해 구동 회로가 형성되거나, 전 BCD 공정을 통해 제어 회로를 형성할 수 있다.First, the semiconductor die 110 includes a substrate doped with a high concentration of P-type impurities and a silver P-type epitaxial layer formed on the substrate. Then, a driving circuit may be formed through a simple low-cost BCD process, or a control circuit may be formed through a full BCD process.

또한, 상기 반도체 다이(110)는 아이솔레이트된 하이 사이드 장치를 포함할 수 있다.In addition, the semiconductor die 110 may comprise an isolated high side device.

또한, 로우 사이드 전력 장치의 소스 영역이 상기 반도체 다이(110) 내 기판 하면에 형성된 하부 전극과 전기적으로 연결되도록 구성될 수 있다.In addition, the source region of the low side power device may be electrically connected to the lower electrode formed on the bottom surface of the semiconductor die 110.

본 발명의 일 실시예에서 상기 로우 사이드 전력 장치 및 기판은 싱커(sinker)로 구성된 도핑 영역, 도전체(예: 도핑된 폴리 실리콘)로 채워진 트렌치, 금속(실리사이드, 텅스텐 또는 이들의 조합)으로 채워진 트렌치, 또는 싱커 및 트렌치의 조합, 관통 전극(Through Silicon Via, TSV) 중 선택되는 어느 하나 이상의 방법을 통해 전기적으로 연결되도록 구성될 수 있다.In one embodiment of the present invention, the low-side power device and the substrate are filled with a doping region comprised of a sinker, a trench filled with a conductor (e.g., doped polysilicon), a metal (silicide, tungsten, A via hole, a trench, a combination of a sinker and a trench, a through silicon via (TSV), and the like.

또는, 로우 사이드 장치의 활성 영역 내 형성되는 트렌치 또는 싱커를 통해 전기적으로 연결되도록 구성될 수 있다.Or may be configured to be electrically connected through a trench or sinker formed in the active region of the low side device.

또는, 로우 사이드 장치의 외곽 주변부에 형성되는 트렌치 또는 싱커를 통해 로우 사이드 전력 장치의 소스 영역이 상기 반도체 다이(110) 내 기판에 하면에 형성된 하부 전극과 전기적으로 연결되도록 구성될 수 있다.Alternatively, the source region of the low-side power device may be electrically connected to the lower electrode formed on the lower surface of the substrate through the trench or sinker formed at the outer periphery of the low-side device.

또는, 금속을 통해 로우 사이드 장치와 연결되는 트렌치 또는 싱커가 형성됨으로써 상기 로우 사이드 장치 및 하부전극이 전기적으로 연결되도록 구성될 수 있다.
Alternatively, the low side device and the lower electrode may be electrically connected by forming a trench or sinker connected to the low side device through the metal.

도 9 및 도 10과 같이, 상기 반도체 다이(110)의 윗면(112, 모놀리식 다이의 뒷면에 해당되나, 상기 다이가 플립칩 형태로 리드 프레임 상에 구비됨으로써 도 9 및 도 10에서는 윗면에 위치하게 됨)에는 백메탈(111)이 형성된다. 상기 백메탈(111)은 다양한 반도체 제조 공정을 통해 형성될 수 있다. 본 발명에 적용가능한 실시예에서 상기 백메탈(111)로는 Ti/Ni/Ag 또는 Ti/Ni/Au 등 수직형 전력 MOSFET에 적용되는 금속이 적용되거나, CrAu, Ti/Al, Ti/Cu 등의 전기적 도체 재료가 적용될 수 있다.9 and 10, the upper surface 112 of the semiconductor die 110 corresponds to the back surface of the monolithic die, but since the die is provided on the lead frame in the form of a flip chip, The back metal 111 is formed. The back metal 111 may be formed through various semiconductor manufacturing processes. In the embodiment applicable to the present invention, the back metal 111 may be a metal applied to a vertical power MOSFET such as Ti / Ni / Ag or Ti / Ni / Au, or may be a metal such as CrAu, Ti / An electrically conductive material may be applied.

상기 반도체 다이(110)는 플립된 형태로 형성될 수 있다.
The semiconductor die 110 may be formed in a flipped form.

본 발명에 적용가능한 실시예에서 상기 로우 사이드 전력 출력 장치로는 Bottom-Source형 LDMOS(또는 BS-LDMOS)가 적용될 수 있다. 바람직하게는, 낮은 Rsp(Specific on Resistance) 및 낮은 온 저항(Rdson) 특성 뿐만 아니라 적정한 항복 전압(BVdss) 특성을 갖는 LDMOS가 적용될 수 있다.In the embodiment applicable to the present invention, bottom-source type LDMOS (or BS-LDMOS) may be applied to the low-side power output device. Preferably, an LDMOS having low specific on resistance (Rsp) and low on-resistance (Rdson) characteristics as well as appropriate breakdown voltage (BVdss) characteristics can be applied.

상기 LDMOS의 소스 영역은 반도체 다이(110)의 백메탈(111)과 전기적으로 연결되며, 상기 백메탈(111)은 전력 전극으로 활용된다. 즉, 반도체 다이의 백메탈은 로우 사이드 LDMOS의 소스와 직접적으로 연결되어 패키지의 하부면을 통해 소스 전류가 흘러나가도록 하는 것이다. 이를 통해, 본 발명에서는 로우 사이드 전력 출력 장치의 효율성을 높이고, 발생되는 기생 용량 및 인덕턴스를 감소시킬 수 있다.The source region of the LDMOS is electrically connected to the back metal 111 of the semiconductor die 110, and the back metal 111 is used as a power electrode. That is, the back metal of the semiconductor die is directly connected to the source of the low-side LDMOS so that the source current flows out through the lower surface of the package. As a result, the efficiency of the low-side power output device can be increased and the parasitic capacitance and inductance generated can be reduced.

또한, 본 발명에 적용가능한 실시예에서 상기 하이 사이드 전력 출력 장치로는 상기 로우 사이드 전력 출력 장치와 아이솔레이트된 모놀리식 LDMOS가 적용될 수 있다. 바람직하게는, 상기 하이 사이드 전력 출력 장치 또한 낮은 Rsp(Specific on Resistance) 및 낮은 온 저항(Rdson) 특성 뿐만 아니라 적정한 항복 전압(BVdss) 특성을 갖는 LDMOS가 적용될 수 있다.
Further, in the embodiment applicable to the present invention, the low-side power output apparatus and the isolated monolithic LDMOS may be applied to the high-side power output apparatus. Preferably, the high-side power output device may also be an LDMOS having a low specific on resistance (Rsp) and a low on-resistance (Rdson) as well as an appropriate breakdown voltage (BVdss).

도 8에 도시된 바와 같이, 상기 반도체 다이(110)의 하단부에는 제1 리드 프레임(121,122,123,125)이 위치한다. 바람직하게는, 상기 제1 리드 프레임(121,122,123,125)은 상기 반도체 다이(110)의 아랫면(113)과 접촉하여 상기 반도체 다이(110)의 구동 회로, 로우 사이드 전력 출력 장치 및 하이 사이드 전력 출력 장치와 전기적으로 연결된다. 여기에서 모노리식 다이는 리드 프레임을 보여 주기 위해 투명하게 처리하였다.
As shown in FIG. 8, the first lead frames 121, 122, 123, and 125 are positioned at the lower ends of the semiconductor die 110. Preferably, the first lead frame 121, 122, 123, 125 contacts the lower surface 113 of the semiconductor die 110 and electrically connects the drive circuit of the semiconductor die 110, the low side power output device, Lt; / RTI > Here, the monolithic die was treated transparently to show the lead frame.

본 발명에 적용가능한 실시예에서 상기 제1 리드 프레임은 입력 전압과 전기적으로 연결된 입력 리드 프레임(121); 접지 전압과 전기적으로 연결된 접지 리드 프레임(122); 스위칭 전압과 전기적으로 연결된 스위칭 리드 프레임(123); 및 구동 제어 신호를 제공하는 하나 또는 두 개 이상의 컨트롤 리드 프레임(125)을 포함할 수 있다. 상기 리드 프레임들은 반도체 다이(110) 내 포함된 구성 회로들의 위치 및 구조에 따라 상이하게 위치할 수 있다. 일 실시예로, 각각의 제1 리드 프레임(120)들은 도 8과 같이 위치할 수 있으나, 본 발명은 상기 실시예로 한정되지 않는다.In an embodiment applicable to the present invention, the first lead frame includes an input lead frame 121 electrically connected to an input voltage; A ground lead frame 122 electrically connected to ground voltage; A switching lead frame (123) electrically connected to the switching voltage; And one or more control lead frames 125 that provide drive control signals. The leadframes may be positioned differently depending on the location and structure of the constituent circuits included in the semiconductor die 110. [ In one embodiment, each first lead frame 120 may be positioned as shown in FIG. 8, but the present invention is not limited to this embodiment.

상기 제1 리드 프레임(120)은 구리, 구리 합금, Ni-Pd, Ni-Pd-Au 또는 이것들의 조합을 포함하는 전기적 도체 재료 중 선택되는 재료로 구성될 수 있다.
The first lead frame 120 may be composed of a material selected from copper, a copper alloy, an electrically conductive material including Ni-Pd, Ni-Pd-Au or a combination thereof.

제2 리드 프레임(130)은 상기 반도체 다이(110)의 주변부에 위치하며, 상기 제1 리드 프레임(120)과 동일한 평면상에 위치한다. 상기 제2 리드 프레임(130)은 상기 제1 리드 프레임(120)과 동일하게 구리, 구리 합금, Ni-Pd, Ni-Pd-Au, 땜납 도통 구리(Solder plated Copper) 또는 이것들의 조합을 포함하는 전기적 도체 재료 중 선택되는 재료로 구성될 수 있다.
The second lead frame 130 is located at the periphery of the semiconductor die 110 and is located on the same plane as the first lead frame 120. The second lead frame 130 may include copper, copper alloy, Ni-Pd, Ni-Pd-Au, solder plated copper, or a combination thereof in the same manner as the first lead frame 120 And may be made of a material selected from electrically conductive materials.

도 7에 도시된 바와 같이 구리 클립(140)은 상기 반도체 다이(110)의 상부에 형성된 백메탈(111) 전극과 서로 컨택하고 있다. 그래서 상기 반도체 다이(110)의 상부에 형성된 백메탈(111) 전극과 상기 제2 리드 프레임(130)을 구리 클립(140)을 통해서 전기적으로 연결한다. 구체적으로, 상기 구리 클립(140)은 접지 전압과 전기적으로 연결된 제2 리드 프레임(130)과 상기 반도체 다이(110)의 전극을 전기적으로 연결한다. As shown in FIG. 7, the copper clips 140 are in contact with the back metal 111 electrodes formed on the upper portion of the semiconductor die 110. Thus, the back metal (111) electrode formed on the semiconductor die 110 and the second lead frame 130 are electrically connected through the copper clip 140. Specifically, the copper clip 140 electrically connects the second lead frame 130 electrically connected to the ground voltage to the electrode of the semiconductor die 110.

상기 구리 클립(140)로 구성된 반도체 패키지의 A-A' 단면도 및 B-B' 단면도는 도 9 및 도 10과 같다. A-A 'sectional view and a B-B' sectional view of the semiconductor package composed of the copper clip 140 are shown in FIGS. 9 and 10.

상기 제1 리드 프레임(120)(입력 리드 프레임(121), 접지 리드 프레임(122) 및 스위칭 리드 프레임(123))으로부터 전달되는 전력을 상기 반도체 다이(110)의 일정 영역에 전달하기 위하여 상기 반도체 다이(110) 상에 도전체(160)가 형성될 수 있다. 또한, 상기 구리 클립(140) 및 리드 프레임(또는, 반도체 다이(110) 및 제1 리드 프레임(120))의 연결부를 고정하기 위해 솔더(납땜)가 적용될 수 있다.In order to transfer the electric power transmitted from the first lead frame 120 (the input lead frame 121, the ground lead frame 122 and the switching lead frame 123) to a certain region of the semiconductor die 110, A conductor 160 may be formed on the die 110. Solder may also be applied to fix the connection of the copper clip 140 and the lead frame (or the semiconductor die 110 and the first lead frame 120).

도 12는 제1 및 제2 리드 프레임만 보여 주는 그림으로서, 앞서 설명한 제1 리드 프레임(120)에 해당되는 입력 리드 프레임(121), 접지 리드 프레임(122) 및 스위칭 리드 프레임(123)을 보여 주고 있고, 제2 리드 프레임으로 쓰이는 그라운드(접지) 리드 프레임을 보여 주고 있다. FIG. 12 is a view showing only the first and second lead frames, showing the input lead frame 121, the ground lead frame 122, and the switching lead frame 123 corresponding to the first lead frame 120 described above And a ground lead lead frame used as a second lead frame.

또한, 본 발명에 적용가능한 실시예에 따른 반도체 패키지는 상기 반도체 다이(110), 제1 리드 프레임(121,122,123,125), 제2 리드 프레임(130) 및 구리 클립(140)을 밀봉하는 몰딩제(170)를 더 포함할 수 있다. 상기 몰딩제(170)는 상기 제1 리드 프레임(120) 및 제2 리드 프레임(130)을 밀봉함에 있어, 상기 제1 리드 프레임(121,122,123,125) 및 제2 리드 프레임(130)의 하단부를 제외한 부분을 밀봉할 수 있다. 이를 통해, 외부의 충격에도 강인한 반도체 패키지를 제공할 수 있다.
A semiconductor package according to an embodiment applicable to the present invention includes a molding material 170 sealing the semiconductor die 110, the first lead frames 121, 122, 123 and 125, the second lead frame 130 and the copper clips 140, As shown in FIG. The molding material 170 may seal the first and second lead frames 120 and 130 except the lower ends of the first and second lead frames 121 and 122 and the second lead frame 130 It can be sealed. This makes it possible to provide a semiconductor package that is robust against external impacts.

또한, 본 발명에 적용가능한 실시예에 따른 반도체 패키지는 상기 소자들로부터 발생되는 열을 외부로 방출하는 열 방출부(미도시)를 더 포함할 수 있다. 상기 열 방출부는 구리 등의 열 전도성 플러그로써 전체 소자들의 상단부에 위치하여 전력 전극과 넓은 면적 접촉하며, 몰드 컴파운드를 통해 고정된다. 상기 열 방출부를 통해 상기 반도체 패키지의 소자들의 온도를 제어하여 상기 반도체 패키지의 내구성 및 성능을 향상시킬 수 있다.
The semiconductor package according to an embodiment of the present invention may further include a heat dissipation unit (not shown) for dissipating heat generated from the devices to the outside. The heat releasing portion is a thermally conductive plug such as copper, is positioned at the upper end of the entire elements, is in large area contact with the power electrode, and is fixed through the mold compound. And the durability and performance of the semiconductor package can be improved by controlling the temperature of the elements of the semiconductor package through the heat emitting portion.

이와 같이 구리 클립(140)으로 구성된 반도체 패키지는 보다 높은 전류로 구동되는 회로에 적용될 수 있다. 바람직하게는, 6 A(암페어) 이상으로 구동되는 회로에 적용될 수 있다.
Thus, the semiconductor package composed of the copper clips 140 can be applied to a circuit driven with a higher current. Preferably, it can be applied to a circuit driven at 6 A (amperes) or more.

상기와 같이 다양한 반도체 패키지 내 적용되는 반도체 기판으로는 P형 불순물이 도핑된 기판 위에 P형의 에피층에 고농도이 적용될 수 있다.
As a semiconductor substrate to be applied to various semiconductor packages, a high concentration can be applied to a P-type epitaxial layer on a substrate doped with a P-type impurity.

이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
The present invention has been described with reference to the preferred embodiments. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. Therefore, the disclosed embodiments should be considered in an illustrative rather than a restrictive sense. The scope of the present invention is defined by the appended claims rather than by the foregoing description, and all differences within the scope of equivalents thereof should be construed as being included in the present invention.

10: 반도체 다이 20: 제1 리드 프레임
31: 입력 리드 프레임 32: 상부측 접지 리드 프레임
33: 스위칭 리드 프레임 35: 컨트롤 리드 프레임
41: 본드 와이어 42: 구리 클립
50: 본드 패드 60: 상부 전극
70: 몰딩제 80: 솔더
110: 반도체 다이
121: 입력 리드 프레임 122: 접지 리드 프레임
123: 스위칭 리드 프레임 125: 컨트롤 리드 프레임
130: 제2 리드 프레임 140: 구리 클립
160: 하부 전극 170: 몰딩제
180: 솔더10: semiconductor die 20: first lead frame
31: input lead frame 32: upper side ground lead frame
33: Switching lead frame 35: Control lead frame
41: bond wire 42: copper clip
50: bond pad 60: upper electrode
70: Molding material 80: Solder
110: semiconductor die
121: input lead frame 122: ground lead frame
123: Switching lead frame 125: Control lead frame
130: second lead frame 140: copper clip
160: Lower electrode 170: Molding agent
180: Solder

Claims (27)

모놀리식 다이;
상기 모놀리식 다이 내 형성되는 구동 회로, 로우 사이드 전력 출력 장치 및 하이 사이드 전력 출력 장치;
상기 모놀리식 다이의 상면 및 하면에 각각 형성되는 상부 전극 및 하부 전극; 및
상기 하부 전극과 전기적으로 연결되는 파워 그라운드;를 포함하며,
상기 로우 사이드 전력 출력 장치는 바텀-소스(Bottom-Source)형 LDMOS인 반도체 패키지.
Monolithic die;
A driving circuit formed in the monolithic die, a low-side power output device, and a high-side power output device;
An upper electrode and a lower electrode respectively formed on upper and lower surfaces of the monolithic die; And
And a power ground electrically connected to the lower electrode,
Wherein the low-side power output device is a bottom-source LDMOS.
제 1항에 있어서,
상기 하부 전극은 상기 로우 사이드 전력 출력 장치의 소스 영역과 전기적으로 연결된 반도체 패키지.
The method according to claim 1,
And the lower electrode is electrically connected to a source region of the low side power output device.
제 1항에 있어서,
상기 하이 사이드 전력 출력 장치는 상기 로우 사이드 전력 출력 장치와 일정 간격 떨어져 형성되는 LDMOS인 것을 특징으로 하는 반도체 패키지.
The method according to claim 1,
Wherein the high-side power output device is an LDMOS formed at a predetermined distance from the low-side power output device.
제 1항에 있어서,
상기 하부 전극과 직접 접촉하는 제1 리드 프레임을 더 포함하는 반도체 패키지.
The method according to claim 1,
And a first lead frame directly contacting the lower electrode.
제 4항에 있어서,
상기 제1 리드 프레임은 접지 전원과 전기적으로 연결되는 반도체 패키지.
5. The method of claim 4,
Wherein the first lead frame is electrically connected to a ground power source.
제 1항에 있어서,
상기 상부 전극과 전기적으로 연결되는 제2 리드 프레임을 더 포함하는 반도체 패키지.
The method according to claim 1,
And a second lead frame electrically connected to the upper electrode.
제 6항에 있어서,
상기 상부 전극은 상기 모놀리식 다이의 입력 노드 및 스위칭 노드와 각각 전기적으로 연결되는 반도체 패키지.
The method according to claim 6,
Wherein the upper electrode is electrically connected to an input node and a switching node of the monolithic die, respectively.
제 6항에 있어서,
상기 제2 리드 프레임은 상기 상부 전극과 와이어 본딩 또는 리본(Riboon) 본딩을 통해 연결되는 반도체 패키지.
The method according to claim 6,
And the second lead frame is connected to the upper electrode through wire bonding or ribbon bonding.
제 6항에 있어서,
상기 제2 리드 프레임은 상기 상부 전극과 구리 클립을 통해 연결되는 반도체 패키지.
The method according to claim 6,
And the second lead frame is connected to the upper electrode via a copper clip.
제 9항에 있어서,
상기 구리 클립은 서로 다른 2 개 이상의 구리 클립으로 구성되는 반도체 패키지.
10. The method of claim 9,
Wherein the copper clip is composed of two or more different copper clips.
제 1항에 있어서,
상기 반도체 패키지 소자들을 밀봉하는 몰딩제를 더 포함하는 것을 특징으로 하는 반도체 패키지.
The method according to claim 1,
And a molding agent sealing the semiconductor package elements.
제 11항에 있어서,
상기 몰딩제는 상기 반도체 패키지의 하단부를 제외하고 밀봉하는 것을 특징으로 하는 반도체 패키지.
12. The method of claim 11,
Wherein the molding agent is sealed except for a lower end portion of the semiconductor package.
제 1항에 있어서,
상기 반도체 패키지 내 소자들로부터 발생되는 열을 외부로 방출하는 열 방출부;를 더 포함하는 것을 특징으로 하는 반도체 패키지.
The method according to claim 1,
Further comprising: a heat dissipation unit for dissipating heat generated from the elements in the semiconductor package to the outside.
모놀리식 다이;
상기 모놀리식 다이 내 형성되는 구동 회로, 로우 사이드 전력 출력 장치 및 하이 사이드 전력 출력 장치;
상기 모놀리식 다이의 상면 및 하면에 각각 형성되는 상부 전극 및 하부 전극; 및
상기 상부 전극과 직접 접촉하는 구리 클립;을 포함하고,
상기 로우 사이드 전력 출력 장치는 바텀-소스(Bottom-Source) 형 LDMOS인 반도체 패키지.
Monolithic die;
A driving circuit formed in the monolithic die, a low-side power output device, and a high-side power output device;
An upper electrode and a lower electrode respectively formed on upper and lower surfaces of the monolithic die; And
And a copper clip in direct contact with the upper electrode,
Wherein the low-side power output device is a bottom-source LDMOS.
제 14항에 있어서,
상기 상부 전극은 상기 로우 사이드 전력 출력 장치의 소스 영역과 연결된 반도체 패키지.
15. The method of claim 14,
And the upper electrode is connected to the source region of the low side power output device.
제 14항에 있어서,
상기 하이 사이드 전력 출력 장치는 상기 로우 사이드 전력 출력 장치와 아이솔레이트된 모놀리식 LDMOS인 것을 특징으로 하는 반도체 패키지.
15. The method of claim 14,
Wherein the high side power output device is an isolated monolithic LDMOS with the low side power output device.
제 14항에 있어서,
상기 하부 전극은,
상기 모놀리식 다이의 입력 노드 및 스위칭 노드와 각각 연결되는 반도체 패키지.
15. The method of claim 14,
The lower electrode may include:
And each of which is connected to an input node and a switching node of the monolithic die, respectively.
제 14항에 있어서,
상기 구리 클립은 접지 전압과 전기적으로 연결되는 반도체 패키지.
15. The method of claim 14,
Wherein the copper clip is electrically connected to a ground voltage.
제 14항에 있어서,
상기 구리 클립은 하나만 형성된 반도체 패키지.
15. The method of claim 14,
Wherein the copper clips are formed only one.
제 14항에 있어서,
상기 반도체 패키지 내 소자들로부터 발생되는 열을 외부로 방출하기 위해 상기 구리 클립의 상단부에 위치하는 열 방출부;를 더 포함하는 것을 특징으로 하는 반도체 패키지.
15. The method of claim 14,
Further comprising: a heat releasing part located at an upper end of the copper clip for discharging heat generated from the elements in the semiconductor package to the outside.
반도체 기판에 형성된 제1 LDMOS;
상기 제1 LDMOS와 아이솔레이트된 제2 LDMOS; 및
상기 기판의 하면에 형성된 파워 전극;을 포함하고,
상기 파워 전극은 상기 제1 LDMOS의 소스 영역과 전기적으로 연결되고, 반도체 패키지의 하부면을 통해 소스 전류가 흘러나가도록 하는 반도체 다이.
A first LDMOS formed on a semiconductor substrate;
A second LDMOS that is isolated from the first LDMOS; And
And a power electrode formed on a bottom surface of the substrate,
Wherein the power electrode is electrically connected to a source region of the first LDMOS and causes a source current to flow through a lower surface of the semiconductor package.
제 21항에 있어서,
상기 반도체 기판은,
고농도의 P형 영역을 포함하는 반도체 다이.
22. The method of claim 21,
Wherein:
A semiconductor die comprising a high concentration P-type region.
제 22항에 있어서,
상기 파워 전극은,
상기 고농도의 P형 영역의 하면에 형성되는 반도체 다이.
23. The method of claim 22,
The power electrode
Type region is formed on the lower surface of the high-concentration P-type region.
제 21항에 있어서,
상기 제1 LDMOS의 소스는,
싱커 또는 도전체로 채워진 트렌치를 통해 상기파워 전극과 전기적으로 연결되는 반도체 다이.
22. The method of claim 21,
Wherein the source of the first LDMOS comprises:
The semiconductor die being electrically connected to the power electrode through a sinker or a trench filled with a conductor.
제 21항에 있어서,
상기 제1 LDMOS는 바텀-소스(Bottom-Source) 형 LDMOS인 반도체 다이.
22. The method of claim 21,
Wherein the first LDMOS is a bottom-source LDMOS.
제 21항에 있어서,
상기 반도체 기판에 형성되는 제어 회로를 더 포함하는 반도체 다이.
22. The method of claim 21,
And a control circuit formed on the semiconductor substrate.
제 26항에 있어서,
상기 제어 회로, 제1 LDMOS 및 제2 LDMOS가 모놀리식 형태로 이루어진 반도체 다이.27. The method of claim 26,
Wherein the control circuit, the first LDMOS, and the second LDMOS are in monolithic form.
KR1020130075968A 2013-06-28 2013-06-28 Semiconductor package KR101957529B1 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020130075968A KR101957529B1 (en) 2013-06-28 2013-06-28 Semiconductor package
US14/104,754 US9076778B2 (en) 2013-06-28 2013-12-12 Semiconductor package
CN201410295608.1A CN104253118B (en) 2013-06-28 2014-06-26 Semiconductor package part

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130075968A KR101957529B1 (en) 2013-06-28 2013-06-28 Semiconductor package

Publications (2)

Publication Number Publication Date
KR20150003043A KR20150003043A (en) 2015-01-08
KR101957529B1 true KR101957529B1 (en) 2019-03-13

Family

ID=52114789

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130075968A KR101957529B1 (en) 2013-06-28 2013-06-28 Semiconductor package

Country Status (3)

Country Link
US (1) US9076778B2 (en)
KR (1) KR101957529B1 (en)
CN (1) CN104253118B (en)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101977994B1 (en) * 2013-06-28 2019-08-29 매그나칩 반도체 유한회사 Semiconductor pacakge
US9646965B2 (en) * 2014-01-30 2017-05-09 Texas Instruments Incorporated Monolithically integrated transistors for a buck converter using source down MOSFET
EP3584832A1 (en) * 2018-06-20 2019-12-25 Nexperia B.V. A lead frame assembly for a semiconductor device
CN112447614A (en) * 2019-08-30 2021-03-05 朋程科技股份有限公司 Power device packaging structure
CN111081705B (en) * 2019-11-25 2022-06-10 重庆大学 Monolithic integrated half-bridge power device module
KR20220063570A (en) * 2020-11-10 2022-05-17 삼성전자주식회사 Semisonductor element package

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7923300B2 (en) 2008-12-23 2011-04-12 Intersil Americas Inc. Stacked power converter structure and method

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100993277B1 (en) * 2002-04-30 2010-11-10 르네사스 일렉트로닉스 가부시키가이샤 Semiconductor device and electronic device
US7253506B2 (en) * 2003-06-23 2007-08-07 Power-One, Inc. Micro lead frame package
JP4658481B2 (en) * 2004-01-16 2011-03-23 ルネサスエレクトロニクス株式会社 Semiconductor device
US8354740B2 (en) * 2008-12-01 2013-01-15 Alpha & Omega Semiconductor, Inc. Top-side cooled semiconductor package with stacked interconnection plates and method
JP2011074570A (en) 2009-09-29 2011-04-14 Nishimatsu Constr Co Ltd Method for constructing tunnel
US20120256193A1 (en) * 2011-04-08 2012-10-11 Intersil Americas Inc. Monolithic integrated capacitors for high-efficiency power converters
CN102760724B (en) * 2011-04-29 2015-02-11 万国半导体股份有限公司 Integrally-packaged power semiconductor device
US9524957B2 (en) 2011-08-17 2016-12-20 Intersil Americas LLC Back-to-back stacked dies

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7923300B2 (en) 2008-12-23 2011-04-12 Intersil Americas Inc. Stacked power converter structure and method

Also Published As

Publication number Publication date
US9076778B2 (en) 2015-07-07
US20150001695A1 (en) 2015-01-01
CN104253118B (en) 2018-05-15
KR20150003043A (en) 2015-01-08
CN104253118A (en) 2014-12-31

Similar Documents

Publication Publication Date Title
KR101977994B1 (en) Semiconductor pacakge
US8633550B2 (en) Semiconductor device
US7852651B2 (en) Semiconductor device
US9418986B2 (en) Semiconductor device
KR101957529B1 (en) Semiconductor package
US20140063744A1 (en) Vertically Stacked Power FETS and Synchronous Buck Converter Having Low On-Resistance
JP5787784B2 (en) Semiconductor device
CN105981170B (en) DC-DC converter with semiconductor chip terminals
US20120228696A1 (en) Stacked die power converter
JP2006049341A (en) Semiconductor device and manufacturing method thereof
JP2007012857A (en) Semiconductor device
KR20140021983A (en) Multi-chip module power clip
WO2012071299A2 (en) Ultra thin die to improve series resistance of a fet
JP5315378B2 (en) Semiconductor device for DC / DC converter
EP3297022B1 (en) Top side cooling for gan power device
JP5648095B2 (en) Semiconductor device
JP2011228719A (en) Semiconductor device for dc/dc converter
CN111987050A (en) Semiconductor package with space-saving lead and die pad design
US20080036070A1 (en) Bond Wireless Package
JP2008085369A (en) Semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant