KR101903566B1 - 표시 패널 - Google Patents

Abstract

본 발명은 게이트 구동부로 인가되는 스캔 개시 신호를 인가하는 배선을 둘로 나누어 클록 신호와 중첩하지 않도록 하여 클록 신호가 지연되지 않도록 하여 게이트 구동부의 구동 마진을 확보할 수 있으며, 일정한 게이트 온 전압을 출력하도록 한다. 특히 클록 신호는 게이트 구동부내의 모든 스테이지로 연결되므로 스캔 개시 신호와 중첩하는 경우 게이트선의 수에 준하는 중첩 영역이 발생하고, 그에 따른 기생 용량은 매우 크므로 본 발명과 같이 클록 신호와 스캔 개시 신호가 서로 중첩되지 않도록 하는 경우 약 10%의 소비 전력을 감소시킬 수 있다.

Description

표시 패널{DISPLAY PANEL}

본 발명은 표시 패널에 관한 것으로, 표시 패널에 집적된 게이트 구동부를 가지는 표시 패널에 대한 것이다.

표시 패널 중에서 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다. 표시 패널은 액정 표시 장치외에도 유기 발광 표시 장치, 플라즈마 표시 장치, 전기 영동 표시 장치 등이 있다.

이러한 표시 장치에는 게이트 구동부 및 데이터 구동부가 포함되어 있다. 이 중 게이트 구동부는 게이트선, 데이터선, 박막 트랜지스터 등과 함께 패터닝되어 패널 위에 집적될 수 있다. 이와 같이 집적된 게이트 구동부는 별도의 게이트 구동용 칩을 형성할 필요가 없어 제조 원가가 절감되는 장점이 있다. 그렇지만, 이와 같이 집적된 게이트 구동부는 외부로부터 인가받는 복수의 제어 신호가 인가되며, 제어 신호가 인가되는 배선도 패널 위에 형성되어야 하고, 패널의 베젤 부분이 축소되는 디자인 추세로 인하여 배선간의 간격이 좁아져서 신호 간의 간섭 문제가 발생한다. 특히, 게이트 구동부로 인가되는 제어 신호 중에는 스캔 개시 신호가 포함되며, 스캔 개시 신호는 게이트 구동부에서 출력이 발생하는 타이밍을 정해주는 중요한 신호이므로 주변 신호로 인하여 타이밍이 지연되는 경우 게이트 구동부는 적절한 타이밍에 게이트 온 전압을 출력할 수 없게 된다. 그 결과 표시 장치에서는 가로줄 불량 등이 발생하여 화질 저하가 발생한다.

본 발명이 이루고자 하는 기술적 과제는 표시 패널에 실장된 게이트 구동부에 인가되는 복수의 제어 신호 사이의 신호 간섭을 줄여 일정한 파형의 게이트 전압이 출력되도록 하기 위한 것이다.

이러한 과제를 해결하기 위하여 본 발명의 실시예에 따른 표시 패널은 게이트선 및 데이터선을 포함하는 표시 영역, 및 게이트선의 일단에 연결되고, 복수의 일반 스테이지 및 더미 스테이지를 포함하며, 기판 위에 집적되어 게이트 전압을 출력하는 게이트 구동부를 포함하며, 상기 일반 스테이지 중 첫번째 스테이지와 상기 더미 스테이지에는 스캔 개시 신호가 인가되며, 상기 스캔 개시 신호는 제1 스캔 개시 신호 배선 및 제2 스캔 개시 신호 배선을 통하여 전달되며, 상기 제1 스캔 개시 신호 배선은 상기 더미 스테이지로 상기 스캔 개시 신호를 전달하며, 상기 제2 스캔 개시 신호 배선은 상기 첫번째 스테이지로 상기 스캔 개시 신호를 전달한다.

상기 복수의 일반 스테이지 및 상기 더미 스테이지는 일렬로 배치되어 있으며, 클록 신호를 인가하는 배선에 의하여 교대로 클록 신호를 인가받을 수 있다.

상기 제1 스캔 개시 신호 배선 및 상기 제2 스캔 개시 신호 배선은 상기 클록 신호를 인가하는 배선의 양측에 형성되어 있을 수 있다.

상기 클록 신호를 인가하는 배선 및 상기 제1 스캔 개시 신호 배선은 상기 게이트선과 동일한 층에 형성되며, 상기 제2 스캔 개시 신호 배선은 상기 게이트선 및 상기 데이터선과 동일한 층에 형성되어 이중층 구조를 가질 수 있다.

상기 클록 신호를 인가하는 배선은 상기 복수의 일반 스테이지 및 상기 더미 스테이지와 연결되는 연결부를 가지며, 상기 연결부는 데이터선과 동일한 층에 형성되어 있을 수 있다.

상기 제2 스캔 개시 신호 배선은 상기 첫번째 스테이지로 연결되는 부분에서는 게이트선과 동일한 층으로만 형성되어 있을 수 있다.

상기 표시 패널의 일측에는 가요성 인쇄 회로가 부착되어 있고, 상기 가요성 인쇄 회로의 타단에는 인쇄 회로 기판이 부착되어 있으며, 상기 인쇄 회로 기판의 구동 전압 생성 회로에서 하나의 상기 스캔 개시 신호를 출력하며, 상기 가요성 인쇄 회로는 상기 하나의 스캔 개시 신호를 두 개의 배선에 나누어 상기 표시 패널로 전달할 수 있다.

상기 일반 스테이지는 클럭신호, 제1 저전압 및 상기 제1 저전압보다 낮은 제2 저전압, 전단 스테이지들 중 적어도 하나의 전달 신호, 다음단 스테이지들 중 적어도 두 개의 전달 신호를 인가받아 제1 저전압을 게이트 오프 전압으로 가지는 게이트 전압을 출력할 수 있다.

상기 전달 신호의 로우일 때의 전압은 상기 제2 저전압일 수 있다.

상기 일반 스테이지는 입력부, 풀업 구동부, 풀다운 구동부, 출력부, 전달 신호 생성부를 포함할 수 있다.

상기 더미 스테이지는 제1 더미 스테이지 및 제2 더미 스테이지를 포함할 수 있다.

상기 제1 더미 스테이지는 클럭신호, 제1 저전압 및 상기 제1 저전압보다 낮은 제2 저전압, 전단 스테이지들 중 적어도 하나의 전달 신호, 다음단 스테이지들 중 적어도 한 개의 전달 신호 및 상기 스캔 개시 신호를 인가받아 제1 저전압을 게이트 오프 전압으로 가지는 더미 게이트 전압을 출력할 수 있다.

상기 제2 더미 스테이지는 클럭신호, 제1 저전압 및 상기 제1 저전압보다 낮은 제2 저전압, 상기 제1 더미 스테이지의 전달 신호 및 상기 스캔 개시 신호를 인가받아 제1 저전압을 게이트 오프 전압으로 가지는 더미 게이트 전압을 출력할 수 있다.

상기 일반 스테이지는 제17 트랜지스터를 포함하며, 상기 제17 트랜지스터는 제2 입력 단자와 연결된 제어 단자, 전달 신호 출력 단자와 연결된 입력 단자 및 제2 전압 입력 단자와 연결된 출력 단자를 가지며, 상기 제1 더미 스테이지 및 상기 제2 더미 스테이지도 제17 트랜지스터를 포함하며, 상기 1 더미 스테이지 및 상기 제2 더미 스테이지의 제17 트랜지스터는 제1 입력 단자와 연결된 제어 단자, 전달 신호 출력 단자와 연결된 입력 단자 및 제2 전압 입력 단자와 연결된 출력 단자를 가질 수 있다.

상기 일반 스테이지는 다이오드 연결된 제16 트랜지스터를 포함하며, 상기 제1 더미 스테이지 및 상기 제2 더미 스테이지는 상기 제16 트랜지스터의 대응 위치에 별도의 소자를 형성하지 않을 수 있다.

상기 일반 스테이지 및 상기 제1 더미 스테이지는 제6 트랜지스터를 포함하며, 상기 제6 트랜지스터는 제어 단자가 제3 입력 단자와 연결되고, 출력 단자는 제2 전압 입력 단자와 연결되며, 입력 단자는 Q 접점과 연결되며, 상기 제2 더미 스테이지는 상기 제6 트랜지스터의 대응 위치에 별도의 소자를 형성하지 않으며, 제3 입력 단자를 가지고 있지 않을 수 있다.

상기 제2 더미 스테이지는 제18 트랜지스터를 더 포함하며, 상기 제18 트랜지스터의 제어 단자는 제2 입력 단자와 연결되어 있으며, 입력 단자는 전달 신호 출력 단자와 연결되어 있고, 출력 단자는 제2 전압 입력 단자와 연결되어 있을 수 있다.

상기 제2 더미 스테이지는 제19 트랜지스터를 더 포함하며, 상기 제19 트랜지스터는 제어 단자가 전달 신호 출력 단자와 연결되어 있으며, 입력 단자는 Q 노드와 연결되어 있으며, 출력 단자는 제2 전압 입력 단자와 연결되어 있을 수 있다.

이상과 같이 본 발명의 실시예에 따르면 게이트 구동부로 인가되는 스캔 개시 신호를 인가하는 배선을 둘로 나누어 클록 신호와 중첩하지 않도록 하여 클록 신호가 지연되지 않도록 하여 게이트 구동부의 구동 마진을 확보할 수 있으며, 일정한 게이트 온 전압을 출력하도록 하는 장점이 있다. 특히 클록 신호는 게이트 구동부내의 모든 스테이지로 연결되므로 스캔 개시 신호와 중첩하는 경우 게이트선의 수에 준하는 중첩 영역이 발생하고, 그에 따른 기생 용량은 매우 크므로 본 발명과 같이 클록 신호와 스캔 개시 신호가 서로 중첩되지 않도록 하는 경우 약 10%의 소비 전력을 감소시킬 수 있다.

도 1은 본 발명의 실시예에 따른 표시 패널의 평면도이고,
도 2는 도 1의 게이트 구동부 및 게이트선을 구체화하여 도시한 블록도이고,
도 3은 도 2의 게이트 구동부 중 일반 스테이지의 회로도이고,
도 4는 도 2의 게이트 구동부 중 제1 더미 스테이지의 회로도이며,
도 5는 도 2의 게이트 구동부 중 제2 더미 스테이지의 회로도이고,
도 6 내지 도 8은 본 발명의 실시예에 따른 표시 패널에서 게이트 구동부로 인가되는 신호 배선의 배치를 보여주는 확대도이다.
도 9는 본 발명의 실시예에 따라 스캔 개시 신호를 인쇄 회로 기판 및 가요성 인쇄 회로막을 거쳐 표시 패널로 전달하는 구조를 도시한 도면이다.
도 10은 본 발명의 실시예에 따라 발생된 게이트 온 전압의 마진을 보여주는 도면이다.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

이제 본 발명의 실시예에 따른 표시 장치에 대하여 도 1을 참고로 하여 상세하게 설명한다.

도 1은 본 발명의 실시예에 따른 표시 패널의 평면도이다.

도 1을 참고하면, 본 발명의 한 실시예에 따른 표시 패널(100)은 화상을 표시하는 표시 영역(300), 표시 영역(300)의 게이트선에 게이트 전압을 인가하는 게이트 구동부(500)를 포함한다. 한편, 표시 영역(300)의 데이터선은 표시 패널(100)에 부착된 가요성 인쇄 회로막(FPC; flexible printed circuit film; 450)의 위에 형성된 데이터 드라이버 IC(460)에서 데이터 전압을 인가 받는다. 한편, 게이트 구동부(500) 및 데이터 드라이버 IC(460)는 신호 제어부(600)에 의하여 제어된다. 가요성 인쇄 회로막(450)의 외측에는 인쇄 회로 기판(PCB; printed circuit board; 400)이 형성되어 신호 제어부(600)로부터의 신호를 데이터 드라이버 IC(460) 및 게이트 구동부(500)로 전달한다. 신호 제어부(600)에서 제공되는 신호로는 제1 클록 신호(CKV), 제2 클록 신호(CKVB), 스캔 개시 신호(STVP) 등의 신호와 특정 레벨의 저 전압(Vss1, Vss2)을 제공하는 신호를 포함한다. 스캔 개시 신호(STVP)는 두 개의 배선(제1 스캔 개시 신호 배선(STVP1), 제2 스캔 개시 신호 배선(STVP2))을 통하여 전달된다. 본 발명의 실시예에서 신호 제어부(600)에서 게이트 구동부(500)로 인가되는 신호를 표시 패널(100)의 외측에서부터 순서대로 살펴보면, 스캔 개시 신호(STVP)가 인가되는 제2 스캔 개시 신호 배선(STVP2), 제2 저전압(Vss2)이 인가되는 배선, 제1 클록 신호(CKV)가 인가되는 배선, 제2 클록 신호(CKVB)가 인가되는 배선, 스캔 개시 신호(STVP)가 인가되는 제1 스캔 개시 신호 배선(STVP1) 및 제1 저전압(Vss1)이 인가되는 배선의 순서이다.

또한, 본 발명의 실시예에 따른 표시 패널은 게이트 구동부(500)가 표시 패널(100)의 좌측 영역에 위치되어 있으며, 가요성 인쇄 회로막(450), 데이터 드라이버 IC(460) 및 인쇄 회로 기판(400)은 표시 패널(100)의 하측에 부착되어 있다.

표시 영역(300)은 액정 표시 패널인 경우에는 박막 트랜지스터(Trsw), 액정 커패시터(Clc), 유지 커패시터(Cst) 등을 포함하며, 도 1에서는 액정 표시 패널을 예로 들어 도시하고 있다. 한편, 유기 발광 표시 패널에서는 박막 트랜지스터, 유기 발광 다이오드를 포함하며 기타 다른 표시 패널에서는 박막 트랜지스터 등의 소자를 포함하여 표시 영역(300)을 형성한다. 이하에서는 액정 표시 패널을 예로 들어 설명한다.

표시 영역(300)에는 다수의 게이트선(G1-Gn) 및 다수의 데이터선(D1-Dm)을 포함하며, 다수의 게이트선(G1-Gn) 및 다수의 데이터선(D1-Dm)은 절연되어 교차되어 있다.

각 화소(PX)에는 박막 트랜지스터(Trsw), 액정 커패시터(Clc) 및 유지 커패시터(Cst)를 포함한다. 박막 트랜지스터(Trsw)의 제어 단자는 하나의 게이트선에 연결되며, 박막 트랜지스터(Trsw)의 입력 단자는 하나의 데이터선에 연결되며, 박막 트랜지스터(Trsw)의 출력 단자는 액정 커패시터(Clc)의 일측 단자 및 유지 커패시터(Cst)의 일측 단자에 연결된다. 액정 커패시터(Clc)의 타측 단자는 공통 전극에 연결되며, 유지 커패시터(Cst)의 타측 단자는 신호 제어부(600)로부터 인가되는 유지 전압(Vcst)을 인가 받는다.

다수의 데이터선(D1-Dm)은 데이터 드라이버 IC(460)로부터 데이터 전압을 인가 받으며, 다수의 게이트선(G1-Gn)은 게이트 구동부(500)로부터 게이트 전압을 인가 받는다.

데이터 드라이버 IC(460)는 표시 패널(100)의 상측 또는 하측에 형성되어 세로 방향으로 연장된 데이터선(D1-Dm)과 연결되어 있는데, 도 1의 실시예에서는 데이터 드라이버 IC(460)가 표시 패널(100)의 하측에 위치하는 실시예를 도시하고 있다.

게이트 구동부(500)는 클록 신호(CKV, CKVB), 스캔 개시 신호(STVP) 및 게이트 오프 전압에 준하는 제1 저전압(Vss1)과 게이트 오프 전압보다 낮은 제2 저전압(Vss2)을 인가 받아서 게이트 전압(게이트 온 전압 및 게이트 오프 전압)을 생성하여 게이트선(G1-Gn)에 순차적으로 게이트 온 전압을 인가한다. 게이트 구동부(500)는 표시 패널(100)의 좌측 또는 우측에 형성되어 있을 수 있는데, 도 1의 실시예에서는 좌측에 형성된 실시예이다.

게이트 구동부(500)로 인가되는 클록 신호(CKV, CKVB), 스캔 개시 신호(STVP), 제1 저전압(Vss1) 및 제2 저전압(Vss2)은 도 1에서와 같이 최 외각측이며, 게이트 구동부(500)측에 위치하는 가요성 인쇄 회로막(450)을 통하여 게이트 구동부(500)로 인가된다. 이러한 신호는 외부 또는 신호 제어부(600)로부터 인쇄 회로 기판(400)을 통하여 가요성 인쇄 회로막(450)으로 전달된다.

이상에서는 표시 패널의 전체적인 구조에 대하여 살펴보았다.

이하에서는 본 발명과 관련된 게이트 구동부(500)를 중심으로 살펴본다.

도 2는 도 1의 게이트 구동부 및 게이트선을 구체화하여 도시한 블록도이고, 도 3은 도 2의 게이트 구동부 중 일반 스테이지의 회로도이고, 도 4는 도 2의 게이트 구동부 중 제1 더미 스테이지의 회로도이며, 도 5는 도 2의 게이트 구동부 중 제2 더미 스테이지의 회로도이다.

도 2에서는 게이트 구동부(500)를 블록화하여 상세하게 도시하고 있다.

도 2에서 도시하고 있는 바와 같이, 본 발명의 실시예에 따른 게이트 구동부(500)는 게이트선의 수와 동일한 숫자의 일반 스테이지와 추가적인 두 개의 더미 스테이지(제1 더미 스테이지, 제2 더미 스테이지)를 포함한다.

즉, 게이트 구동부(500)는 서로 종속적으로 연결된 다수의 일반 스테이지(SR1, SR2, SR3, SR4…)와 더미 스테이지(Dummy1, Dummy2)를 포함한다. 일반 스테이지(SR1, SR2, SR3, SR4…)가 순차적으로 위치한 다음에 제1 더미 스테이지(Dummy1), 제2 더미 스테이지(Dummy2)가 순차적으로 위치한다.

각각의 일반 스테이지(SR1, SR2, SR3, SR4…)는 세 개의 입력 단자(IN1, IN2, IN3), 하나의 클럭 입력 단자(CK), 두 개의 전압 입력 단자(Vin1, Vin2), 게이트 전압을 출력하는 게이트 전압 출력 단자(OUT) 및 전달 신호 출력 단자(CRout)를 포함한다.(도 3 참고)

또한, 제1 더미 스테이지(Dummy1)도 세 개의 입력 단자(IN1, IN2, IN3), 하나의 클럭 입력 단자(CK), 두 개의 전압 입력 단자(Vin1, Vin2), 게이트 전압을 출력하는 게이트 전압 출력 단자(OUT) 및 전달 신호 출력 단자(CRout)를 포함한다. (도 4 참고)

이에 반하여, 제2 더미 스테이지(Dummy2)는 두 개의 입력 단자(IN1, IN2), 하나의 클럭 입력 단자(CK), 두 개의 전압 입력 단자(Vin1, Vin2), 게이트 전압을 출력하는 게이트 전압 출력 단자(OUT) 및 전달 신호 출력 단자(CRout)를 포함한다. (도 5 참고)

도 3 내지 도 5를 비교하면, 일반 스테이지(SR1, SR2, SR3, SR4…)와 더미 스테이지(Dummy1, Dummy2)는 내부 구조도 약간 다른 것을 알 수 있다.

일반 스테이지(SR1, SR2, SR3, SR4…)와 더미 스테이지(Dummy1, Dummy2)에서 각각의 단자는 아래와 같은 특징을 가진다.

우선 제1 입력 단자(IN1)는 전단 스테이지의 전달 신호 출력 단자(CRout)에 연결되어 이전 단의 전달 신호(CR)를 인가 받는데, 첫번째 스테이지는 이전 단 스테이지가 존재하지 않으므로 제1 입력 단자(IN1)로 스캔 개시 신호(STVP)를 인가 받는다.

제2 입력 단자(IN2)는 다음단 스테이지의 전달 신호 출력 단자(CRout)에 연결되어 다음 단의 전달 신호(CR)를 인가 받는다. 제2 더미 스테이지(Dummy2)는 다음 단의 스테이지가 존재하지 않으므로 제2 입력 단자(IN2)로 스캔 개시 신호(STVP)를 인가 받는다.

또한, 제3 입력 단자(IN3)는 다다음단 스테이지의 전달 신호 출력 단자(CRout)에 연결되어 다다음단의 전달 신호(CR)를 인가 받는다. 제1 더미 스테이지(Dummy1)는 다다음단의 스테이지가 존재하지 않으므로 제3 입력 단자(IN3)로 스캔 개시 신호(STVP)를 인가받는다. 또한, 제2 더미 스테이지(Dummy2)는 제3 입력 단자(IN3)를 가지지 않는다. (도 5 참고)

즉, n번째 게이트선(Gn)에 연결된 일반 스테이지(SRn; 도시하지 않음)는 다음단 및 다다음단의 스테이지로부터 전달 신호(CR)를 입력받기 위하여 더미 스테이지를 두 개(Dummy1, Dummy2) 형성하고 있다. 더미 스테이지(Dummy1, Dummy2)는 다른 일반 스테이지(SR1-SRn)과 달리 더미 게이트 전압을 생성하여 출력하는 스테이지이다. 즉, 다른 일반 스테이지(SR1-SRn)에서 출력된 게이트 전압은 게이트선을 통하여 전달되면서 화소에 데이터 전압이 인가되어 화상을 표시하도록 하지만, 더미 스테이지(Dummy1, Dummy2)는 게이트선에 연결되어 있지 않을 수도 있으며, 게이트선과 연결되더라도 화상을 표시하지 않는 더미 화소(도시하지 않음)의 게이트선과 연결되어 있어 화상을 표시하는데 사용되지 않을 수 있다. 또한, 더미 스테이지(Dummy1, Dummy2)는 도 4 및 도 5에서 도시하고 있는 바와 같이 다른 스테이지(SR1-SRn)와는 구조적으로 차이가 있다.

클럭 단자(CK)에는 클럭 신호가 인가되는데, 다수의 스테이지 중 홀수번째 스테이지의 클럭 단자(CK)에는 제1 클럭(CKV)이 인가되고, 짝수번째 스테이지의 클럭 단자(CK)에는 제2 클럭(CKVB)이 인가된다. 제1 클럭(CKV)와 제2 클럭(CKVB)는 서로 위상이 반대되는 클럭 신호이다.

제1 전압 입력 단자(Vin1)에는 게이트 오프 전압에 해당하는 제1 저전압(Vss1)이 인가되며, 제2 전압 입력 단자(Vin2)에는 제1 저전압(Vss1)보다 낮은 제2 저전압(Vss2)이 인가된다. 제1 저전압(Vss1) 및 제2 저전압(Vss2)의 전압값은 실시예에 따라 다양할 수 있는데, 본 실시예에서는 제1 저전압(Vss1)값으로 -5V를 사용하며, 제2 저전압(Vss2)값으로 -10V를 사용한다.

도 2에서는 전달 신호 출력 단자(CRout)의 출력이 전달되는 배선에 대해서는 도시하고 있지 않다. 그 이유는 도 2에서 해당 배선을 도시하는 경우 매우 복잡해지기 때문이며, 전달 신호 출력 단자(CRout)의 출력이 전달되는 것에 대해서는 아래에서 설명한다. 간략하게 설명하면 일반적으로 전달 신호 출력 단자(CRout)의 출력인 전달 신호(CR)는 후단 스테이지의 제1 입력 단자(IN1), 전단 스테이지의 제2 입력 단자(IN2) 및 전전단 스테이지의 제3 입력 단자(IN3)로 전달된다.

게이트 구동부(500)의 동작을 살펴보면 아래와 같다.

먼저, 제1 스테이지(SR1)는 클록 입력 단자(CK)를 통해 외부로부터 제공되는 제1 클록 신호(CKV)를, 제1 입력 단자(IN1)를 통해 스캔 개시 신호(STVP)를, 제1 및 제2 전압 입력 단자(Vin1, Vin2)에는 제1 및 제2 저전압(Vss1, Vss2)을, 그리고 제2 및 제3 입력 단자(IN2, IN3)를 통해 제2 스테이지(SR2) 및 제3 스테이지(SR3)로부터 각각 제공되는 전달 신호(CR)를 입력 받아 첫 번째 게이트 라인으로 게이트 전압 출력 단자(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제2 스테이지(SR2)의 제1 입력 단자(IN1)로 전달한다.

제2 스테이지(SR2)는 클록 입력 단자(CK)를 통해 외부로부터 제공되는 제2 클록 신호(CKVB)를, 제1 입력 단자(IN1)를 통해 제1 스테이지(SR1)의 전달 신호(CR)를, 제1 및 제2 전압 입력 단자(Vin1, Vin2)에는 제1 및 제2 저전압(Vss1, Vss2)을, 그리고 제2 및 제3 입력 단자(IN2, IN3)를 통해 제3 스테이지(SR3) 및 제4 스테이지(SR4)로부터 각각 제공되는 전달 신호(CR)를 입력 받아 두 번째 게이트 라인으로 게이트 전압 출력 단자(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제3 스테이지(SR3)의 제1 입력 단자(IN1) 및 제1 스테이지(SR1)의 제2 입력 단자(IN2)로 전달한다.

한편, 제3 스테이지(SR3)는 클록 입력 단자(CK)를 통해 외부로부터 제공되는 제1 클록 신호(CKV)를 입력 받고, 제1 입력 단자(IN1)를 통해 제2 스테이지(SR2)의 전달 신호(CR)를, 제1 및 제2 전압 입력 단자(Vin1, Vin2)에는 제1 및 제2 저전압(Vss1, Vss2)을, 그리고 제2 및 제3 입력 단자(IN2, IN3)를 통해 제4 스테이지(SR4) 및 제5 스테이지(SR5)로부터 각각 제공되는 전달 신호(CR)를 입력 받아 세 번째 게이트 라인으로 게이트 전압 출력 단자(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제4 스테이지(SR4)의 제1 입력 단자(IN1), 제1 스테이지(SR1)의 제3 입력 단자(IN3) 및 제2 스테이지(SR2)의 제2 입력 단자(IN2)로 전달한다.

상기와 같은 동일 방법으로, n번째 스테이지(SRn)는 클록 입력 단자(CK)를 통해 외부로부터 제공되는 제2 클록 신호(CKVB)를 입력 받고, 제1 입력 단자(IN1)를 통해 제n-1 스테이지(SRn-1)의 전달 신호(CR)를, 제1 및 제2 전압 입력 단자(Vin1, Vin2)에는 제1 및 제2 저전압(Vss1, Vss2)을, 그리고 제2 및 제3 입력 단자(IN2, IN3)를 통해 n+1번째 스테이지(즉, 제1 더미 스테이지(Dummy1)) 및 n+2번째 스테이지(즉, 제2 더미 스테이지(Dummy2))로부터 각각 제공되는 전달 신호(CR)를 입력 받아 n번째 게이트 라인으로 게이트 전압 출력 단자(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 n+1번째 스테이지(즉, 제1 더미 스테이지(Dummy1))의 제1 입력 단자(IN1), n-2번째 스테이지(SRn-2)의 제3 입력 단자(IN3) 및 제n-1 스테이지(SRn-1)의 제2 입력 단자(IN2)로 전달한다.

한편, 더미 스테이지(Dummy1, Dummy2)의 동작을 살펴보면 아래와 같다.

제1 더미 스테이지(Dummy1)는 클록 입력 단자(CK)를 통해 외부로부터 제공되는 제1 클록 신호(CKV)를 입력 받고, 제1 입력 단자(IN1)를 통해 n번째 스테이지(SRn)의 전달 신호(CR)를, 제1 및 제2 전압 입력 단자(Vin1, Vin2)에는 제1 및 제2 저전압(Vss1, Vss2)을, 그리고 제2 및 제3 입력 단자(IN2, IN3)를 통해 제2 더미 스테이지(Dummy2)로부터 제공되는 전달 신호(CR) 및 스캔 개시 신호(STVP)를 각각 입력 받아 연결된 더미 게이트선으로 게이트 전압 출력 단자(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제2 더미 스테이지(Dummy2)의 제1 입력 단자(IN1), n-1번째 스테이지(SRn-1)의 제3 입력 단자(IN3) 및 n번째 스테이지(SRn)의 제2 입력 단자(IN2)로 전달한다.

또한, 제2 더미 스테이지(Dummy2)는 클록 입력 단자(CK)를 통해 외부로부터 제공되는 제2 클록 신호(CKVB)를, 제1 입력 단자(IN1)를 통해 제1 더미 스테이지(Dummy1)의 전달 신호(CR)를, 제1 및 제2 전압 입력 단자(Vin1, Vin2)에는 제1 및 제2 저전압(Vss1, Vss2)을, 그리고 제2 입력 단자(IN2)를 통해 스캔 개시 신호(STVP)를 입력 받아 연결된 더미 게이트선으로 게이트 전압 출력 단자(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 n번째 스테이지(SRn)의 제3 입력 단자(IN3) 및 제1 더미 스테이지(Dummy1)의 제2 입력 단자(IN2)로 전달한다. 즉, 제2 더미 스테이지(Dummy2)는 제3 입력 단자(IN3)가 존재하지 않는 구조를 가진다.

도 2를 통하여 전체적인 게이트 구동부(500)의 스테이지(SR) 연결 구조에 대하여 살펴보았다. 이하에서는 도 3을 통하여 하나의 게이트선에 연결된 게이트 구동부의 일반 스테이지(SR)의 구조를 좀 더 상세하게 살펴본다.

도 3은 도 2에서 하나의 게이트선에 연결되어 있는 하나의 스테이지(SR)를 확대하여 도시한 회로도이다.

도 3을 참조하면, 본 실시예에 따른 게이트 구동부(500)의 각 일반 스테이지(SR)는 입력부(511), 풀업 구동부(512), 전달 신호 생성부(513), 출력부(514) 및 풀다운 구동부(515)를 포함한다.

입력부(511)는 하나의 트랜지스터(제4 트랜지스터(Tr4))를 포함하며, 제4 트랜지스터(Tr4)의 입력 단자 및 제어 단자는 제1 입력 단자(IN1)에 공통 연결(다이오드 연결)되어 있으며, 출력 단자는 Q 접점(이하 제1 노드라고도 함)과 연결되어 있다. 입력부(511)는 제1 입력 단자(IN1)로 하이 전압이 인가되는 경우 이를 Q 접점으로 전달하는 역할을 수행한다.

풀업 구동부(512)는 두 개의 트랜지스터(제7 트랜지스터(Tr7), 제12 트랜지스터(Tr12))를 포함한다. 먼저 제12 트랜지스터(Tr12)의 제어 단자와 입력 단자는 공통 연결되어 클럭 단자(CK)를 통하여 제1 클록 신호(CKV) 또는 제2 클록 신호(CKVB)를 입력 받고, 출력 단자가 제7 트랜지스터(Tr7)의 제어 단자 및 풀다운 구동부(515)에 연결되어 있다. 한편, 제7 트랜지스터(Tr7)의 입력 단자도 클럭 단자(CK)에 연결되어 있으며, 출력 단자가 Q' 접점(이하 제2 노드라고도 함)에 연결되어 있으며, Q' 접점을 지나 풀다운 구동부(515)에 연결되어 있다. 제 7 트랜지스터(Tr7)의 제어 단자는 제12 트랜지스터(Tr12)의 출력 단자 및 풀다운 구동부(515)에 연결되어 있다. 여기서, 상기 제7 트랜지스터(Tr7)의 입력 단자와 제어 단자의 사이 및 제어 단자와 출력 단자 사이에는 각각 기생 캐패시터(도시하지 않음)가 형성되어 있을 수 있다. 이와 같은 풀업 구동부(512)는 클럭 단자(CK)에서 하이(high) 신호가 인가되면, 하이(high) 신호가 제12 트랜지스터(Tr12)를 통하여 제7 트랜지스터(Tr7)의 제어 단자 및 풀다운 구동부(515)로 전달된다. 제7 트랜지스터(Tr7)로 전달된 하이(high) 신호는 제7 트랜지스터(Tr7)를 턴 온 시키며, 그 결과 클럭 단자(CK)에서 인가된 하이(high) 신호를 Q' 접점으로 인가한다.

전달 신호 생성부(513)는 하나의 트랜지스터(제15 트랜지스터(Tr15))를 포함한다. 제15 트랜지스터(Tr15)의 입력 단자에는 클럭 단자(CK)가 연결되어 제1 클록 신호(CKV) 또는 제2 클록 신호(CKVB)가 입력되고, 제어 단자는 상기 입력부(511)의 출력, 즉 Q 접점에 연결되고, 출력 단자는 전달 신호(CR)를 출력하는 전달 신호 출력 단자(CRout)와 연결되어 있다. 여기서 제어 단자와 출력 단자 사이에는 기생 캐패시터(도시하지 않음)가 형성되어 있을 수 있다. 제15 트랜지스터(Tr15)의 출력 단자는 전달 신호 출력 단자(CRout), 뿐만 아니라 풀다운 구동부(515)와 연결되어 제2 저전압(Vss2)을 인가 받는다. 그 결과 전달 신호(CR)의 로우(low)일 때의 전압값은 제2 저전압(Vss2)값을 가진다.

출력부(514)는 하나의 트랜지스터(제1 트랜지스터(Tr1)) 및 하나의 커패시터(제1 커패시터(C1))를 포함한다. 제1 트랜지스터(Tr1)의 제어 단자는 Q 접점에 연결되고, 입력 단자는 클럭 단자(CK)를 통하여 제1 클록 신호(CKV) 또는 제2 클록 신호(CKVB)를 입력 받으며, 제어 단자와 출력 단자 사이에는 제1 캐패시터(C1)가 형성되며, 출력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있다. 또한, 출력 단자는 풀다운 구동부(515)와 연결되어 제1 저전압(Vss1)을 인가 받는다. 그 결과 게이트 오프 전압의 전압값은 제1 저전압(Vss1)값을 가진다. 이와 같은 출력부(514)는 Q 접점에서의 전압 및 상기 제1 클록 신호(CKV)에 따라 게이트 전압을 출력한다.

풀다운 구동부(515)는 스테이지(SR) 상에 존재하는 전하를 제거하여 게이트 오프 전압 및 전달 신호(CR)의 로우(low) 전압이 원활하게 출력되도록 하기 위한 부분으로 Q 접점의 전위를 낮추는 역할, Q' 접점의 전위를 낮추는 역할, 전달 신호(CR)로 출력되는 전압을 낮추는 역할 및 게이트선으로 출력되는 전압을 낮추는 역할을 수행한다. 풀다운 구동부(515)는 10개의 트랜지스터(제2 트랜지스터(Tr2), 제3 트랜지스터(Tr3), 제5 트랜지스터(Tr5), 제6 트랜지스터(Tr6), 제8 트랜지스터(Tr8) 내지 제11 트랜지스터(Tr11), 제13 트랜지스터(Tr13) 및 제16 트랜지스터(Tr16))를 포함한다.

먼저, Q 접점을 풀다운시키는 트랜지스터를 살펴본다. Q 접점을 풀다운 시키는 트랜지스터는 제6 트랜지스터(Tr6), 제9 트랜지스터(Tr9), 제10 트랜지스터(Tr10) 및 제16 트랜지스터(Tr16)이다.

제6 트랜지스터(Tr6)는 제3 입력 단자(IN3)와 제어 단자가 연결되고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되며, 입력 단자는 Q 접점과 연결되어 있다. 그러므로 제6 트랜지스터(Tr6)는 다다음단 스테이지에서 인가되는 전달 신호(CR)에 따라서 턴 온되어 Q 접점의 전압을 제2 저전압(Vss2)으로 낮춰주는 역할을 한다.

제9 트랜지스터(Tr9) 및 제16 트랜지스터(Tr16)는 함께 동작하여 Q 접점을 풀다운시키며, 제9 트랜지스터(Tr9)의 제어 단자는 제2 입력 단자(IN2)와 연결되고, 입력 단자는 Q 접점과 연결되며, 출력 단자는 제16 트랜지스터(Tr16)의 입력 단자 및 제어 단자와 연결되어 있다. 제16 트랜지스터(Tr16)는 제어 단자 및 입력 단자가 제9 트랜지스터(Tr9)의 출력 단자와 연결(다이오드 연결)되어 있으며, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 그러므로 제9 트랜지스터(Tr9) 및 제16 트랜지스터(Tr16)는 다음단 스테이지에서 인가되는 전달 신호(CR)에 따라서 턴 온 되어 Q 접점의 전압을 제2 저전압(Vss2)으로 낮춰주는 역할을 한다.

제10 트랜지스터(Tr10)의 입력 단자는 Q 접점과 연결되고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되며, 제어 단자는 Q' 접점(Q 점접의 전압과 반대 위상을 가져 반전단이라고도 함)과 연결되어 있다. 그러므로 제10 트랜지스터(Tr10)는 Q' 접점이 하이 전압을 가지는 일반적인 구간에서는 계속 Q 접점의 전압을 제2 저전압(Vss2)으로 낮추고 있다가 Q' 접점의 전압이 로우(low)인 때에만 Q 접점의 전압을 낮추지 않는 역할을 한다. Q 접점의 전압이 낮추어 지지 않는 때에 해당 스테이지는 게이트 온 전압 및 전달 신호(CR)를 출력한다.

풀다운 구동부(515)에서 Q' 접점을 풀다운시키는 트랜지스터를 살펴본다. Q' 접점을 풀다운시키는 트랜지스터는 제5 트랜지스터(Tr5), 제8 트랜지스터(Tr8) 및 제13 트랜지스터(Tr13)이다.

제5 트랜지스터(Tr5)의 제어 단자는 제1 입력 단자(IN1)와 연결되어 있고, 입력 단자는 Q' 접점과 연결되어 있으며, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 그 결과 전단 스테이지의 전달 신호(CR)에 따라서 Q' 접점의 전압을 제2 저전압(Vss2)으로 낮추는 역할을 한다.

한편, 제8 트랜지스터(Tr8)는 본단 스테이지의 전달 신호 출력 단자(CRout)과 연결된 제어 단자, Q' 접점에 연결된 입력 단자 및 제2 전압 입력 단자(Vin2)와 연결된 출력 단자를 가진다. 그 결과 본단 스테이지의 전달 신호(CR)에 따라서 Q' 접점의 전압을 제2 저전압(Vss2)으로 낮추는 역할을 한다.

제13 트랜지스터(Tr13)는 본단 스테이지의 전달 신호 출력 단자(CRout)과 연결된 제어 단자, 풀업 구동부(512)의 제12 트랜지스터(Tr12)의 출력 단자와 연결된 입력 단자 및 제2 전압 입력 단자(Vin2)와 연결된 출력 단자를 가진다. 그 결과 본단 스테이지의 전달 신호(CR)에 따라서 풀업 구동부(512) 내부의 전위를 제2 저전압(Vss2)으로 낮추고, 풀업 구동부(512)와 연결된 Q' 접점의 전압도 제2 저전압(Vss2)으로 낮추는 역할을 한다. 즉, 제13 트랜지스터(Tr13)는 엄밀하게는 풀업 구동부(512)의 내부 전하를 제2 저전압(Vss2)측으로 배출시키는 역할을 하지만, 풀업 구동부(512)가 Q' 접점과도 연결되어 있으므로 Q' 접점의 전압이 풀업되지 않도록 하여 간접적으로 Q' 접점의 전압을 제2 저전압(Vss2)로 낮추는데 도움을 준다.

한편, 풀다운 구동부(515)에서 전달 신호(CR)로 출력되는 전압을 낮추는 역할을 하는 트랜지스터를 살펴본다. 전달 신호(CR)로 출력되는 전압을 낮추는 역할을 하는 트랜지스터는 제11 트랜지스터(Tr11) 및 제17 트랜지스터(Tr17)이다.

제11 트랜지스터(Tr11)는 Q' 접점과 연결된 제어 단자, 전달 신호 출력 단자(CRout)과 연결된 입력 단자 및 제2 전압 입력 단자(Vin2)와 연결된 출력 단자를 가진다. 그 결과 Q' 접점의 전압이 하이(high)인 경우 전달 신호 출력 단자(CRout)의 전압을 제2 저전압(Vss2)으로 낮추며, 그 결과 전달 신호(CR)가 로우(low) 레벨로 바뀌게 된다.

제17 트랜지스터(Tr17)는 제2 입력 단자(IN2)와 연결된 제어 단자, 전달 신호 출력 단자(CRout)과 연결된 입력 단자 및 제2 전압 입력 단자(Vin2)와 연결된 출력 단자를 가진다. 그 결과 다음단 스테이지에서 인가되는 전달 신호(CR)에 따라서 턴 온 되어 전달 신호 출력 단자(CRout)의 전압을 제2 저전압(Vss2)으로 낮추며, 그 결과 전달 신호(CR)가 로우(low) 레벨로 바뀌게 된다.

한편, 풀다운 구동부(515)에서 게이트선으로 출력되는 전압을 낮추는 역할을 하는 트랜지스터를 살펴본다. 게이트선으로 출력되는 전압을 낮추는 역할을 하는 트랜지스터는 제2 트랜지스터(Tr2) 및 제3 트랜지스터(Tr3)이다.

제2 트랜지스터(Tr2)는 제2 입력 단자(IN2)에 연결된 제어 단자, 게이트 전압 출력 단자(OUT)와 연결되어 있는 입력 단자 및 제1 전압 입력 단자(Vin1)와 연결되어 있는 출력 단자를 가진다. 그 결과 다음단 스테이지의 전달 신호(CR)가 출력되면 출력 되는 게이트 전압을 제1 저전압(Vss1)으로 바꾸어준다.

제3 트랜지스터(Tr3)는 Q' 접점에 연결되어 있는 제어 단자, 게이트 전압 출력 단자(OUT)와 연결되어 있는 입력 단자 및 제1 전압 입력 단자(Vin1)와 연결되어 있는 출력 단자를 가진다. 그 결과 Q' 접점의 전압이 하이(high)인 경우 출력 되는 게이트 전압을 제1 저전압(Vss1)으로 바꾸어준다.

풀다운 구동부(515)에서는 게이트 전압 출력 단자(OUT)만 제1 저전압(Vss1)으로 낮추며, Q 접점, Q' 접점 및 전달 신호 출력 단자(CRout)은 제1 저전압(Vss1)보다 낮은 제2 저전압(Vss2)으로 낮춘다. 그 결과 게이트 온 전압과 전달 신호(CR)의 하이(high)에서의 전압은 동일한 전압을 가질 수 있더라도 게이트 오프 전압과 전달 신호(CR)의 로우(low)에서의 전압은 서로 다른 전압값을 가진다. 즉, 게이트 오프 전압은 제1 저전압(Vss1)값을 가지며, 전달 신호(CR)의 로우(low) 전압값은 제2 저전압(Vss2)값을 가진다.

게이트 전압 및 전달 신호(CR)는 다양한 전압 값을 가질 수 있지만, 본 실시예에서는 게이트 온 전압은 25V, 게이트 오프 전압 및 제1 저전압(Vss1)은 -5V를 가지며, 전달 신호(CR)의 하이(high) 전압은 25V, 로우(low) 전압 및 제2 저전압(Vss2)은 -10V를 가진다.

종합하면, 하나의 스테이지(SR)는 Q 접점에서의 전압에 의하여 전달 신호 생성부(513), 출력부(514)가 동작하여 전달 신호(CR)의 하이(high) 전압 및 게이트 온 전압을 출력하며, 전단, 다음 단 및 다다음단의 전달 신호(CR)에 의하여 전달 신호(CR)는 하이(high) 전압에서 제2 저전압(Vss2)으로 낮아지며, 게이트 온 전압은 제1 저전압(Vss1)으로 낮아져 게이트 오프 전압이 된다. 여기서, 하나의 스테이지(SR)는 저 소비전력으로 구동되기 위하여 다음 단뿐만 아니라 다다음단의 전달 신호(CR)에 의해서도 Q 접점의 전압을 제2 저전압(Vss2)으로 낮춰주고, 제2 저전압(Vss2)이 게이트 오프 전압인 제1 저전압(Vss1)보다 낮아 다른 스테이지에서 인가된 전달 신호(CR)가 리플(ripple) 또는 노이즈를 포함하여 전압이 변하더라도 제2 저전압(Vss2)값이 충분히 낮아서 스테이지에 포함된 트랜지스터들이 누설 전류를 흘리거나 하지 않아서 전력 소모량이 줄어드는 장점이 있다.

한편, 이하에서는 도 4 및 도 5를 통하여 더미 게이트선에 각각 연결된 게이트 구동부의 더미 스테이지(Dummy1, Dummy2)의 구조를 좀 더 상세하게 살펴본다.

먼저, 도 4를 통하여 제1 더미 스테이지(Dummy1)를 살펴본다.

제1 더미 스테이지(Dummy1)는 일반 스테이지(SR)과 그 구성이 전체적으로 유사하지만, 도 4의 A 및 B 부분에서 차이가 있다.

A 부분에서는 제17 트랜지스터(Tr17)의 연결 구조가 일반 스테이지(SR)와 다른 것을 보여주고 있다. 제1 더미 스테이지(Dummy1)에서의 제17 트랜지스터(Tr17)는 제1 입력 단자(IN1)와 연결된 제어 단자, 전달 신호 출력 단자(CRout)과 연결된 입력 단자 및 제2 전압 입력 단자(Vin2)와 연결된 출력 단자를 가진다. 즉, 일반 스테이지(SR)에서는 제17 트랜지스터(Tr17)의 제어 단자가 제2 입력 단자(IN2)에 연결되어 있었지만, 제1 더미 스테이지(Dummy1)에서는 제17 트랜지스터(Tr17)의 제어 단자가 제1 입력 단자(IN1)에 연결되어 있다는 점이 다르다. 그 결과 제17 트랜지스터(Tr17)가 제어되는 전압은 전단 스테이지(n번째 스테이지)에서 인가되는 전달 신호(CR)이며, 이에 따라서 전달 신호 출력 단자(CRout)의 전압을 제2 저전압(Vss2)으로 낮추며, 그 결과 전달 신호(CR)가 로우(low) 레벨로 바뀌도록 한다.

또한, B 부분에서는 제16 트랜지스터(Tr16)가 삭제되어 있다. 즉, 일반 스테이지의 제16 트랜지스터(Tr16)의 대응 위치에 별도의 소자를 형성하고 있지 않다. 제16 트랜지스터(Tr16)는 일반 스테이지에서 다이오드 연결되어 있어 별도의 동작 특성을 가지고 있지 않아 제1 더미 스테이지(Dummy1)에서와 같이 생략될 수 있다.

그 외의 제1 더미 스테이지(Dummy1)의 회로 구조는 일반 스테이지와 동일하며, 다만, 제3 입력 단자(IN3)로는 다다음단의 스테이지가 존재하지 않아 스캔 개시 신호(STVP)가 인가된다.

이하에서는 도 5를 통하여 제2 더미 스테이지(Dummy2)를 살펴본다.

제2 더미 스테이지(Dummy1)는 일반 스테이지(SR)와 도 5의 A, B, C 및 D 부분에서 차이가 있다.

먼저, A 부분에서는 제1 더미 스테이지(Dummy1)와 같이 제17 트랜지스터(Tr17)의 제어 단자가 제1 입력 단자(IN1)와 연결되어 있다. 즉, 제2 더미 스테이지(Dummy2)에서의 제17 트랜지스터(Tr17)는 제1 입력 단자(IN1)와 연결된 제어 단자, 전달 신호 출력 단자(CRout)과 연결된 입력 단자 및 제2 전압 입력 단자(Vin2)와 연결된 출력 단자를 가진다. 그 결과 제17 트랜지스터(Tr17)가 제어되는 전압은 전단 스테이지(제1 더미 스테이지)에서 인가되는 전달 신호(CR)이며, 이에 따라서 전달 신호 출력 단자(CRout)의 전압을 제2 저전압(Vss2)으로 낮추며, 그 결과 전달 신호(CR)가 로우(low) 레벨로 바뀌도록 한다.

또한, B 부분에서도 제1 더미 스테이지(Dummy1)와 같이 제16 트랜지스터(Tr16)가 삭제되어 있다. 즉, 일반 스테이지의 제16 트랜지스터(Tr16)의 대응 위치에 별도의 소자를 형성하고 있지 않다. 제16 트랜지스터(Tr16)는 일반 스테이지에서 다이오드 연결되어 있어 별도의 동작 특성을 가지고 있지 않아 제1 더미 스테이지(Dummy1)에서와 같이 생략될 수 있다.

뿐만 아니라, 제2 더미 스테이지(Dummy2)에서는 다다음단의 스테이지가 존재하지 않으므로 제3 입력 단자(IN3)도 존재하지 않고 제3 입력 단자(IN3)와 연결된 제6 트랜지스터(Tr6)도 존재하지 않는다. 즉, 일반 스테이지의 제6 트랜지스터(Tr6)의 대응 위치에 별도의 소자를 형성하고 있지 않다. (도 5의 C 참고)

한편, 제2 더미 스테이지(Dummy2)는 일반 스테이지(SR) 및 제1 더미 스테이지(Dummy1)와 달리 제18 트랜지스터(Tr18) 및 제19 트랜지스터(Tr19)가 추가로 형성되어 있다. (도 5의 D 참고)

제18 트랜지스터(Tr18)의 제어 단자는 제2 입력 단자(IN2)와 연결되어 있으며, 입력 단자는 전달 신호 출력 단자(CRout)과 연결되어 있고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 그 결과 제2 입력 단자(IN2)의 입력 신호에 따라서 전달 신호 출력 단자(CRout)의 전압을 제2 저전압(Vss2)으로 변경시킨다. 여기서, 제2 더미 스테이지(Dummy2)의 제2 입력 단자(IN2)에는 다음단의 전달 신호(CR)가 인가되어야 하지만, 다음 단의 스테이지가 존재하지 않으므로 스캔 개시 신호(STVP)가 인가된다. 그러므로 제18 트랜지스터(Tr18)는 스캔 개시 신호(STVP)에 따라서 전달 신호 출력 단자(CRout)의 전압을 제2 저전압(Vss2)으로 변경시킨다.

한편, 제19 트랜지스터(Tr19)는 제어 단자가 전달 신호 출력 단자(CRout)와 연결되어 있으며, 입력 단자는 제15 트랜지스터(Tr15)의 제어 단자(즉, Q 노드)와 연결되어 있으며, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 그 결과 전달 신호 출력 단자(CRout)의 전압에 따라서 Q 노드의 전압을 저전압으로 변경시킨다.

제18 트랜지스터(Tr18) 및 제19 트랜지스터(Tr19)는 제2 더미 스테이지(Dummy2)가 후속하는 스테이지로부터 추가적인 전달 신호(CR)를 인가받아서 Q노드 및 전달 신호 출력 단자(CRout)의 전압을 낮추지 못하므로 추가 형성된 것이다. 그 결과 제2 더미 스테이지(Dummy2)에서도 회로 내부에 비축되는 전하가 존재하지 않도록 하여 장시간 사용시에도 정상적인 동작이 가능하도록 한다.

그 외의 제2 더미 스테이지(Dummy2)의 회로 구조는 일반 스테이지와 동일하다. 다만, 제2 더미 스테이지(Dummy2)는 제3 입력 단자(IN3)가 존재하지 않으며, 제2 입력 단자(IN2)로는 다음단의 스테이지가 존재하지 않아 스캔 개시 신호(STVP)가 인가된다.

이상과 같이 본 발명의 실시예에 따른 게이트 구동부(500)에서는 스캔 개시 신호(STVP)가 일반 스테이지(SR) 중 첫번째 스테이지(SR1) 및 두 더미 스테이지(Dummy1, Dummy2)로 전달된다.

이 때, 스캔 개시 신호(STVP)를 전달하는 배선을 하나로 형성하는 경우에는 스캔 개시 신호(STVP)를 인가하는 배선이 클록 신호를 인가하는 배선과 중첩되는 영역이 발생될 수 밖에 없다. 그 이유는 스캔 개시 신호(STVP)가 인가되는 곳은, 스테이지 중 맨 처음(SR1)과 맨 마지막(Dummy1, Dummy2)이며, 클록은 모든 스테이지(SR, Dummy1, Dummy2)에 인가되기 때문에 각 스테이지마다 한번씩은 중첩될 수 밖에 없다. (도 2에서 STVP1로 도시된 배선 중 점선 부분이 클록 신호와 교차되는 부분 참고)

이와 같은 경우 스캔 개시 신호(STVP)는 클록 신호와의 중첩으로 인하여 신호 지연이 발생되며, 그에 따라서 게이트 온 전압이 발생될 타이밍이 어긋나게 되는 문제가 발생된다.

하지만, 본 발명의 실시예에서와 같이 스캔 개시 신호(STVP)를 두 개의 배선(도 1의 STVP1, STVP2 참고)으로 나누어 전달하면 클록 신호가 인가되는 배선과는 최소로 중첩되거나 구조에 따라서는 중첩되지 않도록 할 수 있다. 즉, 맨처음의 스테이지(SR1)로 스캔 개시 신호(STVP)를 인가하는 배선(STVP2)을 별도로 하나 형성하고, 맨 마지막의 두 스테이지(Dummy1, Dummy2)에 인가하는 스캔 개시 신호(STVP)용 배선(STVP1)을 또 하나 형성하고 두 배선(STVP1, STVP2)이 클록 신호를 인가하는 배선의 양측에 배치되면 서로 중첩되지 않는 구조로 형성하는 것이 가능하다.

그 결과 스캔 개시 신호(STVP)가 지연으로 인하여 게이트 온 전압의 출력 시점이 변경되지 않는다.

이상에서 설명한 배선의 구조에 대해서는 이하의 도 6 및 도 7을 참고로 하여 자세하게 살펴본다.

도 6 내지 도 8은 본 발명의 실시예에 따른 표시 패널에서 게이트 구동부로 인가되는 신호 배선의 배치를 보여주는 확대도이다.

도 6은 도 1의 E 부분의 확대 배치도이며, 도 7은 도 1의 F 부분의 확대 배치도이고, 도 8은 도 1의 G 부분의 확대 배치도이다. 참고로, 도 6 내지 도 8에서 녹색선은 게이트선과 동일한 층이며, 주황색선은 데이터선과 동일한 층이고, 하늘색 부분은 화소 전극과 동일한 층을 나타내며, 검은색 부분은 콘택홀을 나타낸다.

먼저, 도 6을 살펴본다.

도 6에서 도시하고 있는 부분은 도 1의 E 부분을 확대하여 도시한 것으로, 가요성 인쇄 회로막(450)과 표시 패널(100)이 연결되는 부분에서의 게이트 구동부 제어 배선을 도시하고 있다. 도 1에서 도시한 바와 같이 본 발명의 실시예에 따른 게이트 구동부 제어 배선은 표시 패널(100)의 좌하측에 부착된 가요성 인쇄 회로막(450)을 통하여 전달된다.

도 6에서 도시하고 있는 바와 같이 게이트 구동부 제어 배선은 가장 좌측(외각)에서부터 스캔 개시 신호(STVP)가 인가되는 제2 스캔 개시 신호 배선(STVP2), 제2 저전압(Vss2)이 인가되는 배선, 제1 클록 신호(CKV)가 인가되는 배선(CK1, CK2), 제2 클록 신호(CKVB)가 인가되는 배선(CKB1, CKB2), 스캔 개시 신호(STVP)가 인가되는 제1 스캔 개시 신호 배선(STVP1) 및 제1 저전압(Vss1)이 인가되는 배선의 순서이다. 도 6의 실시예에서는 클록 신호를 인가하는 배선이 총 4개로, CK1 배선과 CKB1 배선은 서로 위상이 반대인 클록을 인가하며, CK2 배선과 CKB2 배선도 서로 위상이 반대인 클록을 인가한다. 또한, CK1 배선과 CK2 배선은 서로 위상차를 가지는 클록 신호를 인가할 수 있다. 즉, 도 1의 실시예에서는 클록 신호가 두 개 인가되는 실시예이고, 도 6에서는 클록 신호가 총 4개 인가되는 실시예로 차이가 있지만, 클록 신호를 인가하는 배선의 양측에 스캔 개시 신호를 인가하는 두 개의 배선(STVP1, STVP2)가 형성되어 있다는 점을 동일하다.

스캔 개시 신호를 인가하는 두 개의 배선(STVP1, STVP2)은 표시 패널(100)상에서는 두 개로 분리되어 있지만, 인가되는 신호가 동일하므로 인쇄 회로 기판(400)상에서는 하나의 배선으로 스캔 개시 신호(STVP)가 인가되지만, 가요성 인쇄 회로막(450)에서 두 개의 배선으로 분리되어 표시 패널(100)로 인가될 수 있다. (도 9 참고) 실시예에 따라서는 인쇄 회로 기판(400)에서 두 개의 배선으로 나뉠 수도 있다.

본 발명의 실시예에서는 클록 신호를 인가하는 배선(CK1, CK2, CKB1, CKB2)은 게이트선과 동일한 층으로 형성되어 있으며, 저전압을 인가하는 두 배선(Vss1, Vss2)는 데이터선과 동일한 층으로 형성되어 있다. 한편, 스캔 개시 신호(STVP)를 인가하는 배선 중 제1 스캔 개시 신호 배선(STVP1)는 게이트선과 동일한 층으로 형성되어 있으며, 제2 스캔 개시 신호 배선(STVP2)는 게이트선과 데이터선의 이중층으로 형성되어 있다. 제2 스캔 개시 신호 배선(STVP2)가 이중층 구조인 것은 표시 장치의 베젤 부분의 면적이 줄어드는 경향에 따라 제2 스캔 개시 신호 배선(STVP2)을 형성하는 공간이 충분하지 않은 경우 신호 전달의 신뢰성을 확보하고자 이중층으로 형성한 실시예이다. 하지만, 실시예에 따라서는 제2 스캔 개시 신호 배선(STVP2)를 단일층으로 형성할 수도 있다.

각 게이트 구동부 제어 배선은 가요성 인쇄 회로막(450)으로부터 신호를 수신한 후 데이터선과 평행한 방향으로 연장되다가 사선 방향으로 꺾이는 구조가 도 6에서 도시되어 있다.

또한, 가요성 인쇄 회로막(450)에서 표시 패널(100)의 각 배선으로 신호가 연결되기 위하여 화소 전극을 형성하는데 사용되는 투명 도전층(예를 들면, ITO, IZO 등)및 콘택홀을 이용하여 서로 연결되는 구조를 가진다. (도 6의 하부에는 복수의 콘택홀이 도시되어 있음) 특히 도 6의 콘택홀은 배선 마다 상당 수의 콘택홀을 통하여 배선이 연결되도록 하고 있는데, 이는 가요성 인쇄 회로막(450)과 표시 패널(100) 상의 배선 간의 접촉 신뢰성을 확보하기 위한 것으로, 가요성 인쇄 회로막(450)이 접혔다 펴졌다 하는 움직임 속에서도 신호 전달이 이루어질 수 있도록 한다.

한편, 제2 스캔 개시 신호 배선(STVP2)의 외측에도 실시예에 따라서는 제어 신호가 인가될 수 있으며, 외부로부터 정전기가 유입되지 않도록 하는 정전기 차단 배선이 형성될 수도 있다. 또한, 도 6에서 가장 우측에 형성된 게이트선 패턴은 정렬을 위한 정렬 마크이다.

이상과 같이 도 6의 실시예를 통하여 인쇄 회로 기판(400)에서부터 가요성 인쇄 회로막(450)을 지나 표시 패널(100)의 각 배선으로 신호가 전달되는 구조에 대하여 살펴보았다.

이하에서는 각 배선이 표시 패널(100)의 외곽을 따라서 게이트 구동부(500)로 전달되기 전까지의 배선 구조를 도 7을 통하여 상세하게 살펴본다.

도 7에서 도시하고 있는 부분은 도 1의 F 부분을 확대하여 도시한 것으로, 가요성 인쇄 회로막(450)으로부터 전달받은 신호를 게이트 구동부(500)까지 전달하기 위한 게이트 구동부 제어 배선의 구조를 도시하고 있다.

각 게이트 구동부 제어 배선은 가요성 인쇄 회로막(450)으로 배선을 수신한 후 데이터선과 평행한 방향으로 연장되다가 사선 방향으로 꺾인 후 종국적으로는 게이트선과 평행한 방향으로 연장되는 구조를 가진다. (도 7 참고)

내측에서부터 게이트 구동부 제어 배선을 살펴보면, 제1 저전압(Vss1)이 인가되는 배선은 게이트선과 평행한 방향으로 연장되다가 가장 먼저 데이터선 방향으로 꺾인다. 즉, 제1 저전압(Vss1)이 인가되는 배선은 각 스테이지(SR)가 형성되어 있는 영역쪽으로 연장되다가 각 스테이지(SR)에 이르기 전에 꺾이는 구조를 가진다. 이는 도 2의 Vss1 배선과 같이 게이트선과 각 스테이지(SR) 사이에서 데이터선 방향으로 연장되도록 한다.

제1 저전압(Vss1)이 인가되는 배선의 외측에 형성되어 있는 다른 게이트 구동부 제어 배선은 모두 게이트선과 평행한 방향으로 스테이지(SR)가 형성된 영역(도 7에서 "Main 회로"로 도시되어 있음)을 지날 때까지 연장되며, 스테이지(SR)를 지나거나 끝 부분에서 데이터선 방향으로 꺾이는 구조를 가진다. 즉, 스캔 개시 신호(STVP)가 인가되는 제1 스캔 개시 신호 배선(STVP1)은 스테이지(SR)의 끝 부분에서 데이터선 방향으로 꺾이며, 게이트 구동부(500)의 하단에 위치하는 더미 스테이지(Dummy1, Dummy2)로 스캔 개시 신호(STVP)를 전달한다. 그 외의 게이트 구동부 제어 배선은 모두 스테이지(SR)를 지나서 꺾이며, 내측에서부터 제2 클록 신호(CKVB)가 인가되는 배선(CKB1, CKB2), 제1 클록 신호(CKV)가 인가되는 배선(CK1, CK2), 제2 저전압(Vss2)이 인가되는 배선 및 스캔 개시 신호(STVP)가 인가되는 제2 스캔 개시 신호 배선(STVP2)이 위치하고 있다.

또한, 게이트 구동부 제어 배선은 도 6에서와 동일한 물질로 형성되어 있다. 즉, 클록 신호를 인가하는 배선(CK1, CK2, CKB1, CKB2)은 게이트선과 동일한 층으로 형성되어 있으며, 저전압을 인가하는 두 배선(Vss1, Vss2)는 데이터선과 동일한 층으로 형성되어 있고, 스캔 개시 신호(STVP)를 인가하는 배선 중 제1 스캔 개시 신호 배선(STVP1)는 게이트선과 동일한 층으로 형성되어 있으며, 제2 스캔 개시 신호 배선(STVP2)는 게이트선과 데이터선의 이중층으로 형성되어 있다.

이하에서는 도 8을 통하여 각 배선이 표시 패널(100)의 외곽을 따라서 게이트 구동부(500)의 각 스테이지(SR)로 전달되는 구조에 대하여 상세하게 살펴본다.

도 8에서는 제1 저전압(Vss1)이 인가되는 배선이 도시되어 있지 않다. 이는 도 2 및 도 7에서 설명한 바와 같이 제1 저전압(Vss1)이 인가되는 배선은 각 스테이지(SR)의 타측에 형성된 단자(Vin1 단자)를 통하여 연결되기 때문이다.

그 외의 게이트 구동부 제어 배선은 각 스테이지(SR)의 우측에 제2 클록 신호(CKVB)가 인가되는 배선(CKB1, CKB2), 제1 클록 신호(CKV)가 인가되는 배선(CK1, CK2), 제2 저전압(Vss2)이 인가되는 배선 및 스캔 개시 신호(STVP)가 인가되는 제2 스캔 개시 신호 배선(STVP2)의 순서로 형성되어 있다.

먼저 클록을 전달하는 배선을 살펴본다.

클록 신호를 인가하는 배선(CK1, CK2, CKB1, CKB2)은 게이트선과 동일한 층으로 형성되어 있지만, 각 스테이지(SR, Dummy1, Dummy2)와 연결되기 위하여 데이터선과 동일한 층으로 형성된 연결부를 가진다. 즉, 콘택을 통하여 클록 신호가 게이트선 층에서 데이터선 층의 연결부로 전달된다. 이와 같은 구조에서는 데이터선 층의 연결부의 아래로 게이트선의 배선이 형성될 수 있으며, 도 2의 STVP1 배선의 점선과 같이 스캔 개시 신호(STVP)가 전달될 수 있었다. 하지만, 본 발명의 실시예에서는 제1 스테이지(SR1)로 전달되는 스캔 개시 신호(STVP)는 제2 스캔 개시 신호 배선(STVP2)을 통하여 클록 배선(CK1, CK2, CKB1, CKB2)의 외측으로 전달(도 8의 외측 화살표 참고)되므로 클록 배선(CK1, CK2, CKB1, CKB2)과 스캔 개시 신호(STVP)를 전달하는 배선이 중첩되지 않아도 되며(도 8의 G1 부분 참고), 그 결과 스캔 개시 신호(STVP)가 지연되지 않는 장점이 있다. 또한, G1 부분을 통하여 스캔 개시 신호(STVP)와 클록 신호가 서로 중첩하지 않으므로 기생 용량으로 인한 소비 전력의 증가가 없어, 소비 전력이 상대적으로 감소하는 장점도 있다. 이와 같은 구조에서는 도 8과 달리 클록 신호를 인가하는 배선(CK1, CK2, CKB1, CKB2) 중 적어도 하나의 배선은 데이터선 층으로 형성된 연결부를 포함하지 않을 수도 있다.

한편, 스캔 개시 신호(STVP)가 인가되는 제1 스캔 개시 신호 배선(STVP1)은 더미 스테이지(Dummy1, Dummy2)의 하부에서 꺾이는 구조를 가지며, 도 8의 하측의 화살표와 같이 두 개로 나뉘어 제1 더미 스테이지(Dummy1)와 제2 더미 스테이지(Dummy2)의 각 단자로 스캔 개시 신호(STVP)를 전달한다. 제1 스캔 개시 신호 배선(STVP1)도 도 8과 같이 형성되어 클록 신호를 인가하는 배선(CK1, CK2, CKB1, CKB2)과 전혀 중첩하지 않는다.

도 8에서 제1 스캔 개시 신호 배선(STVP1)은 더미 스테이지(Dummy1, Dummy2)에 연결될 때까지 게이트선 층으로 형성되어 있으며, 제2 스캔 개시 신호 배선(STVP2)은 전체적으로 이중층으로 형성되어 있지만, 정전 보호 회로(G3)의 부분에서는 게이트선의 단일층으로 바뀌어 제1 스테이지(SR1)의 입력단(IN1)으로 연결되는 구조를 가진다. 실시예에 따라서는 정전 보호 회로(G3)가 제2 스캔 개시 신호 배선(STVP2)와 중첩되지 않을 수도 있다. 또한, 도 8의 G2 부분을 참고하면 제2 스캔 개시 신호 배선(STVP2)이 이중층으로 형성되어 게이트선 층과 데이터선 층을 통하여 스캔 개시 신호(STVP)가 인가되고 있음에도 불구하고, 콘택홀을 통하여 데이터선 층의 신호가 게이트선 층으로 전달되도록 하고 있다. 이는 신호 전달의 신뢰성 및 저항을 감소시키기 위하여 이중층으로 제2 스캔 개시 신호 배선(STVP2)을 형성하였지만, 이중층 구조 중 하나의 층에 문제가 생기더라도 신호 전달이 적절하게 이루어지도록 하기 위하여 추가적인 콘택홀 연결 구조를 형성한 것이다.

즉, 본 발명의 실시예에 따른 구조에서는 스캔 개시 신호(STVP)를 전달하는 배선을 두 개로 나누고, 이 중 하나의 배선을 클록 신호를 전달하는 배선의 외곽으로 배치하여 클록 신호와 스캔 개시 신호(STVP)가 서로 중첩되는 경우를 줄여 신호 지연을 방지하며, 기생 용량으로 인한 소비 전력의 증가를 막는 장점을 가진다. 특히, 게이트 구동부(500)내의 스테이지(SR)의 수는 게이트선의 수에 준하므로 하나의 기생 용량의 크기는 작지만, 전체 게이트선마다 기생 용량이 발생되므로 본 발명과 같이 클록 신호와 스캔 개시 신호(STVP)가 서로 중첩되지 않도록 하는 경우 약 10%의 소비 전력을 감소시킬 수 있다. 또한, 스캔 개시 신호(STVP)의 지연을 막아 게이트 구동부(500)의 구동 마진을 충분히 확보할 수 있다. (도 10 참고)

이하의 도 9에서는 하나의 스캔 개시 신호(STVP)가 가요성 인쇄 회로막(450)에서 두 개의 배선으로 구분되는 실시예를 도시하고 있다.

도 9는 본 발명의 실시예에 따라 스캔 개시 신호를 인쇄 회로 기판(400) 및 가요성 인쇄 회로막(450)을 거쳐 표시 패널(100)로 전달하는 구조를 도시한 도면이다. 도 9의 인쇄 회로 기판(400)의 구동 전압 생성 회로(410)에서 출력된 스캔 개시 신호(STVP)는 가요성 인쇄 회로막(450)으로 전달되어 두 개의 배선으로 나뉘며, 가요성 인쇄 회로막(450)의 두 개의 출력단(STVP_1, STVP_2)로 나뉘어 출력된다.

도 9는 인쇄 회로 기판(400) 중 일 부분이며, 구동 전압 생성 회로(410)로 하나의 IC를 도시하고 있다. 또한, 구동 전압 생성 회로(410)의 각 출력단 및 주변 회로에 대해서는 간략하게 도시하였으며, 그 중 본 발명과 관련되는 스캔 개시 신호(STVP)의 출력단에 대해서만 도시하였다. 또한, 가요성 인쇄 회로막(450)에 대해서도 일 부분만을 도시하고 있으며, 복수의 출력단 중 스캔 개시 신호(STVP)와 관련되어 있는 두 개의 출력단(STVP_1, STVP_2)만을 명확하게 도시하였다.

도 9에 의하면, 인쇄 회로 기판(400)에서는 하나의 배선을 통하여 스캔 개시 신호(STVP)가 전달되지만, 가요성 인쇄 회로막(450)에서 두 개의 배선으로 나누어 두 개의 출력단(STVP_1, STVP_2)을 통하여 표시 패널(100)의 두 배선(STVP1, STVP2)로 전달한다.

하지만, 실시예에 따라서는 인쇄 회로 기판(400)에서 스캔 개시 신호(STVP)를 두 개로 나누어 가요성 인쇄 회로막(450)으로 전달할 수도 있다.

이상과 같은 실시예에 의하여 출력되는 게이트 온 전압을 시뮬레이션을 하면 도 10과 같은 출력을 얻을 수 있다.

도 10은 본 발명의 실시예에 따라 발생된 게이트 온 전압의 마진을 보여주는 도면이다. 도 10의 가로축은 시간이며, 세로축은 전압이다.

도 10에서 도시된 게이트 온 전압은 두 개이며, 각각 T1, T2로 구분하여 표시하였다. T1은 본 발명의 실시예에 따른 첫번째 스테이지(SR1)에서의 게이트 온 전압이며, T2는 비교예에 따른 첫번째 스테이지(SR1)에서의 게이트 온 전압이다.

T2의 비교예는 첫번째 스테이지(SR1)로 인가되는 스캔 개시 신호(STVP)가 클록 신호와 중첩하면서 전달된 경우이다.

도 10에서의 게이트 온 전압을 확대하면 T1과 T2의 전압이 차이가 있는 것을 확인할 수 있다. 도 10의 두 전압 간의 간격을 나타내는 화살표는 두 전압의 시간 차이를 나타내며, 시뮬레이션 결과 25V에서 0.15μs의 차이가 측정되었다. 이는 T2와 같이 스캔 개시 신호(STVP)가 클록 신호와 중첩되는 경우 스캔 개시 신호(STVP)의 지연으로 인하여 게이트 온 전압 타이밍이 늦어지는 것을 확인할 수 있다. 그러므로 본 발명에서는 스캔 개시 신호(STVP)의 지연이 적어 충분한 구동 마진을 가질 수 있음을 알 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

100: 표시 패널 300: 표시 영역
400: 인쇄 회로 기판 450: 가요성 인쇄 회로막
460: 데이터 드라이버 IC 500: 게이트 구동부
511: 입력부 512: 풀업 구동부
513: 전달 신호 생성부 514: 출력부
515: 풀다운 구동부 600: 신호 제어부
STVP: 스캔 개시 신호

Claims (18)

1. 게이트선 및 데이터선을 포함하는 표시 영역, 그리고
   게이트선의 일단에 연결되고, 복수의 일반 스테이지 및 더미 스테이지를 포함하며, 기판 위에 집적되어 게이트 전압을 출력하는 게이트 구동부
   를 포함하며,
   상기 일반 스테이지 중 첫 번째 스테이지와 상기 더미 스테이지에는 스캔 개시 신호가 인가되고,
   상기 스캔 개시 신호는 제1 스캔 개시 신호 배선 및 제2 스캔 개시 신호 배선을 통하여 전달되고,
   상기 제1 스캔 개시 신호 배선은 상기 더미 스테이지로 상기 스캔 개시 신호를 전달하고,
   상기 제2 스캔 개시 신호 배선은 상기 첫번째 스테이지로 상기 스캔 개시 신호를 전달하고,
   상기 더미 스테이지는 제1 더미 스테이지 및 제2 더미 스테이지를 포함하고,
   상기 일반 스테이지는 제17 트랜지스터를 포함하고, 상기 제17 트랜지스터는 제2 입력 단자와 연결된 제어 단자, 전달 신호 출력 단자와 연결된 입력 단자 및 제2 전압 입력 단자와 연결된 출력 단자를 가지며,
   상기 제1 더미 스테이지 및 상기 제2 더미 스테이지도 제17 트랜지스터를 포함하고,
   상기 1 더미 스테이지 및 상기 제2 더미 스테이지의 제17 트랜지스터는 제1 입력 단자와 연결된 제어 단자, 전달 신호 출력 단자와 연결된 입력 단자 및 제2 전압 입력 단자와 연결된 출력 단자를 가지는 표시 패널.
2. 제1항에서,
   상기 복수의 일반 스테이지 및 상기 더미 스테이지는 일렬로 배치되어 있으며, 클록 신호를 인가하는 배선에 의하여 교대로 클록 신호를 인가받는 표시 패널.
3. 제2항에서,
   상기 제1 스캔 개시 신호 배선 및 상기 제2 스캔 개시 신호 배선은 상기 클록 신호를 인가하는 배선의 양측에 형성되어 있는 표시 패널.
4. 제3항에서,
   상기 클록 신호를 인가하는 배선 및 상기 제1 스캔 개시 신호 배선은 상기 게이트선과 동일한 층에 형성되며, 상기 제2 스캔 개시 신호 배선은 상기 게이트선 및 상기 데이터선과 동일한 층에 형성되어 이중층 구조를 가지는 표시 패널.
5. 제4항에서,
   상기 클록 신호를 인가하는 배선은 상기 복수의 일반 스테이지 및 상기 더미 스테이지와 연결되는 연결부를 가지며, 상기 연결부는 데이터선과 동일한 층에 형성되어 있는 표시 패널.
6. 제4항에서,
   상기 제2 스캔 개시 신호 배선은 상기 첫번째 스테이지로 연결되는 부분에서는 게이트선과 동일한 층으로만 형성되어 있는 표시 패널.
7. 제3항에서,
   상기 표시 패널의 일측에는 가요성 인쇄 회로가 부착되어 있고, 상기 가요성 인쇄 회로의 타단에는 인쇄 회로 기판이 부착되어 있으며,
   상기 인쇄 회로 기판의 구동 전압 생성 회로에서 하나의 상기 스캔 개시 신호를 출력하며, 상기 가요성 인쇄 회로는 상기 하나의 스캔 개시 신호를 두 개의 배선에 나누어 상기 표시 패널로 전달하는 표시 패널.
8. 제3항에서,
   상기 일반 스테이지는 클럭신호, 제1 저전압 및 상기 제1 저전압보다 낮은 제2 저전압, 전단 스테이지들 중 적어도 하나의 전달 신호, 다음단 스테이지들 중 적어도 두 개의 전달 신호를 인가받아 제1 저전압을 게이트 오프 전압으로 가지는 게이트 전압을 출력하는 표시 패널.
9. 제8항에서,
   상기 전달 신호의 로우일 때의 전압은 상기 제2 저전압인 표시 패널.
10. 제8항에서,
    상기 일반 스테이지는 입력부, 풀업 구동부, 풀다운 구동부, 출력부, 전달 신호 생성부를 포함하는 표시 패널.
11. 삭제
12. 제1항에서,
    상기 제1 더미 스테이지는 클럭신호, 제1 저전압 및 상기 제1 저전압보다 낮은 제2 저전압, 전단 스테이지들 중 적어도 하나의 전달 신호, 다음단 스테이지들 중 적어도 한 개의 전달 신호 및 상기 스캔 개시 신호를 인가받아 제1 저전압을 게이트 오프 전압으로 가지는 더미 게이트 전압을 출력하는 표시 패널.
13. 제12항에서,
    상기 제2 더미 스테이지는 클럭신호, 제1 저전압 및 상기 제1 저전압보다 낮은 제2 저전압, 상기 제1 더미 스테이지의 전달 신호 및 상기 스캔 개시 신호를 인가받아 제1 저전압을 게이트 오프 전압으로 가지는 더미 게이트 전압을 출력하는 표시 패널.
14. 삭제
15. 게이트선 및 데이터선을 포함하는 표시 영역, 그리고
    게이트선의 일단에 연결되고, 복수의 일반 스테이지 및 더미 스테이지를 포함하며, 기판 위에 집적되어 게이트 전압을 출력하는 게이트 구동부
    를 포함하며,
    상기 일반 스테이지 중 첫 번째 스테이지와 상기 더미 스테이지에는 스캔 개시 신호가 인가되고,
    상기 스캔 개시 신호는 제1 스캔 개시 신호 배선 및 제2 스캔 개시 신호 배선을 통하여 전달되고,
    상기 제1 스캔 개시 신호 배선은 상기 더미 스테이지로 상기 스캔 개시 신호를 전달하고,
    상기 제2 스캔 개시 신호 배선은 상기 첫 번째 스테이지로 상기 스캔 개시 신호를 전달하고,
    상기 더미 스테이지는 제1 더미 스테이지 및 제2 더미 스테이지를 포함하고,
    상기 일반 스테이지는 다이오드 연결된 제16 트랜지스터를 포함하고,
    상기 제1 더미 스테이지 및 상기 제2 더미 스테이지는 상기 제16 트랜지스터의 대응 위치에 별도의 소자를 형성하지 않은 표시 패널.
16. 제1항에서,
    상기 일반 스테이지 및 상기 제1 더미 스테이지는 제6 트랜지스터를 포함하고,
    상기 제6 트랜지스터는 제어 단자가 제3 입력 단자와 연결되고, 출력 단자는 제2 전압 입력 단자와 연결되고, 입력 단자는 Q 접점과 연결되고,
    상기 제2 더미 스테이지는 상기 제6 트랜지스터의 대응 위치에 별도의 소자를 형성하지 않으며, 제3 입력 단자를 가지고 있지 않은 표시 패널.
17. 게이트선 및 데이터선을 포함하는 표시 영역, 그리고
    게이트선의 일단에 연결되고, 복수의 일반 스테이지 및 더미 스테이지를 포함하며, 기판 위에 집적되어 게이트 전압을 출력하는 게이트 구동부
    를 포함하며,
    상기 일반 스테이지 중 첫 번째 스테이지와 상기 더미 스테이지에는 스캔 개시 신호가 인가되고,
    상기 스캔 개시 신호는 제1 스캔 개시 신호 배선 및 제2 스캔 개시 신호 배선을 통하여 전달되고,
    상기 제1 스캔 개시 신호 배선은 상기 더미 스테이지로 상기 스캔 개시 신호를 전달하고,
    상기 제2 스캔 개시 신호 배선은 상기 첫 번째 스테이지로 상기 스캔 개시 신호를 전달하고,
    상기 더미 스테이지는 제1 더미 스테이지 및 제2 더미 스테이지를 포함하고,
    상기 제2 더미 스테이지는 제18 트랜지스터를 더 포함하고,
    상기 제18 트랜지스터의 제어 단자는 제2 입력 단자와 연결되어 있고, 입력 단자는 전달 신호 출력 단자와 연결되어 있고, 출력 단자는 제2 전압 입력 단자와 연결되어 있는 표시 패널.
18. 제17항에서,
    상기 제2 더미 스테이지는 제19 트랜지스터를 더 포함하며,
    상기 제19 트랜지스터는 제어 단자가 전달 신호 출력 단자와 연결되어 있으며, 입력 단자는 Q 노드와 연결되어 있으며, 출력 단자는 제2 전압 입력 단자와 연결되어 있는 표시 패널.

Images