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KR101904991B1 - 슈퍼정션 반도체 소자 및 그 제조방법 - Google Patents

슈퍼정션 반도체 소자 및 그 제조방법 Download PDF

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KR101904991B1
KR101904991B1 KR1020110049796A KR20110049796A KR101904991B1 KR 101904991 B1 KR101904991 B1 KR 101904991B1 KR 1020110049796 A KR1020110049796 A KR 1020110049796A KR 20110049796 A KR20110049796 A KR 20110049796A KR 101904991 B1 KR101904991 B1 KR 101904991B1
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South Korea
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layer
conductive
dopant
forming
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김진명
이광원
김경덕
장호철
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페어차일드코리아반도체 주식회사
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Abstract

본 발명에 의한 슈퍼정션 반도체 소자 및 그 제조방법은 N형 필러 및 P형 필러를 통해 구현되는 슈퍼정션 반도체 소자에 있어서, 슈퍼정션 부분의 전하량 균형이 좀더 정밀하게 컨트롤 됨으로써, 높은 브레이크다운 전압을 확보할 수 있는 슈퍼정션 반도체 소자 및 그 반도체 소자의 제조 방법을 제공한다. 그 슈퍼정션 반도체 소자는 반도체 기판; 및 상기 반도체 기판 상에 각각 수직방향으로 확장되어 형성되고, 수평 방향으로 교대로 배열되는 제1 도전형 필러(pillar) 및 제2 도전형 필러를 구비한 블록킹(blocking)층;을 포함하고, 상기 블록킹층에서 상기 수평 방향으로 상기 제1 도전형의 도펀트(dopant) 농도 분포(profile)가 균일하며, 상기 수직 방향으로 상기 제1 도전형의 도펀트 농도 분포는 변할 수 있다.

Description

슈퍼정션 반도체 소자 및 그 제조방법{Semiconductor device with super junction and method of manufacturing the same}
본 발명은 반도체 소자에 관한 것으로, 특히 슈퍼정션 구조를 채용한 고전압 전력 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로, 전력용 모스 전계 효과 트랜지스터(MOSFET) 및 절연 게이트 바이폴라 트랜지스터(IGBT)와 같은 고전압 반도체 소자는, 드리프트(drift) 영역의 상부 표면과 하부 표면에 각각 소스 영역과 드레인 영역을 구비한다. 또한, 고전압 반도체 소자는 상기 소스 영역에 인접한 상기 드리프트 영역의 상부 표면 상에 게이트 절연막과 상기 게이트 절연막 상에 형성된 게이트 전극을 구비한다.
상기 고전압 반도체 소자의 턴-온 상태에서, 상기 드리프트 영역은 상기 드레인 영역으로부터 상기 소스 영역으로 흐르는 드리프트(drift) 전류에 대하여 도전성 경로를 제공할 뿐만 아니라, 턴-오프 상태에서는 인가되는 역바이어스 전압에 의해 수직 방향으로 확장되는 공핍 영역(depletion region)을 제공한다. 상기 드리프트 영역이 제공하는 공핍 영역의 특성에 의하여, 이들 고전압 반도체 소자의 브레이크다운 전압이 결정된다.
이러한 고전압 반도체 소자에서, 턴-온 상태에서 발생하는 전도 손실을 최소화하고 빠른 스위칭 속도를 확보하기 위하여, 도전성 경로를 제공하는 상기 드리프트 영역의 턴-온 상태의 저항을 감소시키기 위한 연구가 지속되고 있다. 일반적으로, 드리프트 영역 내의 불순물 농도를 증가시킴으로써 드리프트 영역의 턴-온 저항을 감소시킬 수 있음이 알려져 있다.
그러나, 드리프트 영역 내의 불순물 농도를 증가시키는 경우, 드리프트 영역 내에 공간 전하가 증가함으로써 브레이크다운 전압이 감소되는 문제점이 있다. 최근, 이와 같은 문제를 해결하기 위하여, 턴-온 상태의 저항을 감소시키면서도 높은 브레이크다운 전압을 확보할 수 있는 새로운 접합 구조를 갖는 슈퍼정션(super junction) 구조를 갖는 고전압 반도체 소자가 제안되고 있다.
도 1은 종래의 슈퍼정션 구조를 갖는 반도체 소자에 대한 단면도이다.
도 1을 참조하면, 고전압 반도체 소자(100)는 반도체 기판(10) 상에 형성된 반도체층(60)에 수직 방향으로 연장된 N형의 불순물 영역인 N형 필러(21)와 P형의 불순물 영역인 P형 필러(22)가 수평 방향으로 서로 교번하여 형성된 슈퍼정션 구조를 포함한다. 슈퍼정션 구조의 상부에는 저농도의 P형의 웰(30), 즉 바디층이 배치되고, 웰(30) 영역의 반도체층(60)의 상부에는 고농도 N형(N+) 불순물로 이루어진 소스 영역(40)이 배치된다. 소스 영역(40)에는 소스 전극(S)이 전기적으로 연결된다. 또한, 고전압 반도체 소자(100)는 소스 영역(40)과 인접하는 반도체층(60)의 상부 표면 상에 게이트 절연막(51) 및 게이트 전극(52)을 포함하는 게이트 스택(50)을 포함하며, 반도체층(60)의 하부 표면에 배치된 반도체 기판(10)은 드레인 전극(D)으로 연결된다.
고전압 반도체 소자(100)의 턴-온 동작시, N형 필러(21)는 소스 전극(S)으로부터 게이트 스택(50)의 하부에 형성된 채널을 통하여 드레인 전극(D)으로 흐르는 전하에 대한 도전 경로를 제공한다. 고전압 반도체 소자(100)가 턴-오프되는 경우, N형 필러(21)와 P형 필러(22)는 역 바이어스에 의해 서로 공핍됨으로써, 충분히 높은 브레이크다운 전압 특성을 갖게 된다.
특히, N형 필러(21)와 P형 필러(22)의 전하량이 서로 균형을 이루는 경우, N형 필러(21)와 P형 필러(22)는 턴-오프 상태에서 완전히 공핍됨으로써 이상적인 절연체로 작용할 수 있다. 서로 인접하는 N형 필러의 1/2과 P형 필러의 1/2로 이루어진 단위 슈퍼정션(U, 양쪽 점선 및 상하부 실선으로 둘러싸인 영역)을 고려할 때, N형 필러(21)와 P형 필러(22)의 전하량이 서로 균형을 이루기 위해서는 다음의 식(1)에 따른 관계가 만족되어야 한다.
Nn × 1/2 Wn = Np × 1/2 Wp................................식(1)
여기서, Nn 과 Np 는 각각 N형 필러(21)와 P형 필러(22)의 불순물 농도이며, Wn과 Wp 는 각각 N형 필러(21)와 P형 필러(22)의 폭이다.
상기와 같이 N형 필러(21)와 P형 필러(22)의 전하량이 서로 균형을 이루는 경우, 브레이크다운 전압은 단위 슈퍼정션의 높이(H)와 단위 슈퍼정션 사이에 발생하는 전계의 곱으로 결정될 수 있다. 그 결과, N형 필라(21)의 불순물 농도를 증가시켜 소자의 저항을 감소시키더라도, N형 필라(21)의 비저항이 브레이크다운 전압에 영향을 주지 않기 때문에, 높은 브레이크다운 전압을 확보할 수 있게 된다.
본 발명이 해결하려는 과제는 N형 필러 및 P형 필러를 통해 구현되는 슈퍼정션 반도체 소자에 있어서, 슈퍼정션 부분의 전하량 균형이 좀더 정밀하게 컨트롤 됨으로써, 높은 브레이크다운 전압을 확보할 수 있는 슈퍼정션 반도체 소자 및 그 반도체 소자의 제조 방법을 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명은 반도체 기판; 및 상기 반도체 기판 상에 각각 수직방향으로 확장되어 형성되고, 수평 방향으로 교대로 배열되는 제1 도전형 필러(pillar) 및 제2 도전형 필러를 구비한 블록킹(blocking)층;을 포함하고, 상기 블록킹층에서 상기 수평 방향으로 상기 제1 도전형의 도펀트(dopant) 분포(profile)가 균일하며, 상기 수직 방향으로 상기 제1 도전형의 도펀트 농도 분포는 변하는 것을 특징으로 하는 슈퍼정션 반도체 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 수직 방향으로 상기 제1 도전형의 도펀트 농도 분포는 소정 주기를 가지고 변할 수 있다. 예컨대, 상기 수직 방향으로 상기 제1 도전형의 도펀트는 고농도 부분과 저농도 부분이 반복될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 도전형 필러 및 제2 도전형 필러는 측면이 접하여 서로 반대되는 굴곡을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 슈퍼정션 반도체 소자는 상기 반도체 기판 상에 형성된 제1 도전형 에피층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 슈퍼정션 반도체 소자는 상기 제1 도전형 필러 상에 형성된 게이트 산화막; 상기 게이트 산화막 상에 형성된 게이트 전극; 상기 제2 도전형 필러 상부 영역에 형성된 바디층; 및 상기 바디층 내에 형성된 적어도 하나의 소스 영역; 및 상기 바디층 상에 형성되고 상기 소스 영역에 전기적으로 연결되는 소스 전극;을 포함하고, 상기 바디층은 상기 게이트 전극 하부 양쪽에 형성되고, 상기 게이트 전극의 양 끝단 각각은 상기 바디층의 일부와 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 도전형 필러는 스트라이프 구조, 동심원 구조, 및 상기 제2 도전형 필러들이 제1 도전형 필러를 사이에 두고 소정 간격으로 배치된 구조(셀룰러 구조) 중 어느 하나의 수평 단면 구조를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 슈퍼정션 반도체 소자는 상기 블록킹층이 형성된 영역 외곽의 상기 반도체 기판 상에 형성된 터미네이션 제1 도전형 필러 및 터미네이션 제2 도전형 필러를 더 포함할 수 있다.
본 발명은 또한 상기 과제를 해결하기 위하여, 반도체 기판; 및 상기 반도체 기판 상에 수평 방향으로 교대로 배열되는 제1 도전형 필러(pillar) 및 제2 도전형 필러를 구비한 블록킹(blocking)층;을 포함하고, 상기 블록킹층에서 수직 방향의 높이에 따라 상기 제1 도전형의 도펀트 농도가 변하며, 동일 높이에서 상기 수평 방향으로의 상기 제1 도전형의 도펀트 농도는 균일한 것을 특징으로 하는 슈퍼정션 반도체 소자를 제공한다.
더 나아가 본 발명은 상기 과제를 해결하기 위하여, 반도체 기판을 준비하는 단계; 및 상기 반도체 기판 상에 각각 수직방향으로 확장되고, 수평 방향으로 교대로 배열되는 제1 도전형 필러 및 제2 도전형 필러를 구비한 블록킹층을 형성하는 단계;를 포함하고, 상기 블록킹층을 제1 도전형 도펀트의 전면 임플란트를 통해 형성하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 전면 임플란트에 의해, 상기 블록킹층에서 상기 수평 방향으로의 상기 제1 도전형의 도펀트 농도 분포가 균일할 수 있다.
본 발명의 일 실시예에 있어서, 상기 블록킹층을 형성하는 단계는, 상기 반도체 기판 상에 적어도 2개의 비도핑 에피층, 적어도 하나의 상기 비도핑 에피층 상부 영역에 형성된 제1 도전형 임플란트층 및 제2 도전형 임플란트층을 구비한 적층 에피층을 형성하는 단계; 및 열처리를 통해 상기 제1 도전형 임플란트층의 도펀트 및 제2 도전형 임플란트층의 도펀트를 상기 비도핑 에피층으로 확산시켜 상기 제1 도전형 필러 및 제2 도전형 필러를 형성하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 확산에 의해 상기 블록킹층에서 상기 수직 방향으로의 상기 제1 도전형의 도펀트 농도 분포는 변할 수 있다. 예컨대, 상기 수직 방향으로 상기 제1 도전형의 도펀트는 고농도 부분과 저농도 부분이 반복될 수 있다.
본 발명의 일 실시예에 있어서, 상기 적층 에피층을 형성하는 단계는, 상기 반도체 기판 상에 상기 비도핑 에피층을 형성하는 단계; 상기 비도핑 에피층 상부 영역 전면에 제1 도전형 도펀트를 임플란트 하여 상기 제1 도전형 임플란트층을 형성하는 단계; 상기 제1 도전형 임플란트층의 소정 부분에 제2 도전형 도펀트를 임플란트 하여 제2 도전형 임플란트층을 형성하는 단계; 및 상기 비도핑 에피층을 형성하는 단계에서부터 상기 제2 도전형 임플란트층을 형성하는 단계를 반복하는 단계;를 포함할 수 있다.
한편, 최상부의 상기 제1 및 제2 도전형 임플란트층 상에 비도핑 에피층 또는 제1 도전형 에피층을 형성하는 단계, 최상부의 상기 제1 및 제2 도전형 임플란트층 상에 비도핑 에피층 및 제1 도전형 에피층을 순차적으로 형성하는 단계, 및 최상부의 상기 제1 및 제2 도전형 임플란트층 상에 최상부 비도핑 에피층을 형성하고 상기 최상부 비도핑 에피층 상부 영역에 제1 도전형 도펀트를 임플란트 하는 단계; 중 어느 하나의 단계를 포함할 수 있다. 또한, 다수의 상기 비도핑 에피층 중 적어도 하나의 비도핑 에피층을 다른 두께로 형성하거나 다수의 상기 비도핑 에피층 중 적어도 하나의 비도핑 에피층에는 다른 도펀트 농도의 제1 또는 제2 도전형 임플란트층을 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 기판 상에 제1 도전형 에피층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 도전형 임플란트층 및 제2 도전형 임플란트층의 두께 및 도펀트 량은 슈퍼정션을 위한 다음의 식(1)에 기초하여 결정되며,
Nn × 1/2 Wn = Np × 1/2 Wp................................식(1)
여기서, Nn 과 Np 는 각각 제1 도전형 필러와 제2 도전형 필러의 불순물 농도이며, Wn과 Wp 는 각각 제1 도전형 필러와 제2 도전형 필러의 폭일 수 있다.
본 발명의 일 실시예에 있어서, 다수의 상기 비도핑 에피층 중 적어도 하나의 비도핑 에피층을 다른 두께로 형성하거나, 또는 다수의 상기 비도핑 에피층 중 적어도 하나의 비도핑 에피층에는 다른 도펀트 농도의 제1 또는 제2 도전형 임플란트층을 형성할 수 있다.
상기 슈퍼정션 반도체 소자 제조방법은 상기 제1 도전성 필러 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 게이트 전극을 형성하는 단계; 상기 제2 도전형 필러 상부 영역에 바디층을 형성하는 단계; 상기 바디층 내에 적어도 하나의 소스 영역을 형성하는 단계; 및 상기 소스 영역에 콘택하는 소스 전극을 형성하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 기판은 액티브 영역과 상기 액티브 영역을 둘러싸는 터미네이션 영역으로 나누어지며, 상기 블록킹층을 형성하는 단계에서, 상기 블록킹층 외곽의 상기 반도체 기판 상에 터미네이션 제1 도전형 필러 및 터미네이션 제2 도전형 필러를 형성할 수 있다.
한편, 본 발명은 상기 과제를 해결하기 위하여, 반도체 기판을 준비하는 단계; 및 상기 반도체 기판 상에 비도핑 에피층을 형성하는 단계; 상기 비도핑 에피층 상부 영역 전면에 제1 도전형 도펀트를 임플란트 하여 상기 제1 도전형 임플란트층을 형성하는 단계; 상기 제1 도전형 임플란트층의 소정 부분에 제2 도전형 도펀트를 임플란트 하여 제2 도전형 임플란트층을 형성하는 단계; 상기 비도핑 에피층을 형성하는 단계에서부터 상기 제2 도전형 임플란트층을 형성하는 단계를 반복하는 단계; 및 열처리를 통해 상기 제1 도전형 임플란트층의 도펀트 및 제2 도전형 임플란트층의 도펀트를 상기 비도핑 에피층으로 확산시켜 제1 도전형 필러 및 제2 도전형 필러를 형성하는 단계;를 포함하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법을 제공한다.
본 발명에 따른 슈퍼정션 반도체 소자 및 그 제조방법은 반도체 소자의 N형 필러들 및 P형 필러들이 비도핑 에피층 형성 및 N형 도펀트의 전면 임플란트 방법을 이용하여 형성됨으로써, 슈퍼정션의 전하량 균형이 좀더 정밀하게 컨트롤 될 수 있다.
그에 따라, 본 발명에 따른 슈퍼정션 반도체 소자 및 그 제조방법은 슈퍼정션에서 정밀하게 컨트롤 된 전하량 균형에 기초하여, 보다 높은 브레이크다운 전압을 갖는 신뢰성 있는 고전압 전력 반도체 소자를 구현할 수 있게 한다.
도 1은 종래의 슈퍼정션 구조를 갖는 반도체 소자에 대한 단면도이다.
도 2a 및 2b는 본 발명의 일 실시예에 따른 슈퍼정션 반도체 소자에 대한 개략적인 레이아웃들이다.
도 3는 도 2a의 I-I'선을 따라 절단한 액티브 영역의 모습을 보여주는 단면도이다.
도 4는 도 2a의 I-I'선을 따라 절단한 액티브 영역 에지 및 터미네이션 영역의 모습을 보여주는 단면도이다.
도 5는 도 3의 II-II’ 및 III-III’을 따라 도시한 N형 도펀트 분포에 대한 그래프들이다.
도 6은 도 3의 II-II’을 따라 도시한 N형 도펀트 분포에 대한 그래프에서 점선의 직사각형 내의 각각의 높이에 따른 수평 방향의 N형 도펀트 분포에 대한 그래프이다.
도 7은 본 발명의 다른 실시예에 따른 도 2의 I-I'선을 따라 절단한 액티브 영역의 모습을 보여주는 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 도 2의 I-I'선을 따라 절단한 액티브 영역의 모습을 보여주는 단면도이다.
도 9a 내지 9u는 도 3의 슈퍼정션 반도체 소자를 제조하는 과정을 보여주는 단면도들이다.
도 10a 내지 10c는 도 8의 슈퍼정션 반도체 소자를 제조하는 과정을 보여주는 단면도들이다.
도 11 내지 도 14는 본 발명의 여러 실시예들에 따른 도 9h에 대응하는 에피층에 구조에 대한 다양한 모습을 보여주는 단면도들이다.
도 15a 내지 도 15c는 비도핑 에피층들의 두께에 따른 수직 방향의 N형 도펀트 분포도를 보여주는 그래프들이다.
도 16a 내지 도 16c는 비도핑 에피층들에 주입되는 N형 도펀트 도우즈 량에 따른 수직 방향의 N형 도펀트 분포도를 보여주는 그래프들이다.
도 17은 열처리 시간에 따른 수직 방향의 N형 도펀트 분포도를 보여주는 그래프이다.
도 18은 전면 임플란트 방법에 의해 형성된 필러의 형태를 싱글 임플란트 방법에 의해 형성된 필러의 형태와 비교하여 보여주는 단면도들이다.
도 19는 전면 임플란트 방법에 의해 제조된 반도체 소자에서의 BV-Rds 특성 곡선을 싱글 임플란트 방법에 의해 제조된 반도체 소자에서의 BV-Rds 특성 곡선과 비교하여 보여주는 그래프이다.
도 20은 전하 비균형(charge imbalance)에 대하여 전면 임플란트 방법에 의해 제조된 반도체 소자와 종래 싱글 임플란트 방법에 의해 제조된 반도체 소자에서의 브레이크다운 전압(BV)을 비교하여 보여주는 그래프이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 이하의 설명에서 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 2a 및 2b는 본 발명의 일 실시예에 따른 슈퍼정션 반도체 소자에 대한 개략적인 레이아웃들이다.
도 2a를 참조하면, 슈퍼정션 반도체장치(100)는, 크게 액티브 영역(110)과 터미네이션 영역(130)으로 구별될 수 있다. 에지 P형 필러(120)를 경계로 액티브 영역(110)은 에지 P형 필러(120)에 의해 둘러싸이고, 또한, 에지 P형 필러(120)는 터미네이션 영역(130)에 의해 둘러싸일 수 있다.
도시된 바와 같이 에지 P형 필러(120)는 둥근 모서리를 갖는 사각 링 형태를 가질 수 있다. 그러나 에지 P형 필러(120)가 사각형 형태에 한정되는 것은 아니다. 즉, 에지 P형 필러(120)는 정의된 액티브 영역(110)의 형태에 동반하여 다양한 형태를 가질 수 있다. 예컨대, 에지 P형 필러(120)는 원형이나 타원형 또는 직사각형이나 팔각형 등의 다각형 형태를 가질 수 있음은 물론이다.
액티브 영역(110)에서는, 복수 개의 P형 필러들(110P)과 N형 필러들(110N)이 도 2a의 가로방향을 따라 상호 교대로 배치될 수 있다. 또한, P형 필러들(110P) 및 N형 필러들(110N) 각각은, 도 2a의 세로방향으로 길게 늘어선 스트라이프 형태를 가질 수 있다. 한편, 액티브 영역(110)의 P형 필러들(110P)와 N형 필러들(110N)의 구조는 본 실시예의 일 방향으로 교대로 배치된 스트라이프 구조에 한정되지 않고 다양한 구조로 형성될 수 있다. 예컨대, 동심원 또는 타원 고리 구조로 P형 필러들 및 N형 필러들이 교대로 배치될 수 있다.
한편, 도 2a에 도시되지는 않았지만, 터미네이션 영역(130)에는, 에지 P형 필러(120)와 동일한 형태를 갖는 복수 개의 터미네이션 P형 필러들(미도시)과 터미네이션 N 필러들(미도시)이 에지 P 필러(120)를 둘러싸면서 상호 교대로 배치될 수 있다. 그에 대해서는 도 4 부분에서 좀더 상세히 기술한다.
본 실시예의 반도체 소자(100)에서, 액티브 영역(110) 및 터미네이션 영역(130)의 P형 필러들 및 N형 필러들은 비도핑(undoped) 에피층 형성 후, N형 도펀트의 전면(whole surface) 임플란트를 통해 형성될 수 있다. 이와 같이 비도핑 에피층 형성 및 N형 도펀트의 전면 임플란트 방법을 이용함으로써, 슈퍼정션의 전하량 균형을 좀더 정밀하게 컨트롤할 수 있다. 이러한 P형 필러들 및 N형 필러들을 형성하는 과정에 대해서 도 9a ~ 9u 부분에 대한 설명부분에서 상세히 기술한다.
도 2b를 참조하면, 슈퍼정션 반도체장치(100A)는 액티브 영역(110A) 내에 P형 필러들(110P)이 N형 필러들(110N) 사이에 원기둥처럼 형성된 셀룰러(Cellular) 구조를 가질 수 있다. 즉, N형 필러들(110N)은 기판(미도시) 상에 일체적으로 연결된 구조로 형성되고, 그러한 N형 필러들(110N) 사이에 원기둥 형태의 P형 필러들(110P)이 형성될 수 있다.
한편, 본 도면에서 P형 필러들(110P)이 존재하는 부분으로 자른 단면의 구조는 도 2a의 I-I’선을 따라 자른 단면의 구조와 동일할 수 있다.
도 3은 도 2a의 I-I'선을 따라 절단한 액티브 영역의 모습을 보여주는 단면도이다.
도 3을 참조하면, 본 실시예의 반도체 소자(100)는 반도체 기판(105), 블록킹층(110), 소스 영역(150), 게이트 전극(170) 및 소스 전극(180)을 포함할 수 있다.
반도체 기판(105)은 반도체 기판, 예를 들어 IV족 반도체 기판, III-V족 화합물 반도체 기판, 또는 II-VI족 산화물 반도체 기판을 포함할 수 있다. 예컨대, IV족 반도체 기판은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판을 포함할 수 있다. 반도체 기판(105)은 벌크 웨이퍼 또는 에피층을 포함할 수 있다. 본 실시예에서 기판(105)은 고농도 N형(N+) 기판일 수 있다.
블록킹층(110)은 슈퍼정션이 형성되는 층으로서, 드리프트 전류의 경로라는 측면에서 드리프트(drift) 영역이라고도 한다. 이러한 블록킹층(110)은 수평 방향으로 교대로 배열되는 다수의 N형 필러(110N) 및 P형 필러(110P)를 포함할 수 있다. N형 필러(110N) 및 P형 필러(110P) 각각은 반도체 기판(105) 상에서 수직 방향으로 확장되어 형성될 수 있고, 접하는 측면에서 서로 반대 굴곡을 가질 수 있다. 즉, N형 필러(110N) 및 P형 필러(110P)는 서로 접하며 수직 방향으로 형성되며, 그에 따라, N형 필러(110N)의 측면 굴곡은 P형 필러(110P)의 측면 굴곡에 반대되는 굴곡을 가질 수 있다.
한편, 도시되지는 않았지만, N형 필러(110N)는 N형 도펀트의 공급층인 N형 임플란트층(미도시) 및 확산 영역인 N형 확산층(미도시)으로 구분될 수 있다. 또한, P형 필러(110P) 역시 P형 도펀트의 공급층인 P형 임플란트층(미도시) 및 확산 영역인 P형 확산층(미도시)으로 구분될 수 있다. N형 필러(110N)에서 N형 임플란트층과 N형 확산층의 구분이나 P형 필러(110P)에서 P형 임플란트층과 P형 확산층의 구분은 N형 도펀트 또는 P형 도펀트의 수직 방향(z 방향) 분포(profile) 차이로 구분될 수 있다. 즉, N형 임플란트층이 N형 확산층보다 N형 도펀트 농도가 높을 수 있다. 또한, P형 임플란트층이 P형 확산층보다 P형 도펀트 농도가 높을 수 있다.
본 실시예의 블록킹층(100)에 대한 수평 방향(x 방향) 및 수직 방향(z 방향)에 대한 N형 도펀트의 분포에 대해서는 도 5 및 6의 그래프를 통해 상세히 기술한다. 또한, N형 필러(110N)의 N형 임플란트층과 N형 확산층의 구분이나 P형 필러(110P)의 P형 임플란트층과 P형 확산층의 구분은 반도체 소자의 제조 과정에 대한 도 9a ~ 도 9u의 설명 부분에서 좀더 명확히 이해될 수 있다.
N형 필러(110N) 및 P형 필러(110P)를 통해 형성되는 슈퍼정션의 구조는, 수직 방향의 높이가 수십 ㎛ 내지 백 ㎛ 이고, 수평 방향의 폭이 수 ㎛ 정도 일 수 있다.
소스 영역(150)은 P형 필러(110P) 상부 영역에 각각 형성된 P형 웰(160), 즉 반도체 바디층 내에 형성될 수 있다. 이러한 소스 영역(150)은 고농도 N형(N+) 불순물 영역일 수 있고, 각 P형 웰(160) 내에 적어도 하나씩 형성될 수 있다. 본 실시예에서는 각 P형 웰(160) 내에 2개씩 형성될 수 있다. 소스 영역(150)이 2개씩 형성됨으로써, 각 P형 필러(110P) 양쪽의 N형 필러(110N) 각각으로 전류 경로가 형성될 수 있다. 한편, 블록킹층(110)이 어느 하나의 P형 필러 또는 N형 필러를 중심으로 P형 필러와 N형 필러가 교대로 배치되는 동심원 구조로 형성되는 경우에, 소스 영역(150)은 고리 형태로 형성될 수도 있다.
한편, P형 웰(160) 내의 2개의 소스 영역(150) 사이 하부에는 고농도 P형 불순물 영역(162)이 형성될 수 있다. 이러한 고농도 P형 불순물 영역(162)을 형성하는 이유는 UIS(unclamped inductive switching) 특성을 개선하기 위함이다. 즉, 소자의 에벌런치 전류에 따른 전압이 소스 영역(150)과 P형 웰(160) 접합의 빌트-인(built in) 전위에 근접하면 기생 BJT가 도통되고 소자의 장애를 초래하는데, 이러한 장애를 UIS 장애라고 한다. 그러한 UIS 장애를 제거하기 위해 고농도 P형 불순물 영역(162)이 형성될 수 있다.
게이트 전극(170)은 N형 필러(110N) 상에 형성될 수 있다. 이러한 게이트 전극(170)은 N형 폴리 실리콘으로 형성될 수 있다. 게이트 전극(170)과 N형 필러(110N) 사이에는 절연막인 게이트 산화막(172)이 형성될 수 있다.
게이트 전극(170) 상에는 절연층이 형성될 수 있다. 이러한 절연층은 메탈 배선인 소스 전극(180)과의 절연을 위해 형성되며, 다중층으로 형성될 수 있다. 예컨대, 상기 절연층은 질화층(174) 및 BPSG(Boro-Phospho Silicate Glass)층(176)으로 형성될 수 있다.
소스 전극(180)은 소스 영역(150)에 콘택하면서 게이트 전극(170) 외곽의 절연층(174, 176)을 덮도록 형성될 수 있다. 이러한 소스 전극(180)은 예컨대 메탈로 형성될 수 있다. 한편, 반도체 기판(105) 하면에는 드레인 전극(미도시)이 형성될 수 있다.
전술한 바와 같이, 본 실시예에의 반도체 소자(100)에서, N형 필러(110N) 및 P형 필러(110P)는 비도핑 에피층 형성 및 N형 도펀트의 전면 임플란트를 통해 형성될 수 있다. 그에 따라, 좀더 정밀하게 전하량의 균형이 이루어진 슈퍼정션 구조를 포함한 반도체 소자가 구현될 수 있다.
도 4는 도 2a의 I-I'선을 따라 절단한 액티브 영역 에지 및 터미네이션 영역의 모습을 보여주는 단면도이다.
도 4를 참조하면, 본 실시예의 반도체 소자(100)는 액티브 영역에서와 비슷하게 터미네이션 영역에 N형 필러들 및 P형 필러들이 형성될 수 있다. 그러나 액티브 영역의 P형 필러와의 구별을 위해 여기에서의 P형 필러들은 에지 P형 필러(120)와 터미네이션 P형 필러(132)로 명칭 된다. 또한, 터미네이션 영역의 N형 필러들은 터미네이션 N형 필러(131)로 명칭 된다.
에지 P형 필러(120)는 액티브 영역 내의 P형 필러(110P)와 수평 단면 구조만 다를 뿐 수직 구조는 동일하다. 즉, 에지 P형 필러(120)는 도 2a에서 보듯이 액티브 영역(110)을 감싸도록 직사각형 고리 형태의 수평 단면을 가질 수 있다. 한편, 에지 P형 필러(120) 상부에도 P형 웰(160)이 형성되고, P형 웰(60) 내에 고농도 P형 불순물 영역(162)이 형성될 수 있다. P형 웰(160)은 상부의 소스 전극(180)에 전기적으로 연결될 수 있다.
한편, 터미네이션 P형 필러(132) 상부 영역에는 액티브 영역의 P형 웰(160)에 대응하는 P형 링 필드(135)가 형성될 수 있다. 이러한 P형 링 필드(135)는 액티브 영역을 둘러싸도록 링 형태로 형성될 수 있다. 경우에 따라, P형 링 필드(135)는 생략될 수 있고, 그에 따라, 터미네이션 P형 필러(132)의 상부 영역이 링 필드를 대신할 수 있다.
P형 링 필드(135)는 액티브 영역의 P형 웰(160)과는 달리 내부에 소스 영역이 형성되지 않으며, 또한 소스 전극(180)과도 연결되지 않는다. 그에 따라, P형 링 필드(135)는 플로팅(floating) 상태로 유지될 수 있다. 이러한 P형 링 필드(135)가 형성되는 이유는 최외곽 P형 웰(160), 즉 에지 P형 필러(120) 상에 형성된 P형 웰(160)의 측면에 전위가 집중되는 것을 방지하기 위함이다. 즉, 최외곽 P형 웰(160)로의 전위 집중에 의해 브레이크다운 전압(BV: Breakdown Voltage)이 감소되는 것을 방지하기 위하여 P형 링 필드(135)가 형성될 수 있다. 한편, P형 링 필드(135) 사이 또는 터미네이션 P형 필러(132) 사이의 간격은 외곽으로 갈수록 넓어질 수 있다. 즉, 도시된 바와 같이 외곽의(도면상 왼쪽 부분) 터미네이션 P형 필러 사이의 간격(W2)이 액티브 영역에 인접한 부분(도면상 오른쪽 부분)의 터미네이션 P형 필러와 에지 P형 필러 사이의 간격(W1)보다 넓을 수 있다.
P형 링 필드(135) 상에는 절연층, 즉, 필드 산화막(190)이 형성될 수 있다. 필드 산화막(190)만이 형성될 수도 있지만, 게이트 산화막(172), 질화층(174) 및 BPSG층(176)이 P형 링 필드(135) 상의 절연층으로 더 포함될 수도 있다. 예컨대, 도시된 바와 같이 필드 산화막(190) 상에 질화층(174) 및 BPSG층(176)을 제거하지 않고 유지시킬 수 있다.
본 실시예에서, 액티브 영역의 에지 및 터미네이션 영역은 액티브 영역에서의 공정을 그대로 적용하여 형성될 수 있다. 즉, 액티브 영역 에지의 에지 P형 필러(120)와 터미네이션 영역의 터미네이션 P형 필러(132)는 액티브 영역의 P형 필러(110P) 형성과 함께 형성될 수 있다. 한편, P형 링 필드(135)는 상부의 필드 산화막(190)의 존재로 인해 이온 주입 공정 등을 통해 별도로 형성하거나, 또는, 전술한 바와 같이 P형 링 필드(135)를 생략할 수도 있다.
도 5는 도 3의 II-II’ 및 III-III’을 따라 도시한 N형 도펀트 분포에 대한 그래프로서, 왼쪽이 수직 방향 즉, II-II’을 따라 도시한 그래프이고, 오른쪽이 수평 방향 즉, III-III’을 따라 도시한 그래프이다.
도 5를 참조하면, 왼쪽 그래프에 도시된 바와 같이 본 실시예의 반도체 소자에서, 수직 방향(z 방향)으로 N형 도펀트 분포(profile)는 균일하지 않을 수 있다. 즉, 수직 방향으로 N형 도펀트의 농도는 높은 부분과 낮은 부분이 존재할 수 있다. 또한, 이러한 N형 도펀트의 분포는 소정 주기를 가지고 변할 수 있다. 예컨대, 도시된 바와 같이 수직 방향으로 정현파(sinusoidal) 형태로 N형 도펀트의 분포가 변할 수 있다.
수직방향으로 N형 도펀트의 최고 농도(Npeak)/최저 농도(Nvalley)는 100 이하일 수 있다.
이와 같이 수직 방향으로 N형 도펀트 분포가 변하는 이유는 N형 임플란트층의 N형 도펀트가 비도핑 에피층으로 확산하여 N형 필러가 형성되기 때문이다. 한편, 오른쪽 그래프에 도시된 바와 같이 본 실시예의 반도체 소자에서, 수평 방향(x 방향)으로 N형 도펀트 분포는 균일할 수 있다. 즉, 수평 방향으로 단위 면적당 N형 도펀트의 량은 동일할 수 있다. 이는, 본 실시예에서, N형 필러가 비도핑 에피층으로 N형 도펀트가 전면 임플란트 되고, 그 후 확산에 의해 N형 필러가 형성되기 때문이다. 수평 방향으로 N형 도펀트 분포 변화는 1% 이하일 수 있다.
참고로, P형 필러에서 불순물 타입은 P형으로 나타난다. 그러나 이는, P형 필러에서 P형 도펀트 량이 N형 도펀트 량보다 상대적으로 많기 때문이고, 여전히 P형 필러 내의 N형 도펀트 량은 N형 필러의 N형 도펀트 양과 동일할 수 있다.
N형 도펀트의 수직 방향 및 수평 방향 분포에 대해서는 본 실시예의 반도체 소자의 제조 공정에 대한 도 9a ~ 9u 부분에서 좀더 명확히 이해될 수 있다.
도 6은 도 3의 II-II’을 따라 도시한 N형 도펀트 분포에 대한 그래프에서 점선의 직사각형 내의 각각의 높이에 따른 수평 방향의 N형 도펀트 분포에 대한 그래프이다.
도 6을 참조하면, 왼쪽의 수직 방향에 대한 N형 도펀트 분포 그래프는 도 5의 왼쪽 그래프와 동일하다. 즉, 수직 방향에 대한 N형 도펀트 분포는 높이에 따라 농도가 높은 부분과 낮은 부분이 존재한다. 예컨대, 수직 방향으로 높이에 따라 정현파 형태로 N형 도펀트의 분포가 변할 수 있다.
한편, 오른쪽의 그래프는 점선의 직사각형 부분에서 각각의 높이에 따라 수평 방향으로 N형 도펀트 분포에 대한 그래프로서, 각각 14㎛, 15㎛, 16㎛, 및 17㎛ 높이(Z 축)에서의 수평 방향으로의 N형 도펀트의 분포를 보여준다. 도시된 바와 같이 높이에 따라, N형 도펀트의 농도는 다르지만, 각각의 높이에서는 N형 도펀트의 농도가 일정함을 알 수 있다.
도 7은 본 발명의 다른 실시예에 따른 도 2a의 I-I'선을 따라 절단한 액티브 영역의 모습을 보여주는 단면도이다. 설명의 편의를 위해 도 3의 반도체 소자의 구조와 동일한 부분에 대해서는 생략하거나 간략히 설명한다.
도 7을 참조하면, 본 실시예의 반도체 소자(100a)에서 블록킹층(110a)의 P형 필러(110Pa)는 반도체 기판(105)과 접하도록 형성될 수 있다. 또한, P형 필러(110Pa)가 반도체 기판(105)에 접하도록 형성됨에 따라, N형 필러(110Na)는 P형 필러(110Pa)에 의해 서로 분리될 수 있다.
이와 같이 P형 필러(110Pa)가 반도체 기판(105)에 접하는 구조는 N형 필러 및 P형 필러 형성 시에 확산 시간을 길게 하거나, 최하부에 형성되는 비도핑 에피층의 두께를 얇게 형성함으로써, 구현될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 도 2a의 I-I'선을 따라 절단한 액티브 영역의 모습을 보여주는 단면도이다. 설명의 편의를 위해 도 3의 반도체 소자의 구조와 동일한 부분에 대해서는 생략하거나 간략히 설명한다.
도 8을 참조하면, 본 실시예의 반도체 소자(100b)는 반도체 기판(105) 상에 형성된 버퍼층, 예컨대, N형 에피층(112)을 더 포함할 수 있다. 이러한 N형 에피층 (112)은 최하부 비도핑 에피층 형성 전에 기판 상에 N형 에피층을 성장시킴으로써 형성할 수 있다. N형 에피층(112)의 N형 도펀트의 농도는 N형 필러(110N)와 동일 또는 높거나 낮을 수 있다.
한편, 도시하지는 않았지만, N형 필러 상부에 상부 N형 에피층이 남아 있을 수 있다. 즉, P형 필러 및 N형 필러 형성 시에 최상부에 N형 에피층이 형성될 수 있는데, 확산 후에 약간의 N형 에피층이 N형 필러 상부 부분에 남아 있을 수 있다. 이러한 상부 N형 에피층의 도펀트 농도는 N형 필러보다 높을 수 있다.
또한, N형 필러 상부에 N형 도펀트가 저농도로 도핑된(lightly doped) 저농도 N형 임플란트층(미도시)이 형성될 수도 있다. 저농도 N형 임플란트층은 N형 필러보다 도펀트 농도가 낮을 수도 있다.
도 9a 내지 9u는 도 3의 슈퍼정션 반도체 소자를 제조하는 과정을 보여주는 단면도들이다.
도 9a를 참조하면, 반도체 기판(105) 상에 제1 두께(D1)를 갖는 제1 비도핑 에피층(110-U1)을 형성한다. 반도체 기판(105)은 고농도 N형(N+) 기판일 수 있다. 제1 비도핑 에피층(110-U1)은 도펀트에 의해 인-시츄(In-situ) 도핑 되지 않은 진성 반도체층일 수 있다. 제1 비도핑 에피층(110-U1)은 에피택셜 성장법으로 형성될 수 있다. 한편, 제1 비도핑 에피층(110-U1)의 두께 조절을 통해 앞서 도 3 또는 도 7의 반도체 소자에서와 같이 P형 필러가 반도체 기판(105)에서 소정 간격으로 이격되도록 형성하거나 또는 반도체 기판(105)에 접하도록 형성할 수도 있다.
도 9b를 참조하면, 제1 비도핑 에피층(110-U1)의 상부 영역에 N형 도펀트를 전면 임플란트 하여 제1 N형 임플란트층(110-N1)을 형성한다. 전면 임플란트는 마스크 패턴 없이 제1 비도핑 에피층(110-U1) 상부 영역 전체에 이온을 주입하는 것을 말한다. 이러한 제1 N형 임플란트층(110-N1)은 차후 확산 공정에서 N형 도펀트를 공급하는 소스 영역이다. 여기서, N형 도펀트는 인(Phosphorus, P)일 수 있다. 물론, N형 도펀트가 인에 한정되는 것은 아니다.
이와 같이, 제1 N형 임플란트층(110-N1)이 전면 임플란트를 통해 형성됨으로써, 블록킹층의 수평 방향의 N형 도펀트 분포는 균일할 수 있다. 또한, 후에, 확산 공정을 통해 제1 N형 임플란트층(110-N1)의 도펀트들이 비도핑 에피층으로 확산되지만, 비도핑 에피층으로 확산되는 도펀트들의 량도 균일하므로 결국 블록킹층에서 수평 방향의 N형 도펀트의 분포는 균일할 수 있다.
도 9c를 참조하면, 제1 N형 임플란트층(110-N1)의 소정 부분으로 P형 도펀트를 임플란트 하여 제1 P형 임플란트층(110-P1)을 형성한다. 이러한 제1 P형 임플란트층(110-P1)은 제1 N형 임플란트층(110-N1)과는 달리 소정 마스크 패턴을 이용하여 형성할 수 있다. 한편, 제1 P형 임플란트층(110-P1)은 이미 형성된 N형 임플란트층을 P형 임플란트층으로 바꾸는 것이기 때문에 제1 N형 임플란트층(110-N1)의 형성할 때보다는 단위 면적당 더 많은 P형 도펀트가 주입되어야 함은 물론이다. 여기서, P형 도펀트는 붕소(Boron, B)일 수 있다. 물론, P형 도펀트가 붕소에 한정되는 것은 아니다.
도 9d를 참조하면, 제1 N형 임플란트층(110-N1)과 제1 P형 임플란트층(110-P1) 상에 제2 비도핑 에피층(110-U2)을 형성한다. 제2 비도핑 에피층(110-U2)은 제2 두께(D2)를 가질 수 있고, 제2 두께(D2)는 앞서 제1 비도핑 에피층(110-U1)의 제1 두께(D1)보다 작거나 동일할 수 있다. 만약, 도 7과 같이 P형 필러를 반도체 기판(105)에 접하도록 형성하는 경우에, 제1 비도핑 에피층(110-U1)의 제1 두께(D1)가 제2 비도핑 에피층(110-U2)의 제2 두께(D2)보다 작을 수 있다.
도 9e 및 9f를 참조하면, 앞서 도 9b와 9c에서와 같이 전면 임플란트 방법을 통해 제2 비도핑 에피층(110-U2)의 상부 영역에 제2 N형 임플란트층(110-N2)을 형성하고, 다시, 제2 N형 임플란트층(110-N2) 소정 영역으로 P형 도펀트를 임플란트 하여 제2 P형 임플란트층(110-P2)을 형성한다.
도 9g를 참조하면, 앞서, 도 9d 내지 도 9f의 과정을 반복함으로써, 제3 내지 제6 비도핑 에피층(110-U3 ~ 110-U6), 제3 내지 제5 N형 임플란트층(110-N3 ~ 110-N5), 및 제3 내지 제5 P형 임플란트층(110-P3 ~ 110-P5)을 형성한다.
제3 내지 제5 비도핑 에피층(110-U3 ~ 110-U5)의 두께는 제2 비도핑 에피층(110-U2)의 제2 두께(D2)와 같을 수 있다. 그러나 최상부로 형성한 제6 비도핑 에피층(110-U6)은 제3 두께(D3)를 가질 수 있고, 제3 두께는 제2 비도핑 에피층(110-U2)의 제2 두께(D2)보다 작을 수 있다.
도 9h를 참조하면, 제6 비도핑 에피층(110-U6) 상에 제4 두께(D4)를 갖는 상부 N형 에피층(116)을 형성한다. 제4 두께(D4)는 제6 비도핑 에피층(110-U6)의 제3 두께(D3)보다 작거나 동일할 수 있다.
본 실시예에서, 제1 내지 제6 비도핑 에피층(110-U3 ~ 110-U6)과 그에 따른 제1 내지 제5 N형 임플란트층(110-N1 ~ 110-N5)과 제1 내지 제5 P형 임플란트층(110-P1 ~ 110-P5)이 형성되었지만, 이러한 층수는 단순히 예시적인 것이고 본 발명의 사상을 한정하는 것은 아니다. 즉, 반도체 소자의 구조에 따라, 더 많은 층수나 더 작은 층수로 비도핑 에피층, N형 임플란트층 및 P형 임플란트층이 형성될 수 있음은 물론이다. 한편, 제1 내지 제6 비도핑 에피층(110-U1 ~ 110-U6), 제1 내지 제5 N형 임플란트층(110-N1 ~ 110-N5), 제1 내지 제5 P형 임플란트층(110-P1 ~ 110-P5), 및 상부 N형 에피층(116)의 두께와 임플란트 되는 도펀트 량 등은 차후 확산을 통해 형성되는 N형 필러와 P형 필러, 그리고 그에 따른 슈퍼정션 구조를 위해 정밀하게 계산될 수 있다. 즉, 차후 확산을 통해 형성되는 N형 필러 및 P형 필러에 의한 슈퍼 정션 구조에 포함되는 도펀트들의 전하량이 상기 식(1)을 만족하도록 제어되어야 한다.
참고로, 종래 N형 필러 및 P형 필러를 형성하기 위하여, 다수의 N형 에피층 및 각 N형 에피층 상부 소정 영역에 P형 임플란트층을 형성하는 방법을 채용하였다. 그러나, 그러한 종래 방법의 경우에, 균일한 에피층의 두께와 함께 에피층 성장 중의 N형 도펀트 농도를 함께 컨트롤해야 하는 어려움이 있었고, 그에 따라 불량률이 높게 나타나는 경향이 있었다. 예컨대, 종래의 방법에 따라 N형 에피 프로세스를 통해 제조된 반도체 소자의 저항 및 두께에 대한 3 시그마(sigma) 값은 10% 정도로 나타나고 있다. 즉, N형 에피 프로세스의 3 시그마 값은 10% 정도일 수 있다.
그에 반해, 본 실시예와 같이 비도핑 에피층 형성 및 전면 임플란트 방법을 이용하는 경우에, 단지 임플란트 되는 도펀트 량, 즉 도우즈 량만 컨트롤하면 되고, 일반적으로 반도체 공정에서 도우즈 량에 대한 3 시그마 값은 2% 내외이다. 따라서, 본 실시예를 통해 제조된 반도체 소자의 저항에 대한 3 시그마 값은 2% 정도로 나타날 수 있다.
참고로, 3 시그마 레벨은 정규분포 곡선에서 3 밖으로 벗어나 부분의 퍼센트를 말하는 것으로, 허용 불량률의 인정은 시그마 레벨을 얼마로 맞추느냐에 따라 달라질 수 있다.
이하, 종래의 방법의 경우에 각 N형 에피층에 한 번의 P형 도펀트의 임플란트만 수행되므로, 종래의 방법을 싱글 임플란트 방법이라고 한다. 이에 반해, 본 실시예에서는 N형 임플란트층을 위해 비도핑 에피층 내에 별도의 N형 도펀트의 전면 임플란트 공정이 수행되므로, 싱글 임플란트 방법과 구별하기 위하여 전면 임플란트 방법이라 부르기로 한다.
구체적으로, 싱글 임플란트 방법과 본 실시예의 전면 임플란트 방법에 의한 전하량을 조절하는 것을 앞서 비도핑 에피층과 관련해서 살펴보면,
동일 두께로 형성되는 제2 내지 제5 비도핑 에피층(110-U2 ~ 110-U5)의 각각의 두께를 8㎛, 그리고 각 셀의 피치를 7㎛하면, 한 층의 단위 면적당 전체 전하량 Qn,total 이 2.23E5인 경우, 슈퍼정션을 위한 전하량 Qn은 2.23E5/(8E-4 * 1E-4) = 2.8E12cm-2 정도이다. 일반적으로 슈퍼정션을 위한 전하량 Qn = 1E12cm-2 정도이고, 2.51E12cm-2정도까지가 허용 가능한 전하량이다.
Qn = 2.8E12cm-2를 구현하기 위하여, 싱글 임플란트 방법을 이용하는 경우는 N형 에피층의 N형 도펀트 농도는 2.23E5/(7E-4 * 1E-4*8E-4)=4E15cm-3 정도가 되어야 한다. 한편, 전면 임플란트 방법을 이용하는 경우, N형 도펀트 도우즈는 2.23E5/(7E-4 * 1E-4)=3.2E12cm-2 정도이다. 한편, 싱글 임플란트 방법 및 전면 임플란트 방법 모두에 P형 도펀트의 임플란트 조건은 각 층에 따라 1.34E13 ~ 1.62E13cm-2 사이에서 변화할 수 있다. 예컨대, 제3 비도핑 에피층에 임플란트 되는 P형 도펀트 도우즈는 1.48E13cm-2정도 일 수 있다.
이하, 설명의 편의를 위해, 제1 내지 제6 비도핑 에피층(110-U1 ~ 110-U6)은 비도핑 에피층(110-U)으로, 제1 내지 제5 N형 임플란트층(110-N1 ~ 110-N5)은 N형 임플란트층(110-N)으로, 그리고 제1 내지 제5 P형 임플란트층(110-P1 ~ 110-P5)은 P형 임플란트층(110-P)으로 통칭한다.
도 9i 내지 9k를 참조하면, 소정 시간의 열처리를 수행하면, N형 임플란트층(110-N)의 N형 도펀트들이 비도핑 에피층(110-U)으로 확산하여 N형 확산 영역(114a)을 형성할 수 있다. 또한, P형 임플란트층(110-P)의 P형 도펀트들이 비도핑 에피층(110-U)으로 확산하여 P형 확산 영역(118a)을 형성할 수 있다. 한편, 상부 N형 에피층(116)의 N형 도펀트들도 비도핑 에피층(110-U)으로 확산할 수 있다.
도 9i 내지 9k는 확산 과정에 대한 이해의 편의를 위해 확산 공정을 초기, 중기 및 후기로 나누어져 보여주고 있다. 도 9i와 같이 초기에는 P형 임플란트층(110-P)의 P형 도펀트는 타원형 형태로 퍼져나가며, 또한, N형 임플란트층(110-N)의 N형 도펀트는 상하부로 퍼져나가는 식으로 확산한다.
이러한 형태로 퍼져나가는 이유는 P형 임플란트층(110-P)의 수평방향의 폭이 N형 임플란트층(110-N)의 수평방향의 폭보다는 작고, 그에 따라 P형 임플란트층(110-P)의 도펀트 농도가 N형 임플란트층(110-N)의 도펀트 농도보다 높기 때문이다. P형 임플란트층(110-P)과 N형 임플란트층(110-N)의 두께가 동일하다고 가정하면, 상대적으로 폭이 좁은 P형 임플란트층(110-P)이 도펀트 농도가 높아야 상기 식(1)을 만족하게 될 수 있음은 물론이다.
한편, 이러한 도펀트 농도의 차이로 인하여, P형 확산 영역(118a)은 N형 임플란트층(110-P) 방향으로도 약간 형성되며, 또한, N형 확산 영역(114a)의 측면은 P형 확산 영역(118a)에 의해 제한 받게 된다. 여기서, 제한받는다는 의미는 N형 도펀트가 확산되지 않는다는 의미가 아니라 N형 확산 영역의 경계가 P형 확산 영역(118a)에 의해 정해진다는 의미이다.
도 9j와 같이 중기에는, P형 확산 영역(118b) 및 N형 확산 영역(114b)은 대체적으로 비도핑 영역(110-U)의 상부 및 하부로 향하면서 형성된다. N형 확산 영역(114b)의 측면은 여전히 P형 확산 영역(118b)에 의해 제한 받을 수 있다.
도 9k과 같이 후기에는, 상부 및 하부에서 확산 되어온 N형 확산 영역들(114b)이 서로 만나게 되어 일체형의 N형 필러(110N)가 형성된다. 또한, P형 확산 영역들(118b)도 서로 만나게 되어 일체형의 P형 필러(110P)를 형성하게 된다. 이에 따라, N형 필러(110N)는 상세하게는 N형 불순물 이온 공급층인 N형 임플란트층(110-N, 점선)과 순수 확산 영역인 N형 확산층(114)으로 구별될 수 있다. 또한, P형 필러(110P)도 상세하게 구별하면, P형 불순물 이온 공급층인 P형 임플란트층(110-P, 점선)과 순수 확산 영역인 P형 확산층(118)으로 구별될 수 있다.
한편, 확산 공정 후, 상부 N형 에피층은 N형 필러(110N)에 포함되게 된다. 한편, 때에 따라, 약간의 상부 N형 에피층(116)이 N형 필러(110N) 상부에 남아 있을 수 있고, 남은 상부 N형 에피층(미도시)의 도펀트 농도는 N형 필러(110N)보다 높을 수 있다.
구조적으로 살펴보면, N형 필러(110N)는 N형 임플란트층(110-N)이 존재했던 부분의 수평 방향의 폭이 가장 좁고, 비도핑 에피층(110U)의 중간 부분의 수평 방향의 폭이 가장 넓을 수 있다. 한편, N형 필러(110N)와 P형 필러(110P)의 측면은 서로 접하므로, P형 필러(110P)의 측면 굴곡은 N형 필러(110N)의 측면 굴곡에 반대일 수 있다. 예컨대, P형 필러(110P)는 P형 임플란트층(110-P)이 존재했던 부분의 수평 방향의 폭이 가장 넓고, 비도핑 에피층(110U)의 중간 부분의 수평 방향의 폭이 가장 좁을 수 있다. 그러나 본 실시예에서, N형 필러(110N)와 P형 필러(110P)의 구조는 상기의 구조에 한정되지 않고, 확산 공정, 즉 열처리 시간 및 온도 등에 의해 달라질 수 있다. 예컨대, 장시간의 열처리를 통해, N형 필러(110N)와 P형 필러(110P)의 측면 굴곡을 거의 없앨 수도 있다.
한편, N형 도펀트의 분포에 대해 다시 검토하면, 초기에 N형 임플란트층(100-N)이 비도핑 에피층(100-U)에 N형 도펀트를 전면 임플란트를 통해 형성되기 때문에, 수평 방향의 N형 도펀트의 분포는 균일하다. 또한, 확산 후에도 확산되어 이동되는 도펀트의 량이 동일하므로 역시 수평 방향의 N형 도펀트의 분포는 균일할 수 있다. 예컨대, N형 도펀트의 확산 반경은 거의 무한대이다. 한편, 수직 방향의 N형 도펀트의 분포는 불균일하게 나타난다. 즉, N형 임플란트층(100-N)이 존재했던 부분의 N형 도펀트 농도가 가장 높게 나타나고, N형 확산층(114)의 중간 부분에서 N형 도펀트 농도가 가장 낮게 나타날 수 있다. 물론, 확산 공정을 오래 지속하는 경우에 수직 방향의 N형 도펀트의 분포의 불균일을 많이 낮을 수 있음은 물론이다.
도 9l 내지 9n을 참조하면, 블록킹층(110) 상에 게이트 산화막(172a)을 형성한다. 게이트 산화막(172a) 형성 후, 게이트 산화막(172a) 상에 게이트 전극을 위한 폴리 실리콘막(170a)을 형성한다. 이후, 포토리소그라피 공정을 통해 폴리 실리콘막(170a)을 패터닝함으로써, 게이트 전극(170)을 형성한다.
도 9o 내지 9r를 참조하면, 게이트 전극(170)을 마스크로 하여 P형 필러(110P)의 상부 영역에 P형 도펀트를 임플란트 하여, P형 웰(160), 즉 바디층을 형성한다. 다음, P형 웰(160) 내에 N형 도펀트를 임플란트 함으로써, 소스 영역(150)을 형성한다. 소스 영역(150)은 고농도 N형(N+) 불순물 영역일 수 있다. 한편, 소스 영역(150)은 P형 웰(160) 내에 적어도 하나 형성될 수 있고, 소정 마스크 패턴을 이용하여 형성될 수 있다. 예컨대, 소스 영역(150)은 P형 웰(160) 내에 2개씩 형성될 수 있다. 또한, 경우에 따라 P형 웰(160) 내에 고리 형태로 형성될 수도 있다.
이어서, 증착을 통해 게이트 전극(170) 및 노출된 게이트 산화막(172a)을 덮는 질화층(174a)을 형성한다. 질화층(174a) 형성 후, P형 웰(160) 내의 2개의 소스 영역(150) 사이 하부에 P형 도펀트를 임플란트 하여 고농도 P형(P+) 불순물 영역(162)을 형성한다. 이러한 고농도 P형 불순물 영역(162)은 UIS 특성 향상을 위해 형성됨은 전술한 바와 같다.
도 9s 내지 9u를 참조하면, 질화층(174a)을 덮는 절연층, 예컨대, BPSG층(176a)을 형성한다. 질화층(174a) 및 BPSG층(176a)은 차후에 형성되는 소스 전극(180)을 게이트 전극(170)으로부터 절연하는 기능을 할 수 있다.
이어, 포토리소그라피 공정을 통해 소스 영역(150)을 포함한 P형 웰(160)의 상면을 노출시키는 홀(H)을 형성한다. 홀(H)을 통해 게이트 산화막(172) 및 질화층(174)의 측면이 노출될 수 있다. 한편, 홀(H) 형성을 통해 홀(H) 내의 BPSG층(176) 측면 두께는 얇아질 수 있다.
다음, 홀(H)이 형성된 기판 결과물 전면으로 메탈층을 형성함으로써, 소스 전극(180)을 형성한다. 이러한 소스 전극(180)은 소스 영역(150)에 전기적으로 콘택할 수 있다. 한편, 도시하지는 않았지만, 반도체 기판(105) 하면에 드레인 전극이 형성될 수도 있다.
도 10a 내지 1c는 도 8의 슈퍼정션 반도체 소자를 제조하는 과정을 보여주는 단면도들이다.
도 10a를 참조하면, 반도체 기판(105) 상에 하부 N형 에피층(112a)을 형성한다. 반도체 기판(105)은 고농도 N형(N+) 기판일 수 있다.
하부 N형 에피층(112a)은 에피택셜 성장법에 의해 반도체 기판(105) 상에 형성된 N형 불순물 반도체층이다. 이러한 하부 N형 에피층(112a)은 확산 공정 후에 도 8에 도시된 바와 같은 N형 에피층(112)이 될 수 있다. 그에 따라, 하부 N형 에피층(112a)의 두께는 형성될 최종 N형 에피층(112)의 두께를 고려하여 결정될 수 있다.
도 10b를 참조하면, 하부 N형 에피층(112a) 상에 제1 비도핑 에피층(110-U1)을 형성한다. 제1 비도핑 에피층(110-U1)은 에피택셜 성장법으로 형성될 수 있고, 도펀트에 의해 인-시츄 도핑 되지 않은 진성 반도체층일 수 있다. 제1 비도핑 에피층(110-U1)의 제5 두께(D5)는 하부 N형 에피층(112a)의 존재로 인해 도 9a에서의 제1 비도핑 에피층(110-U1)의 제1 두께(D1)보다 얇게 형성될 수 있다.
도 10c를 참조하면, 제1 비도핑 에피층(110-U1) 상부 영역에 N형 도펀트를 전면 임플란트 하여 N형 임플란트층(110-N1)을 형성한다. 이후의 과정은 도 9c 내지 9u의 과정과 동일하며, 최종적으로 형성되는 반도체 소자의 구조는 도 8에 도시된 반도체 소자 구조를 가질 수 있다.
도 11 내지 도 14는 본 발명의 여러 실시예들에 따른 도 9h에 대응하는 에피층 구조에 대한 다양한 모습을 보여주는 단면도들이다.
도 11을 참조하면, 본 실시예의 에피층 구조는 도 9h의 에피층 구조와 유사하나 비도핑 에피층들의 두께 및 상부 N형 에피층 부분에서 다를 수 있다. 즉, 반도체 기판(105) 상에 제1 내지 제5 비도핑 에피층(110U1 ~110 U5)이 순차적으로 두껍게 형성될 수 있다. 또한, 제5 비도핑 에피층(110-U5) 상에 제6 비도핑 에피층(110-U6)이 형성되고, 제6 비도핑 에피층(110-U6) 상에는 상부 N형 에피층이 형성되지 않을 수 있다.
도 12를 참조하면, 본 실시예의 에피층 구조는 도 11과는 반대로, 반도체 기판(105) 상에 제1 내지 제5 비도핑 에피층(110U1 ~110 U)이 순차적으로 얇게 형성될 수 있다. 다른 부분은 도 11의 에피층 구조와 동일할 수 있다.
도 13을 참조하면, 본 실시예의 에피층 구조는 도 9h의 에피층 구조와 유사하나 제6 비도핑 에피층 및 상부 N형 에피층 부분에서 다를 수 있다. 즉, 본 실시예의 제6 비도핑 에피층(110-U6)은 도 9h의 제6 비도핑 에피층(110-U6)보다 두껍게 형성될 수 있고, 또한 제6 비도핑 에피층(110-U6) 상에 상부 N형 에피층이 형성되지 않을 수 있다.
도 14를 참조하면, 본 실시예의 에피층 구조는 도 9h의 에피층 구조와 유사하나 그 형성 방법이 다를 수 있다. 즉, 제6 비도핑 에피층(110-U6)이 두껍게 형성되고, 제6 비도핑 에피층(110-U6) 상부 영역에 N형 임플란트층(117)이 형성될 수 있다. 좀더 구체적으로 설명하면, 제6 비도핑 에피층(110-U6)을 도 9h의 제6 비도핑 에피층보다 두껍게 형성한 후, 제6 비도핑 에피층(110-U6) 상부 영역에 N형 도펀트를 임플란트 하여 N형 임플란트층(117)을 형성할 수 있다. N형 임플란트층(117)은 도 9h의 상부 N형 에피층(116)에 대응할 수 있다. 한편, N형 임플란트층(117)은 N형 도펀트를 저농도로 임플란트 한 저농도 N형 임플란트층일 수 있다.
도 11 내지 도 14의 다양한 에피층 구조에서 에피층 두께는 2 ~ 20 ㎛ 정도일 수 있다. 그러나 에피층의 두께가 그에 한정되는 것은 아니다.
도 15a 내지 도 15c는 비도핑 에피층들의 두께에 따른 수직 방향의 N형 도펀트 분포도를 보여주는 그래프들이다. 여기서, 각 비도핑 에피층에 주입되는 N형 도펀트 도우즈 량은 동일할 수 있다.
도 15a 내지 도 15c를 참조하면, 도 15a는 비도핑 에피층들이 동일한 두께로 형성된 경우의 수직 방향의 N형 도펀트 분포도로서, 도 5의 왼쪽 그래프와 마찬가지로 수직 방향으로 정현파 형태로 N형 도펀트의 분포가 변하는 것을 알 수 있다. 참고로, 양쪽 끝 부분은 기판에 가까운 비도핑 에피층 부분과 상부 게이트 전극 쪽에 가까운 비도핑 에피층 부분을 나타낸다.
도 15b의 경우는 비도핑 에피층들이 반도체 기판으로부터 순차적으로 얇게 형성된 경우의 수직 방향의 N형 도펀트 분포도로서, N형 도펀트의 농도 변화가 하부로 갈수록, 즉 비도핑 에피층이 두껍게 형성된 부분으로 갈수록 크게 변하는 것을 알 수 있다. 이는 N형 필러가 열처리를 통한 N형 도펀트의 확산에 의해 형성되기 때문이다. 참고로, 그래프 상 왼쪽이 블록킹층의 상부 표면 쪽이고 오른쪽이 블록킹층의 하부, 즉 기판 쪽이다.
즉, 비도핑 에피층의 두께가 얇은 경우에, 비도핑 에피층 전체에 N형 도펀트가 균일하게 확산하여 N형 도펀트 농도 변화가 작을 수 있다. 그러나 비도핑 에피층의 두께가 두꺼운 경우에는 비도핑 에피층 전체에 N형 도펀트가 균일하게 확산하기 힘들고, 그에 따라 두꺼운 비도핑 에피층 내의 각각의 높이에 따라 N형 도펀트 농도 변화가 클 수 있다.
한편, 화살표를 통해 알 수 있듯이, 각 비도핑 에피층 내의 가장 높은 N형 도펀트 농도들은 비도핑 에피층의 두께가 커질수록 점차적으로 낮아질 수 있다. 이는 두꺼운 비도핑 에피층 부분에서 N형 도펀트의 확산이 더 크게 일어나기 때문일 수 있다.
도 15c의 경우는 비도핑 에피층들이 반도체 기판으로부터 순차적으로 두껍게 형성된 경우의 수직 방향의 N형 도펀트 분포도로서, 도 15b의 그래프와 반대이다. 즉, N형 도펀트의 농도 변화가 하부로 갈수록, 즉 비도핑 에피층이 얇게 형성된 부분으로 갈수록 작게 변하는 것을 알 수 있다. 또한, 각 비도핑 에피층 내의 가장 높은 N형 도펀트 농도들은 비도핑 에피층의 두께가 작아질수록 점차적으로 높아질 수 있다.
도 16a 내지 도 16c는 비도핑 에피층들에 주입되는 N형 도펀트 도우즈 량에 따른 수직 방향의 N형 도펀트 분포도를 보여주는 그래프들이다. 여기서, 각 비도핑 에피층들의 두께는 동일할 수 있다.
도 16a 내지 도 16c를 참조하면, 도 16a는 비도핑 에피층 각각에 주입되는 N형 도펀트 도우즈 량이 일정한 경우의 수직 방향의 N형 도펀트 분포도로서, 도 15a와 동일한 형태의 그래프를 나타낸다.
도 16b의 경우는 비도핑 에피층 각각에 주입되는 N형 도펀트 도우즈 량이 하부층으로 갈수록 순차적으로 증가하는 경우의 수직 방향의 N형 도펀트 분포도로서, 화살표를 통해 알 수 있듯이, 하부로 갈수록 각 비도핑 에피층 내의 가장 높은 N형 도펀트 농도들이 점차적으로 증가함을 할 수 있다. 한편, 각 비도핑 에피층 내의 N형 도펀트의 농도 변화는 거의 유사함을 알 수 있다. 참고로, 그래프 상 왼쪽이 블록킹층의 상부 표면 쪽이고 오른쪽이 블록킹층의 하부, 즉 기판 쪽이다.
도 16c의 경우는 비도핑 에피층 각각에 주입되는 N형 도펀트 도우즈 량이 하부층으로 갈수록 순차적으로 감소하는 경우의 수직 방향의 N형 도펀트 분포도로서, 화살표를 통해 알 수 있듯이, 하부로 갈수록 각 비도핑 에피층 내의 가장 높은 N형 도펀트 농도들이 점차적으로 감소함을 할 수 있다. 또한, 각 비도핑 에피층 내의 N형 도펀트의 농도 변화는 거의 유사함을 알 수 있다.
도 16의 내지 도 16c에서 각 비도핑 에피층으로 임플란트 되는 N형 도펀트의 도우즈 량은 1E11cm-2 ~ 1E13cm-2 정도일 수 있다. 그러나 도우즈 량이 그에 한정되는 것은 아니다.
앞서 도 11 내지 도 16c는 상기 식(1)을 만족시킨다는 조건하에서, 에피층 구조가 다양하게 형성될 수 있고, 또한 비도핑 에피층에 형성되는 임플란트층의 도펀트 도우즈 량도 다양하게 변화시킬 수 있음을 보여준다. 따라서, 에피층의 구조나 도펀트 도우즈 량 등에 상관없이 비도핑 에피층에 전면 임플란트 방법을 사용하는 모든 방법 또는 그에 따라 형성된 모든 소자는 본 발명의 기술적 사상에 포함될 수 있다.
도 17은 열처리 시간에 따른 수직 방향의 N형 도펀트 분포도를 보여주는 그래프이다.
왼쪽 그림은 블록킹층 내의 P형 필러(110P) 일부분을 보여주고 있으며, 오른쪽 그래프는 P형 필러(110P)의 IV-IV’ 부분을 자른 단면을 따라 N형 도펀트 분포를 열처리 시간에 따라 보여주고 있다. 참고로, N형 필러(110N) 부분의 수직 단면을 따라 나타나는 N형 도펀트 분포는 P형 필러(110P) 부분과 동일할 수 있다.
본 그래프에서 N형 도펀트 분포를 P형 필러(110P) 부분에 대해서 보여주는 이유는 P형 필러(110P)에서 P형 임플란트층(중심의 반원 부분)과 P형 확산층(반원 외곽 부분)의 구별이 용이하게 도시될 수 있기 때문이다. 그에 따라, N형 임플란트층의 위치는 P형 임플란트층의 위치에 대응되고, N형 확산층의 위치는 P형 확산층의 위치에 대응될 수 있다.
도 17을 참조하면, 오른쪽의 그래프는 열처리 시간, 즉 확산 시간을 60분, 180분, 300분, 420분, 540분 및 660분에 대해서 수직 방향의 N형 도펀트 농도 분포를 보여주고 있다. 60분의 확산 시간에 대하여, 수직 방향의 N형 도펀트 농도 분포는 매우 크게 변함을 확인할 수 있고, 예컨대, 최고 농도(Npeak)/최저 농도(Nvalley)는 거의 150 이상임을 알 수 있다. 또한, 이때의 BV는 455V 정도로서 고전압 반도체 소자에 적합하지 않을 수 있다.
420분 이상의 확산 시간의 경우에, 수직 방향의 N형 도펀트 농도 분포의 변화가 매우 작아짐을 확인할 수 있다. 한편, 180분 이상의 확산 시간의 경우에, 최고 농도(Npeak)/최저 농도(Nvalley)는 100이하가 되고, BV는 거의 600V 이상이 되어 고전압 반도체 소자에 이용할 수 있다. 즉, 600V 이상의 BV를 요구하는 고전압 반도체 소자에 이용하기 위해서는 최고 농도(Npeak)/최저 농도(Nvalley)는 100 이하가 되어야 한다.
참고로, 확산 시간을 증가시킬수록 최고 농도(Npeak)/최저 농도(Nvalley)을 줄일 수 있지만, 그와 동반하여 양산성이 떨어지고 또한 부수적인 오염문제가 발생할 수 있다. 따라서, 양산성과 오염문제 등을 고려하여 적절한 확산 시간을 결정하는 것이 바람직하다.
지금까지 N형 MOSFET 소자를 위주로 기술하였지만, 상기에서 설명한 각 층들의 도전형을 반대로 함으로써, P형 MOSFET 소자를 구현할 수 있음은 물론이다.
도 18은 전면 임플란트 방법에 의해 형성된 필러의 형태를 싱글 임플란트 방법에 의해 형성된 필러의 형태와 비교하여 보여주는 단면도들이다.
도 18을 참조하면, 왼쪽은 싱글 임플란트 방법을 통해 형성된 P형 필러(22)의 측면 프로파일을 보여주며, 오른쪽은 본 실시예의 전면 임플란트 방법을 통해 형성된 P형 필러(110P)의 측면 프로파일을 보여준다. 도시된 바와 같이 본 실시예의 전면 임플란트 방법을 통해 형성된 P형 필러(110P)가 싱글 임플란트 방법을 통해 형성된 P형 필러(22)보다 측면 프로파일이 좀더 매끄럽게 형성됨을 알 수 있다. 즉, 본 실시예의 전면 임플란트 방법을 통해 형성된 P형 필러(110P)의 측면 굴곡이 더 작다.
이는, 본 실시예의 전면 임플란트 방법의 경우에는 N형 필러(110N) 및 P형 필러(110P) 모두 확산을 통해 형성되는 반면, 종래의 싱글 임플란트 방법의 경우는 P형 소스층으로부터 P형 도펀트의 확산만에 의해 N형 필러 및 P형 필러가 형성되므로, P형 필러의 측면 굴곡이 커질 수밖에 없다.
도 19는 전면 임플란트 방법에 의해 제조된 반도체 소자에서의 BV-Rds 특성 곡선을 싱글 임플란트 방법에 의해 제조된 반도체 소자에서의 BV-Rds 특성 곡선과 비교하여 보여주는 그래프이다. 여기서, BV는 브레이크 다운 전압을 나타내며, Rds,on은 온(ON) 상태에서의 드레인-소스 간 저항을 나타낸다.
도 19를 참조하면, 본 실시예의 전면 임플란트 방법을 통해 제조된 반도체 소자가 싱글 임플란트 방법을 통해 제조된 반도체 소자보다 BV-Rds , on 특성이 좋음을 확인할 수 있다. 즉, 동일 브레이크 다운 전압에서, 본 실시예의 전면 임플란트 방법을 통해 제조된 반도체 소자가 종래 싱글 임플란트 방법에 의해 제조된 반도체 소자보다 Rds , on 이 1mΩcm-2 정도 낮음을 알 수 있다.
도 20은 전하 비균형(charge imbalance)에 대하여 전면 임플란트 방법에 의해 제조된 반도체 소자와 종래 싱글 임플란트 방법에 의해 제조된 반도체 소자에서의 브레이크다운 전압(BV)을 비교하여 보여주는 그래프이다.
도 20을 참조하면, 왼쪽은 싱글 임플란트 방법에 의해 제조된 반도체 소자에서의 전하 비균형에 대한 BV을 보여주며, 오른쪽은 본 실시예의 전면 임플란트 방법에 의해 제조된 반도체 소자에서의 전하 비균형에 대한 BV을 보여준다.
두 구조 모두 600V 중심으로 허용된 전하 균형 산포의 수준에는 큰 차이가 없다. 예컨대, 약 15% 정도이다. 그러나 앞서 언급한 3시그마 수준에서의 관리 측면에서 볼 때, 이 값이 2%에 불과한 본 실시예에 따른 전면 임플란트 방법이 양산 과정에서 좀 더 안정적인 BV를 얻는데 유리하다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 소자, 105: 반도체 기판, 110: 블록킹층, 110N: N형 필러, 100P: P형 필러, 110-N: N형 임플란트층, 110-P: P형 임플란트층, 110-U: 비도핑 에피층, 112: N형 에피층, 114: N형 확산 영역 116: 상부 N형 에피층, 120: 에지 P형 필러, 130: 터미네이션 영역, 131: 터미네이션 N형 필러, 132: 터미네이션 P형 필러, 135: P형 링 필드, 150: 소스 영역, 160: P형 웰, 162: 고농도 P형 불순물 영역, 170: 게이트 전극, 172: 게이트 산화막, 174: 질화층, 176: BPSG층, 180: 소스 전극,

Claims (29)

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  13. 반도체 기판을 준비하는 단계; 및
    상기 반도체 기판 상에 각각 수직방향으로 확장되고, 수평 방향으로 교대로 배열되는 제1 도전형 필러 및 제2 도전형 필러를 구비한 블록킹층을 형성하는 단계;를 포함하고,
    상기 블록킹층은, 비도핑 에피층으로 제1 도전형 도펀트를 전면 임플란트하고, 그 후 그 제1 도전형 임플란트층의 도펀트를 확산시키는 것을 포함하는 전면 임플란트 공정을 수행하여 형성되고, 상기 전면 임플란트에 의해, 상기 블록킹층에서 상기 수평 방향으로 상기 제1 도전형의 도펀트 농도 분포는 상기 제1 도전형 필러 및 제2 도전형 필러 둘 모두에서 균일한 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.
  14. 삭제
  15. 제13 항에 있어서,
    상기 블록킹층을 형성하는 단계는,
    상기 반도체 기판 상에 적어도 2개의 비도핑 에피층, 적어도 하나의 상기 비도핑 에피층 상부 영역에 형성된 제1 도전형 임플란트층 및 제2 도전형 임플란트층을 구비한 적층 에피층을 형성하는 단계; 및
    열처리를 통해 상기 제1 도전형 임플란트층의 도펀트 및 제2 도전형 임플란트층의 도펀트를 상기 비도핑 에피층으로 확산시켜 상기 제1 도전형 필러 및 제2 도전형 필러를 형성하는 단계;를 포함하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.
  16. 제15 항에 있어서,
    상기 확산에 의해 상기 블록킹층에서 상기 수직 방향으로의 상기 제1 도전형의 도펀트 농도 분포는 변하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.
  17. 제16 항에 있어서,
    상기 수직 방향으로 상기 제1 도전형의 도펀트는 고농도 부분과 저농도 부분이 반복되는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.
  18. 제15 항에 있어서,
    상기 적층 에피층을 형성하는 단계는,
    상기 반도체 기판 상에 상기 비도핑 에피층을 형성하는 단계;
    상기 비도핑 에피층 상부 영역 전면에 제1 도전형 도펀트를 임플란트 하여 상기 제1 도전형 임플란트층을 형성하는 단계;
    상기 제1 도전형 임플란트층의 소정 부분에 제2 도전형 도펀트를 임플란트 하여 제2 도전형 임플란트층을 형성하는 단계; 및
    상기 비도핑 에피층을 형성하는 단계에서부터 상기 제2 도전형 임플란트층을 형성하는 단계를 반복하는 단계;를 포함하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.
  19. 제18 항에 있어서,
    최상부의 상기 제1 및 제2 도전형 임플란트층 상에 비도핑 에피층 또는 제1 도전형 에피층을 형성하는 단계;
    최상부의 상기 제1 및 제2 도전형 임플란트층 상에 비도핑 에피층 및 제1 도전형 에피층을 순차적으로 형성하는 단계 및
    최상부의 상기 제1 및 제2 도전형 임플란트층 상에 최상부 비도핑 에피층을 형성하고 상기 최상부 비도핑 에피층 상부 영역에 제1 도전형 도펀트를 임플란트 하는 단계; 중 어느 하나의 단계를 포함하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.
  20. 제18 항에 있어서,
    다수의 상기 비도핑 에피층 중 적어도 하나의 비도핑 에피층을 다른 두께로 형성하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.
  21. 제18 항에 있어서,
    다수의 상기 비도핑 에피층 중 적어도 하나의 비도핑 에피층에는 다른 도펀트 농도의 제1 또는 제2 도전형 임플란트층을 형성하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.
  22. 제15 항에 있어서,
    상기 반도체 기판 상에 제1 도전형 에피층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.
  23. 제15 항에 있어서,
    상기 제1 도전형 임플란트층 및 제2 도전형 임플란트층의 두께 및 도펀트 량은 슈퍼 정션을 위한 다음의 식(1)에 기초하여 결정되며,
    Nn × 1/2 Wn = Np × 1/2 Wp................................식(1)
    여기서, Nn 과 Np 는 각각 제1 도전형 필러와 제2 도전형 필러의 불순물 농도이며, Wn과 Wp 는 각각 제1 도전형 필러와 제2 도전형 필러의 폭인 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.
  24. 제13 항에 있어서,
    상기 제1 도전형 필러 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 게이트 전극을 형성하는 단계;
    상기 제2 도전형 필러 상부 영역에 바디층을 형성하는 단계;
    상기 바디층 내에 적어도 하나의 소스 영역을 형성하는 단계; 및
    상기 소스 영역에 콘택하는 소스 전극을 형성하는 단계;를 포함하는 슈퍼정션 반도체 소자 제조방법.
  25. 제13 항에 있어서,
    상기 반도체 기판은 액티브 영역과 상기 액티브 영역을 둘러싸는 터미네이션 영역으로 나누어지며,
    상기 블록킹층을 형성하는 단계에서,
    상기 블록킹층 외곽의 상기 반도체 기판 상에 터미네이션 제1 도전형 필러 및 터미네이션 제2 도전형 필러를 형성하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.
  26. 반도체 기판을 준비하는 단계; 및
    상기 반도체 기판 상에 비도핑 에피층을 형성하는 단계;
    상기 비도핑 에피층 상부 영역 전면에 제1 도전형 도펀트를 임플란트하여 상기 제1 도전형 임플란트층을 형성하는 단계;
    상기 제1 도전형 임플란트층의 소정 부분에 제2 도전형 도펀트를 임플란트 하여 제2 도전형 임플란트층을 형성하는 단계;
    상기 비도핑 에피층을 형성하는 단계에서부터 상기 제2 도전형 임플란트층을 형성하는 단계를 반복하는 단계; 및
    열처리를 통해 상기 제1 도전형 임플란트층의 도펀트 및 제2 도전형 임플란트층의 도펀트를 상기 비도핑 에피층으로 확산시켜 제1 도전형 필러 및 제2 도전형 필러를 형성하는 단계;를 포함하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.
  27. 제26 항에 있어서,
    상기 제1 도전형 필러 및 제2 도전형 필러 각각은 상기 반도체 기판으로부터 각각 수직방향으로 확장되고, 수평 방향으로 교대로 배열되어 블록킹층을 구성하고,
    상기 수직 방향의 높이에 따라 상기 제1 도전형의 도펀트 농도가 변하며, 동일 높이에서 상기 수평 방향으로의 상기 제1 도전형의 도펀트 농도가 균일하도록 상기 블록킹층을 형성하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.
  28. 제26 항에 있어서,
    상기 반도체 기판 상에 제1 도전형 에피층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.
  29. 제26 항에 있어서,
    상기 제1 도전형 필러 및 제2 도전형 필러를 형성하는 단계 전에,
    최상부의 상기 제1 및 제2 도전형 임플란트층 상에 비도핑 에피층 또는 제1 도전형 에피층을 형성하는 단계;
    최상부의 상기 제1 및 제2 도전형 임플란트층 상에 비도핑 에피층 및 제1 도전형 에피층을 순차적으로 형성하는 단계; 및
    최상부의 상기 제1 및 제2 도전형 임플란트층 상에 최상부 비도핑 에피층을 형성하고 상기 최상부 비도핑 에피층 상부 영역에 제1 도전형 도펀트를 임플란트하는 단계; 중 어느 하나의 단계를 포함하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.
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