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KR101863217B1 - 박막 트랜지스터 및 그 제조 방법, 어레이 기판 및 디스플레이 장치 - Google Patents

박막 트랜지스터 및 그 제조 방법, 어레이 기판 및 디스플레이 장치 Download PDF

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KR101863217B1
KR101863217B1 KR1020167031863A KR20167031863A KR101863217B1 KR 101863217 B1 KR101863217 B1 KR 101863217B1 KR 1020167031863 A KR1020167031863 A KR 1020167031863A KR 20167031863 A KR20167031863 A KR 20167031863A KR 101863217 B1 KR101863217 B1 KR 101863217B1
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Abstract

본 발명은 박막 트랜지스터 및 그 제조 방법, 어레이 기판 및 디스플레이 장치를 공개한다. 상기 박막 트랜지스터는 전체가 같은 평면내에 있는 활성층(2); 상기 활성층(2) 상에 위치하고 상기 활성층(2)과 접촉하여 설치되는 소스 전극(3); 상기 소스 전극(3) 상에 위치하고, 제1 통공(6)을 포함하는 제1 절연층(130); 상기 제1 절연층(130) 상에 위치하고, 상기 제1 통공(6)에 의해 활성층(2)과 접촉하는 드레인 전극(4)을 포함한다.

Description

박막 트랜지스터 및 그 제조 방법, 어레이 기판 및 디스플레이 장치{THIN FILM TRANSISTOR AND MANUFACTURING METHOD THEREFOR, ARRAY SUBSTRATE AND DISPLAY APPARATUS}
본 출원은 2015년 3월 18일 중국에 제출한 중국특허 출원번호 NO. 201510121068.X의 우선권을 주장하는 바, 이의 모든 내용은 참조로서 본 발명에 인용된다.
본 발명은 반도체 소자 제조 기술 분야에 관한 것이고, 특히는 박막 트랜지스터 및 그 제조 방법, 어레이 기판 및 디스플레이 장치에 관한 것이다.
박막 트랜지스터 액정 디스플레이（Thin Film Transistor Liquid Crystal Display，약칭 TFT-LCD）는 부피가 작고, 전력소모는 낮고, 복사(射)가 없으며, 제조 원가가 상대적으로 낮은 등 특점을 가지고 있어 현재 플랫 패널 디스플레이 시장에서 주도적 위치에 있다.
도1과 도2를 결부하여 보면, 공면 박막 트랜지스터（Thin Film Transistor，약칭TFT）에서, 소스 전극(3), 드레인 전극(4)과 게이트 전극(1)은 모두 활성층(2)의 동일 측에 설치된다. 게이트 전극(1)이 활성층(2)에 대응하는 위치에 따라, 공면 TFT는 탑 게이트(top gate)형 공면 TFT(도1을 참고)와 바텀 게이트(Bottom Gate)형 공면 TFT(도2를 참고)로 나뉘어진다.
공면 TFT가 TFT-LCD에 사용될 경우, 탑 게이트형 공면TFT에 있어서, 도1에 도시된 바와 같이, 화소 전극(5)은 패시베이션층(passivation layer)(102)과 게이트 절연층(101)의 통공을 관통하여 드레인 전극(4)과 전기적으로 접촉한다. 통공의 깊이가 너무 크기에 클라이밍(climbing, 爬坡)이 어렵고 화소 전극(5)이 쉽게 단선()되고 전기적 접촉이 불량하다. 그러나 점프 코넥션(jumper connection, 跳接) 방식으로 화소 전극(5)과 드레인 전극(4)을 전기적으로 연결시킬 경우, 마스크(Mask)의 양이 많아지고 생산 원가가 상승된다. 바텀 게이트형 공면TFT에서, 도2에 도시된 바와 같이 활성층(2)은 소스 전극(3)과 드레인 전극(4)에 랩 조인트(lap joint)되고, 소스 전극(3)과 드레인 전극(4)을 형성하는 식각 공법으로 인해 드레인 소스 금속의 측면이 거칠어지게 되고, 활성층(2)의 두께가 얇고 소스 전극(3)과 드레인 전극(4)의 측면이 거칠기에, 활성층(2)이 소스 전극(3)과 드레인 전극(4)에 랩 조인트될 경우, 클라이밍이 어려운 문제가 쉽게 발생하여 활성층(2)이 쉽게 단선()된다. 또한 상기 경우에, 활성층(2)의 두께가 고르지 않기에 전기를 인가하는 과정중에서 쉽게 파괴 단락(breakdown short)된다.
본 발명은 박막 트랜지스터 및 그 제조 방법을 공개하여, 공면 박막 트랜지스터 및 그 적용에 존재하는 상기 기술적 과제를 해결하고자 한다.
본 발명은 어레이 기판 및 디스플레이 장치를 통해 상기 박막 트랜지스터를 사용하여 소자의 품질을 향상시킬 수 있다.
상기 기술적 과제를 해결하기 위하여 본 발명의 실시예에서는
전체가 같은 평면내에 있는 활성층(active layer);
상기 활성층 상에 위치하고 상기 활성층과 접촉하여 설치되는 소스 전극(source electrode);
상기 소스 전극 상에 위치하고, 제1 통공을 포함하는 제1 절연층;
상기 제1 절연층 상에 위치하고, 상기 제1 통공에 의해 활성층과 접촉하는 드레인 전극(drain electrode)을 포함하는 박막 트랜지스터를 제공한다.
본 발명의 실시예에서는,
전체가 같은 평면내에 위치하는 활성층을 형성하는 단계;
상기 활성층 상에 상기 활성층과 접촉하여 설치되는 소스 전극을 형성하는 단계;
상기 소스 전극 상에 제1 절연층을 형성하고, 상기 제1 절연층 에 제1 통공을 형성하는 단계;
상기 제1 절연층 상에 드레인 전극을 형성하고, 상기 드레인 전극을 제1 통공에 의해 활성층과 접촉시키는 단계를 포함하는 박막 트랜지스터의 제조 방법을 더 제공한다.
아울러, 본 발명의 실시예에서는,
상술한 바와 같은 박막 트랜지스터;
박막 트랜지스터를 커버하는 드레인 전극의 제2 절연층;
제3 통공을 구비하는 상기 제2 절연층 상에 위치하고, 상기 제3통공에 의해 박막 트랜지스터의 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하는 에레이 기판을 더 제공한다.
본 발명의 실시예에서는 상기 어레이 기판을 포함하는 디스 플레이 장치를 제공한다.
본 발명의 실시예에서는,
전체가 같은 평면 내에 위치하는 활성층을 형성하는 단계;
상기 활성층에 상기 활성층과 접촉하여 설치되는 소스 전극을 형성하는 단계;
상기 소스 전극에 제1 절연층을 형성하고, 상기 제1절연층에 제1통공을 형성하는 단계;
상기 제1 절연층에 게이트 금속층을 형성하고, 상기 게이트 금속층에 패턴 공법을 진행하여 게이트 전극의 제2 부분과 드레인 전극을 형성하고, 상기 드레인 전극은 제1 절연층의 제1 통공에 의해 활성층과 접촉하는 단계;
드레인 전극을 커버하는 제2 절연층을 형성하는 단계;
상기 제2 절연층에 제2 통공과 제3 통공을 형성하는 단계;
상기 제2 절연층에 게이트 전극의 제1 부분을 형성하고, 상기 제1 부분은 소스 전극과 드레인 전극 사이의 영역에 대응하는 부분을 구비하며, 제2 절연층의 제2 통공에 의해 게이트 전극의 제2 부분과 전기적으로 접촉시키는 단계;
게이트 전극의 제1 부분을 형성하는 동시에, 어레이 기판의 화소 전극을 형성하고, 화소 전극은 제3 통공에 의해 드레인 전극과 전기적으로 접촉하는 단계를 포함하는 어레이 기판의 제조 방법을 제공하였다.
본 발명의 상기 기술적 해결수단의 유리한 효과는 하기와 같다.
상기 기술적 해결수단에서, 박막 트랜지스터의 소스 전극과 드레인 전극을 활성층 상에 설치하는 것에 의해 활성층이 같은 평면에 있도록 하여, 종래기술에서 활성층이 클라이밍이 어렵고 쉽게 단선되는 문제를 극복할 수 있다. 또한 활성층의 두께가 고르기에 파괴 단락 현상이 발생하지 않고 박막 트랜지스터의 품질을 향상시킨다. 또한 소스 전극과 드레인 전극이 동층 구조가 아니도록 설치하여 소스 전극과 드레인 전극의 거리를 원활하게 조절할 수 있고, 좁은 채널 (Narrow channel)를 쉽게 구현할 수 있고 박막 트랜지스터의 성능을 향상시킬 수 있다.
본 발명의 실시예 또는 종래기술의 기술적 해결수단을 더 뚜렷하게 설명하기 위하여 실시예 또는 종래기술에서 서술하는 필요한 도면을 아래에 간단하게 소개하고자 한다. 아래의 서술에서의 도면은 단지 본 발명의 일부 실시예일 뿐, 본 기술분야의 통상의 기술자는 창조적인 노력을 들이지 않고도 하기의 도면에 따라 다른 도면을 얻을 수 있다.
도1은 종래기술에 따른 탑 게이트형 공면 박막 트랜지스터 어레이 기판의 구조 모식도이다.
도2는 종래기술에 따른 바텀 게이트형 공면 박막 트랜지스터 어레이 기판의 구조 모식도이다.
도3은 본 발명의 실시예에 따른 공면 박막 트린지스터 어레이 기판의 구조 모식도이다.
도4~도9는 본 말명의 실시예에 따른 공면 박막 트랜지스터 어레이 기판의 제조 과정 모식도이다.
다른 정의가 있지 않는 한, 여기서 사용되는 기술적 용어 또는 과학적 용어는 본 발명이 해당하는 분야에서 일반 기능을 구비하는 기술자가 이해하는 통상의 의미이다. 본 발명의 특허 출원 명세서 및 청구항에 사용되는 "제1", "제2" 및 유사한 단어는 임의의 순서, 양 또는 중요성을 표시하는 것이 아니고, 단지 다른 구성부분을 구별하는 것이다. 마찬가지로, "하나" 또는 "1" 등 유사한 단어도 양을 한정한 것이 아니고 적어도 하나가 존재한다는 의미이다. "연결" 또는 "상호 연결" 등 유사한 단어도 물리적 또는 기계적 연결을 한정한 것이 아니고 직접적이거나 간접적인 것과 상관이 없이 전기적 연결을 포함할 수 있다. "상", "하", "좌", "우" 등은 단지 상대적 위치 관계를 표시하는 것인 바, 묘사되는 대상의 절대적 위치가 변화하였을 경우, 해당 상대적 위치 관계도 따라서 변화한다.
본 발명은 박막 트랜지스터를 제공하는 바, 그 소스 전극과 드레인 전극은 활성층 상에 위치하고 전체 활성층이 같은 평면내에 있어 활성층이 클라이밍이 어렵고 쉽게 단선되는 문제가 존재하지 않는다. 또한 활성층의 두께가 고르기에 작업 과정에서 파괴 단락 현상이 발생하기 어렵고 박막 트랜지스터의 품질을 향상시킨다. 또한 소스 전극과 드레인 전극이 동층 구조가 아니도록 설치하여 소스 전극과 드레인 전극의 거리를 원활하게 조절할 수 있고, 좁은 채널을 쉽게 구현할 수 있고 박막 트랜지스터의 성능을 향상시킬 수 있다.
액정 디스플레이 소자에 있어서, 어레이 기판 상에서 박막 트랜지스터의 드레인 전극과 전기적으로 접촉하는 전극은 투명한 화소 전극이고, 재료는 인듐주석산화물(ITO, Indium Tin Oxide) 또는 인듐아연 산화물(IZO, Indium Zinc Oxide)일 수 있다. 유기발광 다이오드(OLED, organic　light　emitting　diode） 디스플레이 소자에 있어서, 어레이 기판상에서 박막 트랜지스터를 구동시키는 드레인 전극과 전기적으로 연결된 바텀 전극은 OLED의 음극 또는 양극이고 이는 투명한 전기전도 재료이거나 투명하지 않은 전기전도 재료(예컨대, Cu、Al）일 수 있으며, 또한 바텀 전극은 화소 전극으로 부른다 (본 발명에서는 모두 화소 전극으로 명명한다).
이하 도면과 실시예를 결부하여 본 발명의 구체적인 실시형태를 더 상세하게 설명한다. 하기의 실시예는 본 발명을 설명하고자 하는 것일 뿐 본 발명의 범위를 한정하는 것이 아니다.
도3과 도8을 결부하여 보면, 본 발명의 실시예에서 제공한 박막 트랜지스터는 전체 활성층(2)이 같은 평면내에 위치해 있다. 상기 박막 트랜지스터의 소스 전극(3)과 드레인 전극(4)은 활성층(2) 상에 위치하고 또한 활성층(2)과 접촉하여 설치된다. 소스 전극(3)과 드레인 전극(4) 사이에는 제1 절연층(130)이 설치되어 있다. 드레인 전극(4)은 제1절연층(130) 상에 설치되고, 제1 절연층(130)의 제1 통공(6)에 의해 활성층(2)과 접촉한다.
상기 기술적 해결수단에서, 활성층(2)이 같은 평면내에 위치하여, 클라이밍이 어렵고 쉽게 단선되는 문제가 발생하지 않고, 또한 그 두께가 고르기에 작업 과정에서 파괴 단락 현상이 발생하기 어렵고 종래기술에서 바텀 게이트형 공면 박막 트랜지스터에 존재하는 기술적 문제를 극복하였다. 아울러, 소스 전극(3)과 드레인 전극(4)은 동층 구조가 아니기에 좁은 채널을 쉽게 구현하고, 박막 트랜지스터의 성능을 향상시킨다.
도3을 결부하여 보면, 본 발명의 실시예에서 박막 트랜지스터의 제조 방법은,
전체가 같은 평면내에 위치하는 활성층(2)을 형성하는 단계;
활성층(2) 상에 활성층(2)과 접촉하여 설치되는 소스 전극(3)을 형성하는 단계;
소스 전극(3) 상에 제1 절연층(130)을 형성하고, 제1 절연층(130) 에 제1 통공(6)을 형성하는 단계;
제1 절연층(130) 상에 드레인 전극(4)을 형성하고, 드레인 전극(4)을 제1 통공(6)에 의해 활성층(2)과 접촉시키는 단계를 포함한다.
여기서, 소스 전극(3)과 드레인 전극(4)은 동층 구조가 아니고, 양자는 상이한 레이어로 형성되었다.
여기서, 소스 전극(3)은 박막 트랜지스터의 활성층(2)이 위치한 영역내에 위치할 수 있고 전체 소스 전극(3)이 활성층(2)과 접촉되어 설치되는 바, 도3에 도시된 바와 같다. 실제 제조 공법의 한 번의 패턴 공법에서 동시에 소스 전극(3)과 활성층(2)이 형성될 수 있는 바, 제조 공법을 간소화 할 수 있다. 도4~도7을 결부하여 보면, 소스 전극(3)과 활성층(2)을 형성하는 패턴 공법은 구체적으로,
활성층 박막(110)을 형성하는 단계;
활성층 박막(110)에 소스 금속층(120)을 형성하는 단계, 도4에 도시된 바와 같음;
소스 금속층(120)에 포토레지스트를 코팅하고, 포토레지스트에 노출, 현상(影)을 진행하여 포토레지스트 완전 보류 영역(200), 포토레지스트 반 보류 영역(201)과 포토레지스트 비보류 영역(202)을 형성하고, 포토레지스트 완전 보류 영역(200)은 박막 트랜지스터의 소스 전극이 위치한 영역에 대응하고, 포토레지스트 반 보류 영역(201)은 박막 트랜지스터의 활성층이 소스 전극의 위치와 대응되지 않는 영역에 대응하고, 포토레지스트 비보류 영역(202)은 기타 영역에 대응하는 단계, 도5에 도시된 바와 같음;
포토레지스트 비보류 영역(202)의 소스 금속층과 활성층 박막을 식각하여 활성층(2)의 패턴을 형성하는 단계, 도6에 도시된 바와 같음;
포토레지스트 반 보류 영역(201)의 포토레지스트를 제거하는 단계;
포토레지스트 반 보류 영역(201)의 소스 금속층을 식각하는 단계;
나머지 포토레지스트를 박리시켜 박막프랜지스터의 활성층(2)과 소스 전극(3)을 형성하는 단계, 도7에 도시된 바와 같음을 포함한다.
상기 단계는 한 번의 패턴 공법에 의해 동시에 박막 트랜지스터의 활성층(2)과 소스 전극(3)을 형성한다.
종래기술의 탑 게이트형 공면 구조와 비교하여, 한 번의 패턴 공법에 의해 동시에 박막 트랜지스터의 활성층(2)과 소스 전극(3)을 형성하여 소스 전극(3)의 폭을 효과적으로 감소할 수 있다. 소스 전극(3)과 드레인 전극(4)은 동층 구조가 아니고 양자는 다른 레이어로 형성되었다. 박막 트랜지스터의 투영 폭이 일정할 경우, 적당하게 드레인 전극(4)의 폭을 증가할 수 있다(도1과 도3을 대비하면 알 수 있다). 또한 드레인 전극(4)과 화소 전극(5) 사이에 한 층의 제2 절연층(140)만 설치되어 화소 전극(5)이 제2 절연층(140)의 통공에 의해 드레인 전극(4)과 전기적으로 접촉될 때, 통공의 깊이가 작아 단선 문제가 쉽게 발생하지 않고 소자의 품질을 향상시킨다.
그 외에도 게이트 전극의 일 부분과 어레이 기판의 화소 전극(5)을 동층 구조로 설계할 수 있고 게이트 전극과 화소 전극(5) 사이의 거리가 충분히 떨어지도록 하여 양자 사이에 형성된 결합 커패시턴스(coupling capacitance)가 충분히 작아 소자의 성능에 영향을 주지 않도록 보증한다.
구체적으로 본 발명의 일 실시예에서 탑 게이트형 공면 박막 트랜지스터의 게이트 전극은 제2 절연층(140) 상에 위치한 제1 부분(10)을 포함하고, 제1 부분(10)은 소스 전극 (3)과 드레인 전극(4) 사이의 영역에 대응하는 부분을 구비한다. 선택적으로, 게이트 전극의 제1 부분(10)과 어레이 기판의 화소 전극(5)은 동층 구조이고 같은 레이어로 형성되었다. 구체적으로, 제2 절연층(140) 상에 전기전도층을 형성하고 상기 전기전도층에 패턴 공법을 진행하는 것에 의해 게이트 전극의 제1 부분(10)과 화소 전극(5)을 형성하고, 게이트 전극의 제1부분(10)은 소스 전극(3)과 드레인 전극(4) 사이의 영역에 대응하는 부분을 구비한다.
즉, 박막 트랜지스터의 제조 방법은,
드레인 전극(4)을 커버하는 제2 절연층(140)을 형성하는 단계;
도3을 결부하여 보면, 제2 절연층(140) 상에 위치하고 소스 전극(3)과 드레인 전극(4)사이의 영역에 대응하는 부분을 구비하는 제1 부분(10)을 포함하는 게이트 전극을 형성하는 단계를 더 포함한다.
여기서, 게이트 전극의 제1 부분(10)과 어레이 기판의 화소 전극(5)은 동층 구조이고 같은 전기전도층으로 형성된다. 도3과 도9를 결부하여 보면, 화소 전극(5)은 제2 절연층(140)의 제3 통공(8)에 의해 드레인 전극(4)과 전기적으로 접촉한다. 화소 전극(5)과 드레인 전극(4) 사이에 단지 한 층의 제2 절연층(140)이 있기에 제3 통공(8)의 깊이가 비교적 작아 화소 전극(5)은 클라이밍이 어렵고 쉽게 단선되는 문제가 발생하지 않고, 소자의 품질을 향상시킨다.
더 나아가, 상기 게이트 전극은, 게이트 전극의 제1 부분(10)과 전기적으로 연결되고, 재료가 게이트 금속인 제2 부분(11)을 더 포함할 수 있다. 또한, 전송 신호의 배선 구조를 변화시키지 않는 전제하에 여전히 게이트 선(게이트 금속층으로 형성되고 게이트 전극의 제2 부분(11)과 동층 구조임)에 의해 게이트 전극에 박막 트랜지스터의 개폐 신호를 전송할 수 있어 제조 공정을 증가시키지 않고 구현하기 쉽다. 여기서, 게이트 전극의 제2 부분(11)은 드레인 전극(4)과 동층 구조 일 수 있고, 같은 게이트 금속층으로 형성된다. 또한, 제2 절연층(140)은 게이트 전극의 제2 부분(11)과 드레인 전극(4)을 커버한다.
하나의 선택적인 실시형태로써, 어레이 기판은 탑 게이트형 공면 박막 트랜지스터 어레이 기판이고 박막 트랜지스터의 게이트 전극은 제1 부분(10)과 제2 부분(11)을 포함한다. 제1 부분(10)은 소스 전극(3)과 드레인 전극(4) 사이의 영역에 대응하는 부분을 구비하고 어레이 기판의 화소 전극(5)과 동층 구조이다. 제2 부분(11)의 재료는 게이트 금속이고, 드레인 전극(4)과 동층 구조이고, 소스 전극(3)은 소스 금속층으로 형성되었다. 게이트 전극의 제1 부분(10)과 제2 부분(11) 사이에는 제2 절연층(140)이 설치되고 제2 절연층(140)의 제2 통공(7)에 의해 전기적으로 접촉한다. 이와 상응하게, 어레이 기판의 제조 방법은,
전기적으로 접촉하는 박막 트랜지스터의 활성층(2)과 소스 전극(3)을 형성하는 단계;
소스 전극(3)에 제1 절연층(130)을 형성하고, 제1 절연층(130)에 제1 통공(6)을 형성하는 단계;
게이트 금속층을 형성하고, 상기 게이트 금속층에 패턴 공법을 진행하여 게이트 전극의 제2 부분(11)과 드레인 전극(4)을 형성하는 단계,
드레인 전극(4)을 제1 절연층(130)의 제1 통공(6)에 의해 활성층(2)과 접촉시키는 단계;
드레인 전극(4)을 커버하는 제2 절연층(140)을 형성하는 단계;
제2 절연층(140)에 전기전도층을 형성하고, 상기 전기전도층에 패턴 공법을 진행하여 게이트 전극의 제1 부분(10)과 어레이 기판의 화소 전극(5)을 형성하고, 상기 게이트 전극의 제1 부분(10)은 소스 전극(3)과 드레인 전극(4) 사이의 영역에 대응하는 부분을 구비하고, 제2 절연층(140)의 제2 통공(7)에 의해 제2 부분(11)과 전기적으로 연결시키고, 화소 전극(5)은 제2 절연층(140)의 제3 통공(8)에 의해 드레인 전극(4)과 전기적으로 연결시키는 단계를 포함한다.
상기 단계에서, 선택적으로, 박막 트랜지스터의 활성층(2)과 소스 전극(3)은 한 번의 패턴 공법에 의해 형성되기에 제조 공정을 간소화한다. 물론, 두 번의 패턴 공법에 의해 각각 활성층(2)과 소스 전극(3)을 형성할 수도 있다.
탑 게이트형 공면 박막 트랜지스터에 있어서, 게이트 전극이 게이트 금속을 재료로 하고 드레인 전극(4)과 동층 구조인 제2 부분(11)을 포함할 경우, 선택적으로, 제2 부분(11)은 드레인 전극(4)에서 멀리 떨어진 소스 전극(3)의 일 측에 설치하는 바, 도3에 도시된 바와 같이, 제2 부분(11)과 소스 전극(3), 드레인 전극(4)사이에 형성되는 결합 커패시턴스를 감소하여 소자의 디스플레이의 품질을 향상시킨다
도3을 결부하여 보면, 본 발명의 실시예의 박막 트랜지스터는 구체적으로,
전체가 같은 평면내에 있는 활성층(2);
활성층(2) 상에 설치되고, 활성층(2)이 위치한 영역내에 위치하고 전체 소스 전극(3)과 활성층(2)이 접촉하여 설치되는 소스 전극(3);
소스 전극(3) 상에 위치하고, 제1 통공을 구비하는 제1 절연층(130);
제1 절연층(130) 상에 설치되는 게이트 전극의 제2 부분(11)과 드레인 전극(4);
드레인 전극(4) 상에 설치되고 제2 통공(7)과 제3 통공(8)을 구비하는 제2 절연층(140);
상기 제2 통공(7)에 의해 제2 부분(11)과 전기적으로 연결되고 제2 절연층(140) 상에 설치되는 게이트 전극의 제1 부분(10)을 포함하되,
상기 드레인 전극(4)은 상기 제1 통공에 의해 활성층(2)과 접촉하여 설치되고, 게이트 전극의 제2 부분(11)과 드레인 전극(4)은 동층 구조이며, 재료는 게이트 금속이고, 제2 부분(11)은 드레인 전극(4)에서 멀리 떨어진 소스 전극(3)의 일 측에 위치한다.
본 발명의 실시예의 어레이 기판은 구체적으로,
상술한 바와 같은 박막 트랜지스터;
박막 트랜지스터의 드레인 전극(4)을 커버하는 제2 절연층(140);
제2 절연층(140) 상에 설치되고 게이트 전극의 제1 부분(10)과 동층 구조이며 제2 절연층(140)의 제3 통공에 의해 드레인 전극(4)과 전기적으로 접촉하는 화소 전극(5)을 포함한다.
도3~도9를 결부하여 보면, 본 발명의 실시예에서 박막 트랜지스터의 제조 방법은 구체적으로 하기와 같은 단계를 포함한다.
단계S1, 기질 기판(100)을 제공하는 바, 예컨대, 유리 기판, 석영 기판, 유기 수지 기판 등 투명 기판이고, 기질 기판(100) 상에 활성층(2)과 소스 전극(3)을 형성한다.
여기서, 활성층(2)의 재료는 실리콘 반도체일 수도 있고 금속 산화물 반도체일 수도 있다. 소스 전극(3)의 재료는 Cu，Al，Ag，Mo，Cr，Nd，Ni，Mn，Ti，Ta，W 등 금속 및 상기 금속의 합금이고, 소스 전극(3)은 단층 구조 또는 다층 구조일 수 있는 바, 다층 구조에는 예컨대, Cu/Mo, Ti/Cu/Ti，Mo/Al/Mo 등이 있다.
구체적으로, 기질 기판(100) 상에 활성층(2)과 소스 전극(3)을 형성하는 단계는,
기질 기판(100)에 순차적으로 활성층 박막(110)과 소스 금속층(120)을 형성하는 단계;
도5에 도시된 바와 같이, 소스 금속층(120)에 포토레지스트를 코팅하고, 포토레지스트에 노출, 현상을 진행하여 포토레지스트 완전 보류 영역(200), 포토레지스트 반 보류 영역(201)과 포토레지스트 비보류 영역(202)을 형성하고, 포토레지스트 완전 보류 영역(200)은 박막 트랜지스터의 소스 전극이 위치한 영역에 대응하고, 포토레지스트 반 보류 영역(201)은 박막 트랜지스터의 활성층이 소스 전극의 위치와 대응되지 않는 영역에 대응하고, 포토레지스트 비보류 영역(202)은 기타 영역에 대응하는 단계;
도6에 도시된 바와 같이, 포토레지스트 비보류 영역(202)의 소스 금속층과 활성층 박막을 식각하여 활성층(2)의 패턴을 형성하는 단계;
포토레지스트 반 보류 영역(201)의 포토레지스트를 제거하는 단계;
포토레지스트 반 보류 영역(201)의 소스 금속층을 식각하는 단계;
도7에 도시된 바와 같이, 나머지 포토레지스트를 박리시켜 박막프랜지스터의 활성층(2)과 소스 전극(3)을 형성하는 단계를 포함한다.
단계S2, 도8에 도시된 바와 같이, 단계S1을 완료한 기질 기판(100) 상에 제1 절연층(130)을 형성하고 제1 절연층(130)에 패턴 공법을 진행하여 제1 통공(6)을 형성하고 활성층(2)을 노출시킨다.
제1 절연층(130)은 SiNx, SiOx또는Si(ON)x일 수 있다.
단계S3, 도8과 도9를 결부하여 보면, 단계S2를 완료한 기질 기판(100) 상에 게이트 금속층(미도시)을 형성하고 상기 게이트 금속층에 패턴 공법을 진행하여 게이트 전극의 제2 부분(11), 드레인 전극(4)과 게이트 선을 형성하고, 여기서, 게이트 전극의 제2 부분(11)은 게이트 선과 전기적으로 연결되고, 드레인 전극(4)은 제1 통공(6)에 의해 활성층(2)과 전기적으로 접촉한다.
여기서, 게이트 금속층은 Cu，Al，Ag，Mo，Cr，Nd，Ni，Mn，Ti，Ta，W 등 금속 및 상기 금속의 합금일 수 있고, 게이트 금속층은 단층 구조 또는 다층 구조일 수 있는 바, 다층 구조에는 예컨대, Cu/Mo, Ti/Cu/Ti，Mo/Al/Mo등이 있다.
단계S4, 도9에 도시된 바와 같이, 단계S3을 완료한 기질 기판(100) 상에 제2 절연층(140)을 형성하고 제2 절연층(140)에 패턴 공법을 진행하여 제2 통공(7)과 제3 통공(8)을 형성한다.
제2 절연층(140)은 SiNx, SiOx또는Si(ON)x일 수 있다.
단계S5, 도3과 도9를 결부하여 보면, 단계S4를 완료한 기질 기판(100) 상에 전기전도층을 형성하고 상기 전기전도층에 패턴 공법을 진행하여 게이트 전극의 제1 부분(10)을 형성하고, 게이트 전극의 제1 부분(10)은 소스 전극(3)과 드레인 전극(4) 사이의 영역에 대응하는 부분을 구비하고 제2 통공(7)에 의해 제2 부분(11)과 전기적으로 접촉된다.
이로써 박막 트랜지스터의 제작이 완료된다.
본 발명의 실시예에서 어레이 기판의 제조 방법은 구체적으로 하기와 같은 단계를 포함한다.
도3과 도9를 결부하여 보면, 상기 단계S1~S5에 의해 박막 트랜지스터를 형성하고, 단계S5에서 게이트 전극의 제1 부분(10)을 형성함과 동시에 어레이 기판의 화소 전극(5)을 형성하고 화소 전극(5)은 제3 통공(8)에 의해 드레인 전극(4)과 전기적으로 접촉한다.
여기서, 게이트 전극의 제1 부분(10)과 화소 전극(5)을 형성하는 단계는 구체적으로,
단계S4를 완료한 기질 기판(100) 상에 전기전도층을 형성하고 상기 전기전도층에 패턴 공법을 진행하여 게이트 전극의 제1 부분(10)과 화소 전극(5)을 형성한다.
본 발명의 실시예에서는 디스플레이 장치를 더 제공하였는바, 예컨대 상기 어레이 기판을 포함하여 디스플레이 소자의 품질과 디스플레이 품질을 향상시킨다.
상기 디스플레이 장치는 액정 디스플레이 장치일 수도 있고 유기발광 다이오드 디스플레이 장치일 수도 있다. 구체적으로 상기 디스플레이 장치는 액정 패널, 전자 종이, OLED패널, 휴대폰, 태블릿PC, 텔레비전, 모니터, 노트북, 디지털 액자, 네비게이터 등 임의의 디스플레이 기능을 구비하는 제품 또는 부품일 수 있다.
본 발명의 기술적 해결수단은 박막 트랜지스터의 소스 전극과 드레인 전극을 활성층 상에 설치하는 것에 의해 활성층이 같은 평면내에 있도록 하여 종래기술에서 활성층이 클라이밍이 어려워 쉽게 단선되는 문제를 극복하고, 또한 활성층의 두께가 고르기에 파괴 단락 현상이 발생하지 않고 박막 트랜지스터의 품질을 향상시킨다. 또한 소스 전극과 드레인 전극이 동층 구조가 아니도록 설치하여 소스 전극과 드레인 전극의 거리를 원활하게 조절할 수 있고 좁은 채널을 쉽게 구현할 수 있고 박막 트랜지스터의 성능을 향상시킬 수 있다.
상기 내용은 본 발명의 선택적인 실시형태인 바, 본 발명이 속하는 기술분야의 통상적인 지식을 가진 자에게 있어서, 본 발명의 기술적 원리를 벗어나지 않은 전제하에서 약간의 개선과 교체를 진행할 수 있고, 이런 개선과 교체도 본 발명의 보호 범위로 보아야 한다.

Claims (17)

  1. 전체가 같은 평면내에 있는 활성층;
    상기 활성층 상에 위치하고 상기 활성층과 접촉하여 설치되는 소스 전극;
    상기 소스 전극 상에 위치하고, 제1 통공을 포함하는 제1 절연층;
    상기 제1 절연층 상에 위치하고, 상기 제1 통공에 의해 활성층과 접촉하는 드레인 전극(drain electrode);
    드레인 전극을 커버하는 제2 절연층;
    상기 제2 절연층 상의 제1 부분에 위치하고 상기 제1 부분은 대응되는 소스 전극과 드레인 전극 사이의 영역에 대응하는 부분을 구비하는 게이트 전극을 포함하며,
    그 중, 상기 게이트 전극은 제2 부분을 더 포함하고 게이트 전극의 제1 부분과 전기적으로 연결되고,
    상기 드레인 전극과 상기 게이트 전극의 제2 부분은 동층 구조이며, 상기 제2 절연층은 상기 게이트 전극의 제2 부분과 드레인 전극을 커버하는 박막 트랜지스터.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 게이트 전극의 제2 부분은 상기 드레인 전극에서 떨어진 상기 소스 전극의 일 측에 위치하는 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 제2 절연층은 제2통공을 포함하고, 상기 게이트 전극의 제1 부분은 상기 제2 통공에 의해 상기 게이트 전극의 제2 부분과 전기적으로 접촉하는 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 게이트 전극의 제2부분과 드레인 전극의 재료는 게이트 금속인 박막 트랜지스터.
  7. 제1항에 있어서,
    상기 게이트 전극의 제1 부분은 투명 전기전도 재료인 박막 트랜지스터.
  8. 제1항, 제4항 내지 제7항 중의 어느 한 항에 있어서,
    상기 소스 전극은 박막 트랜지스터의 활성층이 위치한 영역 내에 위치하고, 전체 소스 전극과 상기 활성층은 접촉하여 설치되는 박막 트랜지스터.
  9. 전체가 같은 평면내에 위치하는 활성층을 형성하는 단계;
    상기 활성층 상에 상기 활성층과 접촉하여 설치되는 소스 전극을 형성하는 단계;
    상기 소스 전극 상에 제1 절연층을 형성하고, 상기 제1 절연층 에 제1 통공을 형성하는 단계;
    상기 제1 절연층 상에 드레인 전극을 형성하고, 상기 드레인 전극을 제1 통공에 의해 활성층과 접촉시키는 단계;
    상기 드레인 전극을 커버하는 제2 절연층을 형성하는 단계;
    상기 제2 절연층 상에 위치하는 제1 부분을 포함하고, 상기 제1 부분은 소스 전극과 드레인 전극 사이의 영역에 대응하는 부분을 구비하는 게이트 전극을 형성하는 단계;
    상기 제2 절연층에 제2 통공을 형성하는 단계를 포함하고,
    게이트 전극 및 드레인 전극을 형성하는 단계는,
    상기 제1 절연층 상에 게이트 금속층을 형성하고, 상기 게이트 금속층에 대하여 패턴 공법을 진행하여 게이트 전극의 제2 부분과 드레인 전극을 형성하고, 상기 드레인 전극은 제1 절연층 중의 제1 통공에 의해 활성층과 접촉하는 단계와,
    상기 제2 절연층 상에 전기전도층을 형성하고, 상기 전기전도층에 대하여 패턴 공법을 진행하여 게이트 전극의 제1 부분을 형성하고 상기 게이트 전극의 제1 부분은 소스 전극과 드레인 전극 사이의 영역에 대응하는 부분을 구비하고, 제2 절연층의 제2 통공에 의해 게이트 전극의 제2 부분과 전기적으로 접촉하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  10. 삭제
  11. 삭제
  12. 제9항에 있어서,
    활성층과 소스 전극을 형성하는 단계는
    활성층 박막을 형성하는 단계;
    상기 활성층 박막에 소스 금속층을 형성하는 단계;
    상기 소스 금속층에 포토레지스트를 코팅하고, 포토레지스트에 노출, 현상을 진행하여 포토레지스트 완전 보류 영역, 포토레지스트 반 보류 영역과 포토레지스트 비보류 영역을 형성하고, 상기 포토레지스트 완전 보류 영역은 박막 트랜지스터의 소스 전극이 위치한 영역에 대응하고, 상기 포토레지스트 반 보류 영역은 박막 트랜지스터의 활성층이 소스 전극과 대응되지 않는 영역에 대응하고, 상기 포토레지스트 비보류 영역은 기타 영역에 대응하는 단계;
    포토레지스트 비보류 영역의 소스 금속층과 활성층 박막을 식각하여 활성층의 패턴을 형성하는 단계;
    포토레지스트 반 보류 영역의 포토레지스트를 제거하는 단계;
    포토레지스트 반 보류 영역의 소스 금속층을 식각하는 단계;
    나머지 포토레지스트를 박리시켜 박막 트랜지스터의 활성층과 소스 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  13. 제1항에 따른 박막 트랜지스터,
    박막 트랜지스터의 드레인 전극을 커버하고 제3 통공을 구비하는 제2절연층;
    상기 제2 절연층 상에 위치하고 상기 제3 통공에 의해 박막 트랜지스터의 드레인 전극과 전기적으로 접촉하는 화소 전극을 포함하는 어레이 기판.
  14. 제13항에 있어서,
    상기 제2 절연층 상의 제1 부분에 위치하고, 상기 제1 부분은 소스 전극과 드레인 전극 사이의 영역에 대응하는 부분을 구비하고, 상기 게이트 전극의 제1 부분과 화소 전극은 동층 구조인 게이트 전극을 더 포함하는 어레이 기판.
  15. 제13항 또는 제14항에 따른 어레이 기판을 포함하는 디스플레이 장치.
  16. 전체가 같은 평면 내에 위치하는 활성층을 형성하는 단계;
    상기 활성층에 상기 활성층과 접촉하여 설치되는 소스 전극을 형성하는 단계;
    상기 소스 전극에 제1 절연층을 형성하고, 상기 제1절연층에 제1통공을 형성하는 단계;
    상기 제1 절연층 상에 게이트 금속층을 형성하고, 상기 게이트 금속층에 패턴 공법을 진행하여 게이트 전극의 제2 부분과 드레인 전극을 형성하고, 상기 드레인 전극은 제1 절연층의 제1 통공에 의해 활성층과 접촉하는 단계;
    드레인 전극을 커버하는 제2 절연층을 형성하는 단계;
    상기 제2 절연층에 제2 통공과 제3 통공을 형성하는 단계;
    상기 제2 절연층 상에 게이트 전극의 제1 부분을 형성하고, 상기 제1 부분은 소스 전극과 드레인 전극 사이의 영역에 대응하는 부분을 구비하며, 제2 절연층의 제2 통공에 의해 게이트 전극의 제2 부분과 전기적으로 접촉시키는 단계;
    게이트 전극의 제1 부분을 형성하는 동시에, 어레이 기판의 화소 전극을 형성하고, 화소 전극은 제3 통공에 의해 드레인 전극과 전기적으로 접촉하는 단계를 포함하는 어레이 기판의 제조 방법.
  17. 제16항에 있어서,
    게이트 전극의 제1 부분과 화소 전극을 형성하는 단계는 구체적으로,
    상기 제2 절연층 상에 전기전도층을 형성하고, 상기 전기전도층에 패턴 공법을 진행하여, 게이트 전극의 제1 부분과 화소 전극을 형성하는 어레이 기판의 제조 방법.
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