KR101825696B1 - Chip component and method of manufacturing the same - Google Patents
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Abstract
본 발명은 적층체와, 적층체의 적어도 일 영역에 형성된 표면 개질 부재를 포함하고, 표면 개질 부재는 적층체 표면의 적어도 일부를 노출시키도록 형성된 칩 부품 및 그 제조 방법을 제시한다.The present invention provides a chip component including a laminate and a surface modifying member formed on at least one region of the laminate, wherein the surface modifying member exposes at least a part of the surface of the laminate, and a manufacturing method thereof.
Description
본 발명은 칩 부품 및 그 제조 방법에 관한 것으로, 특히 외부 전극의 형상을 제어할 수 있는 칩 부품 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip component and a manufacturing method thereof, and more particularly to a chip component capable of controlling the shape of an external electrode and a manufacturing method thereof.
최근들어, 휴대용 전자 기기, 예컨데 스마트폰 등의 다기능화에 따라 다양한 주파수 대역이 사용되고 있다. 즉, 하나의 스마트폰 내에서 무선 LAN(wireless LAN), 블루투스(bluetooth), GPS 등 다른 주파수 대역을 이용하는 복수의 기능을 채용하게 되었다. 또한, 전자 기기의 고집적화에 따라 한정된 공간에서의 내부 회로 밀도가 높아지게 되고, 그에 따라 내부 회로 사이에 노이즈 간섭이 필연적으로 발생하게 된다.2. Description of the Related Art In recent years, various frequency bands have been used in accordance with multifunctionality of portable electronic devices, for example, smart phones. That is, a plurality of functions using different frequency bands such as wireless LAN (wireless LAN), bluetooth, and GPS are adopted in one smartphone. In addition, due to the high integration of electronic devices, the internal circuit density in a limited space is increased, thereby causing noise interference between internal circuits inevitably.
이렇게 휴대용 전자 기기의 다양한 주파수의 노이즈를 억제하고, 내부 회로 사이의 노이즈를 억제하기 위해 복수의 칩 부품이 이용되고 있다. 예를 들어, 각각 서로 다른 주파수 대역의 노이즈를 제거하는 칩 비드, 공통 모드 필터(common mode filter) 등이 이용되고 있다.A plurality of chip components are used to suppress the noise of various frequencies of the portable electronic device and to suppress the noise between the internal circuits. For example, chip beads, a common mode filter, etc., which remove noise in different frequency bands, are used.
또한, 외부로부터 전자기기로 인가되는 ESD 등의 고전압으로부터 전자기기를 방호하기 위해 배리스터, 서프레서, 등의 ESD 보호 소자가 필요하다. 그리고, 이들 칩 부품이 차지하는 면적을 줄이기 위해 서로 다른 특성을 갖는 적어도 둘 이상을 적층하여 칩 부품을 제작할 수 있다. 예를 들어, 노이즈 필터와 ESD 보호 소자를 하나의 칩 내에 적층하여 칩 부품을 구현한다.In addition, an ESD protection device such as a varistor or a suppressor is required to protect electronic devices from high voltage such as ESD applied from an external device to an electronic device. In order to reduce the area occupied by these chip parts, at least two or more of them having different characteristics can be stacked to produce a chip part. For example, a noise filter and an ESD protection device are stacked in one chip to implement a chip component.
이러한 칩 부품은 내부에 소정의 구조물이 형성된 적층체의 외부에 외부 전극이 형성되고, 외부 전극을 통해 전자기기의 내부 회로와 연결된다. 이때, 외부 전극은 도금 공정으로 형성할 수 있다. 즉, 칩 부품은 전자기기의 PCB 기판 상에 납땜되어 실장될 수 있는데, 솔더링 특성을 향상시키기 위해 외부 전극을 도금 공정으로 형성한다.In such a chip component, an external electrode is formed on the outside of a laminate having a predetermined structure formed therein, and is connected to an internal circuit of the electronic device through an external electrode. At this time, the external electrode may be formed by a plating process. That is, the chip component can be soldered on the PCB substrate of the electronic device, and the external electrode is formed by the plating process to improve the soldering characteristic.
그런데, 적층체의 표면은 불균일한 저항 상태를 갖게 되고, 이 상태에서 도금 공정을 실시하면 도금층 성장의 불균일이 발생된다. 즉, 도금층의 번짐 현상이 발생되고, 그에 따라 외부 전극이 원하지 않는 형상으로 형성된다.However, the surface of the laminate has a non-uniform resistance state, and when the plating process is performed in this state, the plating layer is unevenly grown. That is, the plating layer is blurred, and thus the external electrode is formed in an undesired shape.
이러한 도금 번짐 현상을 방지하기 위해 적층체 표면에 글래스 등을 코팅하는 것이 알려져 있다. 즉, 글래스를 이용하여 적층체 표면에 코팅층을 형성한다. 그러나, 표면 코팅층은 적층체 형성 후 적층체 표면에 글래스 성분을 코팅하는 것으로 적층체와 완벽한 결합성을 얻지 못하며, 코팅층으로 인해 적층체 내부의 도체와 외부 전극이 연결되지 못하는 등의 문제가 발생될 수 있다.It is known to coat glass or the like on the surface of the laminate in order to prevent such plating blurring. That is, a coating layer is formed on the surface of the laminate by using glass. However, since the surface coating layer does not form a perfect bond with the laminate by coating a glass component on the surface of the laminate after the laminate is formed, problems such as failure to connect the conductor inside the laminate with the external electrode due to the coating layer occur .
본 발명은 외부 전극의 형상 제어가 용이한 칩 부품 및 그 제조 방법을 제공한다.The present invention provides a chip component that can easily control the shape of an external electrode and a method of manufacturing the same.
본 발명은 표면을 개질시켜 외부 전극의 형상 제어가 용이한 칩 부품 및 그 제조 방법을 제공한다.The present invention provides a chip component whose surface is modified to easily control the shape of the external electrode and a method of manufacturing the same.
본 발명의 일 양태에 따른 칩 부품은 적층체; 및 상기 적층체의 적어도 일 영역에 형성된 표면 개질 부재를 포함하고, 상기 표면 개질 부재는 상기 적층체 표면의 적어도 일부를 노출시키도록 형성된다.A chip component according to an aspect of the present invention includes: a laminate; And a surface modifying member formed on at least one region of the laminate, wherein the surface modifying member is formed to expose at least a part of the surface of the laminate.
상기 적층체는 복수의 시트가 적층되고, 상기 적층체 내에 상기 시트와는 이종의 물질층이 형성된다.The laminate has a plurality of sheets laminated, and a material layer different from the sheet is formed in the laminate.
상기 이종의 물질층은 소정 형상의 도전 패턴 및 과전압 방호 물질층을 포함한다.The heterogeneous material layer includes a conductive pattern of a predetermined shape and a layer of an overvoltage protection material.
상기 표면 개질 부재는 상기 적층체의 표면적의 5% 내지 90%의 면적으로 분포된다.The surface modifying member is distributed in an area of 5% to 90% of the surface area of the laminate.
상기 표면 개질 부재는 결정 상태 및 비결정 상태의 산화물 중 적어도 하나를 포함한다.The surface modifying member includes at least one of a crystalline state and an oxide of an amorphous state.
상기 산화물은 Bi2O3, BO2, B2O3, ZnO, Co3O4, SiO2, Al2O3, MnO, H2BO3, Ca(CO3)2, Ca(NO3)2, CaCO3 중 적어도 하나를 포함한다.The oxide is Bi 2 O 3, BO 2, B 2 O 3, ZnO, Co 3 O 4, SiO 2, Al 2 O 3, MnO, H 2 BO 3, Ca (CO 3) 2, Ca (NO 3) 2 , and CaCO 3 .
상기 산화물은 적어도 일부가 상기 적층체의 표면 내측으로 박힌다.At least a part of the oxide is embedded in the surface of the laminate.
상기 산화물은 적어도 하나 이상의 크기를 갖는 입자가 적어도 일 영역에서 응집 또는 연결된다.The oxide is aggregated or connected in at least one region with particles having at least one size.
상기 산화물 입자의 평균 크기는 0.1㎛ 내지 10㎛이다.The average size of the oxide particles is 0.1 탆 to 10 탆.
상기 적층체 표면의 적어도 일부에 형성된 오목부를 더 포함한다.And a concave portion formed on at least a part of the surface of the laminate.
상기 적층체 내부에 형성된 제 2 표면 개질 부재를 더 포함한다.And a second surface modification member formed inside the laminate.
상기 제 2 표면 개질 부재는 상기 적층체를 이루는 적어도 하나의 시트에 형성된다.And the second surface modification member is formed on at least one sheet constituting the laminate.
본 발명의 다른 양태에 따른 칩 부품은 복수의 시트가 적층된 적층체; 상기 적층체 내부에 형성되며 상기 시트와는 다른 물질로 형성된 이종 물질층; 및 상기 적층체의 적어도 일 면에 형성된 외부 전극을 포함하고, 상기 적층체는 적어도 일 표면이 둘 이상의 성분을 갖는다.A chip component according to another aspect of the present invention includes: a laminate in which a plurality of sheets are laminated; A heterogeneous material layer formed in the laminate and formed of a material different from the sheet; And an external electrode formed on at least one side of the laminate, wherein at least one surface of the laminate has two or more components.
상기 적층체의 적어도 일 면에 상기 적층체 표면의 적어도 일부를 노출시키도록 형성된 표면 개질 부재를 포함한다.And a surface modification member formed on at least one surface of the laminate to expose at least a part of the surface of the laminate.
상기 표면 개질 부재는 산화물을 포함한다.The surface modifying member comprises an oxide.
상기 산화물은 상기 적층체 두께의 0.01% 내지 10%의 두께로 형성된다.The oxide is formed to a thickness of 0.01% to 10% of the thickness of the laminate.
본 발명의 또다른 양태에 따른 칩 부품의 제조 방법은 복수의 칩 부품을 마련하는 과정; 상기 복수의 칩 부품의 적어도 일면에 표면 개질 부재를 형성하는 과정을 포함하고, 상기 표면 개질 부재는 상기 칩 부품 표면의 적어도 일부가 노출되도록 형성한다.According to another aspect of the present invention, there is provided a method of manufacturing a chip component, including: preparing a plurality of chip components; And forming a surface modification member on at least one surface of the plurality of chip components, wherein the surface modification member is formed such that at least a part of the surface of the chip component is exposed.
상기 표면 개질 부재는 상기 복수의 칩 부품과 산화물 분말을 용기 내에 투입하고 회전하여 형성한다.The surface modification member is formed by charging the plurality of chip components and the oxide powder into a container and rotating the same.
상기 복수의 칩 부품 및 상기 산화물 분말과 함께 복수의 매개물을 더 투입한다.And a plurality of mediums are further charged together with the plurality of chip parts and the oxide powder.
상기 복수의 매개물은 상기 칩 부품 및 상기 산화물 분말과 이종의 물질로 이루어진다.The plurality of mediums are made of a material different from the chip component and the oxide powder.
상기 복수의 매개물은 총 부피가 상기 산화물 분말의 총 부피보다 크고 상기 복수의 적층체의 총 부피보다 작다.The plurality of mediums having a total volume greater than a total volume of the oxide powder and less than a total volume of the plurality of stacks.
상기 표면 개질 부재를 형성하기 전 산세 처리하는 과정과, 상기 표면 개질 부재를 형성한 후 상기 칩 부품을 표면 연마하는 과정의 적어도 하나를 더 포함한다.A step of pickling the surface modification member before forming the surface modification member, and a step of polishing the surface of the chip component after the surface modification member is formed.
본 발명의 실시 예들에 따른 칩 부품은 적층체의 표면에 표면 개질 부재를 형성하고, 그에 따라 외부 전극의 형상을 제어할 수 있다. 즉, 적층체의 표면에 표면 개질 부재를 형성하여 적층체의 표면을 개질함으로써 도금으로 형성되는 외부 전극의 번짐 및 퍼짐 현상을 방지할 수 있고, 그에 따라 외부 전극의 형상을 용이하게 제어할 수 있다.The chip component according to the embodiments of the present invention can form the surface modification member on the surface of the laminate, thereby controlling the shape of the external electrode. That is, by modifying the surface of the laminate by forming the surface modifying member on the surface of the laminate, it is possible to prevent spreading and spreading of the external electrode formed by plating, and thus the shape of the external electrode can be easily controlled .
또한, 본 발명은 표면 개질 부재를 형성함으로써 적층체로의 수분 침투를 방지할 수 있고, 그에 따라 칩 부품의 수명 및 신뢰성을 향상시킬 수 있다.Further, the present invention can prevent the moisture penetration into the laminate by forming the surface modifying member, thereby improving the life and reliability of the chip component.
도 1은 본 발명의 일 실시 예에 따른 칩 부품의 사시도.
도 2는 본 발명의 일 실시 예에 따른 칩 부품의 표면 개략도.
도 3 내지 도 5는 본 발명의 실시 예들에 따른 칩 부품의 분해 사시도.
도 6은 본 발명의 일 실시 예에 따른 칩 부품의 제조 방법을 설명하기 위한 공정 흐름도.
도 7 내지 도 9는 산화물의 투입량에 따른 적층체 표면 사진.
도 10 및 도 11은 매개물을 이용하지 않은 경우와 매개물의 크기에 따른 표면 개질 부재의 형상을 도시한 개략도 및 적층체 표면 사진.
도 12 및 도 13은 습식 연마와 건식 연마 후의 적층체 표면 사진.
도 14 및 도 15는 표면 개질 부재를 형성한 본 발명과 표면 개질 부재를 형성하지 않은 종래 예에 따른 칩 부품의 외부 전극의 사진.1 is a perspective view of a chip component according to an embodiment of the present invention;
2 is a schematic top view of a chip component according to an embodiment of the present invention;
3 to 5 are exploded perspective views of a chip component according to embodiments of the present invention.
6 is a flowchart of a method of manufacturing a chip component according to an embodiment of the present invention.
7 to 9 are photographs of the surface of the layered product in accordance with the amount of the oxide deposited.
10 and 11 are schematic views showing the shape of the surface modification member according to the size of the medium and the case where no medium is used, and a photograph of the surface of the layered body.
12 and 13 are photographs of the surface of the laminate after wet polishing and dry polishing.
Figs. 14 and 15 are photographs of external electrodes of a chip component according to the present invention in which the surface modifying member is formed and a conventional example in which the surface modifying member is not formed. Fig.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be understood, however, that the invention is not limited to the disclosed embodiments, but is capable of other various forms of implementation, and that these embodiments are provided so that this disclosure will be thorough and complete, It is provided to let you know completely. In the drawings, the thickness is enlarged to clearly illustrate the various layers and regions, and the same reference numerals denote the same elements in the drawings.
도 1은 본 발명의 일 실시 예에 따른 칩 부품의 사시도이고, 도 2는 칩 부품의 표면 개략도이다.1 is a perspective view of a chip component according to an embodiment of the present invention, and Fig. 2 is a schematic top view of a chip component.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 예에 따른 칩 부품은 복수의 시트가 적층된 적층체(1000)와, 적층체(1000)의 적어도 일 표면에 형성된 표면 개질 부재(2000)와, 적층체(1000)의 적어도 일 면에 형성된 외부 전극(3000)을 포함할 수 있다.1 and 2, a chip component according to an embodiment of the present invention includes a
적층체The laminate
적층체(1000)는 일 방향(예를 들어 X 방향) 및 이와 직교하는 타 방향(예를 들어 Y 방향)으로 각각 소정의 길이 및 폭을 각각 갖고, 수직 방향(예를 들어 Z 방향)으로 소정의 높이를 갖는 대략 육면체 형상으로 마련될 수 있다. 즉, 외부 전극(3000)의 형성 방향을 X 방향, 즉 길이라 할 때, 이와 수평 방향으로 직교하는 방향을 Y 방향을 폭으로 하고, 수직 방향을 Z 방향, 즉 두께로 할 수 있다. 여기서, X 방향으로의 길이는 예를 들어 Y 방향으로의 폭 및 Z 방향으로의 높이보다 크거나 같고, Y 방향으로의 폭은 Z 방향으로의 높이와 같거나 다를 수 있다. 폭(Y 방향)과 높이(Z 방향)가 다를 경우 폭은 높이보다 크거나 작을 수 있다. 예를 들어, 길이, 폭 및 높이의 비는 1∼5:1:0.5∼2일 수 있다. 즉, 폭을 기준으로 길이가 폭보다 1배 내지 5배 정도 클 수 있고, 높이는 폭보다 0.5배 내지 2배일 수 있다. 그러나, 이러한 X, Y 및 Z 방향의 크기는 하나의 예로서 칩 부품이 연결되는 전자기기의 내부 구조, 칩 부품의 형상, 칩 부품의 기능 등에 따라 다양하게 변형 가능하다. 이러한 적층체(1000)는 소정 크기를 갖는 대략 판 형상의 시트가 복수 적층되어 형성될 수 있다. 즉, 시트는 X 방향 및 Y 방향으로 소정의 길이 및 폭을 갖고, Z 방향으로 소정의 두께를 갖는 대략 사각형의 판 형상으로 마련될 수 있다. 이러한 시트가 복수 적층되어 대략 육면체의 적층체(1000)를 형성할 수 있다. 적층체(1000)를 이루는 복수의 시트는 예를 들어 MLCC 등의 유전체 재료 분말, BaTiO3, BaCO3, TiO2, Nd2O3, Bi2O3, Zn0, Al2O3 중의 하나 이상을 포함하는 물질로 형성될 수 있다. 따라서, 시트는 재질에 따라 각각 소정의 유전율, 예를 들어 5∼20000, 바람직하게는 7∼5000, 더욱 바람직하게는 200∼3000의 유전율을 가질 수 있다. 또한, 복수의 시트는 배리스터 물질로 이루어질 수도 있는데, 예를 들어 ZnO 분말에 Bi2O3, Pr6O11, CoO, MnO 등의 첨가제를 첨가하여 시트를 형성할 수도 있다. 그리고, 복수의 시트는 비자성 시트일 수도 있고, 자성 시트일 수도 있다. 즉, 상기한 바와 같은 물질로 형성되어 소정의 유전율을 가지는 비자성 시트일 수 있고, 자성 물질이 더 포함된 자성 시트일 수 있다. 물론, 복수의 시트는 칩 부품의 용도에 맞게 적어도 하나가 자성 시트 또는 비자성 시트로 형성될 수 있다. 그리고, 복수의 시트는 금속 분말과 폴리머의 혼합물로 형성될 수도 있다. 상기한 바와 같이 복수의 시트는 칩 부품의 용도 등에 따라 다양한 물질로 형성될 수 있다. 또한, 복수의 시트는 모두 동일 두께로 형성될 수 있고, 적어도 어느 하나가 다른 것들에 비해 두껍거나 얇게 형성될 수 있다. The
한편, 적층체(1000) 내의 복수의 시트에는 다양한 구조가 형성될 수 있다. 즉, 적층체(1000) 내에는 다양한 형태의 도전 패턴이 형성될 수 있고, ESD 보호 물질 등이 형성될 수 있다. 다시 말하면, 적층체(1000) 내에는 적층체(1000)를 이루는 시트와는 다른 성분을 갖는 이종의 물질층이 적어도 하나 이상 형성될 수 있다. 예를 들어, 적층체(1000) 내의 복수의 시트에는 스파이럴 형태의 코일 패턴, 전도성 물질이 매립된 홀이 선택적으로 형성될 수 있고, 그에 따라 인덕터 또는 노이즈 필터가 구현될 수 있다. 또한, 적층체(1000)에는 배리스터, ESD 보호부 등의 고전압을 방호하기 위한 구조가 구현될 수 있다. 또한, 적층체(1000) 내의 복수의 시트에는 외부 전극(3000)과 각각 교대로 연결되도록 복수의 내부 전극이 형성될 수 있고, 그에 따라 인접한 두 내부 전극과 그 사이의 시트에 의한 캐패시터가 형성될 수 있다. 그리고, 적층체(1000) 내에는 적어도 일 면에 코일 패턴이 형성된 기판이 마련되고 그 상부에 금속 분말 및 폴리머로 이루어진 시트가 적층되어 파워 인덕터가 형성될 수 있다. 이러한 인덕터, 노이즈 필터, 캐패시터, 파워 인덕터, 배리스터, ESD 보호부는 적층체(1000) 내에 하나 구현될 수도 있고, 적어도 둘 이상이 복합되어 구현될 수도 있다. 한편, 적층체(1000)는 최하층 및 최상층에 형성된 하부 커버층(미도시) 및 상부 커버층(미도시)을 더 포함할 수 있다. 물론, 최하층의 시트가 하부 커버층으로 기능하고 최상층의 시트가 상부 커버층으로 기능할 수도 있다. 하부 및 상부 커버층은 자성체 시트가 복수 적층되어 마련될 수 있으며, 동일 두께로 형성될 수 있다. 여기서, 자성체 시트로 이루어진 하부 및 상부 커버층의 최외곽, 즉 하부 및 상부 표면에 비자성 시트, 예를 들어 유리질의 시트가 더 형성될 수 있다. 또한, 하부 및 상부 커버층은 내부의 시트들보다 두꺼울 수 있다.On the other hand, a plurality of sheets in the laminate 1000 may have various structures. That is, various types of conductive patterns may be formed in the
표면 개질 부재The surface modifying member
표면 개질 부재(2000)는 적층체(1000)의 적어도 일 표면에 형성될 수 있다. 이러한 표면 개질 부재(2000)는 외부 전극(3000)을 형성하기 이전에 적층체(1000)의 표면에 예를 들어 산화물을 분포시켜 형성할 수 있다. 여기서, 산화물은 결정 상태 또는 비결정 상태로 적층체(1000)의 표면에 분산되어 분포될 수 있다. 표면 개질 부재(2000)는 도금 공정으로 외부 전극(3000)을 형성할 때 도금 공정 이전에 적층체(1000) 표면에 분포될 수 있다. 즉, 표면 개질 부재(2000)는 외부 전극(3000)의 일부를 인쇄 공정으로 형성하기 이전에 분포시킬 수도 있고, 인쇄 공정 후 도금 공정을 실시하기 이전에 분포시킬 수도 있다. 물론, 인쇄 공정을 실시하지 않는 경우 표면 개질 부재(2000)를 분포시킨 후 도금 공정을 실시할 수 있다. 이때, 표면에 분포된 표면 개질 부재(2000)는 적어도 일부가 용융될 수 있다.The
한편, 표면 개질 부재(2000)는 도 2의 (a)에 도시된 바와 같이 적어도 일부가 동일한 크기로 적층체(1000)의 표면에 고르게 분포될 수 있고, 도 2의 (b)에 도시된 바와 같이 적어도 일부가 서로 다른 크기로 불규칙하게 분포될 수도 있다. 또한, 도 2의 (c)에 도시된 바와 같이 적층체(1000)의 적어도 일부 표면에는 오목부가 형성될 수도 있다. 즉, 표면 개질 부재(2000)가 형성되어 볼록부가 형성되고 표면 개질 부재(2000)가 형성되지 않은 영역의 적어도 일부가 패여 오목부가 형성될 수도 있다. 이때, 표면 개질 부재(2000)는 적어도 일부가 적층체(1000)의 표면보다 깊이 형성될 수 있다. 즉, 표면 개질 부재(2000)는 소정 두께가 적층체(1000)의 소정 깊이로 박히고 나머지 두께가 적층체(1000)의 표면보다 높게 형성될 수 있다. 이때, 적층체(1000)에 박히는 두께는 산화물 입자의 평균 직경의 1/20 내지 1일 수 있다. 즉, 산화물 입자는 도 2(d)에 도시된 바와 같이 적층체(1000) 내부로 모두 함입될 수 있고, 적어도 일부가 함입될 수 있다. 물론, 산화물 입자는 도 2(d)에 도시된 바와 같이 적층체(1000)의 표면에만 형성될 수 있다. 따라서, 산화물 입자는 적층체(1000)의 표면에서 반구형으로 형성될 수도 있고, 구 형태로 형성될 수도 있다. 또한, 표면 개질 부재(2000)는 상기한 바와 같이 적층체(1000)의 표면에 부분적으로 분포될 수도 있으며, 적어도 일 영역에 막 형태로 분포될 수도 있다. 즉, 도 2(a) 내지 도 2(d)에 도시된 바와 같이 산화물 입자가 적층체(1000)의 표면에 섬(island) 형태로 분포되어 표면 개질 부재(2000)가 형성될 수 있다. 즉, 적층체(1000) 표면에 결정 상태 또는 비결정 상태의 산화물이 서로 이격되어 섬 형태로 분포될 수 있고, 그에 따라 적층체(1000) 표면의 적어도 일부가 노출될 수 있다. 또한, 산화물은 도 2(e)에 도시된 바와 같이 표면 개질 부재(2000)는 적어도 둘 이상이 연결되어 적어도 일 영역에는 막으로 형성되고, 적어도 일부에는 섬 형태로 형성될 수 있다. 즉, 적어도 둘 이상의 산화물 입자가 응집되거나 인접한 산화물 입자가 연결되어 막 형태를 이룰 수 있다. 그러나, 산화물이 입자 상태로 존재하거나, 둘 이상의 입자가 응집되거나 연결된 경우에도 적층체(1000) 표면의 적어도 일부는 표면 개질 부재(2000)에 의해 외부로 노출된다. On the other hand, the
이때, 표면 개질 부재(2000)의 총 면적은 적층체(1000) 표면 전체 면적의 예를 들어 5% 내지 90%일 수 있다. 표면 개질 부재(2000)의 면적에 따라 적층체(1000) 표면의 도금 번짐 현상이 제어될 수 있지만, 표면 개질 부재(2000)가 너무 많이 형성되면 적층체(1000) 내부의 도전 패턴과 외부 전극(3000)의 접촉이 어려울 수 있다. 즉, 표면 개질 부재(2000)가 적층체(1000) 표면적의 5% 미만으로 형성될 경우 도금 번짐 현상의 제어가 어렵고, 90%를 초과하여 형성될 경우 적층체(1000) 내부의 도전 패턴과 외부 전극(3000)이 접촉되지 않을 수 있다. 따라서, 표면 개질 부재(2000)는 도금 번짐 현상을 제어할 수 있고 적층체(1000) 내부의 도전 패턴과 외부 전극(3000)의 접촉될 수 있는 정도의 면적으로 형성하는 것이 바람직하다. 이를 위해 표면 개질 부재(2000)는 적층체(1000) 표면적의 10% 내지 90%로 형성될 수 있고, 바람직하게는 30% 내지 70%의 면적으로 형성될 수 있으며, 더욱 바람직하게는 40% 내지 50%의 면적으로 형성될 수 있다. 이때, 적층체(1000)의 표면적은 일 면의 표면적일 수도 있고, 육면체를 이루는 적층체(1000)의 여섯면의 표면적일 수도 있다. 한편, 표면 개질 부재(2000)는 적층체(1000) 두께의 10% 이하의 두께로 형성될 수 있다. 즉, 표면 개질 부재(2000)는 적층체(1000) 두께의 0.01% 내지 10%의 두께로 형성될 수 있다. 예를 들어, 표면 개질 부재(2000)는 0.1㎛∼50㎛의 크기로 존재할 수 있는데, 그에 따라 표면 개질 부재(2000)는 적층체(1000) 표면으로부터 0.1㎛∼50㎛의 두께로 형성될 수 있다. 즉, 표면 개질 부재(2000)는 적층체(1000)의 표면보다 박힌 영역을 제외하고 적층체(1000) 표면으로부터 0.1㎛∼50㎛의 두께로 형성될 수 있다. 따라서, 적층체(1000) 내측으로 박힌 두께를 포함하면 표면 개질 부재(2000)는 0.1㎛∼50㎛보다 두꺼운 두께를 가질 수 있다. 표면 개질 부재(2000)가 적층체(1000) 두께의 0.01% 미만의 두께로 형성될 경우 도금 번짐 현상의 제어가 어렵고, 적층체(1000) 두께의 10%를 초과하는 두께로 형성될 경우 적층체(1000) 내부의 도전 패턴과 외부 전극(3000)이 접촉되지 않을 수 있다. 즉, 표면 개질 부재(2000)는 적층체(1000)의 재료 특성(전도성, 반도성, 절연성, 자성체 등)에 따라 다양한 두께를 가질 수 있고, 산화물 분말의 크기, 분포량, 응집 여부에 따라 다양한 두께를 가질 수 있다.At this time, the total area of the
이렇게 적층체(1000)의 표면에 표면 개질 부재(2000)가 형성됨으로써 적층체(1000)의 표면은 성분이 다른 적어도 두 영역이 존재할 수 있다. 즉, 표면 개질 부재(2000)가 형성된 영역과 형성되지 않은 영역은 서로 다른 성분이 검출될 수 있다. 예를 들어, 표면 개질 부재(2000)가 형성된 영역은 표면 개질 부재(2000)에 따른 성분, 즉 산화물이 존재할 수 있고, 형성되지 않은 영역은 적층체(1000)에 따른 성분, 즉 시트의 성분이 존재할 수 있다. 이렇게 도금 공정 이전에 적층체(1000)의 표면에 표면 개질 부재(2000)를 분포시킴으로써 적층체(1000) 표면에 거칠기를 부여하여 개질시킬 수 있다. 따라서, 도금 공정이 균일하게 실시될 수 있고, 그에 따라 외부 전극(3000)의 형상을 제어할 수 있다. 즉, 적층체(1000)의 표면은 적어도 일 영역의 저항이 다른 영역의 저항과 다를 수 있는데, 저항이 불균일한 상태에서 도금 공정을 실시하면 도금층의 성장 불균일이 발생된다. 이러한 문제를 해결하기 위해 적층체(1000)의 표면에 입자 상태 또는 용융 상태의 산화물을 분산시켜 표면 개질 부재(2000)를 형성함으로써 적층체(1000)의 표면을 개질시킬 수 있고, 도금층의 성장을 제어할 수 있다. By forming the
여기서, 적층체(1000)의 표면 저항을 균일하게 하기 위한 입자 상태 또는 용융 상태의 산화물은 예를 들어 Bi2O3, BO2, B2O3, ZnO, Co3O4, SiO2, Al2O3, MnO, H2BO3, Ca(CO3)2, Ca(NO3)2, CaCO3 중 적어도 하나 이상을 이용할 수 있다. 한편, 표면 개질 부재(2000)는 적층체(1000) 내의 적어도 하나의 시트 상에도 형성될 수 있다. 즉, 시트 상의 다양한 형상의 도전 패턴은 도금 공정으로 형성할 수도 있는데, 표면 개질 부재(2000)를 형성함으로써 도전 패턴의 형상을 제어할 수 있다.Here, the oxides in the particle state or in the molten state for making the surface resistance of the
외부 전극External electrode
외부 전극(3100, 3200; 3000)는 적층체(1000)의 서로 대향되는 두 측면에 마련되어 적층체(1000) 내부에 형성된 도전 패턴과 선택적으로 연결된다. 즉, 외부 전극(3000)은 서로 대향되는 두 측면, 예를 들어 제 1 및 제 2 측면에 각각 하나씩 형성될 수도 있고, 도 1에 도시된 바와 같이 두개 이상씩 형성될 수도 있다. 또한, 제 1 및 제 2 측면과 직교하는 제 3 및 제 4 측면의 적어도 하나에 적어도 하나의 외부 전극이 더 형성될 수도 있다. 이러한 외부 전극(3000)은 적어도 하나의 층으로 형성될 수 있다. 외부 전극(3000)은 Ag 등의 금속층으로 형성될 수 있고, 금속층 상에 적어도 하나의 도금층이 형성될 수도 있다. 예를 들어, 외부 전극(3000)은 구리층, Ni 도금층 및 Sn 또는 Sn/Ag 도금층이 적층 형성될 수도 있다. 또한, 외부 전극(3000)은 예를 들어 0.5%∼20%의 Bi2O3 또는 SiO2를 주성분으로 하는 다성분계의 글래스 프릿(Glass frit)을 금속 분말과 혼합하여 형성할 수 있다. 이때, 글래스 프릿과 금속 분말의 혼합물은 페이스트 형태로 제조되어 적층체(1000)의 두면에 도포될 수 있다. 이렇게 외부 전극(3000)에 글래스 프릿이 포함됨으로써 외부 전극(3000)과 적층체(1000)의 밀착력을 향상시킬 수 있고, 적층체(1000) 내부의 도전 패턴과 외부 전극(3000)의 콘택 반응을 향상시킬 수 있다. 또한, 글래스가 포함된 도전성 페이스트가 도포된 후 그 상부에 적어도 하나의 도금층이 형성되어 외부 전극(3000)이 형성될 수 있다. 즉, 글래스가 포함된 금속층과, 그 상부에 적어도 하나의 도금층이 형성되어 외부 전극(3000)이 형성될 수 있다. 예를 들어, 외부 전극(3000)은 글래스 프릿과 Ag 및 Cu의 적어도 하나가 포함된 층을 형성한 후 전해 또는 무전해 도금을 통하여 Ni 도금층 및 Sn 도금층 순차적으로 형성할 수 있다. 이때, Sn 도금층은 Ni 도금층과 같거나 두꺼운 두께로 형성될 수 있다. 물론, 외부 전극(3000)은 적어도 하나의 도금층만으로 형성될 수도 있다. 즉, 페이스트를 도포하지 않고 적어도 1회의 도금 공정을 이용하여 적어도 일층의 도금층을 형성하여 외부 전극(3000)을 형성할 수도 있다. 한편, 외부 전극(3000)은 2㎛∼100㎛의 두께로 형성될 수 있으며, Ni 도금층이 1㎛∼10㎛의 두께로 형성되고, Sn 또는 Sn/Ag 도금층은 2㎛∼10㎛의 두께로 형성될 수 있다.The external electrodes 3100, 3200, and 3000 are provided on two opposing sides of the laminate 1000, and are selectively connected to the conductive patterns formed in the
적층체The laminate 내부의 구조 예 Internal structure example
한편, 적층체(1000) 내의 일 실시 예에 따른 구조가 도 3 내지 도 5에 도시되어 있다. 도 3 내지 도 5는 본 발명의 일 실시 예에 따른 적층체(1000)의 분해 사시도로서, 스파이럴 형상의 코일 패턴을 포함하는 노이즈 필터의 분해 사시도이다. 상기한 바와 같이 적층체(1000)는 내부에 캐패시터, 배리스터, 인덕터, 파워 인덕터 등 다양한 칩 부품이 구현될 수 있는데, 하기 실시 예는 공통 모드 노이즈 필터의 예를 설명한다.On the other hand, the structure according to one embodiment in the
도 3을 참조하면, 적층체(1000)는 복수의 시트(110 내지 150)가 적층되고, 선택된 적어도 하나의 시트(120 내지 150) 상에 적어도 하나의 코일 패턴(310 내지 340)이 각각 형성될 수 있다. 또한, 코일 패턴(310 내지 340)이 복수 형성되는 경우 적어도 두 코일 패턴(310 내지 340)이 전도성 물질이 매립된 홀(351, 352, 361, 362)을 통해 수직 방향으로 연결될 수 있다. 예를 들어, 제 1 코일 패턴(310)은 전도성 물질이 매립된 홀들(351, 352)를 통해 제 3 코일 패턴(330)과 연결될 수 있고, 제 2 코일 패턴(320)은 전도성 물질이 매립된 홀들(361, 362)을 통해 제 4 코일 패턴(340)과 연결될 수 있다. 그리고, 각 코일 패턴(310 내지 340)으로부터 외측으로 인출되는 인출 전극(410 내지 440)이 형성되어 외부 전극과 연결될 수 있다. 한편, 최상측 시트(110)의 상부 및 최하측 시트(150)의 하부에는 각각 상부 커버층(1100) 및 하부 커버층(1200)이 형성될 수 있다. 상부 및 하부 커버층(1100, 1200)은 시트(110 내지 150) 각각의 두께보다 두껍게 형성될 수 있다.Referring to FIG. 3, the
도 4에 도시된 바와 같이, 적층체(1000) 내에는 ESD 보호부가 더 형성될 수 있다. 즉, 공통 모드 노이즈 필터와 ESD 보호부가 적층되어 복합 소자를 이룰 수 있다. 이러한 적층체(1000)는 복수의 시트(110 내지 180)와, 선택된 적어도 하나 이상의 시트(120 내지 150) 상에 각각 형성된 코일 패턴(310 내지 340)과, 코일 패턴(310 내지 340)을 각각 연결시키기 위해 전도성 물질이 매립되어 형성된 홀(351, 352, 361, 362)과, 코일 패턴(310 내지 340)로부터 인출되어 외부 전극과 연결되는 인출 전극(410 내지 440)과, 선택된 시트(170) 상에 형성된 복수의 제 1 방전 전극(511, 512, 513, 514)과, 제 1 방전 전극(511 내지 514)의 말단에 형성된 홀 내에 매립된 ESD 보호층(531, 532, 533, 534)과, 선택된 시트(180) 상에 형성되어 ESD 보호층(531 내지 534)와 연결되는 제 2 방전 전극(520)을 포함할 수 있다. 이때, 제 1 방전 전극(511 내지 514)은 복수의 인출 전극(410 내지 440)과 함께 외부 전극과 연결되고, 제 2 방전 전극(520)은 별도의 외부 전극과 연결된다. 한편, 공통 모드 노이즈 필터부와 ESD 보호부를 분리하기 위해 이들 사이에 시트(160)가 마련될 수 있다.As shown in FIG. 4, an ESD protection portion may further be formed in the
도 5에 도시된 바와 같이, 적층체(1000) 내에는 적어도 하나의 캐패시터 전극(610)이 더 형성될 수 있다. 즉, 캐패시터 전극(610)은 두 코일 패턴(320, 330) 사이에 시트(190)가 마련되고, 시트(190) 상에 형성될 수 있고, 캐패시터 전극(610)으로부터 외측으로 인출되는 인출 전극(610)이 형성될 수 있다. 또한, 시트(190)에는 전도성 물질이 매립된 홀(353, 363)이 형성되어 상하 코일 패턴을 연결시킬 수 있다. 캐패시터 전극(610)과 그 상측 및 하측의 코일 패턴(320, 330) 사이에는 시트(130, 190)를 사이에 두고 소정의 정전용량을 갖는 캐패시터가 형성될 수 있다.As shown in FIG. 5, at least one
상기한 바와 같이 본 발명의 일 실시 예에 따른 칩 부품은 적층체(1000)의 표면에 표면 개질 부재(2000)를 형성함으로써 외부 전극(3000)의 형상을 제어할 수 있다. 즉, 적층체(1000)의 표면에 표면 개질 부재(2000)를 형성하여 적층체(1000)의 표면을 개질함으로써 도금으로 형성되는 외부 전극(3000)의 번짐 및 퍼짐 현상을 방지할 수 있고, 그에 따라 외부 전극(3000)의 형상을 용이하게 제어할 수 있다. 또한, 본 발명은 적층체(1000)의 표면에 적층체(1000)와는 다른 성분의 표면 개질 부재(2000)를 형성함으로써 적층체(1000)로의 수분 침투를 방지할 수 있고, 그에 따라 칩 부품의 수명 및 신뢰성을 향상시킬 수 있다. 내습성은 고온다습한 환경에서 칩 부품을 소정 시간 유지시킨 후 누설 전류를 측정함으로써 확인할 수 있다. As described above, the chip component according to the embodiment of the present invention can control the shape of the external electrode 3000 by forming the
칩 부품의 제조 방법Manufacturing method of chip parts
본 발명의 일 실시 예에 따른 칩 부품의 제조 방법을 도 8을 이용하여 설명하면 다음과 같다. 도 6은 본 발명의 일 실시 예에 따른 칩 부품의 제조 방법을 설명하기 위한 공정 순서도이다. A method of manufacturing a chip component according to an embodiment of the present invention will be described with reference to FIG. 6 is a flowchart illustrating a method of manufacturing a chip component according to an embodiment of the present invention.
먼저, 소정 두께를 갖는 대략 사각 형태의 시트를 복수 마련한다(S110). 이때, 복수의 시트는 칩 부품의 크기보다 클 수 있다. 즉, 복수의 시트 상에 복수의 도전 패턴 등을 형성한 후 칩 부품의 크기로 절단할 수 있다. 또한, 복수의 시트는 소정의 유전율을 갖는 비자성 시트 또는 자성 시트일 수 있다. 즉, 복수의 시트는 적어도 하나가 비자성 시트 또는 자성 시트일 수 있다. 물론, 복수의 시트는 소정의 항복 전압을 갖는 배리스터 물질로 형성될 수도 있다. First, a plurality of substantially rectangular shaped sheets having a predetermined thickness are provided (S110). At this time, the plurality of sheets may be larger than the size of the chip component. That is, a plurality of conductive patterns or the like may be formed on a plurality of sheets and then cut into chip component sizes. Further, the plurality of sheets may be a non-magnetic sheet or a magnetic sheet having a predetermined permittivity. That is, at least one of the plurality of sheets may be a non-magnetic sheet or a magnetic sheet. Of course, the plurality of sheets may be formed of a varistor material having a predetermined breakdown voltage.
이어서, 적어도 하나의 시트 상에 소정 형상의 도전 패턴 등을 형성한다(S120). 이때, 도전 패턴 상에 복수의 절연 패턴을 형성할 수 있다. 도전 패턴은 소정의 면적을 갖는 사각형으로 형성될 수도 있고, 중심 영역에서 외측으로 스파이럴 형태로 형성될 수도 있다. 또한, 도전 패턴은 Ag, Pt, Ni, Sn, Cu 등의 도전 물질을 이용하여 스크린 프린팅 방법으로 형성할 수도 있고, 도금 방법으로 형성할 수도 있다. 이때, 도전 패턴을 도금 방법으로 형성하기 이전에 시트의 적어도 일면 상에 표면 개질 부재(2000)를 형성할 수 있다. 즉, 도금 형상을 제어하기 위해 시트의 표면에 표면 개질 부재(2000)를 형성하여 시트의 표면을 개질시킬 수 있다. 또한, 적어도 하나의 시트 상에는 ESD 등의 고전압을 차단하기 위한 ESD 보호 부재를 형성할 수 있다. ESD 보호 부재는 수직 또는 수평 방향으로 이격된 두 도전 패턴 사이에 형성될 수 있다. 예를 들어, ESD 보호 부재는 시트를 관통하도록 형성된 공극을 매립하도록 형성될 수도 있고, 시트 상에 이격된 두 도전 패턴 사이에 이들과 일부 중첩되도록 형성될 수도 있다. 또한, ESD 보호 부재는 두 도전 패턴 사이에 마련된 공극일 수도 있다. 즉, 수직 또는 수평 방향으로 이격된 두 도전 패턴 사이에 별도의 물질을 형성하지 않고 이들 사이에 공극을 유지하여 ESD 보호 부재로 이용할 수도 있다. Then, a conductive pattern or the like having a predetermined shape is formed on at least one sheet (S120). At this time, a plurality of insulating patterns can be formed on the conductive pattern. The conductive pattern may be formed in a square having a predetermined area, or may be formed in a spiral shape outward from the center area. The conductive pattern may be formed by a screen printing method using a conductive material such as Ag, Pt, Ni, Sn, or Cu, or may be formed by a plating method. At this time, the
이어서, 도전 패턴 및/또는 ESD 보호 부재가 형성된 복수의 시트를 적층하고 절단 및 소성하여 적층체(1000)를 형성한다(S130). 이에 따라, 복수의 스파이럴 형태의 코일이 형성된 인덕터 또는 공통 모드 노이즈 필터가 형성되거나, 시트를 사이에 두고 두 도전 패턴이 캐패시턴스를 형성하는 캐패시터가 형성될 수 있다. 또한, ESD 보호부가 형성될 수도 있다. 이렇게 복수의 시트를 적층하여 적층체(1000)를 형성함으로써 도전 패턴의 형상, ESD 보호부의 유무, 시트의 재질 등에 따라 다양한 용도의 칩 부품이 형성될 수 있다.Subsequently, a plurality of sheets having the conductive pattern and / or the ESD protection member formed thereon are laminated, cut, and fired to form a laminated body 1000 (S130). Thus, an inductor or a common mode noise filter in which a plurality of spiral-shaped coils are formed, or a capacitor in which two conductive patterns form capacitances can be formed with a sheet interposed therebetween. An ESD protection portion may also be formed. By forming the
이어서, 적층체(1000)의 표면에 표면 개질 부재(2000)를 형성한다(S140). 표면 개질 부재(2000)는 적층체(1000) 표면에 산화물을 분포시켜 형성할 수 있는데, 예를 들어 Bi2O3, BO2, B2O3, ZnO, Co3O4, SiO2, Al2O3, MnO, H2BO3, Ca(CO3)2, Ca(NO3)2, CaCO3 중 적어도 하나를 이용할 수 있다. 또한, 표면 개질 부재(2000)를 적층체(1000) 표면에 형성하기 위해 상기 산화물과 적층체(1000)를 내부에 소정의 공간이 형성된 통 내에 투입한 후 통을 좌우 방향 및/또는 상하 방향으로 회전시켜 산화물을 적층체(1000) 표면에 분산시킬 수 있다. 즉, 밀링하여 형성할 수 있다. 이때, 통은 대략 원통형으로 이루어질 수 있다. 또한, 이러한 공정을 적어도 1회 실시하여 표면 개질 부재(2000)를 형성할 수 있다. 표면 개질 부재(2000)의 적층체(1000) 표면의 분포량, 크기 및 두께 등은 산화물의 투입량, 적층체(1000)의 투입량, 공정 시간 등에 따라 달라질 수 있다. 즉, 산화물의 투입량 및 공정 시간이 증가할수록 표면 개질 부재(2000)의 분포량, 즉 표면적, 크기 및 두께가 증가할 수 있고, 적층체(1000)의 투입량이 증가할수록 표면 개질 부재(2000)의 분포량, 즉 표면적, 크기 및 두께가 감소할 수 있다. 예를 들어, 적층체(1000)의 수량을 20000∼60000으로 하고 산화물을 2g∼15g 투입함으로써 적층체(1000) 표면에 0㎛∼10㎛ 두께의 산화물을 분포시킬 수 있고, 하나의 적층체(1000) 당 50㎍∼200㎍ 양으로 산화물을 도포시킬 수 있다. 이때, 회전 속도를 예를 들어 50∼100rpm으로 하고, 통의 부피는 500∼1000cc일 수 있다. 또한, 공정 시간은 30분 내지 2시간 일 수 있다. 실시 예로서, 9.92㎟의 표면적을 갖는 60000개의 적층체(1000)를 4g의 산화물과 함께 소정의 통 내에 투입한 후 소정 시간 회전시키면 산화물은 0㎛∼4㎛의 두께로 형성되며, 표면적당 6.7㎍/㎟ 정도 형성되어 칩당 67㎍ 정도의 양으로 산화물이 분포된다. 이때의 표면 사진을 도 7에 도시하였다. 또한, 9.92㎟의 표면적을 갖는 60000개의 적층체(1000)를 8g의 산화물과 함께 소정의 통 내에 투입한 후 소정 시간 회전시키면 산화물은 1㎛∼6㎛의 두께로 형성되며, 표면적당 13.4㎍/㎟ 정도 형성되어 칩당 133㎍ 정도의 양으로 산화물이 분포된다. 이때의 표면 사진을 도 8에 도시하였다. 그리고, 9.92㎟의 표면적을 갖는 60000개의 적층체(1000)를 11g의 산화물과 함께 소정의 통 내에 투입한 후 소정 시간 회전시키면 산화물은 2㎛∼10㎛의 두께로 형성되며, 표면적당 18.5㎍/㎟ 정도 형성되어 칩당 183㎍ 정도의 양으로 산화물이 분포된다. 이때의 표면 사진을 도 9에 도시하였다.Subsequently, the
한편, 표면 개질 부재(2000)를 형성하기 이전에 적층체(1000) 표면을 산세 공정을 실시할 수도 있다. 산세 공정은 적층체(1000)의 표면을 개질하기 위한 전단계로서 적층체(1000)를 약산 처리하여 적층체(1000)의 표면에 균일한 기공을 형성할 수 있다. 적층체(1000)의 표면에 기공을 형성함으로써 표면 개질 부재(2000)가 적층체(1000)의 형성을 더욱 용이하게 할 수 있다. 또한, 표면 개질 부재(2000) 형성 시 산화물과 함께 복수의 매개물을 더 투입할 수 있는데, 매개물을 투입함으로써 산화물을 균일하게 분포시킬 수 있다. 즉, 매개물이 투입되지 않은 경우 산화물은 불균일하게 분포되면 서로 응집되는 양이 증가할 수 있으나, 매개물이 투입되면 산화물이 균일하게 분포되고 서로 응집되는 양을 줄일 수 있다. 이때, 매개물은 적층체(1000) 및 표면 개질 부재(2000)와 다른 재질을 이용할 수 있는데, 예를 들어 스테인레스 스틸, 세라믹 등을 이용할 수 있다. 또한, 매개물은 구 형태, 육면체 형태 등 다양한 형태를 이용할 수 있다. 이때, 복수의 매개물은 총 부피가 산화물 분말의 총 부피보다 크고 적층체(1000)의 총 부피보다 작은 부피를 이용할 수 있는데, 예를 들어 매개물의 총 부피는 적층체(1000) 총 부피의 10% 내지 90%를 이용할 수 있다. 한편, 매개물의 크기에 따라 적층체(1000)에 분산되는 산화물의 크기 및 간격을 조절할 수 있는데, 매개물의 크기가 클수록 산화물의 크기 및 간격이 커지고, 매개물의 크기가 작을수록 산화물의 크기 및 간격이 작아진다. 즉, 매개물의 부피가 적층체(1000) 부피의 10% 미만일 경우 매개물을 이용하지 않을 때와 동일한 분포 상태를 보이며, 적층체(1000) 부피의 90%를 초과할 경우 산화물이 매개물의 표면에 뭍는 양이 증가하여 적층체(1000) 표면에는 도포되지 않을 수 있다. 도 10의 (a) 및 도 11의 (a)는 매개물을 이용하지 않는 경우의 표면 개질 부재의 분포 형상을 설명하기 위한 개략 단면도 및 평면 사진으로서, 도시된 바와 같이 표면 개질 부재(2000)는 적층체(1000)의 표면에 불규칙하게 분포되고, 응집 또는 연결되는 양이 증가하여 적어도 일 영역에서 막 형태를 이룰 수 있다. 또한, 사이즈가 작은 매개물을 이용할 경우 도 10의 (b) 및 도 11의 (b)에 도시된 바와 같이 표면 개질 부재(2000)는 적층체(1000)의 표면에 도 10의 (a) 및 도 11의 (a)에 도시된 경우보다 규칙적으로 분포되고, 응집 또는 연결되는 양이 감소한다. 그런데, 사이즈가 큰 매개물을 이용할 경우 도 10의 (c) 및 도 11의 (c)에 도시된 바와 같이 표면 개질 부재(2000)는 적층체(1000)의 표면에 규칙적으로 분포되고, 도 10의 (b) 및 도 11의 (b)에 도시된 작은 매개물을 이용하는 경우에 비해 큰 사이즈로 적층체(1000)의 표면에 형성된다. 이렇게 매개물을 이용함으로써 적층체(1000) 표면에 붙는 산화물을 다져주어 산화물이 적층체(1000)의 표면으로부터 소정 깊이로 부착될 수 있도록 한다. On the other hand, the surface of the
이어서, 필요에 따라 표면 개질 부재(2000)가 형성된 적층체(1000)를 표면 연마할 수 있다(S150). 표면 연마에 따라 표면 개질 부재(2000)의 일부를 연마할 수 있고, 그에 따라 표면 개질 부재(2000)가 섬 형태로 형성될 수 있도록 한다. 연마 공정은 습식 연마 또는 건식 연마 공정으로 실시할 수 있다. 습식 연마의 경우 소정의 내부 공간이 마련된 통 내에 표면 개질 부재(2000)가 형성된 복수의 적층체(1000)와 순수 및 연마제를 투입한 후 50 내지 100rpm의 회전 속도로 연마할 수 있다. 건식 연마의 경우 통 내에 표면 개질 부재(2000)가 형성된 복수의 적층체(1000)와 연마제를 투입한 후 100 내지 200rpm의 회전 속도로 연마할 수 있다. 즉, 건식 연마는 순수를 투입하지 않고 고속으로 실시할 수 있다. 이때, 연마제는 알루미나를 이용할 수 있다. 한편, 연마 시간은 적층체(1000), 순수 및 연마제의 투입량, 연마제의 거칠기, 연마 속도 등에 따라 달라질 수 있는데, 저속 및 습식 연마는 30분 이상 실시하고 고속 및 건식 연마는 1시간 이하로 실시할 수 있다. 예를 들어 습식 연마는 30분 이상 24시간 이하로 실시할 수 있고, 건식 연마는 1시간 이상 24시간 이하로 실시할 수 있다. 도 12 및 도 13은 습식 연마와 건식 연마 후의 적층체 표면 사진으로서, 각 도의 (a)는 연마 이전, (b)는 1시간 연마 후, (c)는 4시간 연마 후, (d)는 6시간 연마 후, (e)는 24시간 연마 후의 사진을 각각 도시한다. 도시된 바와 같이 연마 공정을 실시하면 적층체(1000)의 표면 개질 부재(2000)의 크기 및 분포를 조절할 수 있다. Subsequently, the surface of the
도 14 및 도 15는 표면 개질 부재를 형성한 본 발명에 따른 칩 부품의 외부 전극 형상과 표면 개질 부재를 형성하지 않은 종래 예에 따른 칩 부품의 외부 전극 형상의 사진이다. 도 14의 (a)에 도시된 바와 같이 표면 개질 부재를 형성한 본 발명은 도 14의 (b)에 도시된 바와 같이 표면 개질 부재를 형성하지 않는 종래에 비해 적층체(1000) 표면의 절연성을 더욱 띄게 하여 도금 번짐을 방지할 수 있어 외부 전극의 형상을 제어할 수 있다. 또한, 도 15의 (a)에 도시된 바와 같이 표면 개질 부재를 형성한 본 발명은 도 15의 (b)에 도시된 바와 같이 표면 개질 부재를 형성하지 않는 종래에 비해 표면 개질읕 통해 표면 거칠기를 부여하여 도금 시 퍼짐 현상을 방지할 수 있다.Figs. 14 and 15 are photographs of the external electrode shape of the chip component according to the present invention in which the surface modifying member is formed, and the external electrode shape of the chip component according to the conventional example in which the surface modification member is not formed. As shown in FIG. 14 (b), the present invention in which the surface modifying member is formed as shown in FIG. 14 (a) is superior to the conventional method in which the surface modifying member is not formed, The plating can be prevented from being blurred, and the shape of the external electrode can be controlled. In addition, as shown in FIG. 15A, the present invention in which the surface modifying member is formed has a higher surface roughness than the conventional surface modifying member, as shown in FIG. 15B, And spreading phenomenon can be prevented when plating.
그리고, 내습성을 확인하기 위해 본 발명에 따른 표면 개질 부재가 형성된 복수의 칩 부품과 종래에 따른 표면 개질 부재가 형성되지 않은 복수의 칩 부품을 85℃의 온도와 85%의 습도를 유지하는 환경에서 12시간 유지시킨 후 5V의 전압을 인가하여 누설 전류를 확인하였다. 이때, 데이터 라인과 접지 라인 사이의 누설 전류(cross IL)와 데이터 라인끼리(IL)의 누설 전류를 측정하였으며, 10nA 이상의 전류가 흐르는 경우 불량으로 판단하였다. 이러한 본 발명 및 종래 예에 따른 내습성 결과를 [표 1]에 나타내었다.In order to confirm moisture resistance, a plurality of chip components having the surface modifying member according to the present invention and a plurality of chip components having no conventional surface modifying member formed thereon are placed in an environment maintaining a temperature of 85 캜 and a humidity of 85% For 12 hours, and a voltage of 5 V was applied to confirm the leakage current. At this time, the leakage current (cross IL) between the data line and the ground line and the leakage current between the data lines (IL) were measured. When the current exceeding 10 nA flowed, it was judged to be defective. The moisture resistance results according to the present invention and the conventional example are shown in [Table 1].
Exam conditions
상기한 바와 같이 본 발명에 따른 표면 개질 부재를 형성한 칩 부품의 경우 누설 전류가 측정되지 않아 불량이 전혀 발생되지 않았지만, 표면 개질 부재를 형성하지 않은 종래의 칩 부품은 3% 내지 18%의 불량률이 발생하였다. 즉, 종래의 경우 데이터 라인과 접지 라인 사이에는 3% 정도가 누설 전류가 발생하여 불량으로 판단되었고, 데이터 라인끼리에는 18% 정도가 누설 전류가 발생하여 불량으로 판단되었다. 또한, 불량이 발생된 칩 부품은 누설 전류가 수십 nA로부터 쇼트(short)까지 측정되었다. 따라서, 본 발명은 표면 개질 부재를 형성함으로써 칩 부품의 내습성을 향상시킬 수 있고, 그에 따라 칩 부품의 수명 및 신뢰성을 향상시킬 수 있다.As described above, in the case of the chip component formed with the surface modification member according to the present invention, the leakage current is not measured and no defect is generated at all. However, the conventional chip component without the surface modification member has a defect rate of 3% to 18% Lt; / RTI > That is, in the conventional case, about 3% of the leakage current occurs between the data line and the ground line, and it is determined that the data line is defective. Also, the leakage current of the chip component in which the failure occurred was measured from several tens nA to a short. Accordingly, the present invention can improve the moisture resistance of the chip component by forming the surface modifying member, thereby improving the life and reliability of the chip component.
본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been specifically described according to the above embodiments, it should be noted that the above embodiments are for explanation purposes only and not for the purpose of limitation. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention.
1000 : 적층체 2000 : 표면 개질 부재
3000 : 외부 전극1000: laminate 2000: surface modification member
3000: external electrode
Claims (22)
상기 적층체의 적어도 일 영역에 형성된 표면 개질 부재; 및
상기 적층체의 표면에 형성된 외부 전극을 포함하고,
상기 표면 개질 부재는 상기 적층체 표면의 적어도 일부에 분산되어 상기 적층체 표면의 적어도 일부를 노출시키도록 형성되며,
상기 표면 개질 부재는 상기 적층체와 상기 외부 전극 사이를 포함한 상기 적층체의 표면에 형성된 칩 부품.
A laminate;
A surface modification member formed in at least one region of the laminate; And
And an external electrode formed on a surface of the laminate,
Wherein the surface modification member is dispersed on at least a part of the surface of the layered body so as to expose at least a part of the surface of the layered body,
Wherein the surface modification member is formed on a surface of the laminate including the laminate and the external electrode.
The chip component according to claim 1, wherein the laminate has a plurality of sheets laminated, and a layer of a material different from the sheet is formed in the laminate.
3. The chip component of claim 2, wherein the different material layer comprises a conductive pattern and a layer of overvoltage protection material.
The chip component according to claim 1, wherein the surface modifying member is distributed in an area of 5% to 90% of the surface area of the laminate.
5. The chip component according to claim 4, wherein the surface modification member comprises at least one of a crystalline state and an oxide of an amorphous state.
6. The method of claim 5, wherein the oxide is selected from the group consisting of Bi 2 O 3 , BO 2 , B 2 O 3 , ZnO, Co 3 O 4 , SiO 2 , Al 2 O 3 , MnO, H 2 BO 3 , Ca (CO 3 ) 2 , Ca (NO 3 ) 2 , and CaCO 3 .
7. The chip component according to claim 6, wherein at least a part of the oxide is embedded inside the surface of the laminate.
7. The chip component according to claim 6, wherein the oxide is aggregated or connected in at least one region.
7. The chip component according to claim 6, wherein the oxide has an average size of particles of 0.1 mu m to 10 mu m.
The chip component according to claim 1, further comprising a recess formed in at least a part of the surface of the laminate.
The chip component according to any one of claims 1 to 10, further comprising a second surface modification member formed inside the laminate.
12. The chip component according to claim 11, wherein the second surface modification member is formed on at least one sheet constituting the laminate.
상기 적층체 내부에 형성되며 상기 시트와는 다른 물질로 형성된 이종 물질층;
상기 적층체의 적어도 일 면에 형성된 외부 전극; 및
상기 적층체의 적어도 일 면에 상기 적층체 표면의 적어도 일부를 노출시키도록 형성된 표면 개질 부재를 포함하고,
상기 표면 개질 부재는 상기 적층체와 상기 외부 전극 사이를 포함한 상기 적층체의 표면에 형성된 칩 부품.
A laminated body in which a plurality of sheets are laminated;
A heterogeneous material layer formed in the laminate and formed of a material different from the sheet;
An external electrode formed on at least one surface of the laminate; And
And a surface modification member formed on at least one side of the laminate so as to expose at least a part of the surface of the laminate,
Wherein the surface modification member is formed on a surface of the laminate including the laminate and the external electrode.
14. The chip component according to claim 13, wherein the surface modification member comprises an oxide.
16. The chip component according to claim 15, wherein the oxide is formed to a thickness of 0.01% to 10% of the thickness of the laminate.
상기 복수의 칩 부품의 적어도 일면에 표면 개질 부재를 형성하는 과정; 및
상기 표면 개질 부재가 형성된 칩 부품의 적어도 일면에 외부 전극을 형성하는 과정을 포함하고,
상기 표면 개질 부재는 상기 칩 부품과 상기 외부 전극 사이를 포함한 상기 칩 부품의 표면에 형성되며,
상기 표면 개질 부재는 상기 칩 부품 표면의 적어도 일부가 노출되도록 형성하는 칩 부품의 제조 방법.
A process of preparing a plurality of chip parts;
Forming a surface modification member on at least one surface of the plurality of chip components; And
And forming an external electrode on at least one surface of the chip component on which the surface modification member is formed,
Wherein the surface modification member is formed on a surface of the chip component including the chip component and the external electrode,
And the surface modification member is formed so that at least a part of the surface of the chip component is exposed.
19. The method according to claim 18, further comprising introducing a plurality of mediums together with the plurality of chip components and the oxide powder.
The method of manufacturing a chip component according to claim 19, wherein the plurality of mediums is made of a material different from that of the chip component and the oxide powder.
21. The method of claim 20, wherein the plurality of mediums have a total volume greater than a total volume of the oxide powder and less than a total volume of the plurality of stacks.
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