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KR101802410B1 - SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드 및 그 제조방법 - Google Patents

SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드 및 그 제조방법 Download PDF

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KR101802410B1
KR101802410B1 KR1020160101891A KR20160101891A KR101802410B1 KR 101802410 B1 KR101802410 B1 KR 101802410B1 KR 1020160101891 A KR1020160101891 A KR 1020160101891A KR 20160101891 A KR20160101891 A KR 20160101891A KR 101802410 B1 KR101802410 B1 KR 101802410B1
Authority
KR
South Korea
Prior art keywords
junction
trench
pattern
forming
sic
Prior art date
Application number
KR1020160101891A
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English (en)
Inventor
경신수
강태영
Original Assignee
파워큐브세미(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 파워큐브세미(주) filed Critical 파워큐브세미(주)
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Priority to PCT/KR2016/012165 priority patent/WO2018030583A1/ko
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Priority to US16/797,601 priority patent/US10720535B2/en

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Abstract

본 발명의 일 측면에 따르면, SiC N+형 기판 위에 N-형 불순물이 도핑된 SiC N- 에피택셜층이 형성되는 단계; 상기 N- 에피택셜층 상단부에 트랜치 에칭용 하드마스크 패턴을 형성한 후, 에칭 공정을 수행하여 일정한 간격으로 하부로 오목한 트랜치를 형성하는 단계; 상기 하드 마스크 패턴을 제거하고, 상기 N-에피택셜층 상단부에 P+ 이온 주입용 공간을 위한 산화막 마스크를 형성하는 단계; - 상기 산화막 마스크는 상기 P+ 이온 주입용 공간이 상기 트랜치의 너비보다 좁게 형성시키기 위하여 상기 트랜치의 측벽까지 덮도록 형성되는 것을 특징으로 함, 상기 산화막 마스크 패턴의 상부로부터 P+ 이온을 주입하여 상기 트랜치의 하부 측에 P+ 정션 패턴을 형성하는 단계; 상기 P+ 정션 패턴을 형성하는 단계 이후에 상기 산화막 마스크를 제거하고, 1차 어닐링 공정을 수행하는 단계; 상기 어닐링 공정을 수행하는 단계 이후에 상기 트랜치가 형성된 N- 에피택셜층 상단부에 쇼트키 금속을 도포하여 쇼트키 금속층을 형성하는 단계; 및 상기 쇼트키 금속 형성단계 이후에 상부 및 하부 전극을 형성하고, 금속 접합을 위한 2차 어닐링 공정을 수행하는 단계; 를 포함하는 것을 특징으로 하는 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드 제조방법이 제공된다.

Description

SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드 및 그 제조방법 {Wide trench type SiC Junction barrier schottky diode and method of manufacturing the same}
본 발명은 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드 및 그 제조방법에 관한 것이다.
쇼트키 다이오드(Schottky diode)는 반도체와 금속을 접합한 것으로써, 쇼트키 장벽을 제공하며 금속층과 도핑된 반도체층 사이에 생성되는 금속- 반도체 접합을 이용한다.
쇼트키 다이오드는, 전류가 순방향-바이어스 방향으로 흐르는 것을 허용하는 온 상태에서는 작은 순방향 전압을 가지며, 쇼트키 장벽은 일반적으로 일반 p-n 다이오드보다 작은 커패시턴스를 가진다.
쇼트키 다이오드는 문턱전압이 일반 다이오드보다 낮다. 낮은 문턱전압 즉 전압강하가 낮기 때문에 전력에너지 측면에서의 효율이 좋게 되어 신호의 왜곡도 적을 수 있다.
쇼트키 다이오드는 다수 캐리어에 의해서 전류가 흐르기 때문에 일반 다이오드와 같이 축적효과가 없어서 역 회복시간이 매우 짧아지게 된다.
이러한 쇼트키 다이오드는 p-n 다이오드보다 높은 스위칭 속도를 가지나, 비교적 낮은 역방향 바이어스 전압 정격과 p-n 다이오드보다 높은 역방향 바이어스 누설 전류(leakage current)가 발생된다.
즉, Schottky 다이오드는 빠른 턴 온 전압과 높은 전류밀도를 가지지만, 열전자 방출과 쇼트키 장벽 감소 현상으로 인한 오프상태에서의 누설전류가 크다는 단점이 있다
이러한 쇼트키 다이오드를 포함하는 반도체의 효율을 향상시키기 위해서는 턴-온 상태에서는 온 상태의 저항을 줄여서 온 상태의 전류 밀도를 높이고 턴-오프 상태에서는 누설전류를 줄이도록 하는 기술이 요구된다.
본 발명과 관련된 종래 기술은 대한민국 등록 특허공보 제10-1233953호(쇼트키장치 및 제조방법)에 개시된다.
대한민국 등록특허공보 제10-1233953호(쇼트키장치 및 제조방법)
본 발명은 정션 배리어 쇼트키 다이오드에서 정션 패턴 구조를 개선하여 누설전류를 감소하는 특성을 유지하면서, 온 상태의 전류밀도 특성을 향상시키는 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드 및 그 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, SiC N+형 기판 위에 N-형 불순물이 도핑된 SiC N- 에피택셜층이 형성되는 단계; 상기 N-에피택셜층 상단부에 트랜치 에칭용 하드마스크 패턴을 형성한 후, 에칭 공정을 수행하여 일정한 간격으로 하부로 오목한 트랜치를 형성하는 단계; 상기 하드 마스크 패턴을 제거하고, 상기 N-에피택셜층 상단부에 P+ 이온 주입용 공간을 위한 산화막 마스크를 형성하는 단계; - 상기 산화막 마스크는 상기 P+ 이온 주입용 공간이 상기 트랜치의 너비보다 좁게 형성시키기 위하여 상기 트랜치의 측벽까지 덮도록 형성되는 것을 특징으로 함, 상기 산화막 마스크 패턴의 상부로부터 P+ 이온을 주입하여 상기 트랜치의 하부 측에 P+ 정션 패턴을 형성하는 단계; 상기 P+ 정션 패턴을 형성하는 단계 이후에 상기 산화막 마스크를 제거하고, 1차 어닐링 공정을 수행하는 단계; 상기 어닐링 공정을 수행하는 단계 이후에 상기 트랜치가 형성된 N-에피택셜층 상단부에 쇼트키 금속을 도포하여 쇼트키 금속층을 형성하는 단계; 및 상기 쇼트키 금속 형성단계 이후에 상부 및 하부 전극을 형성하고, 금속 접합을 위한 2차 어닐링 공정을 수행하는 단계; 를 포함하는 것을 특징으로 하는 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드 제조방법이 제공된다.
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본 발명의 일 실시 예에 따른 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드는 종래에 비하여 정션 패턴에 의하여 감소되는 누설전류 특성을 유지하면서, 온 상태의 전류 밀도 특성을 최적으로 높일 수 있는 효과를 가진다.
도 1은 일반적인 JBS 구조를 도시한 것이다.
도 2는 일반적인 JBS 구조에 누설전류를 감소시킨 TJBS 구조를 도시한 것이다.
도 3은 도 2의 TJBS의 온 상태에서의 전류 흐름과 저항 분포를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시 예에 따라 전류밀도를 개선한 SiC WTJBS 구조를 도시한 것이다
도 5는 본 발명의 일 실시 예에 따른 SiC WTJBS 구조에서 온 상태에서의 전류 흐름과 저항분포를 도시한 것이다.
도 6은 본 발명의 일 실시 예에 따른 SiC WTJBS의 오프 상태에서의 포텐셜 분포도를 도시한 것이다.
도 7은 본 발명의 일 실시 예에 따른 SiC WTJBS의 오프상태에서 상단 트랜치 접합 및 쇼트기 접합의 포텐셜 불균형 점으로부터 최소의 누설전류를 가지기 위한 설계 파라미터를 도시한 것이다.
도 8 내지 12는 본 발명의 일 실시 예에 따른 SiC WTJBS의 제조 방법에 대한 예를 도시한 것이다.
도 13은 P+ 정션 패턴의 간격에 따른 TJBS와 WTJBS의 온 상태 및 오프 상태의 전기적 특성을 그래프로 도시한 것이다.
도 14 내지 도 16은 JBS, TJBS, 및 WTJBS의 온 상태의 전류 흐름과 오프 상태의 전계 세기 패턴을 도시한 것이다.
도 17은 JBS, TJBS, 및 WTJBS의 온 상태의 전류밀도 변화를 그래프로 도시한 것이다.
도 18은 JBS, TJBS, 및 WTJBS의 오프상태의 전계 세기 변화를 그래프로 도시한 것이다.
도 19는 SBD, JBS, TJBS, 및 WTJBS의 온 상태에서의 전기적 특성을 그래프로 도시한 것이다.
도 20은 SBD, JBS, TJBS, 및 WTJBS의 오프 상태에서의 전기적 특성을 그래프로 도시한 것이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다.
그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도 1은 일반적인 Junction Barrier Schottky Diode 구조를 도시한 것이다.
도 1은 기존 쇼트기 다이오드 소자에 단점인 누설전류를 줄이기 위해 junction을 구현한 Junction Barrier Schottky Diode(이하 'JBS'라 한다.)(10)에 대한 구조를 도시한 것이다.
도 1을 참조하면, N+ 기판(14) 상부에 N- 에피택셜층(18)이 형성된다.
N+ 기판(14) 하부에는 캐소드 전극(15)이 형성된다.
N- 에피택셜층(18) 상단에는 내부 면의 일정 간격으로 P+정션(junction) 패턴(12)이 형성된다.
P+정션(junction) 패턴(12) 상부 및 나머지 N- 에피택셜층 상부에 쇼트키 금속 단자층(11)이 형성된다.
상기 P+ 정션(junction) 패턴이 형성된 부분은 수직 공간으로 PN 접합 형태가 되어 PiN 다이오드와 같은 기능을 수행하게 된다.
그러므로 도 1의 Junction Barrier Schottky Diode 는 일반 SBD(Schottky Barrier Diode)와 PiN 다이오드가 병렬로 연결된 형태로 등가회로가 형성될 수 있다.
이러한 JBS는 오프 상태에서 PiN Diode와 Schottky Barrier Diode(이하 'SBD' 라 함)가 동시에 오프상태 전압을 지지하는 동작을 하게 된다. 이때 PiN 다이오드가 SBD보다 P+ 정션 깊이만큼 더 짧은 에피택셜층의 두께를 가지게 되므로 더 많은 오프 상태 전계를 지지하게 되고, 쇼트키 접합부에는 더 작은 전계가 인가되게 된다. 이로 인해 쇼트키 접합 표면에 인가되는 전계가 감소하여 누설전류가 감소하게 된다
따라서, 도 1의 JBS는 P+ junction 패턴(12) 형성으로 인해 누설 전류를 감소하는 효과를 가지게 된다.
한편, 온 상태 동작에서는 PiN Diode와 SBD가 병렬로 연결되어 인가된 순방향 전압에 따라 전류가 흐르게 되지만, PiN 다이오드 역할을 수행하는 P+ 정션(junction) 패턴 공간 영역에서의 턴 온 전압이 요구되는 동작 전압보다 높으므로 SBD 역할을 수행하는 공간 영역만으로 동작하게 된다. 따라서 전체 영역에서 전류가 동작하는 일반 SBD에 비하여 온상태에서의 전류밀도 특성이 감소하게 된다.
따라서 P+ junction 패턴(12)의 형성은 온 상태에서 전류 밀도를 감소하는 요인으로 작용하게 된다.
또한, P+ 정션 패턴(12) 사이의 간격을 크게 하면, 쇼트키 면적이 증가하게 되어 전류밀도가 향상될 수 있다. 그러나 쇼트키 면적 증가분만큼 누설전류가 발생하는 면적도 증가하게 되어 전류밀도-누설전류 트레이드 오프를 해결하기에 어려움이 있다.
또한, 이론적으로 P+정션(junction) 패턴(12)의 깊이를 더 깊게 하면 누설전류를 더 감소시킬 수 있다. 그러나 SiC에서 도핑 깊이를 깊게 하는 데 따른 공정상의 문제점을 발생된다. 그리고 P+ 정션 패턴을 구현할 경우 측면 확산이 발생하고 SiC에서의 측면확산은 정션 패턴의 깊이와 같은 길이로 확산되므로, 정션 패턴의 깊이를 깊게 하면 정션 패턴의 측면 확산도 증가하게 된다. 이렇게 될 경우 전체 전류밀도는 감소하게 된다.
JBS의 P+ 정션 패턴의 전계차폐 효과는 정션 깊이가 깊어질수록 커진다. 그러나 온 상태 특성에 있어서는 JFET 저항(RJFET)의 길이가 길어지고 그로 인해 전체 저항이 상승하게 되는 효과가 있어 온 상태 특성이 열화 되는 문제점이 발생될 수 있다.
이러한 JBS는 P+ junction 패턴(12) 형성으로 인해 누설 전류는 감소하는 효과를 가지나 한편으로는 P+ junction 패턴(12) 형성이 온 상태에서 전류 밀도 특성을 감소하는 요인으로 작용하게 된다.
도 2는 일반적인 JBS 구조에 누설전류를 감소시킨 트랜치형 JBS 구조를 도시한 것이다.
SiC 공정상 가능한 도핑이 가능한 정션 패턴 깊이는 0.4 ~ 0.8㎛에 불과하므로 SiC JBS는 깊은 정션 패턴의 구현에 한계가 있다.
또한, JBS의 누설전류-전류밀도 트레이드-오프 관계 극복은 정션 패턴의 깊이를 증가시켜야 하지만, 정션 패턴의 측면 확산을 고려할 때 일반 플래너(planar) 타입의 JBS에서는 구현이 곤란하다.
도 2는 위와 같은 문제점을 해결하기 위하여 트랜치 에칭 공정을 이용하여 플래너(planar) 타입의 JBS에 비하여 누설전류 감소 효율을 높인 SiC 트랜치형 Junction Barrier Schottky Diode (이하 'TJBS'라 한다(20)) 구조를 도시한 것이다
도 2를 참조하면, TJBS (20) 구조는 N+ 기판(24) 상부에 N- 에피택셜층 (28)이 형성되고, N+ 기판(24) 하부에는 캐소드 전극(25)이 형성된다
N- 에피택셜층 (28) 상단에는 일정간격으로 플래너형 쇼트키 금속(21-1)과 하부로 오목한 트랜치형 쇼트키 금속(21-2)이 교대로 형성된다.
상기 트랜치형 쇼트키 금속(21-2) 하부 및 측면에는 P+정션(junction) 패턴(22)이 형성된다.
도 2의 TJBS는 도 1의 JBS(10)에 비하여 트랜치 에칭 공정에 의해 P+ 정션 패턴(22)이 더 깊이 분포하는 것이 특징이다.
더 깊이 분포하는 P+ 정션 패턴(22)으로 인해 쇼트키 접합에 전계를 감소시키는 효과가 더욱 증가하여 도 1의 JBS보다 누설전류가 줄어들게 된다.
TJBS의 온 상태 동작은 도 1의 JBS(10)와 동일하다.
도 1의 JBS(10)와 유사하게 TJBS(20)는 P+ 정션 패턴(22) 경로의 동작 전압이 다이오드의 동작 전압 범위보다 높기 때문에 온 상태에서 전류를 흘리지 못하고, 쇼트키 접합부 경로로만 동작하게 된다.
도 3은 도 2의 TJBS의 온 상태에서의 전류 흐름과 저항 분포를 설명하기 위한 도면이다.
도 3을 참조하면, TJBS의 온 상태 전압강하는 식 1로 나타낼 수 있다.
[식 1]
Figure 112016077740400-pat00001
여기서, VF : 순방향 전압 강하, Φ BN : 쇼트키 접합 장벽 높이, ΔΦ BN : 영상 전하 장벽 하강 현상에 의해 감소된 쇼트키 접합 장벽 높이 A** : 유효 리처드슨 상수, k: 볼츠만 상수, S j: P+ 정션 패턴과 P+ 정션 패턴 사이의 너비, Wcell: 한 셀 전체의 너비, JF : 순방향 전류 밀도, R total,sp : 면적을 고려한 저항 성분의 총합을 의미한다.
[식 1]에서 R total,sp 는 그림 2.14의 저항 분포를 참고하여 식 2와 같이 나타낼 수 있다.
[식 2]
Figure 112016077740400-pat00002
여기서, R SUB : 기판 저항, R Drift,sp : 면적을 고려한 온 상태에서의 N-에피택셜층 영역의 저항, R SPREsp : JFET 영역을 지나 확산되는 전류 영역의 저항, R JFET,sp : 면적을 고려한 JFET 영역의 스페시픽 저항을 의미한다.
식 1의 저항 성분들을 도 3에 표현된 길이를 사용하여 표현하면 식 3 내지 5와 같이 나타낼 수 있다.
[식 3]
Figure 112016077740400-pat00003
여기서,
Figure 112016077740400-pat00004
: N- 에피택셜 층의 저항도, l epi : N-에피택셜층의 길이, dj: P+ 정션 패턴의 깊이, dt: 트랜치의 수직 깊이, Wj: P+ 정션 패턴의 너비, Wdepl: 온 상태 공핍층의 너비를 의미한다.
[식 4]
Figure 112016077740400-pat00005
[식 5]
Figure 112016077740400-pat00006
상기 저항성분 및 정션 패턴 구조에 의해 줄어든 전류밀도(JTJBS) 특성은 다음 식 7과 같이 나타낼 수 있다
[식 6]
Figure 112016077740400-pat00007
여기서, J S : 포화 전류, V a : 인가전압, n은 이상인자를 의미한다.
식 6을 참조하면, TJBS의 전류밀도는 전체 셀에서의 쇼트키 접합의 면적 비율로 결정되는 것을 알 수 있다.
그러므로 도 1 JBS와 마찬가지로 더 깊은 접합 깊이로 인해 표면 전류가 낮아져서 누설전류는 도 1의 JBS에 비하여 감소되나, RJFET 길이로 인해 전류밀도의 감소분이 발생하는 영향은 여전히 남아있다.
또한, 오프 상태에서의 누설전류(JL,TJBS)는 다음 식 7과 같이 나타난다.
[식 7]
Figure 112016077740400-pat00008
TJBS도 JBS와 같이 결국 전류밀도를 희생하여 누설전류를 감소시키는 구조이기 때문에 더 높은 항복전압을 가지는 전력 시스템이나, 대용량의 전류를 요구하는 전력 시스템을 위해 더 높은 항복전압과 대용량 전류에 적용하기에는 한계가 있는 것으로 분석된다.
도 4는 본 발명의 일 실시 예에 따라 전류밀도 특성을 개선한 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드 구조를 도시한 것이다
도 4는 본 발명의 일 실시 예에 따라 누설전류의 증가 없이 전류밀도 특성의 향상을 얻을 수 있는 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드 구조를 도시한 것이다.
도 1의 JBS와 도 2의 TJBS 예에서 P+ 정션 패턴의 깊이가 깊을수록 쇼트키 접합에 인가되는 전계가 낮아져서 누설전류가 감소시킬 수 있다.
그러나 누설전류는 감소되나, 쇼트키 접합부 면적이 P+ 정션 패턴 영역에 의해 감소되어 허용할 수 있는 전류밀도 특성이 감소하게 된다.
도 4는 위와 같은 문제점을 개선하기 위하여 본 발명의 일 실시 예에 따른 SiC Wide Trench type Junction Barrier Schottky Diode(이하 “WTJBS”라 함)은, P+ 정션 패턴 영역보다 넓은 와이드 트랜치형 쇼트키 금속을 형성함으로써, P+ 정션 패턴 영역에서 오프 상태에서 전계를 버텨주는 바닥 부분의 P+ 정션 패턴 영역은 남아있고, 트랜치의 측벽부는 쇼트키 접합으로 남아 있게 되어 전체적으로 쇼트키 접합 면적이 늘어난 것과 같은 효과를 얻을 수 있게 된다.
도 4를 참조하면, 본 발명의 일 실시 예에 따른 WTJBS(30)는 SiC N+ 기판(34) 상부에 SiC N- 에피택셜층(38)이 형성되고, SiC N+ 기판(34) 하부에는 캐소드 전극(35)이 형성된다
SiC N- 에피택셜층(38) 상단부에는 일정간격으로 플래너형 쇼트키 금속 패턴층(31-1)과 하부로 오목한 트랜치형 쇼트키 금속 패턴층(31-2)이 교대로 형성되는 쇼트키 금속층(31)이 형성된다.
상기 트랜치형 쇼트키 금속 패턴층(31-2) 하부에는 트랜치형 쇼트키 금속 패턴층(31-2)의 너비보다 좁은 너비의 크기를 가지는 P+ 정션 패턴(32)이 상기 SiC N- 에피택셜층(38)으로 침투되어 형성된다.
본 발명의 일 실시 예에 따른 하부로 오목한 트랜치형 쇼트키 금속 패턴층(31-2)의 너비는 상기 P+ 정션 패턴(32)의 너비보다 넓은 것이 특징이다.
따라서 본 발명의 일 실시 예에 따른 SiC WTJBS에 있어서, 트랜치형 쇼트키 금속(31-2)의 측벽에는 상기 P+정션 패턴(32) 영역이 형성되지 않는 것을 기술적 특징으로 한다.
즉, 본 발명의 일 실시 예에 따른 SiC WTJBS(30)는 트랜치형 쇼트키 금속(31-2)의 너비보다 좁은 너비를 가지는 P+ 정션 패턴을 형성하여 트랜치형 쇼트키 금속(31-2)의 측벽에 쇼트키 접합이 형성되도록 한 것을 특징으로 한다.
도 3의 TJBS(20)는 트랜치 측벽의 쇼트키 접합이 노출되지 않기 위해 측벽 이온 주입에 의한 P+ 정션 패턴이 형성되어 있다. 이 측벽 P+ 정션 접합의 두께를 W j,lat 이라고 할 때, 도 3의 TJBS는 단위셀에 이 측벽 접합의 두께가 포함되게 된다.
도 4를 참조하면, 본 발명의 일 실시 예에 따른 SiC WTJBS(30)는 트랜치형 쇼트키 금속(31-2)의 트랜치 측벽이 N- 에피택셜층에 노출되었기 때문에 TJBS(20)의 W j,lat 이 제거된 형태가 되며, 이로 인해 도 3의 TJBS보다 단위셀이 2W j,lat 만큼 줄어들게 되어 전류밀도가 향상될 수 있다.
이와 더불어 쇼트키 면적이 측벽으로 구성되어 있기 때문에 쇼트키 접합의 면적이 P+ 정션 접합 사이의 거리 Sj 이외에 트랜치 깊이인 dt 만큼 더 증가된다.
본 발명의 일 실시 예에 따른 SiC WTJBS의 전류밀도(JWTJBS)는 식 8과 같다.
[식 8]
Figure 112016077740400-pat00009
여기서 J S j :P+ 정션 패턴과 P+ 정션 패턴 사이의 너비, dt: 트랜치의 수직 깊이 W cell: WTJBS에서의 한 셀 전체의 너비 JS: 포화 전류, Va: 인가전압, JF: 순방향 전류 밀도, n은 이상인자, R total,sp :면적을 고려한 저항 성분의 총합을 의미한다.
식 8을 참조하면, 전류밀도를 결정하는 비율에서 분자인 쇼트키 접합 면적이 트랜치 깊이만큼인 2d t 만큼 증가하였고, 분모인 단위셀 크기는 도 3의 TJBS에 비해
Figure 112016077740400-pat00010
이 되어 2Wj,lat만큼 감소된다.
도 5는 본 발명의 일 실시 예에 따른 SiC WTJBS 구조에서 온 상태에서의 전류 흐름과 저항분포를 도시한 것이다.
도 5를 참조하면, On 상태에서 전류가 흐를 수 있게 하는 쇼트키 접합이 트랜치 깊이만큼 늘어서 전류 경로가 증가하였고, 또한 도 2의 TJBS와 같은 측벽 P+ 정션접합이 없어 RJFET의 경로가 짧아지게 된다. 짧아진 경로만큼 도 3의 TJBS에서 RJFET이 분포하던 곳은 RJFET보다 작은 RCH의 저항이 자리하게 된다.
본 발명의 일 실시 예에 따른 WTJBS의 면적을 고려한 JFET 영역의 스페시픽 저항(RJFET,SP)과 면적을 고려한 온 상태의 채널 저항(RCH,SP)은 식 9, 10으로 나타난다.
[식 9]
Figure 112016077740400-pat00011
[식 10]
Figure 112016077740400-pat00012
RCH는 트랜치 쇼트키 접합 영역에 나타나는 저항을 의미하며, 저항도는 RJFET과 같지만, 쇼트키 접합이기 때문에 면적에서 공핍층으로 인해 감소되는 양이 없기에 저항값은 RJFET보다 작다.
따라서 본 발명의 일 실시 예에 따른 WTJBS에서 면적을 고려한 저항성분의 총 저항값(Rtotal,sp)은 도 2의 TJBS보다 작다.
또한, 본 발명의 일 실시 예에 따른 SiC WTJBS의 On 상태에서 전압강하 (
Figure 112016077740400-pat00013
)는 다음 식 11과 같다.
[식 11]
Figure 112016077740400-pat00014
여기서, V F : 순방향 전압 강하, Φ BN : 쇼트키 접합 장벽 높이, ΔΦ BN : 영상 전하 장벽 하강 현상에 의해 감소된 쇼트키 접합 장벽 높이 A** :유효 리처드슨 상수, k: 볼츠만 상수, S j: P+ 정션 패턴과 P+ 정션 패턴 사이의 너비, W Cell2: WTJBS의 한 셀 전체의 너비, J F: 순방향 전류 밀도, R total,sp :면적을 고려한 저항 성분의 총합을 의미한다.
식 11을 참조하면, 전류밀도에 의한 항이 전류 증가로 증가할 수 있으나, 총 저항값(Rtotal,sp)이 감소하므로 전체 온 상태 전압강하가 도 2의 TJBS보다 작아지게 된다.
오프 상태 특성에서 본 발명의 일 실시 예에 따른 SiC WTJBS의 누설전류량은 온 상태 특성에서와같이 트랜치 측벽의 노출에 의해 전류원 면적이 증가하게 되며, 이때의 누설전류량
Figure 112016077740400-pat00015
은 식 12로 나타난다.
[식 12]
Figure 112016077740400-pat00016
식 12를 참조하면, 누설 전류량은 도 2의 TJBS(20)에 비하여 2dt의 차이로 늘어나는 것으로 나타난다.
그러나 TJBS(20)의 Sj와 같은 (dt+dj)를 가지는 WTJBS(30)를 가정할 때, 쇼트키 접합에 인가되는 표면전계는 거리에 비례하여 감소하기 때문에 같은 트랜치 깊이에 대해 같은 P+ 정션 패턴의 깊이를 가지고 있기 때문에 포텐셜 중심점에서 쇼트키 접합 표면까지 같은 거리를 가지게 되므로, TJBS와 WTJBS는 같은 표면전계를 가지게 된다.
즉, 영상 전하 장벽 감소 현상은 같고 쇼트키 접합 비율만 증가하게 된다. 비록 같은 접합 깊이일 때, 누설 전류가 WTJBS가 약간 더 크지만, WTJBS의 경우 더 높은 전류밀도 특성을 가지고 있는 것에 비하여 누설 전류의 증가분은 미미한 수준이다.
또한, 전류밀도를 일부 희생하여 정션 패턴의 깊이를 더욱 깊게 하여 표면전계를 감소시킬 수 있어 누설전류-전류밀도 트레이드-오프 관계가 효율적으로 향상되는 효과가 있다.
본 발명의 일 실시 예에 따른 SiC WTJBS(30)는 쇼트키 접합이 입체적으로 구성되므로 트랜치 구조와 표면전계 간의 관계를 고려하여 설계되어야 한다.
도 6은 본 발명의 일 실시 예에 따른 SiC WTJBS의 오프 상태에서의 포텐셜 분포도를 도시한 것이다.
도 6을 참조하면, 캐소드 노드부터 균일한 전계 분포에 의해 균일하게 증가하는 포텐셜이 P+ 정션 패턴 인근에 접근하면서 포텐셜 불균일이 발생하게 된다. 이 P+ 정션 패턴 사이의 불균일 점은 P+ 정션 패턴과 N- 에피택셜층 사이의 오프 상태에서 발생하는 공핍층이 인가되는 역전압이 증가함에 따라 증가할 때 서로 교차하는 지점에서 결정된다.
이 불균일 점에서 쇼트키 접합까지 전계가 감소하며, 쇼트키 접합에 도달하였을 때의 전계가 쇼트키 표면전계가 된다. 즉, 거리에 따라 쇼트키 표면전계가 결정되므로, 측벽과 상부의 쇼트키 접합이 같은 누설전류를 가지기 위해서는 도 6에서 각 쇼트키 접합의 위치까지의 전계
Figure 112016077740400-pat00017
,
Figure 112016077740400-pat00018
,
Figure 112016077740400-pat00019
가 같은 값을 가져야 하고, 이를 위해 불균일 점에서 쇼트키 접합까지의 거리가 같아야 한다.
도 7은 본 발명의 일 실시 예에 따른 SiC WTJBS의 오프상태에서 상단 트랜치 접합 및 쇼트기 접합의 포텐셜 불균형 점으로부터 최소의 누설전류를 가지기 위한 설계 파라미터를 도시한 것이다.
도 7을 참조하면, 오프상태에서의 P+ 정션 패턴과 N-에피택셜 층에서의 공핍층이 확장할 때 x와 y 방향으로 모두 같은 비율로 증가한다고 할 때, 포텐셜 불균일 점은 양 P+ 정션 패턴에서 45° 방향의 사선이 만나는 점과 같다고 할 수 있다.
본 발명의 일 실시 예에 따르면, 이때 쇼트키 접합까지의 거리와 트랜치와 P+ 접합이 만나는 점의 거리가 같을 때, 누설전류가 가장 작은 최적화 점이 되는 것으로 분석된다.
도 7에 도시된 바와 같이 삼각형 관계를 가지게 되며, 이는 식 13과 같은 관계로 표현할 수 있다. 즉, WTJBS의 트랜치 수직 깊이(dt) 및 P+ 정션 패턴의 수직 깊이(dj)가 식 13을 만족할 때, 가장 작은 누설전류를 발생시키는 구조가 된다고 할 수 있다.
[식 13]
Figure 112016077740400-pat00020
여기서 Sj는 P+ 정션 패턴과 P+ 정션 패턴 사이의 너비, dj는 P+ 정션 패턴의 수직 깊이, dt는 트랜치의 수직 깊이를 의미한다.
식 13은 SiC WTJBS의 구조 설계 시 SiC 공정상 가능한 접합 깊이에 맞춰 P+ 접합과 P+ 접합 사이의 거리와 트랜치 깊이와의 관계를 이용하여 전류밀도 특성과 누설전류의 최적점을 찾는 척도가 될 수 있다.
도 8 내지 12는 본 발명의 일 실시 예에 따른 SiC WTJBS의 제조 방법에 대한 예를 도시한 것이다.
앞으로 설명될 다양한 실시 예들에 따르면, SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드의 제조에 관한 다양한 단계들은 널리 알려진 것들인바, 설명의 간략화를 위해서, 통상적인 알려진 단계들은 본 명세서에서 간단히 언급되거나 혹은 잘 알려진 공정 세부사항들을 제공함이 없이 생략되며 본 발명의 일 실시 예에 따른 특징적인 단계들만이 소개된다.
또한, 본 발명의 일 실시 예에 따른 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드의 제조방법에서 각 파라미터들은 약 5%의 제조 공정상의 오차를 가질 수 있다.
도 8은 SiC WTJBS의 제조방법에서 N-에피택셜층 형성단계를 도시한 것이다.
도 8을 참조하면 SiC WTJBS의 제조방법에 있어서, 먼저, 준비된 N+ SiC 기판(340) 위에 N-형 불순물이 도핑된 N-에피택셜층(380)이 형성된다.
본 발명의 일 실시 예에 따르면, N-에피택셜층(380)의 도핑 농도는 1.0(±5%)x1015 cm-3이며, N-에피택셜층(380)의 수직 높이는 15(±5%)㎛로 형성된다.
도 9는 SiC WTJBS의 제조방법에서 트랜치 형성단계를 도시한 것이다.
도 9를 참조하면, N-에피택셜층 형성 단계에서 형성된 N-에피택셜층(380) 상단부에 트랜치 에칭용 하드마스크 패턴(351)을 형성한 후, 건식 또는 에칭 방법에 의해 에칭을 수행하여 일정한 간격으로 트랜치(350)를 형성하는 단계가 수행된다.
본 발명의 일 실시 예에 따르면, 트랜치 형성단계에서 0.3(±5%) ~ 0.5(±5%)㎛ 수직 깊이로 트랜치(350)가 형성된다.
본 발명의 일 실시 예에 따르면, SiC WTJBS의 제조방법에 있어서, 트랜치(350)의 수직 깊이(dt)는 0.3(±5%)~ 0.5㎛(±5%)이며, 트랜치(350)의 너비(Wt)는 3(±5%) ~ 5(±5%)㎛이고, 각 트랜치(350) 간의 간격은 1(±5%) ~ 4(±5%)㎛로 형성된다.
본 발명의 일 실시 예에 따른 WTJBS의 경우 P+ 정션 패턴의 깊이를 넘어서는 트랜치 깊이에서는 누설전류의 재상승 현상이 발생하므로 트랜치 깊이를 0.4~0.5 ㎛일 때, 가장 좋은 누설전류 특성을 가지게 되고, P+ 정션 패턴 사이 거리를 좁힐 수 있게 된다.
또한, 트랜치 깊이가 0.5㎛ 이하일 때는 SiC 에칭에서 트랜치 코너 부근이 안쪽의 평탄면보다 더 깊게 식각되는 마이크로-트랜치 현상이 약하게 된다. 이런 공정상 제한 사항과 설계상 최적점을 고려하여 마이크로-트랜치가 나타나지 않으면서 낮은 누설전류가 나타날 수 있도록 하는 바람직한 트랜치 수직 깊이는 0.4(±5%)㎛로 분석되었다.
도 10은 SiC WTJBS의 제조방법에서 P+ 정션 패턴 형성단계를 도시한 것이다.
도 10을 참조하면, 트랜치 형성단계 이후에 상기 하드 마스크(351)를 제거하고, N-에피택셜층(380) 상단부에 P+ 이온 주입용 공간을 위한 산화막 마스크 패턴(321)을 형성하고, P+ 이온을 상부로부터 주입하여 상기 트랜치의 하부 측에 P+ 정션 패턴(320)을 형성시킨다.
본 발명의 일 실시 예에 따르면, P+ 정션 패턴(320) 에칭용 산화막 마스크 패턴(321)은 트랜치(350)의 측벽까지 덮도록 형성시켜서, 상기 트랜치 측벽이 노출되지 않도록 함으로써, 상기 주입용 공간을 상기 트랜치의 내부 너비보다 좁게 형성된다.
본 발명의 일 실시 예에 따르면, 상기 P+ 정션 패턴(320)의 너비(Wj)는 2(±5%) ~ 4 (±5%)㎛이고, P+ 정션 패턴(320)의 수직 깊이(dj)는 0.5(±5%)㎛, P+ 정션 패턴(320)의 간격(Sj)은 2(±5%) ~ 4(±5%) ㎛로 로 형성된다.
도 13은 P+ 정션 패턴(320)의 간격(Sj)에 따른 TJBS와 WTJBS의 온 상태 및 오프 상태의 전기적 특성을 그래프로 도시한 것이다.
도 13을 참조하면, TJBS와 WTJBS 모두 P+ 정션 패턴(320)의 간격(Sj)이 넓어짐에 따라 온 상태 저항은 감소하고 누설전류밀도는 증가하는 특징을 가진다.
이에 따라 TJBS의 에서의 누설전류 밀도를 WTJBS는 2.2㎛에서 획득할 수 있으며, 그때의 온 상태 저항은 TJBS의 Sj=3㎛에서의 TJBS보다 약 20% 감소된 저항을 가지는 것을 확인할 수 있다.
이로부터 WTJBS가 설계 최적화를 통해 같은 누설전류 수준에서 도 3의 TJBS구조보다 더 높은 전류밀도 특성을 얻을 수 있음을 확인할 수 있다.
본 발명의 일 실시 예에서 온 상태 전류밀도 특성과 저항 대비 누설전류밀도의 최적화를 고려한 P+ 정션 패턴(320)의 간격(Sj)은 2.2(±5%)㎛로 설정된다.
도 11은 SiC WTJBS의 제조방법에서 1차 어닐링 단계를 도시한 것이다.
도 11을 참조하면, P+ 정션 패턴 형성단계 이후에 상기 산화막 마스크(321)를 제거하고, 1차 어닐링 단계가 수행된다.
본 발명의 일 실시 예에 따른 어닐링 단계는 1.700℃에서 수행된다.
도 12는 SiC WTJBS의 제조방법에서 쇼트키 금속 형성단계를 도시한 것이다.
도 12를 참조하면, 1차 어닐링 단계 이후에 쇼트키 금속층 형성단계가 수행된다.
본 발명의 일 실시 예에 따른 SiC WTJBS의 쇼트키 금속은 Ti를 3000(±5%)Å 도포하여 형성된다.
쇼트키 금속 형성단계 이후에는 상, 하부 전극 형성단계(미 도시됨)를 수행한 후, 금속 접합을 위한 2차 어닐링 단계가 더 수행된다.
본 발명의 일 실시 예에 따른 2차 어닐링 단계는 450℃에서 수행된다.
다음은 본 발명의 일 실시 예에 따른 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드(Wide Trench type Junction Barrier Schottky Diode, WTJBS)의 특성을 확인하기 위하여 동일한 셀 너비와 N-에피택셜 층 농도, 두께의 조건으로 제조된 Junction Barrier Schottky Diode(JBS), Trench type Junction Barrier Schottky Diode(TJBS)의 특성을 서로 비교하여 보았다.
도 14 내지 도 16은 JBS, TJBS, 및 WTJBS의 온 상태에서의 전류 흐름 패턴(a)과 오프상태에서의 전계 세기 패턴(b)을 도시한 것이다.
도 14 내지 16의 온 상태의 전류 흐름(a)을 참조하면, 도 16의 WTJBS는 도 14, 15의 JBS와 TJBS와는 달리 쇼트키 접합이 노출된 부분에서 전류 흐름이 발생하는 것을 확인할 수 있고, 공핍층으로 인한 JFET 영역이 트랜치 부분에는 발생하지 않고, P+ 정션 패턴 깊이 부분에서만 발생하는 것을 확인할 수 있다.
이로부터 WTJBS는 JBS와 TJBS보다 더 높은 전류 흐름이 분포하는 것을 확인할 수 있다(Current량이 많을수록 진한 붉은색을 띠게 된다.).
도 17은 JBS, TJBS, 및 WTJBS의 온 상태의 전류 밀도 변화를 그래프로 도시한 것이다.
도 17을 참조하면, 본 발명의 일 실시 예에 따른 WTJBS는 JBS, TJBS보다 전류밀도가 더 큰 것을 알 수 있다.
이는 WTJBS는 기존 JBS, TJBS보다 Schottky 영역의 범위가 넓으면서 Current가 흐를 수 있는 Path를 확보하여 Current Density가 높은 것으로 분석된다.
또한, JBS와 TJBS는 RJFET이 WTJBS에 비하여 저항치가 높게 발생하여 전류밀도가 낮지만, WTJBS는 이와는 다르게 더 낮은 저항치와 더 넓은 쇼트키 접합 면적을 통해 더 큰 전류밀도를 가지게 된 것으로 분석된다.
도 14 내지 16의 오프 상태에서의 전계세기 패턴(b)은 역전압 인가시 소자에 걸리는 Electric Field를 나타낸 구조이며 각 구조에서 빨간색 동그라미 부분 중 Edge 부분에 가장 많은 전계가 걸린다.
일반적으로 다이오드 소자에 걸리는 Max 전계가 낮을수록 좋은 성능을 가진다.
도 14 내지 16의 오프 상태에서의 전계 세기 패턴(b)을 참조하면, P+ 정션 패턴부가 전계를 집중시키면서 쇼트키 접합부로의 전계를 낮추는 효과가 나타나는 것을 확인할 수 있다.
도 18은 JBS, TJBS, 및 WTJBS의 오프상태에서의 전계 세기 변화를 그래프로 도시한 것이다.
도 17, 18을 참조하면, JBS가 가장 높은 전계가 걸리는 것으로 나타나며, WTJBS가 가장 낮은 전계가 걸리는 것을 알 수 있다.
WTJBS의 경우에는 쇼트키 접합부가 JBS, TJBS에 비해 더 넓은 면적에 의한 전계 분산효과로 인하여 조금 더 약한 전계 집중이 발생하게 되어 가장 낮은 전계 집중도를 보이는 것으로 분석된다.
도 19는 SBD, JBS, TJBS, 및 WTJBS의 온 상태에서의 전기적 특성을 그래프로 도시한 것이다.
도 20은 SBD, JBS, TJBS, 및 WTJBS의 오프 상태에서의 전기적 특성을 그래프로 도시한 것이다.
도 19 및 20은 동일한 셀 크기로 제조된 SBD, JBS, TJBS, 및 WTJBS의 특성을 비교한 것이다.
도 19를 참조하면, On 상태시 정션 패턴이 없는 SBD가 전류밀도가 가장 높고 정션 패턴을 가진 소자 중에서는 WTJBS가 JBS나 TJBS 대비 Current Density가 높은 것을 알 수 있다.
또한, 도 20을 참조하면, Off 상태에서는 WTJBS가 Leakage Current가 낮음을 알 수 있다.
도 19 및 20을 참조하면, SBD의 경우 On-상태시 가장 높은 Current Density특성을 나타내고 있으나, Off 상태의 경우에도 가장 높은 Leakage Current를 나타낸다. 이는 전류밀도 특성과 누설전류를 서로 Tread-off 관계 특성을 가지고 있음을 알 수 있다.
따라서 본 발명의 일 실시 예에 따른 WTJBS 구조는 도 2의 TJBD, 도 1의 JBD 구조에 비하여 P+ 정션 패턴에 의한 누설전류를 유지하면서, 온 상태의 전류 밀도 특성을 최적으로 높일 수 있는 효과를 가진다.
즉, 본 발명의 일 실시 예에 따른 WTJBS 구조는 누설전류 특성이 우수하면서 전류밀도가 향상된 쇼트키 다이오드를 구현할 수 있는 효과를 가진다.
본 발명의 일 실시 예에서는 제1형 반도체를 N형 반도체, 제2형 반도체를 P형 반도체로 정의하여 설명되었으나, 제2형 반도체를 N형 반도체, 제1형 반도체를 P형 반도체로 적용하여도 동일한 효과를 가지므로 서로 바꾸어서 적용될 수 있다.
즉, 상기 N형과 P형 반도체를 서로 바꾸어서 적용하는 것은 균등범위에 속하는 기술이다.
10: Junction Barrier Schottky Diode
11, 21, 31, 310: 쇼트키 금속 단자층
12, 22, 32, 320: P+정션(junction) 패턴
14, 24, 34,340: N+ 기판
15, 25, 35: 애노드 전극
18, 28, 38, 380: N- 에피택셜층
21-1, 31-1: 플래너형 쇼트키 금속
21-2, 31-2: 트랜치형 쇼트키 금속
321: 산화막 마스크 패턴
350: 트랜치
351: 하드마스크

Claims (11)

  1. SiC N+형 기판 위에 N-형 불순물이 도핑된 SiC N- 에피택셜층이 형성되는 단계;
    상기 N- 에피택셜층 상단부에 트랜치 에칭용 하드마스크 패턴을 형성한 후, 에칭 공정을 수행하여 일정한 간격으로 하부로 오목한 트랜치를 형성하는 단계;
    상기 하드 마스크 패턴을 제거하고, 상기 N- 에피택셜층 상단부에 P+ 이온 주입용 공간을 위한 산화막 마스크를 형성하는 단계;
    - 상기 산화막 마스크는 상기 P+ 이온 주입용 공간이 상기 트랜치의 너비보다 좁게 형성시키기 위하여 상기 트랜치의 측벽까지 덮도록 형성되는 것을 특징으로 함,
    상기 산화막 마스크 패턴의 상부로부터 P+ 이온을 주입하여 상기 트랜치의 하부 측에 P+ 정션 패턴을 형성하는 단계;
    상기 P+ 정션 패턴을 형성하는 단계 이후에 상기 산화막 마스크를 제거하고, 1차 어닐링 공정을 수행하는 단계;
    상기 어닐링 공정을 수행하는 단계 이후에 상기 트랜치가 형성된 N-에피택셜층 상단부에 쇼트키 금속을 도포하여 쇼트키 금속층을 형성하는 단계; 및
    상기 쇼트키 금속 형성단계 이후에 상부 및 하부 전극을 형성하고, 금속 접합을 위한 2차 어닐링 공정을 수행하는 단계; 를 포함하는 것을 특징으로 하는 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드 제조방법
  2. 제1 항에 있어서,
    상기 P+ 정션 패턴은 상기 트랜치의 너비보다 좁게 형성되는 것을 특징으로 하는 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드 제조방법
  3. 제1 항에 있어서,
    상기 P+ 정션 패턴의 너비는 2(±5%) ~ 4 (±5%)㎛이고, P+ 정션 패턴의 수직 깊이는 0.5(±5%)㎛로 형성되는 것을 특징으로 하는 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드 제조방법
  4. 제1항에 있어서
    상기 P+ 정션 패턴 사이의 간격은 2(±5%) ~ 4(±5%)㎛ 범위에서 형성되는 것을 특징으로 하는 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드 제조방법
  5. 제4항에 있어서,
    상기 P+ 정션 패턴 사이의 간격은 2.2(±5%)㎛로 형성되는 것을 특징으로 하는 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드 제조방법
  6. 제 1항에 있어서,
    상기 트랜치의 수직 깊이(dt) 및 P+ 정션 패턴의 수직 깊이(dj)가 다음 식 1을 만족하는 범위에서 형성되는 것을 특징으로 하는 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드 제조방법
    [식 1]
    Figure 112017088002718-pat00021

    여기서 Sj는 P+ 정션 패턴과 P+ 정션 패턴 사이의 너비, dj는 P+ 정션 패턴의 수직 깊이, dt는 트랜치의 수직 깊이를 의미한다
  7. 제1 항에 있어서,
    상기 트랜치를 형성하는 단계에서
    상기 트랜치의 수직 깊이는 0.3(±5%)~ 0.5㎛(±5%)이며, 상기 트랜치의 너비는 3(±5%) ~ 5(±5%)㎛인 것을 특징으로 하는 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드 제조방법
  8. 제1 항에 있어서,
    상기 쇼트키 금속층은 Ti를 3000(±5%)Å 도포하여 형성되는 것을 특징으로 하는 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드 제조방법
  9. 제1항에 있어서,
    상기 1차 어닐링 온도는 1.700(±5%)℃이고, 상기 2차 어닐링 온도는 450(±5%)℃에서 수행되는 것을 특징으로 하는 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드 제조방법
  10. 제1항에 있어서,
    상기 N- 에피택셜층의 도핑 농도는 1.0(±5%)x1015 cm-3이며, 상기 N- 에피택셜층의 수직 높이는 15(±5%)㎛로 형성되는 것을 특징으로 하는 SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드 제조방법
  11. 삭제
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