KR101805983B1 - 칩 온 다층회로기판 제조방법 - Google Patents

Abstract

본 발명은 칩이 실장되는 칩 온 실장부와, 내층회로패턴이 형성된 내층회로기판과, 상기 내층회로기판의 상,하면에 각각 접합되어, 상기 칩 온 실장부를 제외한 내층회로기판의 상,하면을 절연하는 절연층과, 상기 절연층의 표면에 형성되는 외층회로패턴층와, 상기 외층회로패턴층의 표면에 부분적으로 도포되어, 상기 외층회로패턴층의 표면을 방청하는 방청막을 포함하는데, 상기 내층회로기판의 상,하면에 각각 접합된 절연층의 표면에 단면 동박적층판(CCL)을 접합하고, 상기 단면 동박적층판(CCL)의 동박을 외층회로에 대응하는 패턴으로 식각하여 외층회로패턴을 형성하여, 상기 절연층의 표면에 단면 동박적층판(CCL)이 접합함에 따라 와피지(warpage) 발생이 억제되어, 종래의 다층회로기판보다 평탄도가 개선된 칩 온 다층회로기판 제조방법을 제공한다.

Description

칩 온 다층회로기판 제조방법{Chip on the multilayer circuit board method of manufacturing}

본 발명은 내층회로기판의 표면을 절연하는 절연층의 표면에 단면 동박적층판(CCL)을 접합하고, 단면 동박적층판(CCL)의 동박을 외측회로에 대응하는 패턴으로 식각하여 외층회로패턴을 형성하도록 하여, 다층회로기판을 제조하는 과정에서 발생하는 와피지(warpage)가 억제되어 종래의 다층회로기판보다 평탄도가 개선된 칩 온 다층회로기판 제조방법에 관한 것이다.

인쇄회로기판(PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로라인 패턴을 인쇄형성시킨 것으로, 전자부품을 탑재하기 직전의 기판(Board)을 말한다.

즉 여러 종류의 많은 전자부품을 평판 위에 밀집 탑재하기 위해, 각 부품의 장착위치를 확정하고, 부품을 연결하는 회로라인(line pattern)을 평판 표면에 인쇄하여 고정한 회로기판을 의미한다.

이러한 인쇄회로기판은 일반적으로 단층 PCB와 PCB를 다층으로 형성한 빌드업 기판(Build-up Board), 즉 다층회로기판이 있다.

특히 최근에는 전자제품의 경박단소화를 위하여 시스템 집적화 기술이 요구되고 있으며 대응 기술로는 매립형 인쇄회로기판(Embedded PCB)과, 캐비티형 인쇄회로기판(Cavity PCB)을 제조하는 기술이 주목받고 있다.

매립형 인쇄회로기판(Embedded PCB)은 표면에 실장되는 부품을 PCB 공정 중에서 완전히 매립하여 내장 부품 주위의 배선 설계 자유도가 높은 장점이 있는 반면, 내장 부품과 PCB 원자재의 호환성 및 불량 부품에 대한 재작업이 어렵고, 부품 검사 방법에 있어 제약이 발생하는 문제가 있다.

캐비티 인쇄회로기판(Cavity PCB)의 경우 부품이 완전히 내부에 매립이 되지 않고 칩(Chip)이 실장되는 방향쪽으로 빈공간이 형성되는 캐비티(Cavity)에 실장함으로 설계자유도가 낮아지는 단점은 있으나, 매립형 인쇄회로기판(Embedded PCB)에서 발생하는 문제점인 부품 재작업, 부품 검사에 있어 매우 효율적인 기술적 장점을 가지고 있다.

상기한 캐비티 인쇄회로기판(Cavity PCB)의 종래기술로 특허공개 제10-2011-0104395호(2011.09.22)에서는 기판의 표면에 캐비티회로패턴을 포함하는 외각회로층을 구비하는 베이스회로기판을 형성하는 1단계 및 상기 외각회로층 상에 캐비티회로패턴의 상부 일영역이 비어있는 캐비티회로층을 형성하는 2단계를 포함하는 캐비티를 포함하는 인쇄회로기판의 제조방법을 제공하였다.

하지만 종래의 캐비티가 형성된 회로층은 캐비티로 레진 플로우가 발생하지 않도록, 플로우가 없는 절연체인 프리프레그를 사용하였으나, 근래에는 기판의 플렉시블 및 가공 및 성형성이 우수한 열가소성 수지를 포함하는 프리프레그를 많이 사용하는데, 여기서 베이스회로기판에 캐비티가 형성된 회로기판 및 절연층을 적층할 시, 고열 및 고압에 의해 캐비티로 과도한 레진 플로우가 발생하여, 칩이 실장 가능한 캐비티 공간이 확보되지 않아, 제품의 불량을 초래하는 문제점이 발생하였다.

또한 다층회로기판의 각각 레이어는 열을 가해 적층하게 되는데, 이때 합성수지로 이루어지는 각각의 베이스 및 절연층은 열에 의해 와피지(warpage)가 발생하여 부부적으로 평탄도가 낮아 제품의 불량을 초래하는 문제점이 발생하였다.

본 발명은 내층회로기판의 표면을 절연하는 절연층 표면에 단면 동박적층판(CCL)을 접합하고, 단면 동박적층판(CCL)의 동박을 외측회로에 대응하는 패턴으로 식각하여 외층회로패턴을 형성하여, 다층회로기판을 제조하는 과정에서 발생하는 와피지(warpage)가 억제되어 종래의 다층회로기판보다 평탄도가 개선된 칩 온 다층회로기판 제조방법을 제공하는 것을 그 목적으로 한다.

본 발명에 따른 칩 온 다층회로기판의 제조방법은 베이스를 중심으로 베이스의 상,하면에 동박이 형성된 기판을 준비하고, 상기 기판의 상,하면을 이루는 동박을 내층회로 및 칩 온 실장부에 대응하는 패턴으로 식각하여 칩 온 실장부 및 내층회로패턴을 형성하며, 상기 칩 온 실장부의 경계를 따라 부분적으로 레이저 드릴링을 실시하여 연통홀을 형성하여, 상기 연통홀과 칩 온 실장부 및 내층회로패턴을 형성한 내층회로기판을 준비하는 단계와, 상기 내층회로기판의 칩 온 실장부와 대응하는 위치에 캐비티가 형성된 상측 절연층 및 상기 내층회로기판의 내층회로패턴을 절연하는 하측 절연층을 준비하는 단계와, 준비된 상,하측 절연층 각각을 내층회로기판의 상,하면에 위치한 후, 열압착 방식으로 접합하여 내층회로기판을 절연하면서, 용융된 절연층들이 상기 연통홀을 통해 연결되면서 캐비티의 사이드월(side wall)을 이루도록 하는 단계와, 상기 내층회로기판의 상,하면에 각각 접합된 절연층의 표면에 단면 동박적층판(CCL)을 접합하여, 캐비티 폐쇄 및 내층회로기판을 보강하는 단계와, 상기 단면 동박적층판의 동박을 외층회로에 대응하는 패턴으로 식각하여 외층회로패턴을 형성하는 단계와, 상기 캐비티에 대응하는 부분의 단면 동박적층판을 레이저로 제거하여, 캐비티를 통해 칩이 실장될 수 있도록 캐비티를 오픈하는 단계와, 상기 외층회로패턴 중, 일부의 회로패턴에 부식을 방지하는 방청막을 도포하여 칩 온 다층회로기판을 완성하는 단계를 포함한다.

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여기서 본 발명에 따른 상기 상,하측 절연층을 각각 준비하는 단계는 상기 절연층들의 재질은 프리프레그이고, 상기 절연층들 중, 상기 캐비티가 형성된 내층회로기판의 일면에 접합되는 절연층은 레이저 드릴링으로 상기 칩 온 실장부의 넓이와 대응하는 크기의 넓이로 캐비티를 형성하는 단계를 포함한다.

본 발명에 따른 칩 온 다층회로기판 제조방법은 다음과 같은 효과를 가진다.

첫째, 내층회로기판의 표면을 절연하는 절연층의 표면에 단면 동박적층판(CCL)을 접합하고, 단면 동박적층판(CCL)의 동박을 외측회로에 대응하는 패턴으로 식각하여 외층회로패턴을 형성하여, 다층회로기판을 제조하는 과정에서 발생하는 와피지(warpage)가 억제되어 종래의 다층회로기판보다 평탄도가 개선되는 효과를 가진다.

둘째, 내층회로기판의 칩 온 실장부 주변을 따라 사이드홈을 형성하여, 내층회로기판의 표면에 절연층을 접합할 시, 용융된 절연층의 레진 플로우가 사이드홈으로 흘러들어가면서 캐비티의 사이드월(side wall)을 형성하도록 해, 안정적인 칩 온 실장부 확보할 수 있는 효과를 가진다.

셋째, 용융된 절연층의 과도한 레진 플로우를 제어할 수 있어, 회로기판의 두께를 종래보다 낮출 수 있고, 캐비티 서브스트레이트(Cavity substrate)의 안정적인 수율이 가능한 효과를 가진다.

도 1은 본 발명의 실시에 따라 칩 온 다층회로기판가 제조되는 과정을 단계적으로 보인 예시도이다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여, 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.

따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시 예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들은 대체할 수 있는 균등한 변형 예들이 있을 수 있음을 이해하여야 한다.

본 발명은 내층회로기판(10)의 표면을 절연하는 절연층(20)의 표면에 단면 동박적층판(Copper Clad Laminate: CCL, 30)을 접합하고, 단면 동박적층판(CCL: 30)의 동박(32)을 외측회로에 대응하는 패턴으로 식각하여 외층회로패턴(33)을 형성하여, 다층회로기판을 제조하는 과정에서 발생하는 와피지(warpage)가 억제되어 종래의 다층회로기판보다 평탄도가 개선된 칩 온 다층회로기판 제조방법에 관한 것이다.

보다 상세하게는 표면에 칩이 실장되는 칩 온 실장부(13)와, 내층회로패턴(12)이 형성된 내층회로기판(10)을 구비하고, 상기 내층회로기판(10)의 상,하면에 각각 접합되어, 상기 내층회로기판(10)의 상,하면을 절연하는 절연층(20)을 구비한다.

이때 상기 절연층(20)은 프리프레그 재질로 이루어지는 것이 바람직하고, 상기 내층회로기판(10)의 칩 온 실장부(13)에는 절연층(20)의 천공으로 형성된 캐비티(21)가 위치되어, 상기 칩 온 실장부(13)의 표면은 절연되지 않는 것이 바람직하다.

그리고 상기 절연층(20)을 내층회로기판(10)에 열압착 방식으로 접합하는 것이 바람직하고, 상기 절연층(20)의 표면에는 외층회로패턴층(31)을 형성하는데, 이때 상기 내층회로기판(10)의 상,하면에 각각 접합된 절연층(20)의 표면에는 단면 동박적층판(CCL: 30)을 접합하고, 상기 단면 동박적층판(CCL: 30)의 동박(32)을 외층회로에 대응하는 패턴으로 식각하여 외층회로패턴(33)을 형성한다.

여기서 상기 단면 동박적층판(CCL: 30)의 코어(31)는 폴리프로필렌(polypropylene: PP) 또는 BT(Bismaleimide Triazine) 중 어느 하나로 이루어지는데, 상기 절연층(20)의 표면에 단면 동박적층판(CCL: 30)이 접합됨에 따라 상기 단면 동박적층판(CCL: 30) 코어의 강성에 의해 다층회로기판을 제조하는 과정에서 발생하는 와피지(warpage)가 억제되는 종래의 다층회로기판보다 평탄도가 개선된 칩 온 다층회로기판을 제공한다.

또한 본 발명에 따른 칩 온 다층회로기판은 상기 절연층(20)을 내층회로기판(10)에 열압착 방식으로 접합할 시, 상기 내층회로기판(10)의 칩 온 실장부(13) 주변을 따라 레이저 드릴링을 실시하여, 연통홀(14)을 형성하여, 고열에 의해 용융된 상기 절연층(20)이 연통홀(14)로 흘러들어가면서 칩이 실장되는 공간인 캐비티의 사이드월(side wall)을 이루면서, 상기 내층회로기판(10)을 중심으로 내층회로기판(10)의 상,하측에 각각 위치하는 절연층(20)들이 서로 연통홀(14)을 통해 연결된다.

따라서 고열에 의해 절연층(20)이 과도하게 용융되어, 레진 플로우가 발생하여도 상기한 연통홀(14)로 레진 플로우가 제어되어, 칩 온 실장부(13)의 도전패턴의 폐쇄를 방지하고, 칩이 실장 가능한 캐비티(21)가 확보되도록 한다.

그리고 상기 외층회로패턴층(31)의 표면에는 부분적으로 방청막(40)을 도포하여, 상기 외층회로패턴층(31)의 표면을 방청한다.

도면을 참조하여 본 발명에 따른 칩 온 다층회로기판의 제조 방법을 살펴보면 다음과 같다.

먼저 도 1을 참조하면 a)단계로, 내층회로패턴(12), 칩 온 실장부(13) 및 연통홀(14)을 형성한 내층회로기판(10)을 준비한다.

상기한 내층회로기판(10)은 코어인 베이스(11)를 중심으로 베이스(11)의 상,하면에 동도금 또는 동박층이 형성된 기판으로 준비되고, 상기 기판의 상,하면을 이루는 동도금 또는 동박층을 내층회로 및 칩 온 실장부에 대응하는 패턴으로 식각하여 내층회로패턴(12) 및 칩 온 실장부(13)를 형성한다.

이때 상기 베이스(11)는 마이크로 단위의 두께를 가지고, 절연성이 좋은 수지재로 이루어지는데, 내충격성, 치수안정성 및 내마찰성이 좋은 폴리이미드로 이루어지는 것이 바람직하다.

그리고 상기 내층회로기판(10)의 표면에 형성된 내층회로패턴(12) 및 칩 온 실장부(13)가 서로 전기적으로 연결되도록, 해당 지점에 레이저 드릴링으로 상기 내층회로기판(10)을 관통하는 관통홀을 형성하고, 상기 관통홀에 동도금을 실시하여 상측 내층회로패턴(12)과 하측 내층회로패턴(12) 및 칩 온 실장부(13)를 전기적으로 연결하는 비아홀을 형성할 수도 있다.

또한 상기 내층회로기판(10)에는 연통홀(14)을 형성하는데, 상기 연통홀(14)은 상기 내층회로기판(10)의 칩 온 실장부(13) 주변을 따라 레이저로 베이스(11)를 드릴링하여 형성한다.

이때 형성된 상기 연통홀(14)에는 추후 상기 내층회로기판(10)의 표면에 절연층(20)이 접합될 시, 고열 및 고압에 의해 용융된 절연층(20)이 흘러들어가 채워지면서 상기 내층회로기판(10)을 중심으로 내층회로기판(10)의 상,하측에 각각 위치하는 절연층(20)들이 서로 연통홀(14)을 통해 연결된다.

보다 상세한 설명은 상기 내층회로기판(10)에 절연층(20)의 접합하는 단계에서 하기로 한다.

다음은 b)단계로, 상기 내층회로기판(10)의 상,하면을 절연하는 상,하측 절연층(20)을 준비한다.

이때 상기 내층회로기판(10)의 상면을 절연하는 상측 절연층(20) 및 상기 내층회로기판(10)의 하면을 절연하는 하측 절연층(20)의 재질은 열가소성 수지를 포함하는 프리프레그로, 마이크로 단위의 두께의 판 상으로 구비되는 것이 바람직하고, 상, 하측 절연층(20) 중 칩 온 실장부(13)가 형성된 내층회로기판(10)의 상면에 접합되는 상측 절연층(20)에는 상기 내층회로기판(10)의 칩 온 실장부(13)가 오픈되도록, 상기 칩 온 실장부(13)와 대응하는 위치의 일부를 레이저 드릴링으로 천공시켜 캐비티(21)를 형성하는 것이 바람직하다.

본 발명에서는 상기 절연층(20)을 열가소성 수지를 포함하는 프리프레그로 한정하여 설명하나, 이에 한정하지 않고 열경화성 수지를 포함하는 프리프레그를 사용하여도 무방하다.

다음은 c)단계로, 준비된 상,하측 절연층(20) 각각을 내층회로기판(10)의 상,하면에 각각 접합한다.

이때 상기 절연층(20)의 접합은 고열, 고압으로 절연층(20)을 용융시키면서 내층회로기판(10)에 접합되도록 하는 열압착 방식으로 실시되는 것이 바람직한데, 여기서 종래에는 절연층(20)의 과도한 용융으로 절연층(20) 중에서 빈 공간인 캐비티(21)로 레진 플로우가 발생하여, 용융된 절연층(20)이 칩 온 실장부(13)를 침범해 회로기판의 제품불량을 초래하였다.

하지만 본 발명에서는 앞서 기술한 바와 같이 내층회로기판(10)의 칩 온 실장부(13) 주변을 따라 레이저 드릴링으로 연통홀(14)을 형성하여, 과도하게 용융된 절연층(20)이 칩 온 실장부(13)으로 플로우 되면, 용융된 절연층(20)이 연통홀(14)으로 흘러들어가면서 상기 내층회로기판(10)을 중심으로 내층회로기판(10)의 상,하측에 각각 위치하는 절연층(20)들이 서로 연통홀(14)을 통해 연결되도록 하고, 채워진 절연층(20)은 경화되면서 캐비티(21)의 사이드월(side wall)을 이룬다.

따라서 과도하게 용융된 절연층(20)이 칩 온 실장부(13)으로 침범하지 못하도록 내층회로기판(10)의 칩 온 실장부(13) 주변을 따라 연통홀(14)을 형성해 상기 절연층(20)의 레진 플로우의 제어가 가능하다.

다음은 d)단계로, 상기 내층회로기판(10)의 상,하면에 각각 접합된 절연층(20)의 표면에 단면 동박적층판(CCL: 30)을 접합하여, 캐비티(21) 폐쇄 및 내층회로기판(10)을 보강한다.

상기한 단면 동박적층판(30)은 폴리프로필렌(polypropylene: PP) 또는 BT(Bismaleimide Triazine) 중 어느 하나를 코어(31)로 하고, 상기 코어(31)의 상면에 동박(32)을 적층한 형태로 이루어진다.

상기 단면 동박적층판(30)은 용융된 절연층(20)이 완전히 경화되기 전에 접합이 이루어지는 것이 바람직하고, 상기 단면 동박적층판(30)의 적층 방식은 롤투롤 방식으로 적층되는 것이 바람직하며, 상기 절연층(20)의 표면에 단면 동박적층판(30)이 적층됨에 따라 칩 온 실장부(13)에 위치하는 캐비티(21) 역시, 폐쇄되는 것이 바람직하다.

다음은 e)단계로, 상기 절연층(20)의 표면에 적층된 단면 동박적층판(30)의 동박(32)을 외층회로에 대응하는 패턴으로 식각하여 외층회로패턴(31)을 형성한다.

이때 중심에 배치된 상기 내층회로기판(10)을 기준으로 상, 하부에 각각 형성되는 외층회로패턴(31)들이 서로 전기적으로 연결되도록, 해당 지점에 레이저 드릴링으로 상기 내층회로기판(10)을 관통하는 관통홀을 형성하고, 상기 관통홀에 동도금을 실시하여 상측 외층회로패턴(31)과, 하측 외층회로패턴(31) 및 내층회로기판(10)을 전기적으로 연결하는 비아홀을 형성할 수도 있다.

다음은 f)단계로, 상기 캐비티()에 대응하는 부분의 단면 동박적층판(30)을 레이저로 제거하여, 캐비티(21)를 통해 칩이 실장될 수 있도록 캐비티(21)를 오픈한다.

이때 상기 캐비티(21)의 오픈은 단면 동박적층판(30)을 레이저로 드릴링하여 제거하는데, 상기 캐비티(21)에 대응하는 부분의 단면 동박적층판(30)을 드릴링하여, 상기 캐비티(21)를 오픈하는 것이 바람직하다.

다음은 g)단계로, 상기 외층회로패턴(31) 중, 일부의 회로패턴에 부식을 방지하는 방청막(40)을 도포하여 칩 온 다층회로기판을 완성한다.

상기한 방청막(40) 외부로 노출된 회로패턴 및 단자의 절연 및 부식을 방지하기 위한 것으로, 종래의 회로기판에도 보편적으로 실시되기에 상세한 설명은 생략하기로 한다.

본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

10: 내층회로기판
11: 베이스
12: 내층회로패턴
13: 칩 온 실장부
14: 연통홀
20: 절연층
21: 캐비티
30: 단면 동막적층판(CCL)
31: 코어
32: 동박
33: 외층회로패턴층
40: 방청막

Claims (6)

1. 삭제
2. 삭제
3. 베이스를 중심으로 베이스의 상,하면에 동박이 형성된 기판을 준비하고, 상기 기판의 상,하면을 이루는 동박을 내층회로 및 칩 온 실장부에 대응하는 패턴으로 식각하여 칩 온 실장부 및 내층회로패턴을 형성하며, 상기 칩 온 실장부의 경계를 따라 부분적으로 레이저 드릴링을 실시하여 연통홀을 형성하여, 상기 연통홀과 칩 온 실장부 및 내층회로패턴을 형성한 내층회로기판을 준비하는 단계;
   상기 내층회로기판의 칩 온 실장부와 대응하는 위치에 캐비티가 형성된 상측 절연층 및 상기 내층회로기판의 내층회로패턴을 절연하는 하측 절연층을 준비하는 단계;
   준비된 상,하측 절연층 각각을 내층회로기판의 상,하면에 위치한 후, 열압착 방식으로 접합하여 내층회로기판을 절연하면서, 용융된 절연층들이 상기 연통홀을 통해 연결되면서 캐비티의 사이드월(side wall)을 이루도록 하는 단계;
   상기 내층회로기판의 상,하면에 각각 접합된 절연층의 표면에 단면 동박적층판(CCL)을 접합하여, 캐비티 폐쇄 및 내층회로기판을 보강하는 단계;
   상기 단면 동박적층판의 동박을 외층회로에 대응하는 패턴으로 식각하여 외층회로패턴을 형성하는 단계;
   상기 캐비티에 대응하는 부분의 단면 동박적층판을 레이저로 제거하여, 캐비티를 통해 칩이 실장될 수 있도록 캐비티를 오픈하는 단계;
   상기 외층회로패턴 중, 일부의 회로패턴에 부식을 방지하는 방청막을 도포하여 칩 온 다층회로기판을 완성하는 단계를 포함하는 칩 온 다층회로기판의 제조방법.
   
4. 삭제
5. 삭제
6. 청구항 3에 있어서,
   상기 상,하측 절연층을 각각 준비하는 단계는
   상기 절연층들의 재질은 프리프레그이고, 상기 절연층들 중, 상기 캐비티가 형성된 내층회로기판의 일면에 접합되는 절연층은 레이저 드릴링으로 상기 칩 온 실장부의 넓이와 대응하는 크기의 넓이의 캐비티를 형성하는 단계를 포함하는 칩 온 다층회로기판의 제조방법.

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