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KR101780821B1 - 입체영상 표시장치 - Google Patents

입체영상 표시장치 Download PDF

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KR101780821B1
KR101780821B1 KR1020110036680A KR20110036680A KR101780821B1 KR 101780821 B1 KR101780821 B1 KR 101780821B1 KR 1020110036680 A KR1020110036680 A KR 1020110036680A KR 20110036680 A KR20110036680 A KR 20110036680A KR 101780821 B1 KR101780821 B1 KR 101780821B1
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Abstract

본 발명은 패턴 리타더 방식의 입체영상 표시장치에 관한 것이다. 본 발명의 실시예에 따른 입체영상 표시장치는 데이터 라인들, 상기 데이터 라인들과 교차되는 게이트 라인들, 상기 게이트 라인들과 나란하게 형성되는 리셋 라인들, 및 상기 데이터 라인들, 게이트 라인들, 및 리셋 라인들의 교차에 의해 정의되는 셀영역에 형성되는 픽셀들을 포함하는 표시패널; 및 상기 게이트 라인과 1:1로 접속되어 하나의 게이트 라인에 하나의 게이트 펄스를 출력하는 다수의 A스테이지와, 상기 리셋 라인들과 z(z는 2 이상의 자연수):1로 접속되어, 접속된 Z개의 리셋 라인에 상기 게이트 펄스보다 소정의 시간만큼 지연된 리셋 펄스를 동시에 출력하는 복수개의 B스테이지를 포함하는 쉬프트 레지스터를 구비하고, 상기 A스테이지들은 서로 종속적으로 접속되어 상기 쉬프트 레지스터로 입력되는 i(i는 3 이상의 자연수)상 클럭들을 순차적으로 입력받고, 입력된 클럭에 동기 된 상기 게이트 펄스를 순차적으로 출력하고, 상기 B스테이지들은 서로 종속적으로 접속되어 상기 i상 클럭들 중 상기 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수에 따라 위상이 지연된 클럭을 입력받아 상기 리셋 펄스를 출력하며, 상기 픽셀들 각각은, 상기 게이트 펄스에 응답하여 상기 데이터 라인의 데이터 전압을 공급받아 2D 및 3D 모드에서 영상 데이터를 표시하는 데이터 표시부와, 상기 2D 및 3D 모드에서 상기 게이트 펄스에 응답하여 상기 데이터 라인의 데이터 전압을 공급받아 영상 데이터를 표시하고 상기 3D 모드에서 상기 리셋 펄스에 응답하여 공통전압을 공급받아 블랙 영상을 표시하는 액티브 블랙 스트라이프부를 포함하는 것을 특징으로 한다.

Description

입체영상 표시장치{STEREOSCOPIC IMAGE DISPLAY DEVICE}
본 발명은 패턴 리타더 방식의 입체영상 표시장치에 관한 것이다.
입체영상 표시장치는 양안시차방식(stereoscopic technique) 또는 복합시차지각방식(autostereoscopic technique)을 이용하여 입체영상을 표시한다. 양안시차방식은 입체 효과가 큰 좌우 눈의 시차 영상을 이용하며, 안경방식과 무안경방식으로 나뉘어질 수 있다. 안경방식은 직시형 표시소자나 프로젝터에 좌우 시차 영상의 편광 방향을 바꿔서 표시하고, 편광 안경을 사용하여 입체영상을 구현한다. 또는, 안경방식은 직시형 표시소자나 프로젝터에 좌우 시차 영상을 시분할하여 표시하고, 액정셔터안경을 사용하여 입체영상을 구현한다. 무안경 방식은 일반적으로 패럴렉스 베리어, 렌티큘러 렌즈 등의 광학판을 사용하여 좌우시차 영상의 광축을 분리하여 입체영상을 구현한다.
도 1은 패턴 리타더 방식으로 입체영상을 구현하는 액정표시장치를 보여주는 도면이다. 도 1을 참조하면, 패턴 리타더 방식으로 입체영상을 구현하는 액정표시장치는 표시패널(DIS) 상에 배치된 패턴 리타더(Patterned Retarder)(PR)의 편광특성과, 사용자가 착용한 편광 안경(PG)의 편광특성을 이용하여 입체영상을 구현한다. 패턴 리타더 방식의 입체영상 표시장치는 표시패널(DIS)의 기수(홀수) 라인들에는 좌안 영상을 표시하고, 우수(짝수) 라인들에는 우안 영상를 표시한다. 표시패널(DIS)의 좌안 영상은 패턴 리타더(PR)를 통과하면 좌안 편광으로 변환되고, 우안 영상은 패턴 리타더(PR)를 통과하면 우안 편광으로 변환된다. 편광 안경(PG)의 좌안 편광필터는 좌안 편광만을 통과시키고, 우안 편광필터는 우안 편광만을 통과시킨다. 따라서, 사용자는 좌안을 통하여 좌안 영상만을 보게 되고, 우안을 통하여 우안 영상만을 보게 된다.
도 1에서, 입체영상 시청시 상하 시야각을 넓히기 위하여 블랙 스트라이프(Black Stripe)가 패턴 리타더(PR)에 형성된다. 하지만, 블랙 스트라이프로 인하여 기존의 2D만을 표시하는 표시장치보다 입체영상 표시장치의 휘도는 많이 낮아지게 된다. 또한, 블랙 스트라이프가 패턴 리타더(PR)에 형성된 입체영상 표시장치는 표시패널(DIS)에 패턴 리타더(PR)를 부착시 정밀한 정렬이 요구된다. 패턴 리타더(PR)가 정확히 정렬되지 않으면, 블랙 스트라이프가 제 역할을 못하므로, 좌안 영상이 우안에 보여지거나 우안 영상이 좌안에 보여지게 된다. 따라서, 좌안 영상과 우안 영상이 겹쳐보이는 3D 크로스토크(Crosstal2k-1)가 발생할 수 있다. 이러한 문제점들을 해결하기 위해, 표시패널(DIS)의 픽셀들을 액티브(active) 블랙 스트라이프로 제어하는 기술이 제안되고 있다.
하지만, 액티브 블랙 스트라이프 기술의 경우, 블랙 스트라이프로 제어되는 픽셀들을 제어하기 위한 회로가 더 필요하다. 따라서, 게이트 구동회로를 표시패널(DIS)의 기판상에 직접 형성하는 GIP(Gate Drive-IC In Panel)의 경우, 게이트 구동회로의 증가로 인하여 게이트 구동회로가 형성되는 부분의 면적이 부족하게 되는 문제가 발생한다. 이로 인해, 게이트 구동회로의 집적도가 높아지므로, 표시패널(DIS) 구동시 게이트 펄스 파형이 딜레이(Delay)되는 등 게이트 구동회로의 신뢰성에 문제가 발생할 수 있다. 또한, 게이트 구동회로의 집적도 증가로 인해 표시패널(DIS)의 베젤이 증가하므로, 입체영상 표시장치의 박형화가 어려운 단점이 있다.
본 발명은 게이트 구동회로의 집적도를 낮춰 게이트 구동회로의 신뢰성을 높일 수 있는 입체영상 표시장치를 제공한다.
본 발명의 실시예에 따른 입체영상 표시장치는 데이터 라인들, 상기 데이터 라인들과 교차되는 게이트 라인들, 상기 게이트 라인들과 나란하게 형성되는 리셋 라인들, 및 상기 데이터 라인들, 게이트 라인들, 및 리셋 라인들의 교차에 의해 정의되는 셀영역에 형성되는 픽셀들을 포함하는 표시패널; 및 상기 게이트 라인과 1:1로 접속되어 하나의 게이트 라인에 하나의 게이트 펄스를 출력하는 다수의 A스테이지와, 상기 리셋 라인들과 z(z는 2 이상의 자연수):1로 접속되어, 접속된 Z개의 리셋 라인에 상기 게이트 펄스보다 소정의 시간만큼 지연된 리셋 펄스를 동시에 출력하는 복수개의 B스테이지를 포함하는 쉬프트 레지스터를 구비하고, 상기 A스테이지들은 서로 종속적으로 접속되어 상기 쉬프트 레지스터로 입력되는 i(i는 3 이상의 자연수)상 클럭들을 순차적으로 입력받고, 입력된 클럭에 동기 된 상기 게이트 펄스를 순차적으로 출력하고, 상기 B스테이지들은 서로 종속적으로 접속되어 상기 i상 클럭들 중 상기 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수에 따라 위상이 지연된 클럭을 입력받아 상기 리셋 펄스를 출력하며, 상기 픽셀들 각각은, 상기 게이트 펄스에 응답하여 상기 데이터 라인의 데이터 전압을 공급받아 2D 및 3D 모드에서 영상 데이터를 표시하는 데이터 표시부와, 상기 2D 및 3D 모드에서 상기 게이트 펄스에 응답하여 상기 데이터 라인의 데이터 전압을 공급받아 영상 데이터를 표시하고 상기 3D 모드에서 상기 리셋 펄스에 응답하여 공통전압을 공급받아 블랙 영상을 표시하는 액티브 블랙 스트라이프부를 포함하는 것을 특징으로 한다.
본 발명은 액티브 블랙 스트라이프부들에 접속된 복수의 리셋 라인들에 리셋 펄스를 동시에 출력한다. 그 결과, 본 발명은 게이트 구동회로의 집적도를 낮출 수 있으므로, 게이트 구동회로의 신뢰성을 높일 수 있다. 또한, 본 발명은 표시패널의 베젤을 줄일 수 있으므로, 입체영상 표시장치를 박형화할 수 있다.
나아가, 본 발명은 쉬프트 레지스터에 입력되는 모든 클럭 라인들을 동등하게 분배하여 리셋 펄스를 출력하는 스테이지들에 접속시킨다. 그 결과, 일부 클럭 라인들의 로드(load) 증가로 인한 스테이지의 불균일한 출력 발생을 방지할 수 있다.
도 1은 패턴 리타더 방식으로 입체영상을 구현하는 액정표시장치를 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 입체영상 표시장치를 개략적으로 나타내는 블록도이다.
도 3은 표시패널, 패턴 리타더 및 편광 안경을 보여주는 분해 사시도이다.
도 4는 본 발명의 GIP 방식에 따라 형성된 표시패널, 게이트 구동회로, 데이터 구동회로, 및 타이밍 콘트롤러를 상세히 보여주는 블록도이다.
도 5는 본 발명의 실시예에 따른 액티브 블랙 스트라이프로 제어되는 표시패널의 픽셀들 일부를 상세히 보여주는 회로도이다.
도 6a 및 도 6b는 2D 및 3D 모드에서 표시패널의 픽셀들 각각의 화소 전극과 공통 전극의 전압을 보여주는 도면이다.
도 7은 본 발명의 제1 실시예에 따른 쉬프트 레지스터를 상세히 보여주는 블록도이다.
도 8은 도 7의 쉬프트 레지스터로부터 출력되는 게이트 펄스와 리셋 펄스를 보여주는 파형도이다.
도 9는 도 7의 제2k-1 A스테이지를 상세히 보여주는 회로도이다.
도 10은 도 7의 제2k-1 A스테이지의 입력 및 출력 신호를 보여주는 파형도이다.
도 11은 도 7의 제2k-1 B스테이지의 입력 및 출력 신호를 보여주는 파형도이다.
도 12는 본 발명의 제2 실시예에 따른 쉬프트 레지스터를 상세히 보여주는 블록도이다.
도 13은 도 12의 쉬프트 레지스터로부터 출력되는 게이트 펄스와 리셋 펄스를 보여주는 파형도이다.
도 14는 도 12의 제2k-1 A스테이지의 입력 및 출력 신호를 보여주는 파형도이다.
도 15는 도 12의 제2k-1 B스테이지의 입력 및 출력 신호를 보여주는 파형도이다.
이하 첨부된 도면을 참조하여 유기발광다이오드 표시장치를 중심으로 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.
도 2는 본 발명의 실시예에 따른 입체영상 표시장치를 개략적으로 나타내는 블록도이다. 도 3은 표시패널, 패턴 리타더 및 편광 안경을 보여주는 분해 사시도이다. 도 4는 본 발명의 GIP 방식에 따라 형성된 표시패널, 게이트 구동회로, 데이터 구동회로, 및 타이밍 콘트롤러를 상세히 보여주는 블록도이다. 도 2 내지 도 4를 참조하면, 본 발명의 입체영상 표시장치는 표시패널(10), 편광 안경(20), 게이트 구동회로(110), 데이터 구동회로(120), 타이밍 콘트롤러(130), 및 호스트 시스템(140) 등을 포함한다.
본 발명의 입체영상 표시장치는 액정표시소자(Liquid Crystal Display, LCD), 전계 방출 표시소자(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광다이오드 소자(Organic Light Emitting Diode, OLED) 등의 평판 표시소자로 구현될 수 있다. 본 발명은 아래의 실시예에서 액정표시소자를 중심으로 예시하였지만, 액정표시소자에 한정되지 않는 것에 주의하여야 한다.
표시패널(10)은 타이밍 콘트롤러(130)의 제어 하에 영상을 표시한다. 표시패널(10)은 두 장의 유리기판 사이에 액정층이 형성된다. 표시패널(10)의 하부 유리기판 상에는 데이터 라인들과 게이트 라인들(또는 스캔 라인들)이 상호 교차되도록 형성되고, 데이터 라인들과 게이트 라인들에 의해 정의된 셀영역들에 픽셀들이 매트릭스 형태로 배치된 TFT 어레이가 형성된다. 표시패널(10)에는 게이트 라인들과 나란하게 리셋 라인들이 형성된다. 표시패널(10)의 픽셀들 각각은 박막 트랜지스터에 접속되어 화소전극과 공통전극 사이의 전계에 의해 구동된다.
표시패널(10)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터, 공통전극 등을 포함하는 컬러필터 어레이가 형성된다. 공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극과 함께 하부 유리기판 상에 형성된다. 본 발명의 표시패널(10)의 액정모드는 도 5와 같이 IPS 모드로 구현되는 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. 표시패널(10)의 액정모드는 전술한 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다.
표시패널(10)은 대표적으로 백라이트 유닛으로부터의 빛을 변조하는 투과형 액정표시패널이 선택될 수 있다. 백라이트 유닛은 백라이트 유닛 구동부로부터 공급되는 구동전류에 따라 점등하는 광원, 도광판(또는 확산판), 다수의 광학시트 등을 포함한다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛, 또는 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. 백라이트 유닛의 광원들은 HCFL(Hot Cathode Fluorescent Lamp), CCFL(Cold Cathode Fluorescent Lamp), EEFL(External Electrode Fluorescent Lamp), LED(Light Emitting Diode) 중 어느 하나의 광원 또는 두 종류 이상의 광원들을 포함할 수 있다.
백라이트 유닛 구동부는 백라이트 유닛의 광원들을 점등시키기 위한 구동전류를 발생한다. 백라이트 유닛 구동부는 백라이트 제어부의 제어 하에 광원들에 공급되는 구동전류를 온/오프(ON/OFF)한다. 백라이트 제어부는 호스트 시스템으로부터 입력되는 글로벌/로컬 디밍신호(DIM)에 따라 백라이트 휘도와 점등 타이밍을 조정한 백라이트 제어 데이터를 SPI(Serial Pheripheral Interface) 데이터 포맷으로 백라이트 유닛 구동부에 출력한다.
도 4를 참조하면, 표시패널(10)의 상부 유리기판에는 상부 편광판(11a)가 부착되고, 하부 유리기판에는 하부 편광판(11b)이 부착된다. 상부 편광판(11a)의 광투과축(r1)과 하부 편광판(11b)의 광투과축(r2)은 직교된다. 또한, 상부 유리기판과 하부 유리기판에는 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 표시패널(10)의 상부 유리기판과 하부 유리기판 사이에는 액정층의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성된다.
2D 모드에서, 표시패널(10)의 기수 라인들의 픽셀들과 우수 라인들의 픽셀들은 2D 영상을 표시한다. 3D 모드에서, 표시패널(10)의 기수 라인들의 픽셀들은 좌안 영상(또는 우안 영상)을 표시하고 우수 라인들의 픽셀들은 우안 영상(또는 좌안 영상)을 표시한다. 표시패널(10)의 픽셀들에 표시된 영상의 빛은 상부 편광필름을 통해 표시패널(10) 상에 배치된 패턴 리타더(Patterned Retarder)(30)에 입사된다.
패턴 리타더(30)의 기수 라인들에는 제1 리타더(31)가 형성되고, 우수 라인들에는 제2 리타더(32)가 형성된다. 따라서, 표시패널(10)의 기수 라인들의 픽셀들은 패턴 리타더(30)의 기수 라인들에 형성되는 제1 리타더(31)와 대향되고, 표시패널(10)의 우수 라인들의 픽셀들은 패턴 리타더(30)의 우수 라인들에 형성되는 제2 리타더(32)와 대향된다.
제1 리타더(31)는 표시패널(10)로부터의 빛의 위상값을 +λ/4(λ는 빛의 파장) 만큼 지연시킨다. 제2 리타더(32)는 표시패널(10)로부터의 빛의 위상값을 -λ/4 만큼 지연시킨다. 제1 리타더(31)의 광축(optic axis)(r3)과 제2 리타더(32)의 광축(r4)은 서로 직교된다. 패턴 리타더(30)의 제1 리타더(31)는 제1 원편광(좌원편광)만을 통과시키도록 구현될 수 있다. 제2 리타더(32)는 제2 원편광(우원편광)만을 통과시키도록 구현될 수 있다.
편광 안경(20)의 좌안 편광필터는 패턴 리타더(30)의 제1 리타더(31)와 동일한 광축을 가진다. 편광 안경(20)의 우안 편광필터는 패턴 리타더(30)의 제2 리타더(32)와 동일한 광축을 가진다. 예를 들어, 편광 안경(20)의 좌안 편광필터는 좌원편광 필터로 선택될 수 있고, 편광 안경(20)의 우안 편광필터는 우원편광 필터로 선택될 수 있다. 사용자는 3D 영상을 감상할 때 편광 안경을 쓰고, 2D 영상을 감상할 때 편광 안경을 벗어야 한다.
결국, 패턴 리타더 방식의 입체영상 표시장치에서, 표시패널(10)의 기수 라인들의 픽셀들에 표시되는 좌안 영상은 제1 리타더(31)를 통과하여 좌원편광으로 변환되고, 우수 라인들의 픽셀들에 표시되는 우안 영상은 제2 리타더(32)를 통과하여 우원편광으로 변환된다. 좌원편광은 편광 안경(20)의 좌안 편광필터를 통과하여 사용자의 좌안에 도달하게 되고, 우원편광은 편광 안경(20)의 우안 편광필터를 통과하여 사용자의 우안에 도달하게 된다. 따라서, 사용자는 좌안을 통하여 좌안 영상만을 보게 되고, 우안을 통하여 우안 영상만을 보게 된다.
데이터 구동부(120)는 다수의 소스 드라이브 IC(70)들을 포함한다. 소스 드라이브 IC(70)들은 타이밍 콘트롤러(130)로부터 입력되는 2D/3D 영상 데이터(RGB2D/RGB3D)를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압들을 발생한다. 소스 드라이브 IC들로부터 출력되는 정극성/부극성 아날로그 데이터전압들은 표시패널(10)의 데이터 라인들에 공급된다.
게이트 구동회로(110)는 타이밍 콘트롤러(130)의 제어 하에 데이터전압에 동기되는 게이트 펄스(Gate Pulse, GP)를 표시패널(10)의 게이트 라인들에 순차적으로 공급한다. 또한, 게이트 구동회로(110)는 리셋 펄스(Reset Pulse, RP)를 표시패널(10)의 리셋 라인들에 순차적으로 공급한다. 게이트 구동회로(110)는 레벨 쉬프터(40), 및 쉬프트 레지스터(50) 등을 각각 포함한다. 레벨 쉬프터(40)는 타이밍 콘트롤러(130)로부터 입력되는 클럭들(Clocks, CLKs)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다. 쉬프트 레지스터(50)는 레벨 쉬프트(40)로부터 입력되는 클럭들(CLKs)에 따라 게이트 펄스(GP)와 리셋 펄스(RP)를 순차적으로 발생한다. 쉬프트 레지스터(50)에 대한 자세한 설명은 도 6 및 도 10을 결부하여 후술한다.
GIP(Gate Drive-IC In Panel) 방식에서, 레벨 쉬프터(40)는 PCB(Printed Circuit Board)(60) 상에 실장되고, 쉬프트 레지스터(50)는 표시패널(10)의 하부 기판상에 직접 형성된다. 또는 게이트 구동회로(110)는 레벨 쉬프터(40)와 쉬프트 레지스터(50)를 포함하는 게이트 드라이브 집적회로들로 형성되어 TAB(Tape Automated Bonding) 방식으로 표시패널(10)에 부착될 수 있다.
타이밍 콘트롤러(130)는 호스트 시스템(140)으로부터 출력된 영상 데이터(RGB)와 수직동기신호(Vsync), 수평동기신호(Hsync), 데이터 인에이블 신호(DE), 메인 클럭(MCLK) 등의 타이밍 신호들, 및 모드 신호(MODE)에 기초하여 게이트 구동부 제어신호(GCS)를 게이트 구동부(110)로 출력하고, 데이터 구동부 제어신호(DCS)를 데이터 구동부(120)로 출력한다. 게이트 구동부 제어신호(GCS)는 제1 및 제2 스타트 전압(VST1, VST2), 클럭들(CLKs) 등을 포함한다. 제1 스타트 전압(VST1)은 쉬프트 레지스터(50)의 A스테이지의 첫 번째 게이트 펄스(GP)의 타이밍을 제어한다. 제2 스타트 전압(VST2)은 쉬프트 레지스터(50)의 B스테이지의 첫 번째 게이트 펄스(GP)의 타이밍을 제어한다. 클럭들(CLKs)은 i(i은 3 이상의 자연수) 상으로 발생될 수 있고, 쉬프트 레지스터(50)로 입력되어, 쉬프트 레지스터(50)의 출력을 제어한다.
데이터 구동부 제어신호(DCS)는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE), 극성제어신호(POL) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동부(120)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(120)의 샘플링 동작을 제어하는 클럭신호이다. 데이터 구동부(120)에 입력될 디지털 비디오 데이터가 mini LVDS(Low Voltage Differential Signaling) 인터페이스 규격으로 전송된다면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다. 극성제어신호(POL)는 데이터 구동부(120)로부터 출력되는 데이터전압의 극성을 L(L은 자연수) 수평기간 주기로 반전시킨다. 소스 출력 인에이블신호(SOE)는 데이터 구동부(120)의 출력 타이밍을 제어한다.
호스트 시스템(140)은 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 영상 데이터(RGB)를 타이밍 콘트롤러(130)에 공급한다. 또한, 호스트 시스템(140)은 타이밍 신호들(Vsync, Hsync, DE, MCLK)과 2D 모드와 3D 모드를 구분할 수 있는 모드신호(MODE) 등을 타이밍 콘트롤러(130)에 공급한다.
도 5는 본 발명의 실시예에 따른 액티브 블랙 스트라이프로 제어되는 표시패널의 픽셀들 일부를 상세히 보여주는 회로도이다. 도 6a 및 도 6b는 2D 및 3D 모드에서 표시패널의 픽셀들 각각의 화소 전극과 공통 전극의 전압을 보여주는 도면이다.
본 발명의 표시패널(10)의 액정모드는 도 5와 같이 IPS 모드로 구현되는 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. 표시패널(10)의 액정모드는 전술한 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다.
도 5를 참조하면, 표시패널(10)은 다수의 픽셀(200)들을 포함한다. 픽셀(200)들 각각은 적색 서브픽셀(R), 녹색 서브픽셀(G), 및 청색 서브픽셀(B)을 포함한다. 도 5에는 표시패널(10)의 픽셀(200)들 중 일부가 나타나 있다.
서브 픽셀들(R, G, B) 각각은 데이터 표시부(210)와 액티브 블랙 스트라이프부(220)로 분할된다. 데이터 표시부(210)의 액정셀은 제1 스캔 TFT(211)에 접속되어 화소 전극(240)과 공통전극(250) 사이의 전계에 의해 구동된다. 제1 스캔 TFT(211)는 게이트 라인(G1, G2)의 게이트 펄스(GP)에 응답하여 데이터 라인(D1 내지 D3)의 데이터 전압을 데이터 표시부(210)의 화소 전극(240)에 공급한다. 제1 스캔 TFT(211)의 게이트 전극은 게이트 라인(G1, G2)에 접속되고, 드레인 전극은 데이터 라인(D1 내지 D3)에 접속되며, 소스 전극은 데이터 표시부(210)의 화소전극(240)에 접속된다.
액티브 블랙 스트라이프부(220)의 액정셀은 제2 스캔 TFT(221) 및 제3 스캔 TFT(222)에 접속되어 화소 전극(240)과 공통전극(250) 사이의 전계에 의해 구동된다. 제2 스캔 TFT(221)는 게이트 라인(G1, G2)의 게이트 펄스(GP)에 응답하여 데이터 라인(D1 내지 D3)의 데이터 전압을 액티브 블랙 스트라이프부(220)의 화소 전극(240)에 공급한다. 제2 스캔 TFT(221)의 게이트 전극은 게이트 라인(G1, G2)에 접속되고, 드레인 전극은 데이터 라인(D1 내지 D3)에 접속되며, 소스전극은 액티브 블랙 스트라이프부(220)의 화소 전극(240)에 접속된다.
제3 스캔 TFT(222)는 리셋 라인(R1, R2)의 리셋 펄스(RP)에 응답하여 공통 전압 라인(Vcom Line)의 공통전압(Vcom)을 액티브 블랙 스트라이프부(220)의 화소 전극(240)에 공급한다. 제3 스캔 TFT(222)의 게이트 전극은 제2n 게이트 라인(G2, 또는 G4)에 접속되고, 드레인 전극은 공통전압 라인(250)에 접속되며, 소스 전극은 액티브 블랙 스트라이프부(220)의 화소전극(240)에 접속된다.
쉬프트 레지스터(50)는 A스테이지(STA)들과 B스테이지(STB)들을 포함한다. 제2k-1 A스테이지(STA(2k-1), k는 1≤k≤n을 만족하는 자연수, 2n은 표시패널(10)의 게이트 라인의 개수)는 제2k-1 게이트 라인(GLk)에 제2k-1 게이트 펄스(GP2k-1)를 출력한다. 예를 들어, 제1 A스테이지(STA(1))는 제1 게이트 라인(GL1)에 제1 게이트 펄스(GP1)를 출력하고, 제2 A스테이지(STA(2))는 제2 게이트 라인(GL2)에 제2 게이트 펄스(GP2)를 출력한다.
제k B스테이지(STB(k))는 제2k-1 및 제2k 리셋 라인(RL2k-1, RL2k)에 제k 리셋 펄스(RPk)를 동시에 출력한다. 본 발명의 제1 실시예에서는 제k B스테이지(STB(k))가 제k 리셋 펄스(RPk)를 제2k-1 및 제2k 리셋 라인들(RL2k-1, RL2k)로 동시에 출력하는 것을 예시하였지만, 이에 한정되지 않음에 주의하여야 한다. 제k B스테이지(STB(k))는 제k 리셋 펄스(RPk)를 복수의 리셋 라인들에 동시에 출력할 수 있다. 예를 들어, 제1 B스테이지(STB(1))는 제1 및 제2 리셋 라인(RL1, RL2)에 제1 리셋 펄스(RP1)를 동시에 출력한다. 또한, 제k 리셋 펄스(RPk)는 제2k-1 및 제2k 게이트 펄스(GPk, GP2k)에 비하여 소정의 시간만큼 지연되어 발생한다.
2D 모드에서 제2k-1 A스테이지(STA(2k-1))는 제2k-1 게이트 펄스(GP2k-1)를 제2k-1 게이트 라인(GL2k-1)에 출력하나, 제k B스테이지(STB(k))는 제k 리셋 펄스(RPk)를 제2k-1 및 제2k 리셋 라인에 출력하지 않는다. 도 5를 결부하여 설명하면, 제1 및 제2 A스테이지들(STA(1), STA(2))는 제1 및 제2 게이트 펄스(GP1, GP2)를 제1 및 제2 게이트 라인들(GL1, GL2)에 출력한다. 하지만, 제1 B스테이지(STB(1))는 제1 리셋 펄스(RP1)를 리셋 라인들(RL1, RL2)에 출력되지 않는다. 2D 모드에서 제1 및 제2 스캔 TFT(211, 221)는 제1 및 제2 게이트 펄스(GP1, GP2)에 응답하여 턴-온되므로, 데이터 표시부(210)의 화소 전극(240)과 액티브 블랙 스트라이프부(220)의 화소 전극(240)에는 도 6a와 같이 데이터 라인들(D1~D3)의 데이터 전압이 공급된다. 따라서, 2D 모드에서 데이터 표시부(210)와 액티브 블랙 스트라이프부(220)는 2D 영상을 표시한다.
3D 모드에서 제2k-1 A스테이지(STA(2k-1))는 제2k-1 게이트 펄스(GP2k-1)를 제2k-1 게이트 라인(GL2k-1)에 출력하고, 제k B스테이지(STB(k))는 소정의 시간 경과 후 제k 리셋 펄스(RPk)를 제2k-1 및 제2k 리셋 라인에 출력한다. 도 5를 결부하여 설명하면, 제1 및 제2 A스테이지들(STA(1), STA(2))는 제1 및 제2 게이트 펄스(GP1, GP2)를 제1 및 제2 게이트 라인들(GL1, GL2)에 출력한다. 제1 B스테이지(STB(1))는 소정의 시간 경과 후 제1 리셋 펄스(RP1)를 제1 및 제2 리셋 라인들(RL1, RL2)에 출력한다. 3D 모드에서 제1 및 제2 스캔 TFT(211, 221)는 제1 및 제2 게이트 펄스(GP1, GP2)에 응답하여 턴-온되므로, 데이터 표시부(210)의 화소 전극(240)과 액티브 블랙 스트라이프부(220)의 화소 전극(240)에는 데이터 라인들(D1~D3)의 데이터 전압이 공급된다. 따라서, 데이터 표시부(210)와 액티브 블랙 스트라이프부(220)는 3D 영상을 표시한다. 하지만, 소정의 시간 경과 후 제3 스캔 TFT(222)는 제1 리셋 펄스(RP1)에 응답하여 턴-온되므로, 액티브 블랙 스트라이프부(220)의 화소 전극(240)에는 도 6b와 같이 공통전압(Vcom)이 공급된다. 특히, 액티브 블랙 스트라이프부(220)는 3D 영상을 표시하였다가 소정의 시간 경과 후 블랙 영상을 표시하지만, 상기 소정의 시간이 대략 4 수평기간(4H)에 불과하므로, 액티브 블랙 스트라이프부(220)의 3D 영상 표시시간은 굉장히 적다. 따라서, 액티브 블랙 스트라이프부(220)는 블랙 영상을 표시한다. 즉, 3D 모드에서 블랙 스트라이프부(220)는 블랙 스트라이프로서 역할을 한다.
종합해보면, 2D 모드에서 데이터 표시부(210)와 액티브 블랙 스트라이프부(220)의 화소 전극(240)들은 2D 영상의 데이터 전압을 충전하므로, 데이터 표시부(210)와 액티브 블랙 스트라이프부(220)는 2D 영상을 표시한다. 3D 모드에서 데이터 표시부(210)와 액티브 블랙 스트라이프부(220)의 화소 전극(240)들은 3D 영상의 데이터 전압을 충전한다. 하지만, 소정의 시간 경과 후 액티브 블랙 스트라이프부(220)의 화소 전극(240)은 공통전압을 충전한다. 따라서, 3D 모드에서 데이터 표시부(210)는 3D 영상을 표시하나, 액티브 블랙 스트라이프부(220)는 블랙 영상을 표시한다. 즉, 3D 모드에서 블랙 스트라이프부(220)는 블랙 스트라이프로서 역할을 한다.
도 7은 본 발명의 제1 실시예에 따른 쉬프트 레지스터를 상세히 보여주는 블록도이다. 본 발명의 제1 실시예에 따른 쉬프트 레지스터(50)는 종속적으로 접속된 다수의 A스테이지들(STA(1)~STA(2n))과 종속적으로 접속된 다수의 B스테이지들(STB(1)~STB(n))을 구비한다. A스테이지들(STA(1)~STA(2n)) 각각은 게이트 라인과 1:1로 접속되어 게이트 펄스를 출력하고, B스테이지들(STB(1)~STB(n)) 각각은 리셋 라인들과 1:z(z는 2 이상의 자연수)로 접속되어 게이트 펄스보다 소정의 시간만큼 지연된 리셋 펄스를 z개의 리셋 라인들에 동시에 출력한다. 도 7에서는 설명의 편의를 제1 내지 제8 A스테이지들(STA(1)~STA(8))과 제1 내지 제4 B스테이지들(STB(1)~STB(4))만을 예시하였다.
이하의 설명에서, "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제2k-1 A스테이지(STA(2k-1))를 기준으로, 전단 스테이지는 제1 A스테이지(STA(1)) 내지 제2k-2 A스테이지(STA(2k-2)) 중 어느 하나를 지시한다. 제k B스테이지(STB(k))를 기준으로, 전단 스테이지는 제1 B스테이지(STB(1)) 내지 제k-1 B스테이지(STB(k-1)) 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제2k-1 A스테이지(STA(2k-1))를 기준으로, 후단 스테이지는 제2k A스테이지(STA(2k)) 내지 제2n A스테이지(STA(2n)) 중 어느 하나를 지시한다. 제k B스테이지(STB(k))를 기준으로, 후단 스테이지는 제k+1 B스테이지(STB(k+1)) 내지 제n B스테이지(STB(n)) 중 어느 하나를 지시한다.
제1 스타트 전압 라인(VL1)에는 제1 스타트 전압(VST1)이 공급되고, 제2 스타트 전압 라인(VL2)에는 제2 스타트 전압(VST2)이 공급된다. 제1 내지 제7 클럭라인들(CL1~CL7) 각각에는 제1 내지 제7 클럭들(CLK1~CLK7) 각각이 공급된다.
A스테이지들(STA(1)~STA(2n)) 및 B스테이지들(STB(1)~STB(n)) 각각은 스타트 단자(START), 리셋 단자(RESET), 클럭 단자(CLK), 및 출력단자를 구비한다. A스테이지들(STA(1)~STA(2n)) 및 B스테이지들(STB(1)~STB(n)) 각각의 스타트 단자(START)에는 스타트 전압(VST), 또는 전단 스테이지의 캐리신호가 입력된다. 제1 내지 제3 A스테이지들(STA(1)~STA(3)) 및 제1 B스테이지(STB(1))의 스타트 단자(START)에는 스타트 전압(VST)이 입력된다. 제4 내지 제2n A스테이지들(STA(4)~STA(2n)) 및 제2 내지 제n B스테이지들(STB(2)~STB(n)) 각각의 스타트 단자(START)에는 전단 스테이지의 캐리신호가 입력된다. 예를 들어 도 7과 같이, 제2k-1 A스테이지(STA(2k-1))의 스타트 단자(START)에는 제2k-4 A스테이지(STA(2k-4))의 캐리신호가 입력된다. 또한, 제k B스테이지STB(k))의 스타트 단자(START)에는 제k-1 B스테이지(STB(k-1))의 캐리신호가 입력된다.
A스테이지들(STA(1)~STA(2n)) 및 B스테이지들(STB(1)~STB(n)) 각각의 리셋 단자(RESET)에는 후단 스테이지의 캐리신호가 입력된다. 예를 들어, 도 7과 같이 제2k-1 A스테이지(STA(2k-1))의 리셋 단자(RESET)에는 제2k+3 A스테이지(STA(2k+3))의 캐리신호가 입력된다. 또한, 제k B스테이지(STB(k))의 리셋 단자(RESET)에는 제k+2 B스테이지(STB(k+2))의 캐리신호가 입력된다. 또한, 제2n-3 내지 제2n A스테이지들(STA(2n-3)~STA(2n)) 각각의 리셋 단자(RESET)에 캐리신호를 공급하기 위해 제1 내지 제4 A더미스테이지들(DSTA(1)~DSTA(4))이 추가될 수 있다. 이 경우, 제2n-3 내지 제2n A스테이지들(STA(2n-3)~STA(2n)) 각각의 리셋 단자(RESET)에는 제1 내지 제4 A더미스테이지들(DSTA(1)~DSTA(4)) 각각의 캐리신호가 입력된다. 나아가, 제n-1 내지 제n B스테이지들(STB(n-1)~STB(n)) 각각의 리셋 단자(RESET)에 캐리신호를 공급하기 위해 제1 및 제2 B더미스테이지들(DSTB(1)~DSTB(2))이 추가될 수 있다. 이 경우, 제n-1 내지 제n B스테이지들(STB(n-1)~STB(n)) 각각의 리셋 단자(RESET)에는 제1 및 제2 B더미스테이지들(DSTB(1)~DSTB(2)) 각각의 캐리신호가 입력될 수 있다.
A스테이지들(STA(1)~STA(2n)) 및 B스테이지들(STB(1)~STB(n)) 각각의 클럭 단자(CLK)에는 순차적으로 위상이 지연되는 i(i는 3 이상의 자연수)상 클럭들 중 어느 하나의 클럭이 입력된다. A스테이지들(STA(1)~STA(2n)) 각각의 클럭 단자(CLK)에는 i상 클럭들이 순차적으로 입력된다. 예를 들어, 제2k-1 A스테이지(STA(2k-1))의 클럭 단자(CLK)에 제1 클럭(CLK1)이 입력된 경우, 제2k A스테이지(STA(2k))의 클럭 단자(CLK)에는 제1 클럭(CLK1)보다 위상이 하나 지연된 제2 클럭(CLK2)이 입력된다. 또한, 제k+2 A스테이지 (STA(k+2))의 클럭 단자(CLK)에는 제2 클럭(CLK2)보다 위상이 하나 지연된 제3 클럭(CLK3)이 입력된다.
B스테이지들(STB(1)~STB(n)) 각각의 클럭 단자(CLK)에는 i상 클럭들이 순차적으로 입력되지 않는다. B스테이지들(STB(1)~STB(n)) 각각의 클럭 단자(CLK)에 i상 클럭들이 입력되는 방법은 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수가 쉬프트 레지스터에 입력되는 i상 클럭들의 개수와 서로 소인 관계에 있는지 또는 있지 않은지에 따라 달라진다. 이에 대한 자세한 설명은 도 7 및 도 12를 결부하여 후술한다. 예를 들어, 제k+1 B스테이지(STB(k+1))의 클럭 단자(CLK)에는 제k B스테이지(STB(k))의 클럭 단자에 입력된 클럭보다 위상이 둘 이상 더 지연된 클럭이 입력된다. 도 7과 같이 제k B스테이지(STB(k))의 클럭 단자(CLK)에 제2 클럭(CLK2)이 입력된 경우, 제k+1 B스테이지(STB(k+1))의 클럭 단자(CLK)에는 제2 클럭(CLK2)보다 위상이 둘 지연된 제4 클럭(CLK4)이 입력된다. 또한, 제k+2 B스테이지(STB(k+2))의 클럭 단자(CLk+2)에는 제4 클럭(CLK4)보다 위상이 둘 지연된 제6 클럭(CLK6)이 입력되고, 제k+3 B스테이지(STB(k+3))의 클럭 단자(CLK)에는 제6 클럭(CLK6)보다 위상이 둘 지연된 제1 클럭(CLK1)이 입력된다.
i상 클럭들은 소정의 시간만큼의 펄스 폭을 가지며, 순차적으로 위상이 지연된다. 예를 들어, i상 클럭들은 도 10 및 도 15와 같이 대략 3 수평기간(3H)의 펄스 폭을 가지며, 1 수평기간(1H)씩 순차적으로 위상이 지연될 수 있다. i상 클럭들은 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하며, 게이트 하이 전압(VGL)으로 펄스가 발생한다.
A스테이지들(STA(1)~STA(2n)) 및 B스테이지들(STB(1)~STB(n)) 각각은 1 개의 출력 단자를 구비한다. A스테이지들(STA(1)~STA(2n)) 각각의 출력 단자는 제1 내지 제2n 게이트 라인들(GL1~GL2n) 각각에 접속된다. 제2k-1 A스테이지(STA(2k-1))의 출력 단자는 제2k-1 게이트 라인(GL2k-1)에 접속된다. A스테이지들(STA(1)~STA(2n)) 각각의 출력(GP(1)~GP(2n))은 표시패널(10)의 게이트 라인들(GL1~GLn)에 공급됨과 동시에, 전단 스테이지의 리셋 단자(RESET)에 캐리신호로 입력되고, 후단 스테이지의 스타트 단자(START)에 캐리신호로 입력된다. A스테이지들(STA(1)~STA(2n)) 각각의 출력(GP(1)~GP(2n))은 제1 A스테이지(STA(1))부터 제2n A스테이지(STA(2n))까지 순차적으로 발생한다. 제1 A스테이지(STA(1))에 제1 스타트 전압(VST1)이 공급되지 않는 경우에 게이트 펄스(GP)가 게이트 라인(GL)들에 공급되지 않는다.
B스테이지들(STB(1)~STB(n)) 각각의 출력 단자는 제1 내지 제2n 리셋 라인들(RL1~RL2n)에 접속된다. 제k B스테이지(STB(k))의 출력 단자는 제2k-1 및 제2k 리셋 라인들(RL2k-1, RL2k)에 접속된다. B스테이지들(STB(1)~STB(n)) 각각의 출력(RP(1)~RP(n))은 표시패널(10)의 리셋 라인들(RL1~RLn)에 공급됨과 동시에, 전단 스테이지의 리셋 단자(RESET)에 캐리신호로 입력되고, 후단 스테이지의 스타트 단자(START)에 캐리신호로 입력된다. B스테이지들(STB(1)~STB(n)) 각각의 출력(RP(1)~RP(n))은 제1 B스테이지(STB(1))부터 제n B스테이지(STB(n))까지 순차적으로 발생한다. 제1 B스테이지(STB(1))에 제2 스타트 전압(VST2)이 공급되지 않는 경우에는 리셋 펄스(RP)가 리셋 라인(RL)들에 공급되지 않는다.
한편, 본 발명의 제1 실시예에 따른 쉬프트 레지스터(50)에는 z개의 A스테이지들(STA) 마다 1개의 B스테이지(STB)가 배치된다. 예를 들어, 도 7과 같이 2개의 A스테이지(STA)들 마다 1개의 B스테이지(STB)가 배치될 수 있다. 이 경우, 도 5에서 설명한 바와 같이 제2k-1 및 제2k A스테이지들(STA(2k-1), STA(2k-1))로부터 출력된 제2k-1 및 제2k 게이트 펄스(GPk, GP2k)에 의해 데이터 표시부(210)와 액티브 블랙 스트라이프부(220)의 화소 전극(240)에 데이터 전압이 공급되더라도, 제k B스테이지(STB(k))로부터 출력된 제k 게이트 펄스(GPk)에 의해 액티브 블랙 스트라이프부(220)의 화소 전극(240)에는 공통 전압이 공급된다. 그러므로, 액티브 블랙 스트라이프부(220)는 3D 모드에서 블랙 영상을 표시하게 된다.
또한, 본 발명의 제1 실시예에 따른 쉬프트 레지스터(50)에 입력되는 i상 클럭들의 개수는 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수와 서로 소인 관계에 있다. 서로 소는 1 이외의 공약수를 갖지 않는 두 자연수를 말한다. 예를 들어, 본 발명의 제1 실시예의 경우, 도 7과 같이 쉬프트 레지스터(50)에는 7상 클럭들(CLK1~CLK7)이 입력되고, 리셋 펄스가 2개의 리셋 라인들에 동시에 출력된다. 따라서, 7상 클럭들의 개수인 7과 리셋 펄스가 동시 출력되는 리셋 라인들의 개수인 2는 서로 소인 관계에 있다. 이때, i상 클럭들의 개수는 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수보다 크다.
종합해보면, 본 발명의 제1 실시예에 따른 쉬프트 레지스터(50)는 입력되는 i상 클럭들의 개수는 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수와 서로 소인 경우에 대한 예시이다. 이 경우, 쉬프트 레지스터(50)의 A스테이지들(STA(1)~STA(2n))은 서로 종속적으로 접속되어 i상 클럭들을 순차적으로 입력받고 입력된 클럭에 동기된 게이트 펄스를 순차적으로 출력한다. 또한, B스테이지들(STB(1)~STB(n))은 서로 종속적으로 접속되어 i상 클럭들 중 리셋 펄스가 동시에 출력되는 z개의 리셋 라인들의 개수만큼 위상이 지연되는 클럭을 순차적으로 입력받고 입력된 클럭에 동기된 리셋 펄스를 순차적으로 출력한다. 예를 들어, 리셋 펄스가 2개의 리셋 라인들에 동시에 출력되는 경우, 제1 B스테이지(STB(1))는 1 수평기간씩 위상이 지연되는 7상 클럭들 중 제5 클럭(CLK5)을 입력받고, 제2 B스테이지(STB(2))는 제5 클럭보다 위상이 둘 지연되는 제7 클럭(CLK7)을 입력받는다. 제2 B스테이지(STB(2))는 제1 B스테이지(STB(1))보다 2 수평기간 위상이 지연된 리셋 펄스를 출력한다.
한편, i상 클럭들로부터 입력되는 클럭들 중 일부만이 B스테이지들(STB(1)~STB(n))에 입력될 경우, B스테이지들(STB(1)~STB(n))에 입력되는 일부의 클럭 라인들에 로드(load)가 증가하는 문제가 발생할 수 있다. 하지만, 본 발명의 제1 실시예와 같이 쉬프트 레지스터(50)에 입력되는 i상 클럭들의 개수와 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수가 서로 소인 관계인 경우, B스테이지들(STB(1)~STB(n))은 i상 클럭들로부터 입력되는 클럭들을 모두 사용하게 된다. 따라서, 본 발명의 제1 실시예는 이러한 문제점을 예방할 수 있다.
A스테이지들(STA(1)~STA(2n)) 및 B스테이지들(STB(1)~STB(n)) 각각에는 고전위 전압원(VDD)의 전압과 저전위 전압원(VSS)의 전압이 공급된다. A스테이지들(STA(1)~STA(2n)) 및 B스테이지들(STB(1)~STB(n)) 각각의 내부 회로에 대한 자세한 설명은 도 9를 결부하여 후술한다.
도 8은 도 7의 쉬프트 레지스터로부터 출력되는 게이트 펄스와 리셋 펄스를 보여주는 파형도이다. 도 8을 참조하면, 본 발명의 제1 실시예에 따른 쉬프트 레지스터(50)로부터 출력되는 제1 내지 제16 게이트 펄스(GP1~GP16)와 제1 내지 제8 리셋 펄스(RP1~RP8)가 나타나 있다.
도 8과 같이 제2k-1 게이트 펄스(GP2k-1)와 제2k 게이트 펄스(GP2k)의 위상 차는 제k 리셋 펄스(RPk)와 제k+1 리셋 펄스(RPk+1)의 위상 차보다 작다. 예를 들어, 제1 및 제2 게이트 펄스(GP1, GP2)의 위상 차는 1 수평기간(1H)이다. 이에 비해, 제1 리셋 펄스(RP1)과 제2 리셋 펄스(RP2)의 위상 차는 2 수평기간(2H)이다.
본 발명의 제1 실시예에 따른 쉬프트 레지스터(50)에는 z개의 A스테이지들(STA) 마다 1개의 B스테이지(STB)가 배치된다. 예를 들어, 도 7과 같이 2개의 A스테이지(STA)들 마다 1개의 B스테이지(STB)가 배치될 수 있다. 이 경우, 제2k-1 A스테이지(STA(2k-1))는 제2k-1 게이트 펄스(GP2k-1)를 제2k-1 게이트 라인(GL2k-1)으로 출력하고, 제2k A스테이지(STA(2k))는 제2k 게이트 펄스(GP2k)를 제2k 게이트 라인(GL2k)으로 출력한다. 제k B스테이지(STB(k))는 제k 리셋 펄스(RPk)를 제2k-1 및 제2k 리셋 라인들(RL2k-1, RL2k)로 동시에 출력한다.
이때, 제k B스테이지(STB(k))로부터 출력되는 제k 게이트 펄스(GPk)는 제2k A스테이지(STA(2k))로부터 출력되는 제2k 게이트 펄스(GP2k))가 발생한 후에야 발생한다. 제k B스테이지(STB(k))로부터 출력되는 제k 게이트 펄스(GPk)는 제2k A스테이지(STA(2k))로부터 출력되는 제2k 게이트 펄스(GP2k))가 폴링되는 시점에 발생할 수 있다. 예를 들어, 도 8과 같이 제1 리셋 펄스(RP1)는 제2 게이트 펄스(GP2)가 폴링되는 시점에 발생할 수 있다. 따라서, 제k B스테이지(STB(k))의 클럭 단자(CLK)에 입력되는 클럭과 제2k A스테이지(STA(2k))의 클럭 단자(CLK)에 입력되는 클럭의 위상차는 제k B스테이지(STB(k))로부터 출력되는 제k 게이트 펄스(GPk)와 제2k A스테이지(STA(2k))로부터 출력되는 제2k 게이트 펄스(GP2k))의 위상차만큼 차이가 난다.
도 9는 도 7의 제2k-1 A스테이지를 상세히 보여주는 회로도이다. 도 9는 도 7의 A스테이지들(STA(1)~STA(2n)) 각각의 회로 구성을 보여주는 일 예이다. 제2k-1 B스테이지(STB(2k-1))의 회로 구성 또한 제2k-1 A스테이지(STA(2k-1))와 실질적으로 동일하다. 도 9를 참조하면, 제3 더미 스테이지(DST(3))의 클럭 단자에는 6상 클럭들 중 인접하여 발생되는 2개의 게이트 쉬프트 클럭(CLK A, CLK B)이 입력된다.
A스테이지들(STA(1)~STA(2n)) 및 B스테이지들(STB(1)~STB(n)) 각각은 스타트 단자(START)를 통해 입력되는 신호에 응답하여 Q 노드(Q)를 충전하는 Q 노드 충전부(10), 리셋 단자(RESET)를 통해 입력되는 신호에 응답하여 Q 노드(Q)를 방전하는 Q 노드 방전부(20), Q 노드, QB1 노드, QB2 노드의 충방전을 제어하는 노드 제어부(30), 및 노드들(Q, QB1, QB2)의 전압에 따라 펄스를 출력하는 출력부(40)를 구비한다.
Q 노드 충전부(10)는 제1 TFT(T1)를 포함한다. 제1 TFT(T1)는 스타트 단자(START)를 통해 입력되는 신호에 응답하여 고전위 전압원(VDD)의 전압으로 Q 노드(Q)를 충전한다. 제2k-1 A스테이지(STA(2k-1))에는 제1 스타트 전압(VST1) 또는 제2k-4 A스테이지(STA(2k-4))의 캐리신호가 입력된다. 제k B스테이지들(STB(k))에는 제2 스타트 전압(VST2) 또는 제k-1 B스테이지들(STB(k-1))의 캐리신호가 입력된다. 제1 TFT(T1)의 게이트 전극은 스타트 단자(START)에, 소스 전극은 고전위 전압원(VDD)에, 드레인 전극은 Q 노드(Q)에 접속된다.
Q 노드 방전부(10)는 제2 TFT(T2)를 포함한다. 제2 TFT(T2)는 리셋 단자(RESET)를 통해 입력되는 신호에 응답하여 저전위 전압원(VSS)의 전압으로 Q 노드(Q)를 방전한다. 제2k-1 A스테이지(STA(2k-1))에는 제2k+3 A스테이지(STA(2k+3))의 캐리신호가 입력된다. 제k B스테이지들(STB(k))에는 제k+2 B스테이지들(STB(k+2))의 캐리신호가 입력된다. 제2 TFT(T2)의 게이트 전극은 리셋 단자(RESET)에, 소스 전극은 Q 노드(Q)에, 드레인 전극은 저전위 전압원(VSS)에 접속된다.
노드 제어부(30)는 Q 노드(Q)를 제어하기 위한 제3 및 제4 TFT(T3, T4)와, QB1 노드(QB1)를 제어하기 위한 제10 내지 제14 TFT(T10 내지 T14)와, QB2 노드(QB2)를 제어하기 위한 제5 내지 제9 TFT(T5 내지 T9)를 포함한다.
제3 TFT(T3)는 QB1 노드(QB1)의 전압에 따라 Q 노드(Q)를 저전위 전압원(VSS)의 전압으로 방전시킨다. 제3 TFT(T3)의 게이트 전극은 QB1 노드(QB1)에, 소스 전극은 Q 노드(Q)에, 드레인 전극은 저전위 전압원(VSS)에 접속된다. 제4 TFT(T4)는 QB2 노드(QB2)의 전압에 따라 Q 노드(Q)를 저전위 전압원(VSS)의 전압으로 방전시킨다. 제4 TFT(T4)의 게이트 전극은 QB2 노드(QB2)에, 소스 전극은 Q 노드에, 드레인 전극은 저전위 전압원(VSS)에 접속된다.
제5 TFT(T5)는 다이오드-연결되어 우수 프레임 교류 구동전압원(VDD_E)의 전압을 제1 노드(N1)에 인가한다. 제5 TFT(T5)의 게이트 전극과 소스 전극은 우수 프레임 교류 구동전압원(VDD_E)에, 드레인 전극은 제1 노드(N1)에 접속된다. 제6 TFT(T6)는 Q 노드(Q)의 전압에 따라 제1 노드(N1)와 저전위 전압원(VSS) 사이의 전류 패스를 스위칭한다. 제6 TFT(T6)의 게이트 전극은 Q 노드(Q)에, 소스 전극은 제1 노드(N1)에, 드레인 전극은 저전위 전압원(VSS)에 접속된다. 제7 TFT(T7)는 제1 노드(N1)의 전압에 따라 QB2 노드(QB2)를 우수 프레임 교류 구동전압원(VDD_E)의 전압으로 충전한다. 제7 TFT(T7)의 게이트 전극은 Q 노드(Q)에, 소스 전극은 제5 TFT(T5)의 소스 전극에, 드레인 전극은 QB1 노드(QB1)에 접속된다.
제8 TFT(T8)는 Q 노드(Q)의 전압에 따라 QB2 노드(QB2)를 저전위 전압(VSS)의 전압으로 방전한다. 제8 TFT(T8)의 게이트 전극은 Q 노드(Q)에, 소스 전극은 QB2 노드(QB2)에, 드레인 전극은 저전위 전압원(VSS)에 접속된다. 제9 TFT(T9)는 스타트 단자(START)를 통해 입력되는 신호에 응답하여 QB2 노드(QB2)를 저전위 전압원(VSS)의 전압으로 방전한다. 제9 TFT(T9)의 게이트 전극은 스타트 단자(START)에, 소스 전극은 QB2 노드(QB2)에, 드레인 전극은 저전위 전압원(VSS)에 접속된다.
제10 TFT(T10)는 다이오드-연결되어 기수 프레임 교류 구동전압원(VDD_O)의 전압을 제2 노드(N2)에 인가한다. 제10 TFT(T5)의 게이트 전극과 소스 전극은 기수 프레임 교류 구동전압원(VDD_O)에, 드레인 전극은 제2 노드(N2)에 접속된다. 제11 TFT(T11)는 Q 노드(Q)의 전압에 따라 제3 노드(N3)와 저전위 전압원(VSS) 사이의 전류 패스를 스위칭한다. 제11 TFT(T11)의 게이트 전극은 Q 노드(Q)에, 소스 전극은 제2 노드(N2)에, 드레인 전극은 저전위 전압원(VSS)에 접속된다. 제12 TFT(T12)는 제2 노드(N2)의 전압에 따라 QB1 노드(QB1)를 기수 프레임 교류 구동전압원(VDD_O)의 전압으로 충전한다. 제12 TFT(T12)의 게이트 전극은 Q 노드(Q)에, 소스 전극은 제11 TFT(T11)의 소스 전극에, 드레인 전극은 QB1 노드(QB1)에 접속된다.
제13 TFT(T13)는 Q 노드(Q)의 전압에 따라 QB1 노드(QB1)를 저전위 전압(VSS)의 전압으로 방전한다. 제13 TFT(T13)의 게이트 전극은 Q 노드(Q)에, 소스 전극은 QB1 노드(QB1)에, 드레인 전극은 저전위 전압원(VSS)에 접속된다. 제14 TFT(T14)는 스타트 단자(START)를 통해 입력되는 신호에 응답하여 QB1 노드(QB1)를 저전위 전압원(VSS)의 전압으로 방전한다. 제14 TFT(T14)의 게이트 전극은 스타트 단자(START)에, 소스 전극은 QB1 노드(QB1)에, 드레인 전극은 저전위 전압원(VSS)에 접속된다.
출력부(40)는 Q 노드(Q)의 전압에 따라 턴-온 되어 제1 출력노드(NO1)를 클럭 단자(CLK)로 입력되는 클럭으로 충전시키는 풀업 TFT(TU), QB1 노드의 전압에 따라 턴-온 되어 출력노드(NO)를 저전위 전압원(VSS)의 전압으로 방전하는 제1 풀다운 TFT(TD1), 및 QB2 노드의 전압에 따라 턴-온 되어 제1 출력노드(NO1)를 저전위 전압원(VSS)의 전압으로 방전하는 제2 풀다운 TFT(TD2)를 포함한다.
풀업 TFT(TU)는 Q 노드(Q)의 부트스트래핑으로 인해 턴-온되어 클럭 단자(CLK)로 입력되는 클럭으로 출력노드(NO)를 충전하여 펄스를 발생시킨다. 풀업 TFT(TU)의 게이트 전극은 Q 노드(Q)에, 소스 전극은 클럭 단자(CLK)에, 드레인 전극은 출력 노드(NO)에 접속된다. 제1 풀다운 TFT(TD11)는 QB1 노드(QB1)의 전압에 따라 출력 노드(NO)를 저전위 전압원(VSS)의 전압으로 방전시킨다. 제1 풀다운 TFT(TD1)의 게이트 전극은 QB1 노드(QB1)에, 소스 전극은 출력 노드(NO)에, 드레인 전극은 저전위 전압원(VSS)에 접속된다. 제2 풀다운 TFT(TD2)는 QB2 노드(QB2)의 전압에 따라 출력 노드(NO)를 저전위 전압원(VSS)의 전압으로 방전시킨다. 제2 풀다운 TFT(TD2)의 게이트 전극은 QB2 노드(QB2)에, 소스 전극은 출력 노드(NO)에, 드레인 전극은 저전위 전압원(VSS)에 접속된다.
제1 내지 제14 TFT(T1~T14)와, 풀-업 TFT(TU)와, 제1 및 제2 풀-다운 TFT(TD1, TD2)의 반도체 층은 a-Si, Poly-Si, 산화물 반도체 중 어느 하나로 형성될 수 있다. 또한, 제1 내지 제14 TFT(T1~T14)와, 풀-업 TFT(TU)와, 제1 및 제2 풀-다운 TFT(TD1, TD2)가 N 타입 MOS-FET으로 구현된 것을 중심으로 설명하였지만, 이에 한정되지 않으며, P 타입 MOS-FET으로도 구현될 수 있다.
도 10은 도 7의 제2k-1 A스테이지의 입력 및 출력 신호를 보여주는 파형도이다. 도 9 및 도 10을 참조하면, 제1 스타트 전압(VST1)은 1 프레임 기간의 시작과 함께 한 번 발생한다. 제1 스타트 전압(VST)과 7상 클럭들(CLK1~CLK7)은 3 수평기간(3H)의 펄스 폭을 가진다. 또한, 7상 클럭들(CLK1~CLK7)의 펄스는 2 수평기간(2H)씩 중첩된다. 하지만, 본 발명의 제1 실시예에 따른 쉬프트 레지스터(50)에 입력되는 i상 클럭들은 7상 클럭들(CLK1~CLK7)에 한정되지 않음에 주의하여야 한다. 본 발명의 제1 실시예에 따른 쉬프트 레지스터(50)에 입력되는 i상 클럭들은 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수와 서로 소인 관계에 있음은 이미 앞에서 충분히 설명하였다. 또한, 도 10에서 예시된 7상 클럭들(CLK1~CLK7)의 펄스 폭 및 중첩 폭에 한정되지 않음에 주의하여야 한다.
이하에서, 도 9 및 도 10을 참조하여 t1 내지 t4 기간 동안 제2k-1 A스테이지(STA(2k-1))의 동작을 구체적으로 설명한다. 제2k-1 A스테이지(STA(2k-1))의 스타트 단자(START)에는 제1 스타트 전압(VST) 또는 전단 스테이지인 제2k-4 A스테이지(STA(2k-4))의 출력이 입력되고, 제2k-1 A스테이지(STA(2k-1))의 리셋 단자(RESET)에는 후단 스테이지인 제2k+3 A스테이지(STA(2k+3))의 출력이 입력된다. 또한, 제2k-1 A스테이지(STA(2k-1))가 기수 프레임(Odd Frame)에서 동작하는 것을 중심으로 설명한다. 기수 프레임에서, 기수 프레임 교류 구동전압(VDD_O)은 게이트 하이 전압(VGH) 레벨로 입력되고, 우수 프레임 교류 구동전압(VDD_E)은 게이트 로우 전압(VGL) 레벨로 입력될 수 있다. 이 경우, QB2 노드(QB2)는 계속해서 게이트 로우 전압(VGL) 레벨로 유지되므로, QB2 노드(QB2)에 게이트 전극이 연결된 TFT들(TD1, T4)은 계속해서 턴-오프 상태로 유지(즉, 휴지 구동 상태로 유지)된다.
t1 기간 동안, 스타트 단자(START)를 통해 게이트 하이 전압(VGH)의 제1 스타트 전압(VST1) 또는 제2k-4 A스테이지(STA(2k-4))의 캐리신호가 입력된다. 제1 TFT(T1)는 게이트 하이 전압(VGH)의 제1 스타트 전압(VST1) 또는 제2k-4 A스테이지(STA(2k-4))의 캐리신호에 응답하여 턴-온된다. Q 노드(Q)는 제1 TFT(T1)의 턴-온으로 인해 고전위 전압원(VDD)과 접속된다. 따라서, Q 노드(Q)는 고전위 전압원(VDD)의 전압 레벨로 충전된다. 제9 TFT(T9)는 게이트 하이 전압(VGH)의 제1 스타트 전압(VST1) 또는 제2k-4 A스테이지(STA(2k-4))의 캐리신호에 응답하여 턴-온된다. QB2 노드(QB2)는 제9 TFT(T9)의 턴-온으로 인해 저전위 전압원(VSS)과 접속된다. 따라서, QB2 노드(QB2)는 저전위 전압원(VSS)의 전압 레벨로 방전된다. 제14 TFT(T14)는 게이트 하이 전압(VGH)의 제1 스타트 전압(VST1) 또는 제2k-4 A스테이지(STA(2k-4))의 캐리신호에 응답하여 턴-온된다. QB1 노드(QB1)는 제14 TFT(T14)의 턴-온으로 인해 저전위 전압원(VSS)과 접속된다. 따라서, QB1 노드(QB1)는 저전위 전압원(VSS)의 전압 레벨로 방전된다.
또한, Q 노드(Q)의 충전으로 인해 제8 및 제13 TFT(T8, T13)가 턴-온되므로, QB1 및 QB2 노드(QB1, QB2)는 저전위 전압원(VSS)과 접속된다. 따라서, QB1 및 QB2 노드(QB1, QB2)는 저전위 전압원(VSS)의 전압 레벨로 방전된다.
나아가, Q 노드(Q)의 방전으로 인해, 제6 및 제11 TFT(T6, T11)가 턴-온된다. 제1 노드(N1)는 게이트 로우 전압(VGL)의 우수 프레임 교류 구동전압(VDD_E) 및 제6 TFT(T6)의 턴-온으로 인한 저전위 전압원(VSS)과의 접속에 의해 게이트 로우 전압(VGL)을 유지한다. 따라서, 제7 TFT(T7)는 턴-온되지 않는다. 또한, 제2 노드(N2)는 게이트 하이 전압(VGH)의 기수 프레임 교류 구동전압(VDD_O)이 인가되나, 제11 TFT(T11)의 턴-온으로 인한 저전위 전압원(VSS)과의 접속에 의해 게이트 하이 전압(VGH)보다 낮은 전압 레벨을 갖는다. 따라서, 제12 TFT(T12)는 턴-온되지 않는다.
t2 기간 동안, 제1 TFT(T1), 제9 TFT(T9), 및 제14 TFT(T14)는 턴-온 상태를 유지하므로, Q 노드(Q)는 게이트 하이 전압(VGH)을 유지하고, QB1 및 QB2 노드(QB1, QB2)는 게이트 로우 전압(VGL)을 유지한다. 또한, 제1 풀업 TFT(TU1)의 소스 전극에는 제1 클럭(CLK1)이 입력된다. 따라서, Q 노드(Q)의 전압은 풀업 TFT(TU)의 게이트-소스 전극들 사이의 기생용량에 의해 부트스트래핑 됨으로써 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH')로 상승되어, 풀업 TFT(TU)를 턴-온 시킨다. 결국, 출력 노드(NO)의 전압은 게이트 하이 전압(VGH)까지 상승하여 제2k-1 A스테이지(STA(2k-1))의 출력(Vout)을 발생시킨다.
t3 기간 동안, Q 노드(Q)는 게이트 하이 전압(VGH)을 유지하나, 클럭 단자(CLK)를 통해 입력되는 제1 클럭(CLK1)이 게이트 로우 전압(VGL)으로 폴링되므로, 출력 노드(NO)는 게이트 로우 전압(VGL)으로 방전된다. QB1 및 QB2 노드(QB1, QB2)는 게이트 로우 전압(VGL)을 유지한다.
t4 기간 동안, 리셋 단자(RESET)를 통해 게이트 하이 전압(VGH)의 제2k+3 A스테이지(STA(2k+3))의 캐리신호가 입력된다. 도 9에서, 제2k+3 A스테이지(STA(2k+3))의 캐리신호는 제5 게이트 펄스(GP(5))인 것으로 예시되었다. 제2 TFT(T2)는 게이트 하이 전압(VGH)의 제2k+3 A스테이지(STA(2k+3))의 캐리신호에 응답하여 턴-온된다. Q 노드(Q)는 제2 TFT(T2)의 턴-온으로 인해 저전위 전압원(VDD)과 접속된다. 따라서, Q 노드(Q)는 저전위 전압원(VDD)의 전압 레벨로 방전된다.
Q 노드(Q)의 방전으로 인해 제8 및 제13 TFT(T8, T13)가 턴-오프된다. 그 결과, QB1 및 QB2 노드(QB1, QB2)는 저전위 전압원(VSS)과 접속이 차단된다. 또한, Q 노드(Q)의 방전으로 인해, 제6 및 제11 TFT(T6, T11)가 턴-오프된다. 우수 프레임 교류 구동전압(VDD_E)이 게이트 로우 전압(VGL)으로 입력되므로, 제1 노드(N1)는 게이트 로우 전압(VGL)을 유지한다. 제7 TFT(T7)는 턴-온되지 않으므로, QB2 노드(QB2)는 게이트 로우 전압(VGL)을 유지한다. 다만, 기수 프레임 교류 구동전압(VDD_O)이 게이트 하이 전압(VGH)으로 입력되므로, 제2 노드(N2)는 게이트 하이 전압(VGH)으로 충전된다. 따라서, 제12 TFT(T12)가 턴-온되어 QB1 노드(QB1)는 게이트 하이 전압(VGH)으로 충전된다. QB1 노드(QB1)의 충전으로 인해 제1 풀다운 TFT(TD1)가 턴-온 되며, 그 결과 출력 노드(NO)의 전압은 게이트 로우 전압(VGL)을 유지한다. 출력 노드(NO)의 전압은 제2k-1 A스테이지(STA(2k-1))의 출력(Vout)을 게이트 로우 전압(VGL)으로 유지시킨다.
도 11은 도 7의 제2k-1 B스테이지의 입력 및 출력 신호를 보여주는 파형도이다. 도 9 및 도 11을 참조하면, 제2 스타트 전압(VST2)은 1 프레임 기간의 시작과 함께 한 번 발생한다. 도 11에서, 제2 스타트 전압(VST2)은 제3 클럭(CLK3)과 동기되어 발생하는 것으로 예시되었다. 제2 스타트 전압(VST2)과 7상 클럭들(CLK1~CLK7)은 3 수평기간(3H)의 펄스 폭을 가진다. 또한, 7상 클럭들(CLK1~CLK7)의 펄스는 2 수평기간(2H)씩 중첩된다. 하지만, 본 발명의 제1 실시예에 따른 쉬프트 레지스터(50)에 입력되는 i상 클럭들은 7상 클럭들(CLK1~CLK7)에 한정되지 않음에 주의하여야 한다. 본 발명의 제1 실시예에 따른 쉬프트 레지스터(50)에 입력되는 i상 클럭들은 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수와 서로 소인 관계에 있음은 이미 앞에서 충분히 설명하였다. 또한, 도 10에서 예시된 7상 클럭들(CLK1~CLK7)의 펄스 폭 및 중첩 폭에 한정되지 않음에 주의하여야 한다.
본 발명의 제1 실시예에 따른 제2k-1 B스테이지(STB(2k-1))의 회로 구성은 제2k-1 A스테이지(STA(2k-1))와 실질적으로 동일할 뿐만 아니라, 제2k-1 B스테이지(STB(2k-1))의 동작 또한 제2k-1 A스테이지(STA(2k-1))의 동작과 실질적으로 동일하다. 다만, 제2 스타트 전압(VST2)가 제1 스타트 전압(VST1)에 비하여 소정의 기간만큼 지연되어 발생하고, 스타트 단자(START)에는 제2 스타트 전압(VST2) 또는 제k-1 B스테이지(STB(k-1))의 캐리신호가 입력되며, 리셋 단자(RESET)에는 제k+2 A스테이지(STA(k+2)의 캐리신호가 입력되는 것이 제2k-1 A스테이지(STA(2k-1))의 동작과 다르다.
도 12는 본 발명의 제2 실시예에 따른 쉬프트 레지스터를 상세히 보여주는 블록도이다. 본 발명의 제2 실시예에 따른 쉬프트 레지스터(50)는 종속적으로 접속된 다수의 A스테이지들(STA(1)~STA(2n))과 종속적으로 접속된 다수의 B스테이지들(STB(1)~STB(n))을 구비한다. 도 12에서는 설명의 편의를 제1 내지 제8 A스테이지들(STA(1)~STA(8))과 제1 내지 제4 B스테이지들(STB(1)~STB(4))만을 예시하였다.
본 발명의 제2 실시예에 따른 쉬프트 레지스터(50)는 본 발명의 제1 실시예에서 설명한 바와 같다. 다만, 본 발명의 제2 실시예에 따른 쉬프트 레지스터(50)에 입력되는 i상 클럭들의 개수는 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수와 서로 소인 관계에 있지 않다. 서로 소는 1 이외의 공약수를 갖지 않는 두 자연수를 말한다. 예를 들어, 본 발명의 제2 실시예의 경우, 도 7과 같이 쉬프트 레지스터(50)에는 6상 클럭들(CLK1~CLK6)이 입력되고, 리셋 펄스가 2개의 리셋 라인들에 동시에 출력된다. 따라서, 6상 클럭들의 개수인 6과 리셋 펄스가 동시 출력되는 리셋 라인들의 개수인 2는 서로 소인 관계에 있지 않다. 이때, i상 클럭들의 개수는 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수보다 크다.
종합해보면, 본 발명의 제2 실시예에 따른 쉬프트 레지스터(50)는 입력되는 i상 클럭들의 개수는 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수와 서로 소가 아닌 경우에 대한 예시이다. 이 경우, 쉬프트 레지스터(50)의 A스테이지들(STA(1)~STA(2n))은 서로 종속적으로 접속되어 i상 클럭들을 순차적으로 입력받고 입력된 클럭에 동기된 게이트 펄스를 순차적으로 출력한다. B스테이지들(STB(1)~STB(n))은 서로 종속적으로 접속되어 i상 클럭들 중 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수만큼 위상이 지연된 클럭을 소정의 횟수만큼 순차적으로 입력받고, 입력된 클럭에 동기된 리셋 펄스를 순차적으로 출력한다. 그 후, B스테이지들(STB(1)~STB(n))은 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수만큼의 위상보다 위상이 더 지연된 클럭을 기준으로 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수만큼 위상이 지연된 클럭을 소정의 횟수만큼 순차적으로 입력받고, 입력된 클럭에 동기된 리셋 펄스를 순차적으로 출력한다.
예를 들어, 도 7과 같이 리셋 펄스가 2개의 리셋 라인들에 동시에 출력되는 경우, x는 3이다. 제1 B스테이지(STB(1))는 1 수평기간씩 위상이 지연되는 6상 클럭들 중 제5 클럭(CLK5)을 입력받고, 제2 B스테이지(STB(2))는 제5 클럭(CLK1)보다 위상이 둘 지연되는 제1 클럭(CLK1)을 입력받으며, 제3 B스테이지(STB(3))는 제1 클럭(CLK1)보다 위상이 둘 지연되는 제3 클럭(CLK3)을 입력받는다. 제2 B스테이지(STB(2))는 제1 B스테이지(STB(1))보다 2 수평기간 위상이 지연된 리셋 펄스를 출력하고, 제3 B스테이지(STB(3))는 제2 B스테이지(STB(2))보다 2 수평기간 위상이 지연된 리셋 펄스를 출력한다. 또한, 제4 B스테이지(STB(4))는 2 수평기간보다 위상이 하나 더 지연된 제6 클럭(CLK6)을 입력받고, 제5 B스테이지(STB(5))는 제6 클럭(CLK6)보다 위상이 둘 지연되는 제2 클럭(CLK2)을 입력받으며, 제6 B스테이지(STB(6))는 제2 클럭(CLK2)보다 위상이 둘 지연되는 제4 클럭(CLK4)을 입력받는다. 제4 B스테이지(STB(4))는 제3 B스테이지(STB(3))보다 3 수평기간 위상이 지연된 리셋 펄스를 출력하고, 제5 B스테이지(STB(5))는 제4 B스테이지(STB(4))보다 2 수평기간 위상이 지연된 리셋 펄스를 출력하며, 제6 B스테이지(STB(6))는 제5 B스테이지(STB(5))보다 2 수평기간 위상이 지연된 리셋 펄스를 출력한다.
한편, i상 클럭들로부터 입력되는 클럭들 중 일부만이 B스테이지들(STB(1)~STB(n))에 입력될 경우, B스테이지들(STB(1)~STB(n))에 입력되는 일부의 클럭 라인들에 로드(load)가 증가하는 문제가 발생할 수 있다. 특히, 본 발명의 제2 실시예와 같이 쉬프트 레지스터(50)에 입력되는 i상 클럭들의 개수가 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수와 서로 소인 관계에 있지 않은 경우, B스테이지들(STB(1)~STB(n))은 i상 클럭들로부터 입력되는 클럭들 중 일부만을 사용하게 될 수 있다. 하지만, 본 발명의 제2 실시예에 따른 쉬프트 레지스터(50)는 도 8과 같이 B스테이지들(STB(1)~STB(n))에 클럭들 중 홀수 클럭들을 입력한 후, 짝수 클럭들을 입력하도록 설계될 수 있다. 즉, 본 발명의 제2 실시예에 따른 쉬프트 레지스터(50)는 B스테이지들(STB(1)~STB(n))에 홀수 클럭들을 모두 한 차례씩 입력한 후, 짝수 클럭들을 모두 한 차례씩 입력할 수 있다. 예를 들어, 도 12와 같이 제1 B스테이지(STB(1))에는 제5 클럭(CLK5)이 입력되고, 제2 B스테이지(STB(2))에는 제1 클럭(CLK1)이 입력되며, 제3 B스테이지(STB(3))에는 제3 클럭(CLK3)이 입력된다. 또한, 제4 B스테이지(STB(4))에는 제6 클럭(CLK6)이 입력되고, 제5 B스테이지(STB(5))에는 제2 클럭(CLK2)이 입력되며, 제6 B스테이지(STB(6))에는 제4 클럭(CLK4)이 입력된다. 따라서, 본 발명의 제2 실시예는 B스테이지들(STB(1)~STB(n))에 입력되는 일부의 클럭 라인들에 의해 로드(load)가 증가하는 문제를 해결할 수 있다.
도 13은 도 12의 쉬프트 레지스터로부터 출력되는 게이트 펄스와 리셋 펄스를 보여주는 파형도이다. 도 13을 참조하면, 본 발명의 제2 실시예에 따른 쉬프트 레지스터(50)로부터 출력되는 제1 내지 제16 게이트 펄스(GP1~GP16)와 제1 내지 제8 리셋 펄스(RP1~RP8)가 나타나 있다.
도 13과 같이 제2k-1 게이트 펄스(GP2k-1)와 제2k 게이트 펄스(GP2k)의 위상 차는 제k 리셋 펄스(RPk)와 제k+1 리셋 펄스(RPk+1)의 위상 차보다 작다. 예를 들어, 제1 및 제2 게이트 펄스(GP1, GP2)의 위상 차는 1 수평기간(1H)이다. 이에 비해, 제1 리셋 펄스(RP1)과 제2 리셋 펄스(RP2)의 위상 차는 2 수평기간(2H)이다. 또한, 제3 리셋 펄스(RP3)와 제4 리셋 펄스(RP4)의 위상 차는 3 수평기간(3H)이다.
본 발명의 제2 실시예에 따른 쉬프트 레지스터(50)에는 z개의 A스테이지들(STA) 마다 1개의 B스테이지(STB)가 배치된다. 예를 들어, 도 12와 같이 쉬프트 레지스터(50)는 2개의 A스테이지(STA)들마다 1개의 B스테이지(STB)가 배치될 수 있다. 제2k-1 A스테이지(STA(2k-1))는 제2k-1 게이트 펄스(GP2k-1)를 제2k-1 게이트 라인(GL2k-1)으로 출력하고, 제2k A스테이지(STA(2k))는 제2k 게이트 펄스(GP2k)를 제2k 게이트 라인(GL2k)으로 출력한다. 제k B스테이지(STB(k))는 제k 리셋 펄스(RPk)를 제2k-1 및 제2k 리셋 라인들(RL2k-1, RL2k)로 동시에 출력한다.
이때, 제k B스테이지(STB(k))로부터 출력되는 제k 게이트 펄스(GPk)는 제2k A스테이지(STA(2k))로부터 출력되는 제2k 게이트 펄스(GP2k))가 발생한 후에야 발생한다. 제k B스테이지(STB(k))로부터 출력되는 제k 게이트 펄스(GPk)는 제2k A스테이지(STA(2k))로부터 출력되는 제2k 게이트 펄스(GP2k))가 폴링되는 시점에 발생할 수 있다. 예를 들어, 도 13과 같이 제1 리셋 펄스(RP1)는 제2 게이트 펄스(GP2)가 폴링되는 시점에 발생할 수 있다. 또한, 제k B스테이지(STB(k))로부터 출력되는 제k 게이트 펄스(GPk)는 제2k A스테이지(STA(2k))로부터 출력되는 제2k 게이트 펄스(GP2k))가 폴링되는 시점보다 늦게 발생할 수 있다. 예를 들어, 도 13과 같이 제4 리셋 펄스(RP4)는 제8 게이트 펄스(GP8)가 폴링되는 시점보다 늦게 발생할 수 있다. 결국, 제k B스테이지(STB(k))의 클럭 단자(CLK)에 입력되는 클럭과 제2k A스테이지(STA(2k))의 클럭 단자(CLK)에 입력되는 클럭의 위상차는 제k B스테이지(STB(k))로부터 출력되는 제k 게이트 펄스(GPk)와 제2k A스테이지(STA(2k))로부터 출력되는 제2k 게이트 펄스(GP2k))의 위상차만큼 차이가 난다.
도 14는 도 12의 제2k-1 A스테이지의 입력 및 출력 신호를 보여주는 파형도이다. 도 14를 참조하면, 본 발명의 제2 실시예에 따른 제2k-1 A스테이지(STA(2k-1))의 회로 구성은 본 발명의 제1 실시예에 따른 제2k-1 A스테이지(STA(2k-1))의 회로 구성과 실질적으로 동일하다. 또한, 본 발명의 제2 실시예에 따른 제2k-1 A스테이지(STA(2k-1))의 동작은 본 발명의 제1 실시예에 따른 제2k-1 A스테이지(STA(2k-1))의 동작과 실질적으로 동일하다.
다만, 본 발명의 제2 실시예에서 쉬프트 레지스터(50)에 입력되는 i상 클럭들의 개수는 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수와 서로 소인 관계에 있지 않다. 이에 비해, 본 발명의 제1 실시예에서 쉬프트 레지스터(50)에 입력되는 i상 클럭들의 개수는 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수와 서로 소인 관계에 있다. 따라서, 본 발명의 제1 및 제2 실시예에서 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수가 같다면, 본 발명의 제1 및 제2 실시예에서 쉬프트 레지스터(50)의 A스테이지들(STA(1)~STA(2n))에 입력되는 i상 클럭들의 개수는 다르다.
도 15는 도 12의 제2k-1 B스테이지의 입력 및 출력 신호를 보여주는 파형도이다. 도 15를 참조하면, 본 발명의 제2 실시예에 따른 제2k-1 B스테이지(STB(2k-1))의 회로 구성은 본 발명의 제1 실시예에 따른 제2k-1 B스테이지(STB(2k-1))와 실질적으로 동일하다. 또한, 본 발명의 제2 실시예에 따른 제2k-1 B스테이지(STB(2k-1))의 동작은 본 발명의 제1 실시예에 따른 제2k-1 B스테이지(STB(2k-1))의 동작과 실질적으로 동일하다.
다만, 본 발명의 제2 실시예에서 쉬프트 레지스터(50)에 입력되는 i상 클럭들의 개수는 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수와 서로 소인 관계에 있지 않다. 이에 비해, 본 발명의 제1 실시예에서 쉬프트 레지스터(50)에 입력되는 i상 클럭들의 개수는 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수와 서로 소인 관계에 있다. 따라서, 본 발명의 제1 및 제2 실시예에서 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수가 같다면, 본 발명의 제1 및 제2 실시예에서 쉬프트 레지스터(50)의 B스테이지들(STB(1)~STB(n))에 입력되는 i상 클럭들의 개수는 다르다.
한편, 본 발명의 제2 실시예에 따른 쉬프트 레지스터(50)의 B스테이지들(STB(1)~STB(n))은 서로 종속적으로 접속되어 i상 클럭들 중 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수만큼 위상이 지연된 클럭을 소정의 횟수만큼 순차적으로 입력받고, 입력된 클럭에 동기된 리셋 펄스를 순차적으로 출력한다. 그 후, B스테이지들(STB(1)~STB(n))은 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수만큼의 위상보다 위상이 더 지연된 클럭을 기준으로 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수만큼 위상이 지연된 클럭을 소정의 횟수만큼 순차적으로 입력받고, 입력된 클럭에 동기된 리셋 펄스를 순차적으로 출력한다. 예를 들어, 도 12 및 도 15와 같이 i상 클럭들의 개수가 6개이고, 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수가 2개인 경우, B스테이지들(STB(1)~STB(n))에 홀수 클럭들을 모두 한 차례씩 입력한 후, 짝수 클럭들을 모두 한 차례씩 입력한다. 그 결과, 홀수 클럭이 제k B스테이지(STB(k))에 입력된 경우의 출력과 그 다음 홀수 클럭이 제k+1 B스테이지(STB(k+1))에 입력된 경우의 출력 간의 위상 차는 홀수 클럭들 간의 위상 차와 같다. 또한, 짝수 클럭이 제k B스테이지(STB(k))에 입력된 경우의 출력과 그 다음 짝수 클럭이 제k+1 B스테이지(STB(k+1))에 입력된 경우의 출력 간의 위상 차는 짝수 클럭들 간의 위상 차와 같다. 도 15와 같이, 제5 클럭(CLK5)이 제k B스테이지(STB(k))에 입력된 경우 출력되는 제1 리셋 펄스(RP1)와 제1 클럭(CLK1)이 제k+1 B스테이지(STB(k+1))에 입력된 경우 출력되는 제2 리셋 펄스(RP2) 간의 위상 차는 제5 클럭(CLK5)과 제1 클럭(CLK1) 간의 위상 차와 같다. 제6 클럭(CLK6)이 제k B스테이지(STB(k))에 입력된 경우 출력되는 제4 리셋 펄스(RP4)와 제2 클럭(CLK2)이 제k+1 B스테이지(STB(k+1))에 입력된 경우 출력되는 제5 리셋 펄스(RP2) 간의 위상 차는 제6 클럭(CLK6)과 제2 클럭(CLK2) 간의 위상 차와 같다.
하지만, 홀수 클럭이 제k B스테이지(STB(k))에 입력된 경우의 출력과 짝수 클럭이 제k+1 B스테이지(STB(k+1))에 입력된 경우의 출력 간의 위상 차는 홀수 클럭들 간의 위상 차 또는 짝수 클럭들 간의 위상 차보다 크다. 또한, 짝수 클럭이 제k B스테이지(STB(k))에 입력된 경우의 출력과 홀수 클럭이 제k+1 B스테이지(STB(k+1))에 입력된 경우의 출력 간의 위상 차는 홀수 클럭들 간의 위상 차 또는 짝수 클럭들 간의 위상 차보다 작다. 도 15와 같이, 제3 클럭(CLK3)이 제k B스테이지(STB(k))에 입력된 경우 출력되는 제3 리셋 펄스(RP3)와 제6 클럭(CLK6)이 제k+1 B스테이지(STB(k+1))에 입력된 경우 출력되는 제4 리셋 펄스(RP4) 간의 위상 차는 홀수 클럭들 간의 위상 차 또는 짝수 클럭들 간의 위상 차보다 크다. 이로 인해, 제2 B스테이지(STB(2))의 Q 노드(Q)의 방전은 제1 B스테이지(STB(1))의 Q 노드(Q)보다 1 수평기간(1H) 늦게 이루어지므로, 제2 B스테이지(STB(2))의 Q 노드(Q)는 제1 B스테이지(STB(1))의 Q 노드(Q)보다 1 수평기간(1H) 더 길게 게이트 하이 전압(VGH)을 유지한다. 제2 B스테이지(STB(2))의 QB1 노드(QB1)의 충전은 제1 B스테이지(STB(1))의 QB1 노드(QB1)보다 1 수평기간(1H) 늦게 이루어지므로, 제2 B스테이지(STB(2))의 QB1 노드(QB1)는 제1 B스테이지(STB(1))의 QB1 노드(QB1)보다 1 수평기간(1H) 더 길게 게이트 로우 전압(VGL)을 유지한다.
이상에서 살펴본 바와 같이, 본 발명은 액티브 블랙 스트라이프부들에 접속된 복수의 리셋 라인들에 리셋 펄스를 동시에 출력한다. 그 결과, 본 발명은 게이트 구동회로의 집적도를 낮출 수 있으므로, 게이트 구동회로의 신뢰성을 높일 수 있다. 또한, 본 발명은 표시패널의 베젤을 줄일 수 있으므로, 입체영상 표시장치를 박형화할 수 있다. 나아가, 본 발명은 쉬프트 레지스터에 입력되는 모든 클럭 라인들을 동등하게 분배하여 리셋 펄스를 출력하는 스테이지들에 접속시킨다. 그 결과, 일부 클럭 라인들의 로드(load) 증가로 인한 스테이지의 불균일한 출력 발생을 방지할 수 있다.
이상, 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 표시패널 20: 편광안경
30: 패턴 리타더 31: 제1 리타더
32: 제2 리타더 40: 레벨 쉬프터
50: 쉬프트 레지스터 60: 인쇄회로보드
70: 소스 드라이브 IC 110: 게이트 구동부
120: 데이터 구동부 130: 타이밍 콘트롤러
140: 호스트 시스템 200: 픽셀
210: 데이터 표시부 211: 제1 스캔 TFT
220: 액티브 블랙 스트라이프부 221: 제2 스캔 TFT
223: 제3 스캔 TFT 230: 공통전압 라인
240: 화소 전극 250: 공통전극

Claims (11)

  1. 데이터 라인들, 상기 데이터 라인들과 교차되는 게이트 라인들, 상기 게이트 라인들과 나란하게 형성되는 리셋 라인들, 및 상기 데이터 라인들, 게이트 라인들, 및 리셋 라인들의 교차에 의해 정의되는 셀영역에 형성되는 픽셀들을 포함하는 표시패널; 및
    상기 게이트 라인과 1:1로 접속되어 하나의 게이트 라인에 하나의 게이트 펄스를 출력하는 다수의 A스테이지와,
    상기 리셋 라인들과 z(z는 2 이상의 자연수):1로 접속되어, 접속된 Z개의 리셋 라인에 상기 게이트 펄스보다 소정의 시간만큼 지연된 리셋 펄스를 동시에 출력하는 복수개의 B스테이지를 포함하는 쉬프트 레지스터를 구비하고,
    상기 A스테이지들은 서로 종속적으로 접속되어 상기 쉬프트 레지스터로 입력되는 i(i는 3 이상의 자연수)상 클럭들을 순차적으로 입력받고, 입력된 클럭에 동기 된 상기 게이트 펄스를 순차적으로 출력하고,
    상기 B스테이지들은 서로 종속적으로 접속되어 상기 i상 클럭들 중 상기 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수에 따라 위상이 지연된 클럭을 입력받아 상기 리셋 펄스를 출력하며,
    상기 픽셀들 각각은,
    상기 게이트 펄스에 응답하여 상기 데이터 라인의 데이터 전압을 공급받아 2D 및 3D 모드에서 영상 데이터를 표시하는 데이터 표시부와, 상기 2D 및 3D 모드에서 상기 게이트 펄스에 응답하여 상기 데이터 라인의 데이터 전압을 공급받아 영상 데이터를 표시하고 상기 3D 모드에서 상기 리셋 펄스에 응답하여 공통전압을 공급받아 블랙 영상을 표시하는 액티브 블랙 스트라이프부를 포함하는 것을 특징으로 하는 입체영상 표시장치.
  2. 제 1 항에 있어서,
    상기 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수는 상기 쉬프트 레지스터에 입력되는 상기 i상 클럭들의 개수와 서로 소인 관계에 있고,
    상기 i상 클럭들의 개수는 상기 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수보다 큰 것을 특징으로 하는 입체영상 표시장치.
  3. 제 2 항에 있어서,
    상기 B스테이지들은 서로 종속적으로 접속되어 상기 i상 클럭들 중 상기 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수만큼의 위상이 지연된 클럭을 순차적으로 입력받고, 입력된 클럭에 동기된 리셋 펄스를 순차적으로 출력하는 것을 특징으로 하는 입체영상 표시장치.
  4. 제 3 항에 있어서,
    상기 A스테이지들 각각은 입력되는 상기 i상 클럭들 중 어느 하나의 클럭에 동기하여 상기 게이트 펄스를 출력하고,
    상기 B스테이지들 각각은 입력되는 상기 i상 클럭들 중 어느 하나의 클럭에 동기하여 상기 리셋 펄스를 출력하는 것을 특징으로 하는 입체영상 표시장치.
  5. 제 2 항에 있어서,
    상기 A스테이지들의 첫 번째 게이트 펄스의 출력을 발생하기 위해 입력되는 제1 스타트 전압은 상기 B스테이지들의 첫 번째 리셋 펄스의 출력을 발생하기 위해 입력되는 제2 스타트 전압보다 앞서 발생하는 것을 특징으로 하는 입체영상 표시장치.
  6. 제 2 항에 있어서,
    상기 게이트 펄스들 간의 위상 차는 상기 리셋 펄스들 간의 위상 차보다 작은 것을 특징으로 하는 입체영상 표시장치.
  7. 제 1 항에 있어서,
    상기 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수는 상기 쉬프트 레지스터에 입력되는 i상 클럭들의 개수와 서로 소인 관계에 있지 않고,
    상기 i상 클럭들의 개수는 상기 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수보다 큰 것을 특징으로 하는 입체영상 표시장치.
  8. 제 7 항에 있어서,
    상기 B스테이지들은,
    서로 종속적으로 접속되어 상기 i상 클럭들 중 상기 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수만큼 위상이 지연된 클럭을 소정의 횟수만큼 순차적으로 입력받고, 입력된 클럭에 동기된 상기 리셋 펄스를 순차적으로 출력한 후,
    상기 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수만큼의 위상보다 위상이 더 지연된 클럭을 기준으로 상기 리셋 펄스가 동시에 출력되는 리셋 라인들의 개수만큼 위상이 지연된 클럭을 상기 소정의 횟수만큼 순차적으로 입력받고, 상기 입력된 클럭에 동기된 상기 리셋 펄스를 순차적으로 출력하는 것을 특징으로 하는 입체영상 표시장치.
  9. 제 8 항에 있어서,
    상기 A스테이지들 각각은 입력되는 상기 i상 클럭들 중 어느 하나의 클럭에 동기하여 상기 게이트 펄스를 출력하고,
    상기 B스테이지들 각각은 입력되는 상기 i상 클럭들 중 어느 하나의 클럭에 동기하여 상기 리셋 펄스를 출력하는 것을 특징으로 하는 입체영상 표시장치.
  10. 제 7 항에 있어서,
    상기 A스테이지들의 첫 번째 게이트 펄스의 출력을 발생하기 위해 입력되는 제1 스타트 전압은 상기 B스테이지들의 첫 번째 리셋 펄스의 출력을 발생하기 위해 입력되는 제2 스타트 전압보다 앞서 발생하는 것을 특징으로 하는 입체영상 표시장치.
  11. 제 7 항에 있어서,
    상기 게이트 펄스들 간의 위상 차는 상기 리셋 펄스들 간의 위상 차보다 작은 것을 특징으로 하는 입체영상 표시장치.
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