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KR101784999B1 - 불휘발성 메모리 장치 및 그것의 행 디코더 - Google Patents

불휘발성 메모리 장치 및 그것의 행 디코더 Download PDF

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KR101784999B1
KR101784999B1 KR1020110032907A KR20110032907A KR101784999B1 KR 101784999 B1 KR101784999 B1 KR 101784999B1 KR 1020110032907 A KR1020110032907 A KR 1020110032907A KR 20110032907 A KR20110032907 A KR 20110032907A KR 101784999 B1 KR101784999 B1 KR 101784999B1
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South Korea
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memory
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pass transistor
pass
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최명훈
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삼성전자주식회사
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Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 복수의 메모리 블록들, 그리고 블록 선택 신호에 응답하여 복수의 구동 신호들을 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 전달하는 패스 트랜지스터 단을 포함하되, 상기 패스 트랜지스터 단은 하나의 액티브 영역에 하나의 드레인과 두 개의 소오스를 포함하도록 형성되는 고전압 트랜지스터들을 포함한다.

Description

불휘발성 메모리 장치 및 그것의 행 디코더{NONVOLATILE MEMORY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로 불휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치(Semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.
본 발명은 칩 사이즈를 줄일 수 있는 불휘발성 메모리 장치에 관한 것이다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 복수의 메모리 블록들, 그리고 블록 선택 신호에 응답하여 복수의 구동 신호들을 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 전달하는 패스 트랜지스터 단을 포함하되, 상기 패스 트랜지스터 단은 하나의 액티브 영역에 하나의 드레인과 두 개의 소오스를 포함하도록 형성되는 고전압 트랜지스터들을 포함하고, 상기 공통 드레인으로 전달되는 상기 복수의 구동 신호들 중 어느 하나는 상기 두 개의 소오스를 통해서 서로 다른 메모리 블록에 전달된다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치는, 제 1 메모리 블록과 제 2 메모리 블록, 그리고 블록 선택 신호에 응답하여 상기 제 1 메모리 블록과 상기 제 2 메모리 블록 중 어느 하나에 선택적으로 상기 워드 라인 전압을 전달하는 2개의 패스 트랜지스터를 포함하되, 상기 2개의 패스 트랜지스터는, 하나의 액티브 영역의 상부에 평행하게 형성되는 제 1 게이트 라인 및 제 2 게이트 라인, 상기 제 1 게이트 라인과 상기 제 2 게이트 라인의 사이에 형성되며 상기 워드 라인 전압을 입력받는 드레인, 제 1 블록 선택 신호에 응답하여 상기 드레인으로 입력된 상기 워드 라인 전압을 상기 제 1 메모리 블록으로 출력하는 제 1 소오스, 그리고 제 2 블록 선택 신호에 응답하여 상기 드레인으로 입력된 상기 워드 라인 전압을 상기 제 2 메모리 블록으로 출력하는 제 2 소오스를 포함한다.
본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치는, 복수의 메모리 블록들을 포함하는 셀 어레이, 상기 복수의 메모리 블록들 각각에 대응하며, 블록 선택 신호에 응답하여 선택된 메모리 블록에 상기 복수의 메모리 블록들에 구동 신호들을 전달하는 패스 트랜지스터 단, 블록 어드레스에 응답하여 상기 블록 선택 신호를 상기 패스 트랜지스터 단으로 제공하는 고전압 디코더, 그리고 상기 선택된 메모리 블록에 상기 구동 신호들을 전달하되, 상기 선택된 메모리 블록의 위치에 따라 제 1 구동 신호 라인들 또는 제 2 구동 신호 라인들 중 어느 하나를 경유하여 상기 구동 신호들을 전달하는 구동 신호 디코더를 포함하되, 상기 패스 트랜지스터 단은 하나의 드레인과 두 개의 소오스가 하나의 액티브 영역에 형성된 고전압 트랜지스터를 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치의 행 디코더는, 제 1 블록 선택 신호에 응답하여 구동 신호를 제 1 메모리 블록으로 전달하는 제 1 패스 트랜지스터, 그리고 제 2 블록 선택 신호에 응답하여 상기 구동 신호를 제 2 메모리 블록으로 전달하는 제 2 패스 트랜지스터를 포함하되, 상기 제 1 패스 트랜지스터와 상기 제 2 패스 트랜지스터는 하나의 액티브 영역에 형성된다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 워드 라인 전압을 전달하는 패스 트랜지스터의 면적을 줄일 수 있어, 패스 트랜지스터들 간의 공간 확보가 가능하다. 그리고 본 발명의 불휘발성 메모리 장치는 칩면적 축소 시에도 패스 트랜지스터들 간의 간섭을 줄일 수 있다. 따라서, 본 발명의 실시 예에 따르면, 공정 미세화에 유연하게 대처할 수 있는 패스 트랜지스터의 레이아웃 구조의 제공이 가능하다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 3은 도 1의 행 디코더의 구성을 개략적으로 보여주는 블록도이다.
도 4는 도 3의 일부분을 보여주는 도면이다.
도 5는 도 4의 일 측에 위치하는 패스 트랜지스터들의 레이아웃 구조를 보여주는 도면이다.
도 6은 도 5의 절단선(I-II)에 의한 단면을 보여주는 단면도이다.
도 7은 도 4의 다른 측에 위치하는 패스 트랜지스터들의 레이아웃 구조를 보여주는 도면이다.
도 8은 도 3의 또 다른 부분을 보여주는 도면이다.
도 9는 도 8의 일 측에 위치하는 패스 트랜지스터들의 레이아웃 구조를 보여주는 도면이다.
도 10은 도 8의 다른 측에 위치하는 패스 트랜지스터들의 레이아웃 구조를 보여주는 도면이다.
도 11은 본 발명의 이점을 간략히 보여주는 도면이다.
도 12는 메모리 셀 어레이의 일 실시 예를 보여주는 도면이다.
도 13은 메모리 셀 어레이의 다른 실시 예를 보여주는 도면이다.
도 14는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브를 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 메모리 카드를 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조 번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조 번호들을 이용하여 인용될 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 셀 어레이(110), 행 디코더(120), 페이지 버퍼(130), 입출력 버퍼(140), 제어 로직(150), 그리고 전압 발생기(160)를 포함한다.
셀 어레이(110)는 워드 라인들(WL) 또는 선택 라인들(SSL, GSL)을 통해 행 디코더(120)에 연결된다. 셀 어레이(110)는 비트 라인들(BL)을 통해서 페이지 버퍼(130)에 연결된다. 셀 어레이(110)는 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함한다. 각각의 셀 스트링들은 수직 또는 수평 방향으로 채널을 형성할 수 있다. 셀 어레이(110)에는 복수의 워드 라인들이 수직 방향으로 적층될 수 있다. 각각의 워드 라인들은 셀 스트링에 포함되는 메모리 셀들의 제어 게이트를 구성한다. 이 경우, 메모리 셀의 채널은 수직 방향으로(예를 들면, 셀 스트링과 평행하도록) 형성될 수 있다.
셀 어레이(110)는 복수의 메모리 블록들(MB0~MBn-1, n은 자연수)을 포함한다. 복수의 메모리 블록들(MB0~MBn-1) 각각은 소거 단위에 해당될 수 있다. 메모리 블록들은 복수의 셀 스트링(Cell String)들로 구성된다. 셀 스트링(Cell String)은 직렬로 연결되는 메모리 셀들의 단위이다. 어느 하나의 셀 스트링에 포함되는 메모리 셀들은 동일한 선택 트랜지스터에 의해서 선택된다.
행 디코더(120)는 행 어드레스(Row Address)에 응답하여 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 그리고 행 디코더(120)는 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인이나, 선택 라인들(SSL, GSL)에 전압 발생기(160)로부터의 전압을 전달한다. 특히, 선택된 메모리 블록의 워드 라인들에는 고전압이 제공되어야 한다. 따라서 고전압을 전달하기 위하여 행 디코더(120)는 고전압 트랜지스터로 구성되는 패스 트랜지스터를 포함한다.
본 발명의 행 디코더(120)는 상술한 패스 트랜지스터의 배열 구조 및 레이아웃(Lay-out) 구조를 재구성하여 점유 면적을 축소가 가능하다. 그리고 서로 다른 블록 워드 라인(BLKWL)에 연결되는 패스 트랜지스터들 간의 간격 확보를 용이하게 하여, 블록 워드 라인(BLKWL)들 또는 패스 트랜지스터들 간의 간섭을 차단할 수 있다.
페이지 버퍼(130)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 프로그램 동작시, 페이지 버퍼(130)는 셀 스트링들이 수직 구조로 형성되는 셀 어레이(110)의 비트 라인으로 프로그램될 데이터에 대응하는 전압을 전달한다. 읽기 동작시, 페이지 버퍼(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지하여 입출력 버퍼(140)로 전달한다.
입출력 버퍼(140)는 입력받는 데이터를 페이지 버퍼(130)로 전달하거나, 페이지 버퍼(130)로부터 제공되는 데이터를 외부로 출력한다. 입출력 버퍼(140)는 입력되는 어드레스 또는 명령어를 제어 로직(150)이나 행 디코더(120)에 전달한다.
제어 로직(150)은 입출력 버퍼(140)로부터 전달되는 명령어에 응답하여, 프로그램, 읽기 그리고 소거 동작 등을 실행하기 위한 제어 동작을 수행한다. 제어 로직(150)은 읽기 동작시, 선택 읽기 전압(Vrd)과 비선택 읽기 전압(Vread), 그리고 선택 라인 전압(VSSL, VGSL)을 생성하도록 전압 발생기(170)를 제어한다. 또한, 제어 로직(150)은 비트 라인(BL)을 통해서 데이터를 감지하도록 페이지 버퍼(130)를 제어한다.
전압 발생기(160)는 제어 로직(150)의 제어에 따라 각각의 워드 라인들로 공급될 다양한 종류의 워드 라인 전압들과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 발생한다. 각각의 워드 라인들로 공급될 워드 라인 전압들로는 프로그램 전압(Vpgm), 패스 전압(Vpass), 선택 및 비선택 읽기 전압들(Vrd, Vread) 등이 있다. 전압 발생기(160)는 읽기 동작 및 프로그램 동작시에 선택 라인들(SSL, GSL)에 제공되는 선택 라인 전압(VSSL, VGSL)을 생성할 수 있다.
상술한 불휘발성 메모리 장치(100)의 행 디코더(120)에 따르면, 고전압으로 인가되는 블록 선택 신호들(BLKWLs) 간의 간섭을 차단할 수 있다. 그리고, 본 발명의 행 디코더(120) 구조에 따르면, 블록 선택 신호들(BLKWLs)에 의해서 구동되는 패스 트랜지스터의 점유 면적을 줄일 수 있다.
도 2는 도 1의 셀 어레이(110)를 좀더 구체적으로 보여주는 블록도이다. 도 2를 참조하면, 셀 어레이(110)는 복수의 메모리 블록들(111, 112, 113)을 포함한다. 메모리 블록들 각각은 복수의 낸드 셀 스트링들(NAND Cell Strings)을 포함할 수 있다. 하나의 낸드 셀 스트링은 비트 라인(BL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결될 것이다.
각각의 메모리 블록들(111, 112, 113)은 선택 라인들(SSL, GSL)과 복수의 워드 라인들(WL0~WL63)에 연결된다. 선택 라인들(SSL, GSL)에는 선택 신호(SS, GS)가 전달된다. 스트링 선택 라인(SSL)으로는 스트링 선택 신호(SS)가 전달된다. 그리고 스트링 선택 신호(SS)의 레벨에 따라 스트링 선택 트랜지스터(SST)가 턴-온되거나 턴-오프된다. 접지 선택 라인(GSL)으로는 접지 선택 신호(GS)가 전달된다. 접지 선택 신호(GS)의 레벨에 따라 접지 선택 트랜지스터(GST)가 스위칭된다.
워드 라인들(WL0~WL63)로는 전압 발생기(160)에서 생성된 워드 라인 전압(VWL)이 전달된다. 워드 라인 전압(VWL)에는 프로그램 전압(Vpgm), 비선택 읽기 전압(Vread), 읽기 전압(Vrd), 패스 전압(Vpass) 및 검증 전압(Vfy) 등이 포함될 수 있다. 비선택 읽기 전압(Vread)은 읽기 동작시 비선택된 워드 라인에 제공되는 전압을 의미한다. 읽기 전압(Vrd)는 읽기 동작시 선택된 워드 라인에 제공되는 전압을 의미한다.
프로그램 전압(Vpgm), 패스 전압(Vpass) 또는 비선택 읽기 전압(Vread) 등은 상대적으로 고전압에 해당한다. 따라서, 앞서 설명한 행 디코더(120)에는 고전압을 전달할 수 있는 스위칭 소자를 구비하게 된다. 즉, 행 디코더(120)에는 고전압을 견딜 수 있는 패스 트랜지스터 단(Pass Transistor Array)이 포함된다.
패스 트랜지스터를 구성하는 고전압 트랜지스터의 채널은 고전압을 견딜 수 있도록(즉, 소오스 및 드레인 사이의 펀치스루를 방지하도록) 저전압 트랜지스터의 채널보다 길게 형성되어야 한다. 또한, 고전압 트랜지스터의 게이트 산화막은 고전압에 견딜 수 있도록(즉, 게이트와 드레인/소오스 사이의 높은 전위차를 견딜 수 있도록) 저전압 트랜지스터의 게이트 산화막보다 두껍게 형성되어야 한다. 다시 말해서, 고전압 트랜지스터는 저전압 트랜지스터보다 더 넓은 칩면적을 필요로 한다.
이러한 이유로, 공정 미세화를 통해서 메모리 셀들의 사이즈가 감소하더라도, 상대적으로 고전압을 제공하기 위한 패스 트랜지스터의 사이즈 축소는 용이하지 못한 형편이다. 본 발명은, 패스 트랜지스터들의 레이아웃 변화를 통해서 패스 트랜지스터들 사이의 공간 확보가 가능하고, 궁극적으로는 패스 트랜지스터들의 점유 면적을 줄일 수 있는 기술을 제공할 것이다.
도 3은 본 발명의 실시 예에 따른 행 디코더(120)를 좀더 구체적으로 보여주는 블록도이다. 도 3을 참조하면, 행 디코더(120)는 예시적으로 16개의 메모리 블록들(MB0~MB15)을 구동하기 위한 구조로 도시되었다. 행 디코더(120)는 SI 디코더(121), 블록 디코더부(122_L, 122_R), 그리고 패스 트랜지스터부(123_L, 123_R)를 포함한다.
SI 디코더(121)는 입력되는 블록 어드레스가 메모리 블록(MB0) 내지 메모리 블록(MB7)에 대응하는 경우, 제 1 구동 신호 라인들(SI1)로 선택 신호들 및 워드 라인 전압(이하, 구동 신호)을 출력한다. 반면, SI 디코더(121)는 입력되는 블록 어드레스가 메모리 블록(MB8) 내지 메모리 블록(MB15)에 대응하는 경우, 제 2 구동 신호 라인들(SI2)로 선택 신호들 및 워드 라인 전압을 출력한다.
블록 디코더부(122_L, 122_R)는 블록 어드레스(미도시됨)에 응답하여 복수의 블록 선택 신호들(BLKWL1~BLKWL8) 중 어느 하나를 활성화한다. 활성화된 블록 선택 신호에 의해서 패스 트랜지스터부(123_L, 123_R)에 포함되는 어느 하나의 패스 트랜지스터 단이 활성화된다. 블록 디코더부(122_L, 122_R)는 메모리 블록들의 좌측에 위치하는 제 1 블록 디코더부(122_L)와 메모리 블록들의 우측에 위치하는 제 2 블록 디코더부(122_R)를 포함한다.
제 1 블록 디코더부(122_L)는 메모리 블록(110)의 좌측에 위치하는 제 1 패스 트랜지스터부(123_L)를 제어한다. 제 1 블록 디코더부(122_L)는 제 1 내지 제 4 고전압 디코더들(122_1~122_4)을 포함한다. 제 1 고전압 디코더(122_1)는 블록 어드레스에 응답하여 블록 선택 신호(BLKWL1)을 활성화한다. 블록 선택 신호(BLKWL1)는 상호 이격된 패스 트랜지스터 단(Pass TR 0)과 패스 트랜지스터 단(Pass TR 8)에 동시에 전달된다. 즉, 패스 트랜지스터 단(Pass TR 0)과 패스 트랜지스터 단(Pass TR 8)에 포함되는 복수의 고전압 트랜지스터들은 제 1 고전압 디코더(122_1)에 의해서 제어된다.
제 2 고전압 디코더(122_2)는 블록 어드레스에 응답하여 블록 선택 신호(BLKWL2)를 활성화한다. 블록 선택 신호(BLKWL2)는 상호 이격된 패스 트랜지스터 단(Pass TR 3)과 패스 트랜지스터 단(Pass TR 11)에 동시에 전달된다. 즉, 패스 트랜지스터 단(Pass TR 3)과 패스 트랜지스터 단(Pass TR 11)에 포함되는 복수의 고전압 트랜지스터들은 제 2 고전압 디코더(122_2)에 의해서 제어된다.
제 3 고전압 디코더(122_3)는 블록 어드레스에 응답하여 블록 선택 신호(BLKWL3)를 활성화한다. 블록 선택 신호(BLKWL3)는 상호 이격된 패스 트랜지스터 단(Pass TR 4)과 패스 트랜지스터 단(Pass TR 12)에 동시에 전달된다. 즉, 패스 트랜지스터 단(Pass TR 4)과 패스 트랜지스터 단(Pass TR 12)에 포함되는 복수의 고전압 트랜지스터들은 제 3 고전압 디코더(122_3)에 의해서 제어된다.
제 4 고전압 디코더(122_4)는 블록 어드레스에 응답하여 블록 선택 신호(BLKWL4)를 활성화한다. 블록 선택 신호(BLKWL4)는 상호 이격된 패스 트랜지스터 단(Pass TR 7)과 패스 트랜지스터 단(Pass TR 15)에 동시에 전달된다. 즉, 패스 트랜지스터 단(Pass TR 7)과 패스 트랜지스터 단(Pass TR 15)에 포함되는 복수의 고전압 트랜지스터들은 제 4 고전압 디코더(122_4)에 의해서 제어된다.
제 2 블록 디코더부(122_R)는 메모리 블록들(110)의 우측에 위치하는 제 2 패스 트랜지스터부(123_R)를 제어한다. 제 2 블록 디코더부(122_R)는 제 5 내지 제 8 고전압 디코더들(122_5~122_8)을 포함한다. 제 5 고전압 디코더(122_5)는 블록 어드레스에 응답하여 블록 선택 신호(BLKWL5)를 활성화한다. 블록 선택 신호(BLKWL5)는 상호 이격된 패스 트랜지스터 단(Pass TR 1)과 패스 트랜지스터 단(Pass TR 9)에 동시에 전달된다. 즉, 패스 트랜지스터 단(Pass TR 1)과 패스 트랜지스터 단(Pass TR 9)에 포함되는 복수의 고전압 트랜지스터들은 제 5 고전압 디코더(122_5)에 의해서 제어된다.
제 6 고전압 디코더(122_6)는 블록 어드레스에 응답하여 블록 선택 신호(BLKWL6)를 활성화한다. 블록 선택 신호(BLKWL6)는 상호 이격된 패스 트랜지스터 단(Pass TR 2)과 패스 트랜지스터 단(Pass TR 10)에 동시에 전달된다. 즉, 패스 트랜지스터 단(Pass TR 2)과 패스 트랜지스터 단(Pass TR 10)에 포함되는 복수의 고전압 트랜지스터들의 게이트는 제 6 고전압 디코더(122_6)에 의해서 공유된다.
제 7 고전압 디코더(122_7)는 블록 어드레스에 응답하여 블록 선택 신호(BLKWL7)를 활성화한다. 블록 선택 신호(BLKWL7)는 상호 이격된 패스 트랜지스터 단(Pass TR 5)과 패스 트랜지스터 단(Pass TR 13)에 동시에 전달된다. 즉, 패스 트랜지스터 단(Pass TR 5)과 패스 트랜지스터 단(Pass TR 13)에 포함되는 복수의 고전압 트랜지스터들의 게이트는 제 7 고전압 디코더(122_7)에 의해서 공유된다.
제 8 고전압 디코더(122_8)는 블록 어드레스에 응답하여 블록 선택 신호(BLKWL8)를 활성화한다. 블록 선택 신호(BLKWL8)는 상호 이격된 패스 트랜지스터 단(Pass TR 6)과 패스 트랜지스터 단(Pass TR 14)에 동시에 전달된다. 즉, 패스 트랜지스터 단(Pass TR 6)과 패스 트랜지스터 단(Pass TR 14)에 포함되는 복수의 고전압 트랜지스터들의 게이트는 제 8 고전압 디코더(122_8)에 의해서 공유된다.
패스 트랜지스터부(123_L, 123_R)는 메모리 블록들(110)의 좌측 및 우측에 배열된다. 메모리 블록들(110)의 좌측에 형성되는 제 1 패스 트랜지스터부(123_L)는 제 1 구동 신호 라인(SI1)을 공유하는 패스 트랜지스터 단들(Pass TR 0, Pass TR 3, Pass TR 4, Pass TR 7)을 포함한다. 그리고 제 1 패스 트랜지스터부(123_L)는 제 2 구동 신호 라인(SI2)을 공유하는 패스 트랜지스터 단들(Pass TR 8, Pass TR 11, Pass TR 12, Pass TR 15)를 포함한다.
블록 선택 신호(BLKWL1)에 의해서 공통 게이트를 형성하는 패스 트랜지스터 단(Pass TR 0)과 패스 트랜지스터 단(Pass TR 8)은 선택적으로 활성화되는 제 1 구동 신호 라인(SI1) 및 제 2 구동 신호 라인(SI2)에 의해서 독립적으로 구동될 수 있다. 즉, 블록 선택 신호(BLKWL1)가 활성화되고, 제 1 구동 신호 라인(SI1)이 활성화되면, 패스 트랜지스터 단(Pass TR 0)은 제 1 구동 신호 라인(SI1)으로 제공되는 구동 신호를 메모리 블록(MB0)으로 전달할 것이다. 제 1 구동 신호 라인(SI1)과 제 2 구동 신호 라인(SI2)은 상호 배타적으로 활성화 또는 비활성화된다. 따라서, 블록 선택 신호(BLKWL1)가 공유되더라도, 메모리 블록들(MB0, MB8) 중 어느 하나만이 선택될 수 있다. 이러한 블록 선택 구조는 제 2 패스 트랜지스터부(123_R)에도 동일하게 적용될 수 있다.
상술한 구조의 패스 트랜지스터부(123_L, 123_R)에 따르면, 서로 다른 블록 선택 신호(BLKWL)에 의해서 구동되는 패스 트랜지스터들이 하나의 활성 영역 위에 형성될 수 있다. 따라서, 하나의 활성 영역 상에 두 개의 패스 트랜지스터를 형성하는 경우, 패스 트랜지스터부(123_L, 123_R)의 채널 방향 크기를 줄일 수 있다. 채널 방향의 크기를 줄임으로 블록 선택 신호들(BLKWLs) 상호 간의 거리 확보도 가능할 것이다.
도 4는 도 3의 메모리 블록들(MB0~MB3)을 선택하기 위한 제 1 내지 제 2 구동 라인들(SI1, SI2) 및 패스 트랜지스터 단들의 연결 관계를 보여주는 회로도이다. 도 4를 참조하면, 복수의 패스 트랜지스터 단들(210, 220, 230, 240)에 의해서 제 1 구동 신호(SI1)는 메모리 블록들(MB0~MB3)에 전달될 수 있다. 좀더 자세히 설명하면 다음과 같다.
메모리 블록(MB0)을 선택하는 경우, 블록 선택 라인(BLKWL1)이 활성화될 것이다. 그러면, 패스 트랜지스터 단(210)에 포함되는 모든 패스 트랜지스터들이 턴-온된다. 이때, 제 1 구동 신호 라인(SI1)을 통해서 전달되는 구동 신호들(GS, SS, S0~S63)이 메모리 블록(MB0)으로 전달된다. 구동 신호들(GS, SS, S0~S63)은 메모리 블록(MB0)의 각 선택 트랜지스터들(SST, GST)과 메모리 셀들의 게이트들에 제공될 것이다.
메모리 블록(MB3)을 선택하는 경우, 블록 선택 라인(BLKWL2)이 활성화될 것이다. 그러면, 패스 트랜지스터 단(220)에 포함되는 모든 패스 트랜지스터들이 턴-온된다. 이때, 제 1 구동 신호 라인(SI1)을 통해서 전달되는 구동 신호들(GS, SS, S0~S63)이 메모리 블록(MB3)으로 전달된다. 구동 신호들(GS, SS, S0~S63)은 메모리 블록(MB0)의 각 선택 트랜지스터들(SST, GST)과 메모리 셀들의 게이트들에 제공될 것이다.
메모리 블록(MB1)을 선택하는 경우, 블록 선택 라인(BLKWL5)이 활성화될 것이다. 그러면, 메모리 블록들(MB0, MB1)의 우측에 위치하는 패스 트랜지스터 단(230)의 모든 패스 트랜지스터들이 턴-온된다. 이때, 제 1 구동 신호 라인(SI1)을 통해서 전달되는 구동 신호들(GS, SS, S0~S63)이 메모리 블록(MB1)으로 전달된다. 구동 신호들(GS, SS, S0~S63)은 메모리 블록(MB1)의 각 선택 트랜지스터들(SST, GST)과 메모리 셀들의 게이트들에 제공될 것이다.
메모리 블록(MB2)을 선택하는 경우, 블록 선택 라인(BLKWL6)이 활성화될 것이다. 그러면, 메모리 블록들(MB2, MB3)의 우측에 위치하는 패스 트랜지스터 단(240)에 포함되는 모든 패스 트랜지스터들이 턴-온된다. 이때, 제 1 구동 신호 라인(SI1)을 통해서 전달되는 구동 신호들(GS, SS, S0~S63)이 메모리 블록(MB2)으로 전달된다. 구동 신호들(GS, SS, S0~S63)은 메모리 블록(MB2)의 각 선택 트랜지스터들(SST, GST)과 메모리 셀들의 게이트들에 제공될 것이다.
여기서, 패스 트랜지스터 단들(210, 220)은 메모리 블록들(MB0, MB1)의 좌측에, 패스 트랜지스터 단들(230, 240)은 메모리 블록들(MB2, MB3)의 우측에 형성된다. 패스 트랜지스터들이 점유하는 칩면적은 메모리 블록이 점유하는 면적에 비하여 상대적으로 크다. 따라서, 상대적으로 적은 면적을 점유하는 메모리 블록들 각각에 대한 패스 트랜지스터 단을 제공하기 위해서 메모리 블록들의 양쪽에 형성하는 것이 불가피하다.
본 발명의 패스 트랜지스터 단들(210, 220, 230, 240)은 하나의 활성 영역에 서로 다른 메모리 블록에 대응하는 적어도 2개의 패스 트랜지스터들을 형성할 수 있다. 따라서, 패스 트랜지스터들을 형성하기 위해서 요구되는 채널 길이를 상대적으로 줄일 수 있다. 이러한 기술적 특징은 후술하는 도면들에서 상세히 설명될 것이다.
도 5는 도 4의 패스 트랜지스터 단들(210, 220)의 레이아웃(Lay-out) 패턴을 보여주는 도면이다. 도 5를 참조하면, 메모리 블록(MB0)과 메모리 블록(MB1)의 좌측에는 메모리 블록(MB0)을 선택하기 위한 패스 트랜지스터 단(210)이 형성된다. 또한, 메모리 블록(MB2)과 메모리 블록(MB3)의 좌측에는 메모리 블록(MB3)을 선택하기 위한 패스 트랜지스터 단(220)이 형성된다.
패스 트랜지스터 단(210)은 두 개의 메모리 블록들(MB0, MB1)의 좌측 고전압 영역에 형성된다. 패스 트랜지스터 단(210)은 위치에 따라 2개 그룹의 패스 트랜지스터들(210a, 210b)로 구성된다. 즉, y-방향의 하측에 위치하는 패스 트랜지스터들(210a)과, y-방향의 상측에 위치하는 패스 트랜지스터들(210b)로 구성될 수 있다. y-방향의 하측에 위치하는 패스 트랜지스터들(210a)은 제 1 구동 신호 라인(SI1)으로 전달되는 접지 선택 신호(GS)와 워드 라인 구동 신호들(S0~S31)을 메모리 블록(MB0)으로 전달한다. y-방향의 상측에 위치하는 패스 트랜지스터들(210b)은 제 1 구동 신호 라인(SI1)으로 전달되는 스트링 선택 신호(SS)와 워드 라인 구동 신호들(S32~S63)을 메모리 블록(MB0)으로 전달한다.
패스 트랜지스터 단(210)에서, y-방향의 하측에 위치하는 패스 트랜지스터들(210a)은 위치 문제로 하나의 액티브 영역은 하나의 고전압 트랜지스터로 형성된다. 하지만, y-방향의 상측에 위치하는 패스 트랜지스터들(210b)은 패스 트랜지스터들(210a)과는 다른 형태로 형성된다. 즉, y-방향의 상측에 위치하는 패스 트랜지스터들(210b) 각각은 하나의 액티브 영역에 형성된 두 개의 고전압 트랜지스터들 중 어느 하나라는 점이다.
패스 트랜지스터들(210a) 각각은 하나의 액티브 영역에 하나의 고전압 트랜지스터로 형성된다. 패스 트랜지스터들(210a)은 하나의 액티브 영역에 하나의 드레인(D) 및 하나의 소오스(S)를 갖도록 형성될 것이다. 접지 선택 신호(GS)와 워드 라인 구동 신호들(S0~S31)을 메모리 블록(MB0)에 전달하는 고전압 트랜지스터들(210a)을 형성하기 위해서는 x-방향으로 순차적으로 형성되는 복수의 액티브 영역들(ACT10~ACT13)이 형성된다. 그리고, 복수의 액티브 영역들(ACT10~ACT13)의 상부에 x-방향으로 하나의 게이트 라인(211a)이 형성될 것이다. 그리고 게이트 라인(211a)의 상부에는 메탈 라인으로 형성되는 구동 신호 라인들(SI1, SI2)이 y-방향으로 형성된다.
액티브 영역(ACT10)의 드레인 단(D)에는 제 1 구동 신호 라인(SI1)의 접지 선택 라인(GS line)이 컨택 플러그에 의해서 연결될 것이다. 그리고 액티브 영역(ACT10)의 소오스단(S)에는 접지 선택 신호(GS)를 메모리 블록(MB0)에 전달하기 위한 또 다른 메탈 라인이 접속될 것이다. 이렇게 하여, 접지 선택 신호(GS)를 전달하는 고전압 트랜지스터가 구성된다.
액티브 영역(ACT11)의 드레인 단(D)에는 제 1 구동 신호 라인(SI1)의 구동 신호(S0 line)가 컨택 플러그에 의해서 연결될 것이다. 그리고 액티브 영역(ACT11)의 소오스 단(S)에는 구동 신호(S0)를 메모리 블록(MB0)에 전달하기 위한 또 다른 메탈 라인이 접속될 것이다. 이렇게 하여, 구동 신호(S0)를 전달하는 고전압 트랜지스터가 구성된다.
액티브 영역(ACT12)의 드레인 단(D)에는 제 1 구동 신호 라인(SI1)에 포함되는 구동 신호 라인(S1 line)이 컨택 플러그에 의해서 연결될 것이다. 그리고 액티브 영역(ACT12)의 소오스 단(S)에는 구동 신호(S1)를 메모리 블록(MB0)에 전달하기 위한 또 다른 메탈 라인이 접속될 것이다. 이렇게 하여, 구동 신호(S1)를 전달하는 고전압 트랜지스터가 구성된다.
그리고 패스 트랜지스터들(210a) 중 가장 좌측에 형성되는 액티브 영역(ACT13)의 드레인 단(D)에는 제 1 구동 신호 라인(SI1)의 구동 신호 라인(S31 line)이 컨택 플러그에 의해서 연결될 것이다. 그리고 액티브 영역(ACT13)의 소오스 단(S)에는 구동 신호(S31)를 메모리 블록(MB0)에 전달하기 위한 또 다른 메탈 라인이 접속될 것이다. 이렇게 하여, 구동 신호(S31)를 전달하는 고전압 트랜지스터가 구성된다. 이상의 연결 관계는 패스 트랜지스터 단(210a)에 포함되는 나머지 패스 트랜지스터들에도 동일하게 적용된다.
반면, 패스 트랜지스터들(210b) 각각은 하나의 액티브 영역에 형성되는 두 개의 고전압 트랜지스터들 중 하나로 제공된다. 즉, 하나의 액티브 영역에 하나의 드레인(D) 및 두 개의 소오스(S)를 포함하는 형식으로 고전압 트랜지스터가 형성될 수 있다. 각각의 액티브 영역들(ACT20 ~ ACT23)에는 메모리 블록(MB0)으로 스트링 선택 신호(SS)와 워드 라인 구동 신호들(S32~S63)을 전달하기 위한 고전압 트랜지스터들이 형성될 수 있다. 또한, 각각의 액티브 영역들(ACT20 ~ ACT23)에는 메모리 블록(MB3)으로 스트링 선택 신호(SS)와 워드 라인 구동 신호들(S32~S63)을 전달하기 위한 고전압 트랜지스터들이 포함될 수 있다.
액티브 영역(ACT20)의 상부에는 패스 트랜지스터들(210b)의 공통 게이트 라인(211b)과 패스 트랜지스터들(220a)의 공통 게이트 라인(221a)이 x-방향으로 평행하게 형성된다. 그리고 공통 게이트 라인들(211b, 221a)의 상부에는 제 1 구동 신호 라인(SI1) 및 제 2 구동 신호 라인(SI2)이 y-방향으로 평행하게 형성된다. 액티브 영역(ACT20)의 중심부에 대응하는 드레인 단(D)에는 제 1 구동 신호 라인(SI1)의 스트링 선택 라인(SS line)이 컨택 플러그에 의해서 연결될 것이다. 그리고 액티브 영역(ACT20)의 하측 소오스 단(S)에는 스트링 선택 신호(SS)를 메모리 블록(MB0)에 전달하기 위한 또 다른 메탈 라인이 접속될 것이다. 액티브 영역(ACT20)의 상측 소오스 단(S)에는 스트링 선택 신호(SS)를 메모리 블록(MB3)에 전달하기 위한 또 다른 메탈 라인이 접속될 것이다. 이렇게 하여, 하나의 액티브 영역(ACT20)의 상부에 스트링 선택 신호(SS)를 전달하는 두 개의 패스 트랜지스터들이 형성된다.
액티브 영역(ACT21)의 상부에는 패스 트랜지스터들(210b)의 공통 게이트 라인(211b)과 패스 트랜지스터들(220a)의 공통 게이트 라인(221a)이 x-방향으로 평행하게 형성된다. 그리고 공통 게이트 라인들(211b, 221a)의 상부에는 제 1 구동 신호 라인(SI1) 및 제 2 구동 신호 라인(SI2)이 y-방향으로 평행하게 형성된다. 액티브 영역(ACT21)의 중심부에 대응하는 드레인 단(D)에는 제 1 구동 신호 라인(SI1)의 구동 신호 라인(S63 line)이 컨택 플러그에 의해서 연결될 것이다. 그리고 액티브 영역(ACT21)의 하측 소오스 단(S)에는 구동 신호(S63)를 메모리 블록(MB0)에 전달하기 위한 또 다른 메탈 라인이 접속될 것이다. 액티브 영역(ACT21)의 상측 소오스 단(S)에는 구동 신호(S63)를 메모리 블록(MB3)에 전달하기 위한 또 다른 메탈 라인이 접속될 것이다. 이렇게 하여, 하나의 액티브 영역(ACT21)에 구동 신호(S63)를 각각 다른 메모리 블록들(MB0, MB3)으로 전달하는 두 개의 패스 트랜지스터들이 형성된다.
액티브 영역(ACT22)의 상부에는 패스 트랜지스터들(210b)의 공통 게이트 라인(211b)과 패스 트랜지스터들(220a)의 공통 게이트 라인(221a)이 x-방향으로 평행하게 형성된다. 그리고 공통 게이트 라인들(211b, 221a)의 상부에는 제 1 구동 신호 라인(SI1) 및 제 2 구동 신호 라인(SI2)이 y-방향으로 평행하게 형성된다. 액티브 영역(ACT22)의 중심부에 대응하는 드레인 단(D)에는 제 1 구동 신호 라인(SI1)의 구동 신호 라인(S62 line)이 컨택 플러그에 의해서 연결될 것이다. 그리고 액티브 영역(ACT22)의 하측 소오스 단(S)에는 구동 신호(S62)를 메모리 블록(MB0)에 전달하기 위한 또 다른 메탈 라인이 접속될 것이다. 액티브 영역(ACT22)의 상측 소오스 단(S)에는 구동 신호(S62)를 메모리 블록(MB3)에 전달하기 위한 또 다른 메탈 라인이 접속될 것이다. 이렇게 하여, 하나의 액티브 영역(ACT22)에 구동 신호(S62)를 각각 다른 메모리 블록들(MB0, MB3)으로 전달하는 두 개의 패스 트랜지스터들이 형성된다.
가장 좌측의 액티브 영역(ACT23)의 중심부에 대응하는 드레인 단(D)에는 제 1 구동 신호 라인(SI1)의 구동 신호 라인(S32 line)이 컨택 플러그에 의해서 연결될 것이다. 그리고 액티브 영역(ACT23)의 하측 소오스 단(S)에는 구동 신호(S32)를 메모리 블록(MB0)에 전달하기 위한 또 다른 메탈 라인이 접속될 것이다. 액티브 영역(ACT23)의 상측 소오스 단(S)에는 구동 신호(S32)를 메모리 블록(MB3)에 전달하기 위한 또 다른 메탈 라인이 접속될 것이다. 이렇게 하여, 하나의 액티브 영역(ACT23)에 구동 신호(S32)를 각각 다른 메모리 블록들(MB0, MB3)로 전달하는 두 개의 패스 트랜지스터들이 형성될 수 있다.
상술한 방식으로 2개의 메모리 블록에 대응하는 폭(D)에 하나의 패스 트랜지스터 단(210)이 형성될 수 있다. 이때, 도시되지는 않았지만 게이트 라인들(211a, 211b)은 블록 선택 신호(BLKWL1)를 동일하게 제공받도록 전기적으로 연결된 상태가 되어야 한다. 만일, 블록 선택 신호(BLKWL1)가 활성화되면, 액티브 영역들에 채널이 형성되고, 패스 트랜지스터들(210a, 210b)은 턴-온 될 것이다.
더불어, 패스 트랜지스터 단(220)을 구성하는 패스 트랜지스터들(220b) 각각은 하나의 액티브 영역에 형성되는 두 개의 고전압 트랜지스터들 중 하나로 제공된다. 즉, 하나의 액티브 영역에 하나의 드레인(D) 및 두 개의 소오스(S)를 포함하는 형식으로 고전압 트랜지스터가 형성될 수 있다. 각각의 액티브 영역들(ACT30 ~ ACT33)에는 메모리 블록(MB3)으로 접지 선택 신호(GS)와 워드 라인 구동 신호들(S0~S31)을 전달하기 위한 고전압 트랜지스터들이 형성될 수 있다. 또한, 각각의 액티브 영역들(ACT30 ~ ACT33)에는 메모리 블록(MB4)으로 접지 선택 신호(GS)와 워드 라인 구동 신호들(S0~S31)을 전달하기 위한 고전압 트랜지스터들이 형성될 수 있다.
액티브 영역(ACT30)의 상부에는 패스 트랜지스터들(220b)의 공통 게이트 라인(221b)과 패스 트랜지스터들(230a)의 공통 게이트 라인(231a)이 x-방향으로 평행하게 형성된다. 그리고 공통 게이트 라인들(221b, 231a)의 상부에는 제 1 구동 신호 라인(SI1) 및 제 2 구동 신호 라인(SI2)이 y-방향으로 평행하게 형성된다. 액티브 영역(ACT30)의 중심부에 대응하는 드레인 단(D)에는 제 1 구동 신호 라인(SI1)의 접지 선택 라인(GS line)이 컨택 플러그에 의해서 연결될 것이다. 그리고 액티브 영역(ACT30)의 하측 소오스 단(S)에는 접지 선택 신호(GS)를 메모리 블록(MB3)에 전달하기 위한 또 다른 메탈 라인이 접속될 것이다. 액티브 영역(ACT30)의 상측 소오스 단(S)에는 접지 선택 신호(GS)를 메모리 블록(MB4)에 전달하기 위한 또 다른 메탈 라인이 접속될 것이다. 이렇게 하여, 하나의 액티브 영역(ACT30)의 상부에 접지 선택 신호(GS)를 전달하는 두 개의 패스 트랜지스터들이 형성된다.
액티브 영역들(ACT31~ACT33) 각각에도 전달하는 구동 신호는 다르지만, 액티브 영역(ACT30)에 형성되는 두 개의 고전압 트랜지스터와 동일한 방식으로 두 개의 트랜지스터들이 형성될 것이다. 상술한 방식으로 2개의 메모리 블록에 대응하는 폭에 하나의 패스 트랜지스터 단(220)이 형성될 수 있다. 이때, 도시되지는 않았지만 게이트 라인들(221a, 221b)은 블록 선택 신호(BLKWL2)를 동일하게 제공받도록 전기적으로 연결된 상태가 되어야 한다. 만일, 블록 선택 신호(BLKWL2)가 활성화되면, 액티브 영역들에 채널이 형성되고, 고전압 트랜지스터들은 턴-온 될 것이다.
이상에서 살펴본 바와 같이, 하나의 액티브 영역에 적어도 2개의 고전압 트랜지스터들이 형성될 수 있음이 설명되었다. 따라서, 적은 수의 액티브 영역으로도 충분한 고전압 트랜지스터들을 형성할 수가 있음을 알 수 있다. 따라서, 액티브 영역들 간의 거리를 확보할 수 있고, 블록 선택 신호들 상호 간의 거리도 확보할 수 있음을 알 수 있다. 또한, 메모리 블록들의 사이즈가 축소되더라도, 고전압 트랜지스터들의 사이즈를 줄일 수 있어 디자인 룰의 변경에 대해 보다 유연한 패스 트랜지스터 레이아웃을 제공할 수 있다.
도 6은 도 5의 절단선(I-II)에 따른 절단면을 보여주는 단면도이다. 도 6을 참조하면, 메탈 층으로 제공되는 구동 신호 라인(S1 line)을 y-방향으로 절단하면, 도시된 형태의 단면이 나타난다.
고전압 트랜지스터들을 형성하기 위해서, 기판(P-SUB) 위에 딥 N-웰(DN-WELL)이 형성된다. 그리고 딥 N-웰(DN-WELL)의 상부에 P-웰(P-WELL)이 형성될 것이다. P-웰(P-WELL)에 N형 도펀트들에 의해서 활성층들이 형성된다. 활성층 들의 상부에는 패스 트랜지스터의 게이트에 대응하는 게이트 라인들(211a, 211b, 221a, 221b)이 형성된다. 그리고 메탈 라인(Metal 2)으로 구성되는 제 1 구동 신호 라인(S1 line)과 활성층(ACT12)을 연결하기 위한 컨택 플러그(CT1)가 형성될 것이다. 액티브 영역(ACT12)의 소오스 측에는 메모리 블록(MB0)에 구동 신호(S1)를 전달하기 위한 다른 층의 메탈 라인(예를 들면, 메탈 0)과의 컨택 플러그(CT11)가 형성될 수 있다. 게이트 라인(211b)에 제공되는 블록 선택 신호(BLKWL1)의 레벨에 따라 패스 트랜지스터는 턴-온되거나 턴-오프된다.
반면, 구동 신호 라인(S62)과 활성층(ACT22)을 연결하기 위한 컨택 플러그(CT2)가 형성될 것이다. 액티브 영역(ACT22)의 소오스 측에는 메모리 블록(MB0)에 구동 신호(S62)를 전달하기 위한 다른 층의 메탈 라인(예를 들면, 메탈 0)과의 컨택 플러그(CT21)이 형성될 수 있다. 액티브 영역(ACT22)의 또 다른 소오스 측에는 메모리 블록(MB3)에 구동 신호(S62)를 전달하기 위한 다른 층의 메탈 라인(예를 들면, 메탈 0)과의 컨택 플러그(CT22)가 형성될 수 있다.
메탈 라인으로 형성되는 구동 신호 라인(S1 line)과 활성층(ACT32)을 연결하기 위한 컨택 플러그(CT3)가 형성될 것이다. 액티브 영역(ACT32)의 소오스 측에는 메모리 블록(MB3)에 구동 신호(S1)를 전달하기 위한 다른 층의 메탈 라인(예를 들면, Metal 0)과의 컨택 플러그(CT31)이 형성될 수 있다. 액티브 영역(ACT32)의 타측에는 도시되지는 않았지만, 메모리 블록(MB4)에 구동 신호(S1)를 전달하기 위한 다른 층의 메탈 라인(예를 들면, Metal 0)과의 컨택 플러그가 형성될 것이다.
이상에서 본 바와 같이, 액티브 영역(ACT32)은 하나의 활성층을 통해서 2개의 고전압 트랜지스터의 구성이 가능함을 보여준다. 따라서, 본 발명의 레이아웃 구조에 따르면, 고전압 트랜지스터들을 형성하기 위한 액티브 영역의 공간 확보에 유리하다.
도 7은 도 4의 패스 트랜지스터 단들(230, 240)의 레이아웃(Lay-out) 패턴을 보여주는 도면이다. 도 7을 참조하면, 메모리 블록(MB0)과 메모리 블록(MB1)의 우측에는 메모리 블록(MB1)을 선택하기 위한 패스 트랜지스터 단(230)이 형성된다. 또한, 메모리 블록(MB2)와 메모리 블록(MB3)의 우측에는 메모리 블록(MB2)을 선택하기 위한 패스 트랜지스터 단(240)이 형성된다.
패스 트랜지스터 단(230)은 두 개의 메모리 블록들(MB0, MB1)의 우측 고전압 영역에 형성된다. 패스 트랜지스터 단(230)은 위치에 따라 2개 그룹의 패스 트랜지스터들로 구성된다. 즉, y-방향의 하측에 위치하는 패스 트랜지스터들(230a)과, y-방향의 상측에 위치하는 패스 트랜지스터들(230b)로 구성될 수 있다. y-방향의 하측에 위치하는 패스 트랜지스터들(230a)은 제 1 구동 신호 라인(SI1)으로 전달되는 스트링 선택 신호(SS)와 워드 라인 구동 신호들(S32~S63)을 메모리 블록(MB1)으로 전달한다. y-방향의 상측에 위치하는 패스 트랜지스터들(230b)은 제 1 구동 신호 라인(SI1)으로 전달되는 접지 선택 신호(GS)와 워드 라인 구동 신호들(S0~S31)을 메모리 블록(MB1)으로 전달한다.
패스 트랜지스터 단(230)에서, y-방향의 하측에 위치하는 패스 트랜지스터들(230a)은 위치 문제로 하나의 액티브 영역에 하나의 고전압 트랜지스터가 형성된다. 하지만, y-방향의 상측에 위치하는 고전압 트랜지스터들(230b)은 형성 방법에서 차이가 있다. 즉, y-방향의 상측에 위치하는 고전압 트랜지스터들(230b)은 각각 하나의 액티브 영역에 형성된 두 개의 고전압 트랜지스터들 중 하나라는 점이다.
스트링 선택 신호(SS)와 워드 라인 구동 신호들(S32~S63)을 메모리 블록(MB1)에 전달하는 고전압 트랜지스터들(230a)을 형성하기 위해서는 x-방향으로 순차적으로 형성되는 복수의 액티브 영역들(ACT15~ACT18)이 형성된다. 그리고, 복수의 액티브 영역들(ACT15~ACT18)의 상부에 x-방향으로 하나의 게이트 라인들(231a)이 형성될 것이다. 그리고 게이트 라인들의 상부에는 메탈 라인으로 형성되는 구동 신호 라인들(SI1, SI2)이 y-방향으로 형성된다. 여기서, 구동 신호 라인(SI2)은 고전압 트랜지스터들(230a, 230b, 240a, 240b)과는 전기적으로 분리되므로 더 이상의 설명은 생략하기로 한다.
액티브 영역(ACT15)의 드레인 단(D)에는 제 1 구동 신호 라인(SI1)의 스트링 선택 라인(GS line)이 컨택 플러그에 의해서 연결될 것이다. 그리고 액티브 영역(ACT15)의 소오스 단(S)에는 스트링 선택 신호(SS)를 메모리 블록(MB1)에 전달하기 위한 또 다른 메탈 라인이 접속될 것이다. 이렇게 하여, 스트링 선택 신호(SS)를 전달하는 하나의 고전압 트랜지스터가 구성된다.
액티브 영역(ACT16)의 드레인 단(D)에는 제 1 구동 신호 라인(SI1)의 구동 신호 라인(S63)이 컨택 플러그에 의해서 연결될 것이다. 그리고 액티브 영역(ACT16)의 소오스 단(S)에는 구동 신호(S63)를 메모리 블록(MB1)에 전달하기 위한 또 다른 층의 메탈 라인이 접속될 것이다.
액티브 영역들(ACT17, ACT18) 및 고전압 트랜지스터들(230a)에 포함되는 고전압 트랜지스터들은 상술한 방식으로 하나의 액티브 영역에 하나의 드레인(D), 하나의 소오스(S)를 갖도록 형성될 것이다. 이러한 형성 방식은 y-방향의 하측에 더 이상의 고전압 트랜지스터가 형성되지 않는 경우에 해당한다. 더불어, 하나의 액티브 영역에 하나의 드레인(D), 하나의 소오스(S)를 갖는 고전압 트랜지스터의 구조는 구동 신호 라인(SI1, SI2)의 전환이 이루어지는 영역에서도 적용된다. 이러한 예는 후술하는 도 8 내지 도 10에서 상세히 설명될 것이다.
메모리 블록(MB1)에 제공되는 구동 신호들의 절반(GS, S0~S31)을 제공하기 위한 고전압 트랜지스터들(230b)은 다음과 같이 구성된다. 메모리 블록들(MB1, MB2)의 우측 패스 트랜지스터 영역에, x-방향으로 복수의 액티브 영역들(ACT25~ACT28)이 형성된다. 액티브 영역들(ACT25~ACT28)의 수는 메모리 블록(MB1)에 전달되는 구동 신호들(GS, S0~S31)의 수에 대응한다. 그리고, 복수의 액티브 영역들(ACT25~ACT28)의 상부에 x-방향으로 두 개의 게이트 라인들(231b, 241a)이 형성될 것이다. 그리고, 게이트 라인들의 상부에는 메탈 라인(예를 들면, Metal2)으로 형성되는 구동 신호 라인들(SI1, SI2)이 y-방향으로 형성된다. 여기서, 게이트 라인(231b)은 메모리 블록(MB1)에 접지 선택 신호(GS)와 워드 라인 구동 신호들(S0~S31)을 전달하기 위한 고전압 트랜지스터들(230b)을 구성한다. 그리고 게이트 라인(241a)은 메모리 블록(MB2)에 접지 선택 신호(GS)와 워드 라인 구동 신호들(S0~S31)을 전달하기 위한 고전압 트랜지스터들(240a)을 구성한다.
액티브 영역(ACT25)의 중심부에 대응하는 드레인(D) 측에는 제 1 구동 신호 라인(SI1)의 접지 선택 라인(GS)이 컨택 플러그에 의해서 연결될 것이다. 그리고, 액티브 영역(ACT25)의 소오스들(S)에는 각각 접지 선택 신호(GS)들을 메모리 블록(MB0) 및 메모리 블록(MB1)에 전달하기 위한 또 다른 메탈 라인(예를 들면, Metal0 또는 Metal 1)이 접속될 것이다. 이렇게 하여, 접지 선택 신호(GS)를 메모리 블록(MB1) 및 메모리 블록(MB2)에 전달하는 고전압 트랜지스터들이 구성된다.
액티브 영역(ACT26)의 드레인(D) 측에는 제 1 구동 신호 라인(SI1)의 구동 신호 라인(S0 line)이 컨택 플러그에 의해서 연결될 것이다. 그리고, 액티브 영역(ACT26)의 소오스들(S)에는 각각 구동 신호(S0)를 메모리 블록(MB1) 및 메모리 블록(MB2)에 전달하기 위한 또 다른 메탈 라인(예를 들면, Metal0 또는 Metal 1)이 접속될 것이다. 이렇게 하여, 구동 신호(S0)를 메모리 블록(MB1) 및 메모리 블록(MB2)에 전달하는 고전압 트랜지스터들이 구성된다.
액티브 영역들(ACT27, ACT28) 및 고전압 트랜지스터들(230b, 240a)에 포함되는 고전압 트랜지스터들은 상술한 방식으로 하나의 액티브 영역에 하나의 드레인(D)과 두 개의 소오스들(S)을 갖도록 형성될 것이다. 이러한 고전압 트랜지스터의 형성 방식은 경계 영역의 내부에 형성되는 동일한 구동 신호 라인(예를 들면, SI1)에 연결되는 패스 트랜지스터들의 구성 방식이다.
마찬가지로, 자세히 도시되지는 않았지만, 패스 트랜지스터 단(250)도 앞서 설명된 방법과 동일한 방식으로 형성될 수 있다. 상술한 방식으로 2개의 메모리 블록에 대응하는 폭(D)에 하나의 패스 트랜지스터 단(230)이 형성될 수 있다. 이때, 도시되지는 않았지만 게이트 라인들(231a, 231b)은 블록 선택 신호(BLKWL5)를 동일하게 제공받도록 전기적으로 연결된 상태가 되어야 한다. 만일, 블록 선택 신호(BLKWL5)가 활성화되면, 액티브 영역들에 채널이 형성되고, 패스 트랜지스터들(230a, 230b)은 턴-온 될 것이다. 또한, 게이트 라인들(241a, 241b)은 블록 선택 신호(BLKWL6)를 동일하게 제공받도록 전기적으로 연결된 상태가 되어야 한다. 만일, 블록 선택 신호(BLKWL6)가 활성화되면, 액티브 영역들에 채널이 형성되고, 패스 트랜지스터들(240a, 240b)은 턴-온 될 것이다
이상에서 살펴본 바와 같이, 하나의 액티브 영역에 적어도 2개의 고전압 트랜지스터들이 형성될 수 있음이 설명되었다. 따라서, 적은 수의 액티브 영역으로도 충분한 고전압 트랜지스터들을 형성할 수가 있음을 알 수 있다. 따라서, 액티브 영역들 간의 거리를 확보할 수 있고, 블록 선택 신호들 상호 간의 거리도 확보할 수 있음을 알 수 있다. 또한, 메모리 블록들의 사이즈가 축소되더라도, 고전압 트랜지스터들의 사이즈를 줄일 수 있어 디자인 룰의 변경에 대해 보다 유연한 패스 트랜지스터 레이아웃을 제공할 수 있다.
도 8은 도 3의 메모리 블록들(MB6~MB9)을 선택하기 위한 제 1 내지 제 2 구동 라인들(SI1, SI2) 및 패스 트랜지스터 단들의 연결 관계를 보여주는 회로도이다. 도 8을 참조하면, 패스 트랜지스터 단들(310, 320, 330, 340)에 의해서 제 1 구동 신호(SI1) 및 제 2 구동 신호(SI2)는 메모리 블록들(MB6, MB7, MB8, MB9)에 전달될 수 있다. 좀더 자세히 설명하면 다음과 같다.
메모리 블록(MB6)을 선택하는 경우, 블록 선택 라인(BLKWL6)이 활성화될 것이다. 그러면, 패스 트랜지스터 단(330)에 포함되는 모든 패스 트랜지스터들이 턴-온된다. 이때, 제 1 구동 신호 라인(SI1)을 통해서 전달되는 구동 신호들(GS, SS, S0~S63)이 접점(370)에 의해서 메모리 블록(MB6)으로 전달된다. 구동 신호들(GS, SS, S0~S63)은 메모리 블록(MB6)의 각 선택 트랜지스터들(SST, GST)과 메모리 셀들의 게이트들에 제공될 것이다.
메모리 블록(MB7)을 선택하는 경우, 블록 선택 라인(BLKWL7)이 활성화될 것이다. 그러면, 패스 트랜지스터 단(310)에 포함되는 모든 패스 트랜지스터들이 턴-온된다. 이때, 제 1 구동 신호 라인(SI1)을 통해서 전달되는 구동 신호들(GS, SS, S0~S63)이 접점(350)에 의해서 메모리 블록(MB7)으로 전달된다. 구동 신호들(GS, SS, S0~S63)은 메모리 블록(MB7)의 각 선택 트랜지스터들(SST, GST)과 메모리 셀들의 게이트들에 제공될 것이다.
메모리 블록(MB8)을 선택하는 경우, 블록 선택 라인(BLKWL8)이 활성화될 것이다. 그러면, 패스 트랜지스터 단(320)에 포함되는 모든 패스 트랜지스터들이 턴-온된다. 이때 제 2 구동 신호 라인(SI2)을 통해서 전달되는 구동 신호들(GS, SS, S0~S63)이 접점(360)에 의해서 메모리 블록(MB8)으로 전달된다. 구동 신호들(GS, SS, S0~S63)은 메모리 블록(MB8)의 각 선택 트랜지스터들(SST, GST)과 메모리 셀들의 게이트들에 제공될 것이다.
메모리 블록(MB9)을 선택하는 경우, 블록 선택 라인(BLKWL9)이 활성화될 것이다. 그러면, 패스 트랜지스터 단(340)에 포함되는 모든 패스 트랜지스터들이 턴-온된다. 이때, 제 2 구동 신호 라인(SI2)을 통해서 전달되는 구동 신호들(GS, SS, S0~S63)이 접점(380)에 의해서 메모리 블록(MB9)으로 전달된다. 구동 신호들(GS, SS, S0~S63)은 메모리 블록(MB9)의 각 선택 트랜지스터들(SST, GST)과 메모리 셀들의 게이트들에 제공될 것이다.
여기서, 패스 트랜지스터 단들(310, 320)은 메모리 블록들의 좌측에, 패스 트랜지스터 단들(330, 340)은 메모리 블록들의 우측에 형성된다. 패스 트랜지스터들이 점유하는 칩면적은 메모리 블록이 점유하는 면적에 비하여 상대적으로 크다. 따라서, 상대적으로 적은 면적을 점유하는 메모리 블록들 각각에 대한 패스 트랜지스터 단을 제공하기 위해서 메모리 블록들의 양쪽에 형성하는 것이 불가피하다.
특히, 상술한 패스 트랜지스터 단들(310, 330)은 제 1 구동 신호 라인(SI1)의 구동 신호들(GS, SS, S0~S63)을 각각의 대응하는 메모리 블록들(MB6, MB7)로 전달한다. 그리고 패스 트랜지스터 단들(320, 340)은 제 2 구동 신호 라인(SI2)의 구동 신호들(GS, SS, S0~S63)을 각각의 대응하는 메모리 블록들(MB8, MB9)로 전달한다. 이러한 구동 신호 라인이 전환되는 경계 영역에 대응하는 패스 트랜지스터 단들(310, 320)은 하나의 액티브 영역에 하나의 소오스(S)와 하나의 드레인(D)으로 형성되는 고전압 트랜지스터들을 포함하게 될 것이다.
도 9는 도 8의 패스 트랜지스터 단들(310, 320)의 레이아웃(Lay-out) 패턴을 보여주는 도면이다. 도 9를 참조하면, 메모리 블록(MB6)과 메모리 블록(MB7)의 좌측에는 메모리 블록(MB7)을 선택하기 위한 패스 트랜지스터 단(310)이 형성된다. 또한, 메모리 블록(MB8)와 메모리 블록(MB9)의 좌측에는 메모리 블록(MB8)을 선택하기 위한 패스 트랜지스터 단(320)이 형성된다.
패스 트랜지스터 단(310)은 두 개의 메모리 블록들(MB6, MB7)의 좌측 고전압 영역에 형성된다. 패스 트랜지스터 단(310)은 위치에 따라 2개 그룹의 패스 트랜지스터들(310a, 310b)로 구성된다. 즉, y-방향의 하측에 위치하는 패스 트랜지스터들 (310a)과, y-방향의 상측에 위치하는 패스 트랜지스터들(310b)로 구성될 수 있다. y-방향의 하측에 위치하는 패스 트랜지스터들(310a)은 제 1 구동 신호 라인(SI1)으로 전달되는 스트링 선택 신호(SS)와 워드 라인 구동 신호들(S32~S63)을 메모리 블록(MB7)으로 전달한다.
패스 트랜지스터들(310a)은 하나의 액티브 영역에 하나의 드레인(D) 및 두 개의 소오스(S)를 갖도록 형성될 것이다. 즉, 각각의 액티브 영역들(ACT41, ACT42, ACT43, ACT44)에는 메모리 블록(MB7)으로 스트링 선택 신호(SS)와 워드 라인 구동 신호들(S32~S63)을 전달하기 위한 패스 트랜지스터들(310a)이 형성될 수 있다. 또한, 각각의 액티브 영역들(ACT41, ACT42, ACT43, ACT44)에는 도시되지는 않았지만 메모리 블록(MB5)으로 스트링 선택 신호(SS)와 워드 라인 구동 신호들(S32~S63)을 전달하기 위한 패스 트랜지스터들이 포함될 수 있다.
반면, 고전압 트랜지스터들(310b)은 하나의 액티브 영역에 하나의 트랜지스터로 형성된다. 접지 선택 신호(GS)와 워드 라인 구동 신호들(S0~S31)을 메모리 블록(MB7)에 전달하는 고전압 트랜지스터들(310b)을 형성하기 위해서는 x-방향으로 순차적으로 형성되는 복수의 액티브 영역들(ACT51~ACT54)이 형성된다. 그리고, 복수의 액티브 영역들(ACT51~ACT54)의 상부에 x-방향으로 하나의 게이트 라인(311b)이 형성될 것이다. 그리고, 게이트 라인(311b)의 상부에는 메탈 라인으로 형성되는 구동 신호 라인들(SI1, SI2)이 y-방향으로 형성된다.
액티브 영역(ACT51)의 드레인 단(D)에는 제 1 구동 신호 라인(SI1)의 구동 신호 라인(S31)이 컨택 플러그에 의해서 연결될 것이다. 그리고, 액티브 영역(ACT51)의 소오스 단(S)에는 구동 신호(S31)를 메모리 블록(MB7)에 전달하기 위한 또 다른 메탈 라인이 접속될 것이다. 이렇게 하여, 구동 신호(S31)를 전달하는 하나의 고전압 트랜지스터가 구성된다.
액티브 영역(ACT52)의 드레인 단(D)에는 제 1 구동 신호 라인(SI1)의 구동 신호 라인(S1)이 컨택 플러그에 의해서 연결될 것이다. 그리고, 액티브 영역(ACT52)의 소오스 단(S)에는 구동 신호(S1)를 메모리 블록(MB7)에 전달하기 위한 또 다른 층의 메탈 라인이 접속될 것이다.
액티브 영역들(ACT53, ACT54) 및 고전압 트랜지스터들(310a)에 포함되는 고전압 트랜지스터들은 상술한 방식으로 하나의 액티브 영역에 하나의 드레인, 하나의 소오스를 갖도록 형성될 것이다. 이러한 고전압 트랜지스터들(310a)의 형성 방법은 상측에 위치하는 고전압 트랜지스터들(320b)이 제 2 구동 신호 라인(SI2)에 연결되기 때문이다.
패스 트랜지스터 단(320)은 제 2 구동 신호 라인(SI2)을 메모리 블록들(MB8)에 연결한다. 특히, 고전압 트랜지스터들(320a)은 하나의 액티브 영역에 하나의 고전압 트랜지스터로 형성된다. 접지 선택 신호(GS)와 워드 라인 구동 신호들(S0~S31)을 메모리 블록(MB8)에 전달하는 고전압 트랜지스터들(320a)을 형성하기 위해서는 x-방향으로 순차적으로 형성되는 복수의 액티브 영역들(ACT61~ACT64)이 형성된다. 그리고, 복수의 액티브 영역들(ACT61~ACT64)의 상부에 x-방향으로 하나의 게이트 라인들(321a)이 형성될 것이다. 그리고, 게이트 라인의 상부에는 메탈 라인(예를 들면, Metal2)으로 형성되는 구동 신호 라인들(SI1, SI2)이 y-방향으로 형성된다.
액티브 영역(ACT61)의 드레인 단(D)에는 제 2 구동 신호 라인(SI2)의 구동 신호 라인(S31)이 컨택 플러그에 의해서 연결될 것이다. 그리고, 액티브 영역(ACT61)의 소오스 단(S)에는 구동 신호(S31)를 메모리 블록(MB8)에 전달하기 위한 또 다른 메탈 라인(예를 들면, Metal0나 Metal1)이 접속될 것이다. 이렇게 하여, 구동 신호(S31)를 전달하는 하나의 고전압 트랜지스터가 구성된다.
액티브 영역(ACT62)의 일 단(드레인 단)에는 제 2 구동 신호 라인(SI2)의 구동 신호 라인(S1)이 컨택 플러그에 의해서 연결될 것이다. 그리고, 액티브 영역(ACT62)의 타 단(소오스 단)에는 구동 신호(S1)를 메모리 블록(MB8)에 전달하기 위한 또 다른 층의 메탈 라인이 접속될 것이다.
액티브 영역들(ACT63, ACT64) 및 고전압 트랜지스터들(320a)에 포함되는 고전압 트랜지스터들은 상술한 방식으로 하나의 액티브 영역에 하나의 드레인, 하나의 소오스를 갖도록 형성될 것이다. 이러한 고전압 트랜지스터들(320a)의 형성 방법은 하측에 위치하는 고전압 트랜지스터들(310b)이 제 1 구동 신호 라인(SI1)에 연결되기 때문이다.
패스 트랜지스터 단(320b)은 y-방향의 상측에 위치하는 패스 트랜지스터들(320b)을 포함한다. y-방향의 상측에 위치하는 패스 트랜지스터들(320b)은 제 2 구동 신호 라인(SI2)으로 전달되는 스트링 선택 신호(SS)와 워드 라인 구동 신호들(S32~S63)을 메모리 블록(MB8)으로 전달한다. 패스 트랜지스터들(320b)은 하나의 액티브 영역에 하나의 드레인(D) 및 두 개의 소오스(S)를 갖도록 형성될 것이다. 즉, 각각의 액티브 영역들(ACT71, ACT72, ACT73, ACT74)에는 메모리 블록(MB8)으로 스트링 선택 신호(SS)와 워드 라인 구동 신호들(S32~S63)을 전달하기 위한 패스 트랜지스터들(320b)이 형성될 수 있다. 또한, 각각의 액티브 영역들(ACT71, ACT72, ACT73, ACT74)에는 도시되지는 않았지만 메모리 블록(MB11)으로 스트링 선택 신호(SS)와 워드 라인 구동 신호들(S32~S63)을 전달하기 위한 고전압 트랜지스터들이 포함될 수 있다.
이상에서 살펴본 바와 같이, 구동 신호 라인(SI1, SI2)의 전환이 이루어지는 경계 영역에 형성되는 고전압 트랜지스터들(310b, 320a)은 하나의 액티브 영역에 하나의 트랜지스터로 형성된다. 반면, 경계 지역 이외에 형성되는 대부분의 고전압 트랜지스터들은 하나의 액티브 영역에 두 개의 트랜지스터로 형성될 수 있다. 따라서, 액티브 영역들 간의 거리 확보를 위한 고전압 트랜지스터의 집적화 장애는 크게 개선될 수 있다.
도 10은 도 8의 패스 트랜지스터 단들(330, 340)의 레이아웃(Lay-out) 패턴을 보여주는 도면이다. 도 10을 참조하면, 메모리 블록(MB6)과 메모리 블록(MB7)의 우측에는 메모리 블록(MB6)을 선택하기 위한 패스 트랜지스터 단(320)이 형성된다. 또한, 메모리 블록(MB8)와 메모리 블록(MB9)의 우측에는 메모리 블록(MB9)을 선택하기 위한 패스 트랜지스터 단(340)이 형성된다.
패스 트랜지스터 단(330)은 두 개의 메모리 블록들(MB6, MB7)의 우측 고전압 영역에 형성된다. 패스 트랜지스터 단(330)은 위치에 따라 2개 그룹의 고전압 트랜지스터들로 구성된다. 즉, y-방향의 하측에 위치하는 고전압 트랜지스터들(330a)과, y-방향의 상측에 위치하는 고전압 트랜지스터들(330b)로 구성될 수 있다. y-방향의 하측에 위치하는 고전압 트랜지스터들(330a)은 제 1 구동 신호 라인(SI1)으로 전달되는 접지 선택 신호(GS)와 워드 라인 구동 신호들(S0~S31)을 메모리 블록(MB6)으로 전달한다.
고전압 트랜지스터들(330a)은 하나의 액티브 영역에 하나의 드레인(D) 및 두 개의 소오스(S)를 갖도록 형성될 것이다. 즉, 각각의 액티브 영역들(ACT45, ACT46, ACT47, ACT48)에는 메모리 블록(MB6)으로 접지 선택 신호(GS)와 워드 라인 구동 신호들(S0~S31)을 전달하기 위한 고전압 트랜지스터들(330a)이 형성될 수 있다. 또한, 각각의 액티브 영역들(ACT45, ACT46, ACT47, ACT48)에는 도시되지는 않았지만 메모리 블록(MB5)로 접지 선택 신호(GS)와 워드 라인 구동 신호들(S0~S31)을 전달하기 위한 고전압 트랜지스터들이 포함될 수 있다.
반면, 고전압 트랜지스터들(330b)은 하나의 액티브 영역에 하나의 고전압 트랜지스터가 형성된다. 스트링 선택 신호(SS)와 워드 라인 구동 신호들(S32~S63)을 메모리 블록(MB6)에 전달하는 고전압 트랜지스터들(330b)을 형성하기 위해서는 x-방향으로 순차적으로 형성되는 복수의 액티브 영역들(ACT55~ACT58)이 형성된다. 그리고, 복수의 액티브 영역들(ACT55~ACT58)의 상부에 x-방향으로 하나의 게이트 라인들(331b)이 형성될 것이다. 그리고, 게이트 라인들의 상부에는 메탈 라인으로 형성되는 구동 신호 라인들(SI1, SI2)이 y-방향으로 형성된다.
액티브 영역(ACT55)의 드레인 단(D)에는 제 1 구동 신호 라인(SI1)의 스트링 선택 신호 라인(SS line)이 컨택 플러그에 의해서 연결될 것이다. 그리고, 액티브 영역(ACT55)의 소오스 단(S)에는 스트링 선택 신호(SS)를 메모리 블록(MB6)에 전달하기 위한 또 다른 메탈 라인이 접속될 것이다. 이렇게 하여, 스트링 선택 신호(SS)를 전달하는 하나의 고전압 트랜지스터가 구성된다.
액티브 영역(ACT56)의 드레인 단(D)에는 제 1 구동 신호 라인(SI1)의 구동 신호 라인(S63)이 컨택 플러그에 의해서 연결될 것이다. 그리고, 액티브 영역(ACT56)의 소오스 단(S)에는 구동 신호(S63)를 메모리 블록(MB6)에 전달하기 위한 또 다른 층의 메탈 라인이 접속될 것이다.
액티브 영역들(ACT57, ACT57) 및 고전압 트랜지스터들(330b)에 포함되는 고전압 트랜지스터들은 상술한 방식으로 하나의 액티브 영역에 하나의 드레인, 하나의 소오스를 갖도록 형성될 것이다. 이러한 고전압 트랜지스터들(330b)의 형성 방법은 상측에 위치하는 고전압 트랜지스터들(340a)이 제 2 구동 신호 라인(SI2)에 연결되기 때문이다.
패스 트랜지스터 단(340)은 제 2 구동 신호 라인(SI2)을 메모리 블록들(MB9)에 연결한다. 특히, 고전압 트랜지스터들(340a)은 하나의 액티브 영역에 하나의 트랜지스터들로 형성된다. 스트링 선택 신호(SS)와 워드 라인 구동 신호들(S32~S63)을 메모리 블록(MB9)에 전달하는 고전압 트랜지스터들(340a)을 형성하기 위해서는 x-방향으로 순차적으로 형성되는 복수의 액티브 영역들(ACT65~ACT68)이 형성된다. 그리고 복수의 액티브 영역들(ACT65~ACT68)의 상부에 x-방향으로 하나의 게이트 라인들(341a)이 형성될 것이다. 그리고, 게이트 라인의 상부에는 메탈 라인으로 형성되는 구동 신호 라인들(SI1, SI2)이 y-방향으로 형성된다.
액티브 영역(ACT65)의 드레인 단(D)에는 제 2 구동 신호 라인(SI2)의 스트링 선택 라인(SS)이 컨택 플러그에 의해서 연결될 것이다. 그리고, 액티브 영역(ACT65)의 소오스 단(S)에는 스트링 선택 신호(SS)를 메모리 블록(MB9)에 전달하기 위한 또 다른 메탈 라인이 접속될 것이다. 이렇게 하여, 스트링 선택 신호(SS)를 전달하는 하나의 고전압 트랜지스터가 구성된다.
액티브 영역(ACT66)의 드레인 단(D)에는 제 2 구동 신호 라인(SI2)의 구동 신호 라인(S63)이 컨택 플러그에 의해서 연결될 것이다. 그리고, 액티브 영역(ACT66)의 소오스 단(S)에는 구동 신호(S63)를 메모리 블록(MB9)에 전달하기 위한 또 다른 층의 메탈 라인이 접속될 것이다.
액티브 영역들(ACT67, ACT68) 및 고전압 트랜지스터들(340a)에 포함되는 고전압 트랜지스터들은 상술한 방식으로 하나의 액티브 영역에 하나의 드레인 및 하나의 소오스를 갖도록 형성될 것이다. 이러한 고전압 트랜지스터들(340a)의 형성 방법은 하측에 위치하는 고전압 트랜지스터들(330b)이 제 1 구동 신호 라인(SI1)에 연결되기 때문이다.
y-방향의 상측에 위치하는 고전압 트랜지스터들(340b)은 제 2 구동 신호 라인(SI2)으로 전달되는 접지 선택 신호(GS)와 워드 라인 구동 신호들(S0~S31)을 메모리 블록(MB9)으로 전달한다. 고전압 트랜지스터들(340b)은 하나의 액티브 영역에 하나의 드레인(D) 및 두 개의 소오스(S)를 갖도록 형성될 것이다. 즉, 각각의 액티브 영역들(ACT75~ACT78)에는 메모리 블록(MB9)으로 접지 선택 신호(GS)와 워드 라인 구동 신호들(S0~S31)을 전달하기 위한 고전압 트랜지스터들(340b)이 형성될 수 있다. 또한, 각각의 액티브 영역들(ACT75~ACT78)에는 도시되지는 않았지만 메모리 블록(MB10)으로 접지 선택 신호(GS)와 워드 라인 구동 신호들(S0~S31)을 전달하기 위한 고전압 트랜지스터들이 포함될 수 있다.
이상에서 살펴본 바와 같이, 구동 신호 라인(SI1, SI2)의 전환이 이루어지는 경계 영역에 형성되는 고전압 트랜지스터들(330b, 340a)은 하나의 액티브 영역에 하나의 트랜지스터로 형성된다. 반면, 경계 지역 이외에 형성되는 대부분의 고전압 트랜지스터들은 하나의 액티브 영역에 두 개의 트랜지스터로 형성될 수 있다. 따라서, 액티브 영역들 간의 거리 확보를 위한 고전압 트랜지스터의 집적화 장애는 크게 개선될 수 있다.
도 11은 본 발명의 이점을 간략히 보여주는 도면이다. (a)에는 본 발명의 레이아웃을 적용하는 패스 트랜지스터들(400)이 도시되어 있다. (b)에는 하나의 액티브 영역에 하나의 고전압 트랜지스터로 형성되는 패스 트랜지스터들(500)이 도시되어 있다. 여기서, 제 1 구동 신호 라인(SI1)과 제 2 구동 신호 라인(SI2)은 각각 하나의 메탈 라인으로 도시되었다. 그러나 이는 설명의 편의를 위한 표현일 뿐, 제 1 구동 신호 라인(SI1)과 제 2 구동 신호 라인(SI2)은 각각 2개의 메탈 라인으로 구성될 수 있다.
본 발명의 실시 예에 따른 패스 트랜지스터들(400)에 의하면, y-방향으로 동일한 면적에 더 많은 고전압 트랜지스터들이 형성될 수 있다. 왜냐하면, 액티브 영역들(421, 431, 441) 각각에는 2 개의 고전압 트랜지스터들이 형성될 수 있기 때문이다. 다만, 경계 영역에 형성되는 고전압 트랜지스터(예를 들면, 410, 450, 460)는 각각 하나의 액티브 영역에 하나의 고전압 트랜지스터가 형성된다. 하지만, 나머지 영역에 위치하는 고전압 트랜지스터들(420, 430, 440)을 형성하기 위해서는 각각 하나의 액티브 영역에 2 개의 트랜지스터들이 형성될 수 있다. 하지만, 하나의 액티브 영역에 하나의 트랜지스터가 형성되는 (b)의 경우에서는 상대적으로 y-방향으로의 공간 활용이 효율적이지 못함을 알 수 있다.
본 발명의 실시 예에 따르면, 경계 영역에 형성되는 패스 트랜지스터(410)는 하나의 고전압 트랜지스터를 형성하기 위한 y-방향 공간이 (D1+D2)임을 알 수 있다. 여기서, D1은 액티브 영역에 대응하는 y-방향 거리이고, D2는 트랜지스터 간의 거리를 의미한다. 물론, 이러한 점유 공간은 고전압 트랜지스터(510)에도 동일하게 적용된다. 즉, D1과 D1′은 동일하게 설정될 수 있을 것이다.
반면, 본 발명의 실시 예에 따르면, 2개의 고전압 트랜지스터들(420)의 액티브 영역의 y-방향 폭은 D3에 대응한다. 그러나 서로 다른 활성 영역에 각각 형성되는 2개의 고전압 트랜지스터들(520, 530)이 y-방향으로 차지하는 폭은 D3′으로 상대적으로 훨씬 넓다. 결국, 8개의 패스 트랜지스터 단을 구성하는 경우, 본 발명의 실시 예에 따르면, y-방향으로 W1의 폭이 소요된다. 반면, 하나의 액티브 영역에 하나의 고전압 트랜지스터를 형성하는 경우, y-방향으로 W2의 폭이 소요된다.
따라서, 본 발명의 레이아웃 방식으로 패스 트랜지스터 단을 구성하는 경우, 적은 면적에서 보다 많은 패스 트랜지스터들을 형성할 수 있다. 또한, 공정 미세화에 따라 메모리 블록들의 사이즈가 감소하더라도, 본 발명의 실시 예를 적용하면 쉽게 패스 트랜지스터들을 형성할 수 있을 것이다.
도 12는 본 발명의 일 실시 예에 따른 메모리 셀 어레이의 구조를 보여주는 도면이다. 도 12에는 스택 플래시 구조의 셀 어레이(110_1)가 예시적으로 도시되어 있다. 도 12를 참조하면, 본 발명에 따른 플래시 메모리 장치는 입체적으로 배열된 메모리 셀들을 구비할 수 있다. 메모리 셀들은, MOS 트랜지스터 형성을 위한 반도체 기판으로 사용되는 적층된 복수의 반도체 층들에 형성될 수 있다.
예시적인 실시 예에 있어서, 제 1 반도체 층(10')은 단결정 실리콘 웨이퍼일 수 있고, 제 2 반도체 층(20')은 제 1 반도체층(10')(즉, 웨이퍼)을 씨드층으로 사용하는 에피택시얼 공정을 통해 형성된 단결정 실리콘 에피택시얼 층일 수 있다. 일 실시 예에 있어서, 반도체 층들(10', 20') 각각은 실질적으로 동일한 구조를 갖는 셀 어레이를 구비할 수 있으며, 상기 메모리 셀들은 다층의 셀 어레이(110_1)를 구성할 수 있다.
반도체 층들(10', 20') 각각은, 잘 알려진 소자분리막 패턴들(15)에 의해 한정되는, 활성영역들을 구비할 수 있다. 상기 활성영역들은 일 방향을 따라 서로 평행하게 형성될 수 있다. 상기 소자분리막 패턴들(15)은, 실리콘 산화막을 포함하는 절연성 물질들로 만들어지며, 상기 활성영역들을 전기적으로 분리시킬 수 있다.
반도체 층들(10', 20') 각각의 상부에는, 상기 활성영역들을 가로지르는, 한 쌍의 선택 라인들(selection lines)(GSL, SSL) 및 M개의 워드 라인들(WL)로 구성된 게이트 구조체가 배치될 수 있다. 게이트 구조체의 일 측에는 소오스 플러그들(50')이 배치되고, 게이트 구조체의 타 측에는 비트 라인 플러그들(40')이 배치될 수 있다. 비트 라인 플러그들(40')은, 워드 라인들(WL)을 가로지르는, N개의 비트 라인들(BL)에 각각 접속될 수 있다. 이때, 비트 라인들(BL)은 최상부 반도체층(예를 들면, 도 13에서 제 2 반도체 층(20'))의 상부에서 워드 라인들(WL)을 가로지르도록 형성될 수 있다. 비트 라인(BL)의 수 N은 1보다 큰 정수일 수 있으며, 바람직하게는 8의 배수들 중 한가지일 수 있다.
워드 라인들(WL)은 선택 라인들(GSL, SSL) 사이에 배치되며, 일 게이트 구조체를 구성하는 워드 라인들(WL)의 수 M은 1보다 큰 정수이다. 바람직하게는, 정수 M은 8의 배수들 중의 한가지일 수 있다. 선택 라인들(GSL, SSL) 중의 하나는 공통 소오스 라인(CSL)과 메모리 셀들의 전기적 연결을 제어하는 접지 선택 라인(Ground selection line, GSL)으로 사용될 수 있다. 그리고 선택 라인들 중의 다른 하나는 비트 라인들과 메모리 셀들의 전기적 연결을 제어하는 스트링 선택 라인(String selection line, SSL)으로 사용될 수 있다.
선택 라인들 및 워드 라인들 사이의 활성영역 내에는 불순물 영역들이 형성될 수 있다. 이때, 접지 선택 라인(GSL)의 일 측에 형성되는 불순물 영역들(11S, 21S)은, 공통 소오스 라인(CSL)에 의해 연결되는 소오스 전극들로 사용될 수 있고, 스트링 선택 라인(SSL)의 일 측에 형성되는 불순물 영역들(11D, 21D)은 비트 라인 플러그들(40')을 통해 비트 라인들(BL)에 연결되는 드레인 전극들로 사용될 수 있다. 또한, 워드 라인들(WL)의 양측에 형성되는 불순물 영역들(11I, 21I)은, 메모리 셀들을 직렬로 연결시키는 내부 불순물 영역들로 사용될 수 있다.
소오스 플러그들(50')은 상기 제 1 및 제 2 반도체 층들(10', 20')에 형성되어 소오스 전극으로 사용되는 불순물 영역들(11S, 21S)(이하, 제 1 및 제 2 소오스 영역들)을 반도체 층들(10', 20')에 전기적으로 연결시킬 수 있다. 그 결과, 제 1 및 제 2 소오스 영역들(11S, 21S)이 반도체 층들(10', 20')과 등전위(equipotential)를 구성하게 된다. 이러한 전기적 연결을 위해, 소오스 플러그들(50')은 제 2 반도체 층(20') 및 제 2 소오스 영역(21S)을 관통하여 제 1 소오스 영역(11S)에 연결될 수 있다. 이때, 소오스 플러그(50')는 제 2 반도체 층(20') 및 제 2 소오스 영역(21S)의 내벽에 직접 접촉될 수 있다.
도 13은 본 발명의 다른 실시 예에 따른 메모리 셀 어레이의 구조를 보여주는 도면이다. 도 13에는 3차원 플래시 구조의 셀 어레이(110_2)가 예시적으로 도시되어 있다. 도 13을 참조하면, 본 발명의 플래시 메모리의 셀 어레이(110_2)는, 전기적으로 분리된 복수의 워드 라인 평면들(Word line plates: WL_PT)과, 복수의 워드 라인 평면들을 가로질러 배열된 복수의 활성 기둥들(PL)(또는 활성 영역들)을 포함할 수 있다. 그리고, 반도체 기판은 웰 영역(Well) 및 소오스 영역(S)을 포함할 수 있다. 소오스 영역(S)은 웰 영역(Well)과 다른 도전형을 갖도록 형성될 수 있다. 예를 들면, 웰 영역(Well)은 p-형 실리콘으로 구성되고, 소오스 영역(S)은 n-형 실리콘으로 구성될 수 있다. 예시적인 실시예에 있어서, 웰 영역(Well)은, 상기 웰 영역(Well)과 다른 도전형을 갖는 적어도 하나의 또 다른 웰 영역(도시하지 않음)에 의해 둘러싸임으로써, 포켓 웰 구조(pocket well structure) 또는 삼중 웰 구조(triple well structure)를 구성할 수도 있다.
각각의 워드 라인 평면(WL_PT)은, 등전위(equipotential)를 갖도록 공면(coplanar) 상에서 전기적으로 연결된 복수의 국소 워드 라인들(LWL)로 구성될 수 있다. 워드 라인 평면들(WL_PT) 각각은 층간절연막(미 도시됨)으로써 전기적으로 분리될 수 있다. 워드 라인 평면들(WL_PT) 각각은 워드 라인 컨택들(WL_CT)을 통해 전기적으로 분리된 전역워드 라인들(global word line; GWL) 각각에 연결될 수 있다. 워드 라인 컨택들(WL_CT)은 메모리 셀 어레이 또는 어레이 블록들의 가장자리에 형성될 수 있으며, 워드 라인 평면들(WL_PT)의 넓이 및 워드 라인 컨택들(WL_CT)이 배치된 위치 등은 다양한 형태로 구성될 수 있다.
각각의 활성 기둥(PL)은 웰 영역(Well)에 인접하는 몸체부(B)와, 상부 선택 라인(upper selection lone; USLi)(i는 N 보다 작거나 같은 정수)에 인접하는 드레인 영역(D)을 포함할 수 있다. 몸체부(B)는 웰 영역(Well)과 동일한 도전형으로 구성될 수 있고, 드레인 영역(D)은 웰 영역(Well)과 다른 도전형으로 구성될 수 있다. 복수의 활성 기둥들(PL)은 복수의 워드 라인 평면들(WL_PT)을 관통하는 방향의 장축들을 가질 수 있다. 복수의 워드 라인 평면들(WL_PT)과 복수의 활성 기둥들(PL) 사이의 교점들은 3차원적으로 분포될 수 있다. 즉, 3차원 메모리의 메모리 셀들(MC) 각각은 3차원적으로 분포된 교점들에 의해 형성될 수 있다. 워드 라인 평면(WL_PT)과 활성 기둥(PL) 사이에는 게이트 절연막(GI)이 배치될 수 있다. 예시적인 실시예에 있어서, 상기 게이트 절연막(GI)은 다층막일 수 있으며, 예를 들어 ONO의 적층일 수 있다. 게이트 절연막의 일부막은 정보 저장을 위한 박막(즉, 전하저장막 또는 전하 저장층)으로 사용될 수 있다.
활성 기둥들(PL)의 일단들은 웰 영역(Well)에 공통적으로 연결될 수 있고, 이들의 타 단들은 복수의 비트 라인들(BL)에 연결될 수 있다. 하나의 비트 라인(BL)에는 복수 개(예를 들면, N개)의 활성 기둥들(PL)이 연결될 수 있다. 그러므로, 하나의 비트 라인(BL)에는 복수 개(예를 들면, N개)의 셀 스트링들(CSTR)이 연결될 수 있다. 그리고, 하나의 활성 기둥(PL)에는 하나의 셀 스트링(CSTR)이 구성될 수 있다. 하나의 셀 스트링(CSTR)에는 복수의 워드 라인 평면들(WL_PT)에 형성된 복수의 메모리 셀들(MCs)이 포함될 수 있다. 하나의 메모리 셀(MC)은 하나의 활성기둥(PL)과 하나의 국소워드 라인(LWL) 또는 워드 라인 평면(WL_PT)에 의해 정의될 수 있다.
각각의 메모리 셀(MC)을 프로그램하고, 프로그램된 데이터를 읽기 위해서는 하나의 셀 스트링(CSTR)(즉, 하나의 활성 기둥(PL))을 독립적으로 선택할 수 있어야 한다. 이를 위해, 비트 라인들(BL)과 최상위 워드 라인 평면(WL_PT) 사이에는, 복수의 상부 선택 라인들(USLi)이 배치될 수 있다. 상부 선택 라인들(USLi)은 비트 라인들(BL)과 교차하도록 배치될 수 있다. 비트 라인들(BL)은 소정의 플러그를 통해 드레인 영역(D)에 전기적으로 연결될 수 있고, 드레인 영역(D)에 직접 접촉될 수도 있다.
복수의 비트 라인들(BL)과 복수의 상부 선택 라인들(USLi)의 교차 영역에는 대응되는 활성 기둥(PL)과 대응되는 비트 라인(BL) 사이의 전기적 연결을 제어하는 복수의 상부 선택 트랜지스터(upper selection transistor)가 형성될 수 있다. 각각의 상부 선택 트랜지스터의 게이트 전극(upper selection gate ; USGi)은 대응되는 상부 선택 라인(USLi)에 각각 접속될 수 있다. 그 결과, 하나의 활성 기둥(PL)(즉, 하나의 셀 스트링(CSTR))은 하나의 비트 라인(BL)과 하나의 상부 선택 라인(USLi)에 의해 독립적으로 선택될 수 있게 된다.
도 13에 도시된 바와 같이, 웰 영역(Well) 내에는 비트 라인(BL)으로/로부터의 전하 경로를 형성하는 소오스 영역(S)이 형성될 수 있다. 소오스 영역(S)은 공통 소오스 라인(common source line; CSL)에 전기적으로 연결될 수 있다. 공통 소오스 라인(CSL)과 소오스 영역(S) 사이에는 상기 워드 라인 평면들(WL_PT)을 관통하는 소오스 컨택 플러그(S_CT)가 개재될 수 있다. 공통 소오스 라인(CSL)은 소오스 컨택 플러그(S_CT)를 통해 비트 라인들(BL)의 상부에 배치될 수 있으며, 금속성 물질로 형성될 수 있다. 그러나, 이는 공통 소오스 라인(CSL)의 일 구성 예에 해당하는 것으로, 공통 소오스 라인(CSL)은 다양한 형태로 구성 가능하다.
비트 라인(BL)으로/로부터의 전하 경로를 제어하기 위해, 웰 영역(Well)과 최하위 워드 라인 평면(WL_PT) 사이에는, 활성 기둥들(PL)과 웰 영역(Well) 사이의 전기적 연결을 제어하는 복수의 하부 선택 라인들(lower selection lines ; LSL)이 배치될 수 있다. 예시적인 실시예에 있어서, 복수의 하부 선택 라인들(LSL)은 전기적으로 등전위를 갖는 하부 선택 평면(lower selection plate ; LS_PT)을 구성할 수 있다. 각각의 하부 선택 라인들(LSL)은 대응되는 하부 선택 트랜지스터(lower selection transistor)의 게이트 전극(lower selection gate; LSGi)으로 각각 인가되어, 대응되는 활성 기둥(PL)과 웰 영역(Well) 사이의 전기적 연결을 제어할 수 있다. 이상에서 설명된 3차원 구조의 플래시 메모리 역시 앞에서 설명된 본 발명의 전압 발생 방법이 적용될 수 있으며, 본 발명에서 발생된 음의 워드 라인 전압 및 양의 워드 라인 전압은 도 14에 도시된 플래시 메모리의 워드 라인 평면으로 인가될 수 있다.
도 14는 본 발명의 실시 예에 따른 솔리드 스테이트 디스크(SSD) 시스템을 보여주는 블록도이다. 도 13을 참조하면, SSD 시스템(1000)은 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 불휘발성 메모리 장치(1230)를 포함한다.
SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200)와의 물리적 연결을 제공한다. 즉, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 특히, SSD 컨트롤러(1210)는 호스트(1100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 컨트롤러(1210)는 불휘발성 메모리 장치(1230)를 액세스한다. 호스트(1100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치(1230)로부터 읽혀진 데이터가 일시 저장된다. 호스트(1100)의 읽기 요청시에 불휘발성 메모리 장치(1230)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(1220)는 캐시된 데이터를 직접 호스트(1100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 월등히 빠르다. 즉, 호스트(1100)의 인터페이스 속도가 월등히 높은 경우, 대용량의 버퍼 메모리(1220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다.
버퍼 메모리(1220)는 대용량의 보조 기억 장치로 사용되는 SSD(1200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다. 하지만, 버퍼 메모리(1220)가 여기의 개시에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
불휘발성 메모리 장치(1230)는 SSD(1200)의 저장 매체로서 제공된다. 예를 들면, 불휘발성 메모리 장치(1230)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다. 불휘발성 메모리 장치(1230)는 본 발명의 실시 예에 따른 행 디코더 구조를 포함할 수 있다. 즉, 하나의 액티브 영역에 2개의 고전압 트랜지스터들이 형성되도록 행 디코더의 레이아웃이 구성될 수 있다. 이 경우, 고집적 및 고신뢰도를 갖는 불휘발성 메모리 장치의 구성이 가능하다.
불휘발성 메모리 장치(1230)는 복수의 메모리 장치로 구성될 수 있다. 이 경우, 각각의 메모리 장치들은 채널 단위로 SSD 컨트롤러(1210)와 연결된다. 저장 매체로서 불휘발성 메모리 장치(1230)가 낸드 플래시 메모리를 예로 들어 설명되었으나, 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다. 그리고 저장 매체로서 휘발성 메모리 장치(예를 들면, DRAM)이 포함될 수도 있다.
도 15는 본 발명에 따른 메모리 시스템(2000)을 간략히 보여주는 블록도이다. 도 15를 참조하면, 본 발명에 따른 메모리 시스템(2000)은 불휘발성 메모리 장치(2200)와 메모리 컨트롤러(2100)를 포함한다.
메모리 컨트롤러(2100)는 불휘발성 메모리 장치(2200)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(2200)와 메모리 컨트롤러(2100)의 결합에 의해 메모리 카드로 제공될 수 있을 것이다. SRAM(2110)은 프로세싱 유닛(2120)의 동작 메모리로 사용된다. 호스트 인터페이스(2130)는 메모리 시스템(2000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(2140)은 불휘발성 메모리 장치(2200)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(2150)는 본 발명의 불휘발성 메모리 장치(2200)와 인터페이싱 한다. 프로세싱 유닛(2120)은 메모리 컨트롤러(2100)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(2000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
불휘발성 메모리 장치(2200)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 불휘발성 메모리 장치(2200)는 본 발명의 실시 예에 따른 행 디코더 구조를 포함할 수 있다. 즉, 하나의 액티브 영역에 2개의 고전압 트랜지스터들이 형성되도록 행 디코더의 레이아웃이 구성될 수 있다. 이 경우, 고집적 및 고신뢰도를 갖는 불휘발성 메모리 장치의 구성이 가능하다.
이상의 본 발명의 메모리 시스템(2000)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 이 경우, 메모리 컨트롤러(2100)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 16은 본 발명의 다른 실시 예에 따른 데이터 저장 장치(3000)를 예시적으로 보여주는 블록도이다. 도 16을 참조하면, 본 발명에 따른 데이터 저장 장치(3000)는 플래시 메모리(3100)와 플래시 컨트롤러(3200)를 포함할 수 있다. 플래시 컨트롤러(3200)는 데이터 저장 장치(3000) 외부로부터 수신된 제어 신호들에 기초하여 플래시 메모리(3100)를 제어할 수 있다.
또한, 플래시 메모리(3100)의 구성은 도 1에 도시된 플래시 메모리(100)와 실질적으로 동일하게 구성될 수 있다. 플래시 메모리(3100)는 본 발명의 실시 예에 따른 행 디코더 구조를 포함할 수 있다. 즉, 하나의 액티브 영역에 2개의 고전압 트랜지스터들이 형성되도록 행 디코더의 레이아웃이 구성될 수 있다. 이 경우, 고집적 및 고신뢰도를 갖는 플래시 메모리(3100)의 구성이 가능하다. 본 발명의 플래시 메모리(3100)는 어레이들이 다층으로 적층된 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 및 3차원 플래시 구조 중 어느 하나로 구성될 수 있다.
본 발명의 데이터 저장 장치(3000)는 메모리 카드 장치, SSD 장치, 멀티미디어 카드 장치, SD 장치, 메모리 스틱 장치, 하드 디스크 드라이브 장치, 하이브리드 드라이브 장치, 또는 범용 직렬 버스 플래시 장치를 구성할 수 있다. 예를 들면, 본 발명의 데이터 저장 장치(3000)는 디지털, 카메라, 개인 컴퓨터 등과 같은 사용자 장치를 사용하기 위한 산업 표준을 만족하는 카드를 구성할 수 있다.
도 17에는 플래시 메모리 장치(4120)를 포함한 컴퓨팅 시스템(4000)이 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(4000)은 시스템 버스(4600)에 전기적으로 연결된 마이크로프로세서(4200), 램(4300), 사용자 인터페이스(4400), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(4500) 및 메모리 시스템(4100)을 포함한다.
본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩세트(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(4100)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(3100)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
여기서, 메모리 시스템(4100)은 메모리 컨트롤러(4110)와 플래시 메모리(4120)를 포함한다. 플래시 메모리(4120)는 본 발명의 실시 예에 따른 행 디코더 구조를 포함할 수 있다. 즉, 하나의 액티브 영역에 2개의 고전압 트랜지스터들이 형성되도록 행 디코더의 레이아웃이 구성될 수 있다.
본 발명에 따른 불휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110 : 셀 어레이 120 : 행 디코더
130 : 페이지 버퍼 140 : 입출력 회로
150 : 제어 로직 160 : 전압 발생기
1200 : SSD 1210 : SSD 컨트롤러
1220 : 버퍼 메모리 1230 : 불휘발성 메모리 장치
2100 : 메모리 컨트롤러 2110 : 에스램
2120 : 프로세싱 유닛 2130 : 호스트 인터페이스
2140 : 에러 정정 블록 2140 : 메모리 인터페이스
2200 : 불휘발성 메모리 장치 3000 : 컴퓨팅 시스템
3100 : 메모리 시스템 3110 : 메모리 컨트롤러
3120 : 플래시 메모리 장치 3200 : 중앙처리장치
3300 : 램 3400 : 유저 인터페이스
3500 : 모뎀 3600 : 시스템 버스

Claims (10)

  1. 복수의 메모리 블록들; 그리고
    블록 선택 신호에 응답하여 복수의 구동 신호들을 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 전달하는 패스 트랜지스터 단을 포함하되,
    상기 패스 트랜지스터 단은 하나의 액티브 영역에 형성된 하나의 공통 드레인과 두 개의 소오스들을 포함하는 고전압 트랜지스터들을 포함하고, 상기 공통 드레인으로 전달되는 상기 복수의 구동 신호들 중 어느 하나는 상기 두 개의 소오스들을 통해서 서로 다른 메모리 블록에 전달되며,
    상기 패스 트랜지스터 단은:
    제 1 블록 선택 신호에 응답하여 상기 복수의 구동 신호들을 제 1 메모리 블록에 전달하는 제 1 패스 트랜지스터 어레이;
    상기 제 1 블록 선택 신호에 응답하여 상기 복수의 구동 신호들을 제 2 메모리 블록에 전달하는 제 2 패스 트랜지스터 어레이; 그리고
    상기 제 1 패스 트랜지스터 어레이와 상기 제 2 패스 트랜지스터 어레이 사이에 형성되며, 제 2 블록 선택 신호에 응답하여 상기 복수의 구동 신호들을 제 3 메모리 블록에 전달하는 제 3 패스 트랜지스터 어레이를 포함하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 복수의 구동 신호들은 상기 선택된 메모리 블록의 워드 라인으로 제공되는 워드 라인 전압들, 스트링 선택 신호, 그리고 접지 선택 신호들 중 적어도 하나를 포함하는 불휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 고전압 트랜지스터들은,
    상기 액티브 영역 상에 형성되는 제 1 게이트 라인; 및
    상기 액티브 영역 상에 상기 제 1 게이트 라인과 평행하게 형성되며, 상기 제 1 게이트 라인과 전기적으로 분리된 제 2 게이트 라인을 포함하는 불휘발성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 게이트 라인의 상에 형성되며, 상기 게이트 라인들과 직교하는 방향으로 상기 복수의 구동 신호들 중 어느 하나를 전달하는 구동 신호 라인을 더 포함하는 불휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 구동 신호 라인은,
    제 1 구동 신호를 전달하는 제 1 신호 라인;
    상기 제 1 구동 신호와는 전기적으로 분리된 제 2 구동 신호를 전달하는 제 2 신호 라인을 포함하며,
    상기 공통 드레인에 상기 제 1 신호 라인 및 상기 제 2 신호 라인 중 어느 하나가 전기적으로 연결되는 불휘발성 메모리 장치.
  6. 제 4 항에 있어서,
    상기 두 개의 소오스들 중 어느 하나와 제 1 메모리 블록을 연결하는 제 1 배선; 그리고
    상기 두 개의 소오스들 중 다른 하나와 제 2 메모리 블록을 연결하는 제 2 배선을 더 포함하는 불휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 구동 신호 라인, 상기 제 1 및 제 2 배선들은 메탈 라인으로 형성되는 불휘발성 메모리 장치.
  8. 제 1 항에 있어서,
    상기 블록 선택 신호에 응답하여 다른 복수의 구동 신호들을 상기 선택된 메모리 블록에 전달하는 다른 패스 트랜지스터 단을 포함하되,
    상기 다른 패스 트랜지스터 단은 하나의 액티브 영역에 하나의 드레인과 하나의 소오스로 구성되는 다른 고전압 트랜지스터를 포함하는 불휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 다른 패스 트랜지스터 단이 선택하는 메모리 블록의 인접 메모리 블록은 상기 다른 패스 트랜지스터 단에 연결되는 구동 신호 라인들과는 전기적으로 분리된 다른 구동 신호 라인들로부터 구동 신호를 제공받는 불휘발성 메모리 장치.
  10. 제 1 메모리 블록과 제 2 메모리 블록; 그리고
    블록 선택 신호에 응답하여 상기 제 1 메모리 블록과 상기 제 2 메모리 블록 중 어느 하나에 선택적으로 워드 라인 전압을 전달하는 2개의 패스 트랜지스터들을 포함하되,
    상기 2개의 패스 트랜지스터들은,
    하나의 액티브 영역 상에 서로 평행하게 형성되는 제 1 게이트 라인 및 제 2 게이트 라인;
    상기 제 1 게이트 라인과 상기 제 2 게이트 라인의 사이에 형성되며 상기 워드 라인 전압을 입력받는 공통 드레인;
    제 1 블록 선택 신호에 응답하여 상기 공통 드레인으로 입력된 상기 워드 라인 전압을 상기 제 1 메모리 블록으로 출력하는 제 1 소오스; 그리고
    제 2 블록 선택 신호에 응답하여 상기 공통 드레인으로 입력된 상기 워드 라인 전압을 상기 제 2 메모리 블록으로 출력하는 제 2 소오스를 포함하는 불휘발성 메모리 장치.
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