KR101771819B1 - Otp 비휘발성 메모리 소자 - Google Patents
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Abstract
발명의 실시예에 따른 비휘발성 메모리 소자는 반도체 기판에 형성된 제1 도전형의 웰 영역; 상기 기판 상에 형성된 선택 게이트 전극 및 플로팅 게이트 전극; 상기 선택 게이트 전극과 상기 플로팅 게이트 전극 사이에 형성되는 제1 도핑 영역; 상기 선택 게이트 전극의 일측에 형성된 제2 도전형의 소스 영역; 및 상기 플로팅 게이트 전극의 일측에 형성된 제2 도전형의 드레인 영역;을 포함하고, 상기 기판의 표면을 기준으로 상기 드레인 영역의 깊이는 상기 제1 도핑 영역의 깊이보다 얕게 형성된다
Description
본 발명은 EPROM(electrically programmable read only memory)의 일종인 OTP NVM(one time programmable non-volatile memory) 반도체 소자에 관한 것으로, 보다 자세하게는 HCI(hot carrier injection) 발생을 증가시켜 신뢰성이 개선된 반도체 소자에 관한 것이다.
OTP NVM 셀로 사용되는 EPROM은 전기적으로 데이터의 저장 및 소거가 가능하고, 전원이 공급되지 않아도 데이터의 보존이 가능한 이점이 있어 최근 다양한 로직 소자에 내장되어 널리 이용되고 있다. EPROM은 예를 들면 컴퓨터를 제어하는 중앙 처리 장치(CPU)와 같이 가정용 설비, 리모콘(remote controller), 컬러 TV 등과 같은 모든 전기, 전자 제품을 제어하는 마이크로 콘트롤러 유닛(micro controller unit: MCU)을 구성하는 핵심적인 소자이다.
OTP NVM 셀은 PMOS의 드레인 영역 근처에서 핫캐리어(hot carrier)가 발생하면, OTP 플로팅 게이트(floating gate) 내부로 전자가 주입(hot carrier injection: HCI)된다. OTP 플로팅 게이트에 전자가 차 있으면 1로 읽고, 전자가 빠져 나가면 0으로 읽는다. 드레인 영역의 근처에서 급격한 전계가 생길수록 HCI 가 효과적으로 이루어진다. 여기서 전자를 채운 상태를 프로그래밍(programing: PGM) 되었다고 한다.
로직 공정을 이용해서 제조한 로직 소자를 이용할 경우, 드레인 영역에 저농도 드레인 영역(lightly doped drain: LDD) 영역이 형성되어 있어, HCI가 적게 일어난다. 왜냐하면 LDD 영역에 의해 드레인 영역에서 급격한 전계(electric field)가 형성되지 않고 완만한 전계가 형성되기 때문이다.
프로그래밍 상태에서 플로팅 게이트 내부로 HCI이 작게 일어나면, 즉, 플로팅 게이트에 들어가는 전자의 양이 작을 경우, 읽기 동작시 읽기 전류(read current)가 작아진다. 이에 따라 기준 전류보다 작게 검출(detecting)되어 프로그래밍이 안된 것처럼 읽히는 문제점이 존재한다.
본 발명은 상기와 같은 종래 기술이 갖는 문제점을 개선한 기술로, OTP 플로팅 게이트의 드레인 영역에 LDD 공정을 생략하여, 드레인 영역 근처에서 높은 전계를 발생시켜 HCI의 발생을 증가시키고 신뢰성이 개선된 OTP NVM 소자의 제조 방법 및 이를 통해 형성된 반도체 소자를 제공하는 것을 목적으로 한다.
발명의 실시예에 따른 비휘발성 메모리 소자는 반도체 기판에 형성된 제1 도전형의 웰 영역; 상기 기판 상에 형성된 선택 게이트 전극 및 플로팅 게이트 전극; 상기 선택 게이트 전극과 상기 플로팅 게이트 전극 사이에 형성되는 제1 도핑 영역; 상기 선택 게이트 전극의 일측에 형성된 제2 도전형의 소스 영역; 및 상기 플로팅 게이트 전극의 일측에 형성된 제2 도전형의 드레인 영역;을 포함하고, 상기 기판의 표면을 기준으로 상기 드레인 영역의 깊이는 상기 제1 도핑 영역의 깊이보다 얕게 형성된다.
또한, 발명의 실시예에 따른 비휘발성 메모리 소자는 활성 영역과 분리영역을 포함한 반도체 기판; 상기 기판 상에 한 쌍의 플로팅 게이트 전극; 상기 한 쌍의 플로팅 게이트 전극의 바깥쪽에 형성된 한 쌍의 선택 게이트 전극; 상기 한쌍의 플로팅 게이트 전극사이에 형성된 드레인 영역; 상기 선택 게이트 전극와 상기 플로팅 게이트 전극 사이에 형성된 제1 도핑 영역; 및 상기 선택 게이트 전극의 일측에 형성된 소스 영역;을 포함하고, 상기 기판의 표면을 기준으로 상기 드레인 영역의 깊이는 상기 제1 도핑 영역의 깊이보다 얕게 형성된다.
본 발명에 따른 OTP 반도체 소자의 제조 방법 및 이를 통해 형성된 반도체 소자는 마스크의 추가 없이 HCI를 효과적으로 발생시킬 수 있다.
또한, 높은 HCI의 발생으로 OTP NVM 셀의 PGM이 용이해지고 이후 판독 기능(read function) 진행시 이득이 높아지는 효과가 있다.
또한, 마스크의 추가 공정을 필요로 하지 않음으로써 전체 제조 단가 또한 감소시킬 수 있다.
도 1(a)는 발명의 일 예에 따른 한 개의 OTP NVM 셀의 구조를 나타내는 평면도이다.
도 1(b)는 발명의 일 예에 따른, 도1(a)에서 X-X'의 단면을 나타내는 OTP NVM 셀의 도면이다.
도 2(a)는 발명의 일 예에 따른 복수개의 OTP NVM 셀이 배치된 구조를 나타내는 평면도이다.
도 2(b)는 도2(a)에서 Y-Y'의 단면을 나타내는 OTP NVM 셀의 구조의 일 예를 나타내는 도면이다.
도 2(c)는 도2(a)에서 Y-Y'의 단면을 나타내는 OTP NVM 셀의 구조의 다른 예를 나타내는 도면이다.
도 3a, 3b, 3c은 발명의 일 예에 따른 반도체 소자를 나타내는 단면도이다.
도 4a, 4b, 4c는 발명의 다른 예에 따른 반도체 소자를 나타내는 단면도이다.
도 5a, 5b, 5c는 발명의 일 예에 따른 반도체 소자의 제조 방법을 나타내는 도면이다.
도 6(a)는 발명의 일 예에 따른 OTP NVM 셀의 플로팅 게이트에 전자를 채우는 프로그램 동작을 나타내는 도면이다.
도 6(b)는 발명의 일 예에 따른 OTP NVM 셀의 플로팅 게이트에 전자를 채운 상태에서 읽기 동작을 나타내는 도면이다.
도 6(c)는 발명의 일 예에 따른 OTP NVM 셀에서 전자가 채워 지지 않은 플로팅 게이트에 읽기 동작을 나타내는 도면이다.
도 7은 여러가지 실시 예에 따른 게이트 전압에 따른 기판으로 흐르는 전류의 양을 비교한 도면이다.
도 1(b)는 발명의 일 예에 따른, 도1(a)에서 X-X'의 단면을 나타내는 OTP NVM 셀의 도면이다.
도 2(a)는 발명의 일 예에 따른 복수개의 OTP NVM 셀이 배치된 구조를 나타내는 평면도이다.
도 2(b)는 도2(a)에서 Y-Y'의 단면을 나타내는 OTP NVM 셀의 구조의 일 예를 나타내는 도면이다.
도 2(c)는 도2(a)에서 Y-Y'의 단면을 나타내는 OTP NVM 셀의 구조의 다른 예를 나타내는 도면이다.
도 3a, 3b, 3c은 발명의 일 예에 따른 반도체 소자를 나타내는 단면도이다.
도 4a, 4b, 4c는 발명의 다른 예에 따른 반도체 소자를 나타내는 단면도이다.
도 5a, 5b, 5c는 발명의 일 예에 따른 반도체 소자의 제조 방법을 나타내는 도면이다.
도 6(a)는 발명의 일 예에 따른 OTP NVM 셀의 플로팅 게이트에 전자를 채우는 프로그램 동작을 나타내는 도면이다.
도 6(b)는 발명의 일 예에 따른 OTP NVM 셀의 플로팅 게이트에 전자를 채운 상태에서 읽기 동작을 나타내는 도면이다.
도 6(c)는 발명의 일 예에 따른 OTP NVM 셀에서 전자가 채워 지지 않은 플로팅 게이트에 읽기 동작을 나타내는 도면이다.
도 7은 여러가지 실시 예에 따른 게이트 전압에 따른 기판으로 흐르는 전류의 양을 비교한 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
공간적으로 상대적인 용어인 아래(below, beneath, lower), 위(above, upper) 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 아래(below, beneath)로 기술된 소자는 다른 소자의 위(above, upper)에 놓여질 수 있다. 따라서, 예시적인 용어인 아래는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, "제1 도전형" 및 "제2 도전형"이라는 용어는 P 또는 N 형과 같이 서로 반대되는 도전형을 가리키며, 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다.
이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다.
도 1(a)는 한 개의 OTP NVM 셀의 레이아웃(layout)이며, 도 1(b)는 OTP NVM 셀의 단면 구조를 나타내는 도면이다.
OTP NVM 셀(100)은 워드 라인(word line)용 컨택 플러그(175)와 연결된 선택(selction) 게이트 전극(170), 상기 컨택 플러그가 형성되지 않는 플로팅 게이트 전극(130), 소스 라인용 컨택 플러그(180)와 연결된 소스 영역(165), 비트 라인(bit line)용 컨택 플러그(190)와 연결된 드레인 영역(150), 선택 게이트 전극(170)과 플로팅 게이트 전극(130) 사이에 배치된 제1 도핑 영역(145)을 포함한다. 여기서, 플로팅 게이트 전극(130)은 전기적으로 연결된 컨택 플러그가 없기 때문에 전기적으로 플로팅 상태가 되는 전극을 의미한다. 플로팅 게이트 전극(130) 주변에 게이트 절연막 또는 층간 절연막과 스페이서 절연막으로 완전히 둘러싸여 있는 것이다.
선택 게이트 전극(170)과 플로팅 게이트 전극(130)은 As, B, P 중의 어느 하나로 도핑된 폴리실리콘 물질을 사용한다. 본 발명에서 P형(type)인 B 또는 BF2 등의 도펀트로 도핑된 폴리실리콘을 사용한다. 선택 게이트 전극과 플로팅 게이트 전극은 같은 공정에서 동시에 형성된다. 여기서 제1 도핑 영역(145)은 전기적으로 연결되는 컨택 플러그가 형성되어 있지 않다. 제1 도핑 영역(145)은 선택 게이트 전극(170)의 드레인 영역 또는 플로팅 게이트 전극(130)의 소스 영역으로도 볼 수 있다.
도 1(b)는 발명의 일 예에 따른, 도1(a)에서 X-X'의 단면을 나타내는 OTP NVM 셀의 도면이다.
반도체 기판(105)에는 제1 도전형을 갖는 웰 영역(110)이 형성된다. 웰 영역(110)안에 채널 영역이 형성된다. 상기 웰 영역(110)안에 형성된 제2 도전형의 소스 영역(165)은 제2 도전형의 고농도 도핑 영역(160)과 제2 도전형의 저농도 도핑 영역(161)을 포함하고 있다. 마찬가지로 제2 도전형을 갖는 제1 도핑 영역(145)도 제2 도전형의 고농도 도핑 영역(140)과 제2 도전형의 저농도 도핑 영역(141)을 포함하고 있다. 제1 도핑 영역(145)도 상기 웰 영역(110)안에 형성된다.
여기서 소스 영역(165)와 제1 도핑 영역(145)은 같은 공정으로 동시에 형성될 수 있으며, P형의 도펀트가 이온 주입되어 형성될 수 있다. 저농도 도핑 영역(161, 141)은 각각 고농도 도핑 영역(160, 140)을 감싸는 형태로 더 깊게 형성된다. 그리고 소스 영역(165) 위에는 소스 라인용 컨택 플러그(180)가 형성된다.
반면에 제2 도전형의 드레인 영역(150)은 저농도 도핑 영역(141, 161)이 블로킹(blocking)되기 때문에 고농도의 드레인 영역(150)만 형성된다. 물론 다른 실시예에서는 제3 도핑 영역이 드레인 영역을 감싸도록 형성될 수도 있다. 이에 대해서는 도 2 또는 도 3에서 자세히 설명한다. 이에 따라 드레인 영역(150)의 정션 깊이는 기판 표면을 기준으로 소스 영역 또는 제1 도핑 영역에 비해 깊지 않고 얕다. 소스 영역(165) 또는 제1 도핑 영역(145)이 드레인 영역(150)보다 깊다. 그리고 드레인 영역(150) 위에는 비트라인(bit line)용 컨택 플러그(190)가 형성된다.
상술한 바와 같이, 드레인 영역(150)의 정션 깊이는 소스 영역 또는 제1 도핑 영역에 비해 얕다. 이는 저농도 영역을 형성하기 위해 저농도 이온 주입을 할 때 드레인 영역을 마스크로 블로킹하기 때문이다. 그렇게 되면 드레인 영역에는 저농도 이온 주입 영역이 형성되지 않는다. 드레인 영역이 직접 웰 영역과 접하게 되는데, 저농도를 갖는 웰 영역과 고농도를 갖는 드레인 영역이 접하는 경계면에서 급격한 전계 변화가 발생한다.
전계가 급격하게 바뀔수록 전자와 홀의 충돌에 의해 핫캐리어(hot carrier)가 발생할 확률이 높아진다. 이에 따라 많은 전자들이 플로팅 게이트 안으로 들어갈 수 있다. 이에 대해 트랩(Trap)된다고 한다. 소스 영역(165)과 제1 도핑 영역(145) 사이에 채널 영역(220, 도6B 참조)이 형성되며, 또한 제1 도핑 영역(145)과 드레인 영역(150) 사이에도 채널 영역(220)이 형성된다.
채널 영역을 통해 이동하는 홀 캐리어가 드레인 영역(150) 근처로 갈수록 높은 전계 변화로 인해 속도가 빨라지고, 실리콘 격자와 충돌에 의해 전자들이 많이 발생한다. 이러한 높은 전계 변화를 유도하기 위해서 드레인 영역 근처에 드레인 영역과 같은 도전형을 갖는 저농도의 도핑 영역을 배제한다.
상술한 바와 같이 제1 도핑 영역(145)은 워드 라인, 또는 비트라인과 연결되지 않는다. 따라서 워드 라인 컨택 플러그(175) 또는 비트라인 컨택 플러그(190), 소스 라인용 컨택 플러그(180)가 제1 도핑 영역(145)과 접하도록 형성되지 않는다.
웰(110) 영역 상에 선택 게이트 전극(170)과 플로팅 게이트 전극(130)이 나란히 형성되는데, 선택 게이트 전극(170) 위에 워드 라인 컨택 플러그(175)가 형성되지만, 플로팅 게이트 전극(130)과 전기적으로 연결되는 컨택 플러그가 형성되지 않는다.
플로팅 게이트 전극(130)은 프로그램 동작시, HCI에 의해 전자들(ⓔ)이 트랩되는 게이트 전극(130)이 된다. 상기와 같이 높은 HCI의 발생으로 OTP NVM 셀의 프로그램이 용이해지고 이후 판독 기능(read function) 진행 시, 이득(margin)이 높은 OTP NVM 셀이 될 수 있다. 도1(b)에서 플로팅 게이트 전극(130) 표면에 실리사이드가 형성되지 않도록, 실리사이드 블라킹 영역이 형성된다. 프로팅 게이트 전극에 채워진 전자(electron charge)를 잘 보관하기 위해서이다. 만약 실리사이드를 형성하면, 채워진 일부 전자들의 손실이 발생할 수 있다. 그래서 선택 게이트 전극(170)은 실리사이드 층이 형성되지만, 플로팅 게이트 전극은 실리사이드 층을 형성하지 않는다. 플로팅 게이트 전극은 넌-실리사이드(non-silicide)로 남게 된다.
본 발명에서 각 게이트 전극과 웰 영역 사이에는 게이트 절연막이 형성된다. 그리고 게이트 전극과 도핑 영역, 소스 영역, 드레인 영역이 모두 P형의 도전형이기 때문에 PMOS 트랜지스터(transitor)라고 볼 수 있다. 본 발명에서는 이에 한정되는 것은 아니며 N형의 NMOS 트랜지스터로 형성할 수도 있다.
도 2(a)는 복수개의 OTP NVM 셀을 배치한 구조(100)를 나타내는 평면도이고, 도 2(b)는 도2(a)에서 Y-Y'의 단면을 나타내는 OTP NVM 셀의 단면 구조의 일 예를 나타내는 도면이다. 도 2(c)는 도 2(a)에서 Y-Y'의 단면을 나타내는 OTP NVM 셀 구조의 다른 예를 나타내는 도면이다.
먼저 도 2(a) 및 도2(b)를 보면, 기판(105)에는 활성 영역(Active)과 분리 영역(isolation)이 형성된다. 그리고 두 개의 OTP 셀(cell)(100a, 100b)이 서로 마주 보고 있는 형태이다. 중앙에 제1 플로팅 게이트 전극(130a)과 제2 플로팅 게이트 전극(130b)으로 이루어진 적어도 한 쌍의 플로팅 게이트 전극(130)이 형성된다.
그리고 한 쌍의 플로팅 게이트 전극(130) 사이에 공통(common) 드레인 영역(150)이 형성된다. 그리고 드레인 영역(150) 위에는 비트 라인으로 연결되는 컨택 플러그(190)가 형성된다.
그리고 플로팅 게이트의 바깥쪽에 제1 선택 게이트 전극(170a)과 제2 선택 게이트 전극(170b)으로 이루어진 적어도 한 쌍의 선택 게이트 전극(170)이 형성된다.
그리고 선택 게이트 전극(170)의 일측에 제1 소스 영역(165a)과 제2 소스 영역(165b)으로 이루어진 적어도 1개 이상의 소스 영역(165)이 형성된다. 각각의 소스 영역과 전기적으로 연결되는 제1 소스 라인용 컨택 플러그(180a)와 제2 소스 라인용 컨택 플러그(180b)가 형성된다.
그리고 보다 컴팩트(compact)한 OTP NVM 셀을 형성하기 위해서 플로팅 게이트 전극의 길이가 상기 선택 게이트 전극의 길이보다 짧다. 도2(a)에서 보듯이, 세로 방향, 즉, 채널 방향과 수직한 방향으로 게이트 전극의 길이를 비교해 보면, 플로팅 게이트 전극의 길이가 상기 선택 게이트 전극의 길이보다 짧은 것을 볼 수 있다. 적은 공간에서 2개의 OTP cell 소자를 형성할 수 있다.
그리고 제1 선택 게이트 전극(170a)과 제1 플로팅 게이트 전극(130a) 사이에는 제1 도핑 영역(145a)이 형성된다. 제2 선택 게이트 전극(170b)과 제2 플로팅 게이트 전극(130b) 사이에는 제2 도핑 영역(145b)이 형성된다. 그리고 각각의 선택 게이트 전극(170a, 170b) 상에 워드 라인용 컨택 플로그(175a, 175b)가 복수개 형성된다.
그리고 제1 도핑 영역(145a)은 고농도 도핑 영역(140a)과 저농도 도핑 영역(141a)을 포함하고 있다. 제2 도핑 영역(145b)도 고농도 도핑 영역(140b)과 저농도 도핑 영역(141b)을 포함하고 있다.
여기서 공통 드레인 영역(150)에 저농도 도핑을 막는 블라킹 마스크(195)가 형성된다. 저농도 블라킹 마스크(195)로 인해 고농도의 드레인 영역에 드레인 영역(150)과 같은 도전형을 갖는 저농도 도핑 영역(141a, 141b)을 형성하는 것을 방지한다. 이에 따라 기술한 바와 같이 드레인 영역(150) 근처에서 높은 전계 효과를 가질 수 있다. 그래서 도2(b)에 도시된 바와 같이 공통 드레인 영역(150)의 깊이는 제1 및 제2 도핑 영역(145a, 145b)의 깊이보다 얕다. 제1 및 제2 도핑 영역(145a, 145b)에는 고농도 도핑 영역(140a, 140b)에 추가로 저농도 도핑 영역(141a, 141b)가 형성되기 때문이다. 저농도 도핑 영역(141a, 141b)의 깊이 만큼 차이가 발생한다고 할 수 있다. 여기서 고농도 드레인 영역(150)과 고농도 도핑 영역(140a, 140b)은 모두 같은 공정 조건에서 형성된다.
제1 및 제2 소스 영역(165a, 165b)도 마찬가지이다. 제1 소스 영역(165a)은 고농도 소스 영역(160a)과 저농도 소스 영역(161a)을 포함하고 있다. 또한 제2 소스 영역(165b)도 고농도 소스 영역(160b)과 저농도 소스 영역(161b)을 포함하고 있다. 공통 드레인 영역(150)의 깊이는 제1 및 제2 소스 영역(165a, 165b) 보다 얇다. 드레인 영역과 제1 및 제2 소스 영역(165a, 165b)과의 깊이 차이는 저농도 소스 영역(161a, 161b)의 깊이 만큼 차이가 발생한다고 할 수 있다. 제1 및 제2 소스 영역(165a, 165b)은 고농도 소스 영역(160a, 160b)에 추가로 저농도 소스 영역(161a, 161b)가 형성되기 때문이다.
그리고 도2(b)에서 선택 게이트 전극(170a, 170b)에는 실리사이드 층(172a, 172b)이 형성된다. 그러나 플로팅 게이트 전극(130a, 130b) 표면에 실리사이드 층이 형성되지 않는다. 오히려 실리사이드 블라킹 층(230a, 230b)이 형성된다. 실리사이드 블라킹 층(230a, 230b)은 실리콘 산화막 또는 실리콘 질화막 등의 절연막이 형성된다. 플로팅 게이트 전극(130a, 130b) 표면에 실리사이드 층이 형성되지 않는 이유는 프로팅 게이트 전극(130a, 130b)에 채워진 전자(electron charge)을 잘 보관하기 위해서이다. 실리사이드를 형성하면 채워진 일부 전자들의 손실이 발생할 수 있다. 그래서 선택 게이트 전극은 실리사이드가 형성되지만, 플로팅 게이트 전극은 실리사이드 층을 형성하지 않는다. 플로팅 게이트 전극(130a, 130b)은 넌-실리사이드(non-silicide)로 남게 된다.
도 2(c)는 도2(a)에서 Y-Y'의 단면을 나타내는 OTP NVM 셀의 구조의 다른 예를 나타내는 도면이다. 도 2(b)와 다른 점은 공통 드레인 영역(150)에 제3 도핑 영역(151)을 추가한 것이다. 제3 도핑 영역(151)은 공통 드레인 영역과 반대 극성의 도전형을 갖는 도펀트로 도핑된 영역이다. 드레인 영역이 P형이면, 제3 도핑 영역(151)은 N형이다. 기판에 형성된 N형의 웰 영역과 제3 도핑 영역(151)은 같은 도전형을 갖는다. 그래서 공통 드레인 영역 근처에 N형 웰 영역보다 더 높은 농도를 갖는 N형 도핑 영역(151)이 형성된다고 볼 수 있다. 그렇게 되면 도2(b)에서 보이는 전계 변화보다 더 급격한 전계 변화가 형성된다. 이는 고농도의 N형 도핑 영역(151)과 고농도의 드레인 영역(150)이 접하기 때문이다. 도 7에서 자세히 설명하겠지만, 도 7에서 보듯이 드레인 영역과 반대 도전형을 갖는 제3 도핑 영역을 추가한 경우, “Only HNM(1)”가 제3 도핑 영역이 없는 경우, “skip(4)” 보다 높은 Isub(기판 누설 전류)가 발생함을 알 수 있다. 상기와 같이 높은 HCI의 발생으로 OTP NVM 셀의 프로그램이 용이해지고 이후 판독 기능(read function) 진행 시, 이득(margin)이 높은 OTP NVM 셀이 될 수 있다.
이하 도3, 도4는 플로팅 게이트 전극을 중심으로 제1, 제2 또는 제3 도핑 영역에 대한 다양한 OTP NVM 셀의 실시예를 나타내었다. OTP NVM cell 은 CMOS 소자를 형성하는 공정과 같이 형성한다. CMOS 소자를 제조할 때 사용하는 여러 임플란트 공정을 OTP NVM 셀 제작에 적용할 수 있는 것이다. 하기의 설명에서 HPM은 고전압(high volate) PMOS 소자에서 P형의 저농도 도핑 영역(P-LDD)을 의미하고, HNM은 고전압(high voltage) NMOS 소자에서 N형의 저농도 도핑영역(N-LDD)을 의미한다.
NM은 저전압(low voltage) NMOS 소자에서 N형의 저농도 도핑영역(N-LDD)을 의미한다. PM은 저전압(low voltage) PMOS 소자에서 P형의 저농도 도핑영역(P-LDD)을 의미한다. 고전압 소자에 사용되는 HPM, HNM의 깊이는 NM, PM보다 깊다. P 헤일로(halo)는 N형의 도펀트로 이온 주입된 영역으로 고농도 드레인 영역의 확산을 막기 위해 형성되는 도핑 영역이다.
본 발명에서 편의상 드레인 영역 근처에 형성되는 저농도 도핑 영역을 제3 도핑영역으로 부르고자 한다. 반면에 본 발명에서, 제1 및 제2 도핑 영역은 선택 게이트 전극과 플로팅 게이트 전극 사이에 형성되는 도핑 영역을 의미한다.
도 3(a)는 ”skip”으로 명명된 구조로, 발명의 일 예에 따른 OTP NVM 반도체 소자를 나타내는 단면도이다. 도시된 바와 같이, 발명의 일 예에 따른 OTP NVM 반도체 소자(100)는 n 웰 영역(110), 단면을 기준으로 n 웰 영역(110)의 일측 상부에 형성된 고농도 도핑 영역(140), 고농도 도핑 영역(140)의 하부에 형성된 저농도 도핑 영역(HPM, 141)을 포함하는 제1 도핑 영역(145)을 갖는다. 그리고 n 웰 영역(110)의 타측 상부에 형성된 드레인 영역(150)을 갖는다. 드레인 영역 아래에는 저농도 도핑 영역(HPM) 형성을 배제한다. N형 웰 영역(NW, 110)의 상부에 형성되고 전기적으로 플로팅되는 플로팅 게이트(130), 플로팅 게이트(130) 및 n 웰 영역(110) 사이에 형성되는 게이트 절연막(121) 및 상기 플로팅 게이트(130)의 측벽에 형성되는 스페이서(120)를 포함하여 형성될 수 있다. 앞에서 설명한 도 1(b) 또는 도 2(b)와 유사한 구조이다.
그러나 도 3(b)은 “Only HNM”으로 명명된 구조로, P형의 드레인 영역(150) 하부에 N형의 저농도 도핑 영역(HNM, 151)이 형성된다. 앞의 도 2(c)와 유사한 구조이다.
도 3(c)에서는 드레인 영역(150) 근처에 P형과 N형의 저농도 도핑이 동시에 이루어진 저농도 도핑 영역(HPM+HNM, 154)이 형성되는 OTP NVM cell 구조, “HPM+HNM”이다. 도 3(c)는 HPM을 추가함으로써, 읽기 동작에 유리한 구조이다.
도 4(a), 4(b), 4(c)는 P형 드레인 영역에 P형의 저농도 도핑 영역(PM)과 N형의 저농도 도핑 영역(P-halo)가 추가된 OTP NVM 셀 구조이다. 도 4(a)는 “PM”으로 명명된 구조로, 드레인 영역(150) 근처에 P형의 저농도 도핑 영역(PM, 152)과 N형의 저농도 도핑 영역(P-halo, 153)이 동시에 형성되는 구조이다.
즉, P형의 저농도 도핑 영역(PM, 152)의 하부에 N형의 저농도 도핑 영역(P-halo, 153)가 형성된다. P형의 저농도 도핑 영역(PM, 152)과 N형의 저농도 도핑 영역(P-halo, 153)의 깊이는 제1 도핑 영역(145)의 깊이보다 더 작다.
P형의 저농도 도핑 영역(PM)은 기판 표면 근처에 형성됨으로써, P형의 드레인 영역의 농도를 더 증가시켜주는 효과가 있다. 반면에 N형의 저농도 도핑 영역(P-halo)은 기판 표면에서 일정 간격 떨어져서 형성된다. 이로 인해 N형 웰 영역(110)의 농도를 증가시켜 주는 효과가 있다. 그러므로 반도체 기판 표면 근처에는 P형 도펀트 농도가 증가하고, 기판 표면보다 떨어진 영역에서는 N형 농도가 증가하는 현상이 발생한다.
이로 인해 HCI가 활발히 일어나며, OTP NVM 셀의 프로그램이 용이해지고 이후 판독 기능(read function) 진행 시, 이득(margin)이 높은 OTP NVM 셀이 될 수 있다. 도 7에서 보듯이 도4(a)의 구조, “PM(2)”가 Isub 값이 매우 높은 값을 보이고 있음을 확인할 수 있다.
도 4(b)는 “HPM+PM”로 명명된 구조로, 드레인 영역(150)에 P형의 저농도 도핑 영역(PM, 152)와 N형의 저농도 도핑 영역(P-halo, 153)을 둘러싸는 P형의 저농도 도핑 영역(HPM)이 추가된 OTP NVM 셀 구조이다. 드레인 영역 근처에서 P형의 도핑 농도가 더 증가하는 효과가 있다. 그러나 드레인 영역과 같은 도전형의 저농도를 갖는 영역이 드레인 영역에 형성됨으로써, 도4(a)의 구조보다 Isub 값이 작다.
도 4(c)는 “HPM+HNM+PM” 로 명명된 구조로, 도 4(b)의 P형의 저농도 도핑 영역(HPM) 대신, P형과 N형의 저농도 도핑이 동시에 이루어진 저농도 도핑 영역(HPM+HNM, 154)이 형성되는 OTP NVM 셀 구조이다.
도 5는 발명의 일 예에 따른 반도체 소자의 제조 방법을 나타내는 도면이다. 도 5(a)에 도시된 바와 같이 N형 웰 영역(110)에 플로팅 게이트(130)를 형성한다. 플로팅 게이트(130)의 측벽에는 스페이서(120)가 형성되고, 플로팅 게이트(130)의 양단에 접하는 n 웰 영역(110)에는 고농도 도핑 영역(140) 및 고농도 드레인 영역(150)이 동시에 형성된다. 고농도 도핑 영역(140) 및 고농도 드레인 영역(150)이 동시에 형성할 때 같은 이온 주입 에너지, 같은 도즈량으로 형성하기 때문에 두 영역, 고농도 도핑 영역(140) 및 고농도 드레인 영역(150)은 모두 같이 깊이, 같은 농도를 갖게 된다.
이어, 도 5(b)에서와 같이 플로팅 게이트(130)의 일부와 드레인 영역(150)의 전면에 제1 PR 마스크층(70a)을 형성한다. 제1 마스크층(70a)에 의해 저농도 도핑 영역(HPM, 141)의 형성 시, 드레인 영역(150)은 PR 마스크층에 의해 임플란트(implant: 이온 주입) 이온 주입이 블로킹된다. 그러나 소스 영역(140)에는 PR 마스크층(70a)가 없기 때문에 저농도를 갖는 도펀트가 이온 주입되어 저농도 도핑 영역(HPM, 141)이 형성된다. 제1 PR 마스크층(70a)이 앞의 도 2a 에서 설명한 블라킹 마스크(195)와 같은 마스크가 된다.
여기서 저농도 도핑 영역(HPM, 141)을 형성하기 위해서 틸트-로테이션(tilt-rotation) 기법으로 이온 주입하여 고농도 도핑 영역보다 더 깊게 이온 주입되도록 한다. 이에 따라, 저농도 도핑 영역(141)과 고농도 도핑 영역(140)을 감싸는 구조가 된다. 이와 같이 형성된 저농도 도핑 영역(141)과 고농도 도핑 영역(140)을 포함하는 구조가 제1 도핑 영역(145)이다. 그리고 PR 마스크층을 제거한다.
다음으로, 도 5(c)는 선택 공정(optional process)이다. 선택 공정은 도 3과 도4에 있는 것처럼, 드레인 영역에 별도의 이온 주입 공정을 할 경우에 실시 할 수 있다. 플로팅 게이트(130)의 일부와 소스 영역(140)의 전면에 제2 PR 마스크층(70b)을 형성한다. 제2 PR 마스크층(70b)에 의해 저농도 도핑 영역(HNM, 151)의 형성 시, 소스 영역(140)은 이온 주입이 블로킹되고, 드레인 영역(150)에만 도펀트가 임플란트되어 드레인 영역을 감싸는 저농도 도핑 영역(HNM, 151)이 형성된다. 그리고 PR 마스크 층을 제거한다.
그리고 도펀트의 확산을 위해 고온에서 열처리한다. 그리고 플로팅 게이트 전극에 실리사이드 층 형성을 막기 위한 넌-살(non-sal) 공정이 진행된다(도시 되지 않음). Non-sal 공정은 절연막을 먼저 증착하고, 실리사이드 층이 형성될 영역은 상기 절연막을 모두 제거한다. 그리고 코발트(Co) 또는 니클(Ni), 또는 티타늄(Ti) 금속을 증착하여 실리사이드 공정을 진행한다. 그리고 앞에서도 설명했듯이, 선택 게이트 전극에는 실리사이드 층이 형성되고, 플로팅 게이트 전극에는 실리사이드 층이 형성되지 않는다.
도 6(a)는 발명의 일 예에 따른 OTP NVM 셀의 플로팅 게이트에 전자를 채우는 프로그랭 동작을 나타내는 도면이고, 도 6(b)는 발명의 일 예에 따른 OTP NVM 셀의 플로팅 게이트에 전자를 채운 상태에서 읽기 동작을 나타내는 도면이며, 도 6(c)는 발명의 일 예에 따른 OTP NVM 셀에서 전자가 채워지지 않은 플로팅 게이트의 읽기 동작을 나타내는 도면이다.
도 7은 여러가지 실시 예에 따른 게이트 전압에 따른 기판으로 흐르는 전류의 양을 비교한 도면이다. 플로팅 게이트에 트랩(trap)되는 전자의 양을 직접 측정할 수 없기 때문에, 기판으로 흐르는 전류를 대신 모니터링 한다. 높은 전계에 의해 정공 쌍(electron-hole pair: EHP)이 드레인 근처에서 발생하는데, 발생한 홀 캐리어들의 일부가 기판으로 이동하고, 일부 전자들은 플로팅 게이트 전극으로 이동한다. 이에 따라 기판으로 흐르는 전류(Isub)가 클수록 플로팅 게이트에 트랩(trap)되는 전자의 양도 많아진다고 가정한다.
도 7에 도시된 바와 같이, 종래의 기술(“POR”)보다 본 발명에서 제안한 구조들이 모두 더 높은 전류의 양을 보이고 있다. 즉, 기판으로 흐르는 전류의 양이 많다는 것은 그만큼 전자 정공 쌍(electron-hole pair: EHP)이 다수 발생하였다는 것을 의미한다. 이로 인해 본 발명에서 제안한 구조들이 HCI가 활발히 일어나며, OTP NVM 셀의 프로그램이 용이해지고 이후 판독 기능(read function) 진행 시, 이득(margin)이 높은 OTP NVM 셀이 될 수 있음을 보여 주고 있다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다.
따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. 또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다
100: OTP NVM 단위 cell
110: N형 웰 영역(NW)
121: 게이트 절연막
130: 플로팅 게이트 전극
140: 고농도 도핑 영역
141: 저농도 도핑 영역
145a: 제1 도핑 영역
145b: 제2 도핑 영역
150: 드레인 영역
151: N형의 저농도 도핑 영역 또는 제3 도핑 영역(HNM)
152: P형의 저농도 도핑 영역(PM)
153: N형의 저농도 도핑 영역(P-Halo)
155: P형의 저농도 도핑 영역(HPM)
160: 고농도 소스 영역
161: 저농도 소스 영역
165: 소스 영역
170: 선택 게이트 전극
172: 실리사이드 층
110: N형 웰 영역(NW)
121: 게이트 절연막
130: 플로팅 게이트 전극
140: 고농도 도핑 영역
141: 저농도 도핑 영역
145a: 제1 도핑 영역
145b: 제2 도핑 영역
150: 드레인 영역
151: N형의 저농도 도핑 영역 또는 제3 도핑 영역(HNM)
152: P형의 저농도 도핑 영역(PM)
153: N형의 저농도 도핑 영역(P-Halo)
155: P형의 저농도 도핑 영역(HPM)
160: 고농도 소스 영역
161: 저농도 소스 영역
165: 소스 영역
170: 선택 게이트 전극
172: 실리사이드 층
Claims (18)
- 반도체 기판에 형성된 제1 도전형의 웰 영역;
상기 기판 상에 형성된 선택 게이트 전극 및 플로팅 게이트 전극;
상기 선택 게이트 전극과 상기 플로팅 게이트 전극 사이에 형성되는 제2 도전형의 제1 도핑 영역;
상기 선택 게이트 전극의 일측에 형성된 제2 도전형의 소스 영역; 및
상기 플로팅 게이트 전극의 일측에 형성된 제2 도전형의 드레인 영역;을 포함하고,
상기 기판의 표면을 기준으로 상기 제2 도전형의 드레인 영역의 깊이는 상기 제2 도전형의 제1 도핑 영역의 깊이보다 얕은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,
상기 소스 및 드레인 영역 상에 형성된 컨택 플러그;를 더 포함하고,
상기 제1 도핑 영역 상에는 상기 컨택 플러그가 형성되지 않는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,
상기 제1 도핑 영역은 고농도 도핑 영역 및 저농도 도핑 영역을 포함하고,
상기 드레인 영역은 상기 저농도 도핑 영역이 블로킹(blocking)되는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,
상기 드레인 영역과 상기 웰 영역 사이에 제3 도핑 영역;을 더 포함하고, 상기 제3 도핑 영역은 상기 드레인 영역을 완전히 감싸며, 상기 드레인 영역과 반대 도전형을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,
상기 드레인 영역과 상기 웰 영역 사이에 형성되는 제3 도핑 영역;을 더 포함하고, 상기 제3 도핑 영역은 상기 제1 도핑 영역보다 더 얕은 깊이로 형성되며, 상기 드레인 영역과 같은 도전형을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,
상기 드레인 영역과 상기 웰 영역 사이에 형성되는 제3 도핑 영역;을 더 포함하고, 상기 제3 도핑 영역은 상기 드레인 영역을 완전히 감싸며, 상기 드레인 영역의 농도보다 낮은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,
상기 제1 도핑 영역은 상기 플로팅 게이트 전극 및 상기 선택 게이트 전극과 중첩되어 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,
상기 선택 게이트 전극 상에 형성된 컨택 플러그;를 더 포함하고,
상기 플로팅 게이트 전극 상에는 상기 컨택 플러그가 형성되지 않으며,
상기 선택 게이트 전극 및 플로팅 게이트 전극은 제2 도전형으로 도핑된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,
상기 소스 영역은 고농도 도핑 영역 및 저농도 도핑 영역을 포함하고, 상기 소스 영역의 깊이는 상기 드레인 영역보다 깊은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,
상기 선택 게이트 전극 상에 형성된 실리사이드 층;를 더 포함하고,
상기 플로팅 게이트 전극 상에는 상기 실리사이드 층이 형성되지 않는 것을 특징으로 하는 비휘발성 메모리 소자.
- 활성 영역과 분리영역을 포함한 반도체 기판;
상기 기판 상에 한 쌍의 플로팅 게이트 전극;
상기 한 쌍의 플로팅 게이트 전극의 바깥쪽에 형성된 한 쌍의 선택 게이트 전극;
상기 한쌍의 플로팅 게이트 전극사이에 형성된 제2 도전형의 드레인 영역;
상기 선택 게이트 전극와 상기 플로팅 게이트 전극 사이에 형성된 제2 도전형의 제1 도핑 영역; 및
상기 선택 게이트 전극의 일측에 형성된 소스 영역;
을 포함하고
상기 기판의 표면을 기준으로 상기 제2 도전형의 드레인 영역의 깊이는 상기 제2 도전형의 제1 도핑 영역의 깊이보다 얕은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 11항에 있어서,
상기 제1 도핑 영역은 고농도 도핑 영역 및 저농도 도핑 영역; 을 포함하고,
상기 드레인 영역은 상기 저농도 도핑 영역이 블로킹(blocking) 되는 것을 특징으로 하는 비휘발성 메모리 소자
- 제 11항에 있어서,
상기 소스 영역과 상기 드레인 영역을 둘러싸고 있는 웰 영역;을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 11항에 있어서,
상기 플로팅 게이트 전극의 길이가 상기 선택 게이트 전극의 길이보다 짧은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 11항에 있어서,
상기 소스 및 드레인 영역 상에 형성된 컨택 플러그;를 더 포함하고,
상기 제1 도핑 영역 상에 상기 컨택 플러그가 형성되지 않는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 11항에 있어서,
상기 선택 게이트 전극 상에 형성된 컨택 플러그;를 더 포함하고,
상기 플로팅 게이트 전극 상에는 상기 컨택 플러그가 형성되지 않으며,
상기 선택 게이트 전극 및 플로팅 게이트 전극은 제2 도전형으로 도핑된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 11항에 있어서,
상기 소스 영역은 고농도 소스 영역 및 저농도 소스 영역을 포함하고, 상기 소스 영역은 상기 드레인 영역보다 깊은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 11항에 있어서,
상기 선택 게이트 전극 상에 형성된 실리사이드 층;를 더 포함하고,
상기 플로팅 게이트 전극 상에는 상기 실리사이드 층이 형성되지 않는 것을 특징으로 하는 비휘발성 메모리 소자.
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