KR101771737B1 - 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 신뢰성이 우수한 대용량 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 구체적으로는 L 마진부 단차를 개선하고 외부전극의 도포를 일정하게 하여 외부전극의 치수정밀도를 개선할 수 있는 적층 세라믹 전자부품 및 이의 제조방법에 한 것이다. 본 발명에 따르면 그린 데라미네이션 및 크랙을 억제시킬 뿐만 아니라 신뢰성이 우수한 대용량 적층 세라믹 전자부품을 구현할 수 있다.
Description
본 발명은 신뢰성이 우수한 대용량 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 구체적으로는 L 마진부 단차를 개선하고 외부전극의 도포를 일정하게 하여 신뢰성을 개선할 수 있는 적층 세라믹 전자부품 및 이의 제조방법에 한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.
적층 세라믹 캐패시터의 일반적인 제조방법은 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 도전성 페이스트를 인쇄하여 내부전극을 형성하고 세라믹 시트를 필름에서 분리하여 그린 세라믹 적층체를 만든다. 이 그린 세라믹 적층체를 고온, 고압으로 압착하여 딱딱한 그린 적층체(Bar)로 만들고, 절단 공정을 걸쳐 그린칩을 제조한다. 이 후 가소, 소성, 연마, 외부전극 도포, 도금 공정을 걸쳐 세라믹 적층 캐패시터가 완성된다.
이때 L 마진부 단차로 인해 그린 데라미네이션 및 크랙이 발생할 가능성이 있으며, 소성 후 외부전극 페이스트 도포 시 BW(Band Width)의 치수 정밀도 제어가어렵다는 문제점이 있다.
따라서, 적층체의 내부전극 미인쇄부인 L 마진부 단차를 개선하고 밀도를 증가시켜 신뢰성을 개선할 필요가 있다.
본 발명은 L 마진부에 대응하는 세라믹 본체의 상하면 페이스트를 도포함으로써 L 마진부의 단차를 개선함과 동시에 밀도를 증가시켜, 그린 데라미네이션 및 크랙을 억제시킬 뿐만 아니라 신뢰성이 우수한 대용량 적층 세라믹 전자부품을 제공한다.
본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에 서로 대향하도록 배치된 내부전극; 상기 세라믹 본체의 상하면에 형성된 제1 외부전극; 및 상기 세라믹 본체의 단부 및 제1 외부전극 상에 형성된 제2 외부전극;을 포함하는 적층 세라믹 전자부품을 제공한다.
상기 적층 세라믹 전자부품은 제1 외부전극 및 제2 외부전극 상에 도금층을 포함할 수 있다.
상기 도금층은 니켈(Ni) 및 주석(Sn)으로 이루어질 수 있다.
상기 유전체층은 티탄산바륨(BaTiO3)을 포함할 수 있다.
본 발명의 다른 실시형태는 세라믹 그린시트를 마련하는 단계; 도전성 금속 분말 및 세라믹 분말을 포함하는 내부전극용 도전성 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계; 및 상기 내부전극 패턴이 형성된 그린시트를 적층하고 소결하여, 내부에 서로 대향하도록 배치되는 복수의 내부전극을 포함하는 세라믹 본체를 형성하는 단계;를 포함하며, 상기 복수의 내부전극 패턴을 형성할 때 L 마진부에 고무상(rubbery) 페이스트를 도포한 후 압착하여 그린시트를 소결하는 적층 세라믹 전자부품의 제조 방법을 제공한다.
상기 고무상 페이스트의 재료는 니켈(Ni), 팔라듐(Pd), 은(Ag) 및 납(Pb) 중 하나 이상일 수 있다.
상기 외부전극의 인쇄 두께는 5um 이상이고 상기 그린시트 적층 층수/2um 이하일 수 있다.
상기 유전체층의 적층수는 100 내지 1000일 수 있다.
상기 세라믹 그린시트는 티탄산바륨(BaTiO3)을 포함할 수 있다.
상기 도전성 금속 분말은 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상일 수 있다.
본 발명에 따르면 L 마진부 단차를 개선하고 외부전극의 도포를 일정하게 하여, 그린 데라미네이션 및 크랙을 억제시킬 뿐만 아니라 신뢰성이 우수한 대용량 적층 세라믹 전자부품을 구현할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 본 발명의 일 실시형태에 따른 L 마진부에 외부전극 페이스트가 도포된 도 1의 B-B' 단면도이다.
도 3은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
도 2는 본 발명의 일 실시형태에 따른 L 마진부에 외부전극 페이스트가 도포된 도 1의 B-B' 단면도이다.
도 3은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 본 발명의 일 실시형태에 따른 L 마진부에 외부전극 페이스트가 도포된 도 1의 B-B' 단면도이다.
도 1 내지 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(1)을 포함하는 세라믹 본체(10); 상기 세라믹 본체(10) 내에서 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극(21, 22); 및 상기 복수의 내부전극(21, 22)과 전기적으로 연결된 외부전극(31);을 포함하는데, 상기 외부전극(31)은 제1 외부전극(31a), 제2 외부전극(31b) 및 도금층(31c)을 포함한다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(1)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말을 포함할 수 있다.
상기 유전체층(1)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 유전체층(1) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.
상기 복수의 내부전극(21, 22)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
또한, 상기 복수의 내부전극(21, 22)은 세라믹을 포함할 수 있으며, 상기 세라믹 본체는 특별히 제한되지 않으나, 예를 들어 티탄산바륨(BaTiO3)을 포함할 수 있다.
정전 용량 형성을 위해 제1 외부전극(31a), 제2 외부전극(31b)이 상기 세라믹 본체(10)의 외측에 형성될 수 있으며, 상기 복수의 내부전극(21, 22)과 전기적으로 연결될 수 있다.
또한, 상기 제1 외부전극(31a) 및 제2 외부전극(31b) 외측에는 도금층(31c)이 형성될 수 있는데, 상기 도금층은 니켈(Ni) 및 주석(Sn)으로 이루어질 수 있다.
상기 제1 외부전극(31a), 제2 외부전극(31b)은 L 마진부(41)에 고무상 페이스트를 도포한 후 소성함으로써 형성될 수 있는데, 이는 고무상 페이스트가 L 마진부(41)의 단차를 개선함과 동시에 밀도를 증가시켜 그린 데라미네이션 및 크랙을 억제할 수 있다. 또한, 외부전극의 BW(Band Width)의 치수 정밀도를 향상시킬 수 있어 신뢰성을 개선할 수 있다.
상기 고무상 페이스트의 재료는 니켈(Ni), 팔라듐(Pd), 은(Ag) 및 납(Pb) 중 하나 이상일 수 있다.
상기 L 마진부(41) 단차 개선을 위한 외부전극 구조 설계는 세라믹 본체의 상하면에 제1 외부전극(31a)을 형성하고, 상기 세라믹 본체의 단부 및 제1 외부전극(31a) 상에 제2 외부전극(31b)을 형성하는 것으로 L 마진부(41)의 단차를 개선하여 이루어질 수 있다.
도 3은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
도 3을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조 방법은 세라믹 그린시트를 마련하는 단계; 도전성 금속 분말 및 세라믹 분말을 포함하는 내부전극용 도전성 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계; 및 상기 내부전극 패턴이 형성된 그린시트를 적층하고 소결하여, 내부에 서로 대향하도록 배치되는 복수의 내부전극을 포함하는 세라믹 본체를 형성하는 단계;를 포함하며, 상기 복수의 내부전극 패턴을 형성할 때 L 마진부에 고무상 페이스트를 도포한 후 압착하여 그린시트를 소결하는 적층 세라믹 전자부품의 제조 방법을 제공한다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조 방법은 우선 유전체를 포함하는 세라믹 그린시트를 마련할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 um의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 도전성 금속 분말 및 세라믹 분말을 포함하는 내부전극용 도전성 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성할 수 있다.
상기 복수의 내부전극 패턴을 형성할 때 L 마진부(41)에 고무상 페이스트를 도포한 후 압착하여 그린시트를 소결하는데, 이는 고무상 페이스트가 L 마진부(41)의 단차를 개선함과 동시에 밀도를 증가시켜 그린 데라미네이션 및 크랙을 억제할 수 있고, 외부전극의 BW(Band Width)의 치수 정밀도도 향상시킬 수 있어 신뢰성을 개선할 수 있기 때문이다.
이때, 외부전극의 인쇄 두께가 너무 작으면 단차 극복 효과가 감소하여 그린 데라미네이션이 계속적으로 발생하고 절연파괴전압(BDV)값이 낮다. 또한, 외부전극의 인쇄 두께가 너무 두꺼우면 오히려 단차를 지나치게 함몰시켜 그린 데라미네이션은 개선시킬 수 있으나 절연파괴전압(BDV)값이 감소한다.
따라서, 그린 데라미네이션과 절연파괴전압(BDV) 개선 효과를 고려하여 외부전극의 인쇄 두께는 5um 이상이고 그린시트 적층 층수/2um 이하가 적당하다.
다음으로, 상기 내부전극 패턴이 형성된 그린시트를 적층하고 소결하여, 내부에 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하는 세라믹 본체를 형성할 수 있다.
상기 유전체층의 적층수는 100 내지 1000일 수 있다.
상기 도전성 금속 분말은 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상일 수 있다.
또한, 상기 세라믹 본체는 티탄산바륨(BaTiO3)을 포함할 수 있다.
그 외 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 유전체층 10: 세라믹 본체
21, 22: 내부전극 31: 외부전극
31a: 제1 외부전극 31b: 제2 외부전극
31c: 도금층 41: L 마진부
21, 22: 내부전극 31: 외부전극
31a: 제1 외부전극 31b: 제2 외부전극
31c: 도금층 41: L 마진부
Claims (10)
- 유전체층을 포함하는 세라믹 본체;
상기 세라믹 본체 내에 서로 대향하도록 배치된 내부전극;
상기 세라믹 본체의 상하면에 형성된 제1 외부전극;
상기 세라믹 본체의 단부 상에 형성되며, 상기 제1 외부전극의 적어도 일부와 접하는 제2 외부전극; 및
상기 제1 및 제2 외부전극 상에 배치되며, 상기 제1 및 제2 외부전극과 각각 접하는 도금층;
을 포함하는 적층 세라믹 전자부품.
- 삭제
- 제1항에 있어서,
상기 도금층은 니켈(Ni) 및 주석(Sn)으로 이루어지는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 유전체층은 티탄산바륨(BaTiO3)을 포함하는 적층 세라믹 전자부품.
- 세라믹 그린시트를 마련하는 단계;
도전성 금속 분말 및 세라믹 분말을 포함하는 내부전극용 도전성 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계;
상기 내부전극 패턴이 형성된 그린시트를 적층하고 소결하여, 복수의 유전체층 및 서로 대향하도록 배치되는 복수의 내부전극을 포함하는 세라믹 본체를 형성하는 단계;
상기 세라믹 본체의 L 마진부에 고무상(rubbery) 페이스트를 도포 및 압착하는 단계; 및
상기 세라믹 본체의 상하면 및 단부에 상기 고무상 페이스트를 이용하여 외부전극을 형성하는 단계;를 포함하는,
적층 세라믹 전자부품의 제조 방법.
- 제5항에 있어서,
상기 고무상 페이스트의 재료는 니켈(Ni), 팔라듐(Pd), 은(Ag) 및 납(Pb) 중 하나 이상인 적층 세라믹 전자부품의 제조 방법.
- 제5항에 있어서,
상기 외부전극의 인쇄 두께는 5um 이상이고 상기 그린시트 적층 층수/2um 이하인 적층 세라믹 전자부품의 제조 방법.
- 제5항에 있어서,
상기 유전체층의 적층수는 100 내지 1000인 것을 특징으로 하는 적층 세라믹 전자부품의 제조 방법.
- 제5항에 있어서,
상기 세라믹 그린시트는 티탄산바륨(BaTiO3)을 포함하는 적층 세라믹 전자부품의 제조 방법.
- 제5항에 있어서,
상기 도전성 금속 분말은 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상인 적층 세라믹 전자부품의 제조 방법.
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Patent Citations (2)
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