KR101764253B1 - 위상 편이 복조기 및 이를 포함하는 스마트 카드 - Google Patents

Abstract

위상 및 주기가 변화하는 신호의 복조가 가능한 위상 편이 복조기가 개시된다. 위상 편이 복조기는 파형 정형 회로, 지연 회로 및 샘플링 회로를 포함한다. 파형 정형 회로는 위상 편이 신호를 필터링하고 위상 편이 신호의 진폭을 제한하여 입력신호를 발생한다. 지연 회로는 입력 신호를 지연시켜 복수의 클럭신호들을 발생한다. 샘플링 회로는 클럭신호들에 응답하여 입력 신호를 샘플링하고 출력 데이터를 발생한다. 따라서, 위상 편이 복조기는 회로가 간단하고 전류 소모가 적다.

Description

위상 편이 복조기 및 이를 포함하는 스마트 카드{PHASE SHIFT KEYING DEMODULATOR AND SMART CARD INCLUDING THE SAME}

본 발명은 위상 편이 복조기 및 이를 포함하는 스마트 카드 및 무선 식별 시스템에 관한 것이다.

최근에 비접촉식 무선 식별 시스템이 다양한 분야에서 사용되고 있다. 특히 수 cm 의 거리에서도 카드를 인식할 수 있는 스마트 카드가 포함된 무선 식별 시스템(RFID)이 이동통신 시스템에 채용되고 있다. 스마트 카드는 카드 리더에서 전송한 위상 편이(Phase Shift Keying) 신호를 복조하는 위상 편이 복조기를 포함한다.

본 발명의 목적은 믹서 등의 회로를 사용하지 않고 간단한 회로를 사용하여 위상 및 주기가 변화하는 신호의 복조가 가능한 위상 편이 복조기를 제공하는 것이다.

본 발명의 다른 목적은 상기 위상 편이 복조기를 포함하는 스마트 카드를 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 위상 편이 복조기는 파형 정형 회로, 지연 회로 및 샘플링 회로를 포함한다.

파형 정형 회로는 위상 편이 신호를 필터링하고 상기 위상 편이 신호의 진폭을 제한하여 입력신호를 발생한다. 지연 회로는 상기 입력 신호를 지연시켜 복수의 클럭신호들을 발생한다. 샘플링 회로는 상기 클럭신호들에 응답하여 상기 입력 신호를 샘플링하고 출력 데이터를 발생한다.

본 발명의 하나의 실시예에 의하면, 상기 출력 데이터는 보정(calibration) 모드에서 출력되는 보정 출력 데이터 및 정상(normal) 모드에서 출력되는 정상 출력 데이터를 포함할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 지연 회로는 서로 직렬 연결된 복수의 지연기들로 구성되고, 상기 지연기들 각각의 출력 단자를 통해 상기 클럭신호들이 출력될 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 지연 회로는 서로 직렬 연결된 복수의 버퍼들로 구성되고, 상기 버퍼들 각각의 출력 단자를 통해 상기 클럭신호들이 출력될 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 지연 회로는 서로 직렬 연결된 복수의 인버터들로 구성되고, 상기 인버터들 각각의 출력 단자를 통해 상기 클럭신호들이 출력될 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 지연 회로는 바이어스 회로 및 지연유닛을 포함할 수 있다.

바이어스 회로는 보정 출력 데이터에 응답하여 바이어스 전류를 보정하고, 상기 보정된 바이어스 전류에 기초하여 제 1 바이어스 전압 및 상기 제 1 바이어스 전압보다 낮은 전압 레벨을 갖는 제 2 바어이스 전압을 발생한다. 지연유닛은 상기 제 1 및 제 2 바이어스 전압에 응답하여 지연량을 조절하고, 상기 입력신호를 지연시켜 상기 클럭신호들을 발생한다.

본 발명의 하나의 실시예에 의하면, 상기 바이어스 회로는 바이어스 전류 보정부 및 바이어스 전압 공급부를 포함할 수 있다.

바이어스 전류 보정부는 상기 보정 출력 데이터에 응답하여 상기 바이어스 전류를 보정하고, 바이어스 전압 공급부는 상기 보정된 바이어스 전류에 기초하여 상기 제 1 바이어스 전압 및 상기 제 2 바이어스 전압을 발생한다.

본 발명의 하나의 실시예에 의하면, 상기 지연 유닛은 서로 직렬 연결된 복수의 지연기들, PMOS 트랜지스터 및 NMOS 트랜지스터를 포함할 수 있다. PMOS 트랜지스터는 상기 제 1 바이어스 전압에 응답하여 고전원전압을 상기 지연기들에 제공한다. NMOS 트랜지스터는 상기 제 2 바이어스 전압에 응답하여 저전원전압을 상기 지연기들에 제공한다.

본 발명의 하나의 실시예에 의하면, 상기 지연 유닛은 서로 직렬 연결된 복수의 지연기들, 복수의 PMOS 트랜지스터 및 복수의 NMOS 트랜지스터를 포함할 수 있다. 상기 PMOS 트랜지스터들 각각은 상기 제 1 바이어스 전압에 응답하여 고전원전압을 상기 지연기들 각각에 독립적으로 제공한다. NMOS 트랜지스터들 각각은 상기 제 2 바이어스 전압에 응답하여 저전원전압을 상기 지연기들 각각에 독립적으로 제공한다.

본 발명의 하나의 실시예에 의하면, 상기 샘플링 회로는 상기 클럭신호들에 응답하여 상기 입력신호를 샘플링하고 제 1 출력 데이터를 발생하는 복수의 플립플롭들을 포함할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 샘플링 회로는 상기 제 1 출력 데이터를 인코딩하여 상기 출력 데이터를 발생하는 인코더를 더 포함할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 샘플링 회로는 샘플링 유닛, 제 1 인코더 및 제 2 인코더를 포함할 수 있다.

샘플링 유닛은 상기 클럭신호들에 응답하여 상기 입력신호를 샘플링하고 제 1 출력 데이터를 발생한다. 제 1 인코더는 상기 제 1 출력 데이터를 인코딩하여 정상 출력 데이터를 발생하고, 제 2 인코더는 상기 제 1 출력 데이터를 인코딩하여 보정 출력 데이터를 발생한다.

본 발명의 하나의 실시예에 의하면, 상기 샘플링 유닛은 복수의 D형 플립플롭들을 포함할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 위상 편이 복조기는 위상이 변화하는 1 개의 펄스 열과 위상이 변화하지 않는 4 개의 펄스 열을 사용하여 하나의 심볼을 구성할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 위상 편이 복조기는 위상이 변화하는 4 개의 펄스 열과 위상이 변화하지 않는 4 개의 펄스 열을 사용하여 하나의 심볼을 구성할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 위상 편이 복조기는 상기 입력신호를 180도 지연시키고 상기 지연 회로에 포함된 지연기들의 지연량만큼 더 지연시켜 제 1 신호를 발생하고 상기 제 1 신호를 위상 반전시켜 상기 클럭신호들을 발생할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 위상 편이 복조기는 상기 위상 편이 신호의 프레임이 입력되기 전까지는 상기 지연 회로의 지연량을 보정하고 상기 입력신호와 상기 클럭신호들을 동기화시키는 보정 동작을 수행할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 위상 편이 복조기는 0도에서 90도 사이, 그리고 0도에서 -90도 사이의 위상만을 사용하여 상기 위상 편이 신호를 복조할 수 있다.

본 발명의 하나의 실시형태에 따른 스마트 카드는 안정된 전원전압을 발생하는 전원 회로, 및 상기 안정된 전원전압을 사용하여 동작하는 위상 편이 복조기를 포함한다. 상기 위상 편이 복조기는 위상 편이 복조기는 파형 정형 회로, 지연 회로 및 샘플링 회로를 포함한다. 파형 정형 회로는 위상 편이 신호를 필터링하고 상기 위상 편이 신호의 진폭을 제한하여 입력신호를 발생한다. 지연 회로는 상기 입력 신호를 지연시켜 복수의 클럭신호들을 발생한다. 샘플링 회로는 상기 클럭신호들에 응답하여 상기 입력 신호를 샘플링하고 출력 데이터를 발생한다.

본 발명의 실시예에 따른 위상 편이 복조기는 위상 변화를 시간 변화로 변환하여 입력신호를 변조하고, 입력신호를 지연시켜 클럭신호들을 발생하고, 이 클럭신호들에 응답하여 입력신호를 샘플링한다. 따라서, 본 발명의 실시예에 따른 위상 편이 복조기는 위상 및 주기가 변화하는 입력신호도 용이하게 복조할 수 있으며, 다중 위상 클럭신호를 발생시키기 위한 클럭 발생기를 사용하지 않고 입력신호의 위상 및 주기를 감지하여 위상 편이 신호를 복조한다. 따라서, 본 발명의 실시예에 따른 위상 편이 복조기는 회로가 간단하고 전류소모가 적다. 본 발명의 실시예에 따른 위상 편이 복조기를 포함하는 반도체 칩은 칩 사이즈가 작고 제조 단가가 싸다.

도 1은 본 발명의 하나의 실시 예에 따른 위상 편이 복조기를 나타내는 블록도이다.
도 2는 도 1의 위상 편이 복조기에 포함된 파형 정형 회로의 하나의 예를 나타내는 블록도이다.
도 3은 도 1의 위상 편이 복조기에 포함된 지연 회로의 하나의 예를 나타내는 회로도이다.
도 4는 도 1의 위상 편이 복조기에 포함된 지연 회로의 다른 하나의 예를 나타내는 회로도이다.
도 5는 도 1의 위상 편이 복조기에 포함된 샘플링 회로의 하나의 예를 나타내는 회로도이다.
도 6은 도 1의 위상 편이 복조기에 포함된 지연 회로의 또 다른 하나의 예를 나타내는 블록도이다.
도 7은 도 6의 지연 회로에 포함된 바이어스 유닛의 하나의 예를 나타내는 블록도이다.
도 8은 도 6의 지연 회로에 포함된 지연 유닛의 하나의 예를 나타내는 블록도이다.
도 9는 도 6의 지연 회로에 포함된 지연 유닛의 다른 하나의 예를 나타내는 블록도이다.
도 10은 도 1의 위상 편이 복조기에 포함된 샘플링 회로의 다른 하나의 예를 나타내는 블록도이다.
도 11은 도 10의 샘플링 회로에 포함된 샘플링 유닛의 하나의 예를 나타내는 회로도이다.
도 12a 내지 도 12d는 도 1의 위상 편이 복조기의 복조 방법을 나타내는 타이밍도이다.
도 13은 위상(phase)에 정보를 갖는 데이터를 매핑(mapping)시키는 방법을 나타내는 도면이다.
도 14는 샘플링 비트 수에 따른 데이터들, 심벌들 및 위상들의 관계를 나타내는 표이다.
도 15는 샘플링 비트 수가 4일 때, 위상들 각각에 대한 심볼, 코드, 펄스의 로직 "하이" 시간(duration time) 및 로직 "로우" 시간을 나타내는 표이다.
도 16은 펄스 신호의 펄스 열(train)을 사용하여 심볼을 구성하는 방법의 하나의 예를 나타내는 도면이다.
도 17은 본 발명의 실시예에 따른 위상 편이 복조기를 구비하는 무선 식별 시스템의 하나의 예를 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.

도 1은 본 발명의 하나의 실시 예에 따른 위상 편이 복조기(100)를 나타내는 블록도이다.

도 1을 참조하면, 위상 편이 복조기(100)는 위상 편이 복조기(100)는 파형 정형 회로(110), 지연 회로(120) 및 샘플링 회로(130)를 포함한다.

파형 정형 회로(110)는 위상 편이 신호(PSK)를 필터링하고, 위상 편이 신호(PSK)의 진폭을 제한하여 입력신호(DIN)를 발생한다. 지연 회로(120)는 입력 신호(DIN)를 지연시켜 복수의 클럭신호들(CK1~CKn)을 발생한다. 샘플링 회로(130)는 클럭신호들(CK1~CKn)에 응답하여 입력 신호(DIN)를 샘플링하고 출력 데이터(DOUT)를 발생한다. 후술하는 바와 같이, 출력 데이터(DOUT)는 보정(calibration) 모드에서 출력되는 보정 출력 데이터 및 정상(normal) 모드에서 출력되는 정상 출력 데이터를 포함할 수 있다.

지연 회로(120)는 서로 직렬 연결된 복수의 지연기들(121, 122, 123)로 구성되고, 상기 지연기들(121, 122, 123) 각각의 출력 단자를 통해 클럭신호들(CK1~CKn)이 출력될 수 있다.

도 2는 도 1의 위상 편이 복조기(100)에 포함된 파형 정형 회로(110)의 하나의 예를 나타내는 블록도이다.

도 2를 참조하면, 파형 정형 회로(110)는 밴드 패스 필터(111) 및 진폭 제한 회로(amplitude limiter)(113)을 포함할 수 있다. 밴드 패스 필터(111)는 위상 편이 신호(PSK)를 밴드 패스 필터링하고, 진폭 제한 회로(amplitude limiter)(113)는 필터링된 위상 편이 신호(PSK)의 진폭을 제한하고 입력 신호(DIN)를 발생한다.

도 3은 도 1의 위상 편이 복조기(100)에 포함된 지연 회로(120)의 하나의 예를 나타내는 회로도이다.

도 3을 참조하면, 지연 회로(120a)는 서로 직렬 연결된 복수의 버퍼들(121a, 122a, 123a)로 구성되고, 버퍼들(121a, 122a, 123a) 각각의 출력 단자를 통해 클럭신호들(CK1~CKn)이 출력될 수 있다.

도 4는 도 1의 위상 편이 복조기(100)에 포함된 지연 회로(120)의 다른 하나의 예를 나타내는 회로도이다.

도 4를 참조하면, 지연 회로(120b)는 서로 직렬 연결된 복수의 인버터들(121b, 122b, 123b)로 구성되고, 인버터들(121b, 122b, 123b) 각각의 출력 단자를 통해 클럭신호들(CK1~CKn)이 출력될 수 있다.

도 5는 도 1의 위상 편이 복조기(100)에 포함된 샘플링 회로(130)의 하나의 예를 나타내는 회로도이다.

도 5를 참조하면, 샘플링 회로(120a)는 샘플링 회로(130a)는 복수의 플립플롭들(131, 132, 133, 134, 135, 136) 및 인코더(137)를 포함할 수 있다. 플립플롭들(131, 132, 133, 134, 135, 136)은 클럭신호들(CK1~CKn)에 응답하여 입력신호(DIN)를 샘플링하고 제 1 출력 데이터(Q1~Qn)를 발생한다. 인코더(137)는 제 1 출력 데이터(Q1~Qn)를 인코딩하여 출력 데이터(DOUT)를 발생한다. 출력 데이터(DOUT)는 정상(normal) 모드에서 출력되는 정상 출력 데이터(D1~Dm) 및 보정(calibration) 모드에서 출력되는 보정 출력 데이터(C1~Cm)를 포함할 수 있다. 정상 출력 데이터(D1~Dm)의 비트 수는 제 1 출력 데이터(Q1~Qn)의 비트 수보다 적을 수 있다. 플립플롭들(131, 132, 133, 134, 135, 136)은 D형 플립플롭들일 수 있다.

제 1 플립플롭(131)은 제 1 클럭신호(CK1)에 응답하여 입력신호(DIN)를 샘플링하고, 제 2 플립플롭(132)은 제 2 클럭신호(CK2)에 응답하여 입력신호(DIN)를 샘플링하고, 제 3 플립플롭(133)은 제 n 클럭신호(CKn)에 응답하여 입력신호(DIN)를 샘플링한다. 제 4 플립플롭(134)은 클리어 신호(CL)에 응답하여 제 1 플립플롭(131)의 출력신호를 래치하고, 제 5 플립플롭(135)은 클리어 신호(CL)에 응답하여 제 2 플립플롭(132)의 출력신호를 래치하고, 제 6 플립플롭(136)은 클리어 신호(CL)에 응답하여 제 3 플립플롭(133)의 출력신호를 래치한다.

도 6은 도 1의 위상 편이 복조기(100)에 포함된 지연 회로(120)의 또 다른 하나의 예를 나타내는 블록도이다.

도 6을 참조하면, 지연 회로(120c)는 바이어스 유닛(124) 및 지연유닛을 포함할 수 있다.

바이어스 유닛(124)은 보정 출력 데이터(C0, C1, C2, C3)에 응답하여 바이어스 전류를 보정하고, 상기 보정된 바이어스 전류에 기초하여 제 1 바이어스 전압(BSP) 및 제 1 바이어스 전압(BSP)보다 낮은 전압 레벨을 갖는 제 2 바어이스 전압(BSN)을 발생한다. 지연유닛(127)은 제 1 바이어스 전압(BSP) 및 제 2 바이어스 전압(BSN)에 응답하여 지연량을 조절하고, 입력신호(DIN)를 지연시켜 클럭신호들(CK32)을 발생한다.

도 7은 도 6의 지연 회로(120c)에 포함된 바이어스 유닛(124)의 하나의 예를 나타내는 블록도이다.

도 7을 참조하면, 바이어스 유닛(124)은 바이어스 전압 공급부(125) 및 바이어스 전류 보정부(126)를 포함할 수 있다.

바이어스 전류 보정부(126)는 보정 출력 데이터(C0, C1, C2, C3)에 응답하여 상기 바이어스 전류를 보정하고, 바이어스 전압 공급부(125)는 상기 보정된 바이어스 전류에 기초하여 제 1 바이어스 전압(BSP) 및 제 2 바이어스 전압(BSN)을 발생한다.

바이어스 전압 공급부(125)는 고전원전압(VDD)에 연결된 소스를 갖고 서로 전류 미러 형태로 연결된 제 1 PMOS 트랜지스터(MP1) 및 제 2 PMOS 트랜지스터(MP2), 제 1 PMOS 트랜지스터(MP1)의 드레인에 연결되고 기준전압(VREF1)에 응답하여 동작하는 제 1 NMOS 트랜지스터(MN1), 제 2 PMOS 트랜지스터(MP2)의 드레인에 연결되고 다이오드 형태로 연결된 제 2 NMOS 트랜지스터(MN2)를 포함할 수 있다.

바이어스 전류 보정부(126)는 제 1 NMOS 트랜지스터(MN1)의 드레인과 소스 사이에 결합된 NMOS 트랜지스터들(MN3~MN10)을 포함할 수 있다. 제 3 NMOS 트랜지스터(MN3)와 제 4 NMOS 트랜지스터(MN4)는 서로 직렬 연결되고 제 1 NMOS 트랜지스터(MN1)의 드레인과 소스 사이에 결합된다. 제 5 NMOS 트랜지스터(MN5)와 제 6 NMOS 트랜지스터(MN6)는 서로 직렬 연결되고 제 1 NMOS 트랜지스터(MN1)의 드레인과 소스 사이에 결합된다. 제 7 NMOS 트랜지스터(MN7)와 제 8 NMOS 트랜지스터(MN8)는 서로 직렬 연결되고 제 1 NMOS 트랜지스터(MN1)의 드레인과 소스 사이에 결합된다. 제 9 NMOS 트랜지스터(MN9)와 제 10 NMOS 트랜지스터(MN10)는 서로 직렬 연결되고 제 1 NMOS 트랜지스터(MN1)의 드레인과 소스 사이에 결합된다.

제 4 NMOS 트랜지스터(MN4), 제 6 NMOS 트랜지스터(MN6), 제 8 NMOS 트랜지스터(MN8) 및 제 10 NMOS 트랜지스터(MN10)는 기준전압(VREF1)에 응답하여 동작할 수 있다. 제 3 NMOS 트랜지스터(MN3), 제 5 NMOS 트랜지스터(MN5), 제 7 NMOS 트랜지스터(MN7) 및 제 9 NMOS 트랜지스터(MN9)는 각각 보정 출력 데이터(C0, C1, C2, C3)의 각 비트에 응답하여 동작할 수 있다.

예를 들어, 바이어스 유닛(124)은 보정 출력 데이터(C0, C1, C2, C3)가 "1111"일 때는 보정 출력 데이터(C0, C1, C2, C3)가 "0000"일 때보다 더 큰 바이어스 전류를 발생시킬 수 있다.

도 8은 도 6의 지연 회로(120c)에 포함된 지연 유닛(127)의 하나의 예를 나타내는 블록도이다.

도 8을 참조하면, 지연 유닛(127a)은 서로 직렬 연결된 복수의 지연기들, PMOS 트랜지스터 및 NMOS 트랜지스터를 포함할 수 있다. PMOS 트랜지스터는 제 1 바이어스 전압(BSP)에 응답하여 고전원전압(VDD)을 상기 지연기들에 제공한다. NMOS 트랜지스터는 제 2 바이어스 전압(BSN)에 응답하여 저전원전압(VSS)을 상기 지연기들에 제공한다. 도 8에서, 지연기들 각각은 PMOS 트랜지스터와 NMOS 트랜지스터로 이루어진 인버터를 포함한다. 지연기들 중 첫 번째 지연기의 입력단자로 입력신호(DIN)가 인가되고 지연기들 각각의 출력단자를 통해 클럭신호들(CK1~CKn)이 출력된다.

도 9는 도 6의 지연 회로(120c)에 포함된 지연 유닛(127)의 다른 하나의 예를 나타내는 블록도이다.

도 9의 지연 회로는 지연 유닛(127b)은 서로 직렬 연결된 복수의 지연기들, 복수의 PMOS 트랜지스터 및 복수의 NMOS 트랜지스터를 포함할 수 있다. PMOS 트랜지스터들 각각은 제 1 바이어스 전압(BSP)에 응답하여 고전원전압(VDD)을 상기 지연기들 각각에 독립적으로 제공한다. NMOS 트랜지스터들 각각은 제 2 바이어스 전압(BSN)에 응답하여 저전원전압(VSS)을 상기 지연기들 각각에 독립적으로 제공한다.

도 10은 도 1의 위상 편이 복조기(100)에 포함된 샘플링 회로(130)의 다른 하나의 예를 나타내는 블록도이다.

도 10을 참조하면, 샘플링 회로(130b)는 샘플링 유닛(151), 제 1 인코더(143) 및 제 2 인코더(155)를 포함할 수 있다.

샘플링 유닛(151)은 클럭신호들(CK14~CK32, CK1)에 응답하여 입력신호를 샘플링하고 제 1 출력 데이터(DIM1, DI0~DI16)를 발생한다. 제 1 인코더(153)는 상기 제 1 출력 데이터의 비트들(DI0~DI15)를 인코딩하여 정상 출력 데이터(D0, D1, D2, D3)를 발생하고, 제 2 인코더(155)는 제 1 출력 데이터의 비트들(DIM1, DI0~DI16)을 인코딩하여 보정 출력 데이터(C0, C1, C2, C3)를 발생한다.

도 10에서 알 수 있듯이, 제 1 인코더(153)는 샘플링 유닛(151)의 출력인 제 1 출력 데이터(DIM1, DI0~DI16)의 18비트 중 16비트에 대해서 인코딩하고, 제 2 인코더(155)는 샘플링 유닛(151)의 출력인 제 1 출력 데이터(DIM1, DI0~DI16)의 18비트 모두에 대해서 인코딩한다.

보정(calibration) 모드에서, 제 2 인코더(155)를 통해 보정 출력 데이터(C0, C1, C2, C3)가 발생되며, 보정 출력 데이터(C0, C1, C2, C3)는 바이어스 유닛(도 7의 124)에 제공된다. 바이어스 유닛(124)은 보정 출력 데이터(C0, C1, C2, C3)에 응답하여 바이어스 전류를 보정하고, 상기 보정된 바이어스 전류에 기초하여 제 1 바이어스 전압(BSP) 및 제 1 바이어스 전압(BSP)보다 낮은 전압 레벨을 갖는 제 2 바어이스 전압(BSN)을 발생한다. 보정 동작은 샘플링 유닛(151)의 출력인 제 1 출력 데이터(DIM1, DI0~DI16)가 "18b011111111111111110"이 될 때까지 계속된다. "1"의 값을 갖는 16 개의 비트는 펄스 신호의 로직 "하이"인 구간에 포함되며, "0"의 값을 갖는 2 개의 비트는 로직 "하이"인 구간 밖에 존재한다.

도 11은 도 10의 샘플링 회로(130b)에 포함된 샘플링 유닛(151)의 하나의 예를 나타내는 회로도이다.

도 11을 참조하면, 샘플링 유닛(151)은 복수의 D형 플립플롭들(DF1~DF12)을 포함할 수 있다. 샘플링 유닛(151)은 클럭신호들(CK14~CK32, CK1)에 응답하여 입력신호(DIN)를 샘플링하고 제 1 출력 데이터(Q1~Qn)를 발생한다. D형 플립플롭들(DF1, DF3, DF5, DF7, DF9, DF11)은 클럭신호들(CK14~CK32, CK1)에 응답하여 입력신호(DIN)를 샘플링하고, D형 플립플롭들(DF2, DF4, DF6, DF8, DF10, DF12)은 입력신호(DIN)에 응답하여 D형 플립플롭들(DF1, DF3, DF5, DF7, DF9, DF11)의 출력신호들을 래치한다. 도 11에서는 클리어 신호(도 5의 CL)로서 입력신호(DIN)를 사용하고 있다.

도 12a 내지 도 12d는 도 1의 위상 편이 복조기(100)의 복조 방법을 나타내는 타이밍도이다. 도 12a 내지 도 12d에는 위상이 변화하는 1 개의 펄스 열과 위상이 변화하지 않는 4 개의 펄스 열을 사용하여 하나의 심볼을 구성하는 방법이 나타나 있다. 도 12a는 펄스의 위상이 변화되지 않는 입력신호(DIN1)를 샘플링하는 방법을 나타내고, 도 12b, 도 12c 및 도 12d는 위상이 변화하는 입력신호(DIN2, DIN3, DIN4)를 샘플링하는 방법을 나타내는 타이밍도이다.

도 12a와 같이 입력신호의 위상이 변화하지 않는 경우, 입력신호(DIN)의 주기가 TC일 때 한 개의 심볼을 구성하기 위한 샘플링 시간(TS1)은 4ⅹTC가 된다. 도 12b의 경우, 한 개의 심볼을 구성하기 위한 샘플링 시간(TS2)은 (4+1/8)ⅹTC가 되고,도 12c의 경우, 한 개의 심볼을 구성하기 위한 샘플링 시간(TS3)은 (4+1/4)ⅹTC가 되고, 도 12d의 경우, 한 개의 심볼을 구성하기 위한 샘플링 시간(TS4)은 (4+3/8)ⅹTC가 된다.

도 12a에서 한 개의 심볼을 구성하기 위한 샘플링 시간(TS1) 내에 있는 펄스 열(pulse train)에 포함된 모든 펄스는 각각 동일한 로직 "하이"시간(duration time)과 동일한 로직 "로우"시간을 갖는다.

도 12b에서 한 개의 심볼을 구성하기 위한 샘플링 시간(TS2)에 포함된 펄스 열의 첫 번째 펄스의 로직 "하이"시간은 펄스 열 내에 있는 나머지 펄스들의 로직 "하이"시간과 동일하지만, 첫 번째 펄스의 로직 "로우"시간은 펄스 열 내에 있는 나머지 펄스들의 로직 "로우"시간보다 1/8ⅹTC만큼 길다.

도 12c에서 한 개의 심볼을 구성하기 위한 샘플링 시간(TS3)에 포함된 펄스 열의 첫 번째 펄스의 로직 "하이"시간은 펄스 열 내에 있는 나머지 펄스들의 로직 "하이"시간과 동일하지만, 첫 번째 펄스의 로직 "로우"시간은 펄스 열 내에 있는 나머지 펄스들의 로직 "로우"시간보다 1/4ⅹTC만큼 길다.

도 12d에서 한 개의 심볼을 구성하기 위한 샘플링 시간(TS4)에 포함된 펄스 열의 첫 번째 펄스의 로직 "하이"시간은 펄스 열 내에 있는 나머지 펄스들의 로직 "하이"시간과 동일하지만, 첫 번째 펄스의 로직 "로우"시간은 펄스 열 내에 있는 나머지 펄스들의 로직 "로우"시간보다 3/8ⅹTC만큼 길다.

상기한 바와 같이, 본 발명의 실시예들에 따른 위상 편이 복조기에서 클럭신호들은 입력신호(DIN)를 지연시켜 발생시킨다. 도 12a에서, 클럭신호들(CK1_1, CK2_1, CK3_1, CK4_1)은 각각 지연시간이 다른 신호이며, 클럭신호들(CK1_1, CK2_1, CK3_1, CK4_1)에 의해 입력신호(DIN1)를 샘플링한 결과는 도 12a의 오른쪽에 나타나 있듯이 "1111"이다. 도 12b에서, 클럭신호들(CK1_2, CK2_2, CK3_2, CK4_2)은 입력신호(DIN2)를 180도 지연시키고 지연기들 각각의 지연시간만큼 더 지연시키고 위상 반전(inverting)하여 발생된 신호들이며, 클럭신호들(CK1_2, CK2_2, CK3_2, CK4_2)에 의해 입력신호(DIN2)를 샘플링한 결과는 도 12b의 오른쪽에 나타나 있듯이 "0111"이다. 도 12c에서, 클럭신호들(CK1_3, CK2_3, CK3_3, CK4_3)은 입력신호(DIN3)를 180도 지연시키고 지연기들 각각의 지연시간만큼 더 지연시키고 위상 반전(inverting)하여 발생된 신호들이며, 클럭신호들(CK1_3, CK2_3, CK3_3, CK4_3)에 의해 입력신호(DIN3)를 샘플링한 결과는 도 12c의 오른쪽에 나타나 있듯이 "0011"이다. 도 12d에서, 클럭신호들(CK1_4, CK2_4, CK3_4, CK4_4)은 입력신호(DIN4)를 180도 지연시키고 지연기들 각각의 지연시간만큼 더 지연시키고 위상 반전(inverting)하여 발생된 신호들이며, 클럭신호들(CK1_4, CK2_4, CK3_4, CK4_4)에 의해 입력신호(DIN4)를 샘플링한 결과는 도 12d의 오른쪽에 나타나 있듯이 "0001"이다.

도 5를 참조하여 전술한 바와 같이, 플립플롭들에 의해 샘플링된 데이터는 인코더에 의해 인코딩될 수 있다. 예를 들면, 도 12a의 샘플링 결과인 "1111"은 "11"로, 도 12b의 샘플링 결과인 "0111"은 "01"로, 도 12c의 샘플링 결과인 "0011"은 "00"로, 도 12d의 샘플링 결과인 "0001"은 "10"로 각각 인코딩할 수 있다.

도 13은 위상(phase)에 정보를 갖는 데이터를 매핑(mapping)시키는 방법을 나타내는 도면이며, 도 14는 샘플링 비트 수에 따른 데이터들, 심벌들 및 위상들의 관계를 나타내는 표이다. 도 13에서, -90도에서 90도 사이의 위상들만을 사용하여 16개의 데이터가 표현되었다.

도 13 및 도 14를 참조하면, 위상 0도는 심볼 "0"으로, 위상 11.25도는 심볼 "1"로, 위상 22.5도는 심볼 "2"로, 위상 33.75도는 심볼 "3"으로, 위상 45도는 심볼 "4"로, 위상 56.25도는 심볼 "5"로, 위상 67.5도는 심볼 "6"으로, 위상 78.75도는 심볼 "7"로, 위상 90도는 심볼 "8"로 각각 나타낼 수 있다. 또한, 위상 -11.25도는 심볼 "-1"로, 위상 -22.5도는 심볼 "-2"로, 위상 -33.75도는 심볼 "-3"으로, 위상 -45도는 심볼 "-4"로, 위상 -56.25도는 심볼 "-5"로, 위상 -67.5도는 심볼 "-6"으로, 위상 -78.75도는 심볼 "-7"로 각각 나타낼 수 있다.

위상 0도는 1 비트의 데이터 "0"으로 나타내고, 2 비트의 데이터 "00"으로 나타내고, 3 비트의 데이털 "000"으로 나타내며, 4 비트의 데이터 "0000"으로 나타낼 수 있다. 위상 90도는 1 비트의 데이터 "1"으로 나타내고, 2 비트의 데이터 "11"으로 나타내고, 3 비트의 데이터 "111"으로 나타내며, 4 비트의 데이터 "1111"으로 나타낼 수 있다. 나머지 위상도 도 13 및 도 14에 나타나 있는 데이터들로 표시할 수 있다.

도 15는 샘플링 비트 수가 4일 때, 위상들 각각에 대한 심볼, 코드, 펄스의 로직 "하이" 시간(duration time) 및 로직 "로우" 시간을 나타내는 표이다.

도 12a 내지 도 12d를 참조하여 전술한 바와 같이, 본 발명의 실시예에 따른 위상 편이 신호 복조기에 사용되는 입력신호의 펄스의 로직 "하이" 시간은 변화하지 않고 로직 "로우" 시간만 변화할 수 있다. 즉, 본 발명의 실시예에 따른 위상 편이 신호 복조기에 사용되는 입력신호, 즉 위상 편이 신호는 로직 "로우"구간에 정보가 포함될 수 있다.

도 15를 참조하면, 위상이 변화함에 따라, 펄스의 로직 "하이" 시간은 36.87ns로서 변화하지 않고 로직 "로우" 시간은 변화하고 있다. 입력신호의 로직 "로우" 시간은 위상이 11.25도 변화할 때 2.3ns (=36.87/16)만큼 변화한다.

또한, 도 15에는, 위상의 변화가 16진 코드로 표현하는 하나의 예가 나타나 있다. 예를 들어, 위상 0도는 코드 "0"으로, 위상 11.25도는 코드 "1"로, 위상 22.5도는 코드 "2"로, 위상 33.75도는 코드 "3"으로, 위상 45도는 코드 "4"로, 위상 56.25도는 코드 "5"로, 위상 67.5도는 코드 "6"으로, 위상 78.75도는 코드 "7"로, 위상 90도는 코드 "F"로 각각 나타낼 수 있다. 또한, 위상 -11.25도는 코드 "8"로, 위상 -22.5도는 코드 "9"로, 위상 -33.75도는 코드 "A"으로, 위상 -45도는 코드 "B"로, 위상 -56.25도는 코드 "C"로, 위상 -67.5도는 코드 "D"으로, 위상 -78.75도는 코드 "E"로 각각 나타낼 수 있다.

도 16은 펄스 신호의 펄스 열(train)을 사용하여 심볼을 구성하는 방법의 하나의 예를 나타내는 도면이다.

도 16을 참조하면, 본 발명의 실시예에 따른 위상 편이 복조기는 위상이 변화하는 4 개의 펄스 열과 위상이 변화하지 않는 4 개의 펄스 열을 사용하여 하나의 심볼을 구성할 수 있다. 심볼을 구성하기 위한 샘플링 시간(TS)은 위상이 변화하는 4 개의 펄스 열을 사용한 샘플링 시간(TSA)과 위상이 변화하지 않는 4 개의 펄스 열을 사용한 샘플링 시간(TSB)의 합이다.

도 17은 본 발명의 실시예에 따른 위상 편이 복조기를 구비하는 무선 식별 시스템(200)의 하나의 예를 나타내는 블록도이다.

도 17을 참조하면, 무선 식별 시스템(200)은 카드 리더(210) 및 스마트 카드(220)를 포함한다. 카드 리더(210)는 스마트 카드(220)에 에너지를 공급하고 스마트 카드(220)로부터 데이터를 수신한다. 또한, 카드 리더(210)는 위상 편이 신호를 위상 변조(phase modulation)하여 안테나(미도시)를 통해 무선으로 스마트 카드(220)에 전송한다. 스마트 카드(220)는 안정된 전원 전압을 발생하는 전원 회로(미도시), 데이터를 저장할 수 있는 메모리(미도시)와 위상 편이 복조기(230)를 포함하며, 위상 편이 복조기(230)는 안정된 전원 전압을 사용하여 동작하며, 수신된 위상 편이 신호를 복조(demodulation)한다.

본 발명의 실시예에 따른 위상 편이 복조기는 위상 편이 신호의 프레임이 입력되기 전까지는 지연 회로의 지연량을 보정하고 입력신호와 클럭신호들을 동기화시키는 보정 동작을 수행할 수 있다. 지연 회로의 지연량의 보정 동작이 완료되면, 입력신호를 지연시켜 클럭신호들을 발생하고, 클럭신호들에 응답하여 입력신호를 샘플링하고 샘플링된 데이터를 인코딩한다. 위상 편이 복조기에 의해 복조된 데이터는 디지털 신호 처리 회로에 제공될 수 있다.

상기와 같이, 본 발명의 실시예에 따른 위상 편이 복조기는 위상 변화를 시간 변화로 변환하여 입력신호를 변조하고, 입력신호를 지연시켜 클럭신호를 발생하고, 이 클럭신호들에 응답하여 입력신호를 샘플링한다.

본 발명은 위상 편이 복조기를 사용하는 스마트 카드 및 무선 식별 시스템에 적용이 가능하다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

1. 위상 편이 신호를 필터링하고 상기 위상 편이 신호의 진폭을 제한하여 입력신호를 발생하는 파형 정형 회로;
   상기 입력 신호를 지연시켜 복수의 클럭신호들을 발생하는 지연 회로; 및
   상기 클럭신호들에 응답하여 상기 입력 신호를 샘플링하고 출력 데이터를 발생하는 샘플링 회로를 포함하고,
   상기 출력 데이터들은 보정(calibration) 모드에서 출력되는 보정 출력 데이터 및 정상(normal) 모드에서 출력되는 정상 출력 데이터를 포함하고,
   상기 지연 회로는 상기 보정 출력 데이터에 응답하여 상기 입력 신호의 지연량을 조절하고,
   상기 지연 회로는,
   상기 보정 출력 데이터에 응답하여 바이어스 전류를 보정하고, 상기 보정된 바이어스 전류에 기초하여 제1 바이어스 전압 및 상기 제1 바이어스 전압보다 낮은 전압 레벨을 갖는 제2 바이어스 전압을 발생하는 바이어스 유닛; 및
   상기 제1 및 제2 바이어스 전압에 응답하여 상기 지연량을 조절하고, 상기 입력신호를 지연시켜 상기 클럭신호들을 발생하는 지연유닛을 포함하는 것을 특징으로 하는 위상 편이 복조기.
2. 삭제
3. 제 1 항에 있어서,
   상기 지연 회로는 서로 직렬 연결된 복수의 지연기들로 구성되고, 상기 지연기들 각각의 출력 단자를 통해 상기 클럭신호들이 출력되는 것을 특징으로 하는 위상 편이 복조기.
4. 삭제
5. 제 1 항에 있어서, 상기 바이어스 유닛은
   상기 보정 출력 데이터에 응답하여 상기 바이어스 전류를 보정하는 바이어스 전류 보정부; 및
   상기 보정된 바이어스 전류에 기초하여 상기 제 1 바이어스 전압 및 상기 제 2 바이어스 전압을 발생하는 바이어스 전압 공급부를 포함하는 것을 특징으로 하는 위상 편이 복조기.
6. 제 1 항에 있어서, 상기 지연 유닛은
   서로 직렬 연결된 복수의 지연기들;
   상기 제 1 바이어스 전압에 응답하여 고전원전압을 상기 지연기들에 제공하는 PMOS 트랜지스터; 및
   상기 제 2 바이어스 전압에 응답하여 저전원전압을 상기 지연기들에 제공하는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 위상 편이 복조기.
7. 제 1 항에 있어서, 상기 샘플링 회로는
   상기 클럭신호들에 응답하여 상기 입력신호를 샘플링하고 제 1 출력 데이터를 발생하는 복수의 플립플롭들을 포함하는 것을 특징으로 하는 위상 편이 복조기.
8. 제 7 항에 있어서, 상기 샘플링 회로는
   상기 제 1 출력 데이터를 인코딩하여 상기 출력 데이터를 발생하는 인코더를 더 포함하는 것을 특징으로 하는 위상 편이 복조기.
9. 제 1 항에 있어서, 상기 샘플링 회로는
   상기 클럭신호들에 응답하여 상기 입력신호를 샘플링하고 제 1 출력 데이터를 발생하는 샘플링 유닛;
   상기 제 1 출력 데이터를 인코딩하여 정상 출력 데이터를 발생하는 제 1 인코더; 및
   상기 제 1 출력 데이터를 인코딩하여 보정 출력 데이터를 발생하는 제 2 인코더를 포함하는 것을 특징으로 하는 위상 편이 복조기.
10. 안정된 전원전압을 발생하는 전원 회로; 및
    상기 안정된 전원전압을 사용하여 동작하는 위상 편이 복조기를 포함하고,
    상기 위상 편이 복조기는
    위상 편이 신호를 필터링하고 상기 위상 편이 신호의 진폭을 제한하여 입력신호를 발생하는 파형 정형 회로;
    상기 입력 신호를 지연시켜 복수의 클럭신호들을 발생하는 지연 회로; 및
    상기 클럭신호들에 응답하여 상기 입력 신호를 샘플링하고 출력 데이터를 발생하는 샘플링 회로를 포함하고,
    상기 출력 데이터들은 보정 모드에서 출력되는 보정 출력 데이터 및 정상 모드에서 출력되는 정상 출력 데이터를 포함하고,
    상기 지연 회로는 상기 보정 출력 데이터에 응답하여 상기 입력 신호의 지연량을 조절하고,
    상기 지연 회로는,
    상기 보정 출력 데이터에 응답하여 바이어스 전류를 보정하고, 상기 보정된 바이어스 전류에 기초하여 제1 바이어스 전압 및 상기 제1 바이어스 전압보다 낮은 전압 레벨을 갖는 제2 바이어스 전압을 발생하는 바이어스 유닛; 및
    상기 제1 및 제2 바이어스 전압에 응답하여 상기 지연량을 조절하고, 상기 입력신호를 지연시켜 상기 클럭신호들을 발생하는 지연유닛을 포함하는 것을 특징으로 하는 스마트 카드.

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