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KR101748763B1 - 반도체 장치 및 전자 기기 - Google Patents

반도체 장치 및 전자 기기 Download PDF

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KR101748763B1
KR101748763B1 KR1020127021384A KR20127021384A KR101748763B1 KR 101748763 B1 KR101748763 B1 KR 101748763B1 KR 1020127021384 A KR1020127021384 A KR 1020127021384A KR 20127021384 A KR20127021384 A KR 20127021384A KR 101748763 B1 KR101748763 B1 KR 101748763B1
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히데아끼 시시도
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은 반도체 장치에서 신호의 변동을 억제하는 것이다. 이러한 변동을 억제함으로써, 반도체 장치에 화상을 표시할 때에 예를 들어 스트라이프 패턴의 형성이 억제될 수 있다. 다른 기간에서 부유 상태로 되는 2개의 인접한 신호선 사이의 거리(G1)는 동일한 기간에서 부유 상태로 되는 2개의 인접한 신호선 사이의 거리(G0, G2)보다 길다. 결과적으로, 용량성 결합으로 인한 신호선의 전위의 변동이 억제될 수 있다. 예를 들어, 신호선이 액티브 매트릭스 표시 장치에서의 소스 신호선인 경우에, 표시된 화상에서의 스트라이프 패턴의 형성이 억제될 수 있다.

Description

반도체 장치 및 전자 기기{SEMICONDUCTOR DEVICE AND ELECTRONIC DEVICE}
본 발명은 반도체 장치에 관한 것이다. 특히, 본 발명은 액티브 매트릭스 구동에 의해 화상을 표시하는 반도체 장치에 관한 것이다. 또한, 본 발명은 반도체 장치를 포함하는 전자 기기에 관한 것이다.
본 명세서에서 반도체 장치는 반도체 특성을 이용하여 동작하는 모든 장치를 나타낸다는 점에 유의한다.
액티브 매트릭스 구동에 의해 화상을 표시하는 반도체 장치(이후 이러한 장치를 액티브 매트릭스 표시 장치라고도 함)가 널리 사용되고 있다. 반도체 장치는 화상이 표시되는 화소부 및 화소부에 화상의 표시를 제어하는 구동 회로를 포함한다. 구체적으로, 반도체 장치에서, 화소부에 매트릭스로 배열되는 복수의 화소에 입력되는 화상 신호는 구동 회로에 의해 제어되고 따라서 화상이 표시된다. 구동 회로 및 화소부에 설치된 복수의 화소는 각각 트랜지스터를 포함한다는 점에 유의한다.
제조 코스트를 감소시키고 이러한 반도체 장치의 크기 및 중량을 감소시키는 관점으로부터 각 화소에 포함된 트랜지스터 및 구동 회로 또는 구동 회로의 일부에 포함된 트랜지스터는 동일한 기판 위에 형성되는 것이 바람직하다. 이들 트랜지스터에 요구되는 특성은 서로 다르다는 점에 유의한다. 예를 들어, 각 화소에 포함된 트랜지스터는 (저온 공정에 의해 형성된) 글래스 기판 위에 형성될 필요가 있고 구동 회로에 포함된 트랜지스터는 고주파수로 구동될 필요가 있다. 따라서, 플라즈마 CVD 등의 저온 공정에 의해 형성될 수 있는 트랜지스터가 각 화소에 포함된 트랜지스터로서 바람직하고, 높은 전계 효과 이동도를 갖는 트랜지스터가 구동 회로에 포함된 트랜지스터로서 바람직하다.
통상적으로, 비정질 실리콘을 포함하는 트랜지스터는 각 화소에 포함된 트랜지스터로서 바람직하고, 단결정 실리콘 또는 다결정 실리콘을 포함하는 트랜지스터는 구동 회로에 포함된 트랜지스터로서 바람직하다. 그러나, 비정질 실리콘을 포함하는 트랜지스터는 고주파수로 구동되기가 어렵고, 단결정 실리콘 또는 다결정 실리콘을 포함하는 트랜지스터는 저온 공정에 의해 형성되기가 어렵다.
상기 문제점들을 고려하여, 폴리페이즈 구동(이후 데이터 분할 구동이라고도 함)이라고 하는 기술이 개발되었다. 데이터 분할 구동은 외부로부터 입력된 신호가 복수의 화상 신호로 분할되고, 복수의 화상 신호가 동시에 복수의 화소에 입력되는 기술이다. 따라서, 구동 회로의 동작 주파수가 감소될 수 있다. 예를 들어, 화상 신호가 4개로 분할될 때, 구동 회로의 동작 주파수는 신호 분할 전의 동작 주파수의 1/4로 감소될 수 있다.
그러나, 데이터 분할 구동을 수행하는 경우에, 구동 회로는 복잡한 구조를 갖는데, 예를 들어, 화소부에 화상 신호를 공급하는 배선(이후 이러한 배선을 데이터 신호선이라고도 함)의 수가 증가된다. 그러므로, 화소에 화상 신호를 공급하는 배선(이후, 이러한 배선은 소스 신호선이라고도 함)은 배선 저항 및 기생 용량에 있어서 가변될 수 있다. 그 경우에, 화소에 입력된 화상 신호가 배선 저항과 기생 용량에 있어서의 소스 신호 간의 차이로 인해 가변되어, 표시된 화상에 스트라이프 패턴이 형성될 수 있다.
특허 문헌 1에서, 스트라이프 패턴의 형성을 억제하는 기술이 개시된다. 구체적으로, 복수의 소스 신호선에서의 배선 저항 및 기생 용량을 평균화함으로써 표시된 화상에 스트라이프 패턴의 형성을 억제하는 기술이 특허 문헌 1에 개시되어 있다.
일본 특개 평 9-325347호 공보
상술한 바와 같이, 액티브 매트릭스 구동 장치에서, 외부로부터 입력된 화상 신호가 데이터 신호선을 통해 화소부에 입력된다. 일반적으로, 스위치는 하나의 데이터 신호선과 복수의 소스 신호선의 각각 사이에 설치되고, 데이터 신호선과 소스 신호선 사이의 전기적 접속은 스위치에 의해 제어된다. 바꾸어 말하면, 복수의 소스 신호선이 하나씩 데이터 신호선에 전기적으로 접속되도록 복수의 스위치가 연속적으로 턴온된다. 따라서, 원하는 화상 신호가 데이터 신호선으로부터 각 소스 신호선에 공급된다.
또한 데이터 분할 구동을 수행하는 표시 장치에서, 화상 신호는 데이터 신호선으로부터 각 소스 신호선에 유사한 방식으로 공급된다. 구체적으로, 화상 신호가 4개로 분할되는 경우에, 4개의 데이터 신호선이 설치되고 스위치가 데이터 신호선 각각과 복수의 소스 신호선 각각 사이에 설치된다. 스위치는 4개의 스위치를 각각 포함하는 그룹으로 분할된다. 즉, 4개의 스위치를 각각 포함하는 그룹은 각 그룹 내의 4개의 소스 신호선이 4개의 데이터 신호선에 전기적으로 접속될 수 있도록 연속적으로 턴온된다. 결과적으로, 스위치의 동작 주파수는 신호 분할 전의 동작 주파수의 1/4로 감소되고, 원하는 화상 신호는 데이터 신호선으로부터 각 소스 신호선에 공급된다.
그러나, 데이터 분할을 수행하는 표시 장치에서, 표시된 화상은 그룹의 경계에서 스트라이프 패턴을 가질 수 있다. 보다 구체적으로, 스위치가 4개의 그룹으로 분할되는 경우에, 표시된 화상은 4k 번째 위치(k는 자연수)의 소스 신호선과 (4k+1) 번째 위치의 소스 신호선 사이의 경계에서 스트라이프 패턴을 가질 수 있다.
상기 문제들을 감안하여, 본 발명의 실시형태의 목적은 반도체 장치에서의 신호의 변동을 억제하는 것이다. 이러한 변동을 억제함으로써, 예를 들어, 반도체 장치에 화상을 표시할 때에 스트라이프 패턴의 형성이 억제될 수 있다는 점에 유의한다.
상기 문제들 중 하나는 용량성 결합으로 인한 반도체 장치에서의 신호의 변동을 억제함으로써 해결될 수 있다.
즉, 본 발명의 실시형태는 제1 기간에서 턴온되고 제2 기간에서 턴오프되는 제1 내지 제n 스위치(n은 2 이상의 자연수); 제1 기간에서 턴오프되고 제2 기간에서 온 상태인 제1 내지 제m 스위치(m은 n+2 이상의 자연수); 제1 내지 제n 신호선; 및 제(n+1) 내지 제m 신호선을 포함한다. 신호는 제1 스위치를 통해 제1 기간에서 제1 신호선에 공급되고, 제1 신호선은 제2 기간에서 부유 상태에 있다. 신호가 제n 스위치를 통해 제1 기간에서 제n 신호선에 공급되고, 제n 신호선은 제2 기간에서 부유 상태에 있다. 제 (n+1) 신호선은 제1 기간에서 부유 상태에 있고, 신호가 제(n+1) 스위치를 통해 제2 기간에서 제(n+1) 신호선에 공급된다. 제m 신호선은 제1 기간에서 부유 상태에 있고, 신호가 제m 스위치를 통해 제2 기간에서 제m 신호선에 공급된다. 제1 내지 제m 신호선은 평행 또는 거의 평행이다. 제n 신호선과 제(n+1) 신호선 사이의 거리는 제(n-1) 신호선과 제n 신호선 사이의 거리보다 길고 제(n+1) 신호선과 제(n+2) 신호선 사이의 거리보다 길다.
본 발명의 실시형태인 반도체 장치에서, 다른 기간에서 부유 상태로 되는 2개의 인접한 신호선 사이의 거리는 동일한 기간에서 부유 상태로 되는 2개의 인접한 신호선 사이의 거리보다 길다. 결과적으로, 용량성 결합으로 인한 신호선의 전위의 변동이 억제될 수 있다. 예를 들어, 신호선이 액티브 매트릭스 표시 장치에서의 소스 신호선인 경우에, 표시된 화상에 스트라이프 패턴의 형성이 억제될 수 있다.
도 1a 내지 1c는 실시형태 1의 반도체 장치를 도시한 도면.
도 2a 및 2b는 실시형태 1의 반도체 장치를 도시한 도면.
도 3a 및 3b는 실시형태 1의 반도체 장치를 도시한 도면.
도 4a 내지 4c는 실시형태 1의 반도체 장치를 도시한 도면.
도 5a 및 5b는 실시형태 1의 반도체 장치를 도시한 도면.
도 6a 및 6b는 실시형태 1의 반도체 장치를 도시한 도면.
도 7은 실시형태 1의 반도체 장치를 도시한 도면.
도 8a 및 8b는 실시형태 2의 반도체 장치를 도시한 도면.
도 9a 및 9b는 실시형태 2의 반도체 장치를 도시한 도면.
도 10은 실시형태 2의 반도체 장치를 도시한 도면.
도 11은 실시형태 2의 반도체 장치를 도시한 도면.
도 12는 실시형태 2의 반도체 장치를 도시한 도면.
도 13a 내지 13d는 실시형태 3의 트랜지스터를 도시한 도면.
도 14a 내지 14f는 실시형태 4의 전자 기기를 도시한 도면.
이후, 본 발명의 실시형태들이 첨부 도면을 참조하여 상세히 설명된다. 본 발명은 아래의 설명으로 한정되지 않고, 당업자라면, 다양한 변경 및 변형이 본 발명의 범위 및 취지를 벗어나지 않고 이루어질 수 있음을 쉽게 이해할 것이라는 점에 주목한다. 따라서, 본 발명은 아래의 실시형태들의 설명으로 한정되지 않는다.
실시형태들에서 도면에 도시된 각 구성의 크기, 층의 두께, 또는 영역은 어떤 경우에는 간략화를 위해 과장되어 있다는 점에 유의한다. 따라서, 본 발명의 실시형태들은 이러한 스케일로 한정되지 않는다. 또한, 본 명세서에서, "제1", "제2", 및 "제3"은 구성요소들 간의 혼동을 피하기 위해 사용된 것이고 이 용어는 구성요소를 수치적으로 한정하는 것은 아니다.
(실시형태 1)
본 실시형태에서, 본 발명의 실시형태인 반도체 장치는 도 1a 내지 1c, 도 2a 및 2b, 도 3a 및 3b, 도 4a 내지 4c, 도 5a 및 5b, 도 6a 및 6b, 및 도 7을 참조하여 설명된다.
도 1a는 본 실시형태의 반도체 장치에 포함된, 복수의 신호선(11 내지 18) 과 복수의 신호선(11 내지 18)에의 신호의 입력을 제어하는 복수의 스위치(21 내지 28)의 위치관계를 도시한다. 스위치(21)는 신호선(11)에의 입력 신호(In1)의 공급을 제어한다는 점에 유의한다. 마찬가지로, 스위치(22 내지 28)는 신호선(12 내지 18)에의 입력 신호(In2 내지 In8)의 공급을 제어한다. 또한, 복수의 신호선(11 내지 18)은 서로 평행 또는 거의 평행하게 배치된다. 또한, 신호선(14)과 신호선(15) 사이의 거리(G1)는 신호선(13)과 신호선(14) 사이의 거리(G0)보다 길고 신호선(15)과 신호선(16) 사이의 거리(G2)보다 길다. 본 실시형태의 반도체 장치에서, 신호는 스위치(21 내지 28)만을 통하여 신호선(11 내지 18)에 공급된다는 점에 유의한다. 그러므로, 스위치(21 내지 28)가 오프 상태인 경우에, 신호선(11 내지 18)은 부유 상태(고 임피던스 상태라고도 함)에 있다.
도 1b는 도 1a의 반도체 장치에 포함된 스위치(21 내지 28)의 동작을 도시한다. 도 1b에 도시한 바와 같이, 기간 T1에서, 스위치(21 내지 24)는 온 상태에 있고 스위치(25 내지 28)는 오프 상태에 있다. 기간 T2에서, 스위치(21 내지 24)는 오프 상태에 있고 스위치(25 내지 28)는 온 상태에 있다.
도 1a 및 1b에 도시된 반도체 장치에서, 다른 기간에서 부유 상태로 되는 2개의 인접한 신호선 사이의 거리(신호선(14)과 신호선(15) 사이의 거리(G1))는 동일한 기간에서 부유 상태로 되는 2개의 인접한 신호선 사이의 거리(신호선(13)과 신호선(14) 사이의 거리(G0) 및 신호선(15)과 신호선(16) 사이의 거리(G2))보다 길다. 따라서, 용량성 결합으로 인한 신호선(14) 또는 신호선(15)의 전위의 변동이 억제될 수 있다. 구체적으로, 기간 T1에서 신호선(14)에의 입력 신호(In4)의 입력으로 인한 신호(15)의 전위의 변동 및 기간 T2에서 신호선(15)에의 입력 신호(In5)의 입력으로 인한 신호선(14)의 전위의 변동이 억제될 수 있다.
다른 기간에서 턴온된 스위치를 통하는 복수의 신호선에의 신호의 공급은 동일한 배선을 사용하여 수행될 수 있다는 점에 유의한다. 예를 들어, 도 1c에 도시한 바와 같이, 신호선(11 및 15)에의 신호의 공급은 배선(31)을 사용하여 수행될 수 있다. 이것은 신호선(12 및 16)의 쌍, 및 신호선(13 및 17)의 쌍, 신호선(14 및 18)의 쌍에도 해당될 수 있다. 신호선(12 및 16)에의 신호의 공급은 배선(32)을 사용하여 수행될 수 있다. 신호선(13 및 17)에의 신호의 공급은 배선(33)을 사용하여 수행될 수 있다. 신호선(14 및 18)에의 신호의 공급은 배선(34)을 사용하여 수행될 수 있다. 즉, 신호선(11)에 공급된 신호는 기간 T1에서 입력된 입력 신호(In9)이고, 신호선(15)에 공급된 신호는 기간 T2에서 입력된 입력 신호(In9)이다. 마찬가지로, 신호선(12)에 공급된 신호는 기간 T1에서 입력된 입력 신호(In10)이고, 신호선(16)에 공급된 신호는 기간 T2에서 입력된 입력 신호(In10)이고; 신호선(13)에 공급된 신호는 기간 T1에서 입력된 신호(In11)이고, 신호선(17)에 공급된 신호는 기간 T2에서 입력된 입력 신호(In11)이고; 신호선(14)에 공급된 신호는 기간 T1에서 입력된 입력 신호(In12)이고, 신호선(18)에 공급된 신호는 기간 T2에서 입력된 입력 신호(In12)이다.
또한, 스위치(21 내지 28)로서, 트랜지스터가 사용될 수 있다. 도 2a는 도 1a에 도시된 반도체 장치에 포함된 스위치(21 내지 28)가 트랜지스터로 대체된 도면을 도시한다. 도 2a에 도시된 반도체 장치에서, 트랜지스터(41 내지 44)의 게이트 단자는 제어 신호(C1)에 의해 제어되고, 트랜지스터(45 내지 48)의 게이트 단자는 제어 신호(C2)에 의해 제어된다. 여기서, 트랜지스터(41 내지 48)는 n 채널 트랜지스터인 점에 유의한다. 도 2b는 제어 신호(C1) 및 제어 신호(C2)의 전위의 변동을 도시한다. 제어 신호(C1)는 전위가 기간 T1에서 고 레벨이고 기간 T2에서 저 레벨인 신호이다. 제어 신호(C2)는 전위가 기간 T1에서 저 레벨이고 기간 T2에서 고 레벨인 신호이다. 따라서, 트랜지스터(41 내지 44)는 기간 T1에서 온 상태에 그리고 기간 T2에서 오프 상태에 있을 수 있고, 트랜지스터(45 내지 48)는 기간 T1에서 오프 상태에 그리고 기간 T2에서 온 상태에 있을 수 있다.
도 3a는 도 2a에 도시된 반도체 장치의 일부의 특정한 구조를 도시한 평면도이다. 도 3b는 도 3a의 선 A-B를 따라 취한 단면도이다. 도 3b에 도시된 트랜지스터(45)는 기판(50) 위의 도전층(51), 기판(50) 및 도전층(51) 위의 절연층(52), 절연층(52) 위의 반도체층(53), 및 절연층(52) 및 반도체층(53) 위의 도전층(54) 및 도전층(55)을 포함한다. 도 3b에서, 도전층(51)은 트랜지스터(45)의 게이트 단자로 되고, 절연층(52)은 트랜지스터(45)의 게이트 절연층으로 되고, 도전층(54)은 트랜지스터(45)의 소스 단자 및 드레인 단자 중 하나로 되고, 도전층(55)은 트랜지스터(45)의 소스 단자 및 드레인 단자 중 다른 하나로 된다는 점에 유의한다. 도 3a에 도시된 트랜지스터(43, 44, 및 46)의 각각의 구조는 트랜지스터(45)의 구조와 동일하거나 실질적으로 동일하다.
기판(50)의 예는 반도체 기판(예를 들어, 단결정 기판 또는 실리콘 기판), SOI 기판, 글래스 기판, 석영 기판, 상부 표면이 절연층을 구비한 도전성 기판, 또는 플라스틱 기판, 본딩 필름, 섬유 재료를 포함하는 종이, 및 베이스 필름 등의 가요성 기판을 포함한다는 점에 유의한다. 글래스 기판의 예는 바륨 보로실리케이트 글래스 기판, 알루미노보로실리케이트 글래스 기판, 및 소다 석회 글래스를 포함한다. 가요성 기판의 예는 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN) 및 폴리에테르 설폰(PES), 및 아크릴로 대표되는 플라스틱 등의 가요성 합성 수지를 포함한다.
도전층(51, 54, 및 55)으로서, 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 및 스칸듐(Sc)으로부터 선택된 원소, 이들 원소를 포함하는 합금, 또는 이들 원소를 포함하는 질화물이 사용될 수 있다. 이들 재료의 적층 구조가 또한 사용될 수 있다.
절연층(52)으로서, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 또는 산화 탄탈 등의 절연체가 사용될 수 있다. 이들 재료를 사용하여 형성된 적층 구조가 또한 사용될 수 있다. 산화 질화물은 질소보다 산소를 많이 포함하는 물질을 말하고, 산소, 질소, 실리콘, 및 수소를, 전체 원자의 퍼센티지가 100원자%인 경우, 각각, 55원자% 내지 65원자%, 1원자% 내지 20원자%, 25원자% 내지 35원자%, 및 0.1원자% 내지 10원자%의 범위의 소정 농도로 포함하는 점에 유의한다. 또한, 질화 산화 실리콘은 산소보다 질소를 많이 포함하는 물질을 말하고, 산소, 질소, 실리콘, 및 수소를, 전체 원자의 퍼센티지가 100원자%인 경우, 각각, 15원자% 내지 30원자%, 20원자% 내지 35원자%, 25원자% 내지 35원자%, 및 15원자% 내지 25원자%의 범위의 소정 농도로 포함한다.
반도체층(53)은 예를 들어 다음의 재료 중 어느 것을 사용하여 형성될 수 있다: 그 주성분으로서 실리콘(Si) 또는 게르마늄(Ge) 등의, 주기율표의 14족에 속하는 원소를 포함하는 재료, 실리콘 게르마늄(SiGe) 또는 갈륨 비소(GaAs) 등의 화합물; 산화 아연(ZnO) 또는 인듐(In) 및 갈륨(Ga)을 포함하는 산화 아연; 또는 반도체 특성을 나타내는 유기 화합물이 사용될 수 있다. 이들 반도체 재료를 사용하여 형성된 층의 적층 구조가 또한 사용될 수 있다.
도 3a에 도시된 반도체 장치에 포함된 트랜지스터(43 내지 46)의 채널 길이 방향은 신호선(13 내지 16)에 수직이거나 또는 거의 수직이다. 또한, 트랜지스터(45)로부터 멀리 떨어진, 트랜지스터(44)의 소스 단자 및 드레인 단자 중 하나는 신호선(14)에 전기적으로 접속되고, 트랜지스터(44)로부터 멀리 떨어진, 트랜지스터(45)의 소스 단자 및 드레인 단자 중 하나는 신호선(15)에 전기적으로 접속된다. 바꾸어 말하면, 트랜지스터(44)의 소스 단자 및 드레인 단자 중 하나가 트랜지스터(44)의 소스 단자 및 드레인 단자 중 다른 하나보다 트랜지스터(45)에 더 가깝고 트랜지스터(45)의 소스 단자 및 드레인 단자 중 하나가 트랜지스터(45)의 소스 단자 및 드레인 단자 중 다른 하나보다 트랜지스터(44)에 더 가까운 경우에, 트랜지스터(44)의 소스 단자 및 드레인 단자 중 다른 하나는 신호선(14)에 전기적으로 접속되고 트랜지스터(45)의 소스 단자 및 드레인 단자 중 다른 하나는 신호선(15)에 전기적으로 접속된다. 도 3a에 도시된 바와 같이, 트랜지스터(43 내지 46)의 소스 단자 및 드레인 단자와 신호선(13 내지 16)은 동일한 도전층을 사용하여 형성된다는 점에 유의한다. 따라서, 상기 설명에서, 트랜지스터(44 및 45)의 각각의 소스 단자 및 드레인 단자 중 다른 하나는 신호(14 및 15)의 각각의 일부로서 표현될 수 있다.
도 3a에 도시된 설계로, 신호선(14)과 신호선(15) 사이의 거리(G1)는 신호선(13)과 신호선(14) 사이의 거리(G0) 및 신호선(15)과 신호선(16) 사이의 거리(G2)보다 길게 될 수 있다. 따라서, 용량성 결합으로 인한 신호선(14) 또는 신호선(15)의 전위의 변동이 억제될 수 있다.
또한, 도 3a에 도시된 구성은 일정한 간격 또는 거의 일정한 간격으로 떨어진 복수의 트랜지스터에서 신호선에 전기적으로 접속된 단자를 선택함으로써만 실현될 수 있다. 바꾸어 말하면, 도 3a에 도시된 구성은 신호선 사이의 거리가 간단한 설계를 통해 조정될 수 있는 구성이다. 그러므로, 다른 기간에서 부유 상태로 되는 인접한 신호선 사이의 거리를 동일한 기간에서 부유 상태로 되는 2개의 인접한 신호선 사이의 거리보다 길게 하는 것이 목적인 경우에, 이 목적은 도 3a에 도시된 구조로 쉽게 달성될 수 있다. 따라서, 도 3a에 도시된 구성이 바람직하다.
상기 언급된 반도체 장치는 실시형태의 예이고, 상기 설명과 다른 점을 갖는 반도체 장치가 또한 본 실시형태에 포함된다.
예를 들어, 상기 언급된 반도체 장치가 상술한 바와 같이 신호의 입력이 4개의 신호선을 각각 포함하는 그룹에서 제어되는 구성(도 1a 참조)을 갖지만, 각 그룹 내의 신호선의 수는 4개로 한정되지 않는다. 각 그룹 내의 신호선의 수는 2 이상의 자연수인 한 임의의 수일 수 있다.
또한, 상기 언급된(도 1b 참조) 반도체 장치는 기간 T1에서 턴온된 스위치의 수가 상술한 바와 같이 복수의 스위치에서 기간 T2에서 턴온된 스위치의 수와 동일한 구성(동일한 수의 스위치를 갖는 그룹을 포함하는 구조)을 갖지만, 그룹에서의 스위치의 수는 서로 다를 수 있다.
또한, 상기 언급된 반도체 장치가 동일한 배선을 사용하여 복수의 신호선에 신호를 공급하는 경우에, 신호가 상술한 바와 같이 동일한 배선을 사용하여, 그 그룹에 동일한 위치를 갖는 신호선에 공급되는 구성(도 1c 참조)을 갖지만, 동일한 배선을 사용하여 신호가 공급되는 신호선은 그 그룹에서 다른 위치를 가질 수 있다. 구체적으로, 도 4a 및 4b에 도시된 구성으로 복수의 신호선에 신호가 공급될 수 있다. 또한, 각 배선은 도 4c에 도시된 바와 같이 연장될 수 있다. 결과적으로, 배선에서의 배선 저항 및 기생 용량이 평균화될 수 있다.
더구나, 상기 설명에서 도 1a의 스위치(21 내지 28)로서 n 채널 트랜지스터가 상기 언급된 반도체 장치에서 사용되는 예가 도시된다(도 2a 참조). 그러나, 도 5a에 도시된 바와 같이, p 채널 트랜지스터(61 내지 68)가 도 1a에 도시된 스위치(21 내지 28)로서 사용될 수 있다. p 채널 트랜지스터가 스위치로서 사용되는 경우에, 도 5b에 도시한 바와 같이, 제어 신호(C1)는 기간 T1에서 저 레벨이고 기간 T2에서 고 레벨이고, 제어 신호(C2)는 기간 T1에서 고 레벨이고 기간 T2에서 저 레벨일 필요가 있다는 점에 유의한다.
또한, 상기 설명에서, 보텀 게이트 구조를 갖는 트랜지스터가 상기 언급된 반도체 장치에서 트랜지스터로서 사용되는 예가 도시된다(도 3a 및 3b 참조). 그러나, 트랜지스터의 구조는 보텀 게이트 구조로 한정되지 않는다. 예를 들어, 게이트 단자를 반도체층의 위와 아래에 포함하는 트랜지스터인 톱 게이트 구조를 갖는 트랜지스터가 트랜지스터로서 사용될 수 있다. 도 6a 및 6b는 톱 게이트 구조를 갖는 트랜지스터가 본 실시형태의 반도체 장치용으로 사용되는 예를 도시한다. 도 6a는 도 2a에 도시된 반도체 장치의 일부의 특정한 구조를 도시한 평면도이고, 도 6b는 도 6a의 선 C-D을 따라 취한 단면도라는 점에 유의한다. 도 6b에 도시된 트랜지스터(45)는 기판(70) 위의 절연층(71), 절연층(71) 위의 반도체층(72), 반도체층(72) 위의 절연층(73), 절연층(73) 위의 도전층(74), 절연층(73) 및 도전층(74) 위의 절연층(75), 및 절연층(73) 및 절연층(75)에 설치된 컨택트 홀을 통해 반도체층과 접한 도전층(76) 및 도전층(77)을 포함한다. 도 6b에 도시된 트랜지스터(45)에서, 도전층(74)은 게이트 단자로 되고, 절연층(73)은 게이트 절연층으로 되고, 도전층(76)은 소스 단자 및 드레인 단자 중 하나로 되고, 도전층(77)은 소스 단자 및 드레인 단자 중 다른 하나로 된다는 점에 유의한다. 도 6a에 도시된 트랜지스터(43, 44 및 46)의 각각의 구조는 도 6b에 도시된 트랜지스터(45)의 구조와 동일하거나 또는 거의 동일하다.
도 3b에 도시된 기판(50)의 재료와 동일하거나 또는 실질적으로 동일한 재료가 기판(70)용으로 사용될 수 있다는 점에 유의한다. 따라서, 상기 설명이 참조된다. 또한, 도 3b에 도시된 절연층(52)용 재료와 동일하거나 또는 실질적으로 동일한 재료가 절연층(71, 73, 및 75)용으로 사용될 수 있고; 도 3b에 도시된 반도체층(53)용 재료와 동일하거나 또는 실질적으로 동일한 재료가 반도체층(72)용으로 사용될 수 있고; 도 3b에 도시된 도전층(51, 54, 및 55)용 재료와 동일하거나 또는 실질적으로 동일한 재료가 도전층(74, 76, 및 77)용으로 사용될 수 있다. 그러므로, 상기 설명이 참조된다. 또한, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조사이클로부텐, 아크릴, 또는 에폭시 등의 유기 재료, 실록산 수지 등의 실록산 재료; 옥사졸 수지 등이 절연층(75)용으로 또한 사용될 수 있다. 실록산 재료는 Si-O-Si 결합을 포함하는 재료에 대응한다는 점에 유의한다. 실록산은 실리콘(Si)과 산소(O)의 결합으로부터 형성된 스켈톤을 포함한다. 치환기로서, 유기기(예를 들어, 알킬기 또는 방향족 탄화 수소) 또는 플루오르기가 사용될 수 있다. 유기기는 플루오르기를 포함할 수 있다.
또한, 상기 언급된 반도체 장치에서, 동일한 기간에서 부유 상태에 있는 신호선의 배열은 한정되지 않는다. 즉, 동일한 기간에서 부유 상태로 되는 복수의 신호선에 전기적으로 접속된 트랜지스터에서, 각 트랜지스터에서 소스 및 드레인 단자 중 어느 것이 신호선 각각에 접속되는 지가 적절히 선택될 수 있다. 예를 들어, 동일한 기간에서 부유 상태로 되는 복수의 신호선은 2개의 신호선을 각각 포함하는 그룹으로 분할될 수 있고, 2개의 신호선은 인접한 트랜지스터의 이웃 단자에 전기적으로 접속될 수 있다(도 7 참조). 도 7에 도시된 구성은 신호가 동일한 배선(도 1c 참조)을 사용하여 복수의 신호선에 공급되는 반도체 장치용으로 바람직하다는 점에 유의한다.
그 이유가 아래에 상세히 설명된다. 여기서, 트랜지스터(43)의 소스 단자 및 드레인 단자 중 하나는 신호선(13)에 전기적으로 접속된 단자라고 가정하고, 트랜지스터(43)의 소스 단자 및 드레인 단자 중 다른 하나는 배선(33)에 전기적으로 접속된 단자라고 가정한다. 그 경우에, 트랜지스터(43)의 소스 단자 및 드레인 단자 중 다른 하나의 전위는 신호선(13)에 신호가 공급되는지 여부에 상관없이 변동한다. 그때, 도 7에 도시된 구성에서의 트랜지스터(43)의 소스 단자 및 드레인 단자 중 다른 하나와 신호선(14) 사이의 거리는 도 3a에 도시된 구성의 거리보다 길다. 따라서, 도 7에 도시된 구성으로, 용량성 결합으로 인한 신호선(14)의 전위의 변동이 도 3a에 도시된 구성에 비해 억제될 수 있다. 그러므로, 도 7에 도시된 구성이 바람직하다.
본 실시형태 또는 본 실시형태의 일부는 다른 실시형태들 또는 다른 실시형태들의 일부와 자유롭게 조합될 수 있다는 점에 유의한다.
(실시형태 2)
본 실시형태에서, 본 발명의 실시형태의 반도체 장치가 설명된다. 구체적으로, 데이터 분할 구동을 수행하는 액티브 매트릭스 표시 장치의 예가 도 8a 및 8b, 도 9a 및 9b, 도 10, 도 11, 및 도 12를 참조하여 설명된다.
도 8a는 액티브 매트릭스 표시 장치의 구성예를 도시한다. 도 8a에 도시된 표시 장치는 화소부(101), 소스 신호선 구동 회로(102), 게이트 신호선 구동 회로(103), 평행으로 또는 거의 평행으로 배열된 복수의 소스 신호선(104), 및 평행으로 또는 거의 평행으로 배열된 복수의 게이트 신호선(105)을 포함한다. 화소부(101)는 복수의 화소(107)를 포함한다. 복수의 화소(107)는 매트릭스로 배열되는 점에 유의한다. 복수의 소스 신호선(104) 각각은 매트릭스로 배열된 복수의 신호선 중 임의의 열의 화소에 전기적으로 접속되고, 복수의 게이트 신호선(105) 각각은 매트릭스로 배열된 복수의 화소 중 임의의 행의 화소에 전기적으로 접속된다. 신호들(화상 신호, 클록 신호, 스타트 신호 등)은 가요성 인쇄 회로(106A 및 106B)를 통해 외부로부터 소스 신호선 구동 회로(102) 및 게이트 신호선 구동 회로(103)에 입력된다는 점에 유의한다.
도 8b는 도 8a의 소스 신호선 구동 회로(102)의 구성예를 도시한다. 도 8b에 도시된 소스 신호선 구동 회로(102)는 시프트 레지스터 회로(111) 및 샘플링 회로(112)를 포함한다. 클록 신호(CK), 스타트 신호(SP) 등이 시프트 레지스터 회로(111)에 입력된다. 화상 신호(Data), 시프트 레지스터 회로(111)로부터 출력된 복수의 신호 등은 샘플링 회로(112)에 입력된다. 샘플링 회로(112)는 화상 신호(Data)를 화소부(101)에 배열된 복수의 소스 신호선에 출력한다.
도 9a는 도 8b에 도시된 샘플링 회로(112)의 구성예를 도시한다. 도 9a에 도시된 샘플링 회로(112)는 데이터 신호선(121 내지 124) 및 트랜지스터(131 내지 139)를 포함한다.
화상 신호(Data)로서 외부로부터 입력된 신호는 4개의 화상 신호로 분할되어, 4개의 화상 신호 각각은 화상 신호(Data)의 주파수의 1/4로 감소된 주파수를 갖는다. 따라서, 화상 신호(Data 1 내지 Data 4)가 얻어진다. 각각의 데이터 신호선(121 내지 124)은 화상 신호(Data 1 내지 Data 4) 중 하나를 공급한다.
트랜지스터(131 내지 134)의 게이트 단자는 시프트 레지스터 회로(111)로부터 출력된 복수의 신호 중 하나인 신호(SRout1)를 출력하기 위한 단자에 전기적으로 접속된다. 트랜지스터(135 내지 138)의 게이트 단자는 시프트 레지스터 회로(111)로부터 출력된 복수의 신호 중 하나인 신호(SRout2)를 출력하기 위한 단자에 전기적으로 접속된다. 트랜지스터(139)의 게이트 단자는 시프트 레지스터 회로(111)로부터 출력된 복수의 신호 중 하나인 신호(SRout3)를 출력하기 위한 단자에 전기적으로 접속된다.
트랜지스터(131, 135, 및 139)의 각각의 소스 단자 및 드레인 단자 중 하나는 데이터 신호선(121)에 전기적으로 접속된다. 트랜지스터(132 및 136)의 각각의 소스 단자 및 드레인 단자 중 하나는 데이터 신호선(122)에 전기적으로 접속된다. 트랜지스터(133 및 137)의 각각의 소스 단자 및 드레인 단자 중 하나는 데이터 신호선(123)에 전기적으로 접속된다. 트랜지스터(134 및 138)의 각각의 소스 단자 및 드레인 단자 중 하나는 데이터 신호선(124)에 전기적으로 접속된다.
트랜지스터(131 내지 139)의 각각의 소스 단자 및 드레인 단자 중 다른 하나는 화소부(101)에서 평행으로 또는 거의 평행으로 배열된 소스 신호선(141 내지 149) 중 어느 것에 전기적으로 접속된다.
소스 신호선(144)과 소스 신호선(145) 사이의 거리(g4) 및 소스 신호선(148)과 소스 신호선(149) 사이의 거리(g8)는 다른 인접한 소스 신호선 사이의 거리(즉, g1, g2, g3, g5, g6, 또는 g7)보다 길다는 점에 유의한다.
도 9b는 도 9a에 도시된 샘플링 회로(112)에 입력된 신호의 특정 예를 도시한다.
구체적으로, 신호(SRout1)는 기간 t1에서 고 레벨이고 기간 t2 및 기간 t3에서 저 레벨인 신호이고; 신호(SRout2)는 기간 t2에서 고 레벨이고 기간 t1 및 t3에서 저 레벨인 신호이고; 신호(SRout3)는 기간 t3에서 고 레벨이고 기간 t1 및 기간 t2에서 저 레벨인 신호이다. 기간 t1 내지 t3은 동일한 길이를 갖는다는 점에 유의한다.
화상 신호(Data)는 기간 t1 내지 t3 각각을 4개로 분할하여 얻어진 기간(기간 t11 내지 t14, 기간 t21 내지 t24, 및 기간 t31 내지 t34)마다 전위 레벨이 변동하는 신호이다. 또한, 화상 신호(Data1)는 기간 t11에서 화상 신호(Data)에 의해 유지된 전위를 기간 t1에서 유지하고; 기간 t21에서 화상 신호(Data)에 의해 유지된 전위를 기간 t2에서 유지하고; 기간 t31에서 화상 신호(Data)에 의해 유지된 전위를 기간 t3에서 유지하는 신호이다. 이것은 다른 화상 신호(Data2 내지 Data4)에도 해당될 수 있다. 화상 신호(Data2)는 기간 t12에서 화상 신호(Data)에 의해 유지된 전위를 기간 t1에서 유지하고; 기간 t22에서 화상 신호(Data)에 의해 유지된 전위를 기간 t2에서 유지하고, 기간 t32에서 화상 신호(Data)에 의해 유지된 전위를 기간 t3에서 유지하는 신호이다. 화상 신호(Data3)는 기간 t13에서 화상 신호(Data)에 의해 유지된 전위를 기간 t1에서 유지하고; 기간 t23에서 화상 신호(Data)에 의해 유지된 전위를 기간 t2에서 유지하고; 기간 t33에서 화상 신호(Data)에 의해 유지된 전위를 기간 t3에서 유지하는 신호이다. 화상 신호(Data4)는 기간 t14에서 화상 신호(Data)에 의해 유지된 전위를 기간 t1에서 유지하고; 기간 t24에서 화상 신호(Data)에 의해 유지된 전위를 기간 t2에서 유지하고; 기간 t34에서 화상 신호(Data)에 의해 유지된 전위를 기간 t3에서 유지하는 신호이다.
본 실시형태의 반도체 장치는 상기 언급된 구성으로 데이터 분할 구동을 수행한다. 보다 구체적으로, 화상 신호(Data)는 4개의 화상 신호(Data1 내지 Data4)로 분할되고, 화상 신호(Data1 내지 Data4)는 특정 기간(기간 t1, 기간 t2, 및 기간 t3) 마다, 화소부(101)에 배열된 4개의 소스 신호선에 동시에 공급된다. 결과적으로, 샘플링 회로(112)(트랜지스터(131 내지 139))의 동작 주파수는 소스 신호선 각각에 화상 신호(Data)를 연속적으로 공급하는 샘플링 회로의 동작 주파수의 1/4로 감소될 수 있다.
또한, 본 실시형태의 반도체 장치에서, 다른 기간에서 부유 상태로 되는 2개의 인접한 소스 신호선 사이의 거리(g4 또는 g8)는 동일한 기간에서 부유 상태로 되는 2개의 인접한 소스 신호선 사이의 거리(g1, g2, g3, g5, g6, 또는 g7)보다 길다. 따라서, 용량성 결합으로 인한 소스 신호선(144), 소스 신호선(145), 소스 신호선(148), 또는 소스 신호선(149)의 전위의 변동이 억제될 수 있다. 구체적으로, 기간 t1에서 소스 신호선(144)에의 화상 신호(Data4)의 입력으로 인한 소스 신호선(145)의 전위의 변동, 기간 t2에서 소스 신호선(145)에의 화상 신호(Data1)의 입력으로 인한 소스 신호선(144)의 전위의 변동, 기간 t2에서 소스 신호선(148)에의 화상 신호(Data4)의 입력으로 인한 소스 신호선(149)의 전위의 변동, 및 기간 t3에서 소스 신호선(149)에의 화상 신호(Data1)의 입력으로 인한 소스 신호선(148)의 전위의 변동을 억제하는 것이 가능하다. 결과적으로, 본 실시형태의 반도체 장치에 표시된 화상에 스트라이프 패턴의 형성이 억제될 수 있다.
도 10은 도 9a에 도시된 반도체 장치의 일부의 특정 구조를 도시한 평면도이다. 도 10에 도시된 트랜지스터는 역스태거형 트랜지스터라는 점에 유의한다(도 3a 및 3b 참조).
도 10에 도시된 반도체 장치에 포함된 트랜지스터(133 내지 139)는 트랜지스터(133 내지 139)의 채널 길이 방향이 소스 신호선(143 내지 149)에 수직 또는 거의 수직이도록 배열된다.
또한, 트랜지스터(135)로부터 멀리 떨어진, 트랜지스터(134)의 소스 단자 및 드레인 단자 중 하나는 소스 신호선(144)에 전기적으로 접속되고, 트랜지스터(134)로부터 멀리 떨어진, 트랜지스터(135)의 소스 단자 및 드레인 단자 중 하나는 소스 신호선(145)에 전기적으로 접속된다. 바꾸어 말하면, 트랜지스터(134)의 소스 단자 및 드레인 단자 중 하나가 트랜지스터(134)의 소스 단자 및 드레인 단자 중 다른 하나보다 트랜지스터(135)에 더 가깝고 트랜지스터(135)의 소스 단자 및 드레인 단자 중 하나가 트랜지스터(135)의 소스 단자 및 드레인 중 다른 하나보다 트랜지스터(134)에 더 가까운 경우에, 트랜지스터(134)의 소스 단자 및 드레인 단자 중 다른 하나는 소스 신호선(144)에 전기적으로 접속되고 트랜지스터(135)의 소스 단자 및 드레인 단자 중 다른 하나는 소스 신호선(145)에 전기적으로 접속된다.
마찬가지로, 트랜지스터(139)로부터 멀리 떨어진, 트랜지스터(138)의 소스 단자 및 드레인 단자 중 하나는 소스 신호선(148)에 전기적으로 접속되고, 트랜지스터(138)로부터 멀리 떨어진, 트랜지스터(139)의 소스 단자 및 드레인 단자 중 하나는 소스 신호선(149)에 전기적으로 접속된다. 바꾸어 말하면, 트랜지스터(138)의 소스 단자 및 드레인 단자 중 하나가 트랜지스터(138)의 소스 단자 및 드레인 단자 중 다른 하나보다 트랜지스터(139)에 더 가깝고 트랜지스터(139)의 소스 단자 및 드레인 단자 중 하나가 트랜지스터(139)의 소스 단자 및 드레인 단자 중 다른 하나보다 트랜지스터(138)에 더 가까운 경우에, 트랜지스터(138)의 소스 단자 및 드레인 단자 중 다른 하나는 소스 신호선(148)에 전기적으로 접속되고 트랜지스터(139)의 소스 단자 및 드레인 단자 중 다른 하나는 소스 신호선(149)에 전기적으로 접속된다.
도 10에 도시된 바와 같이, 트랜지스터(133 내지 139)의 소스 단자 및 드레인 단자와 신호선(143 내지 149)은 동일한 도전층을 사용하여 형성되는 점에 유의한다. 따라서, 상기 설명에서, 트랜지스터(134, 135, 138, 및 139)의 각각의 소스 단자 및 드레인 단자 중 다른 하나는 소스 신호선(144, 145, 148, 및 149)의 각각의 일부로서 표현될 수 있다.
도 10에 도시된 설계로, 소스 신호선(144)과 소스 신호선(145) 사이의 거리(g4) 및 소스 신호선(148)과 소스 신호선(149) 사이의 거리(g8)는 다른 인접한 신호선 사이의 거리(즉, g1, g2, g3, g5, g6, 또는 g7)보다 길게 될 수 있다. 따라서, 용량성 결합으로 인한 소스 신호선(144), 소스 신호선(145), 소스 신호선(148), 또는 소스 신호선(149)의 전위의 변동이 억제될 수 있다.
또한, 도 10에 도시된 구성은 일정한 간격 또는 거의 일정한 간격으로 떨어진 복수의 트랜지스터에서 소스 신호선에 전기적으로 접속된 단자를 선택함으로써만 실현될 수 있다. 바꾸어 말하면, 도 10에 도시된 구성은 소스 신호선 사이의 거리가 간단한 설계를 통해 조정될 수 있는 구조이다. 그러므로, 다른 기간에서 부유 상태로 되는 인접한 신호선 사이의 거리를 동일한 기간에서 부유 상태로 되는 2개의 인접한 신호선 사이의 거리보다 길게 하는 것이 목적인 경우에, 이 목적은 도 10에 도시된 구성으로 쉽게 달성될 수 있다. 따라서, 도 10에 도시된 구성이 바람직하다.
상기 언급된 반도체 장치는 실시형태의 예이고, 상기 설명과 다른 점을 갖는 반도체 장치가 또한 본 실시형태에 포함된다.
예를 들어, 상기 언급된 반도체 장치가 스트라이프된 어레이로 배열된 복수의 화소(107)를 포함하지만(도 10 참조), 복수의 화소(107)는 델타 어레이로 배열될 수 있다(도 11 참조).
또한, 상기 언급된 반도체 장치에서, 동일한 기간에서 부유 상태로 되는 소스 신호선의 배열은 한정되지 않는다. 즉, 동일한 기간에서 부유 상태로 되는 복수의 신호선에 전기적으로 접속된 트랜지스터에서, 각 트랜지스터에서 소스 단자 및 드레인 단자 중 어느 것이 소스 신호선에 전기적으로 접속되는 지가 적절히 선택될 수 있다. 예를 들어, 동일한 기간에서 부유 상태에 가는 복수의 소스 신호선은 2개의 소스 신호선을 각각 포함하는 그룹으로 분할될 수 있고, 2개의 소스 신호선은 인접한 트랜지스터의 이웃 단자에 전기적으로 접속될 수 있다(도 12 참조). 도 12에 도시된 구성은 신호가 동일한 배선을 사용하여 복수의 신호선에 공급되는 반도체 장치용으로 바람직하다는 점에 유의한다.
그 이유가 아래에 상세히 설명된다. 여기서, 트랜지스터(133)의 소스 단자 및 드레인 단자 중 하나는 신호선(143)에 전기적으로 접속된 단자라고 가정하고, 트랜지스터(133)의 소스 단자 및 드레인 단자 중 다른 하나는 데이터 신호선(123)에 전기적으로 접속된 단자라고 가정한다. 그 경우에, 트랜지스터(133)의 소스 단자 및 드레인 단자 중 다른 하나의 전위는 소스 신호선(143)에 신호가 공급되는지 여부에 상관없이 변동한다. 그때, 도 12에 도시된 구성에서의 트랜지스터(133)의 소스 단자 및 드레인 단자 중 다른 하나와 소스 신호선(144) 사이의 거리는 도 10 및 도 11에 도시된 구성의 거리보다 길다. 따라서, 도 12에 도시된 구성으로, 용량성 결합으로 인한 신호선(144)의 전위의 변동이 도 10 및 도 11에 도시된 구성에 비해 억제될 수 있다. 그러므로, 도 12에 도시된 구성이 바람직하다.
본 실시형태 또는 본 실시형태의 일부는 다른 실시형태들 또는 다른 실시형태들의 일부와 자유롭게 조합될 수 있다는 점에 유의한다.
(실시형태 3)
본 실시형태에서, 실시형태 1 또는 실시형태 2에 설명된 반도체 장치에 포함된 트랜지스터의 예가 설명된다. 구체적으로, 채널 형성 영역이 반도체 장치를 사용하여 형성된 트랜지스터의 구조 및 트랜지스터를 제조하는 방법의 예가 도 13a 내지 13d를 참조하여 설명된다.
도 13a 내지 13d는 실시형태 1의 트랜지스터의 특정 구성 및 제조하는 공정의 예를 도시한 도면이다. 도 13d에 도시된 트랜지스터(410)는 소위 채널 에치형의 보텀 게이트 구조를 갖고 또한 역 스태거형 트랜지스터라고 한다는 점에 유의한다. 단일 게이트 트랜지스터가 도 13d에 도시되지만, 복수의 채널 형성 영역을 포함하는 멀티 게이트 트랜지스터가 필요한 경우 형성될 수 있다.
기판(400) 위에 트랜지스터(410)를 제조하는 공정이 도 13a 내지 13d를 참조하여 설명된다.
먼저, 도전막이 절연면을 갖는 기판(400) 위에 형성되고, 다음에, 게이트 전극층(411)이 제1 포토리소그래피 단계를 통해 형성된다. 이 단계에서 사용된 레지스트 마스크는 잉크젯 방법에 의해 형성될 수 있다는 점에 유의한다. 잉크젯 방법에 의한 레지스트 마스크의 형성은 포토마스크를 필요로 하지 않으므로, 제조 코스트가 감소될 수 있다.
본 실시형태에서, "막"이란 용어는 기판의 전체 표면 위에 형성되고 후속 포토리소그래피 단계 등에서 원하는 형상으로 가공되는 것을 의미하고, 가공 전의 것을 의미한다는 점에 유의한다. "층"이란 용어는 가공에 의해 얻어지고 "막"을 포토리소그래피 단계 등에 의해 원하는 형상으로 만든 것을 의미하거나, 또는 기판의 전체 표면 위에 형성되는 것을 의미한다.
절연면을 갖는 기판(400)으로서 사용될 수 있는 기판에는 특정한 제한은 없지만, 기판은 나중에 수행될 가열 처리에 적어도 충분한 내열성을 가질 필요가 있다. 예를 들어, 바륨 보로실리케이트 글래스, 알루미노보로실리케이트 글래스 등을 사용하여 형성된 글래스 기판이 이용될 수 있다. 글래스 기판이 이용되고 가열 처리가 나중에 수행될 온도가 높은 경우에, 왜곡점이 730℃ 이상인 글래스 기판이 바람직하게 이용된다.
또한, 하지층으로 되는 절연층이 기판(400)과 게이트 전극층(411) 사이에 설치될 수 있다. 하지층은 불순물 원소가 기판(400)으로부터 확산하는 것을 방지하는 기능을 갖고, 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 및 산화 질화 실리콘막 중 하나 이상을 이용한 단층 구조 또는 복수의 층을 이용한 적층 구조로 형성될 수 있다.
게이트 전극층(411)은 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐 등의 금속 재료, 또는 이들 재료를 그 주성분으로 포함하는 합금 재료를 이용한 단층 구조 또는 적층 구조로 형성될 수 있다.
예들 들어, 게이트 전극층(411)의 2층 구조로서, 다음의 구조가 바람직하다. 몰리브덴층이 알루미늄층 위에 적층된 구조, 몰리브덴층이 구리층 위에 적층된 구조, 질화 티타늄층 또는 질화 탄탈층이 구리층 위에 적층된 구조, 또는 질화 티타늄층 및 몰리브덴층이 적층된 구조. 3층 구조로서, 텅스텐층 또는 질화 텅스텐층, 알루미늄 및 실리콘의 합금층 또는 알루미늄 및 티타늄의 합금층, 및 질화 티타늄층 또는 티타늄층이 바람직하다.
다음에, 게이트 절연층(402)은 게이트 전극층(411) 위에 형성된다.
게이트 절연층(402)은 플라즈마 CVD 방법, 스퍼터링 방법 등에 의해 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 및 산화 알루미늄층 중 하나 이상을 이용하는 단층 구조 또는 적층 구조로 형성될 수 있다. 예를 들어, 산화 질화 실리콘층은 플라즈마 CVD 방법에 의해 실란(SiH4), 산소, 및 질소를 포함하는 성막 가스를 이용하여 형성될 수 있다. 또한, 산화 하프늄(HfOx) 또는 산화 탄탈(TaOx) 등의 하이-k 재료가 게이트 절연층으로서 사용될 수 있다. 게이트 절연층(402)은 55nm 내지 500nm의 두께로 형성되고, 게이트 절연층(402)이 적층 구조로 형성되는 경우, 예를 들어, 50nm 내지 200nm의 두께를 갖는 제1 게이트 절연층과 5nm 내지 300nm의 두께를 갖는 제2 게이트 절연층이 적층된다.
여기서, 산화 질화 실리콘층이 플라즈마 CVD 방법에 의해 게이트 절연층(402)으로서 100nm 이하의 두께로 형성된다.
또한, 게이트 절연층(402)으로서, 산화 질화 실리콘층이 고밀도 플라즈마 장치로 형성될 수 있다. 여기서, 고밀도 플라즈마 장치는 1×1011/cm3 이상의 플라즈마 밀도를 실현할 수 있는 장치를 말한다. 예를 들어, 3kW 내지 6kW의 마이크로파를 가하여 플라즈마가 발생되어 절연층이 형성된다.
실란 가스(SiH4), 아산화 질소(N2O), 및 희가스가 10Pa 내지 30Pa의 압력으로 고밀도 플라즈마를 발생하기 위해 원료 가스로서 챔버 내로 도입되고, 절연층이 글래스 기판 등의, 절연면을 갖는 기판 위에 형성된다. 그 후, 실란(SiH4)의 공급이 중지되고, 대기에 노출하지 않고 아산화 질소(N2O) 및 희가스를 도입함으로써 플라즈마 처리가 절연면에 대해 수행될 수 있다. 아산화 질소(N2O) 및 희가스를 도입함으로써 절연층의 표면에 대해 수행되는 플라즈마 처리는 적어도 절연층이 형성된 후에 수행된다. 상기 공정을 통해 형성된 절연층은, 작은 두께를 갖고, 두께가, 예를 들어, 100nm 미만의 두께를 가지더라도 신뢰성이 보장될 수 있는 절연층에 대응한다.
게이트 절연층(402)을 형성하는데 있어서, 챔버 내로 도입되는 실란(SiH4)과 아산화 질소(N2O)의 유량비는 1:10 내지 1:200의 범위에 있다. 또한, 챔버 내로 도입되는 희가스로서, 헬륨, 아르곤, 크립톤, 크세논 등이 사용될 수 있다. 특히, 저렴한 아르곤이 바람직하게 사용된다.
또한, 고밀도 플라즈마 장치를 사용하여 형성된 절연층이 일정한 두께를 가질 수 있기 때문에, 절연층은 우수한 단차 피복성을 갖는다. 또한, 고밀도 플라즈마 장치를 사용하여 형성된 절연층은, 박막의 두께가 정밀하게 제어될 수 있다.
상기 공정을 통해 형성된 절연층은 종래의 평행 평판형 플라즈마 CVD 장치를 사용하여 형성된 절연층과 상당히 다르다. 상기 공정을 통해 형성된 절연막의 에칭 속도는 동일한 에칭액을 사용한 에칭 속도가 서로 비교되는 경우에 종래의 평행 평판형 플라즈마 CVD 장치를 사용하여 형성된 절연막의 에칭 속도보다 10% 이상 또는 20% 이상 느리다. 따라서, 고밀도 플라즈마 장치를 사용하여 형성된 절연층이 치밀한 막이라고 할 수 있다.
나중 단계에서 진성(i형) 또는 실질적으로 진성으로 된 산화물 반도체(고순도 산화물 반도체)는 계면 준위 및 계면 전하에 상당히 민감하므로, 산화물 반도체와 게이트 절연막 간의 계면은 중요하다. 따라서, 고순도 산화물 반도체와 접하는 게이트 절연층은 고 품질이어야 한다. 그러므로, 마이크로파(2.45GHz)를 이용한 고밀도 플라즈마 CVD 장치가 치밀하고 높은 내전압을 갖는 고 품질 절연막의 형성이 이루어질 수 있기 때문에 바람직하게 이용된다. 고순도 산화물 반도체와 고 품질 게이트 절연층이 서로 밀접하게 될 때, 계면 준위 밀도가 감소될 수 있고 양호한 계면 특성이 얻어질 수 있다. 게이트 절연층은 게이트 절연층으로서 양호한 막 품질을 가질 뿐만 아니라 산화물 반도체와의 낮은 계면 준위 밀도 및 양호한 계면을 갖는 것이 중요하다.
다음에, 산화물 반도체막(430)은 게이트 절연층(402) 위에 2nm 내지 200nm의 두께로 형성된다. 산화물 반도체막(430)이 스퍼터링 방법에 의해 형성되기 전에, 게이트 절연층(402)의 표면에 부착된 분말 물질(입자 또는 먼지라고도 함)은 바람직하게는 아르곤 가스가 도입되고 플라즈마가 발생되는 역 스퍼터링에 의해 제거되는 점에 유의한다. 역 스퍼터링은 타겟측에 전압을 가하지 않고, RF 전원이 표면을 개질하기 위해 아르곤 분위기에서 기판측에 전압을 가하는 데 사용되는 방법을 말한다. 아르곤 분위기 대신에, 질소 분위기, 헬륨 분위기, 산소 분위기 등이 사용될 수 있는 점에 유의한다.
산화물 반도체막(430)으로서, In-Ga-Zn-O계 산화물 반도체막, In-Sn-O계 산화물 반도체막, In-Sn-Zn-O계 산화물 반도체막, In-Al-Zn-O계 산화물 반도체막, Sn-Ga-Zn-O계 산화물 반도체막, Al-Ga-Zn-O계 산화물 반도체막, Sn-Al-Zn-O계 산화물 반도체막, In-Ga-O계 산화물 반도체막, In-Zn-O계 산화물 반도체막, Sn-Zn-O계 산화물 반도체막, Al-Zn-O계 산화물 반도체막, In-O계 산화물 반도체막, Sn-O계 산화물 반도체막, 또는 Zn-O계 산화물 반도체막이 사용된다. 본 실시형태에서, 산화물 반도체막(430)은 In-Ga-Zn-O계 금속 산화물 타겟을 사용하는 스퍼터링 방법에 의해 형성된다. 이 단계의 단면도가 도 13a에 도시된다. 다르게는, 산화물 반도체막(430)은 희가스(대표적으로 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로 아르곤)과 산소의 혼합 분위기에서 스퍼터링 방법에 의해 형성될 수 있다. 스퍼터링 방법이 사용될 때, SiO2를 2중량% 이상 10중량% 이하로 포함하는 타겟을 이용하는 성막을 수행하고, 산화물 반도체막(430)에 결정화를 억제하는 SiOx(x>0)을 포함시켜, 가열 처리가 나중 공정에서 수행되는 탈수화 또는 탈수소화를 위해 수행될 때 결정화가 억제되는 것이 바람직하다는 점에 유의한다.
여기서, 성막은 In, Ga, 및 Zn을 포함하는 금속 산화물 타겟(In2O3:Ga2O3:ZnO=1:1:1[몰], In:Ga:Zn=1:1:0.5[원자])을 이용하여 수행된다. 성막 조건은 다음과 같이 설정된다. 기판과 타겟 사이의 거리는 100mm, 압력은 0.2Pa, 직류(DC) 전력은 0.5kW, 및 분위기는 아르곤과 산소의 혼합 분위기(아르곤: 산소=30sccm: 20sccm 및 산소 유량비는 40%). 성막 시에 발생된 분말 물질이 감소될 수 있고 막 두께가 균일하게 될 수 있기 때문에 펄스 직류(DC) 전원이 바람직하다는 점에 유의한다. In-Ga-Zn-O계 막은 2nm 내지 200nm의 두께로 형성된다. 본 실시형태에서, 산화물 반도체막으로서, 20nm 두께 In-Ga-Zn-O계 막은 In-Ga-Zn-O계 금속 산화물 타겟을 이용하는 스퍼터링 방법에 의해 형성된다. In, Ga, 및 Zn을 포함하는 금속 산화물 타겟으로서, In:Ga:Zn=1:1:1[원자]의 조성비를 갖는 타겟 또는 In:Ga:Zn=1:1:2[원자]의 조성비를 갖는 타겟이 또한 사용될 수 있다.
스퍼터링 방법의 예는 고주파수 전원이 스퍼터링 전원으로서 이용되는 RF 스퍼터링 방법, DC 스퍼터링 방법, 및 바이어스가 펄스식으로 가해지는 펄스식 DC 스퍼터링 방법을 포함한다. RF 스퍼터링 방법은 주로 절연막이 형성되는 경우에 이용되고, DC 스퍼터링 방법은 주로 금속 막이 형성되는 경우에 이용된다.
또한, 서로 다른 재료의 복수의 타겟이 설정될 수 있는 다원 스퍼터링 장치도 있다. 다원 스퍼터징 장치로, 서로 다른 재료의 막이 동일한 챔버에 적층되도록 형성될 수 있거나, 또는 복수 종의 재료의 막이 동일한 챔버에서 동시에 전기적 방전에 의해 형성될 수 있다.
또한, 챔버 내에 자석 기구를 구비하고 마그네트론 스퍼터링을 위해 사용되는 스퍼터링 장치, 및 글로우 방전을 이용하지 않고 마이크로파를 사용하여 발생된 플라즈마가 사용되는 ECR 스퍼터링을 위해 사용되는 스퍼터링 장치가 있다.
또한, 스퍼터링 방법에 의한 성막 방법으로서, 타겟 물질과 스퍼터링 가스 성분이 그 박막 화합물을 형성하기 위해 성막 중에 서로 화학적으로 반응하는 반응성 스퍼터링 방법, 및 성막 중에 전압이 또한 기판에 가해지는 바이어스 스퍼터링이 있다.
다음에, 산화물 반도체막(430)은 제2 포토리소그래피 단계를 통해 섬 형상의 산화물 반도체층으로 가공된다. 이 단계에서 사용된 레지스트 마스크는 잉크젯 방법에 의해 형성될 수 있다. 잉크젯 방법에 의한 레지스트 마스크의 형성은 포토마스크를 필요로 하지 않으므로, 제조 코스트가 감소될 수 있다.
다음에, 산화물 반도체층의 탈수화 또는 탈수소화가 수행된다. 탈수화 또는 탈수소화를 위한 제1 가열 처리의 온도는 400℃ 이상 750℃ 이하이고, 바람직하게는 400℃ 이상이고 기판의 왜곡점 미만이다. 여기서, 기판은 가열 처리 장치의 일종인 전기로 내로 도입되고, 1시간 동안 450℃에서 질소 분위기에서 산화물 반도체층에 대해 가열 처리가 수행되고, 다음에, 산화물 반도체층이 대기에 노출되지 않아 산화물 반도체층에 물 및 수소가 들어오는 것을 방지할 수 있으므로, 산화물 반도체층(431)이 얻어진다(도 13b 참조).
가열 처리 장치는 전기로로 한정되지 않고, 저항 발열체 등의 발열 소자로부터 열 전도 또는 열 복사에 의해 피처리물을 가열하는 장치를 포함한다는 점에 유의한다. 예를 들어, GRTA(gas rapid thermal anneal) 장치 또는 LRTA(lamp rapid thermal anneal) 장치 등의 RTA(rapid thermal anneal) 장치가 사용될 수 있다. LRTA 장치는 할로겐 램프, 금속 핼라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프 등의 램프로부터 발한 광(전자기파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온 가스를 이용하여 가열 처리하는 장치이다. 가스로서, 질소 또는 아르곤 등의 희가스 등의, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 가스가 사용된다.
예를 들어, 제1 가열 처리로서, 기판이 650℃ 내지 700℃ 만큼 높은 온도로 가열된 불활성 가스로 이동되고, 수분 동안 가열되고, 고온으로 가열된 불활성 가스에서 나오는 GRTA가 수행될 수 있다. GRTA로, 단기간 동안의 고온 가열 처리가 이루어질 수 있다.
제1 가열 처리에서, 질소 또는 헬륨, 네온, 또는 아르곤 등의 희가스의 분위기에 물, 수소 등이 포함되지 않는 것이 바람직하다는 점에 유의한다. 가열 처리 장치 내로 도입된 질소 또는 헬륨, 네온, 또는 아르곤 등의 희가스의 순도는 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상으로 설정되는 것이 바람직하다(즉, 불순물 농도는 1ppm 이하, 바람직하게는 0.1ppm 이하).
산화물 반도체층에 대해 수행된 제1 가열 처리는 섬 형상의 산화물 반도체층으로 아직 가공되지 않은 산화물 반도체막(430)에 대해 수행될 수 있다. 그 경우에, 제1 가열 처리 후에, 기판이 가열 처리 장치로부터 빠져 나온 다음에, 제2 포토리소그래피 단계가 수행된다.
산화물 반도체층의 탈수화 또는 탈수소화를 위한 가열 처리는 다음의 타이밍 중의 어느 타이밍에서 수행될 수 있다: 산화물 반도체층이 형성된 후; 소스 전극층 및 드레인 전극층이 산화물 반도체층 위에 형성된 후; 및 보호 절연막이 소스 전극층 및 드레인 전극층 위에 형성된 후.
또한, 개구부가 게이트 절연층(402)에 형성되는 경우에, 개구부를 형성하는 단계는 산화물 반도체막(430)이 탈수화 또는 탈수소화 처리되기 전 또는 후에 수행될 수 있다.
산화물 반도체막(430)의 에칭은 웨트 에칭으로 한정되지 않고, 드라이 에칭도 이용될 수 있다는 점에 유의한다.
드라이 에칭을 위한 에칭 가스로서, 염소를 포함하는 가스(염소(Cl2), 3염화 붕소(BCl3), 4염화 실리콘(SiCl4), 또는 4염화 탄소(CCl4) 등의 염소계 가스)가 바람직하게 사용된다.
다르게는, 불소를 포함하는 가스(4불화 탄소(CF4), 6불화 황(SF6), 3불화 질소(NF3), 또는 트리플루오르메탄(CHF3) 등의 불소계 가스); 브롬화 수소(HBr); 산소(O2); 헬륨(He) 또는 아르곤(Ar) 등의 희가스가 첨가된 이들 가스들 중 어느 것 등이 사용될 수 있다.
드라이 에칭 방법으로서, 평행 평판형 RIE(반응성 이온 에칭) 방법 또는 ICP(유도 결합형 플라즈마) 에칭 방법이 사용될 수 있다. 막을 원하는 형상으로 에칭하기 위해서, 에칭 조건(코일형 전극에 가해지는 전력량, 기판 측의 전극에 가해지는 전력량, 기판 측의 전극의 온도 등)이 적절히 조정된다.
웨트 에칭을 위해 사용되는 에칭액으로서, 인산, 아세트산, 및 질산의 혼합 용액 등이 사용될 수 있다. 또한, (간토 화학사가 제조한) ITO07N이 또한 사용될 수 있다.
웨트 에칭 후의 에칭액은 세정에 의해 에칭된 재료와 함께 제거된다. 에칭액과 에칭 제거된 재료를 포함하는 폐액(waste liquid)은 정화될 수 있고, 이 재료는 재활용될 수 있다. 산화물 반도체층에 포함된 인듐 등의 재료가 에칭 후에 폐액으로부터 수집되어 재활용될 때, 자원이 효율적으로 사용되고 코스트가 감소될 수 있다.
에칭 조건(에칭액, 에칭 시간, 및 온도 등)은 재료가 원하는 형상으로 에칭될 수 있도록 기판에 따라 적절히 조정된다.
다음에, 금속 도전막이 게이트 절연층(402) 및 산화물 반도체층(431) 위에 형성된다. 금속 도전막은 스퍼터링 방법 또는 진공 증착 방법에 의해 형성될 수 있다. 금속 도전막의 재료로서, 알루미늄(Al), 크롬(Cr), 구리(Cu), 탄탈(Ta), 티타늄(Ti), 몰리브덴(Mo), 및 텅스텐(W)으로부터 선택된 원소, 이들 원소를 성분으로서 포함하는 합금, 및 이들 원소를 조합하여 포함하는 합금 등을 들 수 있다. 다르게는, 망간(Mn), 마그네슘(Mg), 지르코늄(Zr), 베릴륨(Be), 및 이트륨(Y)으로부터 선택된 하나 이상의 재료가 사용될 수 있다. 또한, 금속 도전막은 단층 구조 또는 2개 이상의 층의 적층 구조를 가질 수 있다. 다음의 구조를 들 수 있다: 실리콘을 포함하는 알루미늄막의 단층 구조, 구리막, 또는 구리를 주성분으로서 포함하는 막의 단층 구조, 티타늄막이 알루미늄막 위에 적층된 2층 구조, 구리막이 질화 티타늄막 또는 질화 구리막 위에 적층된 2층 구조, 및 알루미늄막이 티타늄막 위에 적층되고 또 하나의 티타늄막이 알루미늄막 위에 적층된 3층 구조. 다르게는, 알루미늄(Al)과, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 및 스칸듐(Sc)으로부터 선택된 하나 이상의 원소를 포함하는 막, 합금막, 또는 질화막이 사용될 수 있다.
가열 처리가 금속 도전막의 형성 후에 수행되면, 금속 도전막은 가열 처리에 견디기에 충분한 내열성을 가지는 것이 바람직하다.
제3 포토리소그래피 단계가 수행된다. 레지스트 마스크는 금속 도전막 위에 형성되고 에칭이 선택적으로 수행되어, 소스 전극층(415a) 및 드레인 전극층(415b)이 형성된다. 다음에, 레지스트 마스크가 제거된다(도 13c 참조).
재료 및 에칭 조건은 산화물 반도체층(431)이 금속 도전막의 에칭에 의해 제거되지 않도록 적절히 조정되는 점에 유의한다.
여기서, 티타늄막이 금속 도전막으로서 사용되고, In-Ga-Zn-O계 산화물이 산화물 반도체층(431)용으로 사용되고, 암모니아 과산화수소 혼합물(암모니아, 물, 및 과산화수소수의 혼합액)이 사용된다.
제3 포토리소그래피 단계에서, 산화물 반도체층(431)의 일부만이 에칭되어, 홈(오목부)을 갖는 산화물 반도체층이 형성되는 경우가 있다는 점에 유의한다. 다르게는, 이 단계에서 이용된 레지스트 마스크는 잉크젯 방법에 의해 형성될 수 있다. 잉크젯 방법에 의한 레지스트 마스크의 형성은 포토마스크를 필요로 하지 않으므로, 제조 코스트가 감소될 수 있다.
포토리소그래피 단계에서 사용된 포토마스크의 수를 감소시키고 포토리소그래피 단계의 수를 감소시키기 위해서, 에칭 단계는 광이 복수의 세기를 갖도록 투과되는 노광 마스크인 다계조 마스크를 이용하여 수행될 수 있다. 다계조 마스크를 이용하여 형성된 레지스트 마스크는 복수의 두께를 갖고 애싱을 수행함으로써 형상이 더 변화될 수 있기 때문에, 레지스트 마스크는 서로 다른 패턴을 제공하기 위해 복수의 에칭 단계에서 사용될 수 있다. 따라서, 적어도 2종 이상의 서로 다른 패턴에 대응하는 레지스트 마스크가 하나의 다계조 마스크에 의해 형성될 수 있다. 그러므로, 노광 마스크의 수는 감소될 수 있고 대응하는 포토리소그래피 단계의 수가 또한 감소될 수 있어, 공정의 간략화가 실현될 수 있다.
다음에, 아산화 질소(N2O), 질소(N2) 또는 아르곤(Ar) 등의 가스를 사용하는 플라즈마 처리가 수행된다. 이 플라즈마 처리에 의해, 산화물 반도체층의 노출된 표면에 흡수된 물 등이 제거된다. 플라즈마 처리는 역시 산소와 아르곤의 혼합 가스를 사용하여 수행될 수 있다.
플라즈마 처리 이후에, 보호 절연막으로 되고 산화물 반도체층의 일부와 접하는 산화물 절연층(416)이 대기에 노출하지 않고 형성된다.
적어도 1nm 이상의 두께를 갖는 산화물 절연층(416)은 스퍼터링 방법 등에 의해 적절히 형성될 수 있고, 이 스퍼터링 방법 등은 물 및 수소 등의 불순물이 산화물 절연층(416)에 혼입되지 않는 방법이다. 수소가 산화물 절연층(416)에 포함될 때, 수소가 산화물 반도체층으로 들어가게 되어, 산화물 반도체층(431)의 백채널이 낮은 저항을 갖게 하고(n형 도전형) 기생 채널을 형성한다. 따라서, 수소가 사용되지 않는 형성 방법이 수소를 가능한 한 거의 포함하지 않는 산화물 절연층(416)을 형성하기 위해 이용되는 것이 중요하다.
여기서, 200nm 두께 산화 실리콘막이 스퍼터링 방법에 의해 산화물 절연층(416)으로서 성막된다. 성막시 기판 온도는 실온 이상 300℃ 이하이고 본 실시형태에서 100℃이다. 스퍼터링 방법에 의한 산화 실리콘막의 형성은 희가스(대표적으로, 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로, 아르곤)와 산소의 분위기에서 수행될 수 있다. 타겟으로서, 산화 실리콘 타겟 또는 실리콘 타겟이 사용될 수 있다. 예를 들어, 산화 실리콘막은 산소와 질소를 포함하는 분위기에서 스퍼터링 방법에 의해 실리콘 타겟을 사용하여 형성될 수 있다.
다음에, 제2 가열 처리가 바람직하게는 불활성 가스 분위기 또는 산소 가스 분위기에서(바람직하게는 200℃ 내지 400℃, 더 바람직하게는 250℃ 내지 350℃에서) 수행된다. 예를 들어, 제2 가열 처리는 1시간 동안 250℃에서 질소 분위기에서 수행된다. 제2 가열 처리를 통해, 산화물 반도체층의 일부(채널 형성 영역)는 산화물 반도체층(416)과 접하면서 가열된다. 따라서, 산소가 산화물 반도체층의 일부(채널 형성 영역)에 공급된다.
상기 공정을 통해, 산화물 반도체층은 탈수화 또는 탈수소화를 위해 가열 처리된 다음, 산화물 반도체층의 일부(채널 형성 영역)가 선택적으로 산소 과잉 상태로 되게 한다. 결과적으로, 게이트 전극층(411)과 중첩하는 채널 형성 영역(413)은 i형으로 되고, 소스 전극층(415a)과 중첩하는 소스 영역(414a) 및 드레인 전극층(415b)과 중첩하는 드레인 영역(414b)은 자기 정합적으로 형성된다. 그러므로, 트랜지스터(410)가 형성된다.
12시간 동안의 2×106V/cm으로 85℃에서의 게이트 바이어스 온도 스트레스 시험(BT 시험)에서, 산화물 반도체에 불순물이 첨가되면, 불순물과 산화물 반도체의 주성분 간의 결합은 고전계(B: 바이어스) 및 고온(T: 온도)에 의해 깨지고, 생성된 댕글링 결합은 임계 전압(Vth)의 드리프트를 야기한다. 한편, 산화물 반도체 내의 불순물, 특히, 수소 또는 물을 가능한 한 많이 제거하고 고밀도 플라즈마 CVD 장치를 사용하여, 상술한 바와 같이 치밀하고 높은 내전압을 갖는 고 품질의 절연막으로서 산화물 반도체와의 양호한 계면 특성을 갖는 절연막이 얻어질 수 있으므로, BT 시험에서도 안정한 트랜지스터가 얻어질 수 있다.
또한, 가열 처리는 대기 중에서 1시간 내지 30시간 동안 100℃ 내지 200℃에서 수행될 수 있다. 여기서, 가열 처리는 10시간 동안 150℃에서 수행된다. 이 가열 처리는 고정된 가열 온도에서 수행될 수 있다. 다르게는, 가열 온도의 다음과 같은 변화가 복수 회 반복하여 행해질 수 있다: 가열 온도가 실온에서 100℃ 내지 200℃의 온도로 올라갔다가 다음에 실온으로 떨어진다. 또한, 이 가열 처리는 감압하에서 산화물 절연막의 형성 전에 수행될 수 있다. 감압하에서, 가열 처리 시간이 단축될 수 있다. 이 가열 처리에 의해, 산소를 산화물 반도체층으로부터 산화물 절연층에 끌어들인다.
드레인 전극층(415b)과 중첩하는 산화물 반도체층의 일부에 드레인 영역(414b)을 형성함으로써, 트랜지스터의 신뢰성이 향상될 수 있다. 구체적으로, 드레인 영역(414b)의 형성에 의해, 도전성이 드레인 영역(414b)을 통해 드레인 전극층(415b)으로부터 채널 형성 영역(413)까지 가변되는 구조가 얻어질 수 있다.
또한, 산화물 반도체층에서의 소스 영역 또는 드레인 영역은 산화물 반도체층의 두께가 15nm 이하인 경우에 전체 두께 방향으로 형성된다. 산화물 반도체층의 두께가 30nm 내지 50nm인 경우에, 산화물 반도체층의 일부에서, 즉, 소스 전극층 또는 드레인 전극층과 접하는 산화물 반도체층의 영역에서, 및 그 근방에서, 저항이 감소되고 소스 영역 또는 드레인 영역이 형성되고, 게이트 절연층과 가까운 산화물 반도체층 내의 영역이 i형으로 될 수 있다.
보호 절연층은 산화물 절연층(416) 위에 더 형성될 수 있다. 예를 들어, 질화 실리콘막은 RF 스퍼터링 방법에 의해 형성된다. RF 스퍼터링 방법은 높은 생산성을 갖기 때문에, 보호 절연층의 막 형성 방법으로서 바람직하게 사용된다. 보호 절연층으로서, 수분, 수소 이온, 및 OH- 등의 불순물을 포함하지 않고 외부로부터 이들의 침입을 저지하는 무기 절연막이 사용되고, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 산화 질화 알루미늄막 등이 사용된다. 본 실시형태에서, 보호 절연층으로서, 보호 절연층(403)은 질화 실리콘막을 이용하여 형성된다(도 13d 참조).
본 실시형태에서 설명된 트랜지스터는 (저온 공정에 의해 형성될 수 있는) 글래스 기판 위에 형성될 수 있다. 또한, 본 실시형태에서 설명된 트랜지스터의 전계 효과 이동도는 채널 형성 영역이 비정질 실리콘을 이용하여 형성되는 트랜지스터의 전계 효과 이동도보다 높다. 따라서, 본 실시형태에서 설명된 트랜지스터는 액티브 매트릭스 표시 장치의 각 화소 내의 트랜지스터로서 바람직하다.
그런데, 채널 형성 영역이 산화물 반도체를 이용하여 형성되는 트랜지스터의 전계 효과 이동도는 채널 형성 영역이 단결정 실리콘을 이용하여 형성되는 트랜지스터보다 낮다. 그러므로, 채널 형성 영역이 단결정 실리콘을 이용하여 형성되는 트랜지스터가 구동 회로에 포함된 트랜지스터로서 사용되는 액티브 매트릭스 표시 장치에서, 구동 회로에 포함된 트랜지스터를 채널 형성 영역이 산화물 반도체를 이용하여 형성되는 트랜지스터로 교체하는 것은 어렵다.
그러나, 데이터 분할 구동에 의해, 구동 회로의 동작 주파수는 실시형태 2 등에서 설명된 바와 같이 감소될 수 있다. 따라서, 트랜지스터의 적용 범위가 확장될 수 있다. 예를 들어, 본 실시형태에서 설명된 트랜지스터는 구동 회로에 포함된 트랜지스터로서 사용될 수 있다. 결과적으로, 액티브 매트릭스 표시 장치의 제조 코스트가 감소될 수 있고 표시 장치의 크기 및 중량이 감소될 수 있다.
구체적으로, 본 실시형태의 트랜지스터는 샘플링 회로에 포함된 트랜지스터 및 실시형태 2에서 설명된 액티브 매트릭스 표시 장치에서, 각 화소에 포함된 트랜지스터로서 사용될 수 있다. 또한, 본 실시형태에서의 트랜지스터는 게이트 신호선 구동 회로 또는 그 회로의 일부에 포함된 트랜지스터 또는/및 샘플링 회로 이외의 소스선 구동 회로의 회로(예를 들어, 시프트 레지스터 회로) 또는 그 회로의 일부에 포함된 트랜지스터로서 사용될 수 있다. 물론, 본 실시형태의 트랜지스터의 적용 범위를 확장하는 것이 바람직한데, 왜냐하면, 이러한 적용 범위의 확장은 표시 장치의 제조 코스트의 감소 및 표시 장치의 크기 및 중량의 감소를 촉진하기 때문이다.
본 실시형태의 내용 및 그 일부는 다른 실시형태들의 내용 또는 그 일부 또는 예의 내용 및 그 일부와 자유롭게 조합될 수 있다는 점에 유의한다.
(실시형태 4)
본 실시형태에서, 실시형태 1 또는 실시형태 2의 반도체 장치가 탑재된 전자 기기의 예가 도 14a 내지 14f를 참조하여 설명된다.
도 14a는 본체(2201), 하우징(2202), 표시부(2203), 키보드(2204) 등을 포함하는 랩톱 컴퓨터를 도시한다.
도 14b는 표시부(2213)를 갖는 본체(2211), 외부 인터페이스(2215), 조작 버튼(2214) 등을 포함하는 PDA(personal digital assistant)를 도시한다. 필요한 경우 조작용 스타일러스(2212)가 포함된다.
도 14c는 전자 페이퍼의 예로서 e-북 리더(2220)를 도시한다. e-북 리더(2220)는 2개의 하우징, 하우징(2221) 및 하우징(2223)을 포함한다. 하우징(2221과 2223)은 축부(2237)에 의해 서로 결합되고, 축부를 통해서 e-북 리더(2220)가 개폐된다. 이러한 구성으로, e-북 리더(2220)가 종이 책과 같이 사용될 수 있다.
표시부(2225)는 하우징(2221)에 조립되어 있고, 표시부(2227)는 하우징(2223)에 조립되어 있다. 표시부(2225) 및 표시부(2227)는 하나의 화상 또는 다른 화상들을 표시할 수 있다. 표시부가 예를 들어 서로 다른 화상을 표시하는 구성에서, 우측 표시부(도 14c에서 표시부(2225))는 텍스트를 표시할 수 있고 좌측 표시부(도 14c에서 표시부(2227))는 화상을 표시할 수 있다.
또한, 도 14c에서, 하우징(2221)은 조작 버튼 등을 구비한다. 예를 들어, 하우징(2221)은 전원 버튼(2231), 조작 키(2233), 스피커(2235) 등을 구비한다. 조작 키(2233)로 페이지가 넘겨질 수 있다. 키보드, 포인팅 장치 등은 또한 표시부가 설치된 하우징의 표면 위에 설치될 수 있다는 점에 유의한다. 또한, 외부 접속 단자(이어폰 단자, USB 단자, AC 어댑터 및 USB 케이블 등의 다양한 케이블에 접속될 수 있는 단자 등), 기록 매체 삽입부 등이 하우징의 배면 또는 측면에 설치될 수 있다. 또한, e-북 리더(2220)는 전자 사전의 기능을 가질 수 있다.
e-북 리더(2220)는 데이터를 무선으로 송수신할 수 있다. 무선 통신을 통해, 원하는 북 데이터 등이 전자 북 서버로부터 구입될 수 있거나 다운로드될 수 있다.
전자 페이퍼는 그들이 정보를 표시하는 한 다양한 분야의 기기에 적용될 수 있다는 점에 유의한다. 예를 들어, 전자 페이퍼는 e-북 리더 이외에, 기차 등의 운송 수단 내의 포스터, 광고, 신용 카드 등의 다양한 카드의 디스플레이로 사용될 수 있다.
도 14d는 이동 전화를 도시한다. 이동 전화는 2개의 하우징, 하우징(2240 및 2241)을 포함한다. 하우징(2241)은 표시 패널(2242), 스피커(2243), 마이크로폰(2244), 포인팅 장치(2246), 카메라 렌즈(2247), 외부 접속 단자(2248) 등을 구비한다. 하우징(2240)은 이동 전화를 충전하는 태양 전지(2249), 외부 메모리 슬롯(2250) 등을 구비한다. 안테나가 하우징(2241)에 내장되어 있다.
표시 패널(2242)은 터치 패널 기능을 갖는다. 화상으로 표시된 복수의 조작 키(2245)는 도 14d에서 점선으로 도시된다. 이동 전화는 태양 전지(2249)로부터 출력된 전압을 각 회로에 필요한 전압으로 상승시키는 승압 회로를 포함한다는 점에 유의한다. 또한, 이동 전화는 상기 구성 이외에 비접촉 IC 칩, 소형 기록 장치 등을 포함할 수 있다.
표시 패널(2242)의 표시 방향은 응용 모드에 따라 적절히 변경된다. 또한, 카메라 렌즈(2247)는 표시 패널(2242)과 동일한 표면에 설치되므로, 비디오 폰으로서 사용될 수 있다. 스피커(2243) 및 마이크로폰(2244)은 음성 호출 이외에 비디오폰 호출, 녹음 및 재생 등을 위해 사용될 수 있다. 또한, 도 14d에 도시된 바와 같이 전개된 상태에 있는 하우징(2240 및 2241)은 하나가 다른 하나 위에 겹치도록 슬라이드될 수 있므므로, 휴대 전화의 크기가 감소될 수 있어, 가지고 다니기에 적합하게 된다.
외부 접속 단자(2248)는 AC 어댑터, 또는 USB 케이블 등의 다양한 케이블에 접속되어, 이동 전화의 충전 및 데이터 통신을 가능하게 한다. 또한, 대량의 데이터가 외부 메모리 슬롯(2250)에 기록 매체를 삽입함으로써 저장 및 이동될 수 있다. 또한, 상기 기능 외에, 적외선 통신 기능, 텔레비전 수신 기능 등이 제공될 수 있다.
도 14e는 본체(2261), 표시부(A)(2267), 접안부(2263), 조작 스위치(2264), 표시부(B)(2265), 배터리(2266) 등을 포함하는 디지털 카메라를 도시한다.
도 14f는 하우징(2271)에 통합된 표시부(2273)을 포함하는 텔레비전 세트(2270)를 도시한다. 표시부(2273)는 화상을 표시할 수 있다. 여기서, 하우징(2271)은 스탠드(2275)에 의해 지지된다.
텔레비전 세트(2270)는 하우징(2271)의 조작 스위치 또는 별도의 리모트 컨트롤러(2280)에 의해 조작될 수 있다. 채널 및 볼륨은 리모트 컨트롤러(2280)의 조작 키(2279)로 제어되어 표시부(2273)에 표시된 화상이 제어될 수 있다. 또한, 리모트 컨트롤러(2280)는 리모트 컨트롤러(2280)로부터 출력되는 정보가 표시되는 표시부(2277)를 가질 수 있다.
텔레비전 세트(2270)는 바람직하게는 수신기, 모뎀 등을 구비할 수 있다는 점에 유의한다. 일반 텔레비전 방송이 수신기로 수신될 수 있다. 또한, 텔레비전 세트가 모뎀을 통해 유무선으로 통신망에 접속되어, 일방향(송신기로부터 수신기로) 또는 양방향(송신기와 수신기 사이 또는 수신기들 사이) 데이터 통신이 이루어질 수 있다.
본 출원은 그 전체 내용이 본 명세서에 참고로 원용되는, 2010년 1월 15일자 일본 특허청에 출원된 일본 특허 출원 2010-006419호에 기초한다.
11 내지 18: 신호선, 21 내지 28: 스위치, 31 내지 34: 배선, 41 내지 48: 트랜지스터, 50: 기판, 51: 도전층, 52: 절연층, 53: 반도체층, 54: 도전층, 55: 도전층, 61 내지 68: 트랜지스터, 70: 기판, 71: 절연층, 72: 반도체층, 73: 절연층, 74: 도전층, 75: 절연층, 76: 도전층, 77: 도전층, 101: 화소부, 102: 소스 신호선 구동 회로, 103: 게이트 신호선 구동 회로, 104: 소스 신호선, 105: 게이트 신호선, 106A: 가요성 인쇄 회로, 106B: 가요성 인쇄 회로, 107: 화소, 111: 시프트 레지스터 회로, 112: 샘플링 회로, 121 내지 124: 데이터 신호선, 131 내지 139: 트랜지스터, 141 내지 149: 소스 신호선, 400: 기판, 402: 게이트 절연층, 403: 보호 절연층, 410: 트랜지스터, 411: 게이트 전극층, 413: 채널 형성 영역, 414a: 소스 영역, 414b: 드레인 영역, 415a: 소스 전극층, 415b: 드레인 전극층, 416: 산화물 절연층, 430: 산화물 반도체막, 431: 산화물 반도체층, 2201: 본체, 2202: 하우징, 2203: 표시부, 2204: 키보드, 2211: 본체, 2212: 스타일러스, 2213: 표시부, 2214; 조작 버튼, 2215: 외부 인터페이스, 2220: e-북 리더, 2221: 하우징, 2223: 하우징, 2225: 표시부: 2227: 표시부, 2231; 전원 버튼, 2233: 조작 키, 2235: 스피커, 2237: 축부, 2240: 하우징, 2241: 하우징, 2242: 표시 패널, 2243: 스피커, 2244: 마이크로폰, 2245: 조작 키, 2246: 포인팅 장치, 2247: 카메라 렌즈, 2248: 외부 접속 단자, 2249: 태양 전지, 2250: 외부 메모리 슬롯, 2261: 본체, 2263: 접안부, 2264: 조작 스위치, 2265: 표시부(B), 2266: 배터리, 2267: 표시부(A), 2270: 텔레비전 세트, 2271: 하우징, 2273: 표시부, 2275: 스탠드, 2277: 표시부, 2279: 조작 키, 2280: 리모트 컨트롤러

Claims (35)

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  9. 반도체 장치로서,
    제1 기간에서 턴온되고 제2 기간에서 턴오프되는 제1 내지 제n 트랜지스터(n은 4 이상의 자연수);
    상기 제1 기간에서 턴오프되고 상기 제2 기간에서 턴온되는 제(n+1) 내지 제m 트랜지스터 (m은 n+2 이상의 자연수);
    복수의 데이터 신호선;
    제1 내지 제n 소스 신호선; 및
    제(n+1) 내지 제m 소스 신호선을 포함하고,
    상기 제1 내지 제m 트랜지스터 각각의 소스 단자 및 드레인 단자 중 하나는 상기 복수의 데이터 신호선 중 대응하는 하나와 전기적으로 접속되고,
    상기 제1 내지 제n 트랜지스터 각각의 상기 소스 단자 및 상기 드레인 단자 중 다른 하나는 상기 제1 내지 제n 소스 신호선 중 대응하는 하나와 전기적으로 접속되고,
    상기 제(n+1) 내지 제m 트랜지스터 각각의 상기 소스 단자 및 상기 드레인 단자 중 다른 하나는 상기 제(n+1) 내지 제m 소스 신호선 중 대응하는 하나와 전기적으로 접속되고,
    화상 신호가 상기 제1 트랜지스터를 통해 상기 제1 기간에서 상기 제1 소스 신호선에 공급되고, 상기 제1 소스 신호선은 상기 제2 기간에서 부유 상태에 있고,
    화상 신호가 상기 제n 트랜지스터를 통해 상기 제1 기간에서 상기 제n 소스 신호선에 공급되고, 상기 제n 소스 신호선은 상기 제2 기간에서 부유 상태에 있고,
    상기 제(n+1) 소스 신호선은 상기 제1 기간에서 부유 상태에 있고, 신호가 상기 제(n+1) 트랜지스터를 통해 상기 제2 기간에서 상기 제(n+1) 소스 신호선에 공급되고,
    상기 제m 소스 신호선은 상기 제1 기간에서 부유 상태에 있고, 신호가 상기 제m 트랜지스터를 통해 상기 제2 기간에서 상기 제m 소스 신호선에 공급되고,
    상기 제1 내지 제m 소스 신호선은 평행이고,
    상기 제n 소스 신호선과 상기 제(n+1) 소스 신호선 사이의 거리는 상기 제(n-1) 소스 신호선과 상기 제n 소스 신호선 사이의 거리보다 길고 상기 제(n+1) 소스 신호선과 상기 제(n+2) 소스 신호선 사이의 거리보다 길고,
    상기 제1 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 상기 다른 하나와 상기 제2 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 상기 다른 하나 사이의 거리는 상기 제1 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 상기 하나와 상기 제2 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 상기 하나 사이의 거리보다 작고,
    상기 제3 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 상기 다른 하나와 상기 제4 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 상기 다른 하나 사이의 거리는 상기 제3 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 상기 하나와 상기 제4 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 상기 하나 사이의 거리보다 작은, 반도체 장치.
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  29. 제9항에 있어서,
    m=2n이 만족되는, 반도체 장치.
  30. 삭제
  31. 삭제
  32. 삭제
  33. 제9항에 있어서,
    상기 제1 내지 제m 소스 신호선 중 어느 하나에 전기적으로 접속된 화소가 포함되고,
    상기 화소는 채널 형성 영역이 산화물 반도체를 포함하는 트랜지스터를 포함하는, 반도체 장치.
  34. 제33항에 있어서,
    상기 화소에 포함된 트랜지스터의 스위칭을 제어하는 게이트 신호선 구동 회로가 포함되고,
    상기 게이트 신호선 구동 회로는 채널 형성 영역이 산화물 반도체를 포함하는 트랜지스터를 포함하는, 반도체 장치.
  35. 전자 기기로서,
    제9항에 따른 반도체 장치를 포함하는, 전자 기기.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9660092B2 (en) * 2011-08-31 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor including oxygen release layer
JP6223126B2 (ja) * 2013-10-30 2017-11-01 キヤノン株式会社 発光素子の駆動回路、露光ヘッド及び画像形成装置
US10483293B2 (en) 2014-02-27 2019-11-19 Semiconductor Energy Laboratory Co., Ltd. Active matrix display device, and module and electronic appliance including the same
EP3276408A1 (en) * 2015-03-26 2018-01-31 FUJI-FILM Corporation Matrix device and method for producing matrix device
TWI750448B (zh) * 2019-01-28 2021-12-21 友達光電股份有限公司 觸控顯示裝置
JP2022127330A (ja) * 2021-02-19 2022-08-31 キオクシア株式会社 半導体集積回路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005077483A (ja) * 2003-08-28 2005-03-24 Seiko Epson Corp 電気光学装置及び電子機器
JP2009021612A (ja) * 2005-09-29 2009-01-29 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Family Cites Families (119)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2653099B2 (ja) 1988-05-17 1997-09-10 セイコーエプソン株式会社 アクティブマトリクスパネル，投写型表示装置及びビューファインダー
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3476885B2 (ja) 1992-12-24 2003-12-10 株式会社東芝 表示装置
JP3050738B2 (ja) 1993-12-17 2000-06-12 シャープ株式会社 表示装置の駆動回路
US5555001A (en) 1994-03-08 1996-09-10 Prime View Hk Limited Redundant scheme for LCD display with integrated data driving circuit
JPH0850465A (ja) 1994-05-30 1996-02-20 Sanyo Electric Co Ltd シフトレジスタ及び表示装置の駆動回路
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3727416B2 (ja) 1996-05-31 2005-12-14 株式会社半導体エネルギー研究所 表示装置
KR100338007B1 (ko) * 1997-09-30 2002-10-11 삼성전자 주식회사 액정 표시 장치 및 그의 구동 방법
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP3456693B2 (ja) * 1998-11-12 2003-10-14 シャープ株式会社 データ信号線駆動回路および画像表示装置
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2003022054A (ja) * 2001-07-06 2003-01-24 Sharp Corp 画像表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
KR100825093B1 (ko) * 2001-09-27 2008-04-25 삼성전자주식회사 액정 표시 장치
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US7327168B2 (en) * 2002-11-20 2008-02-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4029802B2 (ja) * 2003-08-28 2008-01-09 セイコーエプソン株式会社 電気光学装置の駆動回路、電気光学装置及び電子機器
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CN102945857B (zh) 2004-11-10 2015-06-03 佳能株式会社 无定形氧化物和场效应晶体管
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7671833B2 (en) * 2004-11-22 2010-03-02 Samsung Electronics Co., Ltd. Touch sensible display device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
FR2890759B1 (fr) * 2005-09-09 2007-11-02 Thales Sa Afficheur matriciel a cristaux liquides du type a matrice active
US7310402B2 (en) 2005-10-18 2007-12-18 Au Optronics Corporation Gate line drivers for active matrix displays
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577282A (zh) 2005-11-15 2009-11-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
TWI341507B (en) * 2006-12-29 2011-05-01 Chimei Innolux Corp Shift register and liquid crystal display device
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
DE102007040712B4 (de) * 2007-08-23 2014-09-04 Seereal Technologies S.A. Elektronisches Anzeigegerät und Vorrichtung zur Ansteuerung von Pixeln eines Displays
US8349662B2 (en) * 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US20100295042A1 (en) * 2008-01-23 2010-11-25 Idemitsu Kosan Co., Ltd. Field-effect transistor, method for manufacturing field-effect transistor, display device using field-effect transistor, and semiconductor device
KR101484291B1 (ko) * 2008-06-17 2015-01-20 삼성디스플레이 주식회사 데이터 드라이버 및 이를 갖는 표시장치
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005077483A (ja) * 2003-08-28 2005-03-24 Seiko Epson Corp 電気光学装置及び電子機器
JP2009021612A (ja) * 2005-09-29 2009-01-29 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

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