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KR101747158B1 - 반도체 장치를 제작하기 위한 방법 - Google Patents

반도체 장치를 제작하기 위한 방법 Download PDF

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KR101747158B1
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oxide semiconductor
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미쓰히로 이치조
데츠히로 다나카
세이지 야수모토
？ 마시로
šœ 마시로
요시아키 오이카와
켄이치 오카자키
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은 반도체 장치를 고속으로 구동하고 반도체 장치의 신뢰성을 개선하는 것이다. 반도체 장치를 제작하기 위한 방법에서, 게이트 전극이 절연성을 가진 기판 위에 형성되고, 게이트 절연막이 게이트 전극 위에 형성되고, 산화물 반도체막이 게이트 절연막 위에 형성되고, 게이트 절연막이 고밀도 플라즈마를 이용하여 성막 처리에 의해 형성된다. 따라서, 게이트 절연막에서의 미결합수가 감소되고, 게이트 절연막과 산화물 반도체 사이의 계면의 품질이 개선된다.

Description

반도체 장치를 제작하기 위한 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치를 제작하기 위한 방법에 관한 것이다. 본 발명은 특히 산화물 반도체를 포함하는 반도체 장치 및 반도체 장치를 제작하기 위한 방법에 관한 것이다. 또한, 본 발명은 반도체 장치를 제작하는데 이용되는 장치에 관한 것이다.
절연 표면 위에 형성된 반도체막을 포함하는 박막 트랜지스터는 반도체 장치를 위한 필수적인 반도체 소자이다. 박막 트랜지스터의 제조시 기판의 내열 온도에 대한 제약이 있기 때문에, 비교적 저온으로 성막될 수 있는 비정질 실리콘, 레이저 광 또는 촉매 원소를 이용한 결정화에 의해 획득될 수 있는 폴리실리콘 등이 활성층에 포함되는 박막 트랜지스터가 반도체 표시 장치에 주로 이용된다.
최근에, 산화물 반도체라고 칭해지는 반도체 특성들을 가진 금속 산화물이, 폴리실리콘의 특성이 있는 높은 전자 이동도와 비정질 실리콘의 특성이 있는 균일한 소자 특성들 둘 다를 가진 새로운 반도체 재료로서 주목을 받고 있다. 금속 산화물은 다양한 응용들에 이용된다. 예를 들면, 산화 인듐은 잘 알려진 금속 산화물이고, 액정 표시 장치 등에 포함된 투명 전극의 재료로서 이용된다. 반도체 특성들을 가진 이러한 금속 산화물들의 예들은 산화 텅스텐, 산화 주석, 산화 인듐 및 산화 아연을 포함한다. 반도체 특성들을 가진 이러한 금속 산화물을 이용하여 채널 형성 영역이 형성되는 박막 트랜지스터들이 알려져 있다(특허 문헌 1 및 특허 문헌 2).
일본 공개 특허 출원 제2007-123861호 일본 공개 특허 출원 제2007-96055호
반도체 장치에 이용되는 트랜지스터는 온 전류, 오프 전류 및 전자 이동도와 같은 양호한 트랜지스터 특성들을 가지도록 요구된다. 양호한 특성들을 가진 트랜지스터를 이용함으로써, 반도체 장치는 더 높은 속도로 구동될 수 있다. 그 외에도, 신뢰성을 개선하기 위해 트랜지스터의 열화 또는 변화를 방지함으로써, 매우 신뢰 가능한 반도체 장치가 제공될 수 있다.
따라서, 본 발명의 목적은 고속으로 구동될 수 있는 반도체 장치 및 이러한 반도체 장치를 제작하기 위한 방법을 제공하는 것이다. 본 발명의 다른 목적은 매우 신뢰 가능한 반도체 장치 및 이러한 반도체 장치를 제작하기 위한 방법을 제공하는 것이다.
본 발명의 다른 목적은 새로운 CVD 장치를 제공하는 것이다.
본 발명의 실시형태에 따라, 트랜지스터의 채널 형성 영역에 이용된 산화물 반도체의 순도가 증가되고, 산화물 반도체와 접촉하는 게이트 절연막의 품질이 개선된다. 달리 말하면, 불순물의 제거에 의해 획득되는 i-형 또는 실질적으로 i-형 산화물 반도체(고순도화된 산화물 반도체)는 계면 준위 또는 계면 전하에 극도로 민감하다; 따라서 게이트 절연막의 상태들 및 게이트 절연막과 산화물 반도체막 사이의 계면이 양호하게 유지되어야 한다.
산화물 반도체막의 순도를 증가시키기 위해, 산화물 반도체로부터, 산화물 반도체에서 도너의 역할을 하고 산화물 반도체가 n-형 산화물 반도체가 되게 하는 요인이 되는 수소를 제거하는 것이 필요하다. 그 후에, 수소가 제거된 결손 부분에 산소가 공급되고, 수소의 제거와 동시에 손상되는 산소를 보상하기 위해 산소가 공급되고, 그에 의해 산화물 반도체막이 고순도화된다.
또한, 적은 결함들을 가진 조밀한 절연막이 고순도화된 산화물 반도체막과 접촉하는 게이트 절연막으로서 이용된다.
여기서 결함은 게이트 절연막에서 미결합수 등이라고 칭해진다. 미결합수 등을 감소시킴으로써, 산화물 반도체와 게이트 절연막 사이의 계면 특성들은 양호하게 되고, 트랜지스터 특성들이 개선된다.
따라서, 본 발명에 따라, 게이트 절연막에서 미결합수들을 감소시키기 위한 방법으로서, 고밀도 플라즈마를 이용한 성막 처리에 의해 게이트 절연막의 형성이 제공된다.
고밀도 플라즈마를 이용함으로써, 게이트 절연막에 대한 플라즈마 손상이 감소되고, 따라서 결함들이 크게 감소되는 게이트 절연막이 형성된다.
본 발명의 실시형태는, 게이트 전극, 산화물 반도체막, 및 고밀도 플라즈마 CVD 장치를 이용하여 형성되는 게이트 절연막을 포함하는 반도체 장치를 제작하기 위한 방법으로서: 고밀도 플라즈마 CVD 장치의 반응실에 제공되는 유전체 판을 대향하도록 기판을 설치하는 단계; 플라즈마를 발생하기 위해 유전체 판쪽으로 플라즈마를 발생하기 위한 가스를 분출하는 단계; 및 게이트 절연막이 형성되도록, 기판쪽으로 게이트 절연막의 원료 가스를 분출하는 단계를 포함하는, 반도체 장치 제작 방법이다.
본 발명의 다른 실시형태는, 게이트 전극, 산화물 반도체막, 및 고밀도 플라즈마 CVD 장치를 이용하여 형성되는 게이트 절연막을 포함하는 반도체 장치를 제작하기 위한 방법으로서: 고밀도 플라즈마 CVD 장치의 반응실에 제공되는 유전체 판을 대향하도록 기판을 설치하는 단계; 플라즈마를 발생하기 위해 제 1 가스관으로부터 유전체 판쪽으로 플라즈마를 발생하기 위한 가스를 분출하는 단계; 및 게이트 절연막이 형성되도록, 제 1 가스관과 교차하도록 제공되는 제 2 가스관으로부터 기판쪽으로 게이트 절연막의 원료 가스를 분출하는 단계를 포함하는, 반도체 장치 제작 방법이다.
본 발명의 다른 실시형태는, 게이트 전극, 산화물 반도체막, 및 고밀도 플라즈마 CVD 장치를 이용하여 형성되는 게이트 절연막을 포함하는 반도체 장치를 제작하기 위한 방법으로서: 고밀도 플라즈마 CVD 장치의 반응실에 제공되는 유전체 판을 대향하도록 기판을 설치하는 단계; 플라즈마를 발생하기 위해 기판쪽으로 플라즈마를 발생하기 위한 가스를 분출하는 단계; 및 게이트 절연막이 형성되도록, 기판쪽으로 게이트 절연막의 원료 가스를 분출하는 단계를 포함하는, 반도체 장치 제작 방법이다.
본 발명의 다른 실시형태는, 게이트 전극, 산화물 반도체막, 및 고밀도 플라즈마 CVD 장치를 이용하여 형성되는 게이트 절연막을 포함하는 반도체 장치를 제작하기 위한 방법으로서: 고밀도 플라즈마 CVD 장치의 반응실에 제공되는 유전체 판을 대향하도록 기판을 설치하는 단계; 플라즈마를 발생하기 위해 유전체 판과 병렬로 제공되는 부재로부터 기판쪽으로 플라즈마를 발생하기 위한 가스를 분출하는 단계; 및 게이트 절연막이 형성되도록, 부재와 교차하도록 제공되는 가스관으로부터 기판쪽으로 게이트 절연막의 원료 가스를 분출하는 단계를 포함하는, 반도체 장치 제작 방법이다.
고밀도 플라즈마 CVD 장치를 이용하여 게이트 절연막을 형성함으로써, 산화물 반도체막과 게이트 절연막 사이의 계면의 특성들이 개선될 수 있다.
계면 특성들을 개선함으로써, 온 전류, 오프 전류, 전자 이동도 및 신뢰성과 같은 트랜지스터 특성들이 양호해진다; 따라서, 반도체 장치는 고속으로 동작할 수 있고 그 신뢰성이 개선될 수 있다.
도 1a 내지 도 1e는 반도체 장치의 단면도들.
도 2는 제조 장치의 상면도.
도 3은 제조 장치의 단면도.
도 4는 흐름도.
도 5는 제작 장치의 단면도.
도 6은 반도체 장치의 단면도.
도 7은 반도체 장치의 단면도.
도 8은 반도체 장치의 단면도.
도 9a 내지 도 9e는 전자 기기들의 예들을 도시한 도면들.
도 10a 및 도 10b는 트랜지스터들의 특성들을 도시한 도면들.
도 11a 및 도 11b는 트랜지스터들의 특성들을 도시한 도면들.
도 12는 산화물 반도체를 포함하는 보텀-게이트형 박막 트랜지스터의 종단면도.
도 13a 및 도 13b는 도 12에서 단면 A-A'을 따라 에너지 대역도들(개략도들).
도 14a는 양의 전위(+VG)가 게이트(G1)에 인가된 상태를 도시한 도면이고, 도 14b는 음의 전위(-VG)가 게이트(G1)에 인가된 상태를 도시한 도면.
도 15는 진공 준위와 금속의 일함수(φM) 사이의 관계 및 진공 준위와 산화물 반도체의 전자 친화력(χ) 사이의 관계를 도시한 도면.
도 16은 제작 장치의 평면도.
본 발명의 실시형태들은 도면들을 참조하여 하기에 기술될 것이다. 본 발명은 많은 상이한 모드들로 구현될 수 있고, 본 발명의 모드들 및 상세들이 본 발명의 기술사상 및 범위를 벗어나지 않고 다양한 방식들로 수정될 수 있음을 본 기술분야의 통상의 기술자들에 의해 쉽게 이해되는 것임을 유념한다. 따라서, 본 발명은 실시형태들의 기술에 제한되는 것으로서 해석되지 않는다.
(실시형태 1)
반도체 장치를 제작하기 위한 방법은 채널-에칭된 구조를 가진 보텀-게이트형 박막 트랜지스터를 예로서 취함으로써 도 1a 내지 도 1e를 참조하여 기술될 것이다.
도 1a에 도시된 바와 같이, 게이트 전극(101)은 기판(100) 위에 형성된다. 기판(100)으로서, 다음이 이용될 수 있다: 바륨 보로실리케이트 유리 가판, 알루미노보로실리케이트 유리 기판 또는 알루미노실리케이트 유리 기판과 같이 퓨전 방법 또는 플로팅 방법에 의해 제작되는 무알칼리 유리 기판; 세라믹 기판; 이 제작 공정에서의 처리 온도를 견디기에 충분한 내열성을 가진 플라스틱 기판 등. 대안적으로, 절연층이 구비된 표면을 가진 스테인리스 스틸 합금 기판과 같은 금속 기판이 이용될 수 있다. 기판(100)으로서, 320 mm × 400 mm, 370 mm × 470 mm, 550 mm × 650 mm, 600 mm × 720 mm, 680 mm × 880 mm, 730 mm × 920 mm, 1000 mm × 1200 mm, 1100 mm × 1250 mm, 1150 mm × 1300 mm, 1500 mm × 1800 mm, 1900 mm × 2200 mm, 2160 mm × 2460 mm, 2400 mm × 2800 mm, 2850 mm × 3050 mm 등의 크기를 가진 기판이 이용될 수 있다.
하지막의 역할을 하는 절연막은 기판(100)과 게이트 전극(101) 사이에 형성될 수 있다. 하지막으로서, 예를 들면, 산화 실리콘막, 산화질화 실리콘막, 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막 또는 질화산화 알루미늄막의 단층, 복수의 이들 막들의 적층이 이용될 수 있다. 특히, 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막, 또는 질화산화 알루미늄막과 같은 높은 장벽 특성을 가진 절연막이 하지막으로 이용될 때, 수분 또는 수소와 같은 분위기에서의 불순물들, 또는 알칼리 금속 또는 중금속과 같은 기판(100)에 포함된 불순물들이 산화물 반도체막, 게이트 절연막, 산화물 반도체막과 게이트 절연막 사이의 계면 등 또는 계면의 부근에 도입될 수 있다.
이 명세서에서, 산화질화물은 질소보다 산소를 많이 함유하는 물질을 나타내고, 질화 산화물은 산소보다 질소를 많이 함유하는 물질을 나타낸다. 예를 들면, 산화질화 실리콘은 50원자% 이상 70원자% 이하, 0.5원자% 이상 15원자% 이하, 25원자% 이상 35원자% 이하, 및 0.1원자% 이상 10원자% 이하의 범위들에서 각각 산소, 질소, 실리콘 및 수소를 포함하는 물질이다. 또한, 질화산화 실리콘은 5원자% 이상 30원자% 이하, 20원자% 이상 55원자% 이하, 25원자% 이상 35원자% 이하, 및 10원자% 이상 30원자% 이하의 범위에서 각각 산소, 질소, 실리콘 및 수소를 포함하는 물질이다. 상기 범위들은 러더퍼드 후방 산란법(RBS: Rutherford backscattering spectrometry) 또는 수소 전방 산란법(HFS: hydrogen forward scattering spectrometry)을 이용한 측정에 의해 획득됨을 유념한다. 그 외에도, 구성 원소들의 총 비율은 100원자%를 초과하지 않는다.
게이트 전극(101)은 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴 또는 스칸듐과 같은 금속 재료, 또는 이들 금속 재료들 중 어느 것을 주성분으로 포함한 합금 재료를 포함하는 하나 이상의 도전막들; 또는 이들 금속들 중 어느 것의 질화물의 단층 또는 적층 구조를 이용하여 형성될 수 있다. 나중 단계에서 수행되는 열 처리의 온도를 견딜 수 있는 한 알루미늄 또는 구리도 또한 상기 금속 재료로서 이용될 수 있음을 유념한다. 알루미늄 또는 구리는 내열성 및 부식성의 문제들을 회피하기 위하여 내화성 금속 재료(refractory metal material)와 조합하여 이용되는 것이 바람직하다. 내화성 금속 재료로서, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등이 이용될 수 있다.
예를 들면, 게이트 전극(101)의 2층 구조로서, 다음의 구조들이 바람직하다: 몰리브덴막이 알루미늄막 위에 적층되는 2층 구조; 몰리브덴막이 구리막 위에 적층되는 2층 구조; 질화 티타늄막 또는 질화 탄탈막이 구리막 위에 적층되는 2층 구조; 및 질화 티타늄막 및 몰리브덴막이 적층되는 2층 구조. 게이트 전극(101)의 3층 구조로서, 다음의 구조가 바람직하다: 알루미늄막, 알루미늄과 실리콘의 합금막, 알루미늄과 티타늄의 합금막, 또는 알루미늄과 네오디뮴의 합금막을 중간층에 포함하고, 텅스텐막, 질화 텅스텐막, 질화 티타늄막 및 티타늄막 중 어느 것을 상부층 및 하부층에 포함하는 적층 구조.
또한, 산화 인듐, 산화 인듐과 산화 주석의 합금, 산화 인듐과 산화 아연의 합금, 산화 아연, 산화 아연 알루미늄, 산화질화 아연 알루미늄, 산화 아연 갈륨 등의 투광성 산화물 도전막이 게이트 전극(101)에 이용될 때, 화소부의 개구율이 개선될 수 있다.
게이트 전극(101)은 10nm 내지 400nm, 바람직하게 100nm 내지 200nm의 두께로 형성된다. 이 실시형태에서, 게이트 전극에 대한 도전막은 텅스텐 타겟을 이용한 스퍼터링법에 의해 150nm의 두께로 형성되고, 그 후에 에칭에 의해 원하는 형상으로 가공된다(패터닝된다); 따라서, 게이트 전극(101)이 형성된다.
다음에, 게이트 절연막(102)이 게이트 전극(101) 위에 형성된다.
게이트 절연막(102)은 고밀도 플라즈마를 이용하여 성막 처리에 의해 형성되는 것이 바람직하다. 고밀도 플라즈마로, 게이트 절연막(102)에 대한 플라즈마 손상이 감소될 수 있다. 따라서, 게이트 절연막(102)에서 미결합수가 감소될 수 있고, 결함들이 감소될 수 있다; 따라서, 나중에 형성되는 산화물 반도체와의 계면이 매우 양호해질 수 있다.
게이트 절연막(102)은 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막 및 질화산화 실리콘막과 같은 재료들 중 어느 것을 이용하여 단층 또는 적층 구조를 가지도록 형성될 수 있다. 예를 들면, 산화질화 실리콘막은 실란 및 일산화질소를 성막 가스로 이용하여 형성된다. 게이트 절연막(102)의 두께는 100nm 이상 500nm 이하이다. 적층 구조의 경우, 예를 들면, 50nm 이상 200nm 이하의 두께를 가진 제 1 게이트 절연막 및 5nm 이상 300nm 이하의 두께를 가진 제 2 게이트 절연막이 이 순서로 적층된다.
또한, 게이트 절연막(102)은 산화 실리콘막 또는 산화질화 실리콘막, 및 질화 실리콘막 또는 질화산화 실리콘막을 기판쪽에서 이 순서로 적층하여 형성될 수 있다. 대안적으로, 게이트 절연막(102)은 질화 실리콘막 또는 질화산화 실리콘막, 산화 실리콘막 또는 산화질화 실리콘막, 및 질화 실리콘막 또는 질화산화 실리콘막을 기판쪽에서 이 순서로 적층하여 형성될 수 있다.
이 실시형태에서, 게이트 절연막(102)으로서, 100nm 두께의 산화질화 실리콘막이 2. 45GHz의 마이크로파들을 이용하여 고밀도 플라즈마로서 플라즈마 CVD에 의해 형성된다. 이 명세서에서, 마이크로파는 300MHz 내지 300GHz의 주파수 범위에서의 파형을 나타낸다.
산화물 반도체막이 스퍼터링법에 의해 성막되기 전에, 게이트 절연막(102)의 표면에 부착된 먼지는 아르곤 가스가 도입되고 플라즈마가 발생되는 역 스퍼터링에 의해 제거되는 것이 바람직함을 유념한다. 역 스퍼터링은 타겟측에 대한 전압의 인가 없이, RF 전원이 표면을 개질하기 위해 기판의 주변에 플라즈마가 발생되도록 아르곤 분위기에서 기판측으로의 전압의 인가를 위해 이용되는 방법을 나타낸다. 아르곤 분위기 대신에, 질소 분위기, 헬륨 분위기 등이 이용될 수 있음을 유념한다. 대안적으로, 산소, 일산화이질소 등이 첨가되는 아르곤 분위기가 이용될 수 있다. 또한 대안적으로, 염소, 사불화탄소 등이 첨가되는 아르곤 분위기가 이용될 수 있다.
산화물 반도체막으로서, In-Sn-Ga-Zn-O막, In-Ga-Zn-O막, In-Sn-Zn-O막, In-Al-Zn-O막, Sn-Ga-Zn-O막, Al-Ga-Zn-O막, Sn-Al-Zn-O막, In-Zn-O막, Sn-Zn-O막, Al-Zn-O막, Zn-Mg-O막, Sn-Mg-O막, In-Mg-O막, In-O막, Sn-O막 또는 Zn-O막과 같은 산화물 반도체막이 이용될 수 있다. 또한, 산화물 반도체막은 SiO2를 포함할 수 있다.
산화물 반도체막으로서, InMO3(ZnO)m (m > 0)에 의해 표현된 박막이 이용될 수 있다. 여기서, M은 Ga, Al, Mn 및 Co로부터 선택된 하나 이상의 금속 원소들을 표현한다. 예를 들면, M은 Ga, Ga 및 Al, Ga 및 Mn, Ga 및 Co 등이다. 조성식이 InMO3(ZnO)m (m > 0)에 의해 표현되고 여기서 Ga가 M으로서 포함되는 산화물 반도체막이 In-Ga-Zn-O 산화물 반도체라고 칭해지고, In-Ga-Zn-O 산화물 반도체의 박막은 In-Ga-Zn-O-계 비단결정막이라고도 또한 칭해진다.
산화물 반도체막의 두께는 10nm 내지 300nm이고 바람직하게는 20nm 내지 100nm이다. 이 실시형태에서, 산화물 반도체막으로서, 인듐(In), 갈륨(Ga) 및 아연(Zn)(몰수비에서 In2O3:Ga2O3:ZnO = 1:1:1 또는 In2O3:Ga2O3:ZnO = 1:1:2)을 포함하는 금속 산화물 타겟을 이용하여 스퍼터링법에 의해 획득되는 30nm-두께의 In-Ga-Zn-O-계 비단결정막이 이용된다. 이 실시형태에서, DC 스퍼터링법이 이용되고, 아르곤의 유량은 30sccm이고, 산소의 유량은 15sccm이고 기판 온도는 실온이다.
다음에, 도 1a에 도시된 바와 같이, 산화물 반도체막이 에칭 등에 의해 원하는 형상으로 가공(패터닝)되어, 섬형상 산화물 반도체막(103)이 게이트 전극(101)과 중첩하도록 게이트 절연막(102) 위에 형성된다.
다음에, 산화물 반도체막(103)에는 불활성 가스(질소, 헬륨, 네온 또는 아르곤)의 분위기에서 열 처리가 수행될 수 있다. 산화물 반도체막(103)에 대해 열 처리가 수행될 때, 수분 및 수소가 제거되는 산화물 반도체막(104)이 형성된다. 구체적으로, 급속 열 어닐링(RTA) 처리가, 500℃ 이상 750℃ 이하의 온도(또는 유리 기판의 변형점 이하의 온도)에서 대략 1분 내지 10분 동안, 바람직하게는 600℃에서 대략 3분 내지 6분 동안 불활성 가스(질소, 헬륨, 네온 또는 아르곤)의 분위기에서 수행될 수 있다. RTA법으로, 탈수화 또는 탈수소화가 단기간에 수행될 수 있다; 따라서, 열 처리는 유리 기판의 변형점보다 높은 온도에서도 수행될 수 있다. 상기 열 처리의 타이밍은 섬형상 산화물 반도체막(103)의 형성 후로 제한되지 않고, 섬형상 산화물 반도체막(103)으로 가공되기 전의 산화물 반도체막에 열 처리가 수행될 수 있음을 유념한다. 열 처리는 또한 산화물 반도체막(104)의 형성 후 복수 번 수행될 수 있다.
섬형상 산화물 반도체막(104)에서, 산화물 반도체에 포함된 수소는 상기 열 처리에 의해 감소되고, 수소가 제거된 결손부 및 산소-결손부에 산소가 도입되고, 그에 의해 캐리어 농도가 바람직하게 1 × 1014/cm3 미만으로 감소될 수 있다. 2eV 이상, 바람직하게 2.5eV 이상, 더욱 바람직하게 3eV 이상의 에너지 갭을 가진 산화물 반도체에서 도너의 역할을 하는 수소와 같은 불순물들을 가능한 한 감소시킴으로써, 그 진성 캐리어 농도가 실리콘의 농도인 1.45 × 1010/cm3 이하, 및 페르미-디락의 분포법에 따라 대략 10-7/cm3 이하로 감소될 수 있다.
이 실시형태에서, 열 처리는 기판 온도가 600℃에 도달하는 상태에서 질소 분위기에서 6분 동안 수행된다. 열 처리에 대해, 전기로를 이용한 가열 방법, 가열된 가스를 이용한 GRTA(gas rapid thermal annealing)법 또는 램프 광을 이용한 LRTA(lamp rapid thermal annealing)법과 같은 급속 가열 방법 등이 이용될 수 있다. 예를 들면, 전기로를 이용한 열 처리를 수행하는 경우, 승온 특성들은 바람직하게 0.1℃/min 이상 20℃/min 이하로 설정되고, 강온 특성들은 바람직하게 0.1℃/min 이상 15℃/min 이하로 설정된다.
열 처리에서, 수분, 수소 등이 질소, 또는 헬륨, 네온 또는 아르곤과 같은 희가스에 포함되지 않는 것이 바람직함을 유념한다. 열 처리 장치에 도입되는 질소, 또는 헬륨, 네온 또는 아르곤과 같은 희가스의 순도는 6N (99.9999 %) 이상, 바람직하게는 7N (99.99999 %)(즉, 불순물 농도는 1ppm 이하, 바람직하게는 0.1ppm 이하)인 것이 바람직하다.
대안적으로, 열 처리는, 질소 분위기 또는 희가스 분위기와 같은 불활성 가스 분위기 대신에, 대기압 하의 이슬점이 -60℃ 이하이고 수분 함유량이 낮은 공기에서 수행될 수 있다.
불활성 가스 분위기에서 열 처리를 받은 섬형상 산화물 반도체막(104)은 바람직하게 비정질 상태이지만, 부분적으로 결정화될 수 있다.
다음에, 도 1c에 도시된 바와 같이, 소스 전극 및 드레인 전극에 이용된 도전막(105)은 섬형상 산화물 반도체막(104) 위에 형성된다. 도전막(105)은 낮은 전기 음성도를 가진 재료를 이용하여 형성되는 것이 바람직하고, 스퍼터링법에 의해 알루미늄, 마그네슘 등을 이용하여 형성될 수 있다. 또한, 산화물 반도체와 저 접촉 저항을 가진 티타늄, 텅스텐, 몰리브덴 등의 막이 스퍼터링법에 의해 산화물 반도체막(104)과 도전막(105) 사이에 형성될 수 있다. 도전막(105)의 산화를 방지하기 위해, 티타늄, 텅스텐, 몰리브덴 등의 막이 스퍼터링법에 의해 도전막(105) 위에 형성될 수 있다. 2층 또는 3층 구조를 가진 도전막은 적합하게 조합되어 이들 중 어느 하나를 이용하여 형성된다.
도전막(105)의 두께는 100nm 내지 500nm일 수 있음을 유념한다.
다음에, 도 1d에 도시된 바와 같이, 도전막(105)은 에칭 등에 의해 원하는 형상으로 가공(패터닝)되어, 소스 전극(106) 및 드레인 전극(107)이 형성된다.
소스 전극(106) 및 드레인 전극(107)을 형성하기 위한 패터닝에서, 섬형상 산화물 반도체막(104)의 노출된 부분이 부분적으로 에칭되어, 그루브(리세스된 부분)를 가진 섬형상 산화물 반도체막(108)이 형성된다.
도 1e에 도시된 바와 같이, 소스 전극(106)과 드레인 전극(107)이 형성된 후, 절연막(109)은 소스 전극(106), 드레인 전극(107) 및 산화물 반도체막(108)을 피복하도록 형성된다.
절연막(109)으로서, 200nm-두께의 산화 실리콘막이 스퍼터링법에 의해 형성된다. 절연막(109)은 적층 구조를 가질 수 있다.
이 실시형태에서, 산화물 반도체막에 포함된 수소와 같은 불순물들이 산화물 반도체막의 순도를 증가시키기 위해 가능한 한 제거되고, 산화물 반도체막과 접촉하는 게이트 절연막과의 계면 특성들이 개선된다. 여기서, 이러한 처리가 트랜지스터의 특성들에 어떤 영향을 미치는지가 하기에 기술된다.
도 12는 상기 방식으로 제작되는 박막 트랜지스터를 도시한 단면도이다. 산화물 반도체막(OS)은 게이트 절연막(GI)을 개재시켜 게이트 전극(G1) 위에 제공되고, 소스 전극(S) 및 드레인 전극(D)이 산화물 반도체막 위에 제공된다. 백-게이트 전극(G2)이 또한 도 12에 제공되지만, 백-게이트 전극(G2)이 반드시 제공되는 것은 아니다.
도 13a 및 도 13b는 도 12에 도시된 A-A'에 대한 에너지 대역도들(개략도들)이다. 도 13a는 소스와 드레인 사이의 전압이 0V인 경우(VD = 0)를 도시하고, 도 13b는 소스에 대해 양의 전위가 드레인에 인가되는 경우(VD > 0)를 도시한다. 도 13b는 전압이 게이트에 인가되지 않은 경우(VG = 0)(점선으로 도시됨)와 양의 전압(VG > 0)이 게이트에 인가되는 경우(실선으로 도시됨)를 도시하는 것을 유념한다. 전압이 게이트에 인가되지 않은 경우, 캐리어(전자)는 고 포텐셜 장벽으로 인해 전극으로부터 산화물 반도체측으로 주입되지 않아서, 전류가 흐르지 않고 이것은 오프 상태를 의미한다. 한편, 양의 전압이 게이트에 인가될 때, 포텐셜 장벽은 낮아지고 따라서 전류가 흐르며, 이것은 온 상태를 의미한다.
도 14a 및 도 14b는 도 12에 도시된 B-B'에 대한 에너지 대역도들(개략도들)이다. 도 14a는 양의 전위(+VG)가 게이트(G1)에 인가되고 소스와 드레인 사이에 캐리어들(전자들)이 흐르는 온 상태를 도시한다. 도 14b는 음의 전위(-VG)가 게이트(G1)에 인가되고 소수 캐리어들이 흐르지 않는 오프 상태를 도시한다.
도 15는 진공 준위와 금속의 일함수(φM) 사이의 관계와 진공 준위와 산화물 반도체의 전자 친화력(χ) 사이의 관계를 도시한다.
금속의 전자들은 정상 온도에서 축퇴되고, 그 페르미 준위는 도전 대역에 있다. 한편, 종래의 산화물 반도체는 통상적으로 n-형 반도체이고, 이 경우 페르미 준위(EF)는 대역 갭의 중간에 위치된 진성 페르미 준위(Ei)로부터 떨어지고 도전 대역에 더 가깝게 위치된다. 수소의 일부가 산화물 반도체에서 도너이고 산화물 반도체를 n-형 반도체가 되게 하는 하나의 요인인 것이 알려져 있음을 유념한다.
한편, 본 발명의 산화물 반도체는 진성(i-형) 또는 실질적으로 진성 산화물 반도체이고, 이것은 산화물 반도체가 주성분 이외의 불순물을 가능한 한 함유하지 않도록, 산화물 반도체로부터 n-형 불순물인 수소를 제거하고 산화물 반도체를 고순도화함으로써 획득된다. 달리 말하면, 고순도화된 i-형(진성) 반도체 또는 그에 가까운 반도체가 불순물을 첨가하는 것이 아니라 수소 또는 물과 같은 불순물을 가능한 한 제거함으로써 획득되는 특징이 있다. 이것은 페르미 준위(EF)가 진성 페르미 준위(Ei)와 동일한 준위가 되게 한다.
수소가 산화물 반도체막(OS)으로부터 제거되는 일 모드로서, 수소보다 낮은 전기 음성도를 가진 금속이 소스 전극(S) 및 드레인 전극(D)에 대한 도전막에 이용될 수 있다. 산화물 반도체가 주성분 이외의 불순물을 가능한 한 함유하지 않도록 산화물 반도체로부터 n-형 불순물인 수소를 제거함으로써, 산화물 반도체는 고순도화될 수 있다.
다른 모드로서, 산화물 반도체막(OS)의 수소 농도가 증가될 수 있다. 산화물 반도체의 주 성분인 산소의 농도를 증가시킴으로써, 불순물인 수소가 제거될 수 있고 산화물 반도체가 고순도화될 수 있다. 산화물 반도체막(OS)으로부터 수소를 제거하기 위한 열 처리도 또한 효과적이다.
다른 모드로서, 높은 산소 농도를 가진 산화물막이 산화물 반도체막(OS) 위에 절연막(1200)으로서 형성될 수 있다. 산소는 절연막(1200)으로부터 공급되고, 그에 의해 산화물 반도체막(OS)의 산소 농도가 증가될 수 있다. 그 외에도, 절연막(1200)에서의 산소에 의해 산화물 반도체막(OS)에서의 수소의 추출 효과가 획득된다. 절연막(1200)의 산소 농도는 산화물 반도체막(OS)의 산소 농도보다 높게 설정된다. 또한, 게이트 절연막(GI)이 산소를 포함하는 경우, 절연막(1200)의 산소 농도를 게이트 절연막(GI)의 산소 농도보다 높게 설정함으로써 수소는 또한 절연막(1200)에 의해 효율적으로 추출될 수 있다. 절연막(1200)은 스퍼터링법에 의해 형성되는 것이 바람직하다는 것을 유념한다.
이들 모드들은 적합하게 조합될 수 있다. 이러한 방식으로, 산화물 반도체로부터 수소를 가능한 한 제거함으로써, 산화물 반도체는 고순도화될 수 있다. 수소 농도는, SIMS 측정에 의해 측정될 때, 5 × 1019/cm3 이하, 바람직하게는 5 × 1018/cm3 이하, 더욱 바람직하게는 5 × 1017/cm3 이하로 감소될 수 있다.
산화물 반도체의 대역 갭(Eg)이 3.15 eV인 경우, 전자 친화력(χ)이 4.3eV라고 말해진다. 소스 전극 및 드레인 전극에 포함된 티타늄(Ti)의 일함수는 산화물 반도체의 전자 친화력(χ)과 실질적으로 동일하다. 그 경우, 전자들에 대한 쇼트키 장벽은 금속과 산화물 반도체 사이의 계면에 형성되지 않는다.
달리 말하면, 금속의 일함수(φM)와 산화물 반도체의 전자 친화력(χ)이 서로 동일하고 금속과 산화물 반도체가 서로 접촉하는 경우, 도 13a와 같은 에너지 대역도(개략도)가 획득된다.
도 13b에서, 흑원(
Figure 112012044613072-pct00001
)은 전자를 표현하고, 양의 전위가 드레인에 인가될 때, 전자는 장벽(h)을 통해 산화물 반도체에 주입되고, 드레인쪽으로 전류가 흐른다. 이 경우, 장벽(h)의 높이는 게이트 전압 및 드레인 전압에 의존하여 변한다; 양의 드레인 전압이 인가되는 경우, 장벽(h)의 높이는 전압이 인가되지 않은 도 13a에서의 장벽의 높이, 즉 대역 갭(Eg)의 1/2보다 작다.
이 때, 산화물 반도체로 주입된 전자는 도 14a에 도시된 바와 같이 산화물 반도체를 통해 흐른다. 그 외에도, 도 14b에서, 음의 전위(역 바이어스)가 게이트 전극(G1)에 인가될 대, 소수 캐리어들인 홀들이 실질적으로 영이기 때문에 전류의 값은 영에 극히 가깝다.
산화물 반도체가 주성분 이외의 불순물을 가능한 한 함유하지 않도록 산화물 반도체를 고순도화함으로써, 진성(i-형) 또는 실질적으로 진성 산화물 반도체가 획득된다. 결과적으로, 게이트 절연막과의 계면 특성들이 분명해진다. 따라서, 계면 특성들은 벌크 특성들로부터 분리하여 고려되어야 한다.
따라서, 본 발명의 실시형태에 따라 고밀도 플라즈마를 이용하여 형성된 절연막이, 산화물 반도체와의 양호한 계면을 형성하기 위해 게이트 절연막으로 이용되는 것이 바람직하다.
산화물 반도체의 고순도화를 증가시키고 산화물 반도체와 게이트 절연막 사이에 양호한 계면을 형성함으로써, 1 × 104㎛의 채널 폭 W 및 3㎛의 채널 길이를 가진 소자도 박막 트랜지스터의 다음의 특성들을 가질 것으로 크게 예상된다: 오프 전류는 10-13A 이하 서브-임계 스윙(subthreshold swing; S값)이 0.1 V/dec이다. (게이트 절연막의 두께:100nm).
이 실시형태는 다른 실시형태들 중 어느 것과 적합하게 조합될 수 있다.
(실시형태 2)
이 실시형태에서, 고밀도 플라즈마를 이용한 모드의 예로서, 마이크로파 플라즈마 CVD 장치의 구성 및 게이트 절연막의 구체적인 성막 처리는 도 2 및 도 3을 참조하여 기술될 것이다.
도 2는 마이크로파 플라즈마 장치의 예를 도시한 상면도이다. 공통실(1120)은 게이트 밸브들(1122 내지 1127)을 통해 로드/언로드(L/UL)실들(1110 및 1115)과 반응실들(1)(1111) 내지 (4)(1114)에 접속된다. 기판(1130)은 로드/언로드(L/UL)실(1110)의 카세트(1128) 또는 로드/언로드(L/UL)실(1115)의 카세트(1129)에 장치되고 공통실(1120)의 반송 수단(1121)에 의해 반응실들로 반송된다.
도 2에서, 마이크로파 플라즈마 CVD 장치에는 복수의 로드/언로드(L/UL)실들이 구비되지만, 단 하나의 로드/언로드(L/UL)실만 구비될 수 있다. 그 외에도, 고밀도 플라즈마 CVD 장치에는 예비실이 구비될 수 있다. 예비실에서 기판을 예열함으로써, 각각의 반응실에서 성막 전의 가열 시간이 단축될 수 있다; 따라서, 스루풋이 개선될 수 있다.
도 3은 게이트 절연막을 형성하기 위해 이용되는 마이크로파 플라즈마 CVD 장치의 반응실의 세부 구조를 도시한다.
마이크로파 플라즈마 CVD 장치의 반응실은, 처리 용기(180), 처리 용기(180) 내에 제공되고 그 위에 기판(1130)이 설정되는 지지대(181), 처리 용기(180)의 가스를 배기하기 위한 진공 펌프에 접속된 배기구(183), 플라즈마를 발생하기 위해 마이크로파들을 공급하기 위한 마이크로파 발생 장치(184), 마이크로파 공급부에서 처리 용기(180)로 마이크로파들을 도입하기 위한 도파관(185), 도파관(185)과 접촉하고 개구부들(187a)을 가진 상판(187), 및 고정 부재(188)로 상판(187)에 고정된 복수의 유전체 판들(186)을 포함한다. 기판(1130)은 유전체 판들(186)과 대향하도록 제공된다. 진공 펌프로서, 낮은 진공 배기용 드라이 펌프와 높은 진공 배기용 터보 분자 펌프(turbo molecular pump)가 이용될 수 있다. 이 실시형태에서, 600 mm × 720 mm의 크기를 가진 기판이 기판(1130)으로서 이용된다. 기판의 크기에 대한 제약이 없음을 유념한다.
또한, 비원료 가스가 흐르는 가스관(197) 및 원료 가스가 흐르는 가스관(198)이 기판(1130)과 유전체 판들(186) 사이에 제공된다. 비원료 가스가 흐르는 가스관(197)은 밸브(195) 및 질량 유량 제어기(193)를 통해 비원료 가스 공급원(191)에 접속된다. 원료 가스가 흐르는 가스관(198)은 밸브(196) 및 질량 유량 제어기(194)를 통해 원료 가스 공급원(192)에 접속된다.
지지대(181)에 대한 온도 제어부(199)의 제공에 의해, 기판(1130)의 온도가 제어될 수 있다. 고주파수 전원이 지지대(181)에 접속될 수 있어서, 고주파수 전원으로부터 출력된 AC 전력에 의해 미리 결정된 바이어스 전압이 지지대(181)에 인가된다. 마이크로파 발생 장치(184)은 처리 용기(180) 외부에 제공되는 것이 바람직하다는 것을 유념한다.
마이크로파 발생 장치(184)은 마이크로파들을 공급한다. 복수의 마이크로파 발생 장치들(184)이 제공될 때, 안정한 대면적 플라즈마가 발생된다. 따라서, 일 측면이 600mm를 초과하여, 특히 1000mm를 초과하는 대면적 기판 위에 매우 균일한 막이 형성될 수 있고 성막 속도가 증가될 수 있다.
처리 용기(180) 및 상판(187)은 그 표면이 알루미나, 산화 실리콘 또는 불소 수지의 절연막으로 피복된 금속, 예를 들면 알루미늄을 포함한 합금을 이용하여 형성된다. 또한, 고정 부재(188)는 알루미늄을 포함한 합금과 같은 금속을 이용하여 형성된다.
유전체 판들(186)은 상판(187)의 개구부들과 가깝게 접촉하도록 제공된다. 마이크로파 발생 장치(184)에서 발생된 마이크로파들은 상판(187)의 개구부들(187a)과 도파관(185)을 통과함으로써 유전체 판들(186)에 전파되고 처리 용기로 방출되도록 유전체 판들(186)을 통해 투과된다.
처리 용기로 방출된 마이크로파들의 전계 효과 에너지에 의해, 비원료 가스가 플라즈마 상태로 여기된다. 이 플라즈마(200)는 유전체 판들(186)의 표면 상에 더 높은 밀도를 가진다; 따라서, 기판(1130)에 대한 손상이 감소될 수 있다.
복수의 유전체 판들(186)의 제공에 의해, 균일한 대면적 플라즈마가 발생되어 유지될 수 있다. 유전체 판들(186)은 사파이어, 석영 유리, 알루미나, 산화 실리콘 또는 질화 실리콘과 같은 세라믹들을 이용하여 형성된다.
유전체 판들(186)은 플라즈마(200)가 생성되는 측면 상에 리세스된 부분(189)을 가질 수 있다. 리세스된 부분(189)으로, 안정한 플라즈마가 발생될 수 있다. 또한, 복수의 유전체 판들(186)의 제공에 의해, 일 측면이 600mm를 초과하여, 특히 1000mm를 초과하는 대면적 기판 위에 매우 균일한 막이 형성될 수 있고, 성막 속도가 증가될 수 있다.
상측의 복수의 가스관들(197)을 통해 비원료 가스가 흐르고, 원료 가스가 하측의 복수의 가스관들(198)을 통해 흐른다. 가스관들(197 및 198)은 서로 교차하도록 제공된다. 비원료 가스가 흐르는 가스관들(197)의 배출구들이 유전체 판들(186)측 상에 제공되고, 원료 가스가 흐르는 가스관들(198)의 배출구들이 기판(1130)측 상에 제공된다. 복수의 가스관들(197) 및 복수의 가스관들(198)이 서로 교차하도록 제공될 때, 가스관들 사이의 거리는 단축될 수 있고 따라서 배출구들 사이의 거리가 단축될 수 있다; 따라서 성막이 기판(1130) 위에서 균일하게 수행될 수 있다. 이 구조는 대면적 기판이 이용될 때 특히 효과적이다.
유전체 판들(186)쪽으로 비원료 가스를 분출함으로써 플라즈마(200)가 생성될 수 있고, 막이 유전체 판들(186)의 표면 상에 형성되는 것이 방지된다. 또한, 원료 가스가 기판(1130)쪽으로 분출되기 때문에, 원료 가스는 기판(1130)에 더 가까운 위치로부터 분출될 수 있고, 따라서, 성막 속도가 증가될 수 있다. 원료 가스의 일부가 상측의 가스관들(197)을 통해 흐를 수 있음을 유념한다.
가스관들(197 및 198)은 알루미나 또는 질화 알루미늄과 같은 세라믹들을 이용하여 형성된다. 마이크로파들의 투과율은 세라믹들에서 높다; 따라서, 가스관들(197 및 198)이 세라믹들을 이용하여 형성될 때, 가스관들이 유전체 판들(186) 바로 아래에 제공될 때에도, 전계가 교란되지 않고 플라즈마의 분포가 균일해질 수 있다.
게이트 절연막(102)의 성막 처리가 하기에 기술된다.
먼저, 성막 처리는 도 4의 단계(S170)에서 시작한다. 기판(1130)의 온도는 단계(S171)에서 제어된다. 기판(1130)은 실온이거나, 또는 온도 제어부(199)에 의해 100℃ 내지 550℃로 가열된다.
단계(S172)에서, 처리 용기(180)의 내부는 진공 상태가 되고, 헬륨, 아르곤, 크세논 및 크립톤과 같은 하나 이상의 희가스들이 플라즈마 생성을 위한 가스로서 처리 용기(180)에 도입된다. 산소가 희가스와 함께 처리 용기(180)에 도입될 때, 플라즈마는 쉽게 발생될 수 있다. 기판(1130)과 유전체 판들(186) 사이의 거리는 대략 10mm 내지 200mm(바람직하게 110mm 내지 160mm)임을 유념한다.
다음에, 단계(S173)에서, 처리 용기(180)의 압력은 미리 결정된 압력, 1Pa 내지 200Pa, 바람직하게 1Pa 내지 100Pa, 더욱 바람직하게 1Pa 내지 40Pa로 설정된다.
그 후에, 단계(S174)에서, 마이크로파 발생 장치(184)가 턴 온되고, 마이크로파들은 마이크로파 발생 장치(184)에서 도파관(185)으로 공급되어, 플라즈마가 처리 용기(180)에서 생성된다. 마이크로파 발생 장치의 출력 전력은 500W 내지 6000W로, 바람직하게는 4000W 내지 6000W로 설정된다. 마이크로파들을 도입하는 것에 의한 플라즈마의 여기에 의해, 낮은 전자 온도(0.7eV 이상 3eV 이하, 바람직하게는 0.7eV 이상 1.5eV 이하) 및 높은 전자 밀도(1 × 1011atoms/cm3 내지 1 × 1013atoms/cm3)를 가진 플라즈마가 발생될 수 있다.
다음에, 단계(S175)에서, 원료 소스는 가스관들(198)에서 처리 용기(180)로 도입된다. 구체적으로, 산소의 공급이 중단되고, 일산화이질소, 희가스 및 수소화 실리콘 또는 할로겐화 실리콘이 원료 가스로서 도입되고, 그에 의해 산화질화 실리콘막이 기판(1130) 위에 형성될 수 있다.
그 후에, 단계(S176)에서, 원료 가스의 공급이 중단되고, 처리 용기의 압력이 낮아지고, 마이크로파 발생 장치가 턴 오프되어, 성막 공정이 단계(S177)에서 종료된다.
산화질화 실리콘막의 성막 처리를 위한 상기 방법에서, 고전압에 견디는 산화질화 실리콘막이 다음의 조건들 하에서 형성될 수 있다: 기판 온도는 300℃ 내지 350℃이고; 일산화이질소의 유량비는 수소화 실리콘 또는 할로겐화 실리콘의 유량비의 10배 이상 300배 이하, 바람직하게는 50배 이상 200배 이하이다. 그 외에도, 산화질화 실리콘막의 내압은 다음의 조건들 하에서 증가될 수 있다: 5kW의 전력을 가진 2 내지 6개의 마이크로파 발생 장치들이 이용되고; 처리 용기의 압력은 10Pa 내지 100Pa, 바람직하게는 10Pa 내지 50Pa이고; 기판(1130)과 유전체 판들(186) 사이의 거리는 110mm 이상 160mm 이하이다.
도 16은 도파관(185)의 구성예를 도시한 평면도이다. 도파관(185)은 상판(187)과 평행하게 연장하고, 복수의 도파관들(185)은 서로 평행하게 제공된다. 유전체 판들(186)이 매트릭스 형태로 상판(187)에 제공된다. 도파관들(185) 및 상판(187)에 형성된 개구부들(187a)은 유전체 판들(186)과 정렬되도록 제공된다. 피처리 기판이 대면적을 가질 때(예를 들면, 730 mm × 920 mm의 유리 기판 또는 1m를 초과하는 일 측면을 가진 유리 기판이 이용될 때), 도파관(185)은 복수의 부분들로 나누어져서 마이크로파들이 공급되는 것이 바람직하다. 도 16은 분지 도파관들이 각각의 도파관(185)의 단부에서 이용되고 복수로 나누어진 마이크로파들이 공급되는 구조를 도시한다. 마이크로파 전원은 각각의 분지 도파관의 정점(tip)에 접속된다. 복수의 마이크로파 전원들의 이용은 피처리 기판의 면적이 대형이 되는 경우에도 플라즈마의 균일성을 유지하는 것을 가능하게 한다.
산화질화 실리콘막이 이 실시형태에서 게이트 절연막으로서 형성되지만, 질화 실리콘막도 또한 형성된다. 그 경우, 실란 및 질소가 원료 가스로서 이용될 수 있다.
도 10a는 이 실시형태에서 기술되는 마이크로파 플라즈마 CVD 장치로 게이트 절연막이 형성되는 박막 트랜지스터의 특성들을 도시하고, 도 10b는 통상적인 플라즈마 CVD 장치로 게이트 절연막이 형성되는 박막 트랜지스터의 특성들을 도시한다. 결과들이 서로 비교된다.
특히 게이트 바이어스-온도(BT) 시험에서 2개의 박막 트랜지스터들이 비교될 때, 통상적인 방법에 의해 형성된 박막 트랜지스터(도 10b)에서의 임계 전압(Vth) 시프트량은 ± 1.0보다 많고, 이 실시형태의 박막 트랜지스터(도 10a)에서의 임계 전압(Vth) 시프트량은 ± 1.0보다 적도록 감소된다. 따라서, 신뢰성이 매우 개선된다. 여기서, 게이트 BT 시험은 임계 전압(Vth) 등에서의 시프트량으로부터 트랜지스터의 신뢰성을 평가하기 위한 테스트이다. 시프트량이 작을수록, 트랜지스터의 동작이 안정해지고 그 신뢰성이 높아진다.
또한, 임계 전압(Vth)에 대해, 통상적인 방법에 의해 형성된 박막 트랜지스터(도 10b)는 정상적으로 온이 되고 기판 표면의 변동은 ± 4.2 V이고, 이 실시형태의 박막 트랜지스터(도 10a)는 정상적으로 오프가 되고 기판 표면의 변동은 ± 1.0 V로 크게 감소된다.
상술된 바와 같이, 마이크로파 플라즈마 CVD 장치를 이용하여 게이트 절연막을 형성함으로써, 게이트 절연막의 미결합수가 감소되고, 게이트 절연막과 산화물 반도체 사이의 계면이 양호해진다. 따라서, 제작된 박막 트랜지스터의 특성들이 개선될 수 있다.
이 실시형태는 다른 실시형태들 중 어느 것과 적합하게 조합될 수 있다.
(실시형태 3)
이 실시형태에서, 실시형태 2의 구조와 상이한 마이크로파 플라즈마 CVD 장치의 구조예는 도 5를 참조하여 기술될 것이다.
실시형태 2에서, 하측의 가스관들(198)로부터 분출된 원료 가스는 도 3에 도시된 바와 같이, 상측의 가스관들(197)로부터 분출된 비원료 가스에 의해 날린다. 날린 원료 가스는 파우더 또는 막과 같이 유전체 판들(186) 등 상에 퇴적된다. 퇴적된 파우더 또는 막은 시간에 걸쳐 기판(1130) 상에 떨어지고 파티클을 유발한다. 이 실시형태에서, 파티클들이 감소되는 구성이 기술된다.
도 5에 도시된 반응실은 도 3의 상측의 가스관들(197) 대신에, 유전체 판들(186)과 병렬로 제공된 복수의 부재들(300)(또한 빔들이라고도 칭해짐)을 포함한다. 부재들(300)의 가스 배출구들은 기판(1130) 상에 제공되어 비원료 가스를 분출한다. 그 외에도, 기판(1130)과 유전체 판들(186) 사이에 제공된 가스관들(198)의 가스 배출구들은 기판(1130) 측 상에 제공되어 원료 가스를 분출한다. 즉, 가스관들(198) 및 부재들(300)은 기판(1130) 측에 가스들을 분출한다.
부재들(300)의 배출구들은 장치 내부의 가스관, 밸브(195) 및 질량 유량 제어기(193)를 통해 비원료 가스 공급원(191)에 접속되는 것을 유념한다. 또한, 원료 가스가 흐르는 가스관들(198)은 밸브(196) 및 질량 유량 제어기(194)를 통해 원료 가스 공급원(192)에 접속된다. 원료 가스의 일부가 부재들(300)로부터 분출되는 구성이 또한 채용될 수 있음을 유념한다.
또한, 가스관들(198)은 배출구들을 가진 부재들(300)과 교차하도록 제공되는 것이 바람직하다. 도 5에 도시된 바와 같이, 복수의 가스관들(198) 및 복수의 부재들(300)은 서로 교차하도록 제공되고, 부재들(300) 사이의 거리와 가스관들(198) 사이의 거리는 단축될 수 있고 따라서 배출구들 사이의 거리가 단축될 수 있다; 따라서, 성막이 기판(1130) 위에 균일하게 형성될 수 있다. 이 구조는 대면적 구조가 이용될 때 특히 효과적이다. 또한 부재들(300)의 배출구들이 가스관들(198)과 중첩하지 않는 것이 효과적이다. 이들이 서로 중첩하는 경우, 부재들(300)로부터 분출된 가스가 날릴 수 있다.
이 실시형태에서와 같이 원료 가스 및 비원료 가스 둘다가 기판(1130)에 분출할 때, 원료 가스가 날리는 것이 방지될 수 있고 파티클들의 생성이 억제될 수 있다. 이 실시형태의 구조는 실란에 대한 일산화이질소의 유량비가 높을 때 특히 효과적이며, 이것은 파티클들이 이러한 조건 하에서 쉽게 생성되기 때문이다.
이 실시형태의 구성으로, 실시형태 2에 기술된 박막 트랜지스터의 특성들이 획득될 수 있고, 또한 수율이 크게 개선될 수 있다.
이 실시형태는 다른 실시형태들 중 어느 것과 적합하게 조합될 수 있다.
(실시형태 4)
이 실시형태에서, 실시형태 1의 구조와 상이한 채널-에칭 구조를 가진 보텀-게이트형 박막 트랜지스터의 예가 도 6을 참조하여 기술될 것이다.
박막 트랜지스터는 절연성을 가진 기판(100) 위에, 게이트 전극(101), 게이트 절연막(102), 산화물 반도체막(108), 소스 전극(106) 및 드레인 전극(107), 절연막(109), 백-게이트 전극(601), 절연막(602)을 순차적으로 형성함으로써 제작된다.
게이트 절연막(102)을 형성하기 위해, 실시형태 2 또는 실시형태 3에 기술된 마이크로파 플라즈마 CVD 장치가 이용될 수 있다. 게이트 절연막(102)의 미결합수가 감소될 수 있고, 산화물 반도체막(108)과 게이트 절연막(102) 사이의 계면이 양호해질 수 있다.
백-게이트 전극(601)은 절연막(109) 위에 도전막이 형성된 다음 도전막이 패터닝되는 방식으로 산화물 반도체막(108)과 중첩하는 위치에 형성된다. 백-게이트 전극(601)은 게이트 전극(101) 또는 소스 전극(106) 및 드레인 전극(107)의 재료 및 구조와 유사한 재료 및 구조를 이용하여 형성될 수 있다.
백-게이트 전극(601)의 두께는 10nm 내지 400nm, 바람직하게는 100nm 내지 200nm이다. 이 실시형태에서, 티타늄막, 알루미늄막 및 티타늄막이 적층되는 구조를 가진 도전막이 형성된다. 그 후에, 레지스트 마스크가 포토리소그래피 방법에 의해 형성되고, 불필요한 부분이 에칭에 의해 제거되어, 도전막이 원하는 형상으로 가공(패터닝)되고, 따라서 백-게이트 전극(601)이 형성된다.
절연막(602)은 분위기 중에 수분, 수소, 산소 등이 트랜지스터의 특성들에 영향을 미치는 것을 방지할 수 있는 높은 배리어성을 가진 재료를 이용하여 형성되는 것이 바람직하다. 예를 들면, 절연막은, 플라즈마 CVD법, 스퍼터링법 등에 의해 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막 또는 질화산화 알루미늄막과 같은 높은 배리어성을 가진 절연막을 이용하여 단층 구조 또는 적층 구조를 가지도록 형성될 수 있다. 배리어성의 효과를 얻기 위해, 절연막(602)은 예를 들면 15nm 내지 400nm의 두께로 형성되는 것이 바람직하다.
백-게이트 전극(601)은 전기적으로 절연 또는 플로팅 상태일 수 있거나, 또는 전위가 공급될 수 있음을 유념한다. 후자의 경우, 백-게이트 전극(601)에는 게이트 전극(101)과 동일한 전위가 공급될 수 있거나, 또는 접지 전위와 같은 고정된 전위가 공급될 수 있다. 백-게이트 전극(601)에 공급되는 전위의 레벨을 제어함으로써, 트랜지스터의 임계 전압이 제어된다; 결과적으로, 기판 표면의 임계 전압의 변동이 감소될 수 있다.
도 11a 및 도 11b에서, 백-게이트 전극이 구비된 박막 트랜지스터의 특성들 및 백-게이트 전극이 구비되지 않은 박막 트랜지스터의 특성들이 비교된다.
도 11a는 이 실시형태에서와 같이 백-게이트 전극을 형성하는 경우의 결과들을 도시한다. 도 11b는 실시형태 1에서와 같이 백-게이트 전극을 형성하지 않는 경우의 결과들을 도시한다(도 10a와 동일함).
2개의 박막 트랜지스터들이 비교될 때, 백-게이트 전극이 구비된 박막 트랜지스터(도 11a)의 기판 표면의 임계 전압(Vth)의 변동이 ± 0.5V로 크게 감소된다. 따라서, 백-게이트 전극으로, 박막 트랜지스터의 특성들이 더욱 개선될 수 있다.
이 실시형태는 다른 실시형태들 중 어느 것과 적합하게 조합될 수 있다.
(실시형태 5)
이 실시형태에서, 채널 보호 구조를 가진 보텀-게이트형 박막 트랜지스터는 도 7을 참조하여 기술될 것이다.
도 7은 채널 보호 구조를 가진 보텀-게이트형 박막 트랜지스터의 단면 구조예를 도시한다.
박막 트랜지스터는 절연성을 가진 기판(100) 위에, 게이트 전극(101), 게이트 절연막(102), 산화물 반도체막(104), 채널 보호막(701), 소스 전극(106) 및 드레인 전극(107), 및 절연막(109)을 순차적으로 형성함으로써 제작된다.
채널 보호막(701)은 산화물 반도체막(104)의 채널 형성 영역과 중첩하도록 산화물 반도체막(104) 위에 형성된다. 채널 보호막(701)은 채널 형성 영역의 역할을 하는 산화물 반도체막(104)의 일부가 나중 단계에서 손상(예를 들면, 에칭시의 에천트 또는 플라즈마로 인한 두께의 감소)되는 것을 방지할 수 있다. 따라서, 박막 트랜지스터의 신뢰성이 개선될 수 있다.
채널 보호막(701)은 산소를 포함하는 무기 재료(산화 실리콘, 산화질화 실리콘, 또는 질화산화 실리콘과 같이)를 이용하여 형성될 수 있다.
여기서, 게이트 절연막(102)을 형성하기 위해, 실시형태 2 또는 실시형태 3에 기술된 마이크로파 플라즈마 CVD 장치가 이용될 수 있다. 게이트 절연막(102)의 미결합수가 감소될 수 있고, 산화물 반도체막(104)과 게이트 절연막(102) 사이의 계면이 양호해질 수 있다.
이 실시형태는 다른 실시형태들 중 어느 것과 적합하게 조합될 수 있다.
(실시형태 6)
이 실시형태에서, 톱-게이트형 박막 트랜지스터는 도 8을 참조하여 기술될 것이다.
도 8은 톱-게이트형 박막 트랜지스터의 단면 구조예를 도시한다.
박막 트랜지스터는 절연 표면을 가진 기판(800) 위에, 절연막(801), 산화물 반도체막(802), 소스 전극(803) 및 드레인 전극(804), 게이트 절연막(805) 및 게이트 전극(806)을 순차적으로 형성하여 제작된다.
게이트 절연막(805)을 형성하기 위해, 실시형태 2 또는 실시형태 3에 기술된 마이크로파 플라즈마 CVD 장치가 이용될 수 있다. 게이트 절연막(805)의 미결합수가 감소될 수 있고, 산화물 반도체막(802)과 게이트 절연막(805) 사이의 계면이 양호해질 수 있다.
이 실시형태는 다른 실시형태들 중 어느 것과 적합하게 조합될 수 있다.
(실시형태 7)
마이크로파 플라즈마 CVD 장치에서 1GHz 이하의 주파수를 가진 마이크로파들을 이용하는 것이 효과적이다.
1GHz 이하의 주파수를 가진 마이크로파들을 이용함으로써, 광범위하게 가스들의 종류가 변하거나 압력이 변경될 때에도 반응실에 플라즈마의 균일성이 유지될 수 있다. 주파수는 915MHz인 것이 바람직하다.
그 외에도, 원료 가스의 파우더 또는 막이 반응실에 퇴적되는 것이 방지되는 실시형태 3에서와 같은 구조가 채용될 때, 단지 가스들의 종류를 변경함으로써 상이한 막들이 연속으로 형성될 수 있다. 따라서, 이 실시형태의 구조를 실시형태 3의 구성과 조합하는 것이 특히 효과적이다.
이 실시형태는 다른 실시형태들 중 어느 것과 적합하게 조합될 수 있다.
(실시형태 8)
이 실시형태에서, 다른 실시형태들의 구성과 상이한 구성을 가진 게이트 절연막이 기술될 것이다. 게이트 절연막 이외의 다른 실시형태들의 구조들 및 제작 방법들 중 어느 것이 이 실시형태에 적용될 수 있다.
게이트 절연막의 두께를 증가시킴으로써, 누설 전류가 감소될 수 있고, 반도체 장치의 신뢰성이 개선될 수 있다.
그러나, 실시형태 1에 기술된 게이트 절연막의 재료가 이용될 때, 두께의 증가로 인해 채널 용량을 확보할 수 없는 가능성이 있다.
따라서, 이 실시형태에서, 게이트 절연막은 마이크로파 플라즈마 CVD에 의해 형성되는 제 1 절연막과 제 1 절연막보다 높은 유전율을 가진 제 2 절연막의 적층 구조를 가진다.
이때, 마이크로파 플라즈마 CVD에 의해 형성되는 제 1 절연막은 산화물 반도체막과 접촉하는 절연막으로 이용되고, 그에 의해 이들 사이의 계면의 품질이 개선된다. 한편, 제 1 절연막보다 높은 유전율을 가진 두꺼운 절연막이 산화물 반도체와 접촉하지 않는 제 2 절연막으로서 이용되고, 그에 의해 누설 전류를 억제하여 채널 용량이 확보된다.
높은 유전율을 가진 절연막으로서, 하프늄(Hf), 지르코늄(Zr), 란타늄(La) 등을 포함하는 산화막, 질화막, 산화질화막, 질화 산화막 등이 이용될 수 있다. 예를 들면, 하프늄 등의 막이 스퍼터링법에 의해 형성될 수 있다. 제 2 절연막이 스퍼터링법에 의해 형성될 때에도, 제 1 절연막이 제 2 절연막과 산화물 반도체 사이에 제공되고; 따라서, 산화물 반도체와의 계면 품질이 개선된다.
이 실시형태의 게이트 절연막은 도 1a 내지 도 1e, 도 6 또는 도 7에서와 동일한 보텀-게이트형 트랜지스터에 적용될 수 있거나, 도 8에서와 동일한 톱-게이트형 트랜지스터에 적용될 수 있다.
이 실시형태는 다른 실시형태들 중 어느 것과 적합하게 조합될 수 있다.
(실시형태 9)
이 실시형태에서, 전자 기기의 예들이 기술될 것이다.
도 9a는 전자 페이퍼(또한 전자 서적이라고도 칭해짐)의 예를 도시한다. 도 9b는 표시 장치의 예를 도시한다. 도 9c는 가요성을 가진 표시 장치의 예를 도시한다. 도 9d는 휴대용 게임기의 예를 도시한다. 도 9e는 모바일 폰의 예를 도시한다.
도 9a 내지 도 9e에 도시된 전자 기기들에서, 본 발명의 실시형태에 따른 반도체 장치는 본체들(7001 내지 7005)에 제공된 표시부들(7011 내지 7015)에 이용될 수 있다. 본 발명의 실시형태에 따른 반도체 장치는 또한, 표시부를 가지지 않는 전자 기기에도 이용될 수 있음을 유념한다.
이 실시형태는 다른 실시형태들 중 어느 것과 적합하게 조합될 수 있다.
이 출원은 2009년 11월 6일 일본 특허청에 출원된 일본 특허 출원 번호 제2009-255154호에 기초하며, 그 전체 내용들은 본 명세서에 참조로서 포함된다.
100: 기판, 101: 게이트 전극, 102: 게이트 절연막, 103: 산화물 반도체막, 104: 산화물 반도체막, 105: 도전막, 106: 소스 전극, 107: 드레인 전극, 108: 산화물 반도체막, 109: 절연막, S170: 단계, S171: 단계, S172: 단계, S173: 단계, S174: 단계, S175: 단계, S176: 단계, S177: 단계, 180: 처리 용기, 181: 지지대, 183: 배기구, 184: 마이크로파 발생 장치, 185: 도파관, 186: 유전체 판, 187: 상판, 187a: 개구부, 188: 고정 부재, 189: 리세스된 부분, 191: 가스 공급원, 192: 가스 공급원, 193: 질량 흐름 제어기, 194: 질량 흐름 제어기, 195: 밸브, 196: 밸브, 197: 가스관, 198: 가스관, 199: 온도 제어부, 200: 플라즈마, 300: 부재, 601: 백-게이트 전극, 602: 절연막, 701: 채널 보호막, 800: 기판, 801: 절연막, 802: 산화물 반도체막, 803: 소스 전극, 804: 드레인 전극, 805: 게이트 절연막, 806: 게이트 전극, 1110: L/UL실, 1115: L/UL실, 1111: 반응실, 1112: 반응실, 1113: 반응실, 1114: 반응실, 1120: 공통실, 1121: 반송 수단, 1122: 게이트 밸브, 1123: 게이트 밸브, 1124: 게이트 밸브, 1125: 게이트 밸브, 1126: 게이트 밸브, 1127: 게이트 밸브, 1128: 카세트, 1129: 카세트, 1130: 기판, 1200: 절연막, 7001: 본체, 7002: 본체, 7003: 본체, 7004: 본체, 7005: 본체, 7011: 표시부, 7012: 표시부, 7013: 표시부, 7014: 표시부, 7015: 표시부.

Claims (33)

  1. 반도체 장치를 제작하기 위한 방법에 있어서:
    기판 위에 게이트 전극을 형성하는 단계;
    마이크로파 플라즈마 CVD 장치의 처리 용기에 상기 기판을 제공하는 단계로서, 상기 처리 용기는 상기 게이트 전극 위에 유전체 판을 포함하는, 상기 기판 제공 단계;
    상기 유전체 판과 병렬로 제공된 부재로부터 상기 처리 용기에 상기 기판쪽으로 제 1 가스를 도입하는 단계;
    마이크로파들을 공급함으로써 상기 처리 용기에서 플라즈마를 발생하는 단계;
    게이트 절연막을 형성하기 위해 상기 기판쪽으로 제 2 가스를 도입하는 단계;
    상기 게이트 절연막 상에 산화물 반도체막을 형성하는 단계; 및
    상기 산화물 반도체막 위에 산화물막을 형성하는 단계를 포함하고,
    상기 산화물막은 상기 산화물 반도체막에서 수소를 추출하고 상기 산화물 반도체막에 산소를 공급하며,
    상기 산화물막의 산소 농도는 상기 산화물 반도체막의 산소 농도보다 더 높은, 반도체 장치 제작 방법.
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  6. 삭제
  7. 반도체 장치를 제작하기 위한 방법에 있어서:
    기판 위에 게이트 전극을 형성하는 단계;
    마이크로파 플라즈마 CVD 장치의 처리 용기에 상기 기판을 제공하는 단계로서, 상기 처리 용기는 상기 게이트 전극 위에 유전체 판을 포함하는, 상기 기판 제공 단계;
    상기 유전체 판과 병렬로 제공된 부재로부터 상기 처리 용기에 상기 기판 쪽으로 제 1 가스를 도입하는 단계;
    마이크로파들을 공급함으로써 상기 처리 용기에서 플라스마를 발생하는 단계;
    게이트 절연막을 형성하기 위해 상기 기판쪽으로 제 2 가스를 도입하는 단계;
    상기 게이트 절연막 상에 산화물 반도체막을 형성하는 단계; 및
    상기 산화물 반도체막 위에 산화물막을 형성하는 단계를 포함하고,
    상기 제 1 가스는 상기 부재로부터 분출되고,
    상기 제 2 가스는 가스 파이프로부터 분출되고,
    상기 가스 파이프는 상기 부재와 교차하도록 제공되고,
    상기 산화물막은 상기 산화물 반도체막에서 수소를 추출하고 상기 산화물 반도체막에 산소를 공급하며
    상기 산화물막의 산소 농도는 상기 산화물 반도체막의 산소 농도보다 더 높은, 반도체 장치 제작 방법.
  8. 제 1 항 또는 제 7 항에 있어서,
    상기 제 1 가스를 분출하기 전에 온도 제어부에 의해 100℃ 내지 550℃의 범위로 상기 기판을 가열하는 단계를 더 포함하는, 반도체 장치 제작 방법.
  9. 제 1 항 또는 제 7 항에 있어서,
    상기 유전체 판은 상기 플라즈마가 발생되는 측면 상에 리세스된 부분을 가지는, 반도체 장치 제작 방법.
  10. 제 1 항 또는 제 7 항에 있어서,
    상기 제 2 가스는:
    일산화이질소;
    희가스; 및
    수소화 실리콘 및 할로겐화 실리콘 중 적어도 하나를 포함한 가스를 포함하는, 반도체 장치 제작 방법.
  11. 제 1 항 또는 제 7 항에 있어서,
    상기 플라즈마는 1GHz 이하의 주파수를 가진 마이크로파들을 이용하여 발생되는, 반도체 장치 제작 방법.
  12. 제 1 항 또는 제 7 항에 있어서,
    상기 산화물 반도체막의 캐리어 농도는 1 × 1014/cm3 미만인, 반도체 장치 제작 방법.
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  25. 제 1 항 또는 제 7 항에 있어서,
    상기 산화물 반도체막의 수소 농도는 5 × 1019/cm3 미만인, 반도체 장치 제작 방법.
  26. 반도체 장치를 제작하기 위한 방법에 있어서,
    기판 위에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 상에 산화물 반도체막을 형성하는 단계; 및
    상기 산화물 반도체막 위에 제 2 절연막을 형성하는 단계를 포함하고,
    상기 제 2 절연막의 산소 농도는 상기 산화물 반도체막의 것보다 더 높은, 반도체 장치 제작 방법.
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