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KR101712288B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

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KR101712288B1
KR101712288B1 KR1020150159058A KR20150159058A KR101712288B1 KR 101712288 B1 KR101712288 B1 KR 101712288B1 KR 1020150159058 A KR1020150159058 A KR 1020150159058A KR 20150159058 A KR20150159058 A KR 20150159058A KR 101712288 B1 KR101712288 B1 KR 101712288B1
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molding part
substrate
conductive bumps
conductive
cover
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이재웅
이영우
김진성
최미경
Original Assignee
앰코 테크놀로지 코리아 주식회사
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Publication date
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Abstract

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 기판의 양면에 몰딩부를 형성하여 휨 현상을 개선하고, 몰딩부 및 기판을 덮도록 형성된 EMI 차폐층을 통해 전자파를 차폐하는데 있다.
이를 위해 본 발명은 제1면과 제1면의 반대면인 제2면을 갖는 기판과, 제1면에 형성되고 기판과 전기적으로 연결된 적어도 하나의 제1전자 소자와, 제1전자 소자를 덮도록 제1면에 형성된 제1몰딩부와, 제2면을 덮도록 형성된 제2몰딩부와, 제2면에 형성되고 기판과 전기적으로 연결되며, 제2몰딩부를 관통하는 다수의 제1도전성 범프와, 제1도전성 범프와 이격되도록 기판, 제1몰딩부 및 제2몰딩부의 각 표면을 둘러싸도록 형성된 EMI 차폐층 및, 다수의 제1도전성 범프와 각각 전기적으로 연결되도록 제2몰딩부의 일면에 형성된 다수의 제2도전성 범프를 개시한다.

Description

반도체 패키지 및 그 제조 방법{PACKAGE OF SEMICONDUCTOR AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
각종 전자기기에는 다양한 구조로 제조된 다수 개의 반도체 패키지뿐만 아니라, 각종 신호 교환용 전자소자들이 집적화되어 설치되어 있기 때문에, 반도체 패키지와 전자소자들은 전기적인 작동 중에 전자파를 발산시키는 것으로 알려져 있다.
일반적으로, 전자파는 전계(electric field)와 자계(magnetic field)의 합성파로 정의 되며, 도체에 흐르는 전류에 의해서 형성되는 전계와 자계에 의해서 전자파가 발생될 수 있다.
이러한 전자파들은 각종 전자기기의 마더보드에 좁은 간격으로 실장된 반도체 패키지와 전자소자들로부터 전자파가 발산되면, 그 주변에 실장된 반도체 패키지까지 직간접으로 영향을 미치게 되어 손상을 입힐 수 있다.
본 발명은 기판의 양면에 몰딩부를 형성하여 휨 현상을 개선하고, 몰딩부와 기판을 덮도록 형성된 EMI 차폐층을 통해 전자파를 차폐할 수 있는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지 및 그 제조 방법은 제1면과 상기 제1면의 반대면인 제2면을 갖는 기판과, 상기 제1면에 형성되고 상기 기판과 전기적으로 연결된 적어도 하나의 제1전자 소자와, 상기 제1전자 소자를 덮도록 상기 제1면에 형성된 제1몰딩부와, 상기 제2면을 덮도록 형성된 제2몰딩부와, 상기 제2면에 형성되고 상기 기판과 전기적으로 연결되며, 상기 제2몰딩부를 관통하는 다수의 제1도전성 범프와, 상기 제1도전성 범프와 이격되도록 상기 기판, 상기 제1몰딩부 및 상기 제2몰딩부의 각 표면을 둘러싸도록 형성된 EMI 차폐층 및, 상기 다수의 제1도전성 범프와 각각 전기적으로 연결되도록 상기 제2몰딩부의 일면에 형성된 다수의 제2도전성 범프를 포함할 수 있다.
상기 EMI 차폐층은 상기 반도체 패키지의 상면과 측면을 모두 덮도록 형성되며, 상기 제2도전성 범프가 형성된 상기 제2몰딩부의 일면을 외부로 노출시킬 수 있다.
상기 EMI 차폐층은 상기 반도체 패키지의 상면, 측면 및 하면을 모두 덮도록 형성되며, 상기 다수의 제2도전성 범프를 외부로 노출시킬 수 있다.
상기 EMI 차폐층에는 상기 다수의 제2도전성 범프을 외부로 노출시키는 다수의 노출 홀이 형성될 수 있다.
상기 EMI 차폐층은 상기 다수의 제2도전성 범프와 이격될 수 있다.
상기 제2면에 형성되고 상기 기판과 전기적으로 연결되며, 상기 제2 몰딩부에 의해 덮이도록 형성된 적어도 하나의 제2전자 소자를 더 포함할 수 있다.
또한 본 발명에 의한 반도체 패키지 및 그 제조 방법은 제1면과 상기 제1면의 반대면인 제2면을 갖는 기판, 상기 제1면에 형성되고 상기 기판과 전기적으로 연결된 적어도 하나의 제1전자 소자와, 상기 제2면에 형성되고 상기 기판과 전기적으로 연결된 다수의 제1도전성 범프를 포함하는 반도체 패키지의 제조 방법에 관한 것으로, 상기 제1전자소자를 덮도록 상기 제1면상에 제1몰딩부를 형성하고, 상기 제1도전성 범프를 덮도록 상기 제2면상에 제2몰딩부를 형성하는 단계와, 상기 다수의 제1도전성 범프가 외부로 노출되도록 상기 제2몰딩부를 그라인딩 하는 단계와, 노출된 상기 다수의 제1도전성 범프와 각각 전기적으로 연결되도록 다수의 제2도전성 범프를 형성하는 단계와, 상기 다수의 제2도전성 범프를 감싸도록 상기 제2몰딩부의 하부에 지그를 배치하는 단계 및, 상기 지그를 통해 외부로 노출된 상기 기판, 상기 제1몰딩부 및 상기 제2몰딩부의 표면을 덮도록 EMI 차폐층을 형성하는 단계를 포함할 수 있다.
상기 지그는 상기 다수의 제2도전성 범프가 형성된 상기 제2몰딩부의 일면을 모두 덮도록 배치되며, 상기 EMI 차폐층은 상기 반도체 패키지의 상면과 측면을 모두 덮도록 형성되며, 상기 제2도전성 범프가 형성된 상기 제2몰딩부의 일면을 외부로 노출시킬 수 있다.
상기 지그는 상기 다수의 제2도전성 범프 덮고, 상기 제2몰딩부의 일면 외부로 노출시키도록 배치되며, 상기 EMI 차폐층은 상기 반도체 패키지의 상면, 측면 및 하면을 모두 덮도록 형성되며, 상기 다수의 제2도전성 범프를 외부로 노출시킬 수 있다.
상기 EMI 차폐층에는 상기 다수의 제2도전성 범프를 외부로 노출시키는 다수의 노출 홀이 형성되며, 상기 다수의 노출 홀을 통해 상기 다수의 제2도전성 범프와 상기 EMI 차폐층이 서로 이격될 수 있다.
상기 제2몰딩부는 상기 제2면에 형성되고 상기 기판과 전기적으로 연결된 적어도 하나의 제2전자 소자를 덮도록 형성될 수 있다.
또한 본 발명에 의한 반도체 패키지 및 그 제조 방법은 제1면과 상기 제1면의 반대면인 제2면을 갖는 기판, 상기 제1면에 형성되고 상기 기판과 전기적으로 연결된 적어도 하나의 제1전자 소자와, 상기 제2면에 형성되고 상기 기판과 전기적으로 연결된 다수의 제1도전성 범프를 포함하는 반도체 패키지의 제조 방법에 관한 것으로, 상기 제1전자소자를 덮도록 상기 제1면상에 제1몰딩부를 형성하고, 상기 제1도전성 범프를 덮도록 상기 제2면상에 제2몰딩부를 형성하는 단계와, 상기 다수의 제1도전성 범프가 외부로 노출되도록 상기 제2몰딩부를 그라인딩 하는 단계와, 상기 기판, 상기 제1몰딩부 및 상기 제2몰딩부의 표면을 모두 덮도록 EMI 차폐층을 형성하는 단계와, 상기 다수의 제1도전성 범프가 각각 외부로 노출되도록 상기 EMI 차폐층에 다수의 노출 홀을 형성하는 단계 및, 상기 다수의 노출 홀을 통해 외부로 노출된 상기 다수의 제1도전성 범프와 각각 전기적으로 연결되는 다수의 제2도전성 범프를 형성하는 단계를 포함할 수 있다.
상기 다수의 노출 홀은 상기 제1도전성 범프와, 상기 제2도전성 범프의 직경 보다 더 크게 형성할 수 있다.
상기 다수의 노출 홀을 통해 상기 다수의 제2도전성 범프와 상기 EMI 차폐층이 이격될 수 있다.
상기 제2몰딩부는 상기 제2면에 형성되고 상기 기판과 전기적으로 연결된 적어도 하나의 제2전자 소자를 덮도록 형성될 수 있다.
본 발명에 의한 반도체 패키지 및 그 제조 방법은 기판의 양면에 몰딩부를 형성하여 휨 현상을 개선하고, 몰딩부와 기판을 덮도록 형성된 EMI 차폐층을 통해 전자파를 차폐할 수 있게 된다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 도 1에 도시된 반도체 패키지의 제조 방법을 도시한 순서도이다.
도 3a 내지 도 3e는 도 2에 도시된 반도체 패키지의 제조 방법의 각 단계에 대한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 5a 내지 도 5b는 도 4에 도시된 반도체 패키지를, 도 2에 도시된 반도체 패키지의 제조 방법을 통해 제조할 때 각 단계에 대한 단면도이다.
도 6은 도 5a에 도시된 지그의 구조를 도시한 평면도 및 단면도이다.
도 7은 도 4에 도시된 반도체 패키지의 다른 실시예에 따른 제조 방법을 도시한 순서도이다.
도 8a 내지 도 8c는 도 7에 도시된 반도체 패키지의 제조 방법의 각 단계에 대한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다.
도 1에서 도시된 바와 같이 반도체 패키지(100)는 기판(110), 제1전자소자(120), 제2전자소자(130), 제1몰딩부(140), 제2몰딩부(150), 제1도전성 범프(160), 제2도전성 범프(170) 및 EMI(electric-magnetic interference) 차폐층(180)을 포함한다.
상기 기판(110)은 판형상으로 제1면(110a)과 제1면(110a)의 반대면인 제2면(120b)을 갖는다. 여기서, 기판(110)의 제1면(110a)은 상면이고, 제2면(110b)은 하면일 수 있으며, 그 반대도 가능하다. 상기 기판(110)은 제1면(110a)에 형성된 다수의 제1배선패턴(111)과 제2면(110b)에 형성된 다수의 제2배선패턴(112)을 포함한다. 또한 상기 기판(110)의 제1면(110a)에 형성된 제1배선패턴(111)과 제2면(110b)에 형성된 제2배선 패턴(112)사이를 전기적으로 연결하는 도전성 패턴(113)을 더 포함할 수 있다. 상기 도전성 패턴(113)은 기판(110)의 제1면(110a)과 제2면(110b)사이를 관통하거나, 복층으로 형성된 다수의 배선 패턴 사이를 연결하도록 일부 관통하는 구조로 형성될 수 있다. 즉, 도전성 패턴(113)은 기판(110)이 단층일 경우 제1배선패턴(111)과 제2배선패턴(112)사이를 직접 연결할 수도 있고, 복수의 도전성 패턴(113)과 추가적인 배선패턴을 통해 연결할 수도 있다. 즉, 기판(110)의 제1배선패턴(111), 제2배선패턴(112) 및 도전성 패턴(113)는 다양한 구조와 형태로 실시될 수 있으며, 여기서 그 형태와 구조를 한정하는 것은 아니다.
상기 제1전자소자(120)는 기판(110)의 제1배선패턴(111)과 전기적으로 접속되도록 기판(110)의 제1면(110a)에 안착된다. 상기 제1전자소자(120)는 반도체 다이(121)와 수동 소자(122)를 포함할 수 있으나, 이는 반도체 패키지(100)에 따라 다양하게 변경 가능하며, 본 발명에서 이를 한정하는 것은 아니다. 다만, 이하에서는 도 1에 도시된 바와 같이 2개의 반도체 다이(121)와 2개의 수동소자(122)를 포함되는 구성으로 설명하고자 한다. 또한 상기 반도체 다이(121)는 플립칩(flip chip) 타입으로, 기판(110)의 제1배선패턴(111)상에 반도체 다이(121)의 도전성 범프가 용착되도록 실장될 수 있다. 상기 반도체 다이(121)는 본드 패드를 구비하고 와이어 본딩을 통해 제1배선패턴(111)과 연결될 수도 있으며, 본 발명에서 반도체 다이(121)와 제1배선패턴(111)사이의 연결 관계를 한정하는 것은 아니다.
상기 제2전자소자(130)는 기판(110)의 제2배선패턴(112)과 전기적으로 접속되도록 기판(110)의 제2면(110b)에 안착된다. 상기 제2전자소자(130)는 하나의 반도체 다이로 이루어짐을 도시하였으나, 복수의 반도체 다이를 포함하거나, 수동소자를 더 구비할 수도 있으며 이를 한정하는 것은 아니다.
상기 제1몰딩부(140)는 기판(110)의 제1면(110a)에 안착된 제1전자소자(120)를 덮도록 기판(110)의 제1면(110a)상에 형성될 수 있다. 제1몰딩부(140)는 통상의 몰딩 컴파운드 수지로 이루어질 수 있으며, 예를 들어 에폭시 계열의 수지로 이루어질 수 있다. 제1몰딩부(140)는 제1전자소자(120)를 외부환경으로부터 보호할 수 있다.
상기 제2몰딩부(150)는 기판(110)의 제2면(110b)에 안착된 제2전자소자(130)를 덮도록 기판(110)의 제2면(110b)에 형성될 수 있다. 상기 제2 몰딩부(130)는 제2전자소자(130)를 완전히 덮도록 형성되지만, 기판(110)의 제2면(110b)에 형성된 제1도전성 범프(160)는 외부로 노출시킨다. 상기 제2몰딩부(150)는 제1도전성 범프(160)의 높이와 동일한 높이를 가질 수 있다. 상기 제2몰딩부(150)는 제1몰딩부(140)와 동일한 재질로 이루어질 수 있다. 상기 제2몰딩부(150)는 제2전자소자(130)를 외부환경으로부터 보호할 수 있다.
상기 제1도전성 범프(160)는 기판(110)의 제2배선패턴(112)과 전기적으로 접속되도록 기판(110)의 제2면(110b)에 다수개 형성될 수 있다. 상기 제1도전성 범프(160)는 제2몰딩부(150)에 의해서 측부가 감싸진 형태를 가지며, 하면의 일부가 제2몰딩부(150)를 통해 외부로 노출될 수 있다. 상기 외부로 노출된 제1도전성 범프(160)는 제2도전성 범프(170)와 전기적으로 접속된다. 즉, 제1도전성 범프(160)는 기판(110)의 제2배선패턴(112)과 제2도전성 범프(170)사이를 전기적으로 연결한다. 상기 제1도전성 범프(160)는 도전성 필러, 카파 필러, 도전성볼, 솔더볼 또는 카파볼로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 제2도전성 범프(170)는 제2몰딩부(150)를 통해 외부로 노출된 제1도전성 범프(160)와 전기적으로 접속되도록 제2몰딩부(150)의 하면에 형성될 수 있다. 상기 제2도전성 범프(170)는 마더 보드 등과 같은 외부 장치에 상기 반도체 패키지(100)를 실장할 경우, 상기 반도체 패키지(100)와 상기 외부 장치와의 전기적 연결 수단으로 이용될 수 있다.
상기 EMI 차폐층(180)은 제2몰딩부(150)의 하면을 제외한 반도체 패키지(100)을 모두 덮도록 일정한 두께로 형성될 수 있다. 즉, EMI 차폐층(180)은 반도체 패키지(100)의 상면과 4개의 측면을 모두 덮도록 형성된다. 또한 EMI 차폐층(180)은 도전성 재료로 이루어질 수 있으며, 반도체 패키지(100)의 접지 또는 외부의 접지와 전기적으로 연결될 수 있다. 이와 같은 EMI 차폐층(180)은 반도체 패키지(100)로 유입되는 전자파 간섭을 차폐할 수 있다. 또한 반도체 패키지(100)는 기판(110)의 제1면(110a)과 제2면(110b)을 모두 덮도록 몰딩부(140, 150)가 형성되어 기판(110)의 일면에만 몰딩부가 형성될 경우 열팽창 계수 차이로 인해 발생될 수 있는 반도체 패키지의 휨 현상 방지할 수 있다.
도 2를 참조하면, 도 1에 도시된 반도체 패키지의 제조 방법을 도시한 순서도가 도시되어 있다. 도 2에 도시된 바와 같이 반도체 패키지의 제조 방법(S10)은 몰딩부 형성 단계(S11), 제2몰딩부 그라인딩 단계(S12), 제2도전성 범프 형성 단계(S13), 지그 배치 단계(S14) 및 EMI 차폐층 형성 단계(S15)를 포함한다.
이하에서는 도 3a 내지 도 3e를 참조하여, 도 2에 도시된 반도체 패키지의 제조 방법을 설명하고자 한다. 우선, 몰딩부 형성 단계(S11)이전에, 기판(110)의 제1면(110a)에 제1배선패턴(111)과 전기적으로 접속되도록 제1전자소자(120)를 안착시키고, 기판(110)의 제2면(110b)에 제2배선패턴(112)과 전기적으로 접속되도록 제2전자소자(130)를 안착시킨 후, 기판(110)의 제2면(110b)에 제2배선패턴(112)과 전기적으로 접속되도록 다수의 제1도전성 범프(160)를 형성하여 준비한다.
도 3a에 도시된 바와 같이, 몰딩부 형성 단계(S11)에서는 기판(110)의 제1면(110a) 및 제1전자소자(120)를 덮도록 제1몰딩부(140)를 형성하고, 기판(110)의 제2면(110b), 제2전자소자(130) 및 다수의 제1도전성 범프(160)를 덮도록 제2몰딩부(150)를 형성한다. 상기 제1몰딩부(140)와 제2몰딩부(150)는 동시에 형성될 수 있다. 예를 들어, 제1전자소자(120), 제2전자소자(130) 및 제1도전성 범프(160)가 형성된 기판(110)을 감싸도록 금형을 배치시킨 후, 금형 내부의 공간으로 몰딩 수지를 주입하여 제1몰딩부(140)와 제2몰딩부(150)를 동시에 형성할 수 있다. 이때, 제1전자소자(120), 제2전자소자(130), 제1도전성 범프(160) 및 기판(110)은 금형의 내면과 접촉되지 않도록 이격된 상태에서, 금형 내부로 몰딩 수지가 주입되어 제1몰딩부(140)및 제2몰딩부(150)를 형성한다. 즉, 상기 제1몰딩부(140)는 기판(110)의 제1면(110a)과 제1전자소자(120)를 모두 덮도록 형성되고, 제2몰딩부(150)는 기판(110)의 제2면(110b), 제2전자소자(130) 및 제1도전성 범프(160)를 모두 덮도록 형성된다.
도 3b에 도시된 바와 같이, 제2몰딩부 그라인딩 단계(S12)에서는 제2몰딩부(150)의 하면을 그라인딩 하여, 제1도전성 범프(160)를 제2몰딩부(150)의 외부로 노출시킨다. 즉, 제2몰딩부 그라인딩 단계(S12)에서는 제1도전성 범프(160)가 외부로 노출되도록 제2몰딩부(150)를 그라인딩하며, 이때 제1도전성 범프(160)의 하부도 일부 그라인딩될 수 있다. 상기 제1도전성 범프(160)의 하면과, 제2몰딩부(150)의 하면은 동일평면상에 위치할 수 있다. 또한 제2전자소자(130)는 제2몰딩부(150)의 내부에 위치할 수 있으며, 제2몰딩부(150)의 외부로 노출되지 않는다. 상기 그라인딩은 예를 들면 다이아몬드 그라인더 및 그 등가물을 이용하여 수행할 수 있으며, 여기서 상기 그라인딩 방법을 한정하는 것은 아니다.
도 3c에 도시된 바와 같이, 제2도전성 범프 형성 단계(S13)에서는 제2몰딩부 그라인딩 단계(S12)에서 외부로 노출된 다수의 제1도전성 범프(160)와 각각 전기적으로 연결되도록 다수의 제2도전성 범프(170)를 형성한다. 상기 제2도전성 범프(170)는 통상의 볼 드랍(ball drop), 스크린 프린팅(screen printing), 전기도금, 진공증착, 플레이팅 및 그 등가 방법 중 어느 하나를 이용하여 형성할 수 있으며, 여기서 그 방법을 한정하는 것은 아니다. 또한 제2도전성 범프(170)는 주석/납(Pb/Sn), 납없는 주석(Leadless Sn)등의 금속재료 및 그 등가물로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
도 3d에 도시된 바와 같이, 지그 배치 단계(S14)에서는 제2몰딩부(150)의 하면(150b)을 덮도록 지그(10)를 로딩하여 배치한다. 상기 지그(10)는 대략 사각 프레임 형상으로, 상부에서 하부 방향으로 일정 깊이를 갖는 내부 공간(11)을 가질 수 있으며, 외주연에는 외부 방향으로 일정 길이 연장된 평탄부(12)를 포함한다. 상기 평탄부(12)는 제2몰딩부(150)의 하면(150b)의 외주연과 접촉 및 고정될 수 있으며, 내부 공간(11) 내에 제2몰딩부(150)의 하면(150b)에 형성된 제2도전성 범프(170)가 삽입될 수 있다. 즉, 지그 배치 단계(S14) 에서는 제2몰딩부(150)의 하면(150b)을 덮도록 지그(10)가 배치되고, 제1몰딩부(140), 기판(110)의 측면 및 제2몰딩부(150)의 측면은 외부로 노출된다.
도 3e에 도시된 바와 같이, EMI 차폐층 형성 단계(S15)에서는 지그 배치 단계(S14)에서 외부로 노출된 제1몰딩부(140), 기판(110)의 측면 및 제2몰딩부(150)의 측면에 EMI 차폐층(180)을 형성한다. 상기 EMI 차폐층(180)은 지그(10)에 의해서 덮여진 제2몰딩부(150)의 하면(150b)을 제외한 영역을 모두 덮도록, 형성된다. 즉, EMI 차폐층(180)은 반도체 패키지(100)에서, 하면을 제외한 4개의 측면과 상면을 모두 덮도록 형성된다. 상기 EMI 차폐층(180)은 플라즈마 증착 또는 스프레이에 의해서 일정한 두께로 형성될 수 있으며, 본 발명에서 EMI 차폐층(180) 형성 방법을 한정하는 것은 아니다. 또한 EMI 차폐층 형성 단계(S15)이후에는 도전성 물질로 이루어진 EMI 차폐층(180) 형성 시 발생된 금속 잔여물을 제거하기 위해서 추가적으로 클리닝 공정을 진행할 수도 있다. 또한, EMI 차폐층(180)이 형성되고 클리닝 공정이 진행된 후, 제2몰딩부(150)의 하부에 배치된 지그(10)는 분리하여, EMI 차폐층(180)이 형성된 반도체 패키지(100)를 제조할 수 있다. 도 3a 내지 도 3e에서는 하나의 반도체 패키지(100)를 제조하는 방법을 도시하였으나, 다수의 반도체 패키지를 기판(110)상에 형성 한 후 싱귤레이싱 공정을 통해 분리하여 개별 반도체 패키지(100)로 분리할 수도 있다.
도 4를 참조하면 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다.
도 4에 도시된 바와 같이 반도체 패키지(200)은 기판(110), 제1전자소자(120), 제2전자소자(130), 제1몰딩부(140), 제2몰딩부(150), 제1도전성 범프(160), 제2도전성 범프(170) 및 EMI 차폐층(280)을 포함한다. 상기 반도체 패키지(200)의 제1전자소자(120), 제2전자소자(130), 제1몰딩부(140), 제2몰딩부(150), 제1도전성 범프(160) 및 제2도전성 범프(170)는 도 1에 도시된 반도체 패키지(100)의 구성과 동일하다. 따라서 반도체 패키지(200)은 도 1에 도시된 반도체 패키지(100)과 상이한 EMI 차폐층(280)을 위주로 설명하고자 한다.
상기 EMI 차폐층(280)은 반도체 패키지(200)의 상면, 4개의 측면 및 하면을 일정한 두께로 덮도록 형성되며, 제2도전성 범프(170)를 외부로 노출시킬 수 있다. 즉, EMI 차폐층(280)은 제2도전성 범프(170)를 제외한 반도체 패키지(200)을 모두 덮도록 형성될 수 있다. 또한 EMI 차폐층(280)은 도전성 재료로 이루어질 수 있으며, 반도체 패키지(200)의 접지 또는 외부의 접지와 전기적으로 연결될 수 있다.
상기 EMI 차폐층(280)에는 다수의 노출 홀(280a)이 형성될 수 있다. 상기 노출 홀(280a)을 통해 제2도전성 범프(170)는 EMI 차폐층(280)의 외부로 노출될 수 있다. 즉, EMI 차폐층(280)의 노출 홀(280a)은 제2도전성 범프(170)와 대응되는 영역에 구비될 수 있다.
또한 노출 홀(280a)은 제2도전성 범프(170)의 직경보다 더 넓은 폭과 너비를 갖도록 형성될 수 있다. 즉, 상기 EMI 차폐층(280)은 노출 홀(280a)을 통해 제2도전성 범프(170)와 일정거리(d) 이격될 수 있으며, 도전성 재질로 이루어진 제2도전성 범프(170)와의 전기적 분리된다. 이때, 제2몰딩부(150) 중에서 제2도전성 범프(170)의 주변부는 EMI 차폐층(280)의 노출 홀(280a)을 외부로 노출될 수 있다.
이와 같은 EMI 차폐층(280)은 반도체 패키지(200)에서 외부단자인 제2도전성 범프(170)를 제외한 모든면을 덮도록 형성됨으로써, 반도체 패키지(200)으로 유입되는 전자파 간섭을 차폐할 수 있다.
상기 도 4에 도시된 반도체 패키지(200)은 도 2에 도시된 반도체 패키지의 제조 방법에 의해서 제조될 수 있다. 또한 도 5a 내지 도 5b에서는 도 4에 도시된 반도체 패키지를, 도 2에 도시된 반도체 패키지의 제조 방법을 통해 제조할 때 각 단계에 대한 단면도가 도시되어 있다. 이하에서는 도 4에 도시된 반도체 패키지(200)를 제조하기 위한 방법을 도 2, 도 5a 및 도 5b를 참조하여 설명하고자 한다.
도 2에 도시된 바와 같이 반도체 패키지(200)의 제조 방법(S10)은 몰딩부 형성 단계(S11), 제2몰딩부 그라인딩 단계(S12), 제2도전성 범프 형성 단계(S13), 지그 배치 단계(S14) 및 EMI 차폐층 형성 단계(S15)를 포함한다. 여기서, 몰딩부 형성 단계(S11), 제2몰딩부 그라인딩 단계(S12) 및 제2도전성 범프 형성 단계(S13)는 도 3a 내지 도 3c에 도시된 반도체 패키지(100)의 제조 방법과 동일하다. 이하에서는 반도체 패키지(100)의 제조 방법과 상이한 지그 배치 단계(S14) 및 EMI 차폐층 형성 단계(S15)를 도 5a 및 도 5b를 참조하여 설명하고자한다.
도 5a에 도시된 바와 같이, 지그 배치 단계(S14)에서는 제2몰딩부(150)의 하부를 덮도록 지그(20)를 로딩하여 배치한다. 상기 지그(20)는 도 6에 도시된 바와 같이, 대략 사각 프레임 형상으로 상부에서 하부 방향으로 일정 깊이의 다수의 홈(21)을 가질 수 있다. 상기 지그(20)는 다수의 홈(21)이 반도체 패키지(200)의 제2도전성 범프(170)와 대응되는 위치에 구비될 수 있으며, 다수의 홈(21)내에는 제2도전성 범프(170)가 각각 삽입될 수 있다. 즉, 제2도전성 범프(170)는 지그(20)에 의해서 감싸질 수 있다. 이때 지그(20)의 다수의 홈(21)은 제2도전성 범프(170)의 삽입을 위해서, 제2도전성 범프(170)의 직경에 비해서 더 크게 형성되는 것이 바람직하다.
또한 지그(20)는 중앙부에 구비된 홀(22)을 통해, 중앙부가 개방된 사각 링형상을 갖는다. 즉, 제2몰딩부(150)의 하면(150b)중에서 제2도전성 범프(170)와 인접하지 않은 중앙부는 지그(20)의 홀(22)을 통해 외부로 노출된다. 상기 지그(20)의 홀(22)을 통해 반도체 패키지(200)의 하면에도 EMI 차폐층(280)을 형성할 수 있다.
상기 지그 배치 단계(S14) 에서는 제2도전성 범프(170)를 덮도록 제2몰딩부(150)의 하부에 지그(20)가 배치되며, 제1몰딩부(140), 기판(110) 및 제2몰딩부(150)를 외부로 노출시킨다.
도 5b에 도시된 바와 같이, EMI 차폐층 형성 단계(S15)에서는 지그 배치 단계(S14)에서 외부로 노출된 제1몰딩부(140), 기판(110) 및 제2몰딩부(150)에 EMI 차폐층(180)을 형성한다. 즉, EMI 차폐층 형성 단계(S15)에서는 지그(20)를 마스크로 하여, 제2도전성 범프(170)를 제외한 반도체 패키지(200)의 상면, 4개의 측면 및 하면을 덮도록 EMI 차폐층(280)을 형성한다. 상기 EMI 차폐층(280)은 플라즈마 증착 또는 스프레이에 의해서 일정한 두께로 형성될 수 있으며, 본 발명에서 EMI 차폐층(280) 형성 방법을 한정하는 것은 아니다. 또한 EMI 차폐층 형성 단계(S15)이후에는 도전성 물질로 이루어진 EMI 차폐층(280) 형성 시 발생된 금속 잔여물을 제거하기 위해서 추가적으로 클리닝 공정을 진행할 수도 있다. 또한, EMI 차폐층(280)이 형성되고 클리닝 공정이 진행된 후, 제2몰딩부(150)의 하부에 배치된 지그(20)는 분리하여, EMI 차폐층(280)이 형성된 반도체 패키지(200)를 완성할 수 있다. 또한 지그(20)가 분리되면, 지그(20)에 의해서 감싸진 제2도전성 범프(170)와 주변부는 EMI 차폐층(280)형성되지 않으므로, EMI 차폐층(280)에는 제2도전성 범프(170)를 노출시키는 노출 홀(280a)이 구비된다. 그리고 상기 노출 홀(280a)을 통해 EMI 차폐층(280)은 제2도전성 범프(170)와 전기적으로 분리될 수 있으며, 제2도전성 범프(170)로부터 일정거리(d)이격될 수 있다.
도 7을 참조하면, 도 4에 도시된 반도체 패키지의 다른 실시예에 따른 제조 방법을 도시한 순서도가 도시되어 있다. 도 7에 도시된 바와 같이 반도체 패키지(200)의 제조 방법은 몰딩부 형성 단계(S11), 제2몰딩부 그라인딩 단계(S12), EMI 차폐층 형성 단계(S23), 노출 홀 형성 단계(S24) 및 제2도전성 범프 형성 단계(S25)를 포함한다. 여기서 도 7에 도시된 몰딩부 형성 단계(S11), 제2몰딩부 그라인딩 단계(S12)는 도 2, 도 3a 및 도 3b을 참조하여 설명한, 반도체 패키지(100)의 제조 방법과 동일하다.
그리고 도 8a 내지 도 8c를 참조하면, 도 7의 EMI 차폐층 형성 단계(S23), 노출 홀 형성 단계(S24) 및 제2도전성 범프 형성 단계(S25)에 대한 단면도가 도시되어 있다. 따라서 이하에서는 도 7에 도시된 반도체 패키지(200)를 제조하기 위한 방법을 도 7 및, 도 8a 내지 도 8c를 참조하여 설명하고자 한다.
도 8a에 도시된 바와 같이 EMI 차폐층 형성 단계(S23)에서는 기판(110), 제1몰딩부(140) 및 제2몰딩부(150)를 모두 덮도록 EMI 차폐층(280)을 형성한다. 상기 EMI 차폐층(280)은 플라즈마 증착 또는 스프레이에 의해서 일정한 두께로 형성될 수 있으며, 본 발명에서 EMI 차폐층(280) 형성 방법을 한정하는 것은 아니다.
도 8b에 도시된 바와 같이 노출 홀 형성 단계(S24)에서는 제1도전성 범프(160)가 외부로 노출되도록, EMI 차폐층(280)을 일부 제거할 수 있다. 즉, EMI 차폐층(280)에 다수의 노출 홀(280a)을 형성하여, 제1도전성 범프(160)를 외부로 노출시킨다. 상기 EMI 차폐층(280)의 다수의 노출 홀(280a)은 에칭 또는 레이저에 EMI 차폐층(280)의 일부를 제거하여, 형성된다. 또한 노출 홀(280a)을 형성하는 공정은 EMI 차폐물질을 원하는 패턴으로 패터닝할 수 있는 공지된 모든 공정이 적용될 수 있으며, 에칭과 레이저로 한정하는 것은 아니다. 상기 노출 홀(280a)의 폭 또는 너비(d1)는 도 8b에 도시된 바와 같이 제1도전성 범프(160)의 직경(d2) 보다 더 크게 형성하는 것이 바람직하다. 상기 노출 홀(280a)의 너비(d1)는 제1도전성 범프(160)와, 하기할 제2도전성 범프(170)와 전기적 분리를 위해서 충분히 크게 형성하는 것이 바람직하다. 또한 상기 노출 홀(280a)을 형성한 후, 잔류하는 금속 제거를 위한 추가적인 클리닝 공정을 진행할 수도 있다.
도 8c에 도시된 바와 같이 제2도전성 범프 형성 단계(S25)에서는 노출 홀(280a)을 통해 외부로 노출된 제1도전성 범프(160)와 전기적으로 접속도록 제2도전성 범프(170)를 형성한다. 상기 제2도전성 범프(170)의 직경은 노출 홀(280a)의 너비(d1)에 비해서 더 작게 형성하는 것이 바람직하다. 즉, 제2도전성 범프(170)는 EMI 차폐층(280)과 일정거리 이격되도록 형성되어, EMI 차폐층(280)과 전기적으로 분리되는 것이 바람직하다.
이상에서 설명한 것은 본 발명에 의한 반도체 패키지 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100, 200; 반도체 패키지
110; 기판 120; 제1전자소자
130; 제2전자소자 140; 제1몰딩부
150; 제2몰딩부 160; 제1도전성 범프
170; 제2도전성 범프 180, 280; EMI 차폐층

Claims (16)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1면과 상기 제1면의 반대면인 제2면을 갖는 기판, 상기 제1면에 형성되고 상기 기판과 전기적으로 연결된 적어도 하나의 제1전자 소자와, 상기 제2면에 형성되고 상기 기판과 전기적으로 연결된 다수의 제1도전성 범프를 포함하는 반도체 패키지의 제조 방법에 있어서,
    상기 제1전자소자와 상기 기판의 제1면을 덮는 제1몰딩부와, 상기 제1도전성 범프와 상기 기판의 제2면을 덮는 제2몰딩부를 동시에 형성하는 단계;
    상기 다수의 제1도전성 범프가 외부로 노출되도록 상기 제2몰딩부를 그라인딩 하는 단계;
    노출된 상기 다수의 제1도전성 범프와 각각 전기적으로 연결되도록 다수의 제2도전성 범프를 형성하는 단계;
    상기 다수의 제2도전성 범프를 감싸도록 상기 제2몰딩부의 하부에 지그를 배치하는 단계; 및
    상기 지그를 통해 외부로 노출된 상기 기판, 상기 제1몰딩부 및 상기 제2몰딩부의 표면을 덮도록 EMI 차폐층을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
  8. 청구항 7에 있어서,
    상기 지그는 상기 다수의 제2도전성 범프가 형성된 상기 제2몰딩부의 일면을 모두 덮도록 배치되며,
    상기 EMI 차폐층은 상기 반도체 패키지의 상면과 측면을 모두 덮도록 형성되며, 상기 제2도전성 범프가 형성된 상기 제2몰딩부의 일면을 외부로 노출시키는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 청구항 7에 있어서,
    상기 지그는 상기 다수의 제2도전성 범프 덮고, 상기 제2몰딩부의 일면을 외부로 노출시키도록 배치되며,
    상기 EMI 차폐층은 상기 반도체 패키지의 상면, 측면 및 하면을 모두 덮도록 형성되며, 상기 다수의 제2도전성 범프를 외부로 노출시키는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 청구항 9에 있어서,
    상기 EMI 차폐층에는 상기 다수의 제2도전성 범프를 외부로 노출시키는 다수의 노출 홀이 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  11. 청구항 9에 있어서,
    상기 다수의 제2도전성 범프는 상기 EMI 차폐층과 이격된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 청구항 7항에 있어서,
    상기 제2몰딩부는 상기 제2면에 형성되고 상기 기판과 전기적으로 연결된 적어도 하나의 제2전자 소자를 덮도록 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 제1면과 상기 제1면의 반대면인 제2면을 갖는 기판, 상기 제1면에 형성되고 상기 기판과 전기적으로 연결된 적어도 하나의 제1전자 소자와, 상기 제2면에 형성되고 상기 기판과 전기적으로 연결된 다수의 제1도전성 범프를 포함하는 반도체 패키지의 제조 방법에 있어서,
    상기 제1전자소자를 덮도록 상기 제1면상에 제1몰딩부를 형성하고, 상기 제1도전성 범프를 덮도록 상기 제2면상에 제2몰딩부를 동시에 형성하는 단계;
    상기 다수의 제1도전성 범프가 외부로 노출되도록 상기 제2몰딩부를 그라인딩 하는 단계;
    상기 기판, 상기 제1몰딩부 및 상기 제2몰딩부의 표면을 모두 덮도록 EMI 차폐층을 형성하는 단계;
    상기 다수의 제1도전성 범프가 각각 외부로 노출되도록 상기 EMI 차폐층에 다수의 노출 홀을 형성하는 단계; 및
    상기 다수의 노출 홀을 통해 외부로 노출된 상기 다수의 제1도전성 범프와 각각 전기적으로 연결되는 다수의 제2도전성 범프를 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
  14. 청구항 13에 있어서,
    상기 다수의 노출 홀은 상기 제1도전성 범프와, 상기 제2도전성 범프의 직경 보다 더 크게 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  15. 청구항 13에 있어서,
    상기 다수의 노출 홀을 통해 상기 다수의 제2도전성 범프와 상기 EMI 차폐층이 이격된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  16. 청구항 13항에 있어서,
    상기 제2몰딩부는 상기 제2면에 형성되고 상기 기판과 전기적으로 연결된 적어도 하나의 제2전자 소자를 덮도록 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.
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