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KR101710548B1 - Power up signal generation circuit - Google Patents

Power up signal generation circuit Download PDF

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KR101710548B1 KR1020100105467A KR20100105467A KR101710548B1 KR 101710548 B1 KR101710548 B1 KR 101710548B1 KR 1020100105467 A KR1020100105467 A KR 1020100105467A KR 20100105467 A KR20100105467 A KR 20100105467A KR 101710548 B1 KR101710548 B1 KR 101710548B1
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Abstract

파워업신호 생성회로는 제1 내부전압의 레벨이 제1 목표 전압 레벨에 도달하는 경우 레벨천이하는 제1 파워업신호를 생성하는 제1 파워업신호 생성부, 제2 내부전압의 레벨이 제2 목표 전압 레벨에 도달하는 경우 레벨천이하는 제2 파워업신호를 생성하는 제2 파워업신호 생성부 및 상기 제1 파워업신호 및 제2 파워업신호를 입력받아 합성하여 출력파워업신호를 생성하는 신호합성부를 포함한다. The power-up signal generating circuit includes a first power-up signal generating unit for generating a first power-up signal that level transitions when the level of the first internal voltage reaches a first target voltage level, A second power-up signal generator for generating a second power-up signal for level-shifting when a target voltage level is reached, and a second power-up signal generator for receiving and synthesizing the first power-up signal and the second power- And a signal combining unit.

Description

파워업신호 생성회로{POWER UP SIGNAL GENERATION CIRCUIT}[0001] POWER UP SIGNAL GENERATION CIRCUIT [0002]

본 발명은 파워업신호 생성회로에 관한 것이다.
The present invention relates to a power-up signal generation circuit.

일반적으로, 반도체 장치에서 파워업신호 생성회로는 반도체 장치의 초기화를 담당하는 회로를 의미한다. 한편, 반도체 장치를 동작시키기 위해서는 외부에서 외부전압(VDD)을 공급받는데, 외부전압(VDD)의 전압레벨은 0[V]로부터 시작하여 일정한 기울기를 가지고 목적 전압 레벨까지 상승하게 된다. 이때, 반도체 장치의 모든 회로는 이러한 외부전압(VDD)을 직접 인가받으면, 상승하는 외부전압에 영향을 받아 오동작을 일으키게 된다. 따라서, 이러한 칩의 오동작을 막기 위하여, 반도체 장치는 파워업신호 생성회로를 구비하여 파워업신호(Power-up signal)를 생성하고 있다. Generally, a power-up signal generation circuit in a semiconductor device means a circuit for initializing a semiconductor device. On the other hand, in order to operate the semiconductor device, the external voltage VDD is supplied from the outside, and the voltage level of the external voltage VDD starts to rise from 0 [V] to a target voltage level with a constant slope. At this time, all the circuits of the semiconductor device are affected by the rising external voltage when the external voltage VDD is directly applied, causing malfunction. Therefore, in order to prevent the malfunction of such a chip, the semiconductor device includes a power-up signal generating circuit to generate a power-up signal.

종래의 파워업신호 생성회로는 외부전압(VDD)과 동일한 레벨로 상승하는 내부전압(VINT)의 레벨이 기설정된 레벨에 도달하는 경우 로직하이레벨에서 로직로우레벨로 천이하는 파워업신호를 생성한다. 파워업신호가 로직하이레벨인 경우 반도체 장치는 초기화되고, 파워업신호가 로직로우레벨인 경우 반도체 장치는 리드 또는 라이트 동작 등의 정상 동작을 수행한다. 반도체 장치의 초기화를 위해 파워업신호가 로직하이레벨로 생성되는 구간을 파워업 구간이라 한다. 파워업신호는 내부전압(VINT)의 레벨이 목적 전압 레벨까지 충분히 상승한 후 레벨천이되어야 한다. The conventional power-up signal generating circuit generates a power-up signal that transits from a logic high level to a logic low level when the level of the internal voltage VINT rising to the same level as the external voltage VDD reaches a predetermined level . When the power-up signal is at a logic high level, the semiconductor device is initialized. When the power-up signal is at a logic low level, the semiconductor device performs normal operations such as a read or write operation. A period during which the power-up signal is generated at a logic high level for initializing the semiconductor device is referred to as a power-up period. The power-up signal must be level-shifted after the level of the internal voltage (VINT) sufficiently rises to the target voltage level.

그런데, 도 1과 같이 내부전압(VINT)이 목표 전압 레벨보다 낮은 V1 레벨에 도달할 때 파워업신호가 레벨천이하는 경우 파워업신호가 스위치소자를 턴온시키지 못해 반도체 장치를 초기화시키지 못한다. 또한, 도 2에 도시된 바와 같이, 파워업신호가 내부전압(VINT)의 레벨이 목표 전압 레벨보다 높은 V2 레벨에서 레벨천이하더라도 파워업 구간 종료 후 내부전압(VINT)의 소모가 많아 내부전압(VINT)의 레벨이 V2 이하로 떨어지는 경우 파워업신호가 다시 하이레벨로 천이하여 반도체 장치를 초기화시킨다. As shown in FIG. 1, when the internal voltage VINT reaches a level V1 lower than the target voltage level, the level of the power-up signal does not turn on the switch element so that the semiconductor device can not be initialized. As shown in FIG. 2, even if the power-up signal level transitions at a level V2 higher than the target voltage level, the internal voltage VINT is consumed after the end of the power-up period, VINT falls below V2, the power-up signal transitions back to the high level to initialize the semiconductor device.

본 발명은 반도체 장치를 충분히 초기화시키고, 파워업 구간 종료 후 반도체 장치를 다시 초기화시키지 않도록 하는 파워업신호를 생성하는 파워업신호 생성회로를 개시한다.The present invention discloses a power-up signal generation circuit that generates a power-up signal that sufficiently initializes a semiconductor device and does not reinitialize the semiconductor device after the power-up period ends.

이를 위해 본 발명은 제1 내부전압의 레벨이 제1 목표 전압 레벨에 도달하는 경우 레벨천이하는 제1 파워업신호를 생성하는 제1 파워업신호 생성부, 제2 내부전압의 레벨이 제2 목표 전압 레벨에 도달하는 경우 레벨천이하는 제2 파워업신호를 생성하는 제2 파워업신호 생성부 및 상기 제1 파워업신호 및 제2 파워업신호를 입력받아 합성하여 출력파워업신호를 생성하는 신호합성부를 포함하는 파워업신호 생성회로를 제공한다.
To this end, the present invention comprises a first power-up signal generating unit for generating a first power-up signal that level transitions when a level of a first internal voltage reaches a first target voltage level, Up signal for generating a second power-up signal that is level-shifted when the voltage level is reached, and a second power-up signal generating unit for receiving the first power-up signal and the second power- A power-up signal generation circuit including a synthesis unit is provided.

도 1 및 2는 종래기술에 따른 파워업신호 생성회로에서 생성되는 파워업신호의 파형을 보여주기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 파워업신호 생성회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 파워업신호 생성회로에 포함된 제1 파워업신호 생성부의 회로도이다.
도 5는 도 3에 도시된 파워업신호 생성회로에서 생성되는 파워업신호의 파형을 보여주기 위한 도면이다. FIGS. 1 and 2 are diagrams illustrating waveforms of a power-up signal generated in a conventional power-up signal generating circuit.
3 is a block diagram showing a configuration of a power-up signal generation circuit according to an embodiment of the present invention.
4 is a circuit diagram of a first power-up signal generating unit included in the power-up signal generating circuit shown in FIG.
5 is a diagram showing a waveform of a power-up signal generated in the power-up signal generating circuit shown in FIG.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
Hereinafter, the present invention will be described in more detail with reference to Examples. These embodiments are only for illustrating the present invention, and the scope of rights of the present invention is not limited by these embodiments.

도 3은 본 발명의 일 실시예에 따른 파워업신호 생성회로의 구성을 도시한 블럭도이다.3 is a block diagram showing a configuration of a power-up signal generation circuit according to an embodiment of the present invention.

도 3에 도시된 바와 같이,본 실시예의 파워업신호 생성회로는 제1 파워업신호생성부(1), 제2 파워업신호생성부(2) 및 신호합성부(3)를 포함한다. 3, the power-up signal generating circuit of the present embodiment includes a first power-up signal generating section 1, a second power-up signal generating section 2, and a signal combining section 3. [

제1 파워업신호생성부(1)는, 도 4에 도시된 바와 같이, 외부전압(VDD)과 구동노드(nd1) 사이에 연결되어 제1 내부전압(VINT1)에 응답하여 구동노드(nd1)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P11)와, 구동노드(nd1)와 접지전압(VSS) 사이에 연결되어 제1 내부전압(VINT1)에 응답하여 구동노드(nd1)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N11)와, 제1 구동노드(nd1)의 신호를 버퍼링하여 제1 파워업신호(PWRUP1)로 출력하는 버퍼(11)로 구성된다.4, the first power-up signal generating unit 1 is connected between the external voltage VDD and the driving node nd1 and is connected to the driving node nd1 in response to the first internal voltage VINT1. A PMOS transistor P11 which operates as a pull-up element for pulling up the driving node nd1 in response to the first internal voltage VINT1, connected between the driving node nd1 and the ground voltage VSS, An NMOS transistor N11 that operates as a pull-down device, and a buffer 11 that buffers the signal of the first drive node nd1 and outputs it as a first power-up signal PWRUP1.

이와 같은 구성의 제1 파워업신호생성부(1)는 제1 내부전압(VINT1)과 동일한 레벨로 상승하는 제1 파워업신호(PWRUP1)를 생성한다. 이때, 제1 파워업신호(PWRUP1)는 제1 내부전압(VINT1)이 제1 목표 전압 레벨에 도달하는 경우 로직하이레벨에서 로직로우레벨로 천이한다.The first power-up signal generator 1 having such a configuration generates a first power-up signal PWRUP1 rising at the same level as the first internal voltage VINT1. At this time, the first power-up signal PWRUP1 transits from a logic high level to a logic low level when the first internal voltage VINT1 reaches the first target voltage level.

제2 파워업신호생성부(2)는 제2 내부전압(VINT2)과 동일한 레벨로 상승하는 제2 파워업신호(PWRUP2)를 생성한다. 이때, 제2 파워업신호(PWRUP2)는 제2 내부전압(VINT2)이 제2 목표 전압 레벨에 도달하는 경우 로직하이레벨에서 로직로우레벨로 천이한다. 제2 파워업신호생성부(2)는 도 4에 도시된 제1 파워업신호생성부(1)의 구성을 사용하여 용이하게 구현할 수 있다. 여기서, 제1 목표 전압 레벨은 제2 목표 전압 레벨보다 높은 레벨인 것이 바람직하다.The second power-up signal generating section 2 generates the second power-up signal PWRUP2 rising to the same level as the second internal voltage VINT2. At this time, the second power-up signal PWRUP2 transitions from a logic high level to a logic low level when the second internal voltage VINT2 reaches the second target voltage level. The second power-up signal generating unit 2 can be easily implemented using the configuration of the first power-up signal generating unit 1 shown in FIG. Here, it is preferable that the first target voltage level is higher than the second target voltage level.

신호합성부(3)는, 제1 파워업신호(PWRUP1) 및 제2 파워업신호(PWRUP2)를 입력받아 합성하여 출력파워업신호(PWRUPSUM)를 생성한다. 출력파워업신호(PWRUPSUM)는 제2 목표 전압 레벨보다 높은 제1 목표 전압 레벨에서 레벨 천이하는 제1 파워업신호(PWRUP1)와 동일한 레벨로 상승하고, 제1 목표 전압 레벨에서 로직하이레벨에서 로직로우레벨로 천이한다.
The signal synthesizing unit 3 receives and synthesizes the first power-up signal PWRUP1 and the second power-up signal PWRUP2 to generate an output power-up signal PWRUPSUM. The output power-up signal PWRUPSUM rises to the same level as the first power-up signal PWRUP1 level-shifted at the first target voltage level higher than the second target voltage level, And transitions to the low level.

이와 같이 구성된 파워업신호 생성회로에서 생성되는 출력파워업신호(PWRUPSUM)는, 도 5에 도시된 바와 같이, 제2 목표 전압 레벨(TL2)보다 높은 제1 목표 전압 레벨(TL1)에서 레벨 천이한다. 따라서, 제1 파워업신호(PWRUP1)가 반도체 장치를 초기화시키기 위한 충분하지 못한 제2 목표 전압 레벨(TL2)에서 레벨천이하더라도, 제1 파워업신호(PWRUP1)에서 생성되는 출력파워업신호(PWRUPSUM)를 이용하여 반도체 장치를 초기화시킬 수 있다. As shown in Fig. 5, the output power-up signal PWRUPSUM generated in the power-up signal generating circuit thus configured undergoes a level transition at a first target voltage level TL1 higher than the second target voltage level TL2 . Therefore, even if the first power-up signal PWRUP1 level transitions at an insufficient second target voltage level TL2 for initializing the semiconductor device, the output power-up signal PWRUPSUM generated in the first power- ) Can be used to initialize the semiconductor device.

또한, 본 실시예의 파워업신호 생성회로는 제2 내부전압(VINT2)이 소모가 많아 제1 목표 전압 레벨(TL1) 이하로 떨어지더라도 로직로우레벨을 유지하는 제1 파워업신호(PWRUP1)에 의해 출력파워업신호(PWRUPSUM)는 다시 로직하이레벨로 천이하지 않는다. 따라서, 파워업 구간 종료 후 다시 반도체 장치를 초기화시키지 않는다.
The power-up signal generating circuit of the present embodiment is configured to generate the first power-up signal PWRUP1 that maintains the logic low level even if the second internal voltage VINT2 falls to the first target voltage level TL1 or lower due to high consumption The output power-up signal PWRUPSUM does not transition back to a logic high level. Therefore, the semiconductor device is not initialized again after the end of the power-up period.

Claims (5)

제1 내부전압의 레벨이 제1 목표 전압 레벨에 도달하는 경우 레벨천이하는 제1 파워업신호를 생성하는 제1 파워업신호 생성부;
제2 내부전압의 레벨이 제2 목표 전압 레벨에 도달하는 경우 레벨천이하는 제2 파워업신호를 생성하는 제2 파워업신호 생성부; 및
상기 제1 파워업신호 및 제2 파워업신호를 입력받아 합성하여 출력파워업신호를 생성하는 신호합성부를 포함하되, 상기 신호합성부는 상기 제1 파워업신호와 동일한 레벨로 상승하고, 상기 제1 목표 전압 레벨에서 레벨천이하는 상기 출력파워업신호를 생성하는 파워업신호 생성회로.
A first power-up signal generating unit for generating a first power-up signal that level transitions when a level of the first internal voltage reaches a first target voltage level;
A second power-up signal generating unit for generating a second power-up signal that level transitions when the level of the second internal voltage reaches a second target voltage level; And
And a signal synthesizer for receiving and synthesizing the first power-up signal and the second power-up signal to generate an output power-up signal, wherein the signal synthesizer ascends to the same level as the first power-up signal, Up signal generating circuit for generating the output power-up signal that is level-shifted at a target voltage level.
청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서, 상기 제1 파워업신호 생성부는
상기 제1 내부전압에 응답하여 외부전압으로 구동노드를 풀업구동하는 풀업소자;
상기 제1 내부전압에 응답하여 접지전압으로 상기 구동노드를 풀다운구동하는 풀다운소자; 및
상기 구동노드의 신호를 버퍼링하여 상기 제1 파워업신호를 생성하는 버퍼를 포함하는 파워업신호 생성회로.
The apparatus of claim 1, wherein the first power-up signal generator
A pull-up element for pulling-up driving the driving node to an external voltage in response to the first internal voltage;
A pull-down device for pulling-down driving the driving node to a ground voltage in response to the first internal voltage; And
And a buffer for buffering a signal of the driving node to generate the first power-up signal.
청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 제 1 항에 있어서, 상기 제2 파워업신호 생성부는
상기 제2 내부전압에 응답하여 외부전압으로 구동노드를 풀업구동하는 풀업소자;
상기 제2 내부전압에 응답하여 접지전압으로 상기 구동노드를 풀다운구동하는 풀다운소자; 및
상기 구동노드의 신호를 버퍼링하여 상기 제2 파워업신호를 생성하는 버퍼를 포함하는 파워업신호 생성회로.
2. The apparatus of claim 1, wherein the second power-
A pull-up element for pulling-up driving the driving node to an external voltage in response to the second internal voltage;
A pull-down device for pulling-down driving the drive node to a ground voltage in response to the second internal voltage; And
And a buffer for buffering a signal of the driving node to generate the second power-up signal.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 has been abandoned due to the setting registration fee. 제 1 항에 있어서, 상기 제1 목표 전압 레벨은 상기 제2 목표 전압 레벨보다 높은 레벨인 파워업신호 생성회로.
The power up signal generation circuit according to claim 1, wherein the first target voltage level is higher than the second target voltage level.
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