KR101715941B1

KR101715941B1 - The method for manufacturing the printed circuit board

Info

Publication number: KR101715941B1
Application number: KR1020100074998A
Authority: KR
Inventors: 서영욱
Original assignee: 엘지이노텍 주식회사
Priority date: 2010-08-03
Filing date: 2010-08-03
Publication date: 2017-03-13
Also published as: KR20120015397A

Abstract

본 발명은 인쇄회로기판의 제조 방법에 대한 것으로, 이 방법은 절연 기판을 준비하는 단계, 상기 절연 기판의 표면에 복수의 회로 패턴홈을 형성하는 단계, 상기 절연 기판의 표면에 제1 금속층을 도금하는 단계, 상기 회로 패턴홈의 상기 제1 금속층을 개방하며 상기 제1 금속층 위에 도금 저항층을 형성하는 단계, 개방되어 있는 상기 회로 패턴홈의 상기 제1 금속층을 씨드층으로 전해도금하여 상기 회로 패턴홈을 매립하는 제2 금속층을 형성하는 단계, 상기 도금 저항층을 제거하는 단계, 그리고 상기 절연 기판의 표면이 노출될 때까지 상기 제1 및 제2 금속층을 식각하는 단계를 포함하며, 상기 도금 저항층은 상기 제2 금속층보다 높은 저항을 가진다. 따라서, 회로 패턴을 기판의 홈을 도금으로 매립하여 형성하면서, 홈 이외의 영역에 도금 저항층을 형성함으로써 매립 회로패턴 사이에 미에칭으로 인한 브릿지가 형성되지 않는다. The present invention relates to a method of manufacturing a printed circuit board, comprising the steps of: preparing an insulating substrate; forming a plurality of circuit pattern grooves on the surface of the insulating substrate; plating the first metal layer on the surface of the insulating substrate Forming a plating resistive layer on the first metal layer by opening the first metal layer of the circuit pattern groove; electrolytically plating the first metal layer of the open circuit pattern groove with the seed layer, Etching the first and second metal layers until the surface of the insulating substrate is exposed, wherein the plating resistive layer is formed by etching the first and second metal layers, Layer has a higher resistance than the second metal layer. Therefore, while the circuit pattern is formed by embedding the grooves of the substrate by plating, a plating resistance layer is formed in a region other than the grooves, so that bridges due to microetching are not formed between the embedded circuit patterns.

Description

[0001] The present invention relates to a method of manufacturing a printed circuit board,

본 발명은 인쇄회로기판의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a printed circuit board.

인쇄회로기판(PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같A printed circuit board (PCB) is an electrically insulating substrate such as copper

은 전도성 재료로 회로라인 패턴을 인쇄하여 형성한 것으로, 전자부품을 탑재하기 직전의 기판(Board)을 말한다. 즉, 여러 종류의 많은 전자 소자를 평판 위에 밀집 탑재하기 위해, 각 부품의 장착 위치를 확정하고, 부품을 연결하는 회로 패턴을 평판 표면에 인쇄하여 고정한 회로 기판을 의미한다. Refers to a board formed by printing a circuit line pattern with a conductive material and immediately before mounting electronic components. In other words, a circuit board on which a mounting position of each component is determined and a circuit pattern connecting the components is printed on the surface of the flat plate to fix the various kinds of electronic devices densely on the flat plate.

도 1a 및 도 1b는 일반적인 인쇄회로기판을 도시한 것이다.1A and 1B show a general printed circuit board.

도 1a 및 도 1b를 참고하면, 일반적인 인쇄회로기판(10)은 절연성 기판(1) 위에 구리 등과 같은 전도성 재료로 회로 패턴(2, 3)을 형성하고 있다.1A and 1B, a general printed circuit board 10 has circuit patterns 2 and 3 formed of a conductive material such as copper or the like on an insulating substrate 1.

이러한 회로 패턴(2, 3)은 형성 방법에 따라 도 1a와 같이 회로 패턴(2)의 측면이 기판(1)의 평면에 대하여 소정의 각도로 기울어지며 형성될 수 있고, 도 1b와 같이 회로 패턴(3)이 기판(1)의 평면에 대하여 수직으로 형성될 수 있다. The circuit patterns 2 and 3 may be formed such that the side surface of the circuit pattern 2 is inclined at a predetermined angle with respect to the plane of the substrate 1 as shown in FIG. 1A, (3) may be formed perpendicular to the plane of the substrate (1).

그러나 도 1a 및 도 1b와 같이, 기판(1) 위에 회로 패턴(2, 3)이 형성되는 경우, 기판(1) 상면의 표면이 고르지 않아 미세한 회로 패턴(2, 3)을 형성하는데 한계가 있다. However, in the case where the circuit patterns 2 and 3 are formed on the substrate 1 as shown in Figs. 1A and 1B, the upper surface of the substrate 1 is not uniform and thus there is a limit in forming fine circuit patterns 2 and 3 .

따라서, 최근에는 전자부품의 고성능화 및 소형화에 대응하기 위하여 인쇄회로기판(10)의 두께를 감소시킴과 동시에 기판(1)의 표면을 평탄화할 수 있는 매립 패턴(Buried pattern) 기판이 사용되고 있다. Recently, a buried pattern substrate, which can reduce the thickness of the printed circuit board 10 and planarize the surface of the substrate 1, is used in order to cope with high performance and miniaturization of electronic parts.

매립 패턴이 형성된 인쇄회로기판은 기저회로패턴과 컨택부의 형성 구조에 의해 절연 부재와 결합력이 매우 높게 되며, 기저회로패턴 및 컨택부의 피치가 균일하고 미세하게 형성될 수 있다. The printed circuit board on which the buried pattern is formed has a very high bonding force with the insulating member due to the base circuit pattern and the formation structure of the contact portion and the pitches of the base circuit pattern and the contact portion can be uniformly and finely formed.

실시예는 신호 전달에 유리한 회로 패턴이 형성되는 인쇄회로기판의 제조 방법을 제공한다.The embodiment provides a method of manufacturing a printed circuit board in which a circuit pattern favorable for signal transmission is formed.

본 발명은 인쇄회로기판의 제조 방법에 대한 것으로, 이 방법은 절연 기판을 준비하는 단계, 상기 절연 기판의 표면에 복수의 회로 패턴홈을 형성하는 단계, 상기 절연 기판의 표면에 제1 금속층을 도금하는 단계, 상기 회로 패턴홈의 상기 제1 금속층을 개방하며 상기 제1 금속층 위에 도금 저항층을 형성하는 단계, 개방되어 있는 상기 회로 패턴홈의 상기 제1 금속층을 씨드층으로 전해도금하여 상기 회로 패턴홈을 매립하는 제2 금속층을 형성하는 단계, 상기 도금 저항층을 제거하는 단계, 그리고 상기 절연 기판의 표면이 노출될 때까지 상기 제1 및 제2 금속층을 식각하는 단계를 포함하며, 상기 도금 저항층은 상기 제2 금속층보다 높은 저항을 가진다. The present invention relates to a method of manufacturing a printed circuit board, comprising the steps of: preparing an insulating substrate; forming a plurality of circuit pattern grooves on the surface of the insulating substrate; plating the first metal layer on the surface of the insulating substrate Forming a plating resistive layer on the first metal layer by opening the first metal layer of the circuit pattern groove; electrolytically plating the first metal layer of the open circuit pattern groove with the seed layer, Etching the first and second metal layers until the surface of the insulating substrate is exposed, wherein the plating resistive layer is formed by etching the first and second metal layers, Layer has a higher resistance than the second metal layer.

본 발명에 따르면, 회로 패턴을 기판의 홈을 도금으로 매립하여 형성하면서, 회로 패턴 이외의 영역에 도금 저항층을 형성하여 도금을 선택적으로 수행함으로써 회로 패턴 사이의 영역에 미에칭으로 인한 브릿지가 형성되지 않아 회로 사이에 쇼트를 방지할 수 있다.According to the present invention, plating is selectively performed by forming a plating resistance layer in a region other than the circuit pattern while embedding the circuit pattern in the groove of the substrate by plating, thereby forming a bridge due to microetching in the region between the circuit patterns It is possible to prevent a short circuit between the circuits.

도 1a 및 도 1b는 종래 기술에 따른 인쇄회로기판의 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 인쇄회로기판의 단면도이다.
도 3 내지 도 9는 도 2의 인쇄회로기판을 제조하기 위한 방법을 나타내는 단면도이다.
도 10은 본 발명의 제2 실시예에 따른 인쇄회로기판의 단면도이다.
도 11 내지 도 17은 도 10의 인쇄회로기판을 제조하기 위한 방법을 나타내는 단면도이다.1A and 1B are sectional views of a printed circuit board according to the prior art.
2 is a cross-sectional view of a printed circuit board according to a first embodiment of the present invention.
Figs. 3 to 9 are sectional views showing a method for manufacturing the printed circuit board of Fig.
10 is a cross-sectional view of a printed circuit board according to a second embodiment of the present invention.
11 to 17 are cross-sectional views showing a method for manufacturing the printed circuit board of Fig.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when an element is referred to as "comprising ", it means that it can include other elements as well, without excluding other elements unless specifically stated otherwise.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.In order to clearly illustrate the present invention in the drawings, thicknesses are enlarged in order to clearly illustrate various layers and regions, and parts not related to the description are omitted, and like parts are denoted by similar reference numerals throughout the specification .

층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.Whenever a portion of a layer, film, region, plate, or the like is referred to as being "on" another portion, it includes not only the case where it is "directly on" another portion, but also the case where there is another portion in between. Conversely, when a part is "directly over" another part, it means that there is no other part in the middle.

본 발명은 회로 패턴이 매립형으로 형성되어 있는 인쇄회로기판에 있어서, 회로 패턴이 균일하게 형성되도록 도금저항층을 형성하는 인쇄회로기판을 제시한다.The present invention discloses a printed circuit board on which a circuit pattern is formed in a buried form, in which a plating resistance layer is formed to uniformly form a circuit pattern.

이하에서는 도 2 내지 도 9를 참고하여 본 발명의 제1 실시예에 따른 인쇄회로 기판을 설명한다. Hereinafter, a printed circuit board according to a first embodiment of the present invention will be described with reference to FIGS. 2 to 9. FIG.

도 2는 본 발명의 제1 실시예에 따른 인쇄회로기판의 단면도이다.2 is a cross-sectional view of a printed circuit board according to a first embodiment of the present invention.

도 2를 참고하면, 본 발명에 따른 인쇄회로기판(100)은 절연 플레이트(110), 상기 절연 플레이트(110) 내에 형성되어 있는 회로 패턴(130)을 포함한다.Referring to FIG. 2, the printed circuit board 100 according to the present invention includes an insulating plate 110 and a circuit pattern 130 formed in the insulating plate 110.

상기 절연 플레이트(110)는 단일 회로 패턴이 형성되는 인쇄회로기판의 지지기판일 수 있으나, 복수의 적층 구조를 가지는 인쇄회로기판 중 한 회로 패턴(130)이 형성되어 있는 절연층 영역을 의미할 수도 있다. The insulating plate 110 may be a supporting substrate of a printed circuit board on which a single circuit pattern is formed, but may be an insulating layer region in which a circuit pattern 130 is formed among the printed circuit boards having a plurality of laminated structures have.

상기 절연 플레이트(110)가 복수의 적층 구조 중 한 절연층을 의미하는 경우, 상기 절연 플레이트(110)의 상부 또는 하부에 복수의 회로 패턴(130)이 연속적으로 형성될 수 있다. When the insulating plate 110 is an insulating layer among a plurality of laminated structures, a plurality of circuit patterns 130 may be continuously formed on an upper portion or a lower portion of the insulating plate 110.

상기 절연 플레이트(110)는 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 글라스 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리 이미드계 수지를 포함할 수도 있다.The insulating plate 110 may be a thermosetting or thermoplastic polymer substrate, a ceramic substrate, an organic-inorganic composite substrate, or a glass fiber impregnated substrate. When the insulating plate 110 includes a polymer resin, the insulating plate 110 may include an epoxy- Alternatively, it may contain a polyimide-based resin.

상기 절연 플레이트(110)는 복수의 회로 패턴(130)을 형성하기 위한 회로 패턴홈(111)을 포함한다. The insulating plate 110 includes circuit pattern grooves 111 for forming a plurality of circuit patterns 130.

상기 회로 패턴홈(111)의 패턴폭은 3 내지 25 μm, 패턴의 깊이는 3 내지 25 μm를 충족할 수 있으며, 바람직하게는 폭/깊이가 약 10/10μm을 충족할 수 있다.The pattern width is from 3 to 25 μ m, the depth of the pattern of the circuit pattern groove 111 may be satisfied from 3 to 25 μ m, and is preferably a width / depth can meet approximately 10/10 μ m .

절연 플레이트(110)의 상기 회로 패턴홈(111)의 내부에는 회로 패턴홈(111)의 형상을 따라서 금속층(120)이 형성되어 있다.A metal layer 120 is formed in the circuit pattern groove 111 of the insulating plate 110 along the shape of the circuit pattern groove 111.

상기 금속층(120)은 씨드층으로서, 구리, 니켈 또는 이들의 함금으로 형성될 수 있다.The metal layer 120 may be a seed layer, and may be formed of copper, nickel, or an alloy thereof.

상기 금속층(120) 위에 각각의 회로 패턴홈(111)을 매립하는 회로 패턴(130)이 형성되어 있다.A circuit pattern 130 for embedding respective circuit pattern grooves 111 is formed on the metal layer 120.

상기 회로 패턴(130)은 알루미늄, 구리, 백금 또는 팔라듐 중 적어도 하나를 포함하는 합금으로 형성될 수 있으며, 바람직하게는 금속층(120)을 씨드층으로하여 구리를 전해도금함으로써 형성할 수 있다.The circuit pattern 130 may be formed of an alloy including at least one of aluminum, copper, platinum, and palladium, and may be formed by electrolytically plating copper using the metal layer 120 as a seed layer.

도 2의 인쇄회로기판(100)의 경우, 회로 패턴홈(111) 이외의 금속층(120) 위에 도금 저항층(도시하지 않음)을 형성한 뒤 패턴홈(111) 내에만 선택적으로 회로 패턴(130)을 도금한 뒤, 도금 저항층을 제거하고 과도금된 금속층을 식각함으로써 과도금 영역 없이 균일하게 회로 패턴을 형성할 수 있다. 2, a plating resistive layer (not shown) is formed on a metal layer 120 other than the circuit pattern grooves 111, and a circuit pattern 130 (not shown) is selectively formed only in the pattern grooves 111 ), The plating resistance layer is removed, and the over-plated metal layer is etched, whereby a circuit pattern can be uniformly formed without over-plating.

이하에서는 도 3 내지 도 9를 참고하여 도 2의 인쇄회로기판(100)의 제조 방법을 설명한다.Hereinafter, a method of manufacturing the printed circuit board 100 of FIG. 2 will be described with reference to FIGS.

도 3 내지 도 9는 도 2의 인쇄회로기판을 제조하기 위한 제1 방법을 나타내는 단면도이다.Figs. 3 to 9 are cross-sectional views showing a first method for manufacturing the printed circuit board of Fig.

먼저 도 3과 같이 절연 플레이트(110)을 준비하고, 도 4와 같이 상기 절연 플레이트(110)의 상면으로부터 회로 패턴홈(111)을 형성한다. First, an insulating plate 110 is prepared as shown in FIG. 3, and a circuit pattern groove 111 is formed from the upper surface of the insulating plate 110 as shown in FIG.

상기 회로 패턴홈(111)은 자외선 영역의 파장을 가지는 레이저빔을 발사하는 엑시머 레이저(excimer laser)를 사용하여 형성할 수 있다. 상기 엑시머 레이저는 KrF 엑시머 레이저(크립톤 불소, 중심파장 248nm), 또는 ArF 엑시머 레이저(아르곤 불소, 중심파장 193nm) 등이 적용될 수 있다. The circuit pattern groove 111 may be formed using an excimer laser that emits a laser beam having a wavelength in the ultraviolet region. As the excimer laser, a KrF excimer laser (krypton fluorine, central wavelength: 248 nm) or an ArF excimer laser (argon fluorine, central wavelength: 193 nm) can be applied.

엑시머 레이저를 통하여 회로 패턴홈(111)을 형성하는 경우, 상기 회로 패턴홈(131)을 동시에 형성하기 위한 패턴 마스크를 형성하고, 상기 패턴 마스크를 통해 상기 엑시머 레이저를 선택적으로 조사함으로써 형성할 수 있다.In the case of forming the circuit pattern grooves 111 through the excimer laser, a pattern mask for forming the circuit pattern grooves 131 at the same time may be formed, and the excimer laser may be selectively irradiated through the pattern mask .

엑시머 레이저를 이용하여 패턴 마스크(200)를 통해 회로 패턴홈(131)을 형성하는 경우, 패턴홈(111)의 단면은 사다리꼴 또는 직사각형의 형상의 에지를 갖도록 형성된다.When the circuit pattern groove 131 is formed through the pattern mask 200 using an excimer laser, the cross section of the pattern groove 111 is formed to have an edge of a trapezoidal or rectangular shape.

또한, 회로 패턴홈(111)은 엑시머 레이저 이외에 UV 레이저 또는 임프린팅 방법을 통하여 형성할 수도 있다. The circuit pattern grooves 111 may be formed by UV laser or imprinting method in addition to the excimer laser.

다음으로, 회로 패턴홈(111)을 포함하는 절연 플레이트(110)에 디스미어 공정을 수행하여 조도를 부여할 수 있다.Next, the insulation plate 110 including the circuit pattern grooves 111 can be subjected to a desmearing process to provide illumination.

즉, 절연 플레이트(110)의 표면을 부풀린 뒤, 과망간산염을 이용하여 부풀어진 절연 플레이트(110)를 제거하고, 절연 플레이트(110) 표면을 중화시키는 습식 공정을 통하여 조도를 부여한다.That is, after the surface of the insulating plate 110 is inflated, the inflated insulating plate 110 is removed by using permanganate, and the surface is neutralized by a wet process to neutralize the surface of the insulating plate 110.

또는, 이와 달리 저진공에서 플라즈마를 이용한 건식 플라즈마 공정을 통하여도 상기 절연 플레이트(110) 표면에 조도가 부여될 수 있다.Alternatively, the surface of the insulating plate 110 may be illuminated through a dry plasma process using plasma in a low vacuum.

다음으로, 도 5와 같이, 상기 절연 플레이트(110) 위에 상기 금속층(120)을 형성한다.Next, as shown in FIG. 5, the metal layer 120 is formed on the insulating plate 110.

상기 금속층(120)은 무전해 도금 방식으로 형성할 수 있다. The metal layer 120 may be formed by an electroless plating method.

무전해 도금 방식은 탈지 과정, 소프트 부식 과정, 예비 촉매 처리 과정, 촉매처리 과정, 활성화 과정, 무전해 도금 과정 및 산화방지 처리 과정의 순서로 처리하여 진행할 수 있다. 또한, 상기 금속층(120)은 플라즈마를 이용하여 금속 입자를 스퍼터링함으로써 형성할 수도 있다.The electroless plating process can be performed by treating the process in the order of degreasing process, soft corrosion process, preliminary catalyst process, catalytic process, activation process, electroless plating process and oxidation prevention process. The metal layer 120 may be formed by sputtering metal particles using plasma.

상기 금속층(120)은 구리, 니켈, 팔라듐 또는 크롬을 포함하는 합금으로 형성된다. The metal layer 120 is formed of an alloy containing copper, nickel, palladium or chromium.

다음으로, 도 6과 같이, 회로 패턴홈(111)을 제외한 상기 절연 플레이트(110)의 표면에 도금 저항층(140)을 형성한다.Next, as shown in FIG. 6, a plating resistance layer 140 is formed on the surface of the insulating plate 110 except for the circuit pattern groove 111.

상기 도금 저항층(140)은 회로 패턴홈(111)을 매립하는 전기 도금 시, 도금 이 진행되지 않는 영역을 정의하며, 금속 산화물, 금속 질화물, 감광성 절연 물질, 열경화 물질 또는 열가소성 물질, 또는 회로 패턴홈을 매립하는 금속, 예를 들어 구리보다 저항이 큰 금속 등일 수 있다. The plating resistive layer 140 defines a region where plating does not proceed during electroplating for embedding the circuit pattern groove 111 and is formed of a metal oxide, a metal nitride, a photosensitive insulating material, a thermosetting material or a thermoplastic material, A metal for embedding the pattern groove, for example, a metal having a higher resistance than copper, and the like.

상기 도금 저항층(140)은 구성하는 물질에 따라 절연 플레이트(110)의 표면에 코팅 방식으로 도포할 수 있으며, 이때, 롤-투-롤(roll-to-roll) 코팅 방식이 적용될 수 있고, 스퍼터링 등의 방법으로 형성할 수도 있다. The plating resistance layer 140 may be applied to the surface of the insulating plate 110 in a coating manner according to a material to be formed. In this case, a roll-to-roll coating method may be applied, It may be formed by a method such as sputtering.

상기 도금 저항층(140)은 적용되는 물질에 따라 건조 공정을 수행할 수도 있다. The plating resistive layer 140 may be subjected to a drying process depending on the material to be applied.

다음으로, 상기 금속층(10)을 씨드층으로 전도성의 물질을 전해 도금하여 도금층(135)을 형성한다.Next, the metal layer 10 is electroplated with a seed layer to form a plating layer 135.

상기 도금층(135)은 상기 금속층(120)을 씨드층으로 전해 도금하여 형성할 수 있으며, 도금 면적에 따라 전류를 제어하면서 도금을 수행할 수 있다.The plating layer 135 may be formed by electroplating the metal layer 120 with a seed layer, and may perform plating while controlling current according to the plating area.

상기 도금 저항층(140)이 상기 도금층(135)을 형성하는 물질, 예를 들어 구리보다 저항이 높은 물질로 형성되어, 상기 도금층(135)은 상기 도금 저항층(140)이 형성되어 있는 영역에는 형성되지 않으며, 상기 도금 저항층(140)이 노출하고 있는 상기 회로 패턴홈(111)충진하며 형성된다.The plating resistive layer 140 is formed of a material having a higher resistance than the material forming the plating layer 135 such as copper and the plating layer 135 is formed in a region where the plating resistive layer 140 is formed And is filled with the circuit pattern grooves 111 exposed by the plating resistive layer 140.

다음으로, 도 8과 같이, 상기 도금 저항층(140)을 제거하여 도금 저항층(140) 하부의 금속층(120)을 노출한다.Next, as shown in FIG. 8, the plating resistive layer 140 is removed to expose the metal layer 120 under the plating resistive layer 140.

상기 도금 저항층(140)은 재료에 따라 NaOH, KOH, N₂CO₃ 또는 아민첨가제류 등의 다양한 용액을 적어도 하나 이상 사용하여 박리할 수 있다.Depending on the material, the plating resistance layer 140 may be peeled off using at least one of various solutions such as NaOH, KOH, N ₂ CO _3, or amine additives.

마지막으로, 도 9와 같이 불필요한 도금층(135) 및 금속층(120)을 식각하고, 패턴홈(111) 내에만 상기 도금층(135)이 남도록 상기 절연 플레이트(110)의 상면이 노출될 때까지 식각하여 회로 패턴(130)을 형성한다.
9, the unnecessary plating layer 135 and the metal layer 120 are etched and etched until the upper surface of the insulating plate 110 is exposed so that the plating layer 135 is left only in the pattern groove 111 Thereby forming a circuit pattern 130.

이와 같이, 상기 회로 패턴홈(111)이 형성되지 않는 영역에 도금 저지를 위한 도금 저항층(140)을 형성하여 상기 회로 패턴홈(111)에만 선택적으로 도금을 수행함으로써, 회로 패턴홈(111) 이외의 절연 플레이트(110) 상면에 제거할 구리층의 두께가 얇아 에칭으로 완전히 제거됨으로써 이웃한 회로 패턴(130) 사이에 쇼트가 발생하지 않는다. As described above, the plating resist layer 140 for preventing plating is formed in a region where the circuit pattern grooves 111 are not formed, so that only the circuit pattern grooves 111 are selectively plated, The thickness of the copper layer to be removed on the other surface of the insulating plate 110 is thin and is completely removed by etching, so that no short circuit is caused between the adjacent circuit patterns 130.

도 10는 본 발명의 제2 실시예에 다른 인쇄회로기판의 단면도이다.10 is a cross-sectional view of a printed circuit board according to a second embodiment of the present invention.

도 10을 참고하면, 본 발명에 따른 인쇄회로기판(200)은 절연 플레이트(210), 상기 절연 플레이트(210) 위에 형성되는 제1 회로 패턴(220), 절연층(230) 및 복수의 제2 회로 패턴(250)을 포함한다.10, a printed circuit board 200 according to the present invention includes an insulating plate 210, a first circuit pattern 220 formed on the insulating plate 210, an insulating layer 230, And a circuit pattern 250.

상기 절연 플레이트(210)는 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 글라스 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리 이미드계 수지를 포함할 수도 있다.The insulating plate 210 may be a thermosetting or thermoplastic polymer substrate, a ceramic substrate, an organic-inorganic composite substrate, or a glass fiber impregnated substrate. When the insulating plate 210 includes a polymer resin, the insulating plate 210 may include an epoxy- Alternatively, it may contain a polyimide-based resin.

상기 절연 플레이트(210) 위에 기저회로패턴으로서, 복수의 제1 회로 패턴(220)이 형성되어 있다. A plurality of first circuit patterns 220 are formed as a base circuit pattern on the insulating plate 210.

제1 회로 패턴(220)은 전기전도도가 높고, 저항이 낮은 물질로 형성되는데, 얇은 구리층인 동박을 도전층으로 패터닝하여 형성될 수 있으며, 제1 회로 패턴(220)이 동박층이고 상기 절연 플레이트(210)가 수지를 포함하는 경우, 제1 회로 패턴(220)과 상기 절연 플레이트(210)는 통상의 CCL(Copper clad laminate)일 수 있다.The first circuit pattern 220 is formed of a material having a high electrical conductivity and a low resistance. The first circuit pattern 220 may be formed by patterning a copper foil, which is a thin copper layer, with a conductive layer. When the plate 210 includes a resin, the first circuit pattern 220 and the insulating plate 210 may be a conventional CCL (copper clad laminate).

한편, 상기 절연 플레이트(210) 위에 상기 제1 회로 패턴(220)을 매립하며 절연층(230)이 형성되어 있다.The insulating layer 230 is formed by embedding the first circuit pattern 220 on the insulating plate 210.

상기 절연층(230)은 복수의 절연층(230)으로 형성될 수 있으며, 각각의 절연층(230)은 고분자 수지 등일 수 있다. The insulating layer 230 may be formed of a plurality of insulating layers 230, and each insulating layer 230 may be a polymer resin or the like.

상기 절연층(230)은 제1 회로 패턴(220)을 노출하는 비아홀(235) 및 복수의 제2 회로 패턴(250)을 형성하기 위한 회로 패턴홈(231)을 포함한다. The insulating layer 230 includes a via hole 235 for exposing the first circuit pattern 220 and a circuit pattern groove 231 for forming a plurality of second circuit patterns 250.

상기 회로 패턴홈(231)의 패턴폭은 3 내지 25 μm, 패턴의 깊이는 3 내지 25 μm를 충족할 수 있으며, 비아홀(235)의 음각 직경은 약 80 μm 이하, 깊이는 약 100 μm 이하를 충족할 수 있다. The circuit pattern groove 231 may have a pattern width of 3 to 25 mu m and a pattern depth of 3 to 25 mu m. The depth of the via hole 235 may be about 80 mu m or less, mu m or less.

절연층(230)의 복수의 비아홀(235) 및 상기 회로 패턴홈(231)의 내부에는 회로 패턴홈(231)의 형상을 따라서 금속층(240)이 형성되어 있다.A metal layer 240 is formed in the via holes 235 of the insulating layer 230 and in the circuit pattern groove 231 along the shape of the circuit pattern groove 231.

상기 금속층(240)은 씨드층으로서, 구리, 니켈 또는 이들의 함금으로 형성될 수 있다.The metal layer 240 may be formed of copper, nickel, or an alloy thereof as a seed layer.

상기 금속층(240) 위에 각각의 회로 패턴홈(231) 및 비아홀(235)을 매립하는 제2 회로 패턴(250) 및 비아(251)가 형성되어 있다.A second circuit pattern 250 and a via 251 for embedding the respective circuit pattern recesses 231 and the via holes 235 are formed on the metal layer 240.

상기 제2 회로 패턴(250) 및 비아(251)는 동시에 형성되며, 알루미늄, 구리, 백금 또는 팔라듐 중 적어도 하나를 포함하는 합금으로 형성될 수 있으며, 바람직하게는 구리로 형성된다.The second circuit pattern 250 and the via 251 are formed simultaneously and may be formed of an alloy including at least one of aluminum, copper, platinum, and palladium, and preferably formed of copper.

상기 제2 회로 패턴(250) 및 비아(251)는 상기 금속층(240)을 씨드층으로 전해동도금을 수행함으로써 형성될 수 있다.The second circuit pattern 250 and the vias 251 may be formed by electrolytically plating the metal layer 240 with a seed layer.

이하에서는 도 11 내지 도 17을 참고하여 도 10의 인쇄회로기판(200)의 제조 방법을 설명한다.Hereinafter, a method of manufacturing the printed circuit board 200 of FIG. 10 will be described with reference to FIGS. 11 to 17. FIG.

도 11 내지 도 17은 도 10의 인쇄회로기판을 제조하기 위한 방법을 나타내는 단면도이다.11 to 17 are cross-sectional views showing a method for manufacturing the printed circuit board of Fig.

먼저, 도 11과 같이 절연 플레이트(210) 위에 제1 회로 패턴(220)을 형성하고, 제1 회로 패턴(220)을 매립하며 절연층(230)을 형성한다. First, a first circuit pattern 220 is formed on an insulating plate 210 and an insulating layer 230 is formed by embedding the first circuit pattern 220 as shown in FIG.

상기 절연 플레이트(210) 및 상기 제1 회로 패턴(220)의 구성은 CCL의 동박층을 제1 회로 패턴(220)의 설계에 따라 식각함으로써 형성할 수 있으며, 이와 달리 세라믹 기판 위에 동박층을 적층한 뒤 식각함으로써 형성할 수도 있다.The insulating plate 210 and the first circuit pattern 220 may be formed by etching the copper foil layer of the CCL according to the design of the first circuit pattern 220. Alternatively, Followed by etching.

이때, 제1 회로 패턴(220)은 도 10과 같이 비아홀(235)을 통해 제2 회로 패턴(250)과 연결되는 패턴도 포함할 수 있다. At this time, the first circuit pattern 220 may include a pattern connected to the second circuit pattern 250 through the via hole 235 as shown in FIG.

상기 절연층(230)은 열경화성 수지를 포함하며, 완전히 경화되지 않은 반 경화 수지를 상기 절연 플레이트(210) 위에 소정 두께로 도포함으로써 형성하고 열 및 압력을 가하여 경화함으로써 형성할 수 있으며, 복수의 층으로 형성하는 것도 가능하다.The insulating layer 230 may include a thermosetting resin and may be formed by applying a semi-cured resin that is not completely cured to a predetermined thickness on the insulating plate 210, and then curing by applying heat and pressure. As shown in Fig.

다음으로, 도 12와 같이, 절연층(230) 내에 상기 제1 회로 패턴(220)을 노출하는 비아홀(235)을 형성한다. 상기 비아홀(235)은 도 10과 같이 기판의 평면에 대하여 소정 각도로 기울어져 있는 측면을 갖도록 형성될 수 있으며, 이와 달리 기판의 평면에 대하여 수직인 측면을 갖도록 형성될 수도 있다. Next, as shown in FIG. 12, a via hole 235 is formed in the insulating layer 230 to expose the first circuit pattern 220. The via hole 235 may be formed to have a side surface inclined at a predetermined angle with respect to the plane of the substrate as shown in FIG. 10, or may be formed to have a side surface perpendicular to the plane of the substrate.

상기 비아홀(235)은 레이저를 이용하여 형성될 수도 있으며, 이때, 레이저는 UV 레이저 또는 CO₂레이저 등을 이용하여 형성할 수 있다.The via hole 235 may be formed using a laser, and the laser may be formed using a UV laser, a CO ₂ laser, or the like.

또한, 상기 비아홀(235)은 물리적인 방법, 즉, 드릴 가공 등을 통하여 형성할 수도 있으며, 화학적 방법으로 선택적 식각함으로써 형성할 수도 있다.The via hole 235 may be formed by a physical method, such as drilling, or may be formed by selective etching by a chemical method.

다음으로, 도 13과 같이 상기 절연층(230) 내에 제2 회로 패턴(250)을 형성하기 위한 회로 패턴홈(231)을 형성한다. Next, as shown in FIG. 13, a circuit pattern groove 231 for forming the second circuit pattern 250 in the insulating layer 230 is formed.

도 13의 경우, 상기 회로 패턴홈(231)은 자외선 영역의 파장을 가지는 레이저빔을 발사하는 엑시머 레이저(excimer laser)를 사용하여 형성할 수 있다. 상기 엑시머 레이저는 KrF 엑시머 레이저(크립톤 불소, 중심파장 248nm), 또는 ArF 엑시머 레이저(아르곤 불소, 중심파장 193nm) 등이 적용될 수 있다. 13, the circuit pattern groove 231 may be formed using an excimer laser that emits a laser beam having a wavelength in the ultraviolet region. As the excimer laser, a KrF excimer laser (krypton fluorine, central wavelength: 248 nm) or an ArF excimer laser (argon fluorine, central wavelength: 193 nm) can be applied.

엑시머 레이저를 통하여 회로 패턴홈(231)을 형성하는 경우, 상기 회로 패턴홈(231)을 동시에 형성하기 위한 패턴 마스크(400)를 형성하고, 상기 패턴 마스크(400)를 통해 상기 엑시머 레이저를 선택적으로 조사함으로써 형성할 수 있다.A pattern mask 400 for forming the circuit pattern grooves 231 at the same time is formed in the case where the circuit pattern grooves 231 are formed through the excimer laser and the excimer laser is selectively Can be formed by irradiation.

도 6과 같이, 엑시머 레이저를 이용하여 패턴 마스크(400)를 통해 회로 패턴홈(231)을 형성하는 경우, 패턴홈(231)의 단면은 도 10과 같이 사다리꼴 또는 직사각형의 형상의 에지를 갖도록 형성된다.6, when the circuit pattern groove 231 is formed through the pattern mask 400 using an excimer laser, the cross section of the pattern groove 231 is formed to have an edge of a trapezoidal or rectangular shape as shown in FIG. 10 do.

이때, 비아홀(235)이 형성되어 있는 영역은 상기 비아홀(235)의 노출된 상면보다 넓은 면적을 가지는 홈을 형성하여 비아홀(235)에 층상 구조를 형성할 수도 있다. At this time, a region where the via hole 235 is formed may have a groove having a larger area than the exposed upper surface of the via hole 235, so that a layered structure may be formed in the via hole 235.

상기 비아홀(235)이 층상 구조로 형성되는 경우, 상기 비아홀(235)의 확장된 상면이 소자를 실장하기 위한 패드로 사용될 수 있어 소자를 실장하는 면적을 확보할 수 있다. When the via hole 235 is formed in a layered structure, the extended upper surface of the via hole 235 can be used as a pad for mounting the device, thereby ensuring an area for mounting the device.

다음으로, 도 14와 같이, 상기 절연층(230) 위에 상기 금속층(240)을 형성한다(S50).Next, as shown in FIG. 14, the metal layer 240 is formed on the insulating layer 230 (S50).

상기 금속층(240)은 무전해 도금 방식으로 형성할 수 있다. The metal layer 240 may be formed by an electroless plating method.

무전해 도금 방식은 탈지 과정, 소프트 부식 과정, 예비 촉매 처리 과정, 촉매처리 과정, 활성화 과정, 무전해 도금 과정 및 산화방지 처리 과정의 순서로 처리하여 진행할 수 있다. 또한, 상기 금속층(240)은 플라즈마를 이용하여 금속 입자를 스퍼터링함으로써 형성할 수도 있다.The electroless plating process can be performed by treating the process in the order of degreasing process, soft corrosion process, preliminary catalyst process, catalytic process, activation process, electroless plating process and oxidation prevention process. The metal layer 240 may be formed by sputtering metal particles using plasma.

상기 금속층(240)은 구리, 니켈, 팔라듐 또는 크롬을 포함하는 합금으로 형성된다. The metal layer 240 is formed of an alloy including copper, nickel, palladium or chromium.

다음으로, 도 15와 같이, 회로 패턴홈(231) 및 비아홀(235)을 제외한 상기 절연층(230)의 표면에 도금 저항층(260)을 형성한다.Next, as shown in FIG. 15, a plating resistance layer 260 is formed on the surface of the insulating layer 230 except for the circuit pattern groove 231 and the via hole 235.

상기 도금 저항층(260)은 회로 패턴홈(231)을 매립하는 전기 도금 시, 도금 이 진행되지 않는 영역을 정의하며, 금속 산화물, 금속 질화물, 감광성 절연 물질, 열경화 물질 또는 열가소성 물질, 또는 회로 패턴홈을 매립하는 금속, 예를 들어 구리보다 저항이 큰 금속 등일 수 있다. The plating resistive layer 260 defines a region where plating does not proceed during electroplating for embedding the circuit pattern groove 231 and is formed of a metal oxide, a metal nitride, a photosensitive insulating material, a thermosetting material or a thermoplastic material, A metal for embedding the pattern groove, for example, a metal having a higher resistance than copper, and the like.

상기 도금 저항층(260)은 구성하는 물질에 따라 절연층(230)의 표면에 코팅 방식으로 도포할 수 있으며, 이때, 롤-투-롤(roll-to-roll) 코팅 방식이 적용될 수 있고, 스퍼터링 등의 방법으로 형성할 수도 있다. The plating resistive layer 260 may be applied to the surface of the insulating layer 230 in a coating manner according to the constituent material. In this case, a roll-to-roll coating method may be applied, It may be formed by a method such as sputtering.

상기 도금 저항층(260)은 적용되는 물질에 따라 건조 공정을 수행할 수도 있다. The plating resistive layer 260 may be subjected to a drying process depending on the material to be applied.

다음으로, 상기 금속층(240)을 씨드층으로 전도성의 물질을 전해 도금하여 도 16의 도금층(255)을 형성한다.Next, the metal layer 240 is electroplated with a seed layer to form a plating layer 255 shown in FIG.

상기 도금층(255)은 상기 금속층(240)을 씨드층으로 전해 도금하여 형성할 수 있으며, 도금 면적에 따라 전류를 제어하면서 도금을 수행할 수 있다.The plating layer 255 may be formed by electrolytically plating the metal layer 240 with a seed layer, and may perform plating while controlling current according to the plating area.

상기 도금층(255)은 상기 도금 저항층(260)이 형성되어 있는 영역에는 형성되지 않으며, 상기 도금 저항층(260)이 노출하고 있는 상기 회로 패턴홈(231) 및 비아홀(235)을 충진하며 형성된다.The plating layer 255 is not formed in a region where the plating resistive layer 260 is formed and is filled with the circuit pattern groove 231 and the via hole 235 exposed by the plating resistive layer 260 do.

상기 도금층(255)은 전도성이 높은 구리로 형성될 수 있다. The plating layer 255 may be formed of copper having high conductivity.

다음으로, 도 17과 같이 상기 도금 저항층(260)을 제거하여 도금 저항층(260) 하부의 금속층(240)을 노출한다.Next, as shown in FIG. 17, the plating resistive layer 260 is removed to expose the metal layer 240 under the plating resistive layer 260.

상기 도금 저항층(260)은 재료에 따라 NaOH, KOH, N₂CO₃ 또는 아민첨가제류 등의 다양한 용액을 적어도 하나 이상 사용하여 박리할 수 있다.The plating resistive layer 260 may be peeled off using at least one of various solutions such as NaOH, KOH, N ₂ CO _3, or amine additives depending on the material.

마지막으로, 불필요한 도금층(255) 및 금속층(240)을 식각하고, 패턴홈(231) 및 비아홀(235) 내에만 상기 도금층(255) 및 상기 금속층(240)이 남도록 상기 절연층(230) 표면이 노출될 때까지 식각하여 도 10과 같이 제2 회로 패턴(250) 및 비아(151)를 형성한다.Finally, the unnecessary plating layer 255 and the metal layer 240 are etched, and the surface of the insulating layer 230 is removed so that the plating layer 255 and the metal layer 240 remain only in the pattern groove 231 and the via hole 235 The second circuit pattern 250 and the vias 151 are formed as shown in FIG.

이와 같이, 상기 절연층(230)이 노출될 때까지 식각하여 상기 회로 패턴홈(231) 및 비아홀(235) 내에만 도금층(255) 및 금속층(240)을 형성하여, 상기 제2 회로 패턴(250) 및 비아(251)를 형성함으로써 제2 회로 패턴(250)이 절연 상태를 유지하며 형성될 수 있다.The plating layer 255 and the metal layer 240 are formed only in the circuit pattern groove 231 and the via hole 235 until the insulating layer 230 is exposed to form the second circuit pattern 250 And the via 251, the second circuit pattern 250 can be formed while maintaining the insulation state.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, It belongs to the scope of right.

인쇄회로기판 100, 200
절연 플레이트 110, 210
제1 회로 패턴 220
절연층 230
제2 회로 패턴 250The printed circuit boards 100, 200
Insulation plates 110, 210
The first circuit pattern 220
Insulating layer 230
The second circuit pattern 250

Claims

Preparing an insulating substrate,
Forming a plurality of circuit pattern grooves on the surface of the insulating substrate;
Plating a first metal layer on a surface of the insulating substrate;
Forming a plating resistive layer on the first metal layer by opening the first metal layer of the circuit pattern groove,
Forming a second metal layer for electroplating the first metal layer of the open circuit pattern groove with the seed layer to fill the circuit pattern groove;
Removing the plating resistive layer, and
And etching the first and second metal layers until the surface of the insulating substrate is exposed,
Wherein forming the second metal layer comprises:
And advancing the plating so that the upper surface of the second metal layer is higher than the upper surface of the plating resistive layer.

The method according to claim 1,
Wherein the plating resistive layer has a resistance higher than that of the second metal layer.

3. The method according to claim 1 or 2,
The step of forming the circuit pattern groove may include:
And forming the circuit pattern groove having an edge by using a laser.

3. The method according to claim 1 or 2,
Wherein the second metal layer is formed of an alloy including copper,
Wherein the plating resistive layer is formed of a metal having a resistance higher than that of the copper.

3. The method according to claim 1 or 2,
Wherein the plating resistive layer comprises a photosensitive polymer, a metal oxide, or a metal nitride.

3. The method according to claim 1 or 2,
The step of preparing the insulating substrate may include:
Preparing an insulating plate,
Patterning the copper foil layer on the insulating plate to form a base circuit pattern, and
Covering the base circuit pattern and forming an insulating layer on the insulating plate,
Wherein the circuit pattern groove is formed on a surface of the insulating layer.

The method according to claim 6,
Further comprising forming a via hole in the insulating layer to expose the base circuit pattern after forming the insulating layer,
Wherein the plating resistive layer comprises:
The first metal layer of the via hole is further opened,
Wherein the second metal layer comprises:
And filling the via hole with the circuit pattern groove,
The upper surface of the second metal layer filling the via-
Wherein the upper surface of the plating resistive layer is higher than the upper surface of the plating resistive layer.